JP3135762B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
係わり、特にスイッチングスピ−ドの異なる素子どうし
を１つのチップに集積した半導体集積回路装置に関す
る。
係わり、特にスイッチングスピ−ドの異なる素子どうし
を１つのチップに集積した半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来、パワ−ＭＯＳやＩＧＢＴなどの大
電力用の個別半導体装置においては、キャリアライフタ
イムを制御することによって、スイッチングスピ−ドを
高める操作が行われている。この操作は、一般にライフ
タイムコントロ−ルと呼ばれる技術である。その詳細
は、重金属を基板中に拡散させることで、生成再結合中
心を基板中に多数作り、過剰な少数キャリアの消滅速度
を速めることで、スイッチングスピ−ドを高める、とい
うものである。
電力用の個別半導体装置においては、キャリアライフタ
イムを制御することによって、スイッチングスピ−ドを
高める操作が行われている。この操作は、一般にライフ
タイムコントロ−ルと呼ばれる技術である。その詳細
は、重金属を基板中に拡散させることで、生成再結合中
心を基板中に多数作り、過剰な少数キャリアの消滅速度
を速めることで、スイッチングスピ−ドを高める、とい
うものである。
【０００３】この方法では、生成再結合中心が基板中に
ほぼ一様に発生され、また、１つのチップ中に形成され
た全ての素子において、そのキャリアライフタイムが同
時に短くされる。
ほぼ一様に発生され、また、１つのチップ中に形成され
た全ての素子において、そのキャリアライフタイムが同
時に短くされる。
【０００４】ところで、上記ライフタイムコントロ−ル
技術には、スイッチングスピ−ドが高まる、という利点
こそあるが、その反面、電流容量が低下する、という問
題がある。即ち、生成再結合中心が形成されることによ
って、多数キャリアの消滅速度も速められるからであ
る。
技術には、スイッチングスピ−ドが高まる、という利点
こそあるが、その反面、電流容量が低下する、という問
題がある。即ち、生成再結合中心が形成されることによ
って、多数キャリアの消滅速度も速められるからであ
る。
【０００５】このようにスイッチングスピ−ドの高速化
と、電流容量の確保あるいは向上とは、トレ−ドオフの
関係にあり、これらを同時に満足させることは、現状、
大変困難なことである。
と、電流容量の確保あるいは向上とは、トレ−ドオフの
関係にあり、これらを同時に満足させることは、現状、
大変困難なことである。
【０００６】近時、半導体集積回路装置の分野において
は、大電力用の素子と、その素子を駆動、あるいは制御
する回路を構成する素子とを、１チップに集積しようと
する動きがある。一般にＩＰＤ(Intelligent Power Dev
ice)と呼ばれる集積回路装置である。
は、大電力用の素子と、その素子を駆動、あるいは制御
する回路を構成する素子とを、１チップに集積しようと
する動きがある。一般にＩＰＤ(Intelligent Power Dev
ice)と呼ばれる集積回路装置である。
【０００７】この種の装置では、１チップ上に、スイッ
チングスピ−ドを高速化させたい素子、即ちパワ−系素
子がある反面、電流容量を確保あるいは向上させたい素
子、即ちロジック系素子もある。
チングスピ−ドを高速化させたい素子、即ちパワ−系素
子がある反面、電流容量を確保あるいは向上させたい素
子、即ちロジック系素子もある。
【０００８】しかしながら、そのような半導体集積回路
装置において、ある素子におけるスイッチングスピ−ド
の高速化の要求と、他の素子における電流容量の確保の
要求とを、同時に満足できる技術は、今日まで報告され
ていない。
装置において、ある素子におけるスイッチングスピ−ド
の高速化の要求と、他の素子における電流容量の確保の
要求とを、同時に満足できる技術は、今日まで報告され
ていない。
【０００９】
【発明が解決しようとする課題】この発明は上記の点に
鑑み為されたもので、その目的は、ある素子におけるス
イッチングスピ−ドの高速化の要求と、他の素子におけ
る電流容量の確保の要求とを、同時に満足できる半導体
集積回路装置を提供することにある。
鑑み為されたもので、その目的は、ある素子におけるス
イッチングスピ−ドの高速化の要求と、他の素子におけ
る電流容量の確保の要求とを、同時に満足できる半導体
集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置では、半導体基
体中に、電流経路を基板中の深い領域に設定した第１の
素子と、電流経路を基板中の浅い領域に設定した第２の
素子とを設け、前記深い領域に、生成再結合中心層を設
けたことを特徴としている。
に、この発明に係る半導体集積回路装置では、半導体基
体中に、電流経路を基板中の深い領域に設定した第１の
素子と、電流経路を基板中の浅い領域に設定した第２の
素子とを設け、前記深い領域に、生成再結合中心層を設
けたことを特徴としている。
【００１１】
【作用】上記構成の半導体集積回路装置によれば、深い
領域に電流経路を有する第１の素子と、浅い領域に電流
経路を有する第２の素子とを同一基板中に設け、かつ深
い領域に生成再結合中心層を設けることで、第１の素子
ではスイッチングスピ−ドの高速化の要求を満足でき
る。その一方、第２の素子は浅い領域に電流経路を有す
るので、その電流は生成再結合中心層を介することがな
い。よって、電流容量確保の要求を満足できる。
領域に電流経路を有する第１の素子と、浅い領域に電流
経路を有する第２の素子とを同一基板中に設け、かつ深
い領域に生成再結合中心層を設けることで、第１の素子
ではスイッチングスピ−ドの高速化の要求を満足でき
る。その一方、第２の素子は浅い領域に電流経路を有す
るので、その電流は生成再結合中心層を介することがな
い。よって、電流容量確保の要求を満足できる。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において全図にわたり共通の部分
には共通の参照符号を付すことで重複する説明を避ける
ことにする。
り説明する。この説明において全図にわたり共通の部分
には共通の参照符号を付すことで重複する説明を避ける
ことにする。
【００１３】図１は、この発明の第１の実施例に係る半
導体集積回路装置の断面図である。図１には、この発明
を具現化する装置としてＩＰＤが示されている。ＩＰＤ
は、従来、個別半導体装置により生産されていたパワ−
ＭＯＳやＩＧＢＴ、あるいはダイオ−ドなどの素子（本
明細書では、これらの素子をパワ−系素子と称する）
と、その素子を駆動、あるいは制御する回路を構築する
ためのＭＯＳＦＥＴ、あるいはバイポ−ラトランジスタ
などの素子（本明細書では、これらの素子をロジック系
素子と称する）とを、１つのチップ中に組み込んだもの
であり、半導体集積回路装置の一種である。
導体集積回路装置の断面図である。図１には、この発明
を具現化する装置としてＩＰＤが示されている。ＩＰＤ
は、従来、個別半導体装置により生産されていたパワ−
ＭＯＳやＩＧＢＴ、あるいはダイオ−ドなどの素子（本
明細書では、これらの素子をパワ−系素子と称する）
と、その素子を駆動、あるいは制御する回路を構築する
ためのＭＯＳＦＥＴ、あるいはバイポ−ラトランジスタ
などの素子（本明細書では、これらの素子をロジック系
素子と称する）とを、１つのチップ中に組み込んだもの
であり、半導体集積回路装置の一種である。
【００１４】ＩＰＤでは、消費電力の観点から、パワ−
系素子にスイッチングスピ−ドの高速化が要求されると
同時に、駆動回路、あるいは制御回路などを構成すると
いう観点から、ロジック系素子に充分な駆動能力、ある
いは充分な電流容量の確保が要求される。
系素子にスイッチングスピ−ドの高速化が要求されると
同時に、駆動回路、あるいは制御回路などを構成すると
いう観点から、ロジック系素子に充分な駆動能力、ある
いは充分な電流容量の確保が要求される。
【００１５】以下、図１に示される構成について説明す
る。図１に示すように、半導体基体１は、Ｐ型シリコン
基板２と、この基板２上に形成されたＮ型エピタキシャ
ルシリコン層３と、Ｎ型エピタキシャルシリコン層３の
主表面８から基板２に達するまで形成され、Ｎ型エピタ
キシャルシリコン層３をＮ型島状領域５および６に分離
するＰ型シリコン領域４とを含む。
る。図１に示すように、半導体基体１は、Ｐ型シリコン
基板２と、この基板２上に形成されたＮ型エピタキシャ
ルシリコン層３と、Ｎ型エピタキシャルシリコン層３の
主表面８から基板２に達するまで形成され、Ｎ型エピタ
キシャルシリコン層３をＮ型島状領域５および６に分離
するＰ型シリコン領域４とを含む。
【００１６】Ｎ型島状領域５中には上記パワ−系素子７
が形成されている。パワ−系素子７の電流経路Ａは、Ｎ
型島状領域５中から基板２中に及んで設定され、その電
流経路Ａは上記主表面８からみて基体１の深い領域に達
する。
が形成されている。パワ−系素子７の電流経路Ａは、Ｎ
型島状領域５中から基板２中に及んで設定され、その電
流経路Ａは上記主表面８からみて基体１の深い領域に達
する。
【００１７】また、Ｎ型島状領域６中には上記ロジック
系素子９が形成されている。ロジック系素子９の電流経
路Ｂは、Ｎ型島状領域６中のみに設定され、その電流経
路Ｂは上記主表面８からみて基体１の浅い領域に滞ま
る。
系素子９が形成されている。ロジック系素子９の電流経
路Ｂは、Ｎ型島状領域６中のみに設定され、その電流経
路Ｂは上記主表面８からみて基体１の浅い領域に滞ま
る。
【００１８】また、基板２中には、上記パワ−系素子７
がその電流経路とする基体１の深い領域に対応して生成
再結合中心層１０が設けられている。生成再結合中心層
１０は、基体１のうち上記深い領域のみに形成されるよ
うに、基板２中に層状に設けられる。このような層状の
生成再結合中心層１０を形成するためには、重金属拡散
法や電子線照射法は使えない。これらの方法は、基体１
の全体に生成再結合中心を作ってしまうからである。
がその電流経路とする基体１の深い領域に対応して生成
再結合中心層１０が設けられている。生成再結合中心層
１０は、基体１のうち上記深い領域のみに形成されるよ
うに、基板２中に層状に設けられる。このような層状の
生成再結合中心層１０を形成するためには、重金属拡散
法や電子線照射法は使えない。これらの方法は、基体１
の全体に生成再結合中心を作ってしまうからである。
【００１９】そこで、比較的重い粒子（例えば陽子やヘ
リウム原子核など）を照射する方法を用いる。この方法
であると、重い粒子を、その打ち込みエネルギに応じ
て、基体１における所望の深さの位置に停止させること
ができる。この停止した領域の近辺には結晶欠陥が発生
し、この欠陥が生成再結合中心となる。この種の欠陥
は、基体１中（図中では基体２中）に層状に発生される
ため、図１に示すような、層状の生成再結合中心層１０
を形成することができる。
リウム原子核など）を照射する方法を用いる。この方法
であると、重い粒子を、その打ち込みエネルギに応じ
て、基体１における所望の深さの位置に停止させること
ができる。この停止した領域の近辺には結晶欠陥が発生
し、この欠陥が生成再結合中心となる。この種の欠陥
は、基体１中（図中では基体２中）に層状に発生される
ため、図１に示すような、層状の生成再結合中心層１０
を形成することができる。
【００２０】また、重い粒子を照射する方法では、その
粒子の通過領域に比較的結晶欠陥が発生しないことが知
られている。従って、重い粒子を、上記主表面８側から
基体１中に照射しても構わない。しかしながら、ロジッ
クＩＣも形成されている観点から、このロジックＩＣへ
の影響を考慮して、裏面１１側から基体１中に重い粒子
を照射することが望ましい。
粒子の通過領域に比較的結晶欠陥が発生しないことが知
られている。従って、重い粒子を、上記主表面８側から
基体１中に照射しても構わない。しかしながら、ロジッ
クＩＣも形成されている観点から、このロジックＩＣへ
の影響を考慮して、裏面１１側から基体１中に重い粒子
を照射することが望ましい。
【００２１】次に、この発明に好ましい構造を有するパ
ワ−系素子、およびロジック系素子の例について説明す
る。図２はパワ−系素子を示す図で、（ａ）図は横型二
重拡散ＭＯＳＦＥＴ（パワ−ＭＯＳ）の断面図、（ｂ）
図は横型絶縁ゲ−トバイポ−ラトランジスタ（ラテラル
ＩＧＢＴ）の断面図、（ｃ）図はダイオ−ドの断面図で
ある。
ワ−系素子、およびロジック系素子の例について説明す
る。図２はパワ−系素子を示す図で、（ａ）図は横型二
重拡散ＭＯＳＦＥＴ（パワ−ＭＯＳ）の断面図、（ｂ）
図は横型絶縁ゲ−トバイポ−ラトランジスタ（ラテラル
ＩＧＢＴ）の断面図、（ｃ）図はダイオ−ドの断面図で
ある。
【００２２】また、図３はロジック系素子を示す図で、
（ａ）図は縦型ＮＰＮバイポ−ラトランジスタの断面
図、（ｂ）図は横型ＰＮＰバイポ−ラトランジスタの断
面図、（ｃ）図はＰチャネル型ＭＯＳＦＥＴの断面図、
（ｄ）図はＮチャネル型バイポ−ラトランジスタの断面
図である。
（ａ）図は縦型ＮＰＮバイポ−ラトランジスタの断面
図、（ｂ）図は横型ＰＮＰバイポ−ラトランジスタの断
面図、（ｃ）図はＰチャネル型ＭＯＳＦＥＴの断面図、
（ｄ）図はＮチャネル型バイポ−ラトランジスタの断面
図である。
【００２３】まず、パワ−系素子、即ちパワ−ＭＯＳか
ら説明する。図２（ａ）に示すように、Ｎ型エピタキシ
ャルシリコン層３中には、Ｐ型シリコン基板２に達す
る、高濃度の深いＰ+ 型拡散層２１と、このＰ+ 型拡散
層２１に接するＰ+ 型拡散層２２とが形成されている。
Ｐ+ 型拡散層２２中には、パワ−ＭＯＳのソ−スとして
機能する高濃度Ｎ+ 型拡散層２３が形成されている。Ｎ
+ 型拡散層２３とＮ型エピタキシャルシリコン層３との
間に存在するＰ+ 型拡散層２２上にはゲ−ト絶縁膜を介
して、ゲ−ト電極（ＧP ）が形成されている。
ら説明する。図２（ａ）に示すように、Ｎ型エピタキシ
ャルシリコン層３中には、Ｐ型シリコン基板２に達す
る、高濃度の深いＰ+ 型拡散層２１と、このＰ+ 型拡散
層２１に接するＰ+ 型拡散層２２とが形成されている。
Ｐ+ 型拡散層２２中には、パワ−ＭＯＳのソ−スとして
機能する高濃度Ｎ+ 型拡散層２３が形成されている。Ｎ
+ 型拡散層２３とＮ型エピタキシャルシリコン層３との
間に存在するＰ+ 型拡散層２２上にはゲ−ト絶縁膜を介
して、ゲ−ト電極（ＧP ）が形成されている。
【００２４】さらに、Ｎ型エピタキシャルシリコン層３
中には、これらの拡散層２１、２２および２３と離間し
てＰ型シリコン基板２に達する、高濃度の深いＮ+ 型拡
散層２５が形成されている。Ｎ+ 型拡散層２５中には、
さらに高濃度のＮ+ 型コンタクト拡散層２６が形成され
ている。
中には、これらの拡散層２１、２２および２３と離間し
てＰ型シリコン基板２に達する、高濃度の深いＮ+ 型拡
散層２５が形成されている。Ｎ+ 型拡散層２５中には、
さらに高濃度のＮ+ 型コンタクト拡散層２６が形成され
ている。
【００２５】Ｎ型エピタキシャルシリコン層３の表面上
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層２１、
２２および２３に通じる第１のコンタクト孔が形成され
ている。ソ−ス（ＳP ）電極配線２８は、第１のコンタ
クト孔を介して拡散層２１、２２および２３に電気的に
接続されている。
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層２１、
２２および２３に通じる第１のコンタクト孔が形成され
ている。ソ−ス（ＳP ）電極配線２８は、第１のコンタ
クト孔を介して拡散層２１、２２および２３に電気的に
接続されている。
【００２６】さらに絶縁膜２７中には、コンタクト拡散
層２６に通じる第２のコンタクト孔が形成されている。
ドレイン（ＤP ）電極配線２９は、第２のコンタクト孔
を介してコンタクト拡散層２６に電気的に接続されてい
る。
層２６に通じる第２のコンタクト孔が形成されている。
ドレイン（ＤP ）電極配線２９は、第２のコンタクト孔
を介してコンタクト拡散層２６に電気的に接続されてい
る。
【００２７】次に、上記構成のパワ−ＭＯＳの動作状態
について説明する。まず、オン状態では、ドレイン（Ｄ
P ）が高電位で、ソ−ス（ＳP ）が低電位となってい
る。さらにゲ−ト電極（ＧP ）は高電位となっており、
その下のＰ+型拡散層２２中にはチャネルが形成されて
いる。従って、このチャネルを介してソ−ス（ＳP ）か
らドレイン（ＤP ）へ電子ｅが流れる。
について説明する。まず、オン状態では、ドレイン（Ｄ
P ）が高電位で、ソ−ス（ＳP ）が低電位となってい
る。さらにゲ−ト電極（ＧP ）は高電位となっており、
その下のＰ+型拡散層２２中にはチャネルが形成されて
いる。従って、このチャネルを介してソ−ス（ＳP ）か
らドレイン（ＤP ）へ電子ｅが流れる。
【００２８】さらに上記オン状態からオフ状態へ切り替
わった直後においては、ソ−ス（ＳP ）にアノ−ドを接
続し、ドレイン（ＤP ）にカソ−ドを接続したダイオ−
ドがオンする。即ち、Ｐ+ 型拡散層２１〜Ｐ型シリコン
基板２〜Ｎ+ 型拡散層２５、並びに２６の経路で電流が
流れる。このダイオ−ドはリカバリダイオ−ド（ＦＲ
Ｄ）と呼ばれ、オフした直後において、ソ−ス（ＳP ）
に蓄積されているキャリアを放出させるものである。パ
ワ−ＭＯＳでは、このＦＲＤに、寄生ダイオ−ド構造が
利用されている。即ちＰ型シリコン基板２、並びにＰ+
型拡散層２１および２２をアノ−ドとし、Ｎ+ 型拡散層
２５をカソ−ドとする寄生ダイオ−ド構造である。
わった直後においては、ソ−ス（ＳP ）にアノ−ドを接
続し、ドレイン（ＤP ）にカソ−ドを接続したダイオ−
ドがオンする。即ち、Ｐ+ 型拡散層２１〜Ｐ型シリコン
基板２〜Ｎ+ 型拡散層２５、並びに２６の経路で電流が
流れる。このダイオ−ドはリカバリダイオ−ド（ＦＲ
Ｄ）と呼ばれ、オフした直後において、ソ−ス（ＳP ）
に蓄積されているキャリアを放出させるものである。パ
ワ−ＭＯＳでは、このＦＲＤに、寄生ダイオ−ド構造が
利用されている。即ちＰ型シリコン基板２、並びにＰ+
型拡散層２１および２２をアノ−ドとし、Ｎ+ 型拡散層
２５をカソ−ドとする寄生ダイオ−ド構造である。
【００２９】図２（ａ）に示す寄生型ＦＲＤでは、ホ−
ルｈが多数キャリアとなっている。しかし、Ｐ型シリコ
ン基板２中には、Ｎ+ 型拡散層２５などから少数キャリ
アである電子ｅが注入される。少数キャリア（電子ｅ）
は、ＦＲＤの動作速度を遅くする。
ルｈが多数キャリアとなっている。しかし、Ｐ型シリコ
ン基板２中には、Ｎ+ 型拡散層２５などから少数キャリ
アである電子ｅが注入される。少数キャリア（電子ｅ）
は、ＦＲＤの動作速度を遅くする。
【００３０】しかしながら、寄生型ＦＲＤの電流経路で
あるＰ型シリコン基板２中には、生成再結合中心層１０
が形成されているので、少数キャリア（電子ｅ）の消滅
速度が速まる。よって、寄生型ＦＲＤの動作速度は高速
化される。この寄生型ＦＲＤの動作速度が向上されるこ
とによって、パワ−ＭＯＳは、オン状態からオフ状態
に、瞬時に切り替わることができ、そのスイッチングス
ピ−ドが高速化される。この時、図１に示すように、同
一基体１上に形成されているロジック系素子９では、そ
の電流経路が生成再結合中心層１０を介さないので、そ
の電流容量が低下することはない。
あるＰ型シリコン基板２中には、生成再結合中心層１０
が形成されているので、少数キャリア（電子ｅ）の消滅
速度が速まる。よって、寄生型ＦＲＤの動作速度は高速
化される。この寄生型ＦＲＤの動作速度が向上されるこ
とによって、パワ−ＭＯＳは、オン状態からオフ状態
に、瞬時に切り替わることができ、そのスイッチングス
ピ−ドが高速化される。この時、図１に示すように、同
一基体１上に形成されているロジック系素子９では、そ
の電流経路が生成再結合中心層１０を介さないので、そ
の電流容量が低下することはない。
【００３１】次に、ラテラルＩＧＢＴについて説明す
る。図２（ｂ）に示すように、Ｎ型エピタキシャルシリ
コン層３中には、Ｐ型シリコン基板２に達する、高濃度
の深いＰ+ 型拡散層３１と、このＰ+ 型拡散層３１に接
するＰ+ 型拡散層３２とが形成されている。Ｐ+ 型拡散
層３２中には、ラテラルＩＧＢＴのソ−スとして機能す
る高濃度Ｎ+ 型拡散層３３が形成されている。Ｎ+ 型拡
散層３３とＮ型エピタキシャルシリコン層３との間に存
在するＰ+ 型拡散層３２上にはゲ−ト絶縁膜を介して、
ゲ−ト電極（ＧI ）が形成されている。
る。図２（ｂ）に示すように、Ｎ型エピタキシャルシリ
コン層３中には、Ｐ型シリコン基板２に達する、高濃度
の深いＰ+ 型拡散層３１と、このＰ+ 型拡散層３１に接
するＰ+ 型拡散層３２とが形成されている。Ｐ+ 型拡散
層３２中には、ラテラルＩＧＢＴのソ−スとして機能す
る高濃度Ｎ+ 型拡散層３３が形成されている。Ｎ+ 型拡
散層３３とＮ型エピタキシャルシリコン層３との間に存
在するＰ+ 型拡散層３２上にはゲ−ト絶縁膜を介して、
ゲ−ト電極（ＧI ）が形成されている。
【００３２】さらに、Ｎ型エピタキシャルシリコン層３
中には、これらの拡散層３１、３２、３３と離間してＰ
型シリコン基板２に達する、高濃度の深いＮ+ 型拡散層
３５が形成されている。Ｎ+ 型拡散層３５中には、ラテ
ラルＩＧＢＴのコレクタとして機能する高濃度のＮ+ 型
拡散層３６が形成されている。
中には、これらの拡散層３１、３２、３３と離間してＰ
型シリコン基板２に達する、高濃度の深いＮ+ 型拡散層
３５が形成されている。Ｎ+ 型拡散層３５中には、ラテ
ラルＩＧＢＴのコレクタとして機能する高濃度のＮ+ 型
拡散層３６が形成されている。
【００３３】Ｎ型エピタキシャルシリコン層３の表面上
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層３１、
３２および３３に通じる第１のコンタクト孔が形成され
ている。エミッタ（ＥI ）電極配線３８は、第１のコン
タクト孔を介して拡散層３１、３２および３３に電気的
に接続されている。
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層３１、
３２および３３に通じる第１のコンタクト孔が形成され
ている。エミッタ（ＥI ）電極配線３８は、第１のコン
タクト孔を介して拡散層３１、３２および３３に電気的
に接続されている。
【００３４】さらに絶縁膜２７中には、Ｎ+ 型拡散層３
６に通じる第２のコンタクト孔が形成されている。コレ
クタ（ＣI ）電極配線３９は、第２のコンタクト孔を介
してＮ+ 型拡散層３６に電気的に接続されている。
６に通じる第２のコンタクト孔が形成されている。コレ
クタ（ＣI ）電極配線３９は、第２のコンタクト孔を介
してＮ+ 型拡散層３６に電気的に接続されている。
【００３５】次に、上記構成のラテラルＩＧＢＴの動作
状態について説明する。コレクタ（ＣI ）が高電位、お
よびエミッタ（ＥI ）が低電位となった状態で、ゲ−ト
（ＧI ）に、高電位を印加する。このようにすると、ゲ
−ト（ＧI ）下のＰ+ 型拡散層３２中にチャネルが形成
され、このチャネルを介して特にＰ+ 型拡散層３５に向
かって電子ｅが流れる。この電子ｅの流れは、Ｐ型ベ−
スへの電子注入現象を誘発する。このために、Ｎ+ 型拡
散層３６をコレクタとし、Ｎ型シリコン基板２をエミッ
タとしたバ−ティカル型ＮＰＮバイポ−ラトランジスタ
がオンする。これにより、Ｎ型シリコン基板２中へはホ
−ルｈの注入が開始され、ＩＧＢＴがオンする。即ち、
Ｐ+ 型拡散層３６〜Ｎ+ 型拡散層３５〜Ｐ型シリコン基
板２〜Ｐ+ 型拡散層３１の経路で電流が流れる。
状態について説明する。コレクタ（ＣI ）が高電位、お
よびエミッタ（ＥI ）が低電位となった状態で、ゲ−ト
（ＧI ）に、高電位を印加する。このようにすると、ゲ
−ト（ＧI ）下のＰ+ 型拡散層３２中にチャネルが形成
され、このチャネルを介して特にＰ+ 型拡散層３５に向
かって電子ｅが流れる。この電子ｅの流れは、Ｐ型ベ−
スへの電子注入現象を誘発する。このために、Ｎ+ 型拡
散層３６をコレクタとし、Ｎ型シリコン基板２をエミッ
タとしたバ−ティカル型ＮＰＮバイポ−ラトランジスタ
がオンする。これにより、Ｎ型シリコン基板２中へはホ
−ルｈの注入が開始され、ＩＧＢＴがオンする。即ち、
Ｐ+ 型拡散層３６〜Ｎ+ 型拡散層３５〜Ｐ型シリコン基
板２〜Ｐ+ 型拡散層３１の経路で電流が流れる。
【００３６】図２（ｂ）に示すＩＧＢＴでは、ホ−ルｈ
が多数キャリアとなっている。そして、上記寄生型ＦＲ
Ｄと同様に、Ｎ+ 型拡散層３５などからＰ型シリコン基
板２中へ、少数キャリアである電子ｅの注入が起こる。
少数キャリア（電子ｅ）は、ＩＧＢＴの動作速度を遅く
する。
が多数キャリアとなっている。そして、上記寄生型ＦＲ
Ｄと同様に、Ｎ+ 型拡散層３５などからＰ型シリコン基
板２中へ、少数キャリアである電子ｅの注入が起こる。
少数キャリア（電子ｅ）は、ＩＧＢＴの動作速度を遅く
する。
【００３７】しかし、このＩＧＢＴにおいても、Ｐ型シ
リコン基板２中に、生成再結合中心層１０を設けること
によって、少数キャリア（電子ｅ）の消滅速度が速まる
ために、ＩＧＢＴの動作速度は高速化される。この時、
パワ−ＭＯＳの時と同様、同一基体１上に形成されてい
るロジック系素子９では、その電流容量が低下すること
はない。
リコン基板２中に、生成再結合中心層１０を設けること
によって、少数キャリア（電子ｅ）の消滅速度が速まる
ために、ＩＧＢＴの動作速度は高速化される。この時、
パワ−ＭＯＳの時と同様、同一基体１上に形成されてい
るロジック系素子９では、その電流容量が低下すること
はない。
【００３８】次に、ダイオ−ドについて説明する。図２
（ｃ）に示すように、Ｎ型エピタキシャルシリコン層３
中には、Ｐ型シリコン基板２に達する、高濃度の深いＰ
+ 型拡散層４１が形成されている。
（ｃ）に示すように、Ｎ型エピタキシャルシリコン層３
中には、Ｐ型シリコン基板２に達する、高濃度の深いＰ
+ 型拡散層４１が形成されている。
【００３９】さらに、Ｎ型エピタキシャルシリコン層３
中には、拡散層４１と離間してＰ型シリコン基板２に達
する、高濃度の深いＮ+ 型拡散層４５が形成されてい
る。Ｎ型エピタキシャルシリコン層３の表面上には、シ
リコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が形成され
ている。この絶縁膜２７中には、拡散層４１に通じる第
１のコンタクト孔が形成されている。アノ−ド（ＡD ）
電極配線４８は、第１のコンタクト孔を介して拡散層４
１に電気的に接続されている。
中には、拡散層４１と離間してＰ型シリコン基板２に達
する、高濃度の深いＮ+ 型拡散層４５が形成されてい
る。Ｎ型エピタキシャルシリコン層３の表面上には、シ
リコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が形成され
ている。この絶縁膜２７中には、拡散層４１に通じる第
１のコンタクト孔が形成されている。アノ−ド（ＡD ）
電極配線４８は、第１のコンタクト孔を介して拡散層４
１に電気的に接続されている。
【００４０】さらに絶縁膜２７中には、Ｎ+ 型拡散層４
５に通じる第２のコンタクト孔が形成されている。カソ
−ド（ＫD ）電極配線４９は、第２のコンタクト孔を介
してＮ+ 型拡散層４５に電気的に接続されている。
５に通じる第２のコンタクト孔が形成されている。カソ
−ド（ＫD ）電極配線４９は、第２のコンタクト孔を介
してＮ+ 型拡散層４５に電気的に接続されている。
【００４１】次に、上記構成のダイオ−ドの動作につい
て説明する。アノ−ド（ＡD ）が高電位、カソ−ド（Ｋ
D ）が低電位となった時、Ｐ型エピタキシャルシリコン
層２およびＰ+ 型拡散層４１と、特にＮ+ 型拡散層４５
とが順方向にバイアスされ、Ｐ+ 型拡散層４１〜Ｐ型シ
リコン基板２〜Ｎ+ 型拡散層４５の経路で電流が流れ
る。
て説明する。アノ−ド（ＡD ）が高電位、カソ−ド（Ｋ
D ）が低電位となった時、Ｐ型エピタキシャルシリコン
層２およびＰ+ 型拡散層４１と、特にＮ+ 型拡散層４５
とが順方向にバイアスされ、Ｐ+ 型拡散層４１〜Ｐ型シ
リコン基板２〜Ｎ+ 型拡散層４５の経路で電流が流れ
る。
【００４２】図２（ｃ）に示すダイオ−ドでは、ホ−ル
ｈが多数キャリアとなっている。そして、上記寄生型Ｆ
ＲＤと同様に、Ｎ+ 型拡散層４５などからＰ型シリコン
基板２中へ、少数キャリアである電子ｅの注入が起こ
る。少数キャリア（電子ｅ）は、ダイオ−ドの動作速度
を遅くする。
ｈが多数キャリアとなっている。そして、上記寄生型Ｆ
ＲＤと同様に、Ｎ+ 型拡散層４５などからＰ型シリコン
基板２中へ、少数キャリアである電子ｅの注入が起こ
る。少数キャリア（電子ｅ）は、ダイオ−ドの動作速度
を遅くする。
【００４３】しかし、このダイオ−ドにおいても、Ｐ型
シリコン基板２中に、生成再結合中心層１０を設けるこ
とで、少数キャリア（電子ｅ）の消滅速度が速まるため
に、その動作速度は高速化される。もちろんのことなが
ら、パワ−ＭＯＳの時と同様、同一基体１上に形成され
ているロジック系素子９では、その電流容量の低下が発
生しない。
シリコン基板２中に、生成再結合中心層１０を設けるこ
とで、少数キャリア（電子ｅ）の消滅速度が速まるため
に、その動作速度は高速化される。もちろんのことなが
ら、パワ−ＭＯＳの時と同様、同一基体１上に形成され
ているロジック系素子９では、その電流容量の低下が発
生しない。
【００４４】また、図２（ｃ）に示されるダイオ−ド
は、図２（ｂ）に示されるラテラルＩＧＢＴとともに同
一基体１上に設けられ、そのリカバリダイオ−ド（ＦＲ
Ｄ）として用いられる。ラテラルＩＧＢＴはパワ−ＭＯ
Ｓと異なり、構造的に寄生型のＦＲＤを持つことができ
ないためである。
は、図２（ｂ）に示されるラテラルＩＧＢＴとともに同
一基体１上に設けられ、そのリカバリダイオ−ド（ＦＲ
Ｄ）として用いられる。ラテラルＩＧＢＴはパワ−ＭＯ
Ｓと異なり、構造的に寄生型のＦＲＤを持つことができ
ないためである。
【００４５】図２（ｃ）に示すダイオ−ドをＦＲＤとし
て用いる場合には、図２（ｂ）に示すＩＧＢＴのコレク
タ（ＣI ）にカソ−ド（ＫD ）を内部配線層を用いて接
続し、エミッタ（ＥI ）にアノ−ド（ＡD ）を他の内部
配線層を用いて接続すれば良い。このようにラテラルＩ
ＧＢＴにＦＲＤを接続することで、オン状態における動
作速度だけでなく、オン状態からオフ状態に、瞬時に切
り替わることができ、そのスイッチングスピ−ドをも高
速化できる。また、ラテラルＩＧＢＴにＦＲＤを接続し
た場合でも、同一基体１上に形成されているロジック系
素子９では、その電流容量の低下が起こらない。
て用いる場合には、図２（ｂ）に示すＩＧＢＴのコレク
タ（ＣI ）にカソ−ド（ＫD ）を内部配線層を用いて接
続し、エミッタ（ＥI ）にアノ−ド（ＡD ）を他の内部
配線層を用いて接続すれば良い。このようにラテラルＩ
ＧＢＴにＦＲＤを接続することで、オン状態における動
作速度だけでなく、オン状態からオフ状態に、瞬時に切
り替わることができ、そのスイッチングスピ−ドをも高
速化できる。また、ラテラルＩＧＢＴにＦＲＤを接続し
た場合でも、同一基体１上に形成されているロジック系
素子９では、その電流容量の低下が起こらない。
【００４６】次に、ロジック系素子について説明する。
まず、縦型ＮＰＮバイポ−ラトランジスタから説明す
る。図３（ａ）に示すように、Ｐ型シリコン基板２とＮ
型エピタキシャルシリコン層３との界面領域中には、高
濃度のＮ+ 型埋込拡散層５１が形成されている。
まず、縦型ＮＰＮバイポ−ラトランジスタから説明す
る。図３（ａ）に示すように、Ｐ型シリコン基板２とＮ
型エピタキシャルシリコン層３との界面領域中には、高
濃度のＮ+ 型埋込拡散層５１が形成されている。
【００４７】さらにＮ型エピタキシャルシリコン層３中
には、バイポ−ラトランジスタのベ−ス（ＢVB）として
機能するＰ型拡散層５２が形成されている。このＰ型拡
散層５２中にはバイポ−ラトランジスタのエミッタ（Ｅ
VB）として機能するＮ+ 型拡散層５３が形成されてい
る。
には、バイポ−ラトランジスタのベ−ス（ＢVB）として
機能するＰ型拡散層５２が形成されている。このＰ型拡
散層５２中にはバイポ−ラトランジスタのエミッタ（Ｅ
VB）として機能するＮ+ 型拡散層５３が形成されてい
る。
【００４８】さらにＮ型エピタキシャルシリコン層３中
には、拡散層５２と離間している高濃度の深いＮ+ 型コ
ンタクト拡散層５４が形成されている。Ｎ型エピタキシ
ャルシリコン層３の表面上には、シリコン酸化膜（Ｓｉ
Ｏ2 ）などの絶縁膜２７が形成されている。この絶縁膜
２７中には、拡散層５３に通じる第１のコンタクト孔が
形成されている。エミッタ（ＥVB）電極配線５６は、第
１のコンタクト孔を介して拡散層５３に電気的に接続さ
れている。さらに絶縁膜２７中には、拡散層５２に通じ
る第２のコンタクト孔が形成されている。ベ−ス
（ＢVB）電極配線５７は、第２のコンタクト孔を介して
拡散層５２に電気的に接続されている。さらに絶縁膜２
７中には、拡散層５４に通じる第３のコンタクト孔が形
成されている。コレクタ（ＣVB）電極配線５８は、第３
のコンタクト孔を介して拡散層５４に電気的に接続され
ている。
には、拡散層５２と離間している高濃度の深いＮ+ 型コ
ンタクト拡散層５４が形成されている。Ｎ型エピタキシ
ャルシリコン層３の表面上には、シリコン酸化膜（Ｓｉ
Ｏ2 ）などの絶縁膜２７が形成されている。この絶縁膜
２７中には、拡散層５３に通じる第１のコンタクト孔が
形成されている。エミッタ（ＥVB）電極配線５６は、第
１のコンタクト孔を介して拡散層５３に電気的に接続さ
れている。さらに絶縁膜２７中には、拡散層５２に通じ
る第２のコンタクト孔が形成されている。ベ−ス
（ＢVB）電極配線５７は、第２のコンタクト孔を介して
拡散層５２に電気的に接続されている。さらに絶縁膜２
７中には、拡散層５４に通じる第３のコンタクト孔が形
成されている。コレクタ（ＣVB）電極配線５８は、第３
のコンタクト孔を介して拡散層５４に電気的に接続され
ている。
【００４９】次に、上記構成の縦型バイポ−ラトランジ
スタの動作状態について説明する。コレクタ（ＣVB）が
高電位、およびエミッタ（ＥVB）が低電位となった状態
で、ベ−ス（ＢVB）に電流を供給、即ちＰ型拡散層５２
へホ−ルｈを供給し、エミッタ（ＥVB）〜ベ−ス
（ＢVB）間が順方向となるようにバイアスする。このよ
うにすると、電子ｅがＮ+ 型拡散層５３からＰ型拡散層
５２へと流れ、さらにＮ+型埋込拡散層５１へと流れ
る。よって、Ｎ+ 型拡散層５４〜Ｎ+ 型埋込拡散層５１
〜Ｐ型拡散層５２〜Ｎ+ 型拡散層５３の経路で電流が流
れる。
スタの動作状態について説明する。コレクタ（ＣVB）が
高電位、およびエミッタ（ＥVB）が低電位となった状態
で、ベ−ス（ＢVB）に電流を供給、即ちＰ型拡散層５２
へホ−ルｈを供給し、エミッタ（ＥVB）〜ベ−ス
（ＢVB）間が順方向となるようにバイアスする。このよ
うにすると、電子ｅがＮ+ 型拡散層５３からＰ型拡散層
５２へと流れ、さらにＮ+型埋込拡散層５１へと流れ
る。よって、Ｎ+ 型拡散層５４〜Ｎ+ 型埋込拡散層５１
〜Ｐ型拡散層５２〜Ｎ+ 型拡散層５３の経路で電流が流
れる。
【００５０】図３（ａ）に示すバイポ−ラトランジスタ
では、電流が、Ｐ型シリコン基板２の内部を介すること
なく、Ｎ型エピタキシャルシリコン層３中に流れるの
で、生成再結合中心層１０によって、その電流容量が低
下することがない。
では、電流が、Ｐ型シリコン基板２の内部を介すること
なく、Ｎ型エピタキシャルシリコン層３中に流れるの
で、生成再結合中心層１０によって、その電流容量が低
下することがない。
【００５１】次に、横型ＰＮＰバイポ−ラトランジスタ
について説明する。図３（ｂ）に示すように、Ｐ型シリ
コン基板２とＮ型エピタキシャルシリコン層３との界面
領域中には、高濃度のＮ+ 型埋込拡散層６１が形成され
ている。
について説明する。図３（ｂ）に示すように、Ｐ型シリ
コン基板２とＮ型エピタキシャルシリコン層３との界面
領域中には、高濃度のＮ+ 型埋込拡散層６１が形成され
ている。
【００５２】さらにＮ型エピタキシャルシリコン層３中
には、バイポ−ラトランジスタのエミッタ（ＥLB）とし
て機能するＰ型拡散層６２が形成されている。さらにこ
のＰ型拡散層６２から離間し、かつその周囲を取り巻く
ように設けられたＰ型拡散層６３が形成されている。こ
の拡散層６３は、バイポ−ラトランジスタのコレクタ
（ＣLB）として機能する。Ｎ+ 型拡散層５３が形成され
ている。
には、バイポ−ラトランジスタのエミッタ（ＥLB）とし
て機能するＰ型拡散層６２が形成されている。さらにこ
のＰ型拡散層６２から離間し、かつその周囲を取り巻く
ように設けられたＰ型拡散層６３が形成されている。こ
の拡散層６３は、バイポ−ラトランジスタのコレクタ
（ＣLB）として機能する。Ｎ+ 型拡散層５３が形成され
ている。
【００５３】さらにＮ型エピタキシャルシリコン層３中
には、拡散層６２および６３と離間している高濃度の深
いＮ+ 型コンタクト拡散層６４が形成されている。Ｎ型
エピタキシャルシリコン層３の表面上には、シリコン酸
化膜（ＳｉＯ2 ）などの絶縁膜２７が形成されている。
この絶縁膜２７中には、拡散層６３に通じる第１のコン
タクト孔（例えば円環状）が形成されている。コレクタ
（ＣLB）電極配線６６は、第１のコンタクト孔を介して
拡散層６３に電気的に接続されている。さらに絶縁膜２
７中には、拡散層６２に通じる第２のコンタクト孔が形
成されている。エミッタ（ＥLB）電極配線６７は、第２
のコンタクト孔を介して拡散層６２に電気的に接続され
ている。さらに絶縁膜２７中には、拡散層６４に通じる
第３のコンタクト孔が形成されている。ベ−ス（ＢLB）
電極配線６８は、第３のコンタクト孔を介して拡散層６
４に電気的に接続されている。
には、拡散層６２および６３と離間している高濃度の深
いＮ+ 型コンタクト拡散層６４が形成されている。Ｎ型
エピタキシャルシリコン層３の表面上には、シリコン酸
化膜（ＳｉＯ2 ）などの絶縁膜２７が形成されている。
この絶縁膜２７中には、拡散層６３に通じる第１のコン
タクト孔（例えば円環状）が形成されている。コレクタ
（ＣLB）電極配線６６は、第１のコンタクト孔を介して
拡散層６３に電気的に接続されている。さらに絶縁膜２
７中には、拡散層６２に通じる第２のコンタクト孔が形
成されている。エミッタ（ＥLB）電極配線６７は、第２
のコンタクト孔を介して拡散層６２に電気的に接続され
ている。さらに絶縁膜２７中には、拡散層６４に通じる
第３のコンタクト孔が形成されている。ベ−ス（ＢLB）
電極配線６８は、第３のコンタクト孔を介して拡散層６
４に電気的に接続されている。
【００５４】次に、上記構成の横型バイポ−ラトランジ
スタの動作状態について説明する。エミッタ（ＥLB）が
高電位、コレクタ（ＣLB）が低電位となった状態で、ベ
−ス（ＢLB）から電流を抜く。即ちＮ+ 型拡散層６４へ
電子ｅを供給し、エミッタ（ＥLB）〜ベ−ス（ＢLB）間
が逆方向となるようにバイアスする。このようにする
と、ホ−ルｈがＰ+ 型拡散層６２からＮ型エピタキシャ
ルシリコン層３へと流れ、さらにＰ+ 型埋込拡散層６３
へと流れる。よって、Ｐ+ 型拡散層６２〜Ｎ型エピタキ
シャルシリコン層３〜Ｐ+ 型拡散層６３の経路で電流が
流れる。
スタの動作状態について説明する。エミッタ（ＥLB）が
高電位、コレクタ（ＣLB）が低電位となった状態で、ベ
−ス（ＢLB）から電流を抜く。即ちＮ+ 型拡散層６４へ
電子ｅを供給し、エミッタ（ＥLB）〜ベ−ス（ＢLB）間
が逆方向となるようにバイアスする。このようにする
と、ホ−ルｈがＰ+ 型拡散層６２からＮ型エピタキシャ
ルシリコン層３へと流れ、さらにＰ+ 型埋込拡散層６３
へと流れる。よって、Ｐ+ 型拡散層６２〜Ｎ型エピタキ
シャルシリコン層３〜Ｐ+ 型拡散層６３の経路で電流が
流れる。
【００５５】図３（ｂ）に示すバイポ−ラトランジスタ
においても、図３（ａ）に示すトランジスタと同様、そ
の電流は、Ｐ型シリコン基板２の内部を介することな
く、Ｎ型エピタキシャルシリコン層３中を流れる。よっ
て、生成再結合中心層１０に起因した電流容量の低下は
起こらない。
においても、図３（ａ）に示すトランジスタと同様、そ
の電流は、Ｐ型シリコン基板２の内部を介することな
く、Ｎ型エピタキシャルシリコン層３中を流れる。よっ
て、生成再結合中心層１０に起因した電流容量の低下は
起こらない。
【００５６】次に、Ｐチャネル型ＭＯＳＦＥＴについて
説明する。図３（ｃ）に示すように、Ｎ型エピタキシャ
ルシリコン層３中には、ＭＯＳＦＥＴのソ−ス（ＳPM）
として機能するＰ型拡散層７１が形成されている。さら
にＭＯＳＦＥＴのドレイン（ＤPM）として機能するＰ型
拡散層７２が、拡散層７１から離間して形成されてい
る。拡散層７１と層７２との間に存在するＮ型エピタキ
シャルシリコン層３上にはゲ−ト絶縁膜を介して、ゲ−
ト電極（ＧPM）が形成されている。
説明する。図３（ｃ）に示すように、Ｎ型エピタキシャ
ルシリコン層３中には、ＭＯＳＦＥＴのソ−ス（ＳPM）
として機能するＰ型拡散層７１が形成されている。さら
にＭＯＳＦＥＴのドレイン（ＤPM）として機能するＰ型
拡散層７２が、拡散層７１から離間して形成されてい
る。拡散層７１と層７２との間に存在するＮ型エピタキ
シャルシリコン層３上にはゲ−ト絶縁膜を介して、ゲ−
ト電極（ＧPM）が形成されている。
【００５７】Ｎ型エピタキシャルシリコン層３の表面上
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層７１に
通じる第１のコンタクト孔が形成されている。ソ−ス
（ＳPM）電極配線７４は、第１のコンタクト孔を介して
拡散層７１に電気的に接続されている。
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層７１に
通じる第１のコンタクト孔が形成されている。ソ−ス
（ＳPM）電極配線７４は、第１のコンタクト孔を介して
拡散層７１に電気的に接続されている。
【００５８】さらに絶縁膜２７中には、拡散層７２に通
じる第２のコンタクト孔が形成されている。ドレイン
（ＤPM）電極配線７５は、第２のコンタクト孔を介して
拡散層７２に電気的に接続されている。
じる第２のコンタクト孔が形成されている。ドレイン
（ＤPM）電極配線７５は、第２のコンタクト孔を介して
拡散層７２に電気的に接続されている。
【００５９】次に、上記構成のＭＯＳＦＥＴの動作状態
について説明する。ソ−ス（ＳPM）が高電位、ドレイン
（ＤPM）が低電位となった状態で、ゲ−ト（ＧPM）に、
低電位を印加する。このようにすると、ゲ−ト（ＧPM）
下のＮ型エピタキシャルシリコン層３中にチャネルが形
成され、このチャネルを介して拡散層７１から拡散層７
２に向かってホ−ルｈが流れる。
について説明する。ソ−ス（ＳPM）が高電位、ドレイン
（ＤPM）が低電位となった状態で、ゲ−ト（ＧPM）に、
低電位を印加する。このようにすると、ゲ−ト（ＧPM）
下のＮ型エピタキシャルシリコン層３中にチャネルが形
成され、このチャネルを介して拡散層７１から拡散層７
２に向かってホ−ルｈが流れる。
【００６０】このように、バイポ−ラトランジスタと同
様、電流は、Ｐ型シリコン基板２の内部を介することな
く流れるので、生成再結合中心層１０による電流容量の
低下は発生しない。
様、電流は、Ｐ型シリコン基板２の内部を介することな
く流れるので、生成再結合中心層１０による電流容量の
低下は発生しない。
【００６１】次に、Ｎチャネル型ＭＯＳＦＥＴについて
説明する。図３（ｄ）に示すように、Ｎ型エピタキシャ
ルシリコン層３中には、Ｐ型ウェル領域８１が形成され
ている。このウェル領域８１中には、ＭＯＳＦＥＴのソ
−ス（ＳNM）として機能するＮ型拡散層８２が形成され
ている。さらにＭＯＳＦＥＴのドレイン（ＤNM）として
機能するＮ型拡散層８３が、拡散層８２から離間して形
成されている。拡散層８２と層８３との間に存在するＰ
型ウェル領域８１上にはゲ−ト絶縁膜を介して、ゲ−ト
電極（ＧNM）が形成されている。
説明する。図３（ｄ）に示すように、Ｎ型エピタキシャ
ルシリコン層３中には、Ｐ型ウェル領域８１が形成され
ている。このウェル領域８１中には、ＭＯＳＦＥＴのソ
−ス（ＳNM）として機能するＮ型拡散層８２が形成され
ている。さらにＭＯＳＦＥＴのドレイン（ＤNM）として
機能するＮ型拡散層８３が、拡散層８２から離間して形
成されている。拡散層８２と層８３との間に存在するＰ
型ウェル領域８１上にはゲ−ト絶縁膜を介して、ゲ−ト
電極（ＧNM）が形成されている。
【００６２】Ｎ型エピタキシャルシリコン層３の表面上
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層７２に
通じる第１のコンタクト孔が形成されている。ソ−ス
（ＳNM）電極配線８５は、第１のコンタクト孔を介して
拡散層８２に電気的に接続されている。
には、シリコン酸化膜（ＳｉＯ2 ）などの絶縁膜２７が
形成されている。この絶縁膜２７中には、拡散層７２に
通じる第１のコンタクト孔が形成されている。ソ−ス
（ＳNM）電極配線８５は、第１のコンタクト孔を介して
拡散層８２に電気的に接続されている。
【００６３】さらに絶縁膜２７中には、拡散層８３に通
じる第２のコンタクト孔が形成されている。ドレイン
（ＤNM）電極配線８６は、第２のコンタクト孔を介して
拡散層８３に電気的に接続されている。
じる第２のコンタクト孔が形成されている。ドレイン
（ＤNM）電極配線８６は、第２のコンタクト孔を介して
拡散層８３に電気的に接続されている。
【００６４】次に、上記構成のＭＯＳＦＥＴの動作状態
について説明する。ドレイン（ＤNM）が高電位、ソ−ス
（ＳNM）が低電位となった状態で、ゲ−ト（ＧNM）に、
高電位を印加する。このようにすると、ゲ−ト（ＧNM）
下のＰ型ウェル領域８１中にチャネルが形成され、この
チャネルを介して拡散層８２から拡散層８３に向かって
電子ｅが流れる。
について説明する。ドレイン（ＤNM）が高電位、ソ−ス
（ＳNM）が低電位となった状態で、ゲ−ト（ＧNM）に、
高電位を印加する。このようにすると、ゲ−ト（ＧNM）
下のＰ型ウェル領域８１中にチャネルが形成され、この
チャネルを介して拡散層８２から拡散層８３に向かって
電子ｅが流れる。
【００６５】このように、バイポ−ラトランジスタと同
様、電流は、Ｐ型シリコン基板２の内部を介することな
く流れるので、生成再結合中心層１０による電流容量の
低下は発生しない。
様、電流は、Ｐ型シリコン基板２の内部を介することな
く流れるので、生成再結合中心層１０による電流容量の
低下は発生しない。
【００６６】図４は、図１を、より具体化した例を示す
断面図である。図４に示す断面を有する装置では、パワ
−系素子としてダイオ−ドが用いられ、ロジック系素子
として縦型ＮＰＮバイポ−ラトランジスタが用いられて
いる。
断面図である。図４に示す断面を有する装置では、パワ
−系素子としてダイオ−ドが用いられ、ロジック系素子
として縦型ＮＰＮバイポ−ラトランジスタが用いられて
いる。
【００６７】また、パワ−系素子とロジック系素子とを
分離するためのＰ型シリコン領域４は、基体１の主表面
８、即ちＮ型エピタキシャルシリコン層３の表面からＰ
型不純物を拡散することで得た拡散層となっている。
分離するためのＰ型シリコン領域４は、基体１の主表面
８、即ちＮ型エピタキシャルシリコン層３の表面からＰ
型不純物を拡散することで得た拡散層となっている。
【００６８】次に、この発明の第２の実施例について説
明する。図５は、この発明の第２の実施例に係る半導体
集積回路装置の断面図である。第１の実施例では、Ｎ型
エピタキシャルシリコン層３中に、Ｐ型シリコン領域４
をＰ型シリコン基板２に達するまで形成することで、Ｎ
型エピタキシャルシリコン層３のみをＰＮ接合分離する
ようにした。
明する。図５は、この発明の第２の実施例に係る半導体
集積回路装置の断面図である。第１の実施例では、Ｎ型
エピタキシャルシリコン層３中に、Ｐ型シリコン領域４
をＰ型シリコン基板２に達するまで形成することで、Ｎ
型エピタキシャルシリコン層３のみをＰＮ接合分離する
ようにした。
【００６９】これを、図５に示すように、Ｐ型シリコン
層１０２とＮ型シリコン層１０３とで成る積層構造部
を、誘電体領域１２によって分離するようにしても良
い。Ｐ型シリコン層１０２は、図１に示すＰ型シリコン
基板２に対応する領域である。よって、ここには、生成
再結合中心層１０が形成されている。また、Ｎ型シリコ
ン層１０３は、図１に示すＮ型エピタキシャルシリコン
層３に対応する領域である。
層１０２とＮ型シリコン層１０３とで成る積層構造部
を、誘電体領域１２によって分離するようにしても良
い。Ｐ型シリコン層１０２は、図１に示すＰ型シリコン
基板２に対応する領域である。よって、ここには、生成
再結合中心層１０が形成されている。また、Ｎ型シリコ
ン層１０３は、図１に示すＮ型エピタキシャルシリコン
層３に対応する領域である。
【００７０】このように、パワ−系素子とロジック系素
子とを、特に生成再結合中心層１０が形成されたＰ型シ
リコン層１０２とともに分離することで、第１の実施例
に比較して、双方を絶縁する絶縁能力をより強化するこ
とができる。
子とを、特に生成再結合中心層１０が形成されたＰ型シ
リコン層１０２とともに分離することで、第１の実施例
に比較して、双方を絶縁する絶縁能力をより強化するこ
とができる。
【００７１】図６は、図５を、より具体化した例を示す
断面図である。図６に示す断面を有する装置では、完全
誘電体分離基板が用いられている。この種の基板は、Ｅ
ＰＩＣ方式ともよばれる（ＥＰＩＣ：Epitaxial Passiv
atedIntegrated Circuit，米国モトロ−ラ社登録商
標）。
断面図である。図６に示す断面を有する装置では、完全
誘電体分離基板が用いられている。この種の基板は、Ｅ
ＰＩＣ方式ともよばれる（ＥＰＩＣ：Epitaxial Passiv
atedIntegrated Circuit，米国モトロ−ラ社登録商
標）。
【００７２】即ち、先尖の断面を有した分離用突起部を
有する支持用ポリシリコン基体１０１を持ち、その分離
用突起部により囲まれた領域中に、Ｐ型シリコン層１０
２とＮ型シリコン層１０３とで成る積層構造部を形成し
たものである。なお、支持用ポリシリコン基体１０１の
表面上にはシリコン酸化膜（ＳｉＯ2 ）１０４が形成さ
れており、このシリコン酸化膜１０４が、図５に示す誘
電体領域１２として機能する。
有する支持用ポリシリコン基体１０１を持ち、その分離
用突起部により囲まれた領域中に、Ｐ型シリコン層１０
２とＮ型シリコン層１０３とで成る積層構造部を形成し
たものである。なお、支持用ポリシリコン基体１０１の
表面上にはシリコン酸化膜（ＳｉＯ2 ）１０４が形成さ
れており、このシリコン酸化膜１０４が、図５に示す誘
電体領域１２として機能する。
【００７３】また、この例では、パワ−系素子としてパ
ワ−ＭＯＳが用いられ、ロジック系素子として縦型ＮＰ
Ｎバイポ−ラトランジスタが用いられている。図７は、
図５を、より具体化した他の例を示す断面図である。
ワ−ＭＯＳが用いられ、ロジック系素子として縦型ＮＰ
Ｎバイポ−ラトランジスタが用いられている。図７は、
図５を、より具体化した他の例を示す断面図である。
【００７４】図７に示す断面を有する装置では、誘電体
分離積層基板が用いられている。この基板は、ＳＤＢ
（Silicon wafer Direct Bonding）型とも呼ばれる。即
ち、第１のシリコン基板１５１の表面を熱酸化、あるい
はその表面に二酸化シリコンを堆積することで、基板１
５１の表面上にシリコン酸化膜（ＳｉＯ2 ）１５２を形
成する。この後、酸化膜１５２上に、Ｐ型シリコン基板
２を接着する。次いで、そのシリコン基板２の上にＮ型
エピタキシャルシリコン層３を形成する。この後、Ｎ型
エピタキシャルシリコン層３およびＰ型シリコン基板２
を貫通し、酸化膜１５２に達する溝を形成する。この溝
は平面から見て格子状とされ（図示せず）、シリコン基
板２とシリコン層３との積層構造でなる島状領域を画定
する。次いで、溝の内部に露呈したシリコン基板２、並
びにシリコン層３の側面を熱酸化、あるいはその側面に
二酸化シリコンを堆積することで、溝の側面上にシリコ
ン酸化膜（ＳｉＯ2 ）１５３を形成する。この後、溝の
内部を、ポリシリコンなどで埋め込む。この例では、シ
リコン酸化膜１５３などが、図５に示す誘電体領域１２
として機能する。
分離積層基板が用いられている。この基板は、ＳＤＢ
（Silicon wafer Direct Bonding）型とも呼ばれる。即
ち、第１のシリコン基板１５１の表面を熱酸化、あるい
はその表面に二酸化シリコンを堆積することで、基板１
５１の表面上にシリコン酸化膜（ＳｉＯ2 ）１５２を形
成する。この後、酸化膜１５２上に、Ｐ型シリコン基板
２を接着する。次いで、そのシリコン基板２の上にＮ型
エピタキシャルシリコン層３を形成する。この後、Ｎ型
エピタキシャルシリコン層３およびＰ型シリコン基板２
を貫通し、酸化膜１５２に達する溝を形成する。この溝
は平面から見て格子状とされ（図示せず）、シリコン基
板２とシリコン層３との積層構造でなる島状領域を画定
する。次いで、溝の内部に露呈したシリコン基板２、並
びにシリコン層３の側面を熱酸化、あるいはその側面に
二酸化シリコンを堆積することで、溝の側面上にシリコ
ン酸化膜（ＳｉＯ2 ）１５３を形成する。この後、溝の
内部を、ポリシリコンなどで埋め込む。この例では、シ
リコン酸化膜１５３などが、図５に示す誘電体領域１２
として機能する。
【００７５】また、この例では、パワ−系素子としてパ
ワ−ＭＯＳが用いられ、ロジック系素子として縦型ＮＰ
Ｎバイポ−ラトランジスタが用いられている。このよう
に、誘電体分離型の基板を用いることも可能である。
ワ−ＭＯＳが用いられ、ロジック系素子として縦型ＮＰ
Ｎバイポ−ラトランジスタが用いられている。このよう
に、誘電体分離型の基板を用いることも可能である。
【００７６】さらに特に第２の実施例では、生成再結合
中心層１０を形成するための方法として、重い粒子の照
射の他、以下のような方法を用いることができる。即
ち、基板形成工程で、Ｐ型シリコン基板２、あるいはＰ
型シリコン層１０２に欠陥を入れておく方法である。こ
こで、欠陥を入れる方法として、高濃度のイオン照射
で、濃い不純物層を形成することが挙げられる。
中心層１０を形成するための方法として、重い粒子の照
射の他、以下のような方法を用いることができる。即
ち、基板形成工程で、Ｐ型シリコン基板２、あるいはＰ
型シリコン層１０２に欠陥を入れておく方法である。こ
こで、欠陥を入れる方法として、高濃度のイオン照射
で、濃い不純物層を形成することが挙げられる。
【００７７】この場合、不純物層は、重い粒子の照射と
比較して、ごく表面にしか形成することができない。図
６に示す例に上記不純物層を形成した場合には、その不
純物層は、シリコン酸化膜１０４に沿った島状領域の底
面部と斜面部に形成される。また、図７に示す例では、
その不純物層は、酸化膜１５２に沿った基板２の底面部
に形成される。
比較して、ごく表面にしか形成することができない。図
６に示す例に上記不純物層を形成した場合には、その不
純物層は、シリコン酸化膜１０４に沿った島状領域の底
面部と斜面部に形成される。また、図７に示す例では、
その不純物層は、酸化膜１５２に沿った基板２の底面部
に形成される。
【００７８】このように高濃度のイオン照射で、濃い不
純物層を形成した場合、パワ−系素子では、その電流経
路が、濃い不純物層を介するように形成する。また、ロ
ジック系素子では、その電流経路が、濃い不純物層を介
さないように形成する。
純物層を形成した場合、パワ−系素子では、その電流経
路が、濃い不純物層を介するように形成する。また、ロ
ジック系素子では、その電流経路が、濃い不純物層を介
さないように形成する。
【００７９】上記実施例に係る半導体集積回路装置によ
れば、図２（ａ）〜（ｃ）を参照して説明した深い領域
に電流経路を有する素子のいずれかを、図１あるいは図
５に示すパワ−系素子に用いると同時に、図３（ａ）〜
（ｄ）を参照して説明した浅い領域に電流経路を有する
素子のいずれかを、図１あるいは図５に示すロジック系
素子に用いる。そして、深い領域に、生成再結合中心層
１０を設けることで、スイッチング速度が高速化された
素子と、電流容量が確保された素子とを、１つの半導体
チップ中に、同時に得ることができる。
れば、図２（ａ）〜（ｃ）を参照して説明した深い領域
に電流経路を有する素子のいずれかを、図１あるいは図
５に示すパワ−系素子に用いると同時に、図３（ａ）〜
（ｄ）を参照して説明した浅い領域に電流経路を有する
素子のいずれかを、図１あるいは図５に示すロジック系
素子に用いる。そして、深い領域に、生成再結合中心層
１０を設けることで、スイッチング速度が高速化された
素子と、電流容量が確保された素子とを、１つの半導体
チップ中に、同時に得ることができる。
【００８０】
【発明の効果】以上説明したように、この発明によれ
ば、ある素子におけるスイッチングスピ−ドの高速化の
要求と、他の素子における電流容量の確保の要求とを同
時に満足できる半導体集積回路装置を提供できる。
ば、ある素子におけるスイッチングスピ−ドの高速化の
要求と、他の素子における電流容量の確保の要求とを同
時に満足できる半導体集積回路装置を提供できる。
【図１】図１はこの発明の第１の実施例に係る半導体集
積回路装置を概略的に示した断面図。
積回路装置を概略的に示した断面図。
【図２】図２は図１に示すパワ−系素子に好適な素子を
示す図で、（ａ）図は二重拡散型ＭＯＳＦＥＴの断面
図、（ｂ）図は横型ＩＧＢＴの断面図、（ｃ）図はダイ
オ−ドの断面図。
示す図で、（ａ）図は二重拡散型ＭＯＳＦＥＴの断面
図、（ｂ）図は横型ＩＧＢＴの断面図、（ｃ）図はダイ
オ−ドの断面図。
【図３】図３は図１に示すロジック系素子に好適な素子
を示す図で、（ａ）図は縦型ＮＰＮバイポ−ラトランジ
スタの断面図、（ｂ）図は横型ＰＮＰバイポ−ラトラン
ジスタの断面図、（ｃ）図はＰチャネル型ＭＯＳＦＥＴ
の断面図、（ｄ）図はＮチャネル型ＭＯＳＦＥＴの断面
図。
を示す図で、（ａ）図は縦型ＮＰＮバイポ−ラトランジ
スタの断面図、（ｂ）図は横型ＰＮＰバイポ−ラトラン
ジスタの断面図、（ｃ）図はＰチャネル型ＭＯＳＦＥＴ
の断面図、（ｄ）図はＮチャネル型ＭＯＳＦＥＴの断面
図。
【図４】図４は図１に示す半導体集積回路装置をより具
体化した例の断面図。
体化した例の断面図。
【図５】図５はこの発明の第２の実施例に係る半導体集
積回路装置を概略的に示した断面図。
積回路装置を概略的に示した断面図。
【図６】図６は図５に示す半導体集積回路装置をより具
体化した例の断面図。
体化した例の断面図。
【図７】図７は図５に示す半導体集積回路装置をより具
体化した他の例の断面図。
体化した他の例の断面図。
１…半導体基体、２…Ｐ型シリコン基板、３…Ｎ型エピ
タキシャルシリコン層、４…Ｐ型シリコン領域、５…Ｎ
型島状領域、６…Ｎ型島状領域、７…パワ−系素子、８
…主表面、９…ロジック系素子、１０…生成再結合中心
層、１１…裏面。
タキシャルシリコン層、４…Ｐ型シリコン領域、５…Ｎ
型島状領域、６…Ｎ型島状領域、７…パワ−系素子、８
…主表面、９…ロジック系素子、１０…生成再結合中心
層、１１…裏面。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 27/088
Claims (17)
- 【請求項１】 第１導電型の第１の半導体層と、この第
１の半導体層上に形成された第２導電型の第２の半導体
層と、この第２の半導体層を少なくとも二つの第１、第
２の島状領域に分離する分離領域とを含む半導体基体
と、 前記基体内に形成され、電流経路を前記第１の島状領域
中および前記第１の半導体層中に設定した第１の素子
と、 前記基体内に形成され、電流経路を前記第２の島状領域
中に設定した第２の素子とを具備し、前記第１の素子の電流経路となる前記第１の半導体層中
に 、生成再結合中心層を設けたことを特徴とする半導体
集積回路装置。 - 【請求項２】 第１導電型の第１の半導体層と、この第
１の半導体層上に形成された第２導電型の第２の半導体
層と、これら第１の半導体層、並びに第２の半導体層に
より構成される積層半導体構造部を少なくとも二つの第
１、第２の島状領域に分離する分離領域とを含む半導体
基体と、 前記基体内に形成され、電流経路を前記第１の島状領域
中および前記第１の半導体層中に設定した第１の素子
と、 前記基体内に形成され、電流経路を前記第２の島状領域
中に設定した第２の素子とを具備し、前記第１の素子の電流経路となる前記第１の半導体層中
に 、生成再結合中心層を設けたことを特徴とする半導体
集積回路装置。 - 【請求項３】 半導体基体と、 半導体基体中に形成され、半導体基体の第１の部分中に
第１の電流経路を有する第１の素子と、 第１の素子から分離されて半導体基体中に形成され、半
導体基体の第２の部分中に第２の電流経路を有する第２
の素子と、 半導体基体の前記第１の部分中に形成された生成再結合
中心層とを具備している半導体集積回路装置において、 半導体基体は第１の導電型の第１の半導体層と、この第
１の半導体層の上に形成された第２の導電型の第２の半
導体層と、第２の半導体層を第１の島状領域と第２の島
状領域とに絶縁して分離する分離領域とを含み、第１の
素子は第１の島状領域および第１の半導体層に延在して
いる第１の電流経路を有し、第２の素子は第２の島状領
域に延在している第２の電流経路を有し、生成再結合中
心層は第１の半導体層中に形成されることを特徴とする
半導体集積回路装置。 - 【請求項４】 分離領域は第２の半導体層の主表面から
第１の半導体に延在する第１の導電型の半導体領域であ
る請求項３に記載の半導体集積回路装置。 - 【請求項５】 第１の素子はパワー系素子であり、第２
の素子はロジック系素子である請求項３に記載の半導体
集積回路装置。 - 【請求項６】 半導体基体と、 半導体基体中に形成され、半導体基体の第１の部分中に
第１の電流経路を有する第１の素子と、 第１の素子から分離されて半導体基体中に形成され、半
導体基体の第２の部分中に第２の電流経路を有する第２
の素子と、 半導体基体の前記第１の部分中に形成された生成再結合
中心層とを具備している半導体集積回路装置において、 半導体基体は第１の導電型の第１の半導体層と、この第
１の半導体層上に積層された第２の導電型の第２の半導
体層と、第１および第２の半導体層の積層構造を第１の
島状領域および第２の島状領域に絶縁して分離する誘電
領域とを含み、第１の素子は第１の島状領域中に位置さ
れた第２および第１の半導体層の部分に延在している第
１の電流経路を有し、第２の素子は第２の島状領域中に
位置された第２の半導体層の一部分に延在している第２
の電流経路を有し、生成再結合中心層は第１および第２
の島状領域中に位置された第１の半導体層の部分中に形
成されることを特徴とする半導体集積回路装置。 - 【請求項７】 第１の素子はパワー系素子であり、第２
の素子はロジック系素子である請求項６に記載の半導体
集積回路装置。 - 【請求項８】 半導体基体と、 半導体基体中に形成され、半導体基体の第１の部分中に
第１の電流経路を有する第１の素子と、 第１の素子から分離されて半導体基体中に形成され、半
導体基体の第２の部分中に第２の電流経路を有する第２
の素子と、 半導体基体の前記第１の部分中に形成された生成再結合
中心層とを具備している半導体集積回路装置において、 前記半導体基体は、第１の半導体基体と、第１の半導体
基体に形成された第１の絶縁層と、第１の絶縁層を第１
の半導体基体との間に介在させた状態で第１の半導体基
体の上に形成された第２の半導体基体と、第２の半導体
基体を第１の島状領域および第２の島状領域に絶縁して
分割するトレンチと、トレンチ中に形成された第２の絶
縁層とを含み、第１の素子は第１の島状領域に形成さ
れ、第２の素子は第２の島状領域に形成されている半導
体集積回路装置。 - 【請求項９】 第１の島状領域は第１の導電型の第１の
半導体領域と、第１の半導体領域の上に形成された第２
の導電型の第２の半導体領域とを含み、第１の素子は第
１および第２の半導体領域に延在している第１の電流経
路を有し、第２の島状領域は第１の導電型の第３の半導
体領域と、第２の導電型の第４の半導体領域とを含み、
第２の素子は第４の半導体領域に延在している第２の電
流経路を有し、生成再結合中心層は第１および第３の半
導体領域中に形成されている請求項８に記載の半導体集
積回路装置。 - 【請求項１０】 第１の素子はパワー系素子であり、第
２の素子はロジック系素子である請求項８に記載の半導
体集積回路装置。 - 【請求項１１】 半導体基体と、 半導体基体中に形成され、半導体基体の第１の部分中に
第１の電流経路を有する第１の素子と、 半導体基体中に形成され、半導体基体の第２の部分中に
第２の電流経路を有する第２の素子と、 半導体基体中に形成され、第１の素子と第２の素子を互
いに電気的に分離する分離領域と、 半導体基体の前記第１の部分中に形成された生成再結合
中心層とを具備している半導体集積回路装置において、 半導体基体は第１の導電型の第１の半導体層と、この第
１の半導体層上に形成された第２の導電型の第２の半導
体層と、第２の半導体層を第１の島状領域および第２の
島状領域に絶縁して分離する分離領域とを含み、第１の
素子は第１の島状領域および第１の半導体層に延在して
いる第１の電流経路を有し、第２の素子は第２の島状領
域に延在している第２の電流経路を有し、生成再結合中
心層は第１の半導体層中に形成されることを特徴とする
半導体集積回路装置。 - 【請求項１２】 第１の素子はパワー系素子であり、第
２の素子はロジック系素子である請求項１１に記載の半
導体集積回路装置。 - 【請求項１３】 半導体基体と、 半導体基体中に形成され、半導体基体の第１の部分に第
１の電流経路を有する第１の素子と、 半導体基体中に形成され、半導体基体の第２の部分に第
２の電流経路を有する第２の素子と、 半導体基体中に形成され、第１の素子と第２の素子とを
互いに電気的に絶縁する分離領域と、 半導体基体の前記第１の部分中に形成された生成再結合
中心層とを具備している半導体集積回路装置において、 半導体基体は第１の導電型の第１の半導体層と、この第
１の半導体層の上に積層された第２の導電型の第２の半
導体層と、分離領域は第１および第２の半導体層の積層
構造を第１の島状領域および第２の島状領域に絶縁して
分離する誘電領域とを有し、第１の素子は第１の島状領
域に位置された第２および第１の半導体層の部分に延在
している第１の電流経路を有し、第２の素子は第２の島
状領域に位置された第２の半導体層の一部分に延在して
いる第２の電流経路を有し、生成再結合中心層は第１お
よび第２の島状領域に位置された第１の半導体層の各部
分に形成されている半導体集積回路装置。 - 【請求項１４】 第１の素子はパワー系素子であり、第
２の素子はロジック系素子である請求項１３に記載の半
導体集積回路装置。 - 【請求項１５】 半導体基体と、 半導体基体中に形成され、半導体基体の第１の部分中に
第１の電流経路を有する第１の素子と、 半導体基体中に形成され、半導体基体の第２の部分中に
第２の電流経路を有する第２の素子と、 半導体基体中に形成され、第１の素子と第２の素子とを
互いに電気的に分離する分離領域と、 半導体基体の前記第１の部分に形成された生成再結合中
心層とを具備している半導体集積回路装置において、 半導体基体は第１の半導体基体と、この第１の半導体基
体の上に形成された第１の絶縁層と、第１の絶縁層が第
１の半導体基体との間に介在している状態で第１の半導
体基体の上に形成された第２の半導体基体とを含み、分
離領域は第２の半導体基体を第１の島状領域と第２の島
状領域に絶縁的に分離するトレンチを有し、第２の絶縁
層はトレンチ中に形成され、第１の素子は第１の島状領
域に形成され、第２の素子は第２の島状領域に形成され
ている半導体集積回路装置。 - 【請求項１６】 第１の島状領域は第１の導電型の第１
の半導体領域と、第１の半導体領域の上に形成された第
２の導電型の第２の半導体領域とを含み、第１の素子は
第１および第２の半導体領域に延在している第１の電流
経路を有し、第２の島状領域は第１の導電型の第３の半
導体領域と、第３の半導体領域の上方に位置された第２
の導電型の第４の半導体領域とを含み、第２の素子は第
４の半導体領域中に延在している第２の電流経路を有
し、生成再結合中心層は第１および第３の半導体領域中
に形成されている請求項１５に記載の半導体集積回路装
置。 - 【請求項１７】 第１の素子はパワー系素子であり、第
２の素子はロジック系素子である請求項１５に記載の半
導体集積回路装置。
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