JPH0821679B2

JPH0821679B2 - 半導体装置

Info

Publication number: JPH0821679B2
Application number: JP62165487A
Authority: JP
Inventors: 努松下
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1987-07-03
Filing date: 1987-07-03
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPS6410658A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、電力用の縦形MOSFET（以下VDMOSとい
う）とその周辺回路となるCMOS等を構成する他の半導体
素子とを１チップ上に集積した半導体装置に関する。

（従来の技術）近年、各種車載電力負荷等のスイッチング素子として
用いられる電力用のVDMOSと、その周辺回路となるCMOS
等を構成する他の半導体素子とを１チップ上に集積した
半導体装置（以下これをパワーICとも云う）が提案され
ている。

このような従来の半導体装置としては、例えば第５図
に示すようなものがある。第５図中、１は高濃度n⁺基板
であり、n⁺基板１上にはｐ形分離層２がエピタキシャル
成長法により形成され、ｐ形分離層２上に低濃度のｎ形
領域４が形成されている。ｎ形領域４には、ｐ形分離層
２に達するようにｐ形分離拡散領域３が形成されて第１
の領域（以下、これを第１のｎ形領域のようにも云う）
4aと第２のｎ形域4bとに分離され、第１のｎ形域4aはn⁺
埋込層５を介してn⁺基板１に通じ、第２のｎ形領域4bは
ｐ形分離領域としてのｐ形分離層２およびｐ形分離拡散
領域３によりn⁺基板１および第１のｎ形領域4aの両者か
ら分離されている。６は分離領域電極であり、ｐ形分離
層２およびｐ形分離拡散領域３は、この分離領域電極６
を介して接地されている。

そして、第１のｎ形領域4aには、このｎ形領域4aを実
質的なドレイン領域とするVDMOS10が次のように形成さ
れている。即ち、第１のｎ形領域4aの表面側には、ｐ形
チャネル領域７が形成され、このｐ形チャネル領域７内
にn⁺ソース領域８が形成されている。またn⁺ソース領域
８とドレイン領域となるｎ形領域4aとの間におけるｐ形
チャネル領域７上には、ｐ形チャネル領域７の表面層に
チャネル7aを誘起させるためのゲート電極９がゲート酸
化膜11を介して形成されている。12はPSG等からなる中
間絶縁膜、13はソース電極であり、ソース電極13はn⁺ソ
ース領域８およびｐ形チャネル領域７に共通に接続され
ている。14はドレイン電極であり、n⁺基板１の裏面に設
けられている。

一方、第２のｎ形領域4bには、VDMOS10の周辺回路と
なるCMOSを構成するｐチャネルMOSFET（以下pMOSのよう
に云う）20およびnMOS30が次のように形成されている。

即ち、第２のｎ形領域4bの表面側に形成されたp⁺ソー
ス領域15およびp⁺ドレイン領域16、ゲート酸化膜17上に
形成されたゲート電極18、ソース電極19、ドレイン電極
21等によりpMOS20が構成されている。22は基板コンタク
ト電極であり、n⁺基板コンタクト領域23を介して第２の
ｎ形領域4bに接続されている。

また、第２のｎ形領域4bの表面側にｐウェル24が形成
され、このｐウェル24に形成されたn⁺ソース領域25およ
びn⁺ドレイン領域26、ゲート酸化膜27上に形成されたゲ
ート電極28、ソース電極29、ドレイン電極31等によりnM
OS30が構成されている。32はウェルコンタクト電極であ
り、p⁺ウェルコンタクト領域33を介してｐウェル24に接
続されている。

そして、パワーICは、ｐ形分離層２およびｐ形分離拡
散領域３が分離領域電極６介して接地されることによ
り、VDMOS10とpMOS20およびnMOS30で構成されるCMOSと
は電気的に分離され、両者は独立して動作する。

VDMOSは、高耐圧化および低オン抵抗化が容易である
という長所に加え、電圧駆動であるため、パワーICの出
力デバイスとして優れており、また、CMOSは低消費電力
で高いノイズマージンを有し、パワーICの論理デバイス
として好適であるという長所を有している。

しかるに、従来のパワーICは、静的に考える限り確か
にVDMOSとCMOSとは独立して動作するが、動的な過渡特
性を考えると、両者が干渉し合い、単体素子では考えら
れない誤動作を起すおそれがある。以下、これを第６図
および第７図を用いて説明する。

この種のパワーICの用途例として、第６図に示すよう
に直流モータＭを正・逆転駆動するＨブリッジ方式の駆
動回路がある。第６図中、401、402、403、404は、それ
ぞれパワーIC、34a、34b、34c、34dは、それぞれのパワ
ーIC中のVDMOSにおけるサブストレート・ドレイン間、
即ちｐ形チャネル領域７および第１のｎ形領域4a間のpn
接合を示している。

そして、第６図の駆動回路において、いま、パワーIC
401、404の両VDMOSがオン、パワーIC402、403の両VDMOS
がオフしている状態を考えると、モータ駆動電流はI₁の
方向に流れている。ここでモータ逆転に際してパワーIC
401をオフにする瞬間を考えると、モータの誘導によ
り、オフの後もしばらくの間、いわゆるフライホイール
電流がI₂方向に流れ続け、このフライホイール電流I
₂は、パワーIC403中のVDMOSについてみると、ソース電
極からドレイン電極へ流れる。このフライホイール電流
I₂、直流モータＭの定常駆動電流にほぼ匹敵する大きさ
の値を有しており、単体のCMOSに外部から加わるノイズ
等と比べるとはるかに大きな電流密度を有している。

このときに予想されるパワーICの内部の状態を示した
ものが第７図である。

VDMOS10のソース電極13の電位をVs、接地電位をGND、
ｐ形チャネル領域７および第１のｎ形領域4a間のpn接合
34cの順方向電圧をVfとすると、上記の状態では、Vs＝G
NDであるから、ドレインである第１のｎ形領域4aの電位
V_Dは、V_D＝GND−Vfとなってpn接合34cが順バイアスさ
れ、ｐ形チャネル領域７から第１のｎ形領域4aに少数キ
ャリアであるホール35が大量に注入される。

ところで、パワーIC中のCMOS側には、第７図中に示す
ように、n⁺基板１をエミッタ、ｐ形分離層２をベース、
第２のｎ形領域4bをコレクタとするnpnの寄生バイポー
ラトランジスタ36が存在している。このため前記のよう
にフライホイール電流I₂が流れてn⁺基板１の電位V_DがV_D
＜GNDになった状態では寄生バイポーラトランジスタ36
のベース・エミッタ間が順バイアスされて、寄生バイポ
ーラトランジスタ36はオンに転じる。

この結果、寄生バイポーラトランジスタ36のコレクタ
電流がCMOS内に流れ、これがトリガ電流となってCMOSが
ラッチアップするという不具合が生じる。そして、前記
のようにフライホイール電流I₂の電流密度が大きく、n⁺
基板１の電位降下は大きくなるので、単体のCMOSと比べ
ると、パワーICははるかにラッチアップが生じ易い。

このため、従来のパワーICは、実際の使用状態を考え
ると、何らかのラッチアップ対策なしには使用に耐えな
い。

（発明が解決しようとする問題点）従来の半導体装置は、実際の使用状態を考えると、寄
生バイポーラトランジスタのオン動作により何らかのラ
ッチアップ対策なしには使用に耐えないという問題点が
あった。

この発明は、このような従来の問題点に着目してなさ
れたもので、寄生バイポーラトランジスタのオン動作を
抑制して周辺回路を構成するCMOS等のラッチアップを有
効に防止することのできる半導体装置を提供することを
目的とする。

［発明の構成］（問題点を解決するための手段）この発明は上記問題点を解決するために、第１導電形
の半導体層（１）に形成された第２導電形の分離層
（２）と、該分離層（２）の表面から前記半導体層
（１）に至るように形成された第１導電形の埋込層
（５）と、少なくとも前記分離層（２）の表面に形成さ
れた多結晶シリコン層（37）を備えてなる第１基板と、第１導電形の単結晶シリコン層（４）の一部に形成さ
れた第２導電形の分離領域（３）を備え、該分離領域
（３）により前記単結晶シリコン層（４）が第１の領域
（4a）と第２の領域（4b）とに分離されてなる部分を備
え、前記第１基板の多結晶シリコン層（37）側とその一
面側とが接合されてなる第２基板と、前記第１の領域（4a）に当該第１の領域（4a）をドレ
イン領域として形成された縦型MOSFET（10）と、前記第２の領域（4b）に形成され前記縦形MOSFET（1
0）の周辺回路を構成する他の半導体素子（20,30）と、前記第１基板の裏面側に形成された前記縦形MOSFET
（10）のドレイン電極（14）とを有することを要旨とす
る。

（作用）縦形MOSFETが、CMOS等で構成された周辺回路で駆動さ
れて誘導性負荷のスイッチング素子等として動作する。
このようなスイッチング動作の過渡時において、誘導性
負荷に起因するフライホイール電流が縦形MOSFETのソー
ス電極からそのドレイン領域へ流れる。そして第１導電
形の基板をエミッタ、第２導電形の分離領域をベース、
第１導電形の第２の領域をコレクタとする寄生バイポー
ラトランジスタのベース・エミッタ間が順バイアスとな
ってオン動作傾向が生じる。

しかし、分離領域部に形成されている再結合層により
ベース領域に注入された少数キャリアが再結合されて消
滅され、そのベース輸送効果が下げられて寄生バイポー
ラトランジスタのオン動作が抑制される。したがって周
辺回路を構成しているCMOS等のラッチアップが有効に防
止される。

ここで、第１基板の多結晶シリコン層37側と第２基板
とを接合して本発明の半導体装置を構成した理由を説明
する。

即ち、縦形MOSFETを形成する際には、第１の基板
（１）と第２基板の第１の領域（4a）とを電気的に導通
させるために、第１導電形の埋込領域（５）を形成する
必要がある。この第１導電形の埋込領域（５）の形成時
に加熱処理による不純物の拡散工程が必要となるが、こ
の加熱処理の影響が他の拡散領域等に加わるおそれがあ
る。

そこで、本願では第１基板（１）の表面側に再結合層
として多結晶シリコン層（37）を形成し、該多結晶シリ
コン層（37）を形成した第１基板と、第１導電形の単結
晶シリコン基板からなる第２基板とを貼り合せることに
より前述の加熱処理による不都合を解決している。

つまり、本願では前述の加熱処理によっては、多結晶
シリコン層（37）は不純物濃度や領域が大きく変化する
ことがないため、所望のラッチアップの防止効果が得ら
れる。また、複雑な装置を使用することなく多結晶シリ
コン層37を第１基板（１）と第１の領域（4a）との間に
形成することができる。例えば、多結晶シリコン層（3
7）の上に単結晶シリコンをエピタキシャルさせる手段
が考えられるが、この手段では製造困難、若しくは複雑
な装置や大きなコストが必要となり、現実的ではない。

（実施例）以下、この発明の実施例を図面に基づいて説明する。

第１図および第２図は、この発明の第１実施例を示す
図である。なお、第１図、第２図および後述の各実施例
を示す第３図、第４図において前記第５図ないし第７図
における部材または部位等と同一ないし均等のものは、
前記と同一符号を以って示し重複した説明を省略する。

まず、半導体装置の構成を説明すると、この実施例で
は、ｐ形分離層２とｎ形領域４との間にn⁺埋込層５内に
及ぶ少数キャリア再結合用の再結合層37が形成されてい
る。再結合層37は、少数キャリアの再結合中心が多く、
その再結合速度の極めて大きい多結晶シリコン層で形成
され、その厚さは、少数キャリアのトンネリングが生じ
ないような100オングストローム程度以上に形成されて
いる。

再結合層37は、後述する製造工程によりｐ形分離層２
の部分ではｐ形に、またn⁺埋込層５内ではｎ形に形成さ
れている。

次いで製造工程の一例を第２図の（ａ）〜（ｊ）を用
いて説明することにより、その構成をさらに詳述する。

（ａ）n⁺基板１の所要位置にｎ形不純物の注入拡散によ
りn⁺埋込層5bを形成する。

（ｂ）エピタキシャル成長法により、全面にｐ形分離層
２を形成する。

（ｃ）ｐ形分離層２における前記n⁺埋込層5bに対応した
位置にn⁺埋込層5aを形成する。

（ｄ）CVD法により、全面に再結合層37となる多結晶シ
リコンを堆積する。この時点ではｐ形不純物をドープし
て多結晶シリコンをｐ形にしておく。

（ｅ）ｐ形分離層２および多結晶シリコンを形成したn⁺
基板１とｎ形領域４となるシリコン基板とを親水処理し
たのち密着させ適宜の温度でアニールすることにより、
両基板を接合する。なお、シリコン基板同士の直接接合
は、公知の技術である（特開昭60−51700号公報）。

（ｆ）ｎ形領域４の所要位置に、ｐ形不純物を注入し、
所要時間の熱拡散によりｐ形分離拡散領域３を形成して
ｎ形領域４を、第１のｎ形領域4aと第２のｎ形領域4bと
に分離する。このとき同時にn⁺埋込層5a、5bが再拡散さ
れてn⁺埋込層５となり、n⁺基板１と第１のｎ形領域4aと
が接続される。また再結合層37となる多結晶シリコンの
うちn⁺埋込層5aに接している部分は、このn⁺埋込層５か
らのｎ形不純物の拡散によりn⁺形となる。

（ｇ）ｐ形不純物の注入、拡散により、第２のｎ形領域
4b中の所要位置にｐウェル24を形成する。

（ｈ）多結晶Si層を堆積したのち、フォトエッチングに
より所要の形状にパターニングしてVDMOS10、pOMS20お
よびnMOS30の各ゲート電極９、18、28を形成する。ゲー
ト電極９をマスクしてｐ形不純物を拡散し、VDMOS10の
ｐ形チャネル領域７を形成する。

（ｉ）各ゲート電極９、28をマスクにしてｎ形不純物を
拡散し、VDMOS10のn⁺ソース領域８およびnMOS30のn⁺ソ
ース領域25およびn⁺ドレイン領域26を形成する。またゲ
ート電極18をマスクにしてｐ形不純物を拡散し、pMOS20
のp⁺ソース領域15およびp⁺ドレイン領域16を形成する。

（ｊ）PSGによる中間絶縁膜12を形成後、フォトエッチ
ングにより所要位置にコンタクト孔を開孔し、Al膜を蒸
着後、これをフォトエッチングして各電極６、13、19、
21、22、29、31、32を形成する。またn⁺基板１の裏面に
は、ドレイン電極14を全面に形成する。最後に図示省略
の最終保護膜を形成し、所要の位置にボンディングパッ
ドの開口を行なう。

次に上述のように構成された半導体装置の作用を説明
する。

半導体装置は、前記第６図に示したようなＨブリッジ
方式の駆動回路として構成され、CMOS等からなる周辺回
路で駆動されて直流モータ等の誘導性負荷のスイッチン
グ手段等として使用される。

そして、このようなスイッチング動作等の過渡時にお
いて、誘導性負荷に起因するフライホイール電流がVDMO
S10のソース電極13に流入し、第１のｎ形領域4a、n⁺埋
込層５およびn⁺基板１を通ってドレイン電極14に流れ
る。このため、寄生バイポーラトランジスタ36のエミッ
タに相当するn⁺基板１の電位が降下してベース・エミッ
タ間が順バイアスされ、エミッタであるn⁺基板１からベ
ースであるｐ形分離層２へ少数キャリアである電子の注
入が生じる。

しかし、この少数キャリアは、ｐ形分離層２とｎ形領
域４との間に形成されている再結合層37で再結合、消滅
される。この結果、寄生バイポーラトランジスタ36のベ
ース輸送効率が極めて小さくされ、寄生バイポーラトラ
ンジスタ36は、事実上そのオン動作が抑制される。した
がって寄生バイポーラトランジスタ36のオン動作に起因
するCMOSのラッチアップが有効に防止される。

次いで第３図には、この発明の第２実施例を示す。こ
の実施例は、再結合層38を第２のｎ形領域4bとｐ形分離
層２との間にのみ形成して、n⁺埋込層５の領域には形成
しないようにしたものである。

製造工程としては、例えば前記第２図（ｃ）の工程に
おいて、第２のｎ形領域側のｐ型値分離層２の表面部分
を、再結合層38の形成領域分だけエッチングにより削っ
ておき、この部分に再結合層38となる多結晶シリコンを
形成することで達成できる。

そして、再結合層38を、このような形成態様として
も、寄生バイポーラトランジスタ36のベースであるｐ形
分離層２へ注入された少数キャリアを再結合させて消滅
させることができる。したがって第２実施例において
も、前記第１実施例と同様に、周辺回路を構成している
CMOSのラッチアップが有効に防止される。

そして、この第２実施例の構成を、前記第１実施例
（第１図）の構成と比較すると、前記第１実施例のもの
におけるn⁺埋込層５中の再結合層37は、n⁺形となってい
るので、多数キャリアである電子に対しては再結合作用
を有しない。したがって第１のｎ形領域4a下方の再結合
層37の存在は、ｎチャネルに構成されているVDMOS10の
特性に悪影響を与えることはないが、再結合層37である
多結晶シリコン自身にpn接合が形成されているので、こ
のpn接合に起因するリーク電流の増加または耐圧低下が
生じて、特に半導体装置が高耐圧に構成されるときは、
問題の生じることが考えられる。

しかし、この第２実施例では、再結合層38中にpn接合
は存在しないので、上述のような問題が生じないという
利点を有している。

第４図には、この発明の第３実施例を示す。この実施
例は、再結合層39をｐ形分離層２とｎ形領域４との境界
部ではなく、n⁺埋込層５内に及ぶようにｐ形分離層２内
に形成したものである。

製造工程としては、例えば前記第２図（ｂ）の工程段
階でｐ形分離層の下半分を形成しておき、その表面に、
再結合層39となる多結晶シリコンを堆積する。次いで、
その上にｐ形分離層の上半分をシリコン基板同士の直接
接合により形成する。その後、所要位置にn⁺埋込層5bを
形成し、さらにエピタキシャル成長法でｎ形領域４を形
成して、以下、前記第２図（ｆ）以下の工程を実行する
ことで、この実施例の構成が達成できる。

そして、再結合層39を、このような形成態様として
も、寄生バイポーラトランジスタ36のベースであるｐ形
分離層２へ注入された少数キャリアを再接合させて消滅
させることができる。したがって第３実施例において
も、前記第１実施例等と同様に、周辺回路を構成してい
るCMOSのラッチアップが有効に防止される。

そして、この第３実施例の構成を、前記第１実施例
（第１図）および第２実施例（第３図）の構成と比較す
ると、前記第１実施例等における再結合層は、ｐ形分離
層２とｎ形領域４との境界部に存在する。このような構
成において、第１のｎ形領域4aと第２のｎ形領域4bとの
電気的分離は、ｐ形分離層２およびｐ形分離拡散領域３
と第１、第２のｎ形領域4a、4bとのpn接合への逆バイア
ス印加により実現されている。しかし、このpn接合部に
おけるｐ形領域の一部に、再結合層である多結晶シリコ
ンが存在しているので、単結晶シリコン同士のpn接合と
比較すると結合部のリーク電流が多くなることが考えら
える。このリーク電流の増加は、特に高温下で使用され
る場合や半導体装置が高耐圧に構成されている場合に、
問題となることが考えられる。

しかし、この第３実施例では、再結合層39である多結
晶シリコンはｐ形分離層２の内部に形成されているの
で、第１のｎ形領域4aと第２のｎ形領域4b分離のための
pn接合は、単結晶シリコン同士で構成され、上述のよう
な問題が生じないという利点を有している。

また、この第３実施例における再結合層39を、前記第
２実施例（第３図）の構成のように第２のｎ形領域4bと
ｐ形分離層２との間にのみ形成することもできる。この
ような構成にすると、第３実施例における上述のような
利点に加えて、さらに前記第２実施例の利点を併せ備え
させることができる。

上述したように、多結晶シリコンからなる再結合層を
設けた第１〜第３の実施例では、共通して、以下のよう
な利点を有している。

即ち、（イ）多結晶シリコンで形成された再結合層3
7、38、39は、少数キャリアを再結合させる効果が高い
ので、再結合層を薄く形成しても十分な目的、効果が得
られる。（ロ）所要位置に所要の厚さに正確に形成でき
るので、上記（イ）の効果と相まってVDMOS10およびpMO
S20、nMOS30等の各素子に与える悪影響が少ない。
（ハ）通常のIC製造工程で使用されている材質であるの
で、特別の製造設備を必要とすることがなくコスト高と
なることがない。

なお、再結合層としては、上述の多結晶シリコンの他
に、単結晶シリコンに電子線、中性子線などを照射する
ことにより、その単結晶シリコン中に再結合中心を生成
させた層を用いることもできる。また、VDOMSはｎチャ
ネルとして構成したが、ｐチャネルとすることもでき
る。さらに、ｐ形分離拡散領域３に縦方向に多結晶シリ
コンで形成された再結合層を設ければ、横方向のホール
注入もなくなり、さらにラッチアップが起きにくくな
る。

［発明の効果］以上説明したように、この発明によれば、誘導性負荷
のスイッチング素子等として使用されてそのスイッチン
グ動作の過渡時に、誘導性負荷に起因するフライホイー
ル電流が縦形MOSFETのソース電極からドレイン電極へ流
れ、分離領域をベースとして構成されている寄生バイポ
ーラトランジスタのベース・エミッタ間が順バイアスと
なってそのオン動作傾向が生じても、寄生バイポーラト
ランジスタのベースである分離領域部には再結合層が形
成されているので、寄生バイポーラトランジスタのベー
スに注入された少数キャリアは、その再結合層により再
結合されて消滅し、ベース輸送効率が下げられてそのオ
ン動作が抑制される。したがって周辺回路を構成してい
るCMOS等のラッチアップを有効に防止することができる
という効果が得られる。

さらに各実施例は、それぞれ上記共通の効果に加え
て、さらに以下のような効果がある。

再結合層を第２のｎ形領域とｐ形分離層との間にのみ
形成してn⁺埋込層の領域には形成しないようにした実施
例によれば、再結合層中にpn接合が存在しないのでこれ
に起因するリーク電流の増大や耐圧の低下を防止するこ
とができる。

また、再結合層をｐ形分離層とｎ形領域との境界部で
はなく、ｐ形分離層の内部に形成した実施例によれば、
ｐ形分離層とｎ形領域とのpn接合からなる分離部が単結
晶シリコンで構成されるので、分離境界部のリーク電流
の増大や耐圧の低下を防止することができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の第１実施例を示す
縦断面図、第２図は同上第１実施例の製造工程の一例を
示す工程図、第３図はこの発明の第２実施例を示す縦断
面図、第４図はこの発明の第３実施例を示す縦断面図、
第５図は従来の半導体装置を示す縦断面図、第６図は同
上従来例を用いた直流モータの駆動回路の構成例を示す
回路図、第７図は同上駆動回路に使用された半導体装置
の問題点を説明するための縦断面図である。 1:n⁺基板、2:p形分離層、 3:p形分離層とともに分離領域を構成するｐ形分離拡散
領域、 4:n形領域、4a:第１のｎ形領域、 4b:第２のｎ形領域、5:n⁺埋込層、 10:縦形MOSFET、 20:pMOS（他の半導体素子）、 30:nMOS（他の半導体素子）、 37、38、39:再結合層。

Claims

【特許請求の範囲】

【請求項１】第１導電形の半導体層に形成された第２導
電形の分離層と、該分離層の表面から前記半導体層に至
るように形成された第１導電形の埋込層と、少なくとも
前記分離層の表面に形成された多結晶シリコン層を備え
てなる第１基板と、第１導電形の単結晶シリコン層の一部に形成された第２
導電形の分離領域を備え、該分離領域により前記単結晶
シリコン層が第１の領域と第２の領域とに分離されてな
る部分を備え、前記第１基板の多結晶シリコン層側とそ
の一面側とが接合されてなる第２基板と、前記第１の領域に当該第１の領域をドレイン領域として
形成された縦型MOSFETと、前記第２の領域に形成され前記縦形MOSFETの周辺回路を
構成する他の半導体素子と、前記第１基板の裏面側に形成された前記縦形MOSFETのド
レイン電極とを有することを特徴とする半導体装置。