JPS61196567A - 半導体装置 - Google Patents

半導体装置

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JPS61196567A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野１ この発明は、特に所謂縦型ＭＯＳｔ−ランジスタおよび
このトランジスタを制御するＭＯＳ回路を周一基板上に
形成し得るようにした半導体装置に関する。
［発明の技術的背景とその問題点］ 近年、電力用ＭＯＳトランジスタの出現によって、各種
電力負荷のスイッチング素子としてＭＯＳトランジスタ
が利用されるようになり、中でもオン抵抗が低くパワー
スイッヂングに適する縦型ＭＯＳトランジスタの需要が
高まりつつある。
第７図は、縦型ＭＯＳトランジスタの一例を示すもので
ある。同図において、１０１はｎ＋型の基板、１０３は
エピタキシ１１ル成長によりこの基板１０１上に形成さ
れたｎ　−型の領域（以下「ｎ−＃ｉ域」と呼ぶ）であ
り、この両者は縦型ＭＯＳトランジスタのドレインを構
成している。一方、ｎ−ｆｆ＋域１０３中には、ｐ型の
ウェル（以下［ｐウェルＪと呼ぶ）１０７、ｎ＋型のソ
ース領域（以下「ｎ＋ソース領域」と呼ぶ）１０９．ρ
“型のｐウェルコンタクト領域１１１がゲート電極を構
成するポリシリコンゲート１１３をマスクとして用いて
順次に拡散処理により形成されている。
すなわら、この構成の縦型ＭＯＳトランジスタにあって
は、例えば基板１０１側に所定のドレイン電圧Ｖｏを接
続し、−万〇＋ソース領域１０９側を図示しない電力負
荷を介してアースに接続しておき、ポリシリコンゲート
１１３への給電を制御することで、基板１０１およびｎ
　−領域１０３とｎ＋ソース領１１０９との間に流れる
電流が制御できて所謂スイッチング制御がなされ、結束
どして電力負荷を駆動制御できるのである。なお、第７
図において、１１５はゲート酸化膜、１１７はソース電
極、１１９は中間絶縁膜、１２１は最終保護膜である。
ところで、この縦型ＭＯＳトランジスタにあっては、例
えばそのスイッチング作用を前述した如くポリシリコン
ゲート１１３への給電を制御することによって行なう必
要があり、実際に使用する場合には、第７図には図示し
ていないがこのトランジスタに対して前記給電制御用を
はじめとして種々の周辺回路を接続する。このような周
辺回路を縦型ＭＯＳトランジスタと同一の基板上に形成
することによっては、周辺回路を外部接続する場合に比
べて、小形化、作業工程の低減、特性のバラツキによる
動作不良防止等の点でメリットがある。このため、縦型
ＭＯＳトランジスタとこのトランジスタの周辺回路を同
一基板に形成することが考えられる。その場合には、基
板１０１およびｎ　−領域１０３が縦型ＭＯＳトランジ
スタのドレインであり電流通路となるため、形成しよう
とする周辺回路を基板１０１およびｎ　−領域１０３か
ら電気的に分離する必要があるが、従来一般にはｎ　−
領域１０３の一部にｐ型の領域を形成してこれを接地し
、その中に周辺回路を形成する方法が提案されている（
例えば特開昭５８−１６４３２３）、。
しかしながら、この方法を用いて周辺回路をＭＯＳ回路
で構成しようとする場合には、一度ｎ−領域１０３中に
ｐ型の領域を拡散法により形成してさらにこのｐ型の領
域中にｎ型の領域を形成しておいた上で、前記ｐ型およ
びｎ型の領域にそれぞれｎチャンネルおよびｐチャンネ
ルのＭＯＳトランジスタを構成するという工程を踏まな
ければならないため、次のような問題がある。
■　製造プロセスが複雑である。
■　前記縦型ＭｏＳトランジスタのＡン抵抗を低くなる
ようにするためｎ領域１０３としては高不純物濃度とす
る必要があり、この領域中に形成されるｐ型の領域、さ
らにこのｐ２の領域に形成されるｎ型の領域としては順
次不純物濃度が高くなってしまい、勢いこのｐ型あるい
はｎ型の領域に構成されるＭＯＳトランジスタの閾値電
圧ＶＴも高くならざるを得す周辺回路としては、不適な
ものである。
［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
しては、縦型ＭＯＳトランジスタと同一基板上へ周辺回
路としてｒ１４値が低いＭＯＳ回路の形成を適切に行な
えるようにした半導体装置を提供することにある。
［発明の概要］ 上記目的を達成するために、この発明は、第１の導電型
の基板上に第１の導電型と反対の第２の導電型の第１の
領域を形成し、この第１の領域にＭＯＳ回銘回路成し、
一方、前記第１の領域の一部に基板と接合するように第
１の導電型の第２の領域を形成して基板と当該用２の領
域とでドレインを構成し、さらに当該用２の領域に第１
の導電型と反対の第２の導電型の領域を形成後この領域
に第１の導電型のソース領域を構成することでいわゆる
縦型のＭｏＳトランジスタを構成することを要旨とＪ゛
る。
［発明の実施例］ 以下、図面を用いてこの発明の詳細な説明する。
第１図は、この発明の一実施例に係る半導体装置の断面
構造を示す図であり、第１の導電型であるｎ＋型の基板
１上に、大別して縦型ＭＯＳトランジスタ部３とＣＭＯ
Ｓ回路部５とが構成されているものである。
縦型ＭＯＳトランジスタ部３は、前記第７図のものと略
同−の構成であり、基板１上に、第２の領域を構成する
ｎ型のウェル（以下「ｎウェル」と呼ぶ）７があって基
板１と共にドレイン領域を構成し、さらに、このｎウェ
ル７中には、Ｐウェル９．ｎ１ソース領域１１．Ｐウェ
ルコンタクト領域１３が形成されている。なお、１５は
ゲート電極を構成するポリシリコンゲート、１７はゲー
ト酸化膜、１９はソース電極、２１は中間絶縁膜、２３
は最終保護膜である。
ＣＭＯＳ回路部５は、エピタキシャル成長によって基板
１上に第２の導電型の第１の領域を構成するＰ−型の領
域（以下「Ｐ−エビ層Ｊと呼ぶ）２５が形成され、この
Ｐ−エビ層２５中には、所定間隔だけ離れて一対のｎ＋
型の領１！２７．２９が形成されてドレインおよびソー
スを構成しており（以下２７をｒＮＭＯｓＮＭＯＳソー
ス電極をＩＮＭＯｓＮＭＯＳドレイン電極）、Ｎチャン
ネル型のＭＯＳトランジスタ（ＮＭｏＳトランジスタ）
３１が構成されている。また、Ｐ−エビ層２５には、ｎ
型のウェル（以下ｒＰＭＯＳ用ｎウェル」と呼ぶ）３３
が形成され、さらにこのＰＭＯＳ用ｎウ用層ウェル３３
中所定間隔だけ離れて一対のＰ＋型の領域３５．３７が
形成されてドレインおよびソースを構成しており（以下
３５を「ＰＭＯＳドレイン領域Ｊ１３７をｒＰＭＯＳソ
ース領域］と叶ぶ）、Ｐヂャンネル型のＭｏＳトランジ
スタ（ＰＭＯＳトランジスタ）３９が構成されている。
一方、このＮＭＯＳトランジスタ３１およびＰＭＯＳト
ランジスタ３９の下部には、基板１との間にＰ＋型の埋
込層４０が形成されている。
なお、４１および４３はそれぞれＮＭＯＳソース電極お
よびＮＭＯＳドレイン電極、４５および４７はＰＭＯＳ
ドレイン電極、ＰＭＯＳソース電極である。また、４２
および４６はそれぞれＮＭＯＳトランジスタ３１および
ＰＭＯＳトランジスタ３９のゲート電極である。
したがって、このような構成を有する半導体装置にあっ
ては、Ｐ−エビ層２５および埋込層４０を接地すること
で（図示せず）、縦型ＭＯＳトランジスタ部３とこのト
ランジスタ部の周辺向路を構成するＣＭＯＳ回路部５と
がｎウェル７とＰ−エビ層２５とのＰＮ接合により逆バ
イアス状態となるため、両者が電気的に分離されること
になる。
加えて、周辺回路用のＣＭＯＳ回路部５が不純物濃度の
低いＰ−エビ層２５中に形成されるため、その中に形成
されるｎウェル領域の不純物濃度も低く押えることがで
き、これにより、縦型ＭＯＳトランジスタと同一基板上
に構成した０Ｍ０８回路を単体で構成したものと同等の
特性で構成することができる。
一方、前記埋込層４０を設けることによっては、次に説
明する如き効果を呈する。第２図はＣＭＯＳトランジス
タについて埋込層が無いもの、第３図は埋込層があるも
のについて示したものである。
両図に示すＣＭＯＳｔ−ランジスタにあっては、そのＰ
ＭＯＳトランジスタ５１においてＰ　Ｍ　ＯＳドレイン
領域５３．ＰＭＯＳ用ｎつ１ル５５．Ｐ−エビ層５７ま
たはＰ４型の埋込層５９．基板６１による寄生のＰＮＰ
Ｎ接合が存在する。第２図の埋込層５９の無いものにあ
っては、Ｐ−エピＨ５７の厚さが０ＭＯＳトランジスタ
の仕様によって決定されるためあまり厚くできず、ＰＭ
Ｏ３用ｎウェル５５と基板６１との間隔が狭くならざる
を１りないと共にＰ−エビ層５７の不純物濃度が低いた
め、結果として、前記ＰＮＰＮ接合部が導通状態となる
所謂ラッチアップ現象が生じやすい。これに対し、第３
図の押込層５９の有るものにあっては、ＰＭＯＳ用ｎウ
ェル５５と基板６１との間隔が埋込層の厚さ分だけ確保
されていると共に埋込層の不純物濃度が高いため、結果
として、前記ラッチアップ現象が生じにくいことになる
。なお、第２図および第３図において、伯の構成部分は
第１図と同じなので、第１図と同一番号を附してその説
明は省略する。
次に、本実施例の半導体装置についての製造プロセスを
第４図の（Ａ）〜（Ｋ）を用いて説明づる。
■　基板１に対し埋込ＷＪ４０を形成すべく、縦型ＭＯ
Ｓトランジスタ部３を形成する基板１の上面にレジスト
６５を形成後、ＣＭＯＳ回路部５となる基板１上にのみ
ボロンをイオン注入し、終了後レジスト６５を除去する
（第４図（Ａ））。
■　基板１上にＰ−エビＪｉ２５をエピタキシャル成長
させる（第４図（Ｂ））。
■　縦型ＭＯＳトランジスタ部３のｎウェル７およびＣ
ＭＯＳ回路部５の１ＭＯＳ用ｎウェル３３をＰ−エピ層
２５に形成すべく、所定位置にレジスト６７を形成後リ
ンをイオン注入し、終了後レジスト６７を除去する（第
４図（Ｃ））。
■　１回目の拡散処理を行なうことで、埋込層４０、ｎ
ウェル７．１ＭＯＳ用ｎウェル３３を形成する（第４図
（Ｄ））。
■　拡散処理の終了した１〕−エピ層上面にゲート酸化
膜１７およびこのゲート酸化膜上面の所定位置にポリシ
リコンゲート１５．４２．４６を形成し、ゲート電極と
する（第４図（Ｅ））。
■　ｎウェル７内にＰつｌル９を形成すべく、所定位置
にレジスト６９を形成後、ボロンをイオン注入し、終了
優レジスト６９を除去する（第４図（Ｆ））。
■　２回目の拡散処理を行なってＰウェル９を形成する
。この時、この拡散処理によっては、ｎウェル７の領域
が広がり基板１に達すると共に、１ＭＯＳ用ｎウェル３
３と埋込！ｉ４０の領域が夫々広がって両者が接合状態
となる（第４図（Ｇ））。
■　Ｐウェルコンタクト領域１３およびＰＭＯＳトラン
ジスタ３９のＰＭＯＳソース領域３７を形成しようとす
る部位を除いてレジスト７１を形成後、ボロンをイオン
注入し、終了後レジスト７１を除去する（第４図（Ｈ）
）。
■　縦型ＭＯＳトランジスタ部３のｎ“ソース領域１１
およびＮＭＯＳトランジスタ３１のＮＭＯＳソース領域
２７．ＮＭＯＳドレイン領域２９を形成しようとする部
位を除いてレジスト７３を形成後、リンをイオン注入し
、終了後レジスト７３を除去する（第４図（Ｉ））。
［相］　第３回目の拡散処理を行ない、ｎ＋ソース領域
１１．ＰウェルコンタクトＷｉ域１３．ＮＭＯＳソース
領域２７．ＮＭＯＳドレイン領［２９，ＰＭＯＳドレイ
ン領域３５．ＰＭＯＳソース領域３７を形成する（第４
図（Ｊ））。
０　中間絶縁膜２１をイオン・ビームデポジション処理
して、フォトエツチング処理により電極を設けようとす
る位置に穴開番プを行なった後、アルミニウム蒸着を行
ない、電極とする部分を除いてフォトエツチング処理に
より蒸着したアルミニウムを除去することで、縦型ＭＯ
Ｓトランジスタ部３のソース電極１９．ＰＭＯＳトラン
ジスタ３９およびＮＭＯＳトランジスタ３１のそれぞれ
ＰＭＯＳソース電極４７．ＰＭＯＳドレイン電極４５お
よびＮＭＯＳソース電極４１、ＮＭＯＳドレイン電極４
３を形成する（第４図（Ｋ））。
０　最後に半導体装置の表面全体に最終保護膜２３をイ
オン・ビームデポジション処理し、さらにフォトエツチ
ング処理によりパッドの位置に穴開けを行なって第１図
に示す如く完成する。
第５図は、この発明の他の実施例に係る半導体装置を示
すものである。その特徴としては、前記第１図に示す半
導体装置に対してＣＭＯＳ回路部５の基板１．Ｐ−エビ
層２５の一部から縦型ＭＯＳトランジスタ部３の基板１
およびｎウェル７のそれぞれ一部に至るまでの部分を除
去したことにある。このような構成とすることにより、
ＣＭＯＳ回路部５のＰＭＯＳトランジスタ３９において
は、ＰＮＰＮ接合が実質的になくなり、埋込層４０を設
けたことに加えて前述したラッチアップ現象を根本的に
除去することができる。また、ＣＭＯＳ回路部５と縦型
ＭｏＳトランジスタ部３とは、ｎウェル７とＰ−エピ層
間のＰＮ接合により電気的に完全に分離されるので、縦
型ＭＯＳトランジスタ３の特性と無関係にＰ−エビＩＷ
２５の不純物濃度を自由に決定でき、もってＣＭＯＳ回
路部５の設計の自由度が増すという効果もある。
なお、製造プロセスとしては、前述した実施例の製造プ
ロセス（第４図参照）の最後にエツチング処理を行なえ
ばよい。また、第５図において、前記第１図と同符号の
ものは同一物を示し、その説明は省略した。
第６図は、この発明のさらに別の実施例に係る半導体装
置を示すものである。その特徴としては、前記第１図に
示す半導体装置において、縦型ＭＯＳトランジスタ部３
の基板１とｎウェ゛ルアとの間に、ｎ＋型の埋込１１８
１をＰウェル９とで接合を形成するように設けたことに
ある。なお、第６図において第１図と同一のものは同一
符号を附してその説明は省略する。
このような構成とすることにより、縦型ＭＯＳトランジ
スタ部３にあっては、ドレイン領域を構成する基板１．
埋込１１８１．ｎウェル７とｎ＋ソース領域１１との間
に人容媛のツェナーダイオードを内蔵したことになり、
これによって次のような効果が生じる。
■　誘導性負荷のスイッチング駆動に本実施例の半導体
装置を用いることで、スイッチング時に発生する！ナー
ジ電流が内蔵したツェナーダイオードを通って流れるた
め、縦型ＭＯＳトランジスタそのものの耐圧を高くする
必要がない。
■　このように耐圧を高くする必要がないので、同一性
能ならばより小面積でオン抵抗の低い縦型ＭＯＳトラン
ジスタを形成することができる。
一方、本実施例の半導体装置の製造プロセスとしては、
例えば次のようになる。すなわち、前記第４図における
処理工程において、■のボロンのイオン注入後（第４図
（Ａ））に、ＣＭＯＳ回路部５を形成する基板１の上面
にレジストを形成して前記ｎ＋型の埋込層８１を形成す
べくリンイオンを注入するのである。この後の製造プロ
レスとしては前記第４図と同様にすればよい。すなわち
、このようにＰ−エビ層２５の一部にｎウェル７および
ｎ４型の埋込層８１を形成し〔そこに縦型ＭＯＳトラン
ジスタを第６図の如く形成することで、ＣＭＯＳ回路部
５としては、ｎウェル７およびｎ＋型の埋込層８１を形
成することによっては何ら影響を受けることなく、低不
純物濃度のＰ−エビ層２５中に０Ｍ０８回路を精度よく
構成することができる。
なお、以上の３つの実施例にあっては、いずれもＮ″ｆ
−ヤンネル型の縦型ＭＯＳトランジスタについて説明し
ているが、Ｐチャンネル型の縦型ＭＯＳトランジスタに
ついても同様である。又ＭＯＳ回路としてＮＭＯＳ及び
ＰＭＯＳより成る０Ｍ０８回路の例を説明したが、ＮＭ
ＯＳ，ＰＭＯＳの単体によりＭＯＳ回路を形成してもよ
い。
［発明の効果］ 以上説明したように、この発明によれば、第１の導電型
の基板上に第１のＳ電型と反対の第２の導電型の第１の
領域を形成してそこにＭＯＳ回路を構成し、一方、この
第１の領域の一部に基板と接合された第１の導電型の第
２の領域を形成してそこに縦型ＭＯＳトランジスタを構
成するようにしたので、縦型ＭＯＳトランジスタと同一
基板上へのＭＯＳ回路の形成を、ＭＯＳ回路の特性を所
望の状態でかつ所謂ラッチアップ現象を生じることなく
等々、適切に行なうことができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体装置の断面構
造図、第２図および第３図は第１図の半導体装置の特徴
を説明するための図、第４図は第１図の半導体装置の製
造プロセスを示す図、第５図はこの発明の他の実施例に
係る半導体装置の断面構造図、第６図はこの発明のさら
に別の実施例に係る半導体装置の断面構造図、第７図は
縦型ＭＯＳトランジスタの断面構造図である。 １・・・基板　　　３・・・縦型ＭＯＳトランジスタ部
５・・・ＣＭＯ３回路部　　　７・・・ｎウェル９・・
・Ｐウェル　　　　　１１・・・ｎ＋ソース領域１３・
・・Ｐウェルコンタクト領域 １５・・・ポリシリコンゲート １７・・・ゲート酸化膜　　　１９・・・ソース電極２
１・・・中間絶縁膜　　　　２３・・・最終保護膜２５
・・・Ｐ−エビ層　　２７・・・ＮＭＯＳソース領域２
９・・・ＮＭＯＳドレイン領域 ３１・・・ＮＭＯＳトランジスタ ３３・・・ＰＭＯＳ用ｎウェル ３５・・・ＰＭＯＳドレイン領域 ３７・・・ＰＭＯＳソース領域 ３つ・・・ＰＭＯＳトランジスタ ４０・・・埋込１ｉ６　　　　４１・・・ＮＭＯＳソー
ス電極４３・・・ＮＭＯＳドレイン電極 ４５・・・ＰＭＯＳドレイン電極 ４７・・・ＰＭＯＳソース電極 ω　　Ｎ 区　　　　　　区　　　　　　　　　　区嘴ｔ　　　　
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Claims (3)

    【特許請求の範囲】
  1. （１）第１の導電型の基板上に第１の導電型と反対の第
    ２の導電型の第１の領域を形成し、この第１の領域にＭ
    ＯＳ回路を構成し、一方、前記第１の領域の一部に基板
    と接合するように第１の導電型の第２の領域を形成して
    基板と当該第２の領域とでドレインを構成し、さらに当
    該第２の領域に第１の導電型と反対の第２の導電型の領
    域を形成後この領域に第１の導電型のソース領域を構成
    することでいわゆる縦型のＭＯＳトランジスタを構成す
    ることを特徴とする半導体装置。
  2. （２）前記ＭＯＳ回路は、前記第１の領域に構成した第
    １の導電型のＭＯＳトランジスタと、前記第１の領域に
    形成した第１の導電型の領域に構成した第２の導電型の
    ＭＯＳトランジスタとからなることを特徴とする特許請
    求の範囲第１項に記載の半導体装置。
  3. （３）前記第１の領域は、ＭＯＳ回路と基板との間に高
    い不純物濃度の領域を有することを特徴とする特許請求
    の範囲第１項または第２項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302573A (ja) * 1987-06-02 1988-12-09 Hitachi Ltd 半導体集積回路装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1236030B (it) * 1989-10-11 1992-12-22 Gd Spa Macchina incartatrice di prodotti sostanzialmente parallelepipedi
CA2073966C (en) * 1990-02-01 2001-05-08 Fred L. Quigg Mosfet structure having reduced gate capacitance and method of forming same
US5179032A (en) * 1990-02-01 1993-01-12 Quigg Fred L Mosfet structure having reduced capacitance and method of forming same
US5121176A (en) * 1990-02-01 1992-06-09 Quigg Fred L MOSFET structure having reduced gate capacitance
JP2572658B2 (ja) * 1990-02-23 1997-01-16 日本モトローラ株式会社 インテリジェントパワー半導体装置の製造方法
DE4204004A1 (de) * 1992-02-12 1993-08-19 Daimler Benz Ag Verfahren zur herstellung einer halbleiterstruktur mit vertikalen und lateralen halbleiterbauelementen und nach dem verfahren hergestellte halbleiterstruktur
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
EP0789401A3 (en) * 1995-08-25 1998-09-16 Matsushita Electric Industrial Co., Ltd. LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method
US5895766A (en) * 1995-09-20 1999-04-20 Micron Technology, Inc. Method of forming a field effect transistor
DE19935100B4 (de) * 1999-07-27 2004-10-28 Infineon Technologies Ag Halbbrückenkonfiguration
US6437381B1 (en) 2000-04-27 2002-08-20 International Business Machines Corporation Semiconductor memory device with reduced orientation-dependent oxidation in trench structures
JP2005101334A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5947757A (ja) * 1982-09-10 1984-03-17 Hitachi Ltd 半導体集積回路装置とその製造法
JPS59151465A (ja) * 1983-02-17 1984-08-29 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA997869A (en) * 1973-04-12 1976-09-28 Intersil Floating body mosfet
JPS5624388B2 (ja) * 1973-11-30 1981-06-05
JPS5951150B2 (ja) * 1976-07-13 1984-12-12 ソニー株式会社 逆メサ型半導体装置の製法
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPS59222957A (ja) * 1983-06-02 1984-12-14 Matsushita Electronics Corp 半導体装置
JPS59231862A (ja) * 1983-06-13 1984-12-26 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
FR2571544B1 (fr) * 1984-10-05 1987-07-31 Haond Michel Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5947757A (ja) * 1982-09-10 1984-03-17 Hitachi Ltd 半導体集積回路装置とその製造法
JPS59151465A (ja) * 1983-02-17 1984-08-29 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302573A (ja) * 1987-06-02 1988-12-09 Hitachi Ltd 半導体集積回路装置

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EP0193172A2 (en) 1986-09-03
DE3686180D1 (de) 1992-09-03

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