JPH0241910B2 - - Google Patents
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- JPH0241910B2 JPH0241910B2 JP59131464A JP13146484A JPH0241910B2 JP H0241910 B2 JPH0241910 B2 JP H0241910B2 JP 59131464 A JP59131464 A JP 59131464A JP 13146484 A JP13146484 A JP 13146484A JP H0241910 B2 JPH0241910 B2 JP H0241910B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相補型MOS半導体装置及びその製造
方法に関し、特にラツチアツプ現象を生じにくく
すると共に高速動作の可能な相補型MOS半導体
装置及びその製造方法に関する。
方法に関し、特にラツチアツプ現象を生じにくく
すると共に高速動作の可能な相補型MOS半導体
装置及びその製造方法に関する。
（従来の技術）
相補型MOS半導体装置は、ひとつの半導体基
板上に、Ｐチヤネル型トランジスタとＮチヤネル
型トランジスタとを共存させた半導体装置であ
り、低消費電力動作、低電圧動作が可能で、広範
囲に応用されている半導体デバイスである。特
に、回路的に入力電位が固定されていて、内部の
インバータの出力電位も固定している状態の時
は、回路的に電流が流れない状態となる、従つて
この状態の時の消費電力が極めて少ないので待期
時の消費電力を小さく抑える事が出来るのが特徴
である。
板上に、Ｐチヤネル型トランジスタとＮチヤネル
型トランジスタとを共存させた半導体装置であ
り、低消費電力動作、低電圧動作が可能で、広範
囲に応用されている半導体デバイスである。特
に、回路的に入力電位が固定されていて、内部の
インバータの出力電位も固定している状態の時
は、回路的に電流が流れない状態となる、従つて
この状態の時の消費電力が極めて少ないので待期
時の消費電力を小さく抑える事が出来るのが特徴
である。
相補型MOS半導体装置は、ひとつの半導体基
板上に２種類の相反したチヤネル型のトランジス
タを設けるため、基板の内に、基板と逆導電型の
ウエルと呼ばれる領域を形成し、そこに基板の導
電型チヤネル・トランジスタを形成する。そのト
ランジスタと逆のチヤネル・トランジスタは、基
板上に形成するという方法を採用している。
板上に２種類の相反したチヤネル型のトランジス
タを設けるため、基板の内に、基板と逆導電型の
ウエルと呼ばれる領域を形成し、そこに基板の導
電型チヤネル・トランジスタを形成する。そのト
ランジスタと逆のチヤネル・トランジスタは、基
板上に形成するという方法を採用している。
従来、相補型MOS半導体装置に於ては、Ｐ型
（またはＮ型）基板にＮ型ウエル（Ｎ型基板の場
合Ｐ型ウエル）を形成し、Ｐ型基板にＮチヤネ
ル・トランジスタを、Ｎ型ウエルにＰチヤネル・
トランジスタを（Ｎ型基板も同様であるので、以
後Ｐ型基板の場合について記す）形成する。この
時、基板は通常接地電位であり、Ｎ型ウエルが電
源の正電位になつて使用される。この電位配置の
時に、内部トランジスタのソース・ドレインの拡
散層（Ｐ型拡散層やＮ型拡散層）の電位が電源領
域内で変動している時は、通常のMOS型半導体
装置の動作が保証されているが、それぞれの拡散
層のPN接合部に於て、順方向の電流が流れるよ
うな電位配置になる時があり、その時に流れる電
流量に依つて、拡散層（Ｐ型）・Ｎウエル・Ｐ型
基板・拡散層（Ｎ型）のPNPNというサイリス
タを形成し、このサイリスタが導通状態になつ
て、電源のＮ型ウエルと接地電位のＰ型基板に電
流が流れて、電源を切らない限り、電流は流れ続
ける事になるという、いわゆるラツチ・アツプ現
象を誘起してしまう事が原理的に生ずる。この現
象が生じてしまうと、正常な動作は期待出来ない
し、電流が流れ続けるため、またその電流量は多
大であり、相補型MOS半導体装置（以後CMOS
と略記する）の消費電力より、極めて大きな電流
が流れるため、デバイスの破壊（接合の破壊、金
属配線の溶断等）を引き起こしてしまう事にな
る。
（またはＮ型）基板にＮ型ウエル（Ｎ型基板の場
合Ｐ型ウエル）を形成し、Ｐ型基板にＮチヤネ
ル・トランジスタを、Ｎ型ウエルにＰチヤネル・
トランジスタを（Ｎ型基板も同様であるので、以
後Ｐ型基板の場合について記す）形成する。この
時、基板は通常接地電位であり、Ｎ型ウエルが電
源の正電位になつて使用される。この電位配置の
時に、内部トランジスタのソース・ドレインの拡
散層（Ｐ型拡散層やＮ型拡散層）の電位が電源領
域内で変動している時は、通常のMOS型半導体
装置の動作が保証されているが、それぞれの拡散
層のPN接合部に於て、順方向の電流が流れるよ
うな電位配置になる時があり、その時に流れる電
流量に依つて、拡散層（Ｐ型）・Ｎウエル・Ｐ型
基板・拡散層（Ｎ型）のPNPNというサイリス
タを形成し、このサイリスタが導通状態になつ
て、電源のＮ型ウエルと接地電位のＰ型基板に電
流が流れて、電源を切らない限り、電流は流れ続
ける事になるという、いわゆるラツチ・アツプ現
象を誘起してしまう事が原理的に生ずる。この現
象が生じてしまうと、正常な動作は期待出来ない
し、電流が流れ続けるため、またその電流量は多
大であり、相補型MOS半導体装置（以後CMOS
と略記する）の消費電力より、極めて大きな電流
が流れるため、デバイスの破壊（接合の破壊、金
属配線の溶断等）を引き起こしてしまう事にな
る。
そこで、従来これを防止するためには、種々の
方策が採られて来たが、接合に電位が高まつて電
流が流れるのは、その現象からして当然の事であ
るから、その電位がかからないようにする方策
と、電位がかかつてもその電流値が小さければ、
前述したラツチ・アツプ現象は起こりにくくなる
ので、電流許容を制御する方法のふたつの方策が
採用されている。
方策が採られて来たが、接合に電位が高まつて電
流が流れるのは、その現象からして当然の事であ
るから、その電位がかからないようにする方策
と、電位がかかつてもその電流値が小さければ、
前述したラツチ・アツプ現象は起こりにくくなる
ので、電流許容を制御する方法のふたつの方策が
採用されている。
従来行なわれている方策の例を第３図、第４図
に示す。この例は、電流許容を制御する方法であ
る。
に示す。この例は、電流許容を制御する方法であ
る。
第３図は、例えばＰ型基板１の中に、Ｎ型ウエ
ル２があり、一方にＰ型基板１の中に、同型（Ｐ
型）の基板より濃い不純物濃度の領域（Ｐ型ウエ
ル）３が存在した基板上に、Ｎ型拡散層４をもつ
たＮチヤネル・トランジスタとＰ型拡散層５をも
つたＰチヤネル・トランジスタが形成され、
CMOSを構成しているものである。第３図に示
すように、Ｎ型ウエル内のＰ型拡散層に過大電位
が印加されて電流が流れて、Ｐ型基板に流れ出
て、基板内に拡散電流が流れる、そしてＮ型拡散
層近傍の電位が上昇して、ラツチ・アツプ現象が
生じるのであるが、この時、拡散電流を流しやす
くしてやると、電位の上昇が遅れる事になり、電
流が増加しない限り、ラツチアツプ現象を引き起
こす電位にならない。そこで、この第３図では、
Ｐ型基板の濃度を高めて、すなわちＰ型ウエルを
形成する事に依つて、電流を流しやすくして、電
位上昇を抑える事で、ラツチアツプ現象を起こり
にくくすることができる。
ル２があり、一方にＰ型基板１の中に、同型（Ｐ
型）の基板より濃い不純物濃度の領域（Ｐ型ウエ
ル）３が存在した基板上に、Ｎ型拡散層４をもつ
たＮチヤネル・トランジスタとＰ型拡散層５をも
つたＰチヤネル・トランジスタが形成され、
CMOSを構成しているものである。第３図に示
すように、Ｎ型ウエル内のＰ型拡散層に過大電位
が印加されて電流が流れて、Ｐ型基板に流れ出
て、基板内に拡散電流が流れる、そしてＮ型拡散
層近傍の電位が上昇して、ラツチ・アツプ現象が
生じるのであるが、この時、拡散電流を流しやす
くしてやると、電位の上昇が遅れる事になり、電
流が増加しない限り、ラツチアツプ現象を引き起
こす電位にならない。そこで、この第３図では、
Ｐ型基板の濃度を高めて、すなわちＰ型ウエルを
形成する事に依つて、電流を流しやすくして、電
位上昇を抑える事で、ラツチアツプ現象を起こり
にくくすることができる。
次に第４図も、従来例であるが、P+基板１１
に、P-エピタキシヤル層１２を成長させて、そ
の中にＮ型ウエル１３を形成したCMOS構造で
ある。Ｎ型拡散層１４とＰ型拡散層１５があり、
それぞれＮチヤネル・トランジスタとＰチヤネ
ル・トランジスタを構成している。この場合も同
様に、基板へ拡散した電流をP+基板の低抵抗を
利用して、電流に対して電位上昇を抑えるのと、
このP+基板に電流を吸収してやろうというもの
で、ラツチアツプ現象を生じにくくすることがで
きる。
に、P-エピタキシヤル層１２を成長させて、そ
の中にＮ型ウエル１３を形成したCMOS構造で
ある。Ｎ型拡散層１４とＰ型拡散層１５があり、
それぞれＮチヤネル・トランジスタとＰチヤネ
ル・トランジスタを構成している。この場合も同
様に、基板へ拡散した電流をP+基板の低抵抗を
利用して、電流に対して電位上昇を抑えるのと、
このP+基板に電流を吸収してやろうというもの
で、ラツチアツプ現象を生じにくくすることがで
きる。
以上示したように、従来例は、電流路を形成
し、その路に電流を流すのと、拡散層近傍の電位
の上昇を抑えようというものであり、その効果を
発揮することができる。しかしながら第３図の従
来例では拡散層が形成されている基板と同導電型
の基板より不純物濃度の高い領域３は、この領域
が形成されていないものに比べ拡散層４により形
成される容量が大きくなり速度低下を来すという
欠点があつた。
し、その路に電流を流すのと、拡散層近傍の電位
の上昇を抑えようというものであり、その効果を
発揮することができる。しかしながら第３図の従
来例では拡散層が形成されている基板と同導電型
の基板より不純物濃度の高い領域３は、この領域
が形成されていないものに比べ拡散層４により形
成される容量が大きくなり速度低下を来すという
欠点があつた。
又、第４図の従来例においては、特にＮウエル
を別電源として用いるものにおいては、P+基板
１１とＮウエル１３が熱処理により接するという
現象により容量が増大するという欠点が生じる。
これを避けるため両領域を離して形成することも
考えられるが離すとラツチアツプ現象の発生を少
くするという効果がすくなくなるという欠点が発
生する。
を別電源として用いるものにおいては、P+基板
１１とＮウエル１３が熱処理により接するという
現象により容量が増大するという欠点が生じる。
これを避けるため両領域を離して形成することも
考えられるが離すとラツチアツプ現象の発生を少
くするという効果がすくなくなるという欠点が発
生する。
（発明の目的）
本発明の目的は、上記欠点を除去し、ラツチア
ツプ現象を生じにくくすると共に拡散層の電気的
容量を小さくし、特性が安定し高速動作の可能な
相補型MOS半導体装置及びその製造方法を提供
することにある。
ツプ現象を生じにくくすると共に拡散層の電気的
容量を小さくし、特性が安定し高速動作の可能な
相補型MOS半導体装置及びその製造方法を提供
することにある。
（発明の構成）
本発明の第１の発明の相補型MOS半導体装置
は一導電型半導体基板内に基板と反対導電型のウ
エルが設けられ、基板には基板と反対導電型チヤ
ネルトランジスタを、ウエルにはウエルと反対導
電型チヤネルトランジスタを形成した相補型
MOS半導体装置において、トランジスタが形成
される基板又は基板と反対導電型ウエル内に基板
表面から離れた内部に基板又はウエルと同導電型
で濃い不純物濃度の埋込層を有し、該埋込層は前
記トランジスタ領域の底面を覆つて形成されてい
ることにより構成される。
は一導電型半導体基板内に基板と反対導電型のウ
エルが設けられ、基板には基板と反対導電型チヤ
ネルトランジスタを、ウエルにはウエルと反対導
電型チヤネルトランジスタを形成した相補型
MOS半導体装置において、トランジスタが形成
される基板又は基板と反対導電型ウエル内に基板
表面から離れた内部に基板又はウエルと同導電型
で濃い不純物濃度の埋込層を有し、該埋込層は前
記トランジスタ領域の底面を覆つて形成されてい
ることにより構成される。
また、本発明の第２の発明の相補型MOS半導
体装置の製造方法は半導体基板の表面に厚いフイ
ールド絶縁膜と薄い絶縁膜を形成する工程と、超
高エネルギーにより基板と同導電型で高濃度の不
純物をイオン注入しフイールド絶縁膜と基板との
界面に低抵抗層を、また同時に薄い絶縁膜の領域
の基板内に埋め込み低抵抗層を形成する工程とを
含むことにより構成される。
体装置の製造方法は半導体基板の表面に厚いフイ
ールド絶縁膜と薄い絶縁膜を形成する工程と、超
高エネルギーにより基板と同導電型で高濃度の不
純物をイオン注入しフイールド絶縁膜と基板との
界面に低抵抗層を、また同時に薄い絶縁膜の領域
の基板内に埋め込み低抵抗層を形成する工程とを
含むことにより構成される。
（作用）
上記構成による本発明は次のように作用する。
本発明はフイールド絶縁膜下に基板と同導電型
の濃い不純物を、通常チヤネル・ストツパーとし
て用いている、この層と、その後フイールド絶縁
膜を形成後に、超高エネルギーで、基板と同導電
型不純物のイオンを注入して、そのフイールド絶
縁膜と基板の界面下にまで達する注入を行なつ
て、活性化領域は絶縁膜が薄くなつているので深
く基板内に埋め込まれる事になり、その層は表面
の絶縁膜の形状を連続的に反映して、基板内に、
不純物層を形成する事になる。その後基板に接続
するために、同導電型不純物で拡散層を形成する
ので、この拡散層とチヤネルストツパーとこの埋
め込み層とで、活性化領域にあるトランジスタの
基板内底面を覆つて形成される事になる。
の濃い不純物を、通常チヤネル・ストツパーとし
て用いている、この層と、その後フイールド絶縁
膜を形成後に、超高エネルギーで、基板と同導電
型不純物のイオンを注入して、そのフイールド絶
縁膜と基板の界面下にまで達する注入を行なつ
て、活性化領域は絶縁膜が薄くなつているので深
く基板内に埋め込まれる事になり、その層は表面
の絶縁膜の形状を連続的に反映して、基板内に、
不純物層を形成する事になる。その後基板に接続
するために、同導電型不純物で拡散層を形成する
ので、この拡散層とチヤネルストツパーとこの埋
め込み層とで、活性化領域にあるトランジスタの
基板内底面を覆つて形成される事になる。
出力部の拡散層に高い電圧が印加された時に、
ウエルから拡散電流がラツチアツプ現象の原因に
なるが、この電流がこの埋め込み層に依つて、そ
の内にある拡散層へ流れ込む事が出来ず、この埋
め込み層が高濃度で低抵抗であるため、この層に
沿つて流れ、接地電位に吸収されて、ラツチアツ
プ現象を生じにくくする効果を発揮する。
ウエルから拡散電流がラツチアツプ現象の原因に
なるが、この電流がこの埋め込み層に依つて、そ
の内にある拡散層へ流れ込む事が出来ず、この埋
め込み層が高濃度で低抵抗であるため、この層に
沿つて流れ、接地電位に吸収されて、ラツチアツ
プ現象を生じにくくする効果を発揮する。
また、本発明構成では、拡散層の近傍の不純物
濃度は高くなつていないので拡散層により形成さ
れる容量は大きくならず高速動作が可能となる。
濃度は高くなつていないので拡散層により形成さ
れる容量は大きくならず高速動作が可能となる。
（実施例）
以下、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第１図は本発明の第１の発明の一実施例の断面
図である。第１図において、Ｐ型基板２１の中に
Ｎ型ウエル２２があり、Ｎ型ウエル２２内にはＰ
チヤネル・トランジスタのソース・ドレイン拡散
層２３，２４がゲート電極２５の両端に形成され
ている。このゲート電極２５はゲート絶縁膜２６
を介して、Ｎ型ウエル２２との間にMOSトラン
ジスタを形成している。又、拡散層２７はＮ型ウ
エルと同導電型、つまりＮ型拡散層であり、Ｎ型
ウエル２２と拡散層（Ｐ型）２４を電気的に接続
して、電源VCCに接続、同電位にするものであ
り、Ｎチヤネルトランジスタ構成時の拡散により
形成される。
図である。第１図において、Ｐ型基板２１の中に
Ｎ型ウエル２２があり、Ｎ型ウエル２２内にはＰ
チヤネル・トランジスタのソース・ドレイン拡散
層２３，２４がゲート電極２５の両端に形成され
ている。このゲート電極２５はゲート絶縁膜２６
を介して、Ｎ型ウエル２２との間にMOSトラン
ジスタを形成している。又、拡散層２７はＮ型ウ
エルと同導電型、つまりＮ型拡散層であり、Ｎ型
ウエル２２と拡散層（Ｐ型）２４を電気的に接続
して、電源VCCに接続、同電位にするものであ
り、Ｎチヤネルトランジスタ構成時の拡散により
形成される。
トランジスタの分離には、フイールド絶縁膜２
８があり、比較的厚い酸化膜を用いて構成する。
８があり、比較的厚い酸化膜を用いて構成する。
次に、相反するＮチヤネルトランジスタは、Ｐ
型基板２１上に構成されており、Ｎ型拡散層２
９，３０でソース・ドレインを形成し、Ｐチヤネ
ルトランジスタと同様にゲート電極３１があり、
その下層にはゲート絶縁膜３２があり、Ｎチヤネ
ル・トランジスタを構成している。拡散層３３
は、Ｐ型拡散層であり、Ｐ型基板２１と電気的に
接続するために設けるものであり、本発明に関連
するものである。
型基板２１上に構成されており、Ｎ型拡散層２
９，３０でソース・ドレインを形成し、Ｐチヤネ
ルトランジスタと同様にゲート電極３１があり、
その下層にはゲート絶縁膜３２があり、Ｎチヤネ
ル・トランジスタを構成している。拡散層３３
は、Ｐ型拡散層であり、Ｐ型基板２１と電気的に
接続するために設けるものであり、本発明に関連
するものである。
本実施例の構造は、この拡散層３３に接続し
て、フイールド酸化膜２８の下層の基板界面にＰ
型層３４があり、さらに活性化領域の下層の基板
内にP+型層３５を形成している事である。この
P+型層３５は、Ｐ型基板より濃度が濃くなつて
おり、ＮチヤネルトランジスタのＮ型拡散層の底
面より深い所に、分離されて形成されていなけれ
ばならない。すなわち、Ｎチヤネル・トランジス
タに対しては、フイールド部ではＰ型の界面濃度
を高めて、フイールドのしきい値電圧を高める事
で、漏れ電流のない良好なトランジスタが得られ
る。そのＰ型層とＰ型拡散層３３が同型であり接
続されている、そしてフイールド界面に沿つてＰ
型層があり、本発明の埋め込みＰ型層３５がＮチ
ヤネルトランジスタの底面領域を覆つた構成にな
つている。
て、フイールド酸化膜２８の下層の基板界面にＰ
型層３４があり、さらに活性化領域の下層の基板
内にP+型層３５を形成している事である。この
P+型層３５は、Ｐ型基板より濃度が濃くなつて
おり、ＮチヤネルトランジスタのＮ型拡散層の底
面より深い所に、分離されて形成されていなけれ
ばならない。すなわち、Ｎチヤネル・トランジス
タに対しては、フイールド部ではＰ型の界面濃度
を高めて、フイールドのしきい値電圧を高める事
で、漏れ電流のない良好なトランジスタが得られ
る。そのＰ型層とＰ型拡散層３３が同型であり接
続されている、そしてフイールド界面に沿つてＰ
型層があり、本発明の埋め込みＰ型層３５がＮチ
ヤネルトランジスタの底面領域を覆つた構成にな
つている。
次に、本発明の第２の発明である半導体装置の
製造方法につき説明する。第２図ａ〜ｄは本発明
の第２の発明の一実施例を説明するために工程順
に示した断面図である。
製造方法につき説明する。第２図ａ〜ｄは本発明
の第２の発明の一実施例を説明するために工程順
に示した断面図である。
先ず、第２図ａに示すように、Ｐ型基板２１に
通常の方法でＮ型ウエル２２を形成し、次いで薄
い絶縁膜４２を形成し、LOCOS（Local
Oxidation of Silicon）法を用いるため耐酸化性
膜（通常はシリコン窒化膜）４４を任意の活性化
領域を形成する領域に形成する。次に基板のフイ
ールド絶縁膜のしきい値電圧を高めるために、イ
オン注入法や熱拡散法によつて基板と同じ導電型
不純物層４５をウエル２２から少し離れた所に設
ける。
通常の方法でＮ型ウエル２２を形成し、次いで薄
い絶縁膜４２を形成し、LOCOS（Local
Oxidation of Silicon）法を用いるため耐酸化性
膜（通常はシリコン窒化膜）４４を任意の活性化
領域を形成する領域に形成する。次に基板のフイ
ールド絶縁膜のしきい値電圧を高めるために、イ
オン注入法や熱拡散法によつて基板と同じ導電型
不純物層４５をウエル２２から少し離れた所に設
ける。
次に、第２図ｂに示すように、耐酸化性膜４４
以外領域の基板表面を酸化して、絶縁膜２８を厚
く形成する。その後耐酸性膜４４を除去し、その
下層の絶縁膜４２を残しておく、なお、このとき
絶縁膜４２を除去後、新たに酸化膜を成長しても
よい。この状態でイオン注入に対するマスクにな
る。材料（例えばホト・レジストやその他のマス
ク材）４７を、Ｎ型ウエル２２上を覆つて、注入
しようとする領域のマスク材４７を除去し、絶縁
膜２８を突き抜けてイオン注入出来る超高エネル
ギーで、例えばボロン・イオンのようなＰ型不純
物を注入する。この時、絶縁膜２８を突き抜けて
Ｐ型層４５と重なる部分にＰ型層４８を形成し、
薄い絶縁膜４２の領域を突き抜けたイオンは、深
く基板内に注入されてＰ型の濃い層３５を形成す
る。従つてこの時、絶縁膜２８の端部のＰ型層４
５とつながつているのである。よつて、このＰ型
層に依つて、この領域は覆われてしまつた事にな
る。しかし、この領域の基板表面は基板内の不純
物濃度に保たれているのである。
以外領域の基板表面を酸化して、絶縁膜２８を厚
く形成する。その後耐酸性膜４４を除去し、その
下層の絶縁膜４２を残しておく、なお、このとき
絶縁膜４２を除去後、新たに酸化膜を成長しても
よい。この状態でイオン注入に対するマスクにな
る。材料（例えばホト・レジストやその他のマス
ク材）４７を、Ｎ型ウエル２２上を覆つて、注入
しようとする領域のマスク材４７を除去し、絶縁
膜２８を突き抜けてイオン注入出来る超高エネル
ギーで、例えばボロン・イオンのようなＰ型不純
物を注入する。この時、絶縁膜２８を突き抜けて
Ｐ型層４５と重なる部分にＰ型層４８を形成し、
薄い絶縁膜４２の領域を突き抜けたイオンは、深
く基板内に注入されてＰ型の濃い層３５を形成す
る。従つてこの時、絶縁膜２８の端部のＰ型層４
５とつながつているのである。よつて、このＰ型
層に依つて、この領域は覆われてしまつた事にな
る。しかし、この領域の基板表面は基板内の不純
物濃度に保たれているのである。
次に第２図ｃに示すように、薄い絶縁膜４２を
除去して、ゲート酸化・絶縁膜５０を形成し、通
常の多結晶シリコンをゲート電極になるべき領域
５１に残こす。そして、次にイオン注入用マスク
５２に依つて、Ｐチヤネルトランジスタ領域（Ｎ
型ウエルの領域）と基板（Ｐ型）に接続する目的
で、Ｐ型拡散層３３を形成するために、他の領域
を覆つて、目的領域にイオン注入を行う。この
時、Ｐ型拡散層３３は、Ｐ型基板のＮチヤネルト
ランジスタ領域に形成されるため、基板とＰ型不
純物で接続される事になる。この時、このＰ型不
純物拡散層３３とＰ型チヤネルストツパー層３４
と第２図ｂで形成した埋め込みＰ型不純物層３５
と高濃度Ｐ型不純物層である事で共通の性質があ
り、層が低抵抗領域でつながる事になり、電位と
してＮチヤネルトランジスタの基板に接続し、低
抵抗層で接続する事になる。
除去して、ゲート酸化・絶縁膜５０を形成し、通
常の多結晶シリコンをゲート電極になるべき領域
５１に残こす。そして、次にイオン注入用マスク
５２に依つて、Ｐチヤネルトランジスタ領域（Ｎ
型ウエルの領域）と基板（Ｐ型）に接続する目的
で、Ｐ型拡散層３３を形成するために、他の領域
を覆つて、目的領域にイオン注入を行う。この
時、Ｐ型拡散層３３は、Ｐ型基板のＮチヤネルト
ランジスタ領域に形成されるため、基板とＰ型不
純物で接続される事になる。この時、このＰ型不
純物拡散層３３とＰ型チヤネルストツパー層３４
と第２図ｂで形成した埋め込みＰ型不純物層３５
と高濃度Ｐ型不純物層である事で共通の性質があ
り、層が低抵抗領域でつながる事になり、電位と
してＮチヤネルトランジスタの基板に接続し、低
抵抗層で接続する事になる。
次に、第２図ｄに示すように、同様な方法で、
Ｎチヤネル・トランジスタのソース・ドレインで
ある拡散層２９，３０とＮ型ウエルに接続するた
めのＮ型拡散層２７を同時に形成する。
Ｎチヤネル・トランジスタのソース・ドレインで
ある拡散層２９，３０とＮ型ウエルに接続するた
めのＮ型拡散層２７を同時に形成する。
そして、この時、Ｐチヤネル・トランジスタが
Ｎ型ウエルの上に、ＮチヤネルトランジスタがＰ
型基板の上に形成された。その上に、層間の絶縁
膜５５を成長させて、所定の領域で穴を開孔し
て、金属配線３６，３７を施こす事に依つて本実
施例の半導体装置は完成する。
Ｎ型ウエルの上に、ＮチヤネルトランジスタがＰ
型基板の上に形成された。その上に、層間の絶縁
膜５５を成長させて、所定の領域で穴を開孔し
て、金属配線３６，３７を施こす事に依つて本実
施例の半導体装置は完成する。
Ｎチヤネルトランジスタの拡散層（Ｎ型）３０
とＰ型拡散層３３とは接していても、PN接合を
形成しているだけで、短絡はしていない。そこで
基板と接続するために、金属配線３６で接続さ
れ、短絡する。一方、Ｎ型ウエルへの接続は金属
配線３７で行なう。従つて、この金属配線３７が
Ｎウエル電位の電源になり、金属配線３６が基板
と同電位のGND電位になる。
とＰ型拡散層３３とは接していても、PN接合を
形成しているだけで、短絡はしていない。そこで
基板と接続するために、金属配線３６で接続さ
れ、短絡する。一方、Ｎ型ウエルへの接続は金属
配線３７で行なう。従つて、この金属配線３７が
Ｎウエル電位の電源になり、金属配線３６が基板
と同電位のGND電位になる。
このようにして実現された半導体装置は、Ｎ型
ウエル２２の中に形成されたＰ型拡散層２３，２
４に高電位が印加されて、このダイオードが順方
向に電流が流れて、拡散電流が基板２１に流れて
行くと、Ｎチヤネル側にはこの本発明で形成され
たＰ型層３５の低抵抗層に流れて、Ｐ型層３４を
通り、Ｐ型拡散層３３に達して、金属配線３６を
通つて接地側へ吸収されて行き、Ｎチヤネルトラ
ンジスタの拡散層（Ｎ型）の近傍の電位を上昇さ
せてラツチ・アツプ現象を起こす事が出来ない。
従つて、ラツチ・アツプ現象をこの構造は生じに
くくしている。そして、この埋め込み層３５は深
い所に形成されているため、Ｎチヤネルトランジ
スタのソース・ドレイン拡散層は、基板の低い濃
度のＰ型領域に形成されることになるため、拡散
層の電気的容量は低くなつたままであるので、特
性を悪化させる事なく、高速動作が可能になつて
いるのである。
ウエル２２の中に形成されたＰ型拡散層２３，２
４に高電位が印加されて、このダイオードが順方
向に電流が流れて、拡散電流が基板２１に流れて
行くと、Ｎチヤネル側にはこの本発明で形成され
たＰ型層３５の低抵抗層に流れて、Ｐ型層３４を
通り、Ｐ型拡散層３３に達して、金属配線３６を
通つて接地側へ吸収されて行き、Ｎチヤネルトラ
ンジスタの拡散層（Ｎ型）の近傍の電位を上昇さ
せてラツチ・アツプ現象を起こす事が出来ない。
従つて、ラツチ・アツプ現象をこの構造は生じに
くくしている。そして、この埋め込み層３５は深
い所に形成されているため、Ｎチヤネルトランジ
スタのソース・ドレイン拡散層は、基板の低い濃
度のＰ型領域に形成されることになるため、拡散
層の電気的容量は低くなつたままであるので、特
性を悪化させる事なく、高速動作が可能になつて
いるのである。
この製造方法は、LOCOS法で形成した絶縁膜
の形状（厚いところと薄いところもある）を通し
て、超高エネルギーでイオン注入して、基板と絶
縁膜の界面にまで達する注入を行なつて、薄い絶
縁膜の所は、深く基板内に埋め込み層を形成し、
基板内に形成する逆導電型のチヤネルトランジス
タ領域を基板内から覆つて、低抵抗層で電流路を
形成する方法である。
の形状（厚いところと薄いところもある）を通し
て、超高エネルギーでイオン注入して、基板と絶
縁膜の界面にまで達する注入を行なつて、薄い絶
縁膜の所は、深く基板内に埋め込み層を形成し、
基板内に形成する逆導電型のチヤネルトランジス
タ領域を基板内から覆つて、低抵抗層で電流路を
形成する方法である。
なお実施例では、Ｐ型基板で述べたが、Ｎ型基
板のＮ型基板のＮ型埋め込み層を形成する方法で
も本発明の主旨は同様である。
板のＮ型基板のＮ型埋め込み層を形成する方法で
も本発明の主旨は同様である。
また、基板の中に埋め込み層を形成したが、ウ
エルの中に埋め込み層を形成する事も考えられ
る。これも本発明の主旨である事は言うまでもな
い。
エルの中に埋め込み層を形成する事も考えられ
る。これも本発明の主旨である事は言うまでもな
い。
（発明の効果）
以上説明したとおり、本発明によれば、拡散層
の電気的容量を増加させることなく、ラツチアツ
プ現象を生じにくくすることが出来、特性が安定
し高速動作の可能な相補型MOS半導体装置が容
易に得られるという効果がある。
の電気的容量を増加させることなく、ラツチアツ
プ現象を生じにくくすることが出来、特性が安定
し高速動作の可能な相補型MOS半導体装置が容
易に得られるという効果がある。
第１図は本発明の一実施例の構造を示す断面
図、第２図ａ〜ｄは本発明の一実施例を説明する
ために工程順に示した断面図、第３図、第４図は
何れも従来の相補型MOS半導体装置の断面図で
ある。 １，１１，２１……半導体基板、２，１３，２
２……基板と逆導電型のウエル、３……基板と同
導電型のウエル、４，１４，２７，２９，３０…
…基板と逆導電型の拡散層、５，１５，２３，２
４，３３……基板と同導電型の拡散層、１２……
エピタキシヤル層、２５，３１……ゲート電極、
２６，３２，５０……ゲート絶縁膜、２８……フ
イールド酸化膜、３４……チヤネルストツパー
層、３５……P+型層、３６，３７……金属配線、
４２……薄い絶縁膜、４４……耐酸化性膜、４５
……基板と同導電型層、４７，５２……ホトレジ
スト膜、４８，４９……基板と同導電型埋込層、
５５……層間絶縁膜。
図、第２図ａ〜ｄは本発明の一実施例を説明する
ために工程順に示した断面図、第３図、第４図は
何れも従来の相補型MOS半導体装置の断面図で
ある。 １，１１，２１……半導体基板、２，１３，２
２……基板と逆導電型のウエル、３……基板と同
導電型のウエル、４，１４，２７，２９，３０…
…基板と逆導電型の拡散層、５，１５，２３，２
４，３３……基板と同導電型の拡散層、１２……
エピタキシヤル層、２５，３１……ゲート電極、
２６，３２，５０……ゲート絶縁膜、２８……フ
イールド酸化膜、３４……チヤネルストツパー
層、３５……P+型層、３６，３７……金属配線、
４２……薄い絶縁膜、４４……耐酸化性膜、４５
……基板と同導電型層、４７，５２……ホトレジ
スト膜、４８，４９……基板と同導電型埋込層、
５５……層間絶縁膜。
Claims (1)
- １ 半導体基板の表面に厚いフイールド絶縁膜と
薄い絶縁膜を形成する工程と、超高エネルギーに
より基板と同導電型で高濃度の不純物をイオン注
入しフイールド絶縁膜と基板との界面に低抵抗層
を、また同時に薄い絶縁膜の領域の基板内に埋め
込み抵抗層を形成する工程とを含むことを特徴と
する相補型MOS半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131464A JPS6110268A (ja) | 1984-06-26 | 1984-06-26 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131464A JPS6110268A (ja) | 1984-06-26 | 1984-06-26 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110268A JPS6110268A (ja) | 1986-01-17 |
| JPH0241910B2 true JPH0241910B2 (ja) | 1990-09-19 |
Family
ID=15058570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131464A Granted JPS6110268A (ja) | 1984-06-26 | 1984-06-26 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212826A (ja) * | 1990-09-27 | 1992-08-04 | Fanuc Ltd | 記憶装置を有する金型と成形条件設定及び管理方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821681B2 (ja) * | 1986-06-18 | 1996-03-04 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| EP0794575A3 (en) * | 1987-10-08 | 1998-04-01 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for CMOS semiconductor device against latch-up effect |
| JP2897215B2 (ja) * | 1988-07-15 | 1999-05-31 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2609743B2 (ja) * | 1990-06-28 | 1997-05-14 | 三菱電機株式会社 | 半導体装置 |
| JPH07176701A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体装置とその製造方法 |
-
1984
- 1984-06-26 JP JP59131464A patent/JPS6110268A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212826A (ja) * | 1990-09-27 | 1992-08-04 | Fanuc Ltd | 記憶装置を有する金型と成形条件設定及び管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110268A (ja) | 1986-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |