JPH0821681B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0821681B2 JPH0821681B2 JP61140061A JP14006186A JPH0821681B2 JP H0821681 B2 JPH0821681 B2 JP H0821681B2 JP 61140061 A JP61140061 A JP 61140061A JP 14006186 A JP14006186 A JP 14006186A JP H0821681 B2 JPH0821681 B2 JP H0821681B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、
特に、素子分離技術に関するものである。
特に、素子分離技術に関するものである。
半導体素子間の素子分離は、一般的に、半導体基板表
面の酸化による酸化シリコン膜からなるフィールド絶縁
膜と、チャネルストッパ領域からなる。チャネルストッ
パ領域を形成するための不純物は、フィールド絶縁膜を
形成する以前にイオン打込みによって導入し、フィール
ド絶縁膜を形成するための熱酸化時に半導体基板に加わ
る熱を利用して拡散する。なお。素子分離に関する技術
は、例えば、サイエンスフォーラム社発行「超LSIデバ
イスハンドブック」p63、昭和58年11月28日発行に記載
されている。
面の酸化による酸化シリコン膜からなるフィールド絶縁
膜と、チャネルストッパ領域からなる。チャネルストッ
パ領域を形成するための不純物は、フィールド絶縁膜を
形成する以前にイオン打込みによって導入し、フィール
ド絶縁膜を形成するための熱酸化時に半導体基板に加わ
る熱を利用して拡散する。なお。素子分離に関する技術
は、例えば、サイエンスフォーラム社発行「超LSIデバ
イスハンドブック」p63、昭和58年11月28日発行に記載
されている。
本発明者は前記技術を検討した結果、次の問題点を見
出した。
出した。
チャネルストッパ領域が、MISFETのチャネル領域にし
み出すため、チャネル領域が狭くなり、しきい値が高く
なる。
み出すため、チャネル領域が狭くなり、しきい値が高く
なる。
本発明の目的は、半導体素子の電気的特性の向上を図
ることにある。
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセル以外のMISFETが形成される領域
にはフィールド絶縁膜を形成するに先立ってチャネルス
トッパ領域を形成し、そしてメモリセルが形成される領
域にはフィールド絶縁膜を形成した後にチャネルストッ
パ領域を形成するものである。
にはフィールド絶縁膜を形成するに先立ってチャネルス
トッパ領域を形成し、そしてメモリセルが形成される領
域にはフィールド絶縁膜を形成した後にチャネルストッ
パ領域を形成するものである。
上記した手段によれば、メモリセル部におけるチャネ
ルストッパ領域のチャネル領域へのしみ出しが防止少く
とも低減されるので、半導体素子の特性を向上すること
ができる。
ルストッパ領域のチャネル領域へのしみ出しが防止少く
とも低減されるので、半導体素子の特性を向上すること
ができる。
本発明の一実施例をダイナミックRAMの製造方法に従
って説明する。
って説明する。
第１図乃至第10図は、ダイナミックRAMの製造工程を
説明するための図であり、領域Ａはメモリセル領域の断
面図、領域Ｂはデコーダ、アドレスバッファ、センスア
ンプ等の周辺回路を構成するMISFET領域の断面図であ
る。
説明するための図であり、領域Ａはメモリセル領域の断
面図、領域Ｂはデコーダ、アドレスバッファ、センスア
ンプ等の周辺回路を構成するMISFET領域の断面図であ
る。
第１図に示すように、p-型単結晶シリコンからなる半
導体基板１の領域Ｂにn-型ウエル領域３を形成するため
に、半導体基板１の全表面を酸化して下地膜としての酸
化シリコン膜２を形成する。次に、レジスト膜からなる
マスク４を形成する。マスク４は、領域Ｂにおいてn-型
ウエル領域３が形成される領域の上で開口している。次
に、イオン打込みによってｎ型不純物例えばリン（Ｐ）
を導入し、この後マスク４を取り除き半導体基板１をア
ニールすることによって前記不純物を拡散してn-型ウエ
ル領域３を形成する。
導体基板１の領域Ｂにn-型ウエル領域３を形成するため
に、半導体基板１の全表面を酸化して下地膜としての酸
化シリコン膜２を形成する。次に、レジスト膜からなる
マスク４を形成する。マスク４は、領域Ｂにおいてn-型
ウエル領域３が形成される領域の上で開口している。次
に、イオン打込みによってｎ型不純物例えばリン（Ｐ）
を導入し、この後マスク４を取り除き半導体基板１をア
ニールすることによって前記不純物を拡散してn-型ウエ
ル領域３を形成する。
次に、第２図に示すように、半導体基板１上に、フィ
ールド絶縁膜９（第６図参照）を形成する熱酸化のため
の窒化シリコン膜からなる熱酸化マスク５を例えばCVD
によって形成する。次に、図示していないレジスト膜か
らなるマスクを用い、領域Ｂのフィールド絶縁膜９が形
成される領域のうちn-型ウエル領域３の表面上の部分の
熱酸化マスク５をエッチングによって除去して開口７を
形成する。開口７からn-型ウエル領域３の表面の一部が
露出する。熱酸化マスク５を開口７するために用いたレ
ジスト膜からなるマスクは、開口７を形成した後に除去
する。次に、n-型ウエル領域３の表面のうち熱酸化マス
ク５から露出している部分を酸化して膜厚が500Å程度
の酸化シリコン膜６を形成する。酸化シリコン膜６は、
領域Ｂにチャネルストッパ領域10（第６図参照）を形成
するイオン打込みの際のマスクとなり、また後にはフィ
ールド絶縁膜９の一部となる。
ールド絶縁膜９（第６図参照）を形成する熱酸化のため
の窒化シリコン膜からなる熱酸化マスク５を例えばCVD
によって形成する。次に、図示していないレジスト膜か
らなるマスクを用い、領域Ｂのフィールド絶縁膜９が形
成される領域のうちn-型ウエル領域３の表面上の部分の
熱酸化マスク５をエッチングによって除去して開口７を
形成する。開口７からn-型ウエル領域３の表面の一部が
露出する。熱酸化マスク５を開口７するために用いたレ
ジスト膜からなるマスクは、開口７を形成した後に除去
する。次に、n-型ウエル領域３の表面のうち熱酸化マス
ク５から露出している部分を酸化して膜厚が500Å程度
の酸化シリコン膜６を形成する。酸化シリコン膜６は、
領域Ｂにチャネルストッパ領域10（第６図参照）を形成
するイオン打込みの際のマスクとなり、また後にはフィ
ールド絶縁膜９の一部となる。
次に、第３図に示すように、図示していないレジスト
膜からなるマスクを用いて、領域Ｂにおけるマスク５の
うち、第２図の工程で除去されずにフィールド絶縁膜９
が形成される領域を覆っている部分をエッチングによっ
て除去して開口７を大きくする。レジスト膜からなるマ
スクは、マスク５のエッチングの後に除去する。
膜からなるマスクを用いて、領域Ｂにおけるマスク５の
うち、第２図の工程で除去されずにフィールド絶縁膜９
が形成される領域を覆っている部分をエッチングによっ
て除去して開口７を大きくする。レジスト膜からなるマ
スクは、マスク５のエッチングの後に除去する。
次に、第４図に示すように、マスク５及び酸化シリコ
ン膜６をイオン打込みのマスクとして、領域Ｂにチャネ
ルストッパ領域10（第６図参照）を形成するためのｐ型
不純物例えばボロン（Ｂ）８を導入する。このとき領域
Ａ（メモリセル領域）には前記ｐ型不純物が導入されな
い。
ン膜６をイオン打込みのマスクとして、領域Ｂにチャネ
ルストッパ領域10（第６図参照）を形成するためのｐ型
不純物例えばボロン（Ｂ）８を導入する。このとき領域
Ａ（メモリセル領域）には前記ｐ型不純物が導入されな
い。
このように、本実施例では、周辺回路領域（領域Ｂ）
には、フィールド絶縁膜９を形成する以前にチャネルス
トッパ領域10を形成するための不純物８を導入してい
る。
には、フィールド絶縁膜９を形成する以前にチャネルス
トッパ領域10を形成するための不純物８を導入してい
る。
次に、第５図に示すように、図示していないレジスト
膜からなるマスクを用いて、領域Ａのフィールド絶縁膜
９が形成される領域上のマスク（窒化シリコン膜）５を
エッチングによって除去して領域Ａに開口７を形成す
る。この開口７から領域Ａの表面が露出する。レジスト
膜からなるマスクは、エッチングの後に除去する。
膜からなるマスクを用いて、領域Ａのフィールド絶縁膜
９が形成される領域上のマスク（窒化シリコン膜）５を
エッチングによって除去して領域Ａに開口７を形成す
る。この開口７から領域Ａの表面が露出する。レジスト
膜からなるマスクは、エッチングの後に除去する。
次に、第６図に示すように、領域Ａ及び領域Ｂにおい
て、熱酸化マスク５から露出している半導体基板１及び
n-型ウエル領域３の表面を熱酸化してフィールド絶縁膜
９を形成する。膜厚は4500Å程度にする。この熱酸化時
に、領域Ｂに導入しておいたｐ型不純物例えばボロン
（Ｂ）が拡散されて、領域Ｂにｐ型チャネルストッパ領
域10が形成される。ここでは領域Ａにはチャネルストッ
パ領域10は形成されない。フィールド絶縁膜９を形成し
た後に、窒化シリコン膜からなる熱酸化マスク５を除去
する。
て、熱酸化マスク５から露出している半導体基板１及び
n-型ウエル領域３の表面を熱酸化してフィールド絶縁膜
９を形成する。膜厚は4500Å程度にする。この熱酸化時
に、領域Ｂに導入しておいたｐ型不純物例えばボロン
（Ｂ）が拡散されて、領域Ｂにｐ型チャネルストッパ領
域10が形成される。ここでは領域Ａにはチャネルストッ
パ領域10は形成されない。フィールド絶縁膜９を形成し
た後に、窒化シリコン膜からなる熱酸化マスク５を除去
する。
次に、第７図に示すように、領域Ａにチャネルストッ
パ領域10を形成するイオン打込みのために、レジスト膜
からなるマスク11を領域Ｂに形成する。メモリセルアレ
イ領域すなわち領域Ａの全てがマスク11から露出してい
る。次に、ｐ型不純物例えばボロン（Ｂ）をイオン打込
みによって領域Ａに導入してチャネルストッパ領域10を
形成する。打込みエネルギーは200KeV程度、ドーズ量は
５×1012atoms/cm2程度にする。イオン打込みの後に、
レジスト膜からなるマスク11を除去する。
パ領域10を形成するイオン打込みのために、レジスト膜
からなるマスク11を領域Ｂに形成する。メモリセルアレ
イ領域すなわち領域Ａの全てがマスク11から露出してい
る。次に、ｐ型不純物例えばボロン（Ｂ）をイオン打込
みによって領域Ａに導入してチャネルストッパ領域10を
形成する。打込みエネルギーは200KeV程度、ドーズ量は
５×1012atoms/cm2程度にする。イオン打込みの後に、
レジスト膜からなるマスク11を除去する。
チャネルストッパ領域10を形成するための不純物は、
領域Ａのフィールド絶縁膜９を貫通してその下部の半導
体基板１の表面に導入される。また、半導体基板１のフ
ィールド絶縁膜９から露出している主面部では濃度分布
のピークが半導体基板１内にくるように、フィールド絶
縁膜９の下に導入された不純物より深い部分に導入され
る。
領域Ａのフィールド絶縁膜９を貫通してその下部の半導
体基板１の表面に導入される。また、半導体基板１のフ
ィールド絶縁膜９から露出している主面部では濃度分布
のピークが半導体基板１内にくるように、フィールド絶
縁膜９の下に導入された不純物より深い部分に導入され
る。
このように、メモリセル領域すなわち領域Ａでは、フ
ィールド絶縁膜９を形成した後にチャネルストッパ領域
10を形成するようにしている。こうして、フィールド絶
縁膜９を形成するための熱酸化時の熱が、領域Ａのチャ
ネルストッパ領域10に加わらないようにしてチャネルス
トッパ領域10の拡散を抑えている。なお、領域Ａにおけ
るチャネル領域10を形成するために導入されたｐ型不純
物の拡散及び活性化を図るためのアニールは、例えばMI
SFETのソース、ドレイン領域を形成するための不純物の
アニールを用いる。又、蓄積容量増加のため、このｐ型
不純物の導入前にメモリセル領域のフィールド絶縁膜９
を少しエッチして、ボロン（Ｂ）インプラ層10（第６
図）を有する周辺回路の高電圧回路部のフィールド絶縁
膜よりも膜厚を薄くし、従ってセル間分離領域幅を少し
減らすことが可能である。
ィールド絶縁膜９を形成した後にチャネルストッパ領域
10を形成するようにしている。こうして、フィールド絶
縁膜９を形成するための熱酸化時の熱が、領域Ａのチャ
ネルストッパ領域10に加わらないようにしてチャネルス
トッパ領域10の拡散を抑えている。なお、領域Ａにおけ
るチャネル領域10を形成するために導入されたｐ型不純
物の拡散及び活性化を図るためのアニールは、例えばMI
SFETのソース、ドレイン領域を形成するための不純物の
アニールを用いる。又、蓄積容量増加のため、このｐ型
不純物の導入前にメモリセル領域のフィールド絶縁膜９
を少しエッチして、ボロン（Ｂ）インプラ層10（第６
図）を有する周辺回路の高電圧回路部のフィールド絶縁
膜よりも膜厚を薄くし、従ってセル間分離領域幅を少し
減らすことが可能である。
次に、第８図に示すように、イオン打込み等によって
汚染された下地膜としての酸化シリコン膜２を除去し、
フィールド絶縁膜９から露出している半導体基板１の表
面を酸化することにより、酸化シリコン膜からなる誘電
体膜12を形成する。誘電体膜12はメモリセルの容量素子
を構成するためのものである。この工程では、誘電体膜
12が領域Ａ（メモリセル領域）だけでなく領域Ｂ（周辺
回路領域）にも形成されている。次に、容量素子の一方
の電極であるn+型半導体領域14を領域Ａの所定部に形成
するイオン打込みのために、レジスト膜からなるマスク
13を領域Ａ及び領域Ｂに形成する。マスク13は、領域Ａ
においては選択MISFET領域を覆い、領域Ｂにおいては全
領域を覆っている。次に、領域Ａのマスク13から露出し
ている半導体基板１の表面にｎ型不純物例えばヒ素（A
s）を導入してn+型半導体領域14を形成する。このイオ
ン打込みの後に、レジスト膜からなるマスク13を除去す
る。
汚染された下地膜としての酸化シリコン膜２を除去し、
フィールド絶縁膜９から露出している半導体基板１の表
面を酸化することにより、酸化シリコン膜からなる誘電
体膜12を形成する。誘電体膜12はメモリセルの容量素子
を構成するためのものである。この工程では、誘電体膜
12が領域Ａ（メモリセル領域）だけでなく領域Ｂ（周辺
回路領域）にも形成されている。次に、容量素子の一方
の電極であるn+型半導体領域14を領域Ａの所定部に形成
するイオン打込みのために、レジスト膜からなるマスク
13を領域Ａ及び領域Ｂに形成する。マスク13は、領域Ａ
においては選択MISFET領域を覆い、領域Ｂにおいては全
領域を覆っている。次に、領域Ａのマスク13から露出し
ている半導体基板１の表面にｎ型不純物例えばヒ素（A
s）を導入してn+型半導体領域14を形成する。このイオ
ン打込みの後に、レジスト膜からなるマスク13を除去す
る。
次に、第９図に示すように、容量素子の一方の電極で
ある導電プレート15を形成するために、例えばCVDによ
って領域Ａ及び領域Ｂの全域に多結晶シリコン膜を形成
する。この多結晶シリコン膜をレジスト膜からなるマス
クを用いたエッチングによってパターニングして導電プ
レート15を形成する。エッチングに用いたレジスト膜か
らなるマスクは、導電プレート15を形成した後に除去す
る。次に、多結晶シリコン膜からなる導電プレート15の
露出している表面を酸化して、酸化シリコン膜からなる
絶縁膜16を形成する。次に、フィールド絶縁膜９及び絶
縁膜16から露出している誘電体膜12を除去して半導体基
板１の表面を露出させ、この露出した表面を酸化して酸
化シリコン膜からなるゲート絶縁膜17を形成する。次
に、例えばCVDによって半導体基板１上の全域に多結晶
シリコン膜を形成し、これをレジスト膜からなるマスク
を用いたエッチングによってパターニングして領域Ａに
ゲート電極18及びワード線WL、領域Ｂにゲート電極18を
形成する。なお、ゲート電極18及びワード線WLは、Mo、
Ｗ、Ta、Ti等の高融点金属膜又はその高融点金属のシリ
サイド膜で形成してもよく、又は多結晶シリコン膜の上
に前記高融点金属膜又はシリサイド膜を積層した２層膜
で構成してもよい。
ある導電プレート15を形成するために、例えばCVDによ
って領域Ａ及び領域Ｂの全域に多結晶シリコン膜を形成
する。この多結晶シリコン膜をレジスト膜からなるマス
クを用いたエッチングによってパターニングして導電プ
レート15を形成する。エッチングに用いたレジスト膜か
らなるマスクは、導電プレート15を形成した後に除去す
る。次に、多結晶シリコン膜からなる導電プレート15の
露出している表面を酸化して、酸化シリコン膜からなる
絶縁膜16を形成する。次に、フィールド絶縁膜９及び絶
縁膜16から露出している誘電体膜12を除去して半導体基
板１の表面を露出させ、この露出した表面を酸化して酸
化シリコン膜からなるゲート絶縁膜17を形成する。次
に、例えばCVDによって半導体基板１上の全域に多結晶
シリコン膜を形成し、これをレジスト膜からなるマスク
を用いたエッチングによってパターニングして領域Ａに
ゲート電極18及びワード線WL、領域Ｂにゲート電極18を
形成する。なお、ゲート電極18及びワード線WLは、Mo、
Ｗ、Ta、Ti等の高融点金属膜又はその高融点金属のシリ
サイド膜で形成してもよく、又は多結晶シリコン膜の上
に前記高融点金属膜又はシリサイド膜を積層した２層膜
で構成してもよい。
次に、第10図に示すように、領域Ａ及び領域ＢにＮチ
ャネルMISFETのソース、ドレイン領域の一部であるｎ型
半導体領域19、酸化シリコン膜からなるサイドウォール
スペーサ20、ＮチャネルMISFETのソース、ドレイン領域
の一部であるn+型半導体領域21、ＰチャネルMISFETのソ
ース、ドレイン領域であるp+型半導体領域22、例えばCV
Dによりリンシリケートガラス（PSG）膜からなる絶縁膜
23、接続孔24、例えばスパッタによるアルミニウム膜か
らなるデータ線DL及び導電層25を形成する。
ャネルMISFETのソース、ドレイン領域の一部であるｎ型
半導体領域19、酸化シリコン膜からなるサイドウォール
スペーサ20、ＮチャネルMISFETのソース、ドレイン領域
の一部であるn+型半導体領域21、ＰチャネルMISFETのソ
ース、ドレイン領域であるp+型半導体領域22、例えばCV
Dによりリンシリケートガラス（PSG）膜からなる絶縁膜
23、接続孔24、例えばスパッタによるアルミニウム膜か
らなるデータ線DL及び導電層25を形成する。
以上の説明のように、領域Ａにおいては、フィールド
絶縁膜９を形成した後に、チャネルストッパ領域10を形
成するためのｐ型不純物例えばボロン（Ｂ）を導入して
いることにより、チャネルストッパ領域10のチャネル領
域へのしみ出しが低減される。これにより、メモリセル
の選択MISFETのしきい値を低減することができるので、
読み出し書込みの高速化を図ることができる。
絶縁膜９を形成した後に、チャネルストッパ領域10を形
成するためのｐ型不純物例えばボロン（Ｂ）を導入して
いることにより、チャネルストッパ領域10のチャネル領
域へのしみ出しが低減される。これにより、メモリセル
の選択MISFETのしきい値を低減することができるので、
読み出し書込みの高速化を図ることができる。
また、領域Ａにおいて、容量素子の一方の電極である
n+型半導体領域14の下部のｐ型チャネルストッパ領域10
は、半導体基板１中の少数キャリアのバリアとなり、ま
たn+型半導体領域14の接合容量を高めている。ここで、
n+型半導体領域14とその下部のｐ型チャネルストッパ領
域10の濃度分布を第11図に示す。
n+型半導体領域14の下部のｐ型チャネルストッパ領域10
は、半導体基板１中の少数キャリアのバリアとなり、ま
たn+型半導体領域14の接合容量を高めている。ここで、
n+型半導体領域14とその下部のｐ型チャネルストッパ領
域10の濃度分布を第11図に示す。
フィールド絶縁膜９のバーズビーク部における半導体
基板１の表面のｐ型チャネルストッパ領域10の不純物濃
度は、フィールド絶縁膜９のバーズビーク部以外の表面
のｐ型チャネルストッパ領域10の不純物濃度より小さく
なる。バーズビーク部では、ｐ型不純物の濃度のピーク
が半導体基板１の表面より深い部分にくるからである。
このため、n+型半導体領域14とｐ型チャネルストッパ領
域10の接合耐圧が高められる。
基板１の表面のｐ型チャネルストッパ領域10の不純物濃
度は、フィールド絶縁膜９のバーズビーク部以外の表面
のｐ型チャネルストッパ領域10の不純物濃度より小さく
なる。バーズビーク部では、ｐ型不純物の濃度のピーク
が半導体基板１の表面より深い部分にくるからである。
このため、n+型半導体領域14とｐ型チャネルストッパ領
域10の接合耐圧が高められる。
また、ｐ型チャネルストッパ領域10は、選択MISFETの
ソース、ドレイン領域であるｎ型半導体領域19及びn+型
半導体領域21の下部にも設けられている。これは、ｎ型
半導体領域19又はn+型半導体領域21に侵入する少数キャ
リアのバリアとなる。
ソース、ドレイン領域であるｎ型半導体領域19及びn+型
半導体領域21の下部にも設けられている。これは、ｎ型
半導体領域19又はn+型半導体領域21に侵入する少数キャ
リアのバリアとなる。
一方、領域Ｂにおいては、ＮチャネルMISFETのソー
ス、ドレイン領域であるｎ型半導体領域19及びn+型半導
体領域21の下部にｐ型半導体領域10を形成していない。
これにより、領域ＢにおけるＮチャネルMISFETのソー
ス、ドレイン領域の接合容量の増加を抑えることができ
る。
ス、ドレイン領域であるｎ型半導体領域19及びn+型半導
体領域21の下部にｐ型半導体領域10を形成していない。
これにより、領域ＢにおけるＮチャネルMISFETのソー
ス、ドレイン領域の接合容量の増加を抑えることができ
る。
なお、第７図に示したｐ型チャネルストッパ領域10を
形成するためのイオン打込みは、２回に分けて行うよう
にしてもよい。例えば１回目のイオン打込みを200KeV程
度で行い、２回目のイオン打込みを300KeV程度で行うよ
うにしてもよい。このようにすることにより、濃度プロ
ファイルを緩やかにすることができる。
形成するためのイオン打込みは、２回に分けて行うよう
にしてもよい。例えば１回目のイオン打込みを200KeV程
度で行い、２回目のイオン打込みを300KeV程度で行うよ
うにしてもよい。このようにすることにより、濃度プロ
ファイルを緩やかにすることができる。
また、第７図に示した工程の後、レジスト膜からなる
マスク11を除去し、新に容量素子領域のみを露出するパ
ターンのレジスト膜からなるマスクを半導体基板１上に
形成し、再度ｐ型不純物を容量素子領域に導入するよう
にしてもよい。このようにすると、容量素子領域におけ
るn+型半導体領域14の下部のｐ型半導体領域10の不純物
濃度の濃度分布の調整を図ることができる。
マスク11を除去し、新に容量素子領域のみを露出するパ
ターンのレジスト膜からなるマスクを半導体基板１上に
形成し、再度ｐ型不純物を容量素子領域に導入するよう
にしてもよい。このようにすると、容量素子領域におけ
るn+型半導体領域14の下部のｐ型半導体領域10の不純物
濃度の濃度分布の調整を図ることができる。
また、第７図に示した工程の後に、マスク11を除去
し、新に領域Ａのフィールド絶縁膜９のみを露出するレ
ジスト膜からなるマスクを半導体基板１上に形成し、再
度領域Ａのフィールド絶縁膜９の下部にｐ型不純物を導
入するようにしてもよい。このようにすると、領域Ａに
おけるチャネルストッパ領域10の不純物濃度の調整を図
ることができる。
し、新に領域Ａのフィールド絶縁膜９のみを露出するレ
ジスト膜からなるマスクを半導体基板１上に形成し、再
度領域Ａのフィールド絶縁膜９の下部にｐ型不純物を導
入するようにしてもよい。このようにすると、領域Ａに
おけるチャネルストッパ領域10の不純物濃度の調整を図
ることができる。
第12図は実施例IIのダイナミックRAMのメモリセルの
平面図であり、第13図は第12図のA-A切断線における断
面図、第14図は第12図のB-B切断線における断面図であ
る。なお、第12図は、メモリセルの構成を見易くするた
め、フィールド絶縁膜９以外の絶縁膜を図示していな
い。
平面図であり、第13図は第12図のA-A切断線における断
面図、第14図は第12図のB-B切断線における断面図であ
る。なお、第12図は、メモリセルの構成を見易くするた
め、フィールド絶縁膜９以外の絶縁膜を図示していな
い。
本実施例は、メモリセルの選択MISFETの側部、すなわ
ちワード線WLの下部に対応するフィールド絶縁膜9Aは45
00Å程度に厚くし、容量素子と容量素子の間のフィール
ド絶縁膜9Bは1000〜3000Å程度に薄くしている。
ちワード線WLの下部に対応するフィールド絶縁膜9Aは45
00Å程度に厚くし、容量素子と容量素子の間のフィール
ド絶縁膜9Bは1000〜3000Å程度に薄くしている。
本実施例におけるｐ型チャネルストッパ領域10は、実
施例Ｉと同様の方法で形成する。
施例Ｉと同様の方法で形成する。
薄いフィールド絶縁膜9Aの下部における半導体基板１
の表面にｐ型チャネルストッパ領域10の濃度プロファイ
ルのピークがくるように設定すれば、薄いフィールド絶
縁膜9Bの下部におけるｐ型チャネルストッパ領域10の表
面不純物濃度が下がるが、セル間の分離を損わない程度
にすることができる。
の表面にｐ型チャネルストッパ領域10の濃度プロファイ
ルのピークがくるように設定すれば、薄いフィールド絶
縁膜9Bの下部におけるｐ型チャネルストッパ領域10の表
面不純物濃度が下がるが、セル間の分離を損わない程度
にすることができる。
これは、レジスト膜からなるマスクを用いずに１度の
イオン打込みで行うことができる。
イオン打込みで行うことができる。
薄いフィールド絶縁膜９の下部のｐ型チャネルストッ
パ領域10の濃度が低くなることから、PN接合耐圧を高く
保ちつつ分離領域幅を低減し、蓄積容量を確保すること
ができる。
パ領域10の濃度が低くなることから、PN接合耐圧を高く
保ちつつ分離領域幅を低減し、蓄積容量を確保すること
ができる。
以上、本発明を実施例にもとずき具体的に説明した
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
例えば、本発明は、スタティックRAM（S-RAM）に適用
してもよく、またマスクROM、EPROM（Electrically Pro
grammable ROM）、EEROM（Electrically Erasable and
Programmable ROM）に適用してもよい。
してもよく、またマスクROM、EPROM（Electrically Pro
grammable ROM）、EEROM（Electrically Erasable and
Programmable ROM）に適用してもよい。
また、ゲート電極18及びワード線WLは、Mo、Ｗ、Ta、
Ti等の高融点金属膜又はそのシリサイド膜によって構成
してもよく、又は多結晶シリコン膜の上に前記高融点金
属膜又はシリサイド膜を積層した２層膜で構成してもよ
い。こうすることによって、ｐ型チャネルストッパ領域
10を形成するためのｐ型不純物が選択MISFETのチャネル
領域の下に入りにくくなるので、しきい値を下げること
ができる。
Ti等の高融点金属膜又はそのシリサイド膜によって構成
してもよく、又は多結晶シリコン膜の上に前記高融点金
属膜又はシリサイド膜を積層した２層膜で構成してもよ
い。こうすることによって、ｐ型チャネルストッパ領域
10を形成するためのｐ型不純物が選択MISFETのチャネル
領域の下に入りにくくなるので、しきい値を下げること
ができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に記載すれば、次のとおりであ
る。
って得られる効果を簡単に記載すれば、次のとおりであ
る。
すなわち、MISFETのチャネル領域へのチャネルストッ
パ領域のしみ出しを低減することができるので、半導体
素子の電気的特性を向上することができる。
パ領域のしみ出しを低減することができるので、半導体
素子の電気的特性を向上することができる。
第１図乃至第10図は、実施例Ｉの半導体集積回路装置の
製造工程におけるメモリセル領域及び周辺回路領域の断
面図、 第11図は半導体領域の濃度プロファイルを示したグラ
フ、 第12図は実施例IIの半導体集積回路装置のメモリセルの
平面図、 第13図は第12図のA-A切断線における断面図、 第14図は第12図のB-B切断線における断面図である。 １……半導体基板、２……下地膜、３……ウエル領域、
４、11、13……レジスト膜、５……熱酸化マスク（窒化
シリコン膜）、６……酸化シリコン膜、７……開口、８
……不純物、９、9A、9B……フィールド絶縁膜（酸化シ
リコン膜）、10……ｐ型チャネルストッパ領域、12……
誘電体膜、14、19、21、22……半導体領域、15……導電
プレート、16、23……絶縁膜、17……ゲート絶縁膜、18
……ゲート電極、20……サイドウォールスペーサ、24…
…接続孔、25……導電層、WL……ワード線、DL……デー
タ線。
製造工程におけるメモリセル領域及び周辺回路領域の断
面図、 第11図は半導体領域の濃度プロファイルを示したグラ
フ、 第12図は実施例IIの半導体集積回路装置のメモリセルの
平面図、 第13図は第12図のA-A切断線における断面図、 第14図は第12図のB-B切断線における断面図である。 １……半導体基板、２……下地膜、３……ウエル領域、
４、11、13……レジスト膜、５……熱酸化マスク（窒化
シリコン膜）、６……酸化シリコン膜、７……開口、８
……不純物、９、9A、9B……フィールド絶縁膜（酸化シ
リコン膜）、10……ｐ型チャネルストッパ領域、12……
誘電体膜、14、19、21、22……半導体領域、15……導電
プレート、16、23……絶縁膜、17……ゲート絶縁膜、18
……ゲート電極、20……サイドウォールスペーサ、24…
…接続孔、25……導電層、WL……ワード線、DL……デー
タ線。
Claims (2)
- 【請求項１】フィールド絶縁膜によって区画された第１
半導体領域にMISFETを含むメモリセルを形成し、フィー
ルド絶縁膜によって区画された第２半導体領域にメモリ
セル以外のMISFETを形成する半導体集積回路装置の製造
方法であって、前記第２半導体領域を区画するフィール
ド絶縁膜が形成されるべき半導体基体主面の一部にチャ
ネルストッパ領域を形成すべき不純物を導入する段階
と、第１半導体領域および第２半導体領域を区画するよ
うに前記半導体基体主面の一部および他部にフィールド
絶縁膜を形成する段階と、前記フィールド絶縁膜が形成
された前記半導体基体主面の他部に前記フィールド絶縁
膜を通してチャネルストッパ領域を形成すべき不純物を
導入するとともに前記区画された第２半導体領域の所定
の深さ内にその不純物を導入する段階とを含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２】前記第１半導体領域を区画するフィールド
絶縁膜の厚さを前記第２半導体領域を区画するフィール
ド絶縁膜の厚さよりも薄くしたことを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140061A JPH0821681B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
| KR1019870005705A KR950012744B1 (ko) | 1986-06-18 | 1987-06-05 | 반도체 기억장치의 제조방법 |
| US07/396,686 US5116775A (en) | 1986-06-18 | 1989-08-22 | Method of producing semiconductor memory device with buried barrier layer |
| US07/843,599 US5286666A (en) | 1986-06-18 | 1992-02-28 | Method of producing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140061A JPH0821681B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298161A JPS62298161A (ja) | 1987-12-25 |
| JPH0821681B2 true JPH0821681B2 (ja) | 1996-03-04 |
Family
ID=15260069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140061A Expired - Lifetime JPH0821681B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5116775A (ja) |
| JP (1) | JPH0821681B2 (ja) |
| KR (1) | KR950012744B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248891A (en) * | 1988-03-25 | 1993-09-28 | Hiroshi Takato | High integration semiconductor device |
| JP3462886B2 (ja) * | 1993-03-11 | 2003-11-05 | 株式会社東芝 | 半導体装置 |
| US5576238A (en) * | 1995-06-15 | 1996-11-19 | United Microelectronics Corporation | Process for fabricating static random access memory having stacked transistors |
| JP2730535B2 (ja) * | 1995-12-18 | 1998-03-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08241968A (ja) * | 1996-03-21 | 1996-09-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US6133093A (en) * | 1998-01-30 | 2000-10-17 | Motorola, Inc. | Method for forming an integrated circuit |
| US6169801B1 (en) | 1998-03-16 | 2001-01-02 | Midcom, Inc. | Digital isolation apparatus and method |
| JPH11330385A (ja) * | 1998-05-20 | 1999-11-30 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4326329A (en) * | 1978-05-18 | 1982-04-27 | Texas Instruments Incorporated | Method of making a contact programmable double level polysilicon MOS read only memory |
| JPS5522856A (en) * | 1978-08-07 | 1980-02-18 | Toshiba Corp | Semiconductor device and its manufacturing method |
| JPS5527462A (en) * | 1978-08-16 | 1980-02-27 | Kubota Ltd | Production of composite roll or roller for rolling |
| JPS5687340A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS56115547A (en) * | 1980-02-18 | 1981-09-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| US4388121A (en) * | 1980-03-21 | 1983-06-14 | Texas Instruments Incorporated | Reduced field implant for dynamic memory cell array |
| US4352236A (en) * | 1981-07-24 | 1982-10-05 | Intel Corporation | Double field oxidation process |
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| JPS5927543A (ja) * | 1982-08-06 | 1984-02-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS5954260A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPS5994451A (ja) * | 1983-04-25 | 1984-05-31 | Hitachi Ltd | 半導体装置 |
| JPS60182761A (ja) * | 1984-02-29 | 1985-09-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6110268A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
-
1986
- 1986-06-18 JP JP61140061A patent/JPH0821681B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-05 KR KR1019870005705A patent/KR950012744B1/ko not_active IP Right Cessation
-
1989
- 1989-08-22 US US07/396,686 patent/US5116775A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012744B1 (ko) | 1995-10-20 |
| US5116775A (en) | 1992-05-26 |
| JPS62298161A (ja) | 1987-12-25 |
| KR880001055A (ko) | 1988-03-31 |
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