JPS5994451A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5994451A JPS5994451A JP58072351A JP7235183A JPS5994451A JP S5994451 A JPS5994451 A JP S5994451A JP 58072351 A JP58072351 A JP 58072351A JP 7235183 A JP7235183 A JP 7235183A JP S5994451 A JPS5994451 A JP S5994451A
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- Japan
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- substrate
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-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
集積回路素子のパッケージ材料（セラミック、プラスチ
ック等）に含まれる放射性元素（Ｕ−２３８、Ｔｈ−２
３０）がα線源になる。したがって、集積回路内のダイ
ナミックメモリにα線が照射されると、蓄積情報が反転
して誤動作をおこすといった問題がある。
ック等）に含まれる放射性元素（Ｕ−２３８、Ｔｈ−２
３０）がα線源になる。したがって、集積回路内のダイ
ナミックメモリにα線が照射されると、蓄積情報が反転
して誤動作をおこすといった問題がある。
例えば、Ｐ型Ｓｉ基板上に作成されたＭＯ８型素子に電
極の上方よりα線が照射されると、その飛跡に沿ってＰ
−８ｉ中に電子正孔対が生成される。正のゲート電圧が
電極に印加されている場合には、電子は８ｉと酸化膜の
界面に集められ、過剰キャリアとしてチャンネルに流入
し、ホールは反対にＳｉと酸化膜の界面より退けられる
。その結果、電極下の蓄積電荷量が００とき、すなわち
メモリが”１”レベルにある場合にもα線によって励起
された電子が電極下に集められ、１”レベルを“０”レ
ベルに変えてしまい誤動作を生じる。
極の上方よりα線が照射されると、その飛跡に沿ってＰ
−８ｉ中に電子正孔対が生成される。正のゲート電圧が
電極に印加されている場合には、電子は８ｉと酸化膜の
界面に集められ、過剰キャリアとしてチャンネルに流入
し、ホールは反対にＳｉと酸化膜の界面より退けられる
。その結果、電極下の蓄積電荷量が００とき、すなわち
メモリが”１”レベルにある場合にもα線によって励起
された電子が電極下に集められ、１”レベルを“０”レ
ベルに変えてしまい誤動作を生じる。
本発明はこのような誤動作を未然に防ぐＭＯ８型素子構
造に関するもので、その要点はα線によって励起された
電子（又は正孔）が電極下に集められる効率（Ｃｏ１１
ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ ）を低下させる
ことにある。本発明はＣｏ１１ｅｃｔｉｏｎ Ｅｆｆｉ
−ｃｉｅｎｃｙを低下させるために、第一導電型半導
体基板と金属伝導を示す程にまで高濃度にドープした同
じく第一導電型半導体層との境界に形成されるポテンシ
ャル障壁で、メモリ部すなわち電荷蓄積部を部分的にま
たは完全に包囲することを特徴としている。又、半導体
基板と高不純物濃度層の間の不純物濃度の差は１０２ｃ
ｍ−”以上とするのが良い。
造に関するもので、その要点はα線によって励起された
電子（又は正孔）が電極下に集められる効率（Ｃｏ１１
ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ ）を低下させる
ことにある。本発明はＣｏ１１ｅｃｔｉｏｎ Ｅｆｆｉ
−ｃｉｅｎｃｙを低下させるために、第一導電型半導
体基板と金属伝導を示す程にまで高濃度にドープした同
じく第一導電型半導体層との境界に形成されるポテンシ
ャル障壁で、メモリ部すなわち電荷蓄積部を部分的にま
たは完全に包囲することを特徴としている。又、半導体
基板と高不純物濃度層の間の不純物濃度の差は１０２ｃ
ｍ−”以上とするのが良い。
以下、実施例を述べる。
第１図に示す様に、Ｐ−８４基板４（不純物濃度ＮＢ〜
１０１５ｃｍ−３）にボロンイオンＢ−を打ち込み（打
ち込みエネルギ１００ ＫｅＶ 、 Ｒ，〜０．３μｍ
。
１０１５ｃｍ−３）にボロンイオンＢ−を打ち込み（打
ち込みエネルギ１００ ＫｅＶ 、 Ｒ，〜０．３μｍ
。
ドーズ量１０１２ｃｍ−２）、ドーズ量のピーク値がＳ
ｉ４と酸化膜２の界面より深さ２０００〜５０００人の
ところにあるようにし、ここに１層３（ＮＢ〜ｌ Ｑ”
ｃｍ−３）を形成する。イオン打ち込み後、レーザ光
を照射して、ドーズ量の分布を保ったままＰ−Ｓｉ表面
層（Ｓｉ−酸化膜界面から深さ１０００〜２０００λの
領域）の結晶性を回復する（レーザアニーリング）。な
お、図中１は電極、５はα線の飛跡、 ｌｊα線によ
って励起された電子、７は励起された正孔を表わしてい
る。
ｉ４と酸化膜２の界面より深さ２０００〜５０００人の
ところにあるようにし、ここに１層３（ＮＢ〜ｌ Ｑ”
ｃｍ−３）を形成する。イオン打ち込み後、レーザ光
を照射して、ドーズ量の分布を保ったままＰ−Ｓｉ表面
層（Ｓｉ−酸化膜界面から深さ１０００〜２０００λの
領域）の結晶性を回復する（レーザアニーリング）。な
お、図中１は電極、５はα線の飛跡、 ｌｊα線によ
って励起された電子、７は励起された正孔を表わしてい
る。
パッケージ材料に含まれるＵ−２３８，Ｔｈ−２３０か
ら放出されたα線のエネルギＥａは０≦Ｅα≦９ＭｅＶ
の範囲にあり、そのエネルギスペクトルのピーク値は〜
４ＭｅＶＫ＝Ｓる。４ＭｅＶのα線のＳｉ中での飛程は
〜２０μｍであり、飛跡に沿ってほぼ一定の比率で電子
正孔対を形成する。したがって、α線はＰ＋層３を通過
してずつと深くＰ−８ｉ基板中に飛跡５を残し、電子６
、正孔７の対の大部分がＰ＋層３より中側のＰ −Ｓ
ｉ基板中で生成される。１層３の少数キャリアである電
子の再結合寿命はτ−１／ＰＯ（ここにＰ。はＰ層ドー
ピング濃度）と与えられる。このため、Ｐ＋層３の電子
のライフタイムは短い。したがって、バルクＰ−８ｉ内
にα線照射の結果として生成された電子６はＳｉ基板の
表面領域に流入する前に多くはＰ＋層３でホールと再結
合する。又ど層３と２層４の界面には、電子にとって〜
０．２ｅＶ程のポテンシャル障壁８が存在するので、α
線照射の結果生成された電子６の８ｉ基板の表面領域へ
の流入は、このポテンシャル障壁８によって妨げられる
。このようにして、基板Ｐ−８ｉＪ中に存するど層３は
、α線によって励起された電子が電極ｌの下に集められ
る効率を減する効果を発揮する。
ら放出されたα線のエネルギＥａは０≦Ｅα≦９ＭｅＶ
の範囲にあり、そのエネルギスペクトルのピーク値は〜
４ＭｅＶＫ＝Ｓる。４ＭｅＶのα線のＳｉ中での飛程は
〜２０μｍであり、飛跡に沿ってほぼ一定の比率で電子
正孔対を形成する。したがって、α線はＰ＋層３を通過
してずつと深くＰ−８ｉ基板中に飛跡５を残し、電子６
、正孔７の対の大部分がＰ＋層３より中側のＰ −Ｓ
ｉ基板中で生成される。１層３の少数キャリアである電
子の再結合寿命はτ−１／ＰＯ（ここにＰ。はＰ層ドー
ピング濃度）と与えられる。このため、Ｐ＋層３の電子
のライフタイムは短い。したがって、バルクＰ−８ｉ内
にα線照射の結果として生成された電子６はＳｉ基板の
表面領域に流入する前に多くはＰ＋層３でホールと再結
合する。又ど層３と２層４の界面には、電子にとって〜
０．２ｅＶ程のポテンシャル障壁８が存在するので、α
線照射の結果生成された電子６の８ｉ基板の表面領域へ
の流入は、このポテンシャル障壁８によって妨げられる
。このようにして、基板Ｐ−８ｉＪ中に存するど層３は
、α線によって励起された電子が電極ｌの下に集められ
る効率を減する効果を発揮する。
なお、図中３のど層が基板Ｐ−８ｉの表面に形成される
場合にも、はぼ同様の効果が発渾される。この場合Ｐ＋
層はボロンイオンＢ−の熱拡散により形成される。
場合にも、はぼ同様の効果が発渾される。この場合Ｐ＋
層はボロンイオンＢ−の熱拡散により形成される。
第２の実施例を次に示す。
ダイナミックＭＯ−８ＲＡＭのメモリセルの実施例を第
２図に示した。
２図に示した。
ＬＯＣＯ８法によってＰ −Ｓ ｉ基板２３にフィール
ド酸化膜２１を形成し、ゲート酸化（ゲート酸化膜は２
２）を行った後、Ｐ型８ｉ基板２３（不純物濃度二ＮＢ
〜１０１５ｃｍ−３）にボロンイオンＢ＋を打ち込み（
打ち込みエネルギ； ｌ ００ＫｅＶ 、 Ｒｐ；〜０
．３／ｚｍ、ドー・ズ量；１ｏ１２ｃｍ−２）、 ドー
ズ量のピーク値がチャネル部分の中央で％ Ｓｉ２３と
酸化膜２２の界面より深さ２０００〜５ｏｏｏ人のとこ
ろにあるようにし、ここにＰ＋層２４（ＮＢ；〜ｌ ０
１７ｃｍ−３）を形成する。フィールド酸化膜２１の近
くでは、フィールド酸化膜が介在するために、Ｐ＋層２
４は５ｉ−８ｉＯ□界面に湾曲しつつ接近し、図示した
ようにメモリ部すなわち電荷蓄積部２５を包囲して形成
される。イオン打ち込み後、レーザ光を照射して、ドー
ズ量の分布を保ったままＰ −Ｓ ｉ表面層（Ｓｉ−Ｓ
ｉＯ３界面から深さ１０００〜２０００人の領域）の結
晶性を回復する（レーザアニーリング）。次にメモリセ
ルのドレイン拡散層２６を燐イオンの熱拡散によって形
成する。このときドレイン拡散層は部分的にあるいは完
全にＰ＋層２４に到達し、同層に隣接する。
ド酸化膜２１を形成し、ゲート酸化（ゲート酸化膜は２
２）を行った後、Ｐ型８ｉ基板２３（不純物濃度二ＮＢ
〜１０１５ｃｍ−３）にボロンイオンＢ＋を打ち込み（
打ち込みエネルギ； ｌ ００ＫｅＶ 、 Ｒｐ；〜０
．３／ｚｍ、ドー・ズ量；１ｏ１２ｃｍ−２）、 ドー
ズ量のピーク値がチャネル部分の中央で％ Ｓｉ２３と
酸化膜２２の界面より深さ２０００〜５ｏｏｏ人のとこ
ろにあるようにし、ここにＰ＋層２４（ＮＢ；〜ｌ ０
１７ｃｍ−３）を形成する。フィールド酸化膜２１の近
くでは、フィールド酸化膜が介在するために、Ｐ＋層２
４は５ｉ−８ｉＯ□界面に湾曲しつつ接近し、図示した
ようにメモリ部すなわち電荷蓄積部２５を包囲して形成
される。イオン打ち込み後、レーザ光を照射して、ドー
ズ量の分布を保ったままＰ −Ｓ ｉ表面層（Ｓｉ−Ｓ
ｉＯ３界面から深さ１０００〜２０００人の領域）の結
晶性を回復する（レーザアニーリング）。次にメモリセ
ルのドレイン拡散層２６を燐イオンの熱拡散によって形
成する。このときドレイン拡散層は部分的にあるいは完
全にＰ＋層２４に到達し、同層に隣接する。
以下は通常のプロセス工程に従って、ＭＯ８ＲＡＭツメ
モリセルを作成する。２７はＰＳＧ膜、２８はＡＩ！電
極、２９はポリＳｉ電極層、３ｏはＳｉＯ□膜である。
モリセルを作成する。２７はＰＳＧ膜、２８はＡＩ！電
極、２９はポリＳｉ電極層、３ｏはＳｉＯ□膜である。
なお、図中３１はα線３５の飛跡、３２はα線によって
励起された電子、３３は励起された正孔を表わしている
。α線はＰ＋層２４を通過してずつと深＜Ｐ−８ｊ基板
中に飛跡３１を残し、電子３２、正孔３３の対の大部分
がＰ＋層２４より中側のＰ −Ｓ ｉ基板中で生成され
る。Ｐ＋層２４と２層２３の界面には電子にとって〜０
．２ｅＶのポテンシャル障壁３４が存在するので、α線
照射の結果生成された電子３２のメモリ部２５への流入
は、このポテンシャル障壁によって妨げられる。
励起された電子、３３は励起された正孔を表わしている
。α線はＰ＋層２４を通過してずつと深＜Ｐ−８ｊ基板
中に飛跡３１を残し、電子３２、正孔３３の対の大部分
がＰ＋層２４より中側のＰ −Ｓ ｉ基板中で生成され
る。Ｐ＋層２４と２層２３の界面には電子にとって〜０
．２ｅＶのポテンシャル障壁３４が存在するので、α線
照射の結果生成された電子３２のメモリ部２５への流入
は、このポテンシャル障壁によって妨げられる。
このようにして、基板とＰ＋層の界面に形成されるポテ
ンシャル障壁３４は、α線によって励起された電子がメ
モリ部２５に集められる効率を減する効果を発揮する。
ンシャル障壁３４は、α線によって励起された電子がメ
モリ部２５に集められる効率を減する効果を発揮する。
誤動作発生率をｌ／ｍ以下におさえるには、ポテンシャ
ル障壁の深さｔを、ｔ（： ２０７ｍ （μｍ）とする
ようにする。これは、Ｓｉ中へのα線の侵入深さが〜２
０μｍであることによる。
ル障壁の深さｔを、ｔ（： ２０７ｍ （μｍ）とする
ようにする。これは、Ｓｉ中へのα線の侵入深さが〜２
０μｍであることによる。
第３の実施例を第３図に示す。
ここでは、ＬＯＣＯ８法によってフィールド酸化膜を形
成した後、Ｐ型Ｓｉ基板２３（不純物濃度、Ｎ、〜１０
１５ｃｍ−３）の表面にボロンイオンの熱拡散によって
１層２４（ＮＢ；〜１０１７ｃｍ−３）を形成する。基
板２３と１層２４の界面に形成されるポテンシャル障壁
がメモリ部２５を包囲して形成されるので、第２の実施
例の場合と同様にＣｏ１１ｅｃｔｉｏｎ Ｅｆｆｉｃｉ
ｅｎｃｙが低下する。
成した後、Ｐ型Ｓｉ基板２３（不純物濃度、Ｎ、〜１０
１５ｃｍ−３）の表面にボロンイオンの熱拡散によって
１層２４（ＮＢ；〜１０１７ｃｍ−３）を形成する。基
板２３と１層２４の界面に形成されるポテンシャル障壁
がメモリ部２５を包囲して形成されるので、第２の実施
例の場合と同様にＣｏ１１ｅｃｔｉｏｎ Ｅｆｆｉｃｉ
ｅｎｃｙが低下する。
第４の実施例として、埋め込みチャネル型ＭＯ８ＦＥＴ
の実施例を第４図に示す。ＬＯＣＯ８法によってフィー
ルド酸化膜４１を形成後、Ｐ型Ｓｉ基板４３（不純物濃
度： ＮＢ−１０１５ｃｍ−３に燐を打ち込み（ドーズ
量； １．５Ｘ１０ ｃｍ 、深さ〜１μｍ）、Ｎ
層４５を形成する。次いでボロンイオンＢ＋を打ち込み
（打ち込みエネルギ；１００Ｋｅｌ’ Ｒ２ρ ； ｏ、５〜ｉ ｔｔｍ 、ドーズ量； １０１２ｃｍ
−２）、Ｐ＋層４４を形成する。イオン打ち込み後、レ
ーザ光を照射してドーズ量の分布を保ったままイオン打
ち込み層の結晶性を回復する（レーザアニーリング）。
の実施例を第４図に示す。ＬＯＣＯ８法によってフィー
ルド酸化膜４１を形成後、Ｐ型Ｓｉ基板４３（不純物濃
度： ＮＢ−１０１５ｃｍ−３に燐を打ち込み（ドーズ
量； １．５Ｘ１０ ｃｍ 、深さ〜１μｍ）、Ｎ
層４５を形成する。次いでボロンイオンＢ＋を打ち込み
（打ち込みエネルギ；１００Ｋｅｌ’ Ｒ２ρ ； ｏ、５〜ｉ ｔｔｍ 、ドーズ量； １０１２ｃｍ
−２）、Ｐ＋層４４を形成する。イオン打ち込み後、レ
ーザ光を照射してドーズ量の分布を保ったままイオン打
ち込み層の結晶性を回復する（レーザアニーリング）。
次いで、ゲート酸化（ゲート酸化膜は４２）を行った後
、ドレインおよびン〜ス拡散層４７ 、４８を燐イオン
の熱拡散によって形成し、同層をＰ＋層４４に到達させ
る。以下は通常のプロセス工程に従ってＭＯＳＦＥＴを
作成する。４９はＡＩ！電極、５０はＰ２Ｏ膜、５１は
シラン膜、５２はポリシリコン電極層である。基板４３
とＰ＋層４４の界面に形成されるポテンシャル障壁がチ
ャネル部すなわち電荷蓄積部４６を包囲しており、α線
照射の結果生成された電子のチャネル部４６への流入ｔ
ｄ？ニー のボｆンシャル障壁によって妨げられる。こ
のようにして、第２、第３の実施例の場合と同様に、
Ｃｏｌ １ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙを低減
できる。
、ドレインおよびン〜ス拡散層４７ 、４８を燐イオン
の熱拡散によって形成し、同層をＰ＋層４４に到達させ
る。以下は通常のプロセス工程に従ってＭＯＳＦＥＴを
作成する。４９はＡＩ！電極、５０はＰ２Ｏ膜、５１は
シラン膜、５２はポリシリコン電極層である。基板４３
とＰ＋層４４の界面に形成されるポテンシャル障壁がチ
ャネル部すなわち電荷蓄積部４６を包囲しており、α線
照射の結果生成された電子のチャネル部４６への流入ｔ
ｄ？ニー のボｆンシャル障壁によって妨げられる。こ
のようにして、第２、第３の実施例の場合と同様に、
Ｃｏｌ １ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙを低減
できる。
第１図は本発明の第１の実施例を示す素子断面図、第２
図は本考案の第２の実施例を示すダイナミックＭＯ８Ｒ
ＡＭの断面図、第３図は本発明の第３の実施例を示すダ
イナミックＭＯ８ＲＡＭの断面図、第４図は本発明の第
４の実施例を示す埋め込みチャネル型ＭＯ８ＦＥＴの断
面図を示す。 １・・・ゲート電極、２・・・絶縁膜、３・・・Ｐ”（
又はＮ”）型層、４・・・Ｐ（又はＮ）型Ｓｉ基板。 鳥 １ 図 第 ２１１１ 見 、１ 図 Ｑ 第４図 Ｉ ３４４ 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 宮尾正信 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 田村誠男 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
図は本考案の第２の実施例を示すダイナミックＭＯ８Ｒ
ＡＭの断面図、第３図は本発明の第３の実施例を示すダ
イナミックＭＯ８ＲＡＭの断面図、第４図は本発明の第
４の実施例を示す埋め込みチャネル型ＭＯ８ＦＥＴの断
面図を示す。 １・・・ゲート電極、２・・・絶縁膜、３・・・Ｐ”（
又はＮ”）型層、４・・・Ｐ（又はＮ）型Ｓｉ基板。 鳥 １ 図 第 ２１１１ 見 、１ 図 Ｑ 第４図 Ｉ ３４４ 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 宮尾正信 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 田村誠男 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (1)
- 【特許請求の範囲】 １、−導電型の半導体基体の表面領域もしくはその内部
に設けられた電荷蓄積領域と、前記電荷蓄積領域の少な
くとも一部の下に設けられた前記半導体基体と同一導電
型の高不純物濃度層とを有することを特徴とする半導体
装置。 ２、前記高不純物濃度層は、前記電荷蓄積層を含み、か
つ酸化膜により分離された前記半導体基板の一部領域を
他の領域から孤立させるごとくこれを包囲して設けられ
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072351A JPS5994451A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072351A JPS5994451A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994451A true JPS5994451A (ja) | 1984-05-31 |
| JPH0151067B2 JPH0151067B2 (ja) | 1989-11-01 |
Family
ID=13486797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072351A Granted JPS5994451A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145859A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5116775A (en) * | 1986-06-18 | 1992-05-26 | Hitachi, Ltd. | Method of producing semiconductor memory device with buried barrier layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575253A (en) * | 1978-12-04 | 1980-06-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
-
1983
- 1983-04-25 JP JP58072351A patent/JPS5994451A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575253A (en) * | 1978-12-04 | 1980-06-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145859A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5116775A (en) * | 1986-06-18 | 1992-05-26 | Hitachi, Ltd. | Method of producing semiconductor memory device with buried barrier layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151067B2 (ja) | 1989-11-01 |
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