JPS6143475A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に係わり、特に絶縁体上の半導体
層中に形成されるＭＯＳ型半導体装置の改良に関する。
層中に形成されるＭＯＳ型半導体装置の改良に関する。
周知の如く、従来のように半導体層中に形成する素子を
ｙ！１ｌＩＩＯ化してこれを高集積・高速化するには限
界があり、これを越える手段として最近、多層に素子を
形成する所謂３次元半導体装置がｒｎＩ発されている。
ｙ！１ｌＩＩＯ化してこれを高集積・高速化するには限
界があり、これを越える手段として最近、多層に素子を
形成する所謂３次元半導体装置がｒｎＩ発されている。
さらに、Ｓｏｓ基１反に代わるものとして、絶縁基板上
の半導体（３０１基板）中に素子を形成する技術等が提
案されている。そして、これらを実現するための素子と
しては主にＭＯＳトランジスタの利用等が考えられてい
る。
の半導体（３０１基板）中に素子を形成する技術等が提
案されている。そして、これらを実現するための素子と
しては主にＭＯＳトランジスタの利用等が考えられてい
る。
ところで、上記の用途に１ハされるＭＯＳｔ−ランジス
タはソース・ドレインを除き絶縁体に囲まれているため
、特にソース・ドレインのｉ ｔＭを除き、電気的に絶
縁されていることになる。このＭＯＳトランジスタとし
て、例えばＮチャネルＭ ＯＳ トランジスタを１１び
ゲート・ドレイン電圧を印加して動作させると、ソース
より流れ出した電子はトレイン電圧に加速されてドレイ
ン方向に流れる。
タはソース・ドレインを除き絶縁体に囲まれているため
、特にソース・ドレインのｉ ｔＭを除き、電気的に絶
縁されていることになる。このＭＯＳトランジスタとし
て、例えばＮチャネルＭ ＯＳ トランジスタを１１び
ゲート・ドレイン電圧を印加して動作させると、ソース
より流れ出した電子はトレイン電圧に加速されてドレイ
ン方向に流れる。
この時、加速された電子はなだれ現象により電子・正孔
対を発生する。発生した電子・正孔対のうち電子はドレ
インに流れるが、正孔（ホール）は逃げ場所がないため
チャネル下の領域に蓄積される。そして、この蓄積され
たホールが電位を上昇させるため、より多くの電子がチ
ャネルを流れるようになり、所謂キンクと称される現象
を発生する。
対を発生する。発生した電子・正孔対のうち電子はドレ
インに流れるが、正孔（ホール）は逃げ場所がないため
チャネル下の領域に蓄積される。そして、この蓄積され
たホールが電位を上昇させるため、より多くの電子がチ
ャネルを流れるようになり、所謂キンクと称される現象
を発生する。
キンクの発生を防止するため、従来は第２図に示す如く
チャネルの側部を延長して電極を取り出しアースすると
いう方法を採っている。このため、素子の面積は必要以
上に大きくなり、またアースート電極、２４．２５はソ
ース・ドレイン領１α、２６．２７．２８は引出し用電
極を示している。
チャネルの側部を延長して電極を取り出しアースすると
いう方法を採っている。このため、素子の面積は必要以
上に大きくなり、またアースート電極、２４．２５はソ
ース・ドレイン領１α、２６．２７．２８は引出し用電
極を示している。
本発明の目的は、絶縁体上の半導体層からなるチャネル
領域をアースすることなく、キンクの発生を防止するこ
とができ、高集積・高速化をはかり得るＭＯＳ型半導体
装置を提供することにある。
領域をアースすることなく、キンクの発生を防止するこ
とができ、高集積・高速化をはかり得るＭＯＳ型半導体
装置を提供することにある。
本発明の骨子は、キャリアの寿命をソース領域の上部と
下部とで変えることにより、移動度等の低下をもたらす
ことなく、キンク発生を防止することにある。
下部とで変えることにより、移動度等の低下をもたらす
ことなく、キンク発生を防止することにある。
即ち本発明は、絶縁体上に形成された半導体層に形成さ
れるＭＯＳ型半導体装置において、ソースをなす不純物
拡散領域で下層の絶縁層に近い領域のキャリア寿命を表
面領域のキャリア野命より短くしてなるものであり、上
記キャリアの寿命を短くする手段として、例えば前記半
導体層のソースとなる領域の深い部分に該半導体層のバ
ンドギ □ャップの中間に近いエネルギーレベルの
トラップを形成する中性子を注入するようにしたもので
ある。
れるＭＯＳ型半導体装置において、ソースをなす不純物
拡散領域で下層の絶縁層に近い領域のキャリア寿命を表
面領域のキャリア野命より短くしてなるものであり、上
記キャリアの寿命を短くする手段として、例えば前記半
導体層のソースとなる領域の深い部分に該半導体層のバ
ンドギ □ャップの中間に近いエネルギーレベルの
トラップを形成する中性子を注入するようにしたもので
ある。
本発明によれば、ソース領域の下部（深い領域）のキャ
リア寿命を、ソース領域の上部（表面領１４ｔ）のそれ
よりも短くしているので、移動度等の低下をもたらすこ
となく、キンク発生を未然に防止することができる。こ
のため、素子のチャネル領域をアースする必要がなくな
り、素子の面積が小さくなり、さらに製造工程も簡単に
なる。従って、高集積・高速化に極めて有効であり、高
集積・高速の素子として実用上十分な特性を持たせるこ
とが可能である。
リア寿命を、ソース領域の上部（表面領１４ｔ）のそれ
よりも短くしているので、移動度等の低下をもたらすこ
となく、キンク発生を未然に防止することができる。こ
のため、素子のチャネル領域をアースする必要がなくな
り、素子の面積が小さくなり、さらに製造工程も簡単に
なる。従って、高集積・高速化に極めて有効であり、高
集積・高速の素子として実用上十分な特性を持たせるこ
とが可能である。
まず、実施例を説明する前に、絶縁基板上の半導体層に
形成されたＭＯＳトランジスタのドレイン電流−電圧特
性のキャリア寿命依存性を第３図に示す。図中■〜Ｏは
それぞれキャリア寿命が異なるもので、そのキャリア寿
命の長さの関係は■〉■〉■〉■となっている。この図
から、キャリアの寿命が短くなるほど、キンクが発生し
難くなることが明らかだが、キャリアの寿命が短くなる
と移動度等の低下をもたらす危険性がある。このため、
チャネル領域の浅い所（表面領域）では寿命が長く、深
い所で寿命が短いことがキングを防止する方法として良
いことが判る。また、シミュレーションの結果によると
、ドレイン近滴のインパクトイオン化によって発生した
ホールはソース付近において再結合するため、半導体層
の絶縁体との界面に近い深い所で且つソース付近のキャ
リア寿命が短いのが良いことが判る。
形成されたＭＯＳトランジスタのドレイン電流−電圧特
性のキャリア寿命依存性を第３図に示す。図中■〜Ｏは
それぞれキャリア寿命が異なるもので、そのキャリア寿
命の長さの関係は■〉■〉■〉■となっている。この図
から、キャリアの寿命が短くなるほど、キンクが発生し
難くなることが明らかだが、キャリアの寿命が短くなる
と移動度等の低下をもたらす危険性がある。このため、
チャネル領域の浅い所（表面領域）では寿命が長く、深
い所で寿命が短いことがキングを防止する方法として良
いことが判る。また、シミュレーションの結果によると
、ドレイン近滴のインパクトイオン化によって発生した
ホールはソース付近において再結合するため、半導体層
の絶縁体との界面に近い深い所で且つソース付近のキャ
リア寿命が短いのが良いことが判る。
以下、本発明の詳細を図示の実施例によって説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例に係わるＭＯ
Ｉ−ランジスタの製造工程を示す断面図である。まず、
第１図（ａ）に示す如く絶縁長板（絶縁体）１１上に厚
さ０．５［μＩ７Ｌ］のシリコン層（半導体層）１２を
形成してこれを素子分離し、続いてこのシリコンｌ１１
２上にゲート酸化膜１３を介して多結晶シリコン等から
なるゲート電極１４を形成する。ここで、上記シリコン
層１２は絶縁基＃ｌ１１１上に堆（轟された多結晶シリ
コン膜を、例えば電子ビームアニールにより溶融・固化
して単結晶化されたものである。
Ｉ−ランジスタの製造工程を示す断面図である。まず、
第１図（ａ）に示す如く絶縁長板（絶縁体）１１上に厚
さ０．５［μＩ７Ｌ］のシリコン層（半導体層）１２を
形成してこれを素子分離し、続いてこのシリコンｌ１１
２上にゲート酸化膜１３を介して多結晶シリコン等から
なるゲート電極１４を形成する。ここで、上記シリコン
層１２は絶縁基＃ｌ１１１上に堆（轟された多結晶シリ
コン膜を、例えば電子ビームアニールにより溶融・固化
して単結晶化されたものである。
次いで、第１図（ｂ）に示す如く良く集束された中性子
ビーム１５をソースとなる領域に選択的に照射し、ソー
スとなる領域の下部（絶縁基板１１に近い深い部分）に
トラップ１６を形成する。
ビーム１５をソースとなる領域に選択的に照射し、ソー
スとなる領域の下部（絶縁基板１１に近い深い部分）に
トラップ１６を形成する。
ここで、トラップ１６を下部に形成するには上記中性子
ビーム１５のエネルギーを十分大きくしておけばよい。
ビーム１５のエネルギーを十分大きくしておけばよい。
また、ソースとなる領域の浅い部分にも僅かながらトラ
ップが形成されるが、この領域でのキャリア濃度は高く
形成されるので、キャリアの移動度が小さくなっても素
子の動作速度に殆ど影響を及ぼさない。
ップが形成されるが、この領域でのキャリア濃度は高く
形成されるので、キャリアの移動度が小さくなっても素
子の動作速度に殆ど影響を及ぼさない。
次いで、第１図（Ｃ）に示す如く、不純物拡散によりソ
ースｍ Ｉｒ！ １７ ａ及びドレイン領域１７ｂを形
成する。これ以降は、第１図（ｄ）に示す如く全面を絶
縁膜１８で被覆し、コンタクトホールを形成したのち、
Ａ１膜等からなる配線Ｈ１９を形成することによりＭｏ
３ ｌ−ランジスタが完成することになる。
ースｍ Ｉｒ！ １７ ａ及びドレイン領域１７ｂを形
成する。これ以降は、第１図（ｄ）に示す如く全面を絶
縁膜１８で被覆し、コンタクトホールを形成したのち、
Ａ１膜等からなる配線Ｈ１９を形成することによりＭｏ
３ ｌ−ランジスタが完成することになる。
かくして形成されたＭｏＳトランジスタは、ソース領域
１７ａの下部にトラップ１６が形成されているので、ソ
ース領域１７ａの表ｍ領域は従来と同様であるにも拘ら
ず、ソース領域１７ａの下部ｔＩＡｂＸではキャリアの
寿命が短くなる。このため、移動度の低下等を招くこと
なく、キンクの発生を未然に防止することができる。し
かも、チャネル領域をアースする必要もないので素子の
面積を小さくでき、且つアースのための配線も不要であ
るので製造工程の簡略化をはかり得る。従って、高集積
・高速化に極めて有効であり、３次元半導体装置等に適
用して絶大なる効果を発揮する。
１７ａの下部にトラップ１６が形成されているので、ソ
ース領域１７ａの表ｍ領域は従来と同様であるにも拘ら
ず、ソース領域１７ａの下部ｔＩＡｂＸではキャリアの
寿命が短くなる。このため、移動度の低下等を招くこと
なく、キンクの発生を未然に防止することができる。し
かも、チャネル領域をアースする必要もないので素子の
面積を小さくでき、且つアースのための配線も不要であ
るので製造工程の簡略化をはかり得る。従って、高集積
・高速化に極めて有効であり、３次元半導体装置等に適
用して絶大なる効果を発揮する。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記トラップを形成するための中性子ビー
ムの代りには、前記半導体層のバンドギャップの中心付
近のエネルギーレベルのトラップを形成するイオンビー
ム或いは電子ビームを用いることが可能である。さらに
、トラップを形成するイオンの注入方法としては、半導
体層を形成する前に前記絶縁基板に予め該イオンを注入
しておき、半導体層を形成した後、注入したイオンを絶
縁基板側から半導体層に熱によって拡散させる等の方法
も考えられる。また、半導体層を形成するためのアニー
ル法としては、電子ど−ムアニールの代りに、レーザビ
ームアニール、その他各種のアニール法を適用できるの
は勿論のことである。さらに、絶縁体として単結晶半導
体基板上の絶縁膜を用い、この上に形成する半導体層の
一部を絶縁膜の開孔を介して基板と一部接触させるよう
にしてもよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
い。例えば、前記トラップを形成するための中性子ビー
ムの代りには、前記半導体層のバンドギャップの中心付
近のエネルギーレベルのトラップを形成するイオンビー
ム或いは電子ビームを用いることが可能である。さらに
、トラップを形成するイオンの注入方法としては、半導
体層を形成する前に前記絶縁基板に予め該イオンを注入
しておき、半導体層を形成した後、注入したイオンを絶
縁基板側から半導体層に熱によって拡散させる等の方法
も考えられる。また、半導体層を形成するためのアニー
ル法としては、電子ど−ムアニールの代りに、レーザビ
ームアニール、その他各種のアニール法を適用できるの
は勿論のことである。さらに、絶縁体として単結晶半導
体基板上の絶縁膜を用い、この上に形成する半導体層の
一部を絶縁膜の開孔を介して基板と一部接触させるよう
にしてもよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
！Ｔ１図（ａ）・〜（ｄ）は本発明の一実施例に係わる
Ｍ ＯＳ ｌ−ランジスタ製造工程を示す断面図、第２
図は従来装置の概略椙成を示す斜視図、第３図は従来の
問題点を説明するためのものでドレイン電流−電圧特性
を示す特性図である。 １１・・・絶縁基板（絶縁体）、１２・・・シリコン層
（半導体層）、１３・・・ゲート酸化膜、１４・・・ゲ
ート電極、１５・・・中性子ビーム、１６・・・トラッ
プ、１７ａ、１７ｔ）・・・ソース・ドレイン領域、１
８・・・絶縁膜、１つ・・・配置層。 出願人 工業技術院長 川田裕部 第１図 第２図 ト′ジインでノＬ □
Ｍ ＯＳ ｌ−ランジスタ製造工程を示す断面図、第２
図は従来装置の概略椙成を示す斜視図、第３図は従来の
問題点を説明するためのものでドレイン電流−電圧特性
を示す特性図である。 １１・・・絶縁基板（絶縁体）、１２・・・シリコン層
（半導体層）、１３・・・ゲート酸化膜、１４・・・ゲ
ート電極、１５・・・中性子ビーム、１６・・・トラッ
プ、１７ａ、１７ｔ）・・・ソース・ドレイン領域、１
８・・・絶縁膜、１つ・・・配置層。 出願人 工業技術院長 川田裕部 第１図 第２図 ト′ジインでノＬ □
Claims (4)
- （１）絶縁体上に形成された半導体層に形成されるＭＯ
Ｓ型半導体装置において、ソースをなす不純物拡散領域
で下層の絶縁層に近い領域のキャリア寿命を表面領域の
キャリア寿命より短くしてなることを特徴とするＭＯＳ
型半導体装置。 - （２）前記キャリアの寿命を短くする手段として、前記
半導体層の深い部分に該半導体層のバンドギャップの中
間に近いエネルギーレベルのトラップを形成する中性子
を注入してなることを特徴とするＭＯＳ型半導体装置。 - （３）前記半導体層は、ビームアニールにより単結晶化
されたものであることを特徴とする特許請求の範囲第１
項記載のＭＯＳ型半導体装置。 - （４）前記絶縁体は単結晶半導体基板上に形成された絶
縁膜であり、前記半導体膜はこの絶縁膜に設けられた開
孔を介して上記基板と一部接触していることを特徴とす
る特許請求の範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16490684A JPS6143475A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16490684A JPS6143475A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143475A true JPS6143475A (ja) | 1986-03-03 |
Family
ID=15802108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16490684A Pending JPS6143475A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143475A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296376A (ja) * | 1988-06-03 | 1990-04-09 | Nippon Denso Co Ltd | 半導体装置 |
| EP0405063A2 (en) * | 1989-04-29 | 1991-01-02 | Fujitsu Limited | An insulated-gate fet on an soi-structure |
| US5264721A (en) * | 1989-04-29 | 1993-11-23 | Fujitsu Limited | Insulated-gate FET on an SOI-structure |
| EP0735592A2 (en) * | 1995-03-31 | 1996-10-02 | Nippon Telegraph And Telephone Corporation | MOS thin film transistor and method of fabricating the same |
| US6693326B2 (en) | 2000-04-04 | 2004-02-17 | Sharp Kabushiki Kaisha | Semiconductor device of SOI structure |
| US6919606B2 (en) | 2000-12-26 | 2005-07-19 | Kabushiki Kaisha Toshiba | Semiconductor device comprising an insulating mask formed on parts of a gate electrode and semiconductor layer crossing an active region |
-
1984
- 1984-08-08 JP JP16490684A patent/JPS6143475A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296376A (ja) * | 1988-06-03 | 1990-04-09 | Nippon Denso Co Ltd | 半導体装置 |
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| EP0735592A3 (en) * | 1995-03-31 | 1997-11-05 | Nippon Telegraph And Telephone Corporation | MOS thin film transistor and method of fabricating the same |
| US6693326B2 (en) | 2000-04-04 | 2004-02-17 | Sharp Kabushiki Kaisha | Semiconductor device of SOI structure |
| US6919606B2 (en) | 2000-12-26 | 2005-07-19 | Kabushiki Kaisha Toshiba | Semiconductor device comprising an insulating mask formed on parts of a gate electrode and semiconductor layer crossing an active region |
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