JP2880885B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に埋込チャネルを有するＭＯＳ型半導体集積回路
装置及びその製造方法に関する。
し、特に埋込チャネルを有するＭＯＳ型半導体集積回路
装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、チャネル部に埋込チャネルを有す
るＭＯＳトランジスタが提案されている。例えば、図５
は特開昭６３−２２４２５６号公報にて開示されている
埋込チャネル型のＭＯＳトランジスタの構造を示す断面
図である。同図において、ゲート電極２３及びゲート酸
化膜２２下のＰ型半導体基板２１のＮ型ソース・ドレイ
ン領域２４の間にＮ型の埋込チャネル層２５を形成して
いる。また、この例では、埋込チャネル２５と半導体基
板２１の表面との間に埋込チャネル２５と反対導電型の
Ｐ型バリア層２６を設けている。このＭＯＳトランジス
タでは、埋込チャネル層２５によってＭＯＳトランジス
タのしきい値電圧が調整されるとともに、駆動するとき
にはバリア層２６は埋込チャネル２５を流れる電流（電
子）に対してポテンシャル障壁となり、電流が基板２１
とゲート酸化膜２２との界面から離れて流れるので、１
／ｆ雑音の発生を有効に抑止できる。また、同様なもの
として特開平３−１５５１５６号公報に示されたものも
ある。
るＭＯＳトランジスタが提案されている。例えば、図５
は特開昭６３−２２４２５６号公報にて開示されている
埋込チャネル型のＭＯＳトランジスタの構造を示す断面
図である。同図において、ゲート電極２３及びゲート酸
化膜２２下のＰ型半導体基板２１のＮ型ソース・ドレイ
ン領域２４の間にＮ型の埋込チャネル層２５を形成して
いる。また、この例では、埋込チャネル２５と半導体基
板２１の表面との間に埋込チャネル２５と反対導電型の
Ｐ型バリア層２６を設けている。このＭＯＳトランジス
タでは、埋込チャネル層２５によってＭＯＳトランジス
タのしきい値電圧が調整されるとともに、駆動するとき
にはバリア層２６は埋込チャネル２５を流れる電流（電
子）に対してポテンシャル障壁となり、電流が基板２１
とゲート酸化膜２２との界面から離れて流れるので、１
／ｆ雑音の発生を有効に抑止できる。また、同様なもの
として特開平３−１５５１５６号公報に示されたものも
ある。
【０００３】ところで、このような埋込チャネルを有す
るＭＯＳトランジスタの製造方法の一例を説明する。図
６は特開平３−１５５１５６号公報に示すされる工程の
うち、関連する部分のみを工程順に示す断面図である。
先ず、図６（ａ）のように、Ｐ型半導体基板３１にＮウ
ェル３２を形成し、ＬＯＣＯＳ法によりフィールド酸化
膜３３を形成する。更に、素子領域にゲート酸化膜３４
を形成し、その上にポリシリコンでゲート電極３５を形
成する。次いで、図６（ｂ）のように、ボロンによりチ
ャネルドープを行い、半導体基板３１の表面よりも深い
位置のＮウェル３２内にＰ型の埋め込みチャネル３６を
形成する。このときの条件は、例えばゲート酸化膜３４
が４００Åの膜厚で、ゲート電極３５が４０００Åの膜
厚としたときに、加速電圧２００ｋｅＶでドーズ量５×
１０11ｃｍ-2である。しかる後、図６（ｃ）のように、
Ｐ型不純物をＮウェル３２に導入してＰ型ソース・ドレ
イン領域３７を形成する。また、層間絶縁膜３８及び配
線３９を形成してＭＯＳトランジスタが完成される。
るＭＯＳトランジスタの製造方法の一例を説明する。図
６は特開平３−１５５１５６号公報に示すされる工程の
うち、関連する部分のみを工程順に示す断面図である。
先ず、図６（ａ）のように、Ｐ型半導体基板３１にＮウ
ェル３２を形成し、ＬＯＣＯＳ法によりフィールド酸化
膜３３を形成する。更に、素子領域にゲート酸化膜３４
を形成し、その上にポリシリコンでゲート電極３５を形
成する。次いで、図６（ｂ）のように、ボロンによりチ
ャネルドープを行い、半導体基板３１の表面よりも深い
位置のＮウェル３２内にＰ型の埋め込みチャネル３６を
形成する。このときの条件は、例えばゲート酸化膜３４
が４００Åの膜厚で、ゲート電極３５が４０００Åの膜
厚としたときに、加速電圧２００ｋｅＶでドーズ量５×
１０11ｃｍ-2である。しかる後、図６（ｃ）のように、
Ｐ型不純物をＮウェル３２に導入してＰ型ソース・ドレ
イン領域３７を形成する。また、層間絶縁膜３８及び配
線３９を形成してＭＯＳトランジスタが完成される。
【０００４】
【発明が解決しようとする課題】このように、同公報に
示された半導体装置の製造方法では厚さ４０００Åのポ
リシリコンのゲート電極３５の上から加速電圧２００ｋ
ｅＶのボロンイオン注入により埋込チャネル３６を形成
している。しかしながら、この製造方法ではゲート酸化
膜３４にダメージを与えてしまい、その絶縁性に関する
信頼性を劣化させるおそれがあることが本願発明者の実
験により判明した。本発明の目的は、ゲート酸化膜の信
頼性を低下させることがない埋込チャネル型のＭＯＳト
ランジスタを有する半導体集積回路装置を提供すること
にある。また、本発明の他の目的は、ゲート酸化膜の信
頼性を低下させることがなく埋込チャネルを有するＭＯ
Ｓトランジスタを含む半導体集積回路装置の製造方法を
提供することにある。
示された半導体装置の製造方法では厚さ４０００Åのポ
リシリコンのゲート電極３５の上から加速電圧２００ｋ
ｅＶのボロンイオン注入により埋込チャネル３６を形成
している。しかしながら、この製造方法ではゲート酸化
膜３４にダメージを与えてしまい、その絶縁性に関する
信頼性を劣化させるおそれがあることが本願発明者の実
験により判明した。本発明の目的は、ゲート酸化膜の信
頼性を低下させることがない埋込チャネル型のＭＯＳト
ランジスタを有する半導体集積回路装置を提供すること
にある。また、本発明の他の目的は、ゲート酸化膜の信
頼性を低下させることがなく埋込チャネルを有するＭＯ
Ｓトランジスタを含む半導体集積回路装置の製造方法を
提供することにある。
【０００５】
【課題を解決するための手段】即ち、本願発明者は厚さ
３３００Åのポリシリコンのゲート電極上から、加速電
圧を変化させてリンイオン注入を行い、ゲート酸化膜の
信頼性を評価する実験を行った。ゲート酸化膜の信頼性
は、絶縁破壊に到るまでに流しうる電荷量ＱBDで評価し
た。なお、ゲート酸化膜の膜厚は２００Åであった。こ
の結果を図７に示す。同図より明らかなように、リンイ
オン注入エネルギＥが２６０〜８００ｋｅＶの範囲でＱ
BDは増加し、８００ｋｅＶでＱBDはほぼ一定となる傾向
があることがわかった。
３３００Åのポリシリコンのゲート電極上から、加速電
圧を変化させてリンイオン注入を行い、ゲート酸化膜の
信頼性を評価する実験を行った。ゲート酸化膜の信頼性
は、絶縁破壊に到るまでに流しうる電荷量ＱBDで評価し
た。なお、ゲート酸化膜の膜厚は２００Åであった。こ
の結果を図７に示す。同図より明らかなように、リンイ
オン注入エネルギＥが２６０〜８００ｋｅＶの範囲でＱ
BDは増加し、８００ｋｅＶでＱBDはほぼ一定となる傾向
があることがわかった。
【０００６】そこで本願発明者は注入イオンの最大濃度
位置Ｘをゲート酸化膜と半導体基板の界面を基準として
基板深さ方向に定義し、リンイオン注入エネルギＥと最
大濃度位置Ｘの関係を調べた。これによれば、Ｅ＝２６
０ｋｅＶのとき、Ｘ≒０、即ちゲート酸化膜と基板の界
面に注入イオンの最大濃度位置があり、Ｅ＝８００ｋｅ
ＶでＸ≒０．３μｍであった。これから、０≦ｘ≦０．
３μｍではＱBDは増加し、ｘ≧０．３でＱBDは一定とな
ることが判明した。また、ボロンイオンについても同様
の傾向があることを本願発明者は確認している。一般に
注入イオンは基板中で正規分布に近い分布となること、
そしてその最大濃度付近に被注入物に与える結晶損傷量
が多いことが判っている。したがって、０≦ｘ≦０．３
μｍでは注入イオンの最大濃度位置がゲート酸化膜から
離れるにつれゲート酸化膜に与えるダメージ量が減少す
るため、ＱBDが向上し、ｘ≧０．３ではその効果が飽和
するものと考えられる。
位置Ｘをゲート酸化膜と半導体基板の界面を基準として
基板深さ方向に定義し、リンイオン注入エネルギＥと最
大濃度位置Ｘの関係を調べた。これによれば、Ｅ＝２６
０ｋｅＶのとき、Ｘ≒０、即ちゲート酸化膜と基板の界
面に注入イオンの最大濃度位置があり、Ｅ＝８００ｋｅ
ＶでＸ≒０．３μｍであった。これから、０≦ｘ≦０．
３μｍではＱBDは増加し、ｘ≧０．３でＱBDは一定とな
ることが判明した。また、ボロンイオンについても同様
の傾向があることを本願発明者は確認している。一般に
注入イオンは基板中で正規分布に近い分布となること、
そしてその最大濃度付近に被注入物に与える結晶損傷量
が多いことが判っている。したがって、０≦ｘ≦０．３
μｍでは注入イオンの最大濃度位置がゲート酸化膜から
離れるにつれゲート酸化膜に与えるダメージ量が減少す
るため、ＱBDが向上し、ｘ≧０．３ではその効果が飽和
するものと考えられる。
【０００７】そこで、本発明の半導体集積回路装置は、
埋込チャネルはその最大濃度が、ゲート酸化膜と基板と
の界面から基板の深さ方向に０．３μｍ以上０．５μｍ
以下の領域に位置し、かつ界面の導電型が埋込チャネル
の導電型と同じ導電型とされている構成とする。また、
本発明の製造方法は、基板の表面にゲート酸化膜とゲー
ト電極を形成した後、チャネル領域に不純物を注入する
工程を有し、この注入に際しては不純物の最大濃度がゲ
ート酸化膜と基板との界面から深さ方向に０．３μｍ以
上０．５μｍ以下の領域に位置するように制御する。例
えば、不純物をイオン注入して埋込チャネルを形成し、
そのイオン注入に際してはＭＯＳトランジスタのソース
・ドレイン領域を形成する際の注入エネルギよりも高エ
ネルギでイオン注入を行うようにする。
埋込チャネルはその最大濃度が、ゲート酸化膜と基板と
の界面から基板の深さ方向に０．３μｍ以上０．５μｍ
以下の領域に位置し、かつ界面の導電型が埋込チャネル
の導電型と同じ導電型とされている構成とする。また、
本発明の製造方法は、基板の表面にゲート酸化膜とゲー
ト電極を形成した後、チャネル領域に不純物を注入する
工程を有し、この注入に際しては不純物の最大濃度がゲ
ート酸化膜と基板との界面から深さ方向に０．３μｍ以
上０．５μｍ以下の領域に位置するように制御する。例
えば、不純物をイオン注入して埋込チャネルを形成し、
そのイオン注入に際してはＭＯＳトランジスタのソース
・ドレイン領域を形成する際の注入エネルギよりも高エ
ネルギでイオン注入を行うようにする。
【０００８】
【作用】埋込チャネルをゲート酸化膜との界面から連続
させ、かつその最大濃度となる位置をゲート酸化膜と基
板の界面から深さ０．３〜０．５μｍの範囲とすること
によりゲート酸化膜の信頼性を向上させることができ
る。このとき、最大濃度が０．３μｍ以下ではゲート酸
化膜に与えるダメージによりゲート酸化膜の信頼性を劣
化させ、０．５以下では埋込チャネルをゲート酸化膜と
基板との界面から連続して形成することが困難で、基板
と同一導電型の埋込チャネルを形成する場合には不都合
になる。
させ、かつその最大濃度となる位置をゲート酸化膜と基
板の界面から深さ０．３〜０．５μｍの範囲とすること
によりゲート酸化膜の信頼性を向上させることができ
る。このとき、最大濃度が０．３μｍ以下ではゲート酸
化膜に与えるダメージによりゲート酸化膜の信頼性を劣
化させ、０．５以下では埋込チャネルをゲート酸化膜と
基板との界面から連続して形成することが困難で、基板
と同一導電型の埋込チャネルを形成する場合には不都合
になる。
【０００９】
【実施例】本発明をエンハンスメント型トランジスタを
用いるＮＯＲ型のマスクＲＯＭに適用した実施例を図１
に示す。図１（ａ）〜（ｄ）は製造工程順に示す断面図
である。先ず、図１（ａ）に示すように、Ｐ型のシリコ
ン基板１にＬＯＣＯＳ法を用いて厚さ３０００〜８００
０Åのフィ−ルド酸化膜２を形成し、更にトランジスタ
を形成する素子領域上に厚さ数百Åのシリコン酸化膜３
を形成する。そして、シリコン基板１と逆導電型である
Ｎ型不純物としてヒ素またはリンを１０12ｃｍ-2程度、
５０〜１００ｋｅＶの注入条件でイオン注入する。この
イオン注入はトランジスタのしきい値電圧Ｖthを調整す
るためのものであり、ここでは形成するしきい値電圧を
低くする。
用いるＮＯＲ型のマスクＲＯＭに適用した実施例を図１
に示す。図１（ａ）〜（ｄ）は製造工程順に示す断面図
である。先ず、図１（ａ）に示すように、Ｐ型のシリコ
ン基板１にＬＯＣＯＳ法を用いて厚さ３０００〜８００
０Åのフィ−ルド酸化膜２を形成し、更にトランジスタ
を形成する素子領域上に厚さ数百Åのシリコン酸化膜３
を形成する。そして、シリコン基板１と逆導電型である
Ｎ型不純物としてヒ素またはリンを１０12ｃｍ-2程度、
５０〜１００ｋｅＶの注入条件でイオン注入する。この
イオン注入はトランジスタのしきい値電圧Ｖthを調整す
るためのものであり、ここでは形成するしきい値電圧を
低くする。
【００１０】次に、図示しないが弗酸緩衝溶液に浸して
シリコン酸化膜３をエッチング除去してから、再び素子
領域上に厚さ２００Åのゲート用のシリコン酸化膜４を
形成する。そして、図１（ｂ）のように、このゲート酸
化膜４上にＣＶＤ法によりポリシリコンを厚さ３３００
Å堆積させ、フォトレジストを利用したフォトリソグラ
フィ技術により所要パターンのゲート電極５を形成す
る。次いで、ヒ素を１０15ｃｍ-2程度、７０ｋｅＶの注
入条件でイオン注入し、熱処理を施してソ−ス，ドレイ
ンとしてのＮ型拡散層６を形成する。
シリコン酸化膜３をエッチング除去してから、再び素子
領域上に厚さ２００Åのゲート用のシリコン酸化膜４を
形成する。そして、図１（ｂ）のように、このゲート酸
化膜４上にＣＶＤ法によりポリシリコンを厚さ３３００
Å堆積させ、フォトレジストを利用したフォトリソグラ
フィ技術により所要パターンのゲート電極５を形成す
る。次いで、ヒ素を１０15ｃｍ-2程度、７０ｋｅＶの注
入条件でイオン注入し、熱処理を施してソ−ス，ドレイ
ンとしてのＮ型拡散層６を形成する。
【００１１】次に、図１（ｃ）に示すように書込トラン
ジスタ（エンハンスメント型）にする領域を選択的に露
出させるようフォトレジストをパターン形成して書込マ
スク７を形成し、これをマスクとしてシリコン基板１と
同一導電型不純物であるボロンを２×１０13ｃｍ-2程
度、３００〜５００ｋｅＶの注入条件でイオン注入し、
熱処理を施す。これにより図１（ｄ）に示すように、ゲ
ート酸化膜４とシリコン基板１との界面から深さ方向に
連続されたＰ型の書込イオン注入層からなる埋込チャネ
ル８が形成される。しかる後、図示を省略するが、層間
絶縁膜や配線などを形成してＮＯＲ型のマスクＲＯＭが
完成する。したがって、この書込トランジスタではＰ型
の埋込チャネル８が形成されることにより、そのしきい
値電圧Ｖthが非書込トランジスタのしきい値電圧Ｖthに
比較して高められる。このしきい値電圧の違いを利用す
ることでマクスＲＯＭとして動作させることができるの
は言うまでもない。
ジスタ（エンハンスメント型）にする領域を選択的に露
出させるようフォトレジストをパターン形成して書込マ
スク７を形成し、これをマスクとしてシリコン基板１と
同一導電型不純物であるボロンを２×１０13ｃｍ-2程
度、３００〜５００ｋｅＶの注入条件でイオン注入し、
熱処理を施す。これにより図１（ｄ）に示すように、ゲ
ート酸化膜４とシリコン基板１との界面から深さ方向に
連続されたＰ型の書込イオン注入層からなる埋込チャネ
ル８が形成される。しかる後、図示を省略するが、層間
絶縁膜や配線などを形成してＮＯＲ型のマスクＲＯＭが
完成する。したがって、この書込トランジスタではＰ型
の埋込チャネル８が形成されることにより、そのしきい
値電圧Ｖthが非書込トランジスタのしきい値電圧Ｖthに
比較して高められる。このしきい値電圧の違いを利用す
ることでマクスＲＯＭとして動作させることができるの
は言うまでもない。
【００１２】ここで、前記した書込トランジスタの埋込
チャネル８の形成に際しては、イオン注入電圧を３００
〜５００ｋｅＶに設定していることにより、シリコン基
板１に注入されるボロンの最大濃度がゲート酸化膜４と
シリコン基板１との界面より０．３〜０．５μｍ内の深
さに位置される。したがって、形成された埋込チャネル
８の濃度分布は、図２に示されるように、ゲート酸化膜
４とシリコン基板１の界面から０．３〜０．５μｍの深
さ位置に最大濃度がある。
チャネル８の形成に際しては、イオン注入電圧を３００
〜５００ｋｅＶに設定していることにより、シリコン基
板１に注入されるボロンの最大濃度がゲート酸化膜４と
シリコン基板１との界面より０．３〜０．５μｍ内の深
さに位置される。したがって、形成された埋込チャネル
８の濃度分布は、図２に示されるように、ゲート酸化膜
４とシリコン基板１の界面から０．３〜０．５μｍの深
さ位置に最大濃度がある。
【００１３】このように、埋込チャネル８の最大濃度が
０．３〜０．５μｍの範囲にあることにより、ゲート酸
化膜４の信頼性を高めることが可能となる。即ち、最大
濃度が０．３μｍ以下、即ちゲート酸化膜４に近接する
位置にあるときにはダメージによりゲート酸化膜４の信
頼性が劣化される。逆に、最大濃度が０．５μｍ以上、
即ちより深い位置にあるときには埋込チャネル８をゲー
ト酸化膜４とシリコン基板１との界面から連続して形成
することが困難になり、前記したしきい値電圧を制御す
ることが難しくなる。因みに、図３に従来と本発明の各
ＭＯＳトランジスタにおけるＱBDを示すと、従来のゲー
ト酸化膜のＱBDを１とすると、本発明ではこれを２に向
上させることが可能となる。
０．３〜０．５μｍの範囲にあることにより、ゲート酸
化膜４の信頼性を高めることが可能となる。即ち、最大
濃度が０．３μｍ以下、即ちゲート酸化膜４に近接する
位置にあるときにはダメージによりゲート酸化膜４の信
頼性が劣化される。逆に、最大濃度が０．５μｍ以上、
即ちより深い位置にあるときには埋込チャネル８をゲー
ト酸化膜４とシリコン基板１との界面から連続して形成
することが困難になり、前記したしきい値電圧を制御す
ることが難しくなる。因みに、図３に従来と本発明の各
ＭＯＳトランジスタにおけるＱBDを示すと、従来のゲー
ト酸化膜のＱBDを１とすると、本発明ではこれを２に向
上させることが可能となる。
【００１４】図４は本発明の実施例２を示しており、こ
こではディプリッション型トランジスタを用いるＮＡＮ
Ｄ型のマスクＲＯＭに本発明を適用した例を示してい
る。図４（ａ）〜（ｃ）は製造工程順に示す断面図であ
る。先ず、図４（ａ）の工程は図１（ａ）及び（ｂ）と
同様の工程が完了された状態を示しており、Ｐ型のシリ
コン基板１１の表面にフィールド酸化膜１２、ゲート酸
化膜１４、ゲート電極１５を形成し、かつソース，ドレ
インとなるＮ型拡散層１６を形成する。
こではディプリッション型トランジスタを用いるＮＡＮ
Ｄ型のマスクＲＯＭに本発明を適用した例を示してい
る。図４（ａ）〜（ｃ）は製造工程順に示す断面図であ
る。先ず、図４（ａ）の工程は図１（ａ）及び（ｂ）と
同様の工程が完了された状態を示しており、Ｐ型のシリ
コン基板１１の表面にフィールド酸化膜１２、ゲート酸
化膜１４、ゲート電極１５を形成し、かつソース，ドレ
インとなるＮ型拡散層１６を形成する。
【００１５】次に、図４（ｂ）に示すように書込トラン
ジスタ（ディプリッション型）にする領域を選択的に露
出させるようフォトレジストを塗布、露光、現像して書
込マスク１７を形成し、シリコン基板１１と逆導電型不
純物であるリンを２×１０13ｃｍ-2程度、０．８〜１Ｍ
ｅＶの注入条件でイオン注入する。しかる後、図４
（ｃ）に示すように、熱処理を施すことにより、ゲート
酸化膜１４とシリコン基板１１の界面から所定の深さま
で連続したＮ型の書込イオン注入層からなる埋込チャネ
ル１８を形成する。この埋込チャネル１８により書込ト
ランジスタのしきい値電圧Ｖthが非書込トランジスタの
しきい値よりも低下される。その後に、層間絶縁膜や配
線を形成してＮＡＮＤ型のマスクＲＯＭが完成されるこ
とは言うまでもない。また、書込トランジスタと非書込
トランジスタのしきい値電圧の相違によりマスクＲＯＭ
として動作させることができるのは勿論である。
ジスタ（ディプリッション型）にする領域を選択的に露
出させるようフォトレジストを塗布、露光、現像して書
込マスク１７を形成し、シリコン基板１１と逆導電型不
純物であるリンを２×１０13ｃｍ-2程度、０．８〜１Ｍ
ｅＶの注入条件でイオン注入する。しかる後、図４
（ｃ）に示すように、熱処理を施すことにより、ゲート
酸化膜１４とシリコン基板１１の界面から所定の深さま
で連続したＮ型の書込イオン注入層からなる埋込チャネ
ル１８を形成する。この埋込チャネル１８により書込ト
ランジスタのしきい値電圧Ｖthが非書込トランジスタの
しきい値よりも低下される。その後に、層間絶縁膜や配
線を形成してＮＡＮＤ型のマスクＲＯＭが完成されるこ
とは言うまでもない。また、書込トランジスタと非書込
トランジスタのしきい値電圧の相違によりマスクＲＯＭ
として動作させることができるのは勿論である。
【００１６】ここで、書込トランジスタの埋込チャネル
１８を形成する際のイオン注入では、注入エネルギを
０．８〜１ＭｅＶとすることにより、リンの最大濃度が
ゲート酸化膜１４とシリコン基板１１との界面より深さ
方向に０．３〜０．５μｍ内に位置される。したがっ
て、埋込チャネル１８の濃度分布は、図２に示した場合
と略同じになる。このように、埋込チャネル１８の最大
濃度を０．３〜０．５μｍの範囲にすることにより、ゲ
ート酸化膜１４の信頼性を高めることができるのは実施
例１の場合と同じである。
１８を形成する際のイオン注入では、注入エネルギを
０．８〜１ＭｅＶとすることにより、リンの最大濃度が
ゲート酸化膜１４とシリコン基板１１との界面より深さ
方向に０．３〜０．５μｍ内に位置される。したがっ
て、埋込チャネル１８の濃度分布は、図２に示した場合
と略同じになる。このように、埋込チャネル１８の最大
濃度を０．３〜０．５μｍの範囲にすることにより、ゲ
ート酸化膜１４の信頼性を高めることができるのは実施
例１の場合と同じである。
【００１７】なお、前記各実施例では本発明をマスクＲ
ＯＭの書込トランジスタに適用した例を示しているが、
一般的に所定のしきい値電圧のＭＯＳトランジスタを形
成するために埋込チャネルを形成する際には本発明の半
導体集積回路装置や製造方法を同様に適用することが可
能であり、この場合でもゲート酸化膜の信頼性を向上す
ることができる。なお、埋込チャネルを本発明の深さ位
置に形成する条件は、ゲート酸化膜の厚さ、ゲート電極
の材質や厚さ等によって相違するため、その都度適切な
条件で行うことが必要である。
ＯＭの書込トランジスタに適用した例を示しているが、
一般的に所定のしきい値電圧のＭＯＳトランジスタを形
成するために埋込チャネルを形成する際には本発明の半
導体集積回路装置や製造方法を同様に適用することが可
能であり、この場合でもゲート酸化膜の信頼性を向上す
ることができる。なお、埋込チャネルを本発明の深さ位
置に形成する条件は、ゲート酸化膜の厚さ、ゲート電極
の材質や厚さ等によって相違するため、その都度適切な
条件で行うことが必要である。
【００１８】
【発明の効果】以上説明したように本発明は、埋込チャ
ネルの最大濃度をゲート酸化膜と基板との界面から基板
深さ方向に０．３〜０．５μｍの位置とし、かつ界面の
導電型が埋込チャネルの導電型と同じ導電型とされてい
る構成とすることにより、製造時におけるイオン注入条
件によってもゲート酸化膜にダメージを与えることが少
なくなり、ゲート酸化膜の信頼性を向上させることがで
きる効果がある。
ネルの最大濃度をゲート酸化膜と基板との界面から基板
深さ方向に０．３〜０．５μｍの位置とし、かつ界面の
導電型が埋込チャネルの導電型と同じ導電型とされてい
る構成とすることにより、製造時におけるイオン注入条
件によってもゲート酸化膜にダメージを与えることが少
なくなり、ゲート酸化膜の信頼性を向上させることがで
きる効果がある。
【図１】本発明の実施例１を製造工程順に示す断面図で
ある。
ある。
【図２】実施例１におけるイオン注入層の濃度分布を示
す図である。
す図である。
【図３】本発明と従来のゲート酸化膜におけるＱBDを示
す図である。
す図である。
【図４】本発明の実施例２を製造工程順に示す断面図で
ある。
ある。
【図５】従来提案されている埋込チャネル型ＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図６】従来の埋込チャネル型ＭＯＳトランジスタの製
造方法の一例を工程順に示す断面図である。
造方法の一例を工程順に示す断面図である。
【図７】イオン注入エネルギ及び最大濃度位置とＱBDと
の関係を示す図である。
の関係を示す図である。
１，１１ シリコン基板 ４，１４ ゲート酸化膜 ５，１５ ゲート電極 ６，１６ Ｎ型拡散層（ソース・ドレイン） ８，１８ 埋込チャネル
Claims (3)
- 【請求項１】半導体基板に、埋込チャネルを有するＭＯ
Ｓトランジスタが形成された半導体集積回路装置におい
て、前記埋込チャネルを構成する不純物は前記ＭＯＳト
ランジスタのゲート酸化膜と前記半導体基板との界面か
ら深さ方向に連続して存在し、その不純物の最大濃度領
域は前記界面から０．３μｍ以上０．５μｍ以下である
領域の前記半導体基板に存在し、前記埋込チャネルを有
するＭＯＳトランジスタと有しないＭＯＳトランジスタ
との閾値は異なることを特徴とする半導体集積回路装
置。 - 【請求項２】半導体基板に、埋込チャネルを有するＭＯ
Ｓトランジスタを形成する半導体集積回路装置の製造方
法において、前記半導体基板にゲート酸化膜とゲート電
極とを形成する工程と、前記工程の後に、前記ゲート酸
化膜と前記半導体基板との界面から深さ方向に連続して
分布するように不純物を注入し、その不純物の最大濃度
領域が前記界面から０．３μｍ以上０．５μｍ以下に位
置するように前記埋込チャネルを形成する工程とを含む
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】前記埋込チャネルを形成する工程におい
て、前記不純物の注入はイオン注入であり、そのイオン
注入エネルギーは前記ＭＯＳトランジスタのソース・ド
レイン領域を形成するためのイオン注入エネルギーより
も高エネルギーであることを特徴とする、請求項２記載
の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252329A JP2880885B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252329A JP2880885B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786588A JPH0786588A (ja) | 1995-03-31 |
| JP2880885B2 true JP2880885B2 (ja) | 1999-04-12 |
Family
ID=17235755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252329A Expired - Fee Related JP2880885B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880885B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186261A (ja) * | 2004-12-28 | 2006-07-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539910B2 (ja) * | 1972-05-27 | 1980-10-14 |
-
1993
- 1993-09-14 JP JP5252329A patent/JP2880885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786588A (ja) | 1995-03-31 |
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