JPH0552069B2 - - Google Patents
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- JPH0552069B2 JPH0552069B2 JP56098203A JP9820381A JPH0552069B2 JP H0552069 B2 JPH0552069 B2 JP H0552069B2 JP 56098203 A JP56098203 A JP 56098203A JP 9820381 A JP9820381 A JP 9820381A JP H0552069 B2 JPH0552069 B2 JP H0552069B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り特に、高
性能の微細MOSトランジスタの製造方法に関す
る。
性能の微細MOSトランジスタの製造方法に関す
る。
近時、リソグラフイ及びエツチング技術の進歩
に伴いMOSトランジスタはますます微細化され
ている。この様に微細化が進み、特にトランジス
タのチヤネル長が短くなると、それに伴つてトラ
ンジスタの閾値が低くなる、いわゆるシヨートチ
ヤネル効果が生じる。又、チヤネル長の短いトラ
ンジスタではシリコン表面に形成された反転層
（チヤネル）を流れる電流丈でなく、基板中をソ
ースからドレインへ直接流れるいわゆるパンチ・
スルー電流が流れるなどゲート電位で制御出来な
い電流成分が増加する。この様な問題を解決する
為現在ではトランジスタのチヤネル領域のドーピ
ングレベルをイオン注入によつて増やすことによ
りシヨートチヤネル効果の抑制、パンチスルー防
止を行つている。
に伴いMOSトランジスタはますます微細化され
ている。この様に微細化が進み、特にトランジス
タのチヤネル長が短くなると、それに伴つてトラ
ンジスタの閾値が低くなる、いわゆるシヨートチ
ヤネル効果が生じる。又、チヤネル長の短いトラ
ンジスタではシリコン表面に形成された反転層
（チヤネル）を流れる電流丈でなく、基板中をソ
ースからドレインへ直接流れるいわゆるパンチ・
スルー電流が流れるなどゲート電位で制御出来な
い電流成分が増加する。この様な問題を解決する
為現在ではトランジスタのチヤネル領域のドーピ
ングレベルをイオン注入によつて増やすことによ
りシヨートチヤネル効果の抑制、パンチスルー防
止を行つている。
以下第１図ａ〜ｄに従つて従来の製造方法につ
いて説明する。例えば50Ω・cmのＰ型シリコン基
板１０１上の素子分離領域にフイールド酸化膜１
０２、ゲート酸化膜１０３をそれぞれ例えば7000
Å、300Å形成する。次に、ボロンイオンを例え
ば50KeVの加速電圧で１×1012cm-2イオン注入す
ることにより基板表面のチヤネル領域にボロン濃
度の比較的高い領域１０４を形成する（第１図
ａ）。次に第２図ｂの様にリンをドープした多結
晶シリコン１０５を全面に堆積する。そしてゲー
トとなる部分にのみ多結晶シリコンを残して他を
エツチング除去しこのゲート部に残した多結晶シ
リコン１０６をマスクとしてゲート酸化膜をエツ
チング除去し且つ、例えばAsが50KeVで３×
1015cm-2イオン注入されてソース及びドレイン１
０７が形成される（第１図ｃ）。次に例えば
CVDSiO2よりなる絶縁層１０８、コンタクトホ
ール１０９Al配線１１０、PSG膜１１２等が順
次形成されてMOSトランジスタが完成される
（第１図ｄ）。以上の工程に従つて形成したMOS
トランジスタのゲート下の領域１１１即ちチヤネ
ル領域の不純物濃度の分布を深さｘ（μｍ）の関
数として示したのが第２図ａである。図から明ら
かな様にシリコン表面より0.4μ程度の深さまでボ
ロン濃度が２〜３×1016cm-3になつている。これ
によつてシヨートチヤネル効果、パンチスルー電
流などを極めて効果的に防止することが出来る。
第２図ｂはソース・ドレイン部１０７に於ける不
純物分布を示す同様の図である。Asと先述Ｂの
分布曲線がｘ≒0.3μｍで交叉しているがこれが
PN接合面の位置（xj）である。このxjに於ける
ボロン濃度は約２〜３×1016cm-3と極めて高く、
従つて、この部分での空乏層の幅はバイアスが
0Vの場合に約0.3μｍと非常に小さい。これはPN
接合の空乏層容量を非常に大きくし素子の動作速
度を著ろしく減じる結果となる。又、ドレイン空
乏層内での電界が大きくなり、ホツトエレクトロ
ンの発生率が増大する。このホツトエレクトロン
はゲート酸化膜にトラツプされて、MOSトラン
ジスタの閾値をシフトさせたり、又基板へ流れ出
してダイナミツク・メモリの記憶内容を変えるな
ど信頼性上多大な問題を引き起こす。
いて説明する。例えば50Ω・cmのＰ型シリコン基
板１０１上の素子分離領域にフイールド酸化膜１
０２、ゲート酸化膜１０３をそれぞれ例えば7000
Å、300Å形成する。次に、ボロンイオンを例え
ば50KeVの加速電圧で１×1012cm-2イオン注入す
ることにより基板表面のチヤネル領域にボロン濃
度の比較的高い領域１０４を形成する（第１図
ａ）。次に第２図ｂの様にリンをドープした多結
晶シリコン１０５を全面に堆積する。そしてゲー
トとなる部分にのみ多結晶シリコンを残して他を
エツチング除去しこのゲート部に残した多結晶シ
リコン１０６をマスクとしてゲート酸化膜をエツ
チング除去し且つ、例えばAsが50KeVで３×
1015cm-2イオン注入されてソース及びドレイン１
０７が形成される（第１図ｃ）。次に例えば
CVDSiO2よりなる絶縁層１０８、コンタクトホ
ール１０９Al配線１１０、PSG膜１１２等が順
次形成されてMOSトランジスタが完成される
（第１図ｄ）。以上の工程に従つて形成したMOS
トランジスタのゲート下の領域１１１即ちチヤネ
ル領域の不純物濃度の分布を深さｘ（μｍ）の関
数として示したのが第２図ａである。図から明ら
かな様にシリコン表面より0.4μ程度の深さまでボ
ロン濃度が２〜３×1016cm-3になつている。これ
によつてシヨートチヤネル効果、パンチスルー電
流などを極めて効果的に防止することが出来る。
第２図ｂはソース・ドレイン部１０７に於ける不
純物分布を示す同様の図である。Asと先述Ｂの
分布曲線がｘ≒0.3μｍで交叉しているがこれが
PN接合面の位置（xj）である。このxjに於ける
ボロン濃度は約２〜３×1016cm-3と極めて高く、
従つて、この部分での空乏層の幅はバイアスが
0Vの場合に約0.3μｍと非常に小さい。これはPN
接合の空乏層容量を非常に大きくし素子の動作速
度を著ろしく減じる結果となる。又、ドレイン空
乏層内での電界が大きくなり、ホツトエレクトロ
ンの発生率が増大する。このホツトエレクトロン
はゲート酸化膜にトラツプされて、MOSトラン
ジスタの閾値をシフトさせたり、又基板へ流れ出
してダイナミツク・メモリの記憶内容を変えるな
ど信頼性上多大な問題を引き起こす。
本発明は上記事情に鑑みて為されたもので、ゲ
ート電極層を少なくとも有する被膜を選択的に形
成した後、基板と同導電型の不純物をイオン注入
して前記被膜下の基板及びソース、ドレイン下に
基板と同導電型の不純物層を形成することによつ
てソース・ドレインの領域の基板に深くイオン注
入が行なえる様にし、シヨートチヤネル効果、パ
ンテスルーを防止しつつ動作速度、信頼性の改善
を図る様にした半導体装置の製造方法を提供する
ものである。
ート電極層を少なくとも有する被膜を選択的に形
成した後、基板と同導電型の不純物をイオン注入
して前記被膜下の基板及びソース、ドレイン下に
基板と同導電型の不純物層を形成することによつ
てソース・ドレインの領域の基板に深くイオン注
入が行なえる様にし、シヨートチヤネル効果、パ
ンテスルーを防止しつつ動作速度、信頼性の改善
を図る様にした半導体装置の製造方法を提供する
ものである。
以下本発明の一実施例を第３図ａ〜ｃを用いて
説明する。例えば第３図ａの様に比抵抗50Ω・
cm、Ｐ型のシリコン基板３０１の１００面上にフ
イールド酸化膜３０２を形成した後、例えばゲー
ト酸化膜３０３を厚さ約300Å、リンをドープし
た多結晶シリコンからなるゲート電極３０４を例
えば5000Å選択的に形成する。次いで例えば第１
の不純物として基板と反対導電型のAsを50KeV
で３×1015cm-2イオン注入することによりソー
ス・ドレイン３０５を形成する。この後例えば
1000℃の炉に於てN2雰囲気で約20分熱アニール
するとイオン注入によつて生じたソース・ドレイ
ン部の結晶欠陥が回復し、再び単結晶シリコンと
なりAsが活性化される。次に第３図ｂに示した
如く基板と同導電型の第２の不純物例えばボロン
を300KeVで１×1012cm-2をウエハー全面にイオ
ン注入する。この時に例えばイオン注入の方向を
基板シリコンの結晶軸方向である１００方向に一
致させて行ういわゆるチヤネリング・イオン注入
を行うと、単結晶シリコンの露出しているソー
ス・ドレイン部ではシリコン表面下約1μｍのと
ころに分布のピークを持つ様なボロンの分布３０
６が得られる。一方、多結晶シリコンゲート３０
４部ではチヤネリングを生じない為ゲート絶縁膜
直下の部分３０７にのみボロンのイオン注入層が
出来る。次いでウエハーを例えば900℃で約30分
例えばN2雰囲気中でアニールする。以下は、従
来例第１図ｄで述べたものと同様の工程でMOS
トランジスタが完成される（第３図ｃ）。かかる
装置は、例えば基板３０１及びソースを接地、ド
レインに＋5Vを印加し、ゲート３０４には０又
は＋5Vを印加して使用される。
説明する。例えば第３図ａの様に比抵抗50Ω・
cm、Ｐ型のシリコン基板３０１の１００面上にフ
イールド酸化膜３０２を形成した後、例えばゲー
ト酸化膜３０３を厚さ約300Å、リンをドープし
た多結晶シリコンからなるゲート電極３０４を例
えば5000Å選択的に形成する。次いで例えば第１
の不純物として基板と反対導電型のAsを50KeV
で３×1015cm-2イオン注入することによりソー
ス・ドレイン３０５を形成する。この後例えば
1000℃の炉に於てN2雰囲気で約20分熱アニール
するとイオン注入によつて生じたソース・ドレイ
ン部の結晶欠陥が回復し、再び単結晶シリコンと
なりAsが活性化される。次に第３図ｂに示した
如く基板と同導電型の第２の不純物例えばボロン
を300KeVで１×1012cm-2をウエハー全面にイオ
ン注入する。この時に例えばイオン注入の方向を
基板シリコンの結晶軸方向である１００方向に一
致させて行ういわゆるチヤネリング・イオン注入
を行うと、単結晶シリコンの露出しているソー
ス・ドレイン部ではシリコン表面下約1μｍのと
ころに分布のピークを持つ様なボロンの分布３０
６が得られる。一方、多結晶シリコンゲート３０
４部ではチヤネリングを生じない為ゲート絶縁膜
直下の部分３０７にのみボロンのイオン注入層が
出来る。次いでウエハーを例えば900℃で約30分
例えばN2雰囲気中でアニールする。以下は、従
来例第１図ｄで述べたものと同様の工程でMOS
トランジスタが完成される（第３図ｃ）。かかる
装置は、例えば基板３０１及びソースを接地、ド
レインに＋5Vを印加し、ゲート３０４には０又
は＋5Vを印加して使用される。
本発明によるチヤネル部分３０７のボロンの濃
度分布は、第４図ａに示した如くなつており従来
例の場合と同様にシヨートチヤネル効果及びパン
チスルー現象が効果的に押さえられている。然
し、ソース・ドレイン部に於ける不純物分布は第
４図ｂに示した如く、従来例（第２図ｂ）とは非
常に異つている。つまりxj（0.3μｍ）に於ける
ボロンの濃度が約２〜３×1014cm-3と従来例にく
らべて２ケタ以上も低くなつているのが大きな特
徴である。これは第３図ｂの工程でボロンを
300KeVという高いエネルギでしかも、チヤネリ
ングイオン注入したためSi表面から約1μｍという
深いところに分布のピークが来たことによる。こ
の場合ドレインのPN接合にかかるバイアス0Vで
の空乏層幅は約0.9〜1.2μｍであり、従来例（0.3μ
ｍ）の約３〜４倍となりこの為空乏層容量は約1/
３〜1/4に小さくすることが出来た。つまり、空乏
層容量に起因する信号伝播の遅延は従来例の約1/
３〜1/4に減少させることが出来た。
度分布は、第４図ａに示した如くなつており従来
例の場合と同様にシヨートチヤネル効果及びパン
チスルー現象が効果的に押さえられている。然
し、ソース・ドレイン部に於ける不純物分布は第
４図ｂに示した如く、従来例（第２図ｂ）とは非
常に異つている。つまりxj（0.3μｍ）に於ける
ボロンの濃度が約２〜３×1014cm-3と従来例にく
らべて２ケタ以上も低くなつているのが大きな特
徴である。これは第３図ｂの工程でボロンを
300KeVという高いエネルギでしかも、チヤネリ
ングイオン注入したためSi表面から約1μｍという
深いところに分布のピークが来たことによる。こ
の場合ドレインのPN接合にかかるバイアス0Vで
の空乏層幅は約0.9〜1.2μｍであり、従来例（0.3μ
ｍ）の約３〜４倍となりこの為空乏層容量は約1/
３〜1/4に小さくすることが出来た。つまり、空乏
層容量に起因する信号伝播の遅延は従来例の約1/
３〜1/4に減少させることが出来た。
又この様に空乏層幅が増大した為、空乏層内で
の電界も小さくなりホツトエレクトロンの発生率
も大幅に減少することが出来た。又第３図ｃより
明らかな様にソース及びドレイン３０５領域がボ
ロンの高濃度不純物層３０６，３０７でとり囲ま
れた構造になつておりこれがドレイン領域で発生
したホツトエレクトロンに対してポテンシヤル・
バリヤを形成して基板に流れ込むのを妨ぐ為、ダ
イナミツク・メモリの誤動作などの問題を非常に
有効に防止できるようになつた。
の電界も小さくなりホツトエレクトロンの発生率
も大幅に減少することが出来た。又第３図ｃより
明らかな様にソース及びドレイン３０５領域がボ
ロンの高濃度不純物層３０６，３０７でとり囲ま
れた構造になつておりこれがドレイン領域で発生
したホツトエレクトロンに対してポテンシヤル・
バリヤを形成して基板に流れ込むのを妨ぐ為、ダ
イナミツク・メモリの誤動作などの問題を非常に
有効に防止できるようになつた。
以上の様に本発明によるとシヨートチヤネル効
果やパンチスルー電流の発生など素子微細化とと
もに生じる重大な問題を解決出来る丈でなく、ソ
ース・ドレインの空乏層容量を小さくして素子の
動作速度を改善出来る他、素子の信頼性を大幅に
向上させられるなど数々のすぐれた特徴を有して
いることが分る。
果やパンチスルー電流の発生など素子微細化とと
もに生じる重大な問題を解決出来る丈でなく、ソ
ース・ドレインの空乏層容量を小さくして素子の
動作速度を改善出来る他、素子の信頼性を大幅に
向上させられるなど数々のすぐれた特徴を有して
いることが分る。
又、ソース・ドレイン形成の為のイオン注入を
行つてからボロンのイオン注入を行つたがこれら
の順序を入れかえても何らさしつかえはない。
又、ゲート電極をパターニングした時のマスクを
残してイオン注入を行なつても良く、即ちゲート
電極層を少なくとも有する被膜であれば良い。又
イオン注入層をアニールする方法として炉による
熱アニールの場合のみを述べたがこれはいわゆる
レーザアニールでもよい。ボロン、Asのイオン
注入後レーザアニールのみを用いると濃度分布の
変化がほとんどなく非常に制御よくこの技術を用
いることができる。又上記実施例ではＰ型の１０
０ウエハーを例に説明したがその他いかなる面方
位を用いても又Ｎ型ウエハーを用いてもよい。又
不純物イオンはAs、Ｂに限らず第１のイオンが
基板と反対導伝型、第２のイオンが基板と同導伝
型であれば何でもよい。又ゲート電極材料もポリ
シリコンに限らずシリサイド、メタルその他いか
なる材料を用いても本発明の主旨を免脱するもの
ではない。
行つてからボロンのイオン注入を行つたがこれら
の順序を入れかえても何らさしつかえはない。
又、ゲート電極をパターニングした時のマスクを
残してイオン注入を行なつても良く、即ちゲート
電極層を少なくとも有する被膜であれば良い。又
イオン注入層をアニールする方法として炉による
熱アニールの場合のみを述べたがこれはいわゆる
レーザアニールでもよい。ボロン、Asのイオン
注入後レーザアニールのみを用いると濃度分布の
変化がほとんどなく非常に制御よくこの技術を用
いることができる。又上記実施例ではＰ型の１０
０ウエハーを例に説明したがその他いかなる面方
位を用いても又Ｎ型ウエハーを用いてもよい。又
不純物イオンはAs、Ｂに限らず第１のイオンが
基板と反対導伝型、第２のイオンが基板と同導伝
型であれば何でもよい。又ゲート電極材料もポリ
シリコンに限らずシリサイド、メタルその他いか
なる材料を用いても本発明の主旨を免脱するもの
ではない。
第１図ａ〜ｄは従来例を示す工程断面図、第２
図ａはチヤネル領域、第２図ｂはソース・ドレイ
ン領域の不純物分布を示す従来例の図、第３図ａ
〜ｃは本発明の一実施例を示す工程断面図、第４
図ａ、第４図ｂはそれぞれ本発明の一実施例に於
けるチヤネル領域及びソース・ドレイン部の不純
物分布を示す図である。 図に於いて、１０１，３０１……シリコン基
板、１０２，３０２……フイールド酸化膜、１０
５，３０４……多結晶シリコン、１０７，３０５
……ソース・ドレイン、１０４，３０６，３０７
……ボロンの高濃度不純物層。
図ａはチヤネル領域、第２図ｂはソース・ドレイ
ン領域の不純物分布を示す従来例の図、第３図ａ
〜ｃは本発明の一実施例を示す工程断面図、第４
図ａ、第４図ｂはそれぞれ本発明の一実施例に於
けるチヤネル領域及びソース・ドレイン部の不純
物分布を示す図である。 図に於いて、１０１，３０１……シリコン基
板、１０２，３０２……フイールド酸化膜、１０
５，３０４……多結晶シリコン、１０７，３０５
……ソース・ドレイン、１０４，３０６，３０７
……ボロンの高濃度不純物層。
Claims (1)
- １ 半導体基板表面にゲート絶縁膜を介してゲー
ト電極層を少なくとも有する被膜を選択的に形成
し、この被膜をマスクとして基板と反対導電型の
第１の不純物を導入してソース、ドレインを形成
する半導体装置の製造方法に於いて、前記被膜を
選択的に形成した後、基板と同導電型の第２の不
純物をチヤネリングイオン注入により、第１の不
純物の濃度分布のピークの位置が第２の不純物の
濃度分布のピークの位置よりも基板表面に近く設
置されるようにイオン注入して、前記被膜下の基
板及びソース、ドレイン下に基板同導電型の不純
物層を形成する事を特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9820381A JPS582067A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9820381A JPS582067A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582067A JPS582067A (ja) | 1983-01-07 |
| JPH0552069B2 true JPH0552069B2 (ja) | 1993-08-04 |
Family
ID=14213434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9820381A Granted JPS582067A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582067A (ja) |
Families Citing this family (6)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138178A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Field-defect semiconductor device |
-
1981
- 1981-06-26 JP JP9820381A patent/JPS582067A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138178A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Field-defect semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS582067A (ja) | 1983-01-07 |
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