JP5811556B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5811556B2
JP5811556B2 JP2011060464A JP2011060464A JP5811556B2 JP 5811556 B2 JP5811556 B2 JP 5811556B2 JP 2011060464 A JP2011060464 A JP 2011060464A JP 2011060464 A JP2011060464 A JP 2011060464A JP 5811556 B2 JP5811556 B2 JP 5811556B2
Authority
JP
Japan
Prior art keywords
region
resist
ion implantation
gate electrode
eleventh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011060464A
Other languages
English (en)
Other versions
JP2012199264A (ja
Inventor
中島　嘉樹
嘉樹 中島
世良　博
博 世良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2011060464A priority Critical patent/JP5811556B2/ja
Publication of JP2012199264A publication Critical patent/JP2012199264A/ja
Application granted granted Critical
Publication of JP5811556B2 publication Critical patent/JP5811556B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体装置の製造方法に関する。
従来、例えば、特許文献１に記載されているように、ハーフトーンマスクを用い、半導体膜の上に、２種の厚さを持つレジストを形成し、エッチングと不純物注入を行うことで、通常２回のフォトリソグラフィー工程を１回削減できることが開示されている。
また、例えば、特許文献２に記載されているように、グレートーンを有するマスクを用い、一つの半導体層上に２種の厚さをもつレジストを形成し、第１の不純物注入を行い、膜厚の小さい部分のレジストを除去しさらに第２の不純物の注入を行うことで製造工程を短縮化したトランジスターの製造方法が知られていた。
特開２００６−５４４２４号公報 特開２００７−１３０５５号公報
しかしながら、特許文献１または特許文献２に記載の半導体装置の製造方法では、一つの半導体素子に対応する領域の上に、複数の膜厚のレジストを形成しなければならず、一つの半導体素子という狭い領域に、２種類の膜厚のレジストを厚さ幅ともに正確に形成することは容易ではなく、複数の半導体素子を均一に作ることが困難であるという課題があった。
また、半導体層の直上にレジストを形成し、不純物注入を行っているため、不純物の注入工程で硬化したレジストが除去しきれずに、使用ともに半導体層の中へ浸透し誤動作が起きるという課題や、直上のレジストを除去する工程での、半導体素子へのダメージにより誤動作するという課題があった。つまり、信頼性のよい半導体装置、ならびにそれを用いた電気光学装置の製造が困難であった。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
［適用例１］本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第１１領域及び前記第１２領域及び前記第２領域を覆い、前記第１１領域及び前記第１２領域での厚さが前記第２領域での厚さよりも薄く、かつ前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域と前記第１２領域とを覆う前記段差レジストをマスクとして、前記第１３領域のソース・ドレイン前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＳＤイオン注入工程と、イオン注入の加速電圧を上げて、前記第２領域に位置する前記段差レジストではイオンの通過が阻止され、前記第１１領域及び前記第１２領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記チャネル領域に、Ｐ型の不純物をイオン注入し、前記チャネル領域を構成するＮＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とする。
これによれば、前記チャネル領域を構成する前記第１１領域と、前記ソース・ドレイン領域を構成する前記第１３領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第１１領域に前記チャネルを形成するＮＣＤイオン注入工程と、前記第１３領域に前記ソース・ドレイン領域を形成するＮＳＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ソース・ドレインは２回のイオン注入で形成されるが、１回目の注入であるＮＳＤイオン注入工程により所望の濃度のイオン注入を行うことで、ソース・ドレインとしての性能を確保している。
前記ソース・ドレインは２回目の注入であるＮＣＤイオン注入により、追加の注入がされる。しかしＮＣＤイオン注入工程は、ＮＳＤイオン注入工程に比べ、濃度が低いためソース・ドレインの性能を維持するのに問題にならない。
前記チャネル領域では、１回目の注入であるＮＳＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＮＣＤイオン注入工程により加速の電圧を上げて調瀬された不純物注入工程の際に、レジストを透過するようにレジスト膜厚を調整されており、チャネルに必要な濃度の不純物導入が可能である。
前記ＰＭＯＳＴＦＴの領域では、レジストが加速電圧を上げても透過しないように膜厚調整されており、２回の注入工程で不純物の導入はされず、ＰＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストを注入エネルギーに応じてイオン注入の阻止膜と透過膜とに使い分けることで、フォトマスク数の増加を抑えて、ＮＭＯＳＴＦＴのチャネルとソース・ドレインを形成することが可能となる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴを製造することができる。
［適用例２］上記本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第１１領域及び前記第１２領域及び前記第２領域を覆い、前記第１１領域及び前記第１２領域での厚さが前記第２領域での厚さよりも薄く、かつ前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域と前記第１２領域とを覆う前記段差レジストをマスクとして、前記第１３領域のソース・ドレイン前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＳＤイオン注入工程と、前記第１１領域及び前記第１２領域には前記段差レジストを残さず、前記第２領域には前記段差レジストが残るよう前記段差レジストを薄膜化する薄膜化工程と、前記第２領域に位置する前記段差レジストをマスクとして、前記チャネル領域に、Ｐ型の不純物をイオン注入し、前記チャネル領域を構成するＮＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とすることが好ましい。
これによれば、前記チャネル領域を構成する前記第１１領域と、前記ソース・ドレイン領域を構成する前記第１３領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第１１領域に前記チャネルを形成するＮＣＤイオン注入工程と、前記第１３領域に前記ソース・ドレイン領域を形成するＮＳＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ソース・ドレインは２回のイオン注入で形成されるが、１回目の注入であるＮＳＤイオン注入工程により所望の濃度のイオン注入を行うことで、ソース・ドレインとしての性能を確保している。
前記ソース・ドレインは２回目の注入であるＮＣＤイオン注入により、追加の注入がされる。しかしＮＣＤイオン注入工程は、ＮＳＤイオン注入工程に比べ、濃度が低いためソース・ドレインの性能を維持するのに問題にならない。
前記チャネル領域では、１回目の注入であるＮＳＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＮＣＤイオン注入工程時には、レジストの薄膜化工程により、不純物を遮蔽するレジストが除去されており、チャネルに必要な濃度の不純物導入が可能である。
前記ＰＭＯＳＴＦＴの領域では、レジストが薄膜化工程によっても、除去されないように厚く膜厚調整されており、２回の注入工程で不純物の導入はされず、ＰＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストをイオン注入の阻止膜を２段階に使い分けることで、フォトマスク数の増加を抑えて、ＮＭＯＳＴＦＴのチャネルとソース・ドレインを形成することが可能となる。
また、ＮＣＤイオン注入工程は、ＮＭＯＳＴＦＴのチャネル領域のレジストを除去した状態で行われるため、段差レジストの膜厚変動に伴うＴＦＴ特性の変動を抑えることができる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴの製造することができる。
［適用例３］上記本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第１１領域及び前記第２領域を覆い、前記第１１領域での厚さが前記第２領域での厚さよりも薄く、かつ前記第１２領域及び前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域とを覆う前記段差レジストをマスクとして、前記第１２領域のＬＤＤ前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＬＤＤイオン注入工程と、イオン注入の加速電圧を上げて、前記第２領域に位置する前記段差レジストではイオンの通過が阻止され、前記第１１領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記チャネル領域に、Ｐ型の不純物をイオン注入し、前記チャネル領域を構成するＮＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とする。
これによれば、前記チャネル領域を構成する前記第１１領域と、前記ＬＤＤ領域を構成する前記第１２領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第１１領域に前記チャネルを形成するＮＣＤイオン注入工程と、前記第１２領域に前記ＬＤＤ領域を形成するＮＬＤＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ＬＤＤは２回のイオン注入で形成されるが、１回目の注入であるＮＬＤＤ注入工程により所望の濃度のイオン注入を行うことで、ＬＤＤとしての性能を確保している。
前記ＬＤＤは２回目の注入であるＮＣＤイオン注入により、追加の注入がされる。しかしＮＣＤイオン注入工程は、ＮＬＤＤイオン注入工程に比べ、濃度が低いためＬＤＤの性能を維持するのに問題にならない。
前記チャネル領域では、１回目の注入であるＮＬＤＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＮＣＤイオン注入工程により加速電圧を上げて調瀬された不純物注入工程の際に、レジストを透過するようにレジスト膜厚を調整されており、チャネルに必要な濃度の不純物導入が可能である。
前記ＰＭＯＳＴＦＴの領域では、レジストが加速電圧を上げても透過しないように膜厚調整されており、２回の注入工程で不純物の導入はされず、ＰＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストを注入エネルギーに応じてイオン注入の阻止膜と透過膜とに使い分けることで、フォトマスク数の増加を抑えて、ＮＭＯＳＴＦＴのチャネルとＬＤＤを形成することが可能となる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴの製造することができる。
また、この場合前記段差レジストには２回の注入が行われる。レジストは通常よりも多くの不純物を遮蔽し変質しが起き、除去が困難になり、ＴＦＴの信頼性を落とす可能性がある。しかし、この場合ＮＳＤイオン注入工程と比較して低ドーズであり、レジストの変質が抑えられる。そのため、レジストは除去しやすいまま保持されており信頼性を落とすことがない。
［適用例４］上記本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第１１領域及び前記第２領域を覆い、前記第１１領域での厚さが前記第２領域での厚さよりも薄く、かつ前記第１２領域及び前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域とを覆う前記段差レジストをマスクとして、前記第１２領域のＬＤＤ前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＬＤＤイオン注入工程と、前記第１１領域には前記段差レジストを残さず、前記第２領域には前記段差レジストが残るよう前記段差レジストを薄膜化する薄膜化工程と、前記第２領域に位置する前記段差レジストをマスクとして、前記チャネル領域に、Ｐ型の不純物をイオン注入し、前記チャネル領域を構成するＮＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とする。
これによれば、前記チャネル領域を構成する前記第１１領域と、前記ＬＤＤ領域を構成する前記第１２領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第１１領域に前記チャネルを形成するＮＣＤイオン注入工程と、前記第１２領域に前記ＬＤＤ領域を形成するＮＬＤＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ＬＤＤは２回のイオン注入で形成されるが、１回目の注入であるＮＬＤＤイオン注入工程により所望の濃度のイオン注入を行うことで、ＬＤＤとしての性能を確保している。
前記ＬＤＤは２回目の注入であるＮＣＤイオン注入により、追加の注入がされる。しかしＮＣＤイオン注入工程は、ＮＬＤＤイオン注入工程に比べ、濃度が低いためＬＤＤの性能を維持するのに問題にならない。
前記チャネル領域では、１回目の注入であるＮＬＤＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＮＣＤイオン注入工程時には、レジストの薄膜化工程により、不純物を遮蔽するレジストが除去されており、チャネルに必要な濃度の不純物導入が可能である。
前記ＰＭＯＳＴＦＴの領域では、レジストが薄膜化工程によっても、除去されないように厚く膜厚調整されており、２回の注入工程で不純物の導入はされず、ＰＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストをイオン注入の阻止膜を２段階に使い分けることで、フォトマスク数の増加を抑えて、ＮＭＯＳＴＦＴのチャネルとＬＤＤを形成することが可能となる。
また、チャネルのイオン注入は、チャネル領域のレジストを除去した状態で行われるため、段差レジストの膜厚変動に伴うＴＦＴ特性の変動を抑えることができる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴの製造することができる。
また、前記段差レジストには２回の注入が行われる。レジストは通常よりも多くの不純物を遮蔽し変質しが起き、除去が困難になり、ＴＦＴの信頼性を落とす可能性がある。しかし、この場合ＮＳＤイオン注入工程と比較して低ドーズであり、レジストの変質が抑えられる。そのため、レジストは除去しやすいまま保持されており信頼性を落とすことがない。
［適用例５］上記本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、前記ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第２領域を覆い、前記第１領域を開口した第１レジストを形成する工程と、前記第１レジストをマスクとして前記第１領域にP型不純物を導入するNCDイオン注入工程と、前記第１１領域及び前記第１２領域及び前記第２領域を覆い、前記第１１領域及び前記第１２領域での厚さが前記第２領域での厚さよりも厚く、かつ前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域と前記第１２領域とを覆う前記段差レジストをマスクとして、前記第１３領域のソース・ドレイン前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＳＤイオン注入工程と、イオン注入の加速電圧を上げて、前記第１１領域及び前記第１２領域に位置する前記段差レジストではイオンの通過が阻止され、前記第２領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記第２領域のＰＭＯＳＴＦＴ前駆体に、Ｎ型の不純物をイオン注入するＰＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とする。
これによれば、前記ＰＭＯＳＴＦＴ領域を構成する前記第２領域と、前記ソース・ドレイン領域を構成する前記第１３領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第２領域に前記ＰＭＯＳＴＦＴのチャネルに動作閾値を調整するためイオン注入するＰＣＤイオン注入工程と、前記第１３領域に前記ソース・ドレイン領域を形成するＮＳＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ソース・ドレインは２回のイオン注入で形成されるが、１回目の注入であるＮＳＤイオン注入工程により所望の濃度のイオン注入を行うことで、ソース・ドレインとしての性能を確保している。
前記ソース・ドレインは２回目の注入であるＰＣＤイオン注入により、追加の注入がされる。しかしＰＣＤイオン注入工程は、ＮＳＤイオン注入工程に比べ、濃度が低いためソース・ドレインの性能を維持するのに問題にならない。
前記ＰＭＯＳＴＦＴ領域では、１回目の注入であるＮＳＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＰＣＤイオン注入工程により加速電圧を上げて調瀬された不純物注入工程の際に、レジストを透過するようにレジスト膜厚を調整されており、ＰＭＯＳＴＦＴの動作閾値調整に必要な濃度の不純物導入が可能である。
前記チャネル前駆体領域及びＬＤＤ前駆体領域では、レジストが加速電圧を上げても透過しないように調整されており、２回の注入工程で不純物の導入はされず、ＮＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストを注入エネルギーに応じてイオン注入の阻止膜と透過膜とに使い分けることで、フォトマスク数の増加を抑えて、ＰＭＯＳＴＦＴとＮＭＯＳＴＦＴのソース・ドレインと、を形成することが可能となる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴの製造することができる。
また、この方法によればＰＭＯＳＴＦＴに動作閾値調整に必要な不純物注入がされており、ＰＭＯＳＴＦＴの閾値ずれによる、誤動作を抑えることができる。言い換えるとＰＭＯＳＴＦＴを用いた回路を含む半導体装置を高品質で製造することができる。
［適用例６］上記本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第２領域を覆い、前記第１領域を開口した第１レジストを形成する工程と、前記第１レジストをマスクとして前記第１領域にP型不純物を導入するNCDイオン注入工程と、前記第１１領域及び前記第１２領域及び前記第２領域を覆い、前記第１１領域及び前記第１２領域での厚さが前記第２領域での厚さよりも厚く、かつ前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域と前記第１２領域とを覆う前記段差レジストをマスクとして、前記第１３領域のソース・ドレイン前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＳＤイオン注入工程と、前記第２領域には前記段差レジストを残さず、前記第１１領域及び前記第１２領域には前記段差レジストが残るよう前記段差レジストを薄膜化する薄膜化工程と、前記第１１領域及び前記第１２領域に位置する前記段差レジストをマスクとして、前記第２領域のＰＭＯＳＴＦＴ前駆体に、Ｎ型の不純物をイオン注入するＰＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とする。
これによれば、前記ＰＭＯＳＴＦＴ領域を構成する前記第２領域と、前記ソース・ドレイン領域を構成する前記第１３領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第２領域に前記ＰＭＯＳＴＦＴのチャネルに動作閾値を調整するためイオン注入するＰＣＤイオン注入工程と、ＮＭＯＳＴＦＴのソース・ドレインを形成するＮＳＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ソース・ドレインは２回のイオン注入で形成されるが、１回目の注入であるＮＳＤイオン注入工程により所望の濃度のイオン注入を行うことで、ソース・ドレインとしての性能を確保している。
前記ソース・ドレインは２回目の注入であるＰＣＤイオン注入により、追加の注入がされる。しかしＰＣＤイオン注入工程は、ＮＳＤイオン注入工程に比べ、濃度が低いためソース・ドレインの性能を維持するのに問題にならない。
前記ＰＭＯＳＴＦＴ領域では、１回目の注入であるＮＳＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＰＣＤ工程時には、レジストの薄膜化工程により、不純物を遮蔽するレジストが除去されており、ＰＭＯＳＴＦＴの動作閾値調整に必要な濃度の不純物導入が可能である。
前記チャネル前駆体領域及びＬＤＤ前駆体領域では、レジストが薄膜化工程によっても、除去されないように厚く膜厚調整されており、２回の注入工程で不純物の導入はされず、ＮＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストをイオン注入の阻止膜を２段階に使い分けることで、フォトマスク数の増加を抑えて、ＰＭＯＳＴＦＴとＮＭＯＳＴＦＴのソース・ドレインと、を形成することが可能となる。
また、ＰＣＤイオン注入工程は、第２領域のレジストを除去した状態で行われるため、段差レジストの膜厚変動に伴うＴＦＴ特性の変動を抑えることができる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴの製造することができる。
また、この方法によればＰＭＯＳＴＦＴに動作閾値調整に必要な不純物注入がされており、ＰＭＯＳＴＦＴの閾値ずれによる、誤動作を抑えることができる。言い換えるとＰＭＯＳＴＦＴを用いた回路を含む半導体装置を高品質で製造することができる。
［適用例７］上記本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第２領域を覆い、前記第１領域を開口した第１レジストを形成する工程と、前記第１レジストをマスクとして前記第１領域にP型不純物を導入するNCDイオン注入工程と、前記第１１領域及び前記第２領域を覆い、前記第１１領域での厚さが前記第２領域での厚さよりも厚く、かつ前記第１２領域及び前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域とを覆う前記段差レジストをマスクとして、前記第１２領域のＬＤＤ前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＬＤＤイオン注入工程と、イオン注入の加速電圧を上げて、前記第１１領域に位置する前記段差レジストではイオンの通過が阻止され、前記第２領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記第２領域のＰＭＯＳＴＦＴ前駆体に、Ｎ型の不純物をイオン注入するＰＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とする。
これによれば、前記ＰＭＯＳＴＦＴ領域を構成する前記第２領域と、前記ＬＤＤ領域を構成する前記第１２領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第２領域に前記ＰＭＯＳＴＦＴのチャネルに動作閾値を調整するためイオン注入するＰＣＤイオン注入工程と、前記第１２領域に前記ＬＤＤ領域を形成するＮＬＤＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ＬＤＤは２回のイオン注入で形成されるが、１回目の注入であるＮＬＤＤイオン注入工程により所望の濃度のイオン注入を行うことで、ＬＤＤとしての性能を確保している。
前記ＬＤＤは２回目の注入であるＰＣＤイオン注入により、追加の注入がされる。しかしＰＣＤイオン注入工程は、ＮＬＤＤイオン注入工程に比べ、濃度が低いためＬＤＤの性能を維持するのに問題にならない。
前記ＰＭＯＳＴＦＴ領域では、１回目の注入であるＮＬＤＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＰＣＤ工程により加速電圧を上げて調瀬された不純物注入工程の際に、レジストを透過するようにレジスト膜厚を調整されており、ＰＭＯＳＴＦＴの動作閾値調整に必要な濃度の不純物導入が可能である。
前記チャネル領域では、レジストが加速電圧を上げても透過しないように調整されており、２回の注入工程で不純物の導入はされず、ＮＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストを注入エネルギーに応じてイオン注入の阻止膜と透過膜とに使い分けることで、フォトマスク数の増加を抑えて、ＰＭＯＳＴＦＴとＬＤＤを形成することが可能となる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴの製造することができる。
また、この場合前記段差レジストには２回の注入が行われる。レジストは通常よりも多くの不純物を遮蔽し変質が起き、除去が困難になり、ＴＦＴの信頼性を落とす可能性がある。しかし、この場合ＮＳＤ工程と比較して低ドーズであり、レジストの変質が抑えられる。そのため、レジストは除去しやすいまま保持されており信頼性を落とすことがない。
また、この方法によればＰＭＯＳＴＦＴに動作閾値調整に必要な不純物注入がされており、ＰＭＯＳＴＦＴの閾値ずれによる、誤動作を抑えることができる。言い換えるとＰＭＯＳＴＦＴを用いた回路を含む半導体装置を高品質で製造することができる。
［適用例８］上記本適用例に係る半導体装置の製造方法は、半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、前記第１１領域に形成された、チャネル領域と、ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、前記第２領域を覆い、前記第１領域を開口した第１レジストを形成する工程と、前記第１レジストをマスクとして前記第１領域にP型不純物を導入するNCDイオン注入工程と、前記第１１領域及び前記第２領域を覆い、前記第１１領域での厚さが前記第２領域での厚さよりも厚く、かつ前記第１２領域及び前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、前記第２領域と前記第１１領域とを覆う前記段差レジストをマスクとして、前記第１２領域のＬＤＤ前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＬＤＤイオン注入工程と、前記第２領域には前記段差レジストを残さず、前記第１１領域には前記段差レジストが残るよう前記段差レジストを薄膜化する薄膜化工程と、前記第１１領域に位置する前記段差レジストをマスクとして、前記第２領域のＰＭＯＳＴＦＴ前駆体に、Ｎ型の不純物をイオン注入するＰＣＤイオン注入工程と、前記段差レジストを除去する工程と、前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、を含むことを特徴とする。
これによれば、前記ＰＭＯＳＴＦＴ領域を構成する前記第２領域と、前記ＬＤＤ領域を構成する前記第１２領域とを、少ないフォトマスク数で加工することができる。具体的には、前記第２領域に前記ＰＭＯＳＴＦＴのチャネルに動作閾値を調整するためイオン注入するＰＣＤイオン注入工程と、ＮＭＯＳＴＦＴのＬＤＤを形成するＮＬＤＤイオン注入工程と、を１枚のフォトマスクで加工を済ませることができる。
前記ＬＤＤは２回のイオン注入で形成されるが、１回目の注入であるＮＬＤＤイオン注入工程により所望の濃度のイオン注入を行うことで、ＬＤＤとしての性能を確保している。
前記ＬＤＤは２回目の注入であるＰＣＤイオン注入により、追加の注入がされる。しかしＰＣＤイオン注入工程は、ＮＬＤＤイオン注入工程に比べ、濃度が低いためＬＤＤの性能を維持するのに問題にならない。
前記ＰＭＯＳＴＦＴ領域では、１回目の注入であるＮＬＤＤイオン注入工程では、レジストにマスクされ不純物の注入がされず、２回目の注入であるＰＣＤ工程時には、レジストの薄膜化工程により、不純物を遮蔽するレジストが除去されており、ＰＭＯＳＴＦＴの動作閾値調整に必要な濃度の不純物導入が可能である。
前記チャネル領域では、レジストが薄膜化工程によっても、除去されないように厚く膜厚調整されており、２回の注入工程で不純物の導入はされず、ＮＭＯＳＴＦＴの性能を落とすことがない。
このように、段差レジストをイオン注入の阻止膜を２段階に使い分けることで、フォトマスク数の増加を抑えて、ＰＭＯＳＴＦＴとＬＤＤを形成することが可能となる。
また、ＰＣＤイオン注入工程は、第２領域のレジストを除去した状態で行われるため、段差レジストの膜厚変動に伴うＴＦＴ特性の変動を抑えることができる。
加えて、段差レジストはレジスト膜厚に応じて各々分離した領域に設けられており、レジスト膜厚が薄い領域と隣接して膜厚が厚い領域が形成されるようなことはない。つまり、各々の段差レジストの形状は単純な形状で構成される。そのため、形状の複雑さに起因する影響が抑えられるので、膜厚安定性を確保することができる。
また、ゲート絶縁膜としての絶縁膜を形成し、ゲート電極を形成してから厚さの異なる領域を含む段差レジストを形成することから、ゲート電極に覆われる位置に形成されるＴＦＴのチャネル部を汚染することなくＴＦＴの製造することができる。
また、この場合前記段差レジストには２回の注入が行われる。レジストは通常よりも多くの不純物を遮蔽し変質が起き、除去が困難になり、ＴＦＴの信頼性を落とす可能性がある。しかし、この場合ＮＳＤ工程と比較して低ドーズであり、レジストの変質が抑えられる。そのため、レジストは除去しやすいまま保持されており信頼性を落とすことがない。
また、この方法によればＰＭＯＳＴＦＴに動作閾値調整に必要な不純物注入がされており、ＰＭＯＳＴＦＴの閾値ずれによる、誤動作を抑えることができる。言い換えるとＰＭＯＳＴＦＴを用いた回路を含む半導体装置を高品質で製造することができる。
［適用例９］本適用例に係る半導体装置の製造方法は、上記適用例１または適用例３にかかる半導体装置の製造方法において、前記ＮＣＤイオン注入工程における、前記段差レジストの薄膜部での膜厚が５０ｎｍ〜３００ｎｍであり、前記ＮＣＤイオン注入工程の加速を６０ｋｅＶ〜８０ｋｅＶに調整することを特徴とする。
上記した適用例によれば、前記ＮＣＤイオン注入工程によりチャネルに必要な不純物を、複数のＮＭＯＳＴＦＴに均一に導入することが可能である。そのため、均一性の高い半導体装置を製造することができる。
［適用例１０］本適用例に係る半導体装置の製造方法は、上記適用例５または適用例７にかかる半導体装置の製造方法であって、前記ＰＣＤイオン注入工程における、前記段差レジストの薄膜部の膜厚が５０ｎｍ〜３００ｎｍであり、前記ＰＣＤイオン注入工程の加速を７０ｋｅＶ〜９０ｋｅＶに調整することを特徴とする。
上記した適用例によれば、前記ＰＣＤイオン注入工程によりチャネルに必要な不純物を、複数のＰＭＯＳＴＦＴに均一に導入することが可能である。そのため、均一性の高い半導体装置を製造することができる。
［適用例１１］本適用例に係る半導体装置の製造方法は、上記適用例１〜８にかかる半導体装置の製造方法であって、前記段差レジストを形成する露光工程で、前記段差レジストの厚さが薄い領域の露光には、光強度を中間調に制御するパターンを備えたハーフトーンマスクを用いることを特徴とする。
上記した適用例によれば、セルフアラインで２種類の膜厚を備えるレジスト膜を形成することができ、高い位置精度を確保することができる。また、一度のフォトリソグラフ工程で２種類の膜厚を備えるレジスト膜を形成できることから、加工コストを低減することができる。
［適用例１２］本適用例にかかる電気光学装置の製造方法は、上記適用例１〜１１にかかる半導体装置の製造方法を含み、画素の電位または電流値を制御する前記ＮＭＯＳＴＦＴを形成し、画像情報を操作する前記ＰＭＯＳＴＦＴを形成する工程を含むことを特徴とする。
これによれば、少ないマスク数で、リークが少なく保持動作に適したＮＭＯＳＴＦＴと、高速動作が可能で、画像情報を操作する処理速度に優れたＰＭＯＳＴＦＴとを形成できることから、外付け部品が少ない電気光学装置を製造する製造方法を提供することができる。
液晶装置の構成を示す概略図であり、（ａ）は正面図、（ｂ）は（ａ）のＨ−Ｈ’線断面図。 液晶装置の等価回路図。 （ａ）〜（ｇ）は第１実施形態にかかる製造工程を示す工程断面図。 （ｈ）〜（ｊ）は第１実施形態にかかる製造工程を示す工程断面図。 （ａ）〜（ｄ）は第２実施形態にかかる製造工程を説明するための工程断面図。 （ａ）〜（ｅ）は第３実施形態にかかる製造工程を説明するための工程断面図。 （ａ）〜（ｄ）は第４実施形態にかかる製造工程を説明するための工程断面図。 （ａ）〜（ｅ）は第５実施形態にかかる製造工程を説明するための工程断面図。 （ａ）〜（ｄ）は第６実施形態にかかる製造工程を説明するための工程断面図。 （ａ）〜（ｅ）は第７実施形態にかかる製造工程を説明するための工程断面図。 （ａ）〜（ｄ）は第８実施形態にかかる製造工程を説明するための工程断面図。
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。
本実施形態では、電気光学装置として液晶装置を例に挙げて、半導体装置の製造方法および電気光学装置の製造方法を説明する。
（第１実施形態）
まず、電気光学装置としての液晶装置について、図１および図２を参照して説明する。
図１は液晶装置の構成を示す概略図であり、同図（ａ）は正面図、同図（ｂ）は同図（ａ）のＨ−Ｈ’線断面図である。図２は、液晶装置の等価回路図である。
本実施形態では、薄膜トランジスター（Thin Film Transistor；以下ＴＦＴと呼ぶ）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。ここで、画素のスイッチング用のＴＦＴを、以降ＴＦＴ３０とも記載する。
例示した液晶装置１００は、例えば投射型表示装置（液晶プロジェクター）の光変調手段（液晶ライトバルブ等）や、直視型ディスプレイとして好適に用いることができる。また、電気光学装置として、液晶装置１００以外の、例えば有機ＥＬ装置、電子ペーパーにも後述する本実施形態の半導体装置の製造方法を適用することができる。
＜液晶装置の構成＞
図１（ａ）および（ｂ）に示すように、本実施形態の液晶装置１００は、素子基板１０と、対向基板２０と、これら一対の基板によって挟持された液晶層５０とを有する。素子基板１０および対向基板２０は、透明な例えば石英などのガラス基板が用いられている。
素子基板１０は対向基板２０よりも一回り大きく、両基板は、額縁状に配置されたシール材５２を介して接合され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０を構成している。シール材５２は、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材５２には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
額縁状に配置されたシール材５２の内側には、同じく額縁状に見切り部５３が設けられている。見切り部５３は、遮光性を有する金属材料あるいは樹脂材料等を用いて、見切り部５３の内側が複数の画素Ｇを有する表示領域１０ａとなっている。
素子基板１０の１辺部に沿ってデータ線駆動回路１０１が設けられ、これに電気的に接続された複数の端子部１０２が配列している。該１辺部と直交し互いに対向する他の２辺部には、該２辺部に沿って走査線駆動回路１０４が設けられている。対向基板２０を挟んで該１辺部と対向する他の１辺部には、２つの走査線駆動回路１０４を繋ぐ複数の配線１０５が設けられている。
同図（ｂ）に示すように、素子基板１０の液晶層５０側の表面には、画素Ｇごとに設けられた光透過性を有する画素電極９およびスイッチング素子としてのＴＦＴ３０と、信号配線と、これらを覆うように形成された配向膜１８とが設けられている。また、画素Ｇを区画する遮光膜としてのＢＭ（ブラックマトリックス）が設けられている。この場合、ＢＭは遮光性を有する例えばＡｌ、Ｔｉ等の金属材料、あるいはこれらを積層した膜を含んでいる。
対向基板２０の液晶層５０側の表面には、見切り部５３と、表示領域１０ａに亘って形成された共通電極１９と、少なくとも共通電極１９を覆うように形成された配向膜２９とが設けられている。これらの配向膜１８及び配向膜２９には、所定の方向に配向処理が施されている。
図２は、液晶装置の等価回路図である。図２に示すように、液晶装置１００の表示領域１０ａを構成する各画素Ｇは、画素電極９と画素電極９をスイッチング制御するためのＮＭＯＳＴＦＴとしてのＴＦＴ３０とを有している。画素電極９と共通電極１９との間には前述したように液晶層５０が介在している。共通電極１９は走査線駆動回路１０４から延びる共通線３ｂと電気的に接続されており、各画素Ｇにおいて共通の電位に保持されるようになっている。
走査線駆動回路１０４は、ＰＭＯＳＴＦＴ４０ｐ含む回路を形成することで製造されており、走査線３ａを駆動すると共に、タイミングデータやその他の信号処理を行っている。
データ線駆動回路１０１から延びるデータ線６ａがＴＦＴ３０のソースと電気的に接続されている。データ線駆動回路１０１は、画像信号Ｄ１，Ｄ２，…，Ｄｎを、データ線６ａを介して各画素Ｇに供給する。画像信号Ｄ１〜Ｄｎはこの順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループごとに供給するようにしてもよい。
データ線駆動回路１０１は、ＰＭＯＳＴＦＴ４０ｐ含む回路を形成することで製造されており、データ線６ａを駆動すると共に、タイミングデータやその他の信号処理を行っている。
また、ＴＦＴ３０のゲートには、走査線駆動回路１０４から延びる走査線３ａが電気的に接続されている。走査線駆動回路１０４から所定のタイミングで走査線３ａにパルス的に供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍが、この順に線順次でＴＦＴ３０のゲートに印加されるようになっている。画素電極９は、ＴＦＴ３０のドレインに電気的に接続されている。
スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１，ＳＣ２，…，ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１，Ｄ２，…，Ｄｎが所定のタイミングで画素電極９に書き込まれるようになっている。画素電極９を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１，Ｄ２，…，Ｄｎは、画素電極９と液晶層５０を介して対向する共通電極１９との間で一定期間保持される。
このように、液晶層５０に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層５０に入射した光が変調されて、画像光が生成されるようになっている。
＜液晶装置の製造方法＞
以下、上記した電気光学装置としての液晶装置の製造方法に関して、特に、ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０の製造工程について図３および図４を参照して説明する。
図３（ａ）〜（ｇ）、図４（ｈ）〜（ｊ）は本実施形態にかかる製造工程を説明するための工程断面図である。
まず、石英等の絶縁物を用いた素子基板１０の第１面に、窒化珪素層１５１を堆積し、次に酸化珪素層１５２を堆積する。そして、例えば１０００℃程度で半導体膜としての多結晶シリコン膜１５３を堆積する。ここまでの工程を終えた断面図を図３（ａ）に示す。
なお、ここでは絶縁物として石英を用いた場合について説明したが、これは半導体や導体を絶縁体（絶縁部）で覆ったものを素子基板１０として用いても良い。
次に、多結晶シリコン膜１５３をフォトリソグラフ／エッチング法により素子基板１０の平面視で島状に分離し、第１領域１５５、第２領域１５６、を形成する。ここで、第１領域１５５、第２領域１５６は通常複数個存在することとなる。ここまでの工程を終えた断面図を図３（ｂ）に示す。
次に、素子基板１０の第１面に、ゲート絶縁膜１５８を形成する。ゲート絶縁膜１５８はＣＶＤ法や熱酸化法を用いることができる。本実施形態では、ＣＶＤ法を用いたものとして説明を続ける（絶縁膜製造工程）。ここまでの工程を終えた図を図３（ｃ）に示す。
次に、第１領域１５５中の第１１領域に形成されたチャネル前駆体１６１ａ及び第１２領域に形成されたＬＤＤ前駆体１６２ａを覆う厚さが第２領域１５６を覆う厚さよりも薄く、かつ第１領域１５５中の第１３領域に形成されたソース・ドレイン前駆体１６５ａを開口した（露出させた）段差レジスト２０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図３（ｄ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。ここで、第１領域１５５中のチャネル前駆体１６１ａ（第１１領域）及びＬＤＤ前駆体１６２ａ（第１２領域）を覆う段差レジスト２０２の厚さは例えば２００ｎｍから３００ｎｍ程度、第２領域１５６を覆う厚さは例えば６００ｎｍ以上の値をとる。
次に、第１領域１５５中のチャネル前駆体１６１ａ（第１１領域）及びＬＤＤ前駆体１６２ａ（第１２領域）を覆う段差レジスト２０２でイオンの通過を阻止させるよう、イオンの加速電圧を設定する。そして、第１領域１５５中のチャネル前駆体１６１ａ（第１１領域）及びＬＤＤ前駆体１６２ａ（第１２領域）と第２領域１５６を覆う段差レジスト２０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａ（第１３領域）にＮ型を示す不純物（例えばリン）のイオン注入を行い、ソース・ドレイン１６５を形成する（ＮＳＤイオン注入工程）。リンを用いた場合には、加速電圧として４０ｋｅＶから６０ｋｅＶ程度を用いると、第１領域１５５中のチャネル前駆体１６１ａ及びＬＤＤ前駆体１６２ａを覆う段差レジスト２０２でリンイオンの通過を阻止され、第１領域１５５中のソース・ドレイン前駆体１６５ａにはリンイオンが注入される。イオン注入を行っている状態での断面図を図３（ｅ）に示す。なお、ＮＳＤイオン注入工程では、ソース・ドレイン１６５と、後述する電極１７５（図４（ｊ）参照）とが、オーム性接合が取れる程度の不純物濃度となるようドーズ量を制御し、キャリア濃度が１０23〜１０27ｍ-3になるように調整されていることが好ましい。
次に、イオン注入に用いる加速エネルギーを、第２領域１５６を覆う段差レジスト２０２ではイオンの透過が阻止され、第１領域１５５中のチャネル前駆体１６１ａ及びＬＤＤ前駆体１６２ａを覆う段差レジスト２０２ではイオンが透過するように設定し、第１領域１５５中のチャネル前駆体１６１ａ及びＬＤＤ前駆体１６２ａにＰ型を示す不純物（例えばボロン）のイオン注入を行い、第１領域１５５中のチャネル前駆体１６１ａにチャネル領域１６１、を形成する（ＮＣＤイオン注入工程）。そしてイオン注入後、段差レジスト２０２を除去する。P型の不純物としてボロンを用いた場合には、加速電圧として６０ｋｅＶから８０ｋｅＶ程度を用いると、第１領域１５５中のチャネル前駆体１６１ａ（第１１領域）にボロンイオンが注入される。イオン注入を行っている状態での断面図を図４（ｆ）に示す。なお、第ＮＳＤイオン注入工程と高加速のＮＣＤイオン注入工程は互いに工程の順番を入れ替えることもできる。
次に、ゲート絶縁膜１５８を挟み、平面視で第１領域１５５の第１１領域（チャネル領域）に第１ゲート電極１６３を形成し、同じく平面視で第２領域１５６のチャネル領域に第２ゲート電極１６４を形成する。第１ゲート電極１６３、第２ゲート電極１６４は金属やポリシリコン、金属とシリコンとの化合物、あるいはこれらの多層構造を用いても良い。第１ゲート電極１６３、第２ゲート電極１６４は、第１領域１５５、第２領域１５６を覆うようにゲート電極前駆体を成膜した後、フォトリソグラフ／エッチング法により形成することができる（ゲート電極形成工程）。ここまでの工程を終えた断面図を図３（ｇ）に示す。
次に、第２領域１５６にあたる部分を覆い、第１領域１５５を開口した第２レジスト２０３と、第１ゲート電極１６３とをマスクとして、第１２領域のＬＤＤ前駆体１６２ａにＮ型を示す不純物（例えばリン）をイオン注入し、ＬＤＤ１６２を形成する。そしてイオン注入後、第２レジスト２０３を除去する（ＮＬＤＤイオン注入工程）。イオン注入を行っている状態での断面図を図４（ｈ）に示す。第１ゲート電極１６３をマスクとしているため、ＬＤＤ１６２は第１ゲート電極１６０を素子基板１０の平面視で挟む形状となる。
次に、第２領域１５６にあたる部分を開口し、第１領域１５５にあたる部分を覆う第３レジスト２０４を形成し、第３レジスト２０４と第２ゲート電極１６４とをマスクとしてイオン注入を行い、Ｐ型を示す不純物（例えばボロン）を注入し、ＰＭＯＳＴＦＴ４０ｐのソース・ドレイン１６６を形成する（ＰＳＤイオン注入工程）。そしてイオン注入後、第３レジスト２０４を除去する。イオン注入を行っている状態での断面図を図４（ｉ）に示す。なお、ＰＳＤイオン注入工程では、ＰＭＯＳＴＦＴ４０ｐのソース・ドレイン１６６と、後述する電極１７５とが、オーム性接合が取れる程度の不純物濃度となるようドーズ量を制御し、キャリア濃度が１０23〜１０27ｍ-3になるように調整されていることが好ましい。
次に、層間絶縁膜１８０を形成した後、ソース・ドレイン１６５と、ＰＭＯＳＴＦＴ４０ｐのソース・ドレイン１６６と接続させた電極１７５を形成する（電極形成工程）。ここまでの工程を終えた断面図を図４（ｊ）に示す。
上記した製造工程を用いることで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
上記した半導体装置の製造方法は以下の効果を奏する。
（１）電気光学装置としての液晶装置や、有機ＥＬ装置、電子ペーパー等において、図２に示すように、表示用の素子を駆動する、低リークで電荷保持特性に優れたＴＦＴ３０と、データ線６ａを駆動すると共に、タイミングデータやその他の信号処理を行う動作速度に優れたＰＭＯＳＴＦＴ４０ｐとを、マスク数の増加を抑えて同一基板に作りこむことができる。
具体的には、ゲート絶縁膜１５８を形成する工程と、電極形成工程間を、６枚のフォトマスクで形成することができる。これは、従来工程でのフォトマスク数に比べ１枚削減できる。
（２）ゲート絶縁膜１５８を形成してからイオン注入やフォトリソグラフ工程を行うため、上記したＴＦＴ３０と、ＰＭＯＳＴＦＴ４０ｐのチャネル（それぞれ第１領域１５５中のチャネル領域１６１、第２領域１５６の第２ゲート電極１６４に覆われた部分）へのダメージやコンタミ（不純物や欠陥）の浸入が抑えられることから、不安定要因の少ない製造プロセスを構築することができる。
（３）ハーフトーンマスクを用いて、段差のあるレジストパターンを製造することで、セルフアラインで２種類の膜厚を備えるレジスト膜を形成することができ、高い位置精度を確保することが可能となる。また、一度のフォトリソグラフ工程で２種類の膜厚を備えるレジスト膜を形成できることから、加工コストを低減することができる。
（４）ポジレジストを用いた場合、ハーフトーンのマスクパターンが光透過領域に囲われることとなる。そのため、他の遮光パターンとの干渉が避けられるため、パターン形状や、レジストの厚み再現性を向上させることができる。
（５）ハーフトーンマスクを用いて、段差のある段差レジスト２０２を形成した後、イオンの加速エネルギーを変えてＴＦＴ３０のチャネル領域１６１を形成する。即ち、段差レジスト２０２をイオン注入エネルギーに応じてイオン注入の阻止膜と透過膜とに使い分けることで、フォトマスク数の増加を抑えてチャネル領域１６１を備えるＴＦＴ３０を形成することができる。
（第２実施形態）
液晶装置１００や種々の電気光学装置に用いる第２実施形態の半導体装置（ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０）の製造方法について、図５を参照して説明を行う。
図５は、第２実施形態にかかる製造工程を説明するための工程断面図である。本実施形態では、上記した説明と重複する部分があるので、重複した部分については上記した説明を引用し、重複を避けるものとする。
まず、段差レジスト形成工程までは同じなので、段差レジスト形成工程を再掲するところから説明を始める。
第１領域１５５中のチャネル前駆体１６１ａ及びＬＤＤ前駆体１６２ａを覆う厚さが第２領域１５６を覆う厚さよりも薄く、かつ第１領域１５５中のソース・ドレイン前駆体１６５ａを開口した（露出させた）段差レジスト３０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図５（ａ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。
次に、第１領域１５５中のチャネル前駆体１６１ａ及びＬＤＤ前駆体１６２ａと第２領域１５６を覆う段差レジスト３０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａにＮ型を示す不純物（例えばリン）のイオン注入を行い、ソース・ドレイン１６５を形成する（ＮＳＤイオン注入工程）。イオン注入を行っている状態での断面図を図５（ｂ）に示す。なお、ＮＳＤイオン注入工程では、ソース・ドレイン１６５と、後述する電極１７５とが、オーム性接合が取れる程度の不純物濃度となるようドーズ量を制御し、キャリア濃度が１０23〜１０27ｍ-3になるように調整されていることが好ましい。
次に、第２領域１５６には段差レジスト３０２が残り、チャネル前駆体１６１ａ及びＬＤＤ前駆体１６２ａを覆っていた段差レジスト３０２が残らないようアッシング等の方法を用い、段差レジスト３０２薄膜化する（薄膜化工程）。ここまでの工程を終えた断面図を図５（ｃ）に示す。
次に、第２領域１５６を覆う段差レジスト３０２をマスクとして、第１領域１５５中のチャネル前駆体１６１ａ及びＬＤＤ前駆体１６２ａとにＰ型を示す不純物（例えばボロン）のイオン注入を行い、第１領域１５５中のチャネル前駆体１６１ａ領域にチャネル領域１６１、を形成する（ＮＣＤイオン注入工程）。そしてイオン注入後、段差レジスト３０２を除去する。イオン注入を行っている状態での断面図を図５（ｄ）に示す。
以降、第１実施形態での（ゲート電極形成工程）、（ＮＬＤＤイオン注入工程）、（ＰＳＤイオン注入工程）と、（電極形成工程）を行うことで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
本実施形態における半導体装置の製造方法は、上述した第１実施形態の効果（１）〜（５）に加え、以下の効果を奏する。
（６）段差レジスト３０２の厚さが薄い領域をアッシング等の手段で除去してから、チャネル領域１６１を形成するイオン注入を行うので、同時に形成される複数のチャネル領域１６１に同じプロファイルを持つイオン注入が為されることとなる。そのため、段差レジスト３０２の厚さ分布の影響を受けることがない。従って、チャネル領域１６１の不純物濃度を安定した状態で保つことができる。
（第３実施形態）
液晶装置１００や種々の電気光学装置に用いる第３実施形態の半導体装置（ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０）の製造方法について、図６を参照して説明を行う。
図６は、第３実施形態にかかる製造工程を説明するための工程断面図である。この実施形態では、上記した説明と重複する部分があるので、重複した部分については上記した説明を引用し、重複を避けるものとする。
まず、ゲート絶縁膜形成工程までは第１実施形態と同じなので、ゲート絶縁膜形成工程を再掲するところから説明を始める。
素子基板１０の第１面に、ゲート絶縁膜１５８を形成する。ゲート絶縁膜１５８はＣＶＤ法や熱酸化法を用いることができる。本実施形態では、ＣＶＤ法を用いたものとして説明を続ける（絶縁膜製造工程）。ここまでの工程を終えた図を図６（ａ）に示す。
第１領域１５５中のチャネル前駆体１６１ａを覆う厚さが第２領域１５６を覆う厚さよりも薄く、かつ第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａを開口した（露出させた）段差レジスト４０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図６（ｂ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。ここで、第１領域１５５中のチャネル前駆体１６１ａを覆う段差レジスト４０２の厚さは例えば２００ｎｍから３００ｎｍ程度、第２領域１５６を覆う段差レジスト４０２の厚さは例えば６００ｎｍ以上の値をとる。
次に、第１領域１５５中のチャネル前駆体１６１ａを覆う段差レジスト４０２でイオンの通過を阻止させるよう、イオンの加速電圧を設定する。そして、第１領域１５５中のチャネル前駆体１６１ａと第２領域１５６を覆う段差レジスト４０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａにＮ型を示す不純物（例えばリン）のイオン注入を行い、ＬＤＤ１６２を形成する（ＮＬＤＤイオン注入工程）。リンを用いた場合には、加速電圧として４０ｋｅＶから６０ｋｅＶ程度を用いると、第１領域１５５中のチャネル前駆体１６１ａを覆う段差レジスト４０２でリンイオンの通過を阻止され、第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａにはリンイオンが注入される。イオン注入を行っている状態での断面図を図６（ｃ）に示す。なお、ＮＬＤＤイオン注入工程では、不純物濃度が、後述するソース・ドレイン１６５より少なく、チャネル領域１６１より多く、ドーズ量が制御されていることが好ましい。
次に、イオン注入に用いる加速エネルギーを上げ、第２領域１５６を覆う段差レジスト４０２ではイオンの透過が阻止され、第１領域１５５中のチャネル前駆体１６１ａを覆う段差レジスト４０２ではイオンが透過するように設定し、第１領域１５５中のチャネル前駆体１６１ａにＰ型を示す不純物（例えばボロン）のイオン注入を行い、第１領域１５５中のチャネル前駆体１６１ａにチャネル領域１６１、を形成する（ＮＣＤイオン注入工程）。そしてイオン注入後、段差レジスト４０２を除去する。Ｐ型の不純物としてボロンを用いた場合には、加速電圧として６０ｋｅＶから８０ｋｅＶ程度を用いると、第１領域１５５中のチャネル前駆体１６１ａにボロンイオンが注入される。イオン注入を行っている状態での断面図を図６（ｄ）に示す。なお、ＮＬＤＤイオン注入工程と高加速のＮＣＤイオン注入工程は互いに工程の順番を入れ替えることもできる。
次に、第１実施形態と同様にして第１領域１５５に第１ゲート電極１６３、第２領域１５６に第２ゲート電極１６４を形成する。第１ゲート電極１６３、第２ゲート電極１６４は金属やポリシリコン、金属とシリコンとの化合物、あるいはこれらの多層構造を用いても良い。第１ゲート電極１６３、第２ゲート電極１６４は、図示せぬゲート電極前駆体を成膜した後、フォトリソグラフ／エッチング法により形成することができる（ゲート電極形成工程）。
次に、第２領域１５６と、第１領域１５５中のＬＤＤ１６２を覆い、第１領域１５５中のソース・ドレイン前駆体１６５ａを開口した（露出させた）第２レジスト４０３と、第１ゲート電極１６３とをマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａにＮ型を示す不純物（例えばリン）をイオン注入すし、ソース・ドレイン１６５を形成する。そしてイオン注入後、第２レジスト４０３を除去する（ＮＳＤイオン注入工程）。イオン注入を行っている状態での断面図を図６（ｅ）に示す。
以降、第１実施形態での（ＰＳＤイオン注入工程）と、（電極形成工程）を行うことで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
本実施形態における半導体装置の製造方法は、上述した第１実施形態の効果（１）〜（５）に加え、以下の効果を奏する。
（７）段差レジストは２回の注入工程を経ており、通常よりも多くのエネルギーを遮蔽し、そのエネルギーにより変質しやすい状態になっている。しかし、ＮＬＤＤ注入工程と、ＮＣＤイオン注入工程は、ＮＳＤイオン注入工程と比較しドーズ量が少なく調整されている。そのためレジストの変質も少なくおさえることが可能である。それにより、レジスト除去工程の際に、レジストが除去されないまま残り、ＴＦＴの信頼性を落とす心配がない。
（第４実施形態）
液晶装置１００や種々の電気光学装置に用いる第４実施形態の半導体装置（ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０）の製造方法について、図７を参照して説明を行う。
図７は、第４実施形態にかかる製造工程を説明するための工程断面図である。この実施形態では、上記した説明と重複する部分があるので、重複した部分については上記した説明を引用し、重複を避けるものとする。
まず、段差レジスト形成工程までは第３実施形態と同じなので、段差レジスト形成工程を再掲するところから説明を始める。
第１領域１５５中のチャネル前駆体１６１ａを覆う厚さが第２領域１５６を覆う厚さよりも薄く、かつ第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａを開口した（露出させた）段差レジスト５０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図７（ａ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。
次に、第１領域１５５中のチャネル前駆体１６１ａと第２領域１５６を覆う段差レジスト５０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａにＮ型を示す不純物（例えばリン）のイオン注入を行い、ＬＤＤ１６２を形成する（ＮＬＤＤイオン注入工程）。イオン注入を行っている状態での断面図を図７（ｂ）に示す。なお、ＮＬＤＤイオン注入工程では、不純物濃度が、後述するソース・ドレイン１６５より少なく、チャネル領域１６１より多く、ドーズ量が制御されていることが好ましい。
次に、第２領域１５６には段差レジスト５０２が残り、チャネル前駆体１６１ａを覆っていた段差レジスト５０２は残らないようアッシング等の方法を用い、段差レジスト５０２薄膜化する（薄膜化工程）。ここまでの工程を終えた断面図を図７（ｃ）に示す。
次に、第２領域１５６を覆う段差レジスト５０２をマスクとして、第１領域１５５中のチャネル前駆体１６１ａにＰ型を示す不純物（例えばボロン）のイオン注入を行い、第１領域１５５中のチャネル前駆体１６１ａにチャネル領域１６１、を形成する（ＮＣＤイオン注入工程）。そしてイオン注入後、段差レジスト５０２を除去する。イオン注入を行っている状態での断面図を図７（ｄ）に示す。
以降、第３実施形態での（ゲート電極形成工程）、（ＮＳＤイオン注入工程）、（ＰＳＤイオン注入工程）と、（電極形成工程）を行うことで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
本実施形態における半導体装置の製造方法は、上述した第３実施形態の効果（１）〜（５）と（７）に加え、以下の効果を奏する。
（８）段差レジスト５０２の厚さが薄い領域をアッシング等の手段で除去してから、チャネル領域１６１を形成するイオン注入を行うので、同時に形成される複数のチャネルに同じプロファイルを持つイオン注入が為されることとなる。そのため、段差レジスト５０２の厚さ分布の影響を受けることがない。従って、チャネル領域１６１の不純物濃度を安定した状態で保つことができる。
（第５実施形態）
液晶装置１００や種々の電気光学装置に用いる第５実施形態の半導体装置（ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０）の製造方法について、図８を参照して説明を行う。
図８は、第５実施形態にかかる製造工程を説明するための工程断面図である。この実施形態では、上記した説明と重複する部分があるので、重複した部分については上記した説明を引用し、重複を避けるものとする。
まず、ゲート絶縁膜形成工程までは第１実施形態と同じなので、ゲート絶縁膜形成工程を再掲するところから説明を始める。
素子基板１０の第１面に、ゲート絶縁膜１５８を形成する。ゲート絶縁膜１５８はＣＶＤ法や熱酸化法を用いることができる。本実施形態では、ＣＶＤ法を用いたものとして説明を続ける（絶縁膜製造工程）。ここまでの工程を終えた図を図８（ａ）に示す。
次に、前記チャネル前駆体１６１ａ、前記ＬＤＤ前駆体及び前記びソース・ドレイン前駆体を含む第１領域１５５を開口し（露出させ）、第２領域１５６を覆った第１レジスト６０１をマスクとして、第１領域１５５にチャネルに必要な濃度のＰ型を示す不純物（例えばボロン）をイオン注入しチャネル領域１６１を形成する。そしてイオン注入後、第１レジスト６０１を除去する（ＮＣＤイオン注入工程）。イオン注入を行っている状態での断面図を図８（ｂ）に示す。
次に、第１領域１５５中のチャネル領域１６１及びＬＤＤ前駆体１６２ａを覆う段差レジスト６０２の厚さが第２領域１５６を覆う段差レジストの厚さよりも厚く、かつ第１領域１５５中のソース・ドレイン前駆体１６５ａを開口した（露出させた）段差レジスト６０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図８（ｃ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。ここで、第１領域１５５中のチャネル領域１６１及びＬＤＤ前駆体１６２ａでの段差レジスト６０２の厚さは例えば６００ｎｍ以上、第２領域１５６での厚さは例えば２００ｎｍから３００ｎｍ程度の値をとる。
次に、第２領域１５６を覆う段差レジスト６０２でイオンの通過を阻止させるよう、イオンの加速電圧を設定する。そして、第１領域１５５中のチャネル領域１６１及びＬＤＤ前駆体１６２ａと第２領域１５６とを覆う段差レジスト６０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａにＮ型を示す不純物（例えばリン）のイオン注入を行い、ソース・ドレイン１６５を形成する（ＮＳＤイオン注入工程）。リンを用いた場合には、加速電圧として４０ｋｅＶから６０ｋｅＶ程度を用いると、第１領域１５５中のチャネル領域１６１及びＬＤＤ前駆体１６２ａと第２領域１５６とを覆う段差レジスト６０２でリンイオンの通過を阻止され、第１領域１５５中のソース・ドレイン前駆体領域１６５ａにはリンイオンが注入される。イオン注入を行っている状態での断面図を図８（ｄ）に示す。なお、ＮＳＤイオン注入工程では、ソース・ドレイン１６５と、後述する電極１７５とが、オーム性接合が取れる程度の不純物濃度となるようドーズ量を制御し、キャリア濃度が１０23〜１０27ｍ-3になるように調整されていることが好ましい。
次に、イオン注入に用いる加速エネルギーを上げ、第１領域１５５中のチャネル領域１６１及びＬＤＤ前駆体１６２ａを覆う段差レジスト６０２ではイオンの透過が阻止され、第２領域１５６を覆う段差レジスト６０２ではイオンが透過するように設定し、第２領域１５６にＮ型を示す不純物（例えばリン）のイオン注入を行い、ＰＭＯＳＴＦＴの閾値調整のためのイオン注入をする（ＰＣＤイオン注入工程）。そしてイオン注入後、段差レジスト６０２を除去する。Ｎ型の不純物としてリンを用いた場合には、加速電圧として７０ｋｅＶから９０ｋｅＶ程度を用いると、第２領域１５６にリンイオンが注入される。イオン注入を行っている状態での断面図を図８（ｅ）に示す。なお、ＮＳＤイオン注入工程と高加速のＰＣＤイオン注入工程は互いに工程の順番を入れ替えることもできる。
以降、第１実施形態での（ゲート電極形成工程）、（ＮＬＤＤイオン注入工程）、（ＰＳＤイオン注入工程）と、（電極形成工程）を行うことで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
本実施形態における半導体装置の製造方法は、上述した第１実施形態の効果（１）〜（５）に加え、以下の効果を奏する。
（９）この方法によれば、工程を削減しつつＰＭＯＳＴＦＴ４０ｐの閾値調整のためのＰＣＤイオン注入を行うことができる。そのため、ＰＭＯＳＴＦＴ４０ｐの動作閾値の製造による変動を押さえることが可能であり、ＰＭＯＳＴＦＴ４０ｐを用いた回路を安定的に製造することが可能である。言い換えると、ＰＭＯＳＴＦＴ４０ｐの安定形成に必要な工程の増加を、段差レジストを用いた方法により抑えることができる。
（第６実施形態）
液晶装置１００や種々の電気光学装置に用いる第６実施形態の半導体装置（ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０）の製造方法について、図９を参照して説明を行う。
図９は、第６実施形態にかかる製造工程を説明するための工程断面図である。この実施形態では、上記した説明と重複する部分があるので、重複した部分については上記した説明を引用し、重複を避けるものとする。
まず、段差レジスト形成工程までは第５実施形態と同じなので、段差レジスト形成工程を再掲するところから説明を始める。
第１領域１５５中のチャネル領域１６１及びＬＤＤ前駆体１６２ａを覆う段差レジスト７０２の厚さが第２領域１５６を覆う段差レジスト７０２の厚さよりも厚く、かつ第１領域１５５中のソース・ドレイン前駆体１６５ａを開口した（露出させった）段差レジスト７０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図９（ａ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。
次に、第１領域１５５中のチャネル領域１６１及びＬＤＤ前駆体１６２ａと第２領域１５６を覆う段差レジスト７０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａにＮ型を示す不純物（例えばリン）のイオン注入を行い、ソース・ドレイン１６５を形成する（ＮＳＤイオン注入工程）。イオン注入を行っている状態での断面図を図９（ｂ）に示す。なお、ＮＳＤイオン注入工程では、ソース・ドレイン１６５と、後述する電極１７５とが、オーム性接合が取れる程度の不純物濃度となるようドーズ量を制御し、キャリア濃度が１０23〜１０27ｍ-3になるように調整されていることが好ましい。
次に、チャネル領域１６１とＬＤＤ前駆体１６２ａ領域には段差レジスト７０２が残り、第２領域１５６には段差レジスト７０２が残らないようアッシング等の方法を用い、段差レジスト７０２薄膜化する（薄膜化工程）。ここまでの工程を終えた断面図を図９（ｃ）に示す。
次に、チャネル領域１６１とＬＤＤ前駆体１６２ａを覆う段差レジスト７０２をマスクとして、第２領域１５６にＮ型を示す不純物（例えばリン）のイオン注入を行い、ＰＭＯＳＴＦＴ４０ｐの閾値調整のためのイオン注入をする（ＰＣＤイオン注入工程）。そしてイオン注入後、段差レジスト７０２を除去する。イオン注入を行っている状態での断面図を図９（ｄ）に示す。
以降、第５実施形態での（ゲート電極形成工程）、（ＮＬＤＤイオン注入工程）、（ＰＳＤイオン注入工程）と、（電極形成工程）を行うことで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
本実施形態における半導体装置の製造方法は、上述した第５実施形態の効果（１）〜（５）、（９）に加え、以下の効果を奏する。
（１０）段差レジスト７０２の厚さが薄い領域をアッシング等の手段で除去してから、ＰＭＯＳＴＦＴ４０ｐのチャネルを形成するイオン注入を行うので、同時に形成される複数のチャネルに同じプロファイルを持つイオン注入が為されることとなる。そのため、段差レジスト７０２の厚さ分布の影響を受けることがない。従って、ＰＭＯＳＴＦＴ４０ｐのチャネル領域の不純物濃度を安定した状態で保つことができる。
（第７実施形態）
液晶装置１００や種々の電気光学装置に用いる第７実施形態の半導体装置（ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０）の製造方法について、図１０を参照して説明を行う。
図１０は、第７実施形態にかかる製造工程を説明するための工程断面図である。この実施形態では、上記した説明と重複する部分があるので、重複した部分については上記した説明を引用し、重複を避けるものとする。
まず、ＮＣＤイオン注入工程までは第５実施形態と同じなので、ＮＣＤイオン注入工程を再掲するところから説明を始める。
前記チャネル前駆体１６１ａ、前記ＬＤＤ前駆体及び前記びソース・ドレイン前駆体を含む第１領域１５５にあたる部分を開口し（露出させ）、第２領域１５６を覆った第１レジスト８０１をマスクとして、第１領域１５５にチャネルに必要な濃度のＰ型を示す不純物（例えばボロン）をイオン注入しチャネル領域１６１を形成する。そしてイオン注入後、第１レジスト８０１を除去する（ＮＣＤイオン注入工程）。イオン注入を行っている状態での断面図を図１０（ａ）に示す。
次に、第１領域１５５中のチャネル領域１６１を覆う段差レジスト８０２の厚さが第２領域１５６を覆う段差レジストの厚さよりも厚く、かつ第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａを開口した（露出させた）段差レジスト８０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図１０（ｂ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。ここで、第１領域１５５中のチャネル領域１６１を覆う段差レジスト８０２の厚さは例えば６００ｎｍ以上、第２領域１５６を覆う段差レジスト８０２の厚さは例えば２００ｎｍから３００ｎｍ程度の値をとる。
次に、第２領域１５６を覆う段差レジスト８０２でイオンの通過を阻止させるよう、イオンの加速電圧を設定する。そして、第１領域１５５中のチャネル領域１６１と第２領域１５６を覆う段差レジスト８０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａにＮ型を示す不純物（例えばリン）のイオン注入を行い、ＬＤＤ１６２を形成する（ＮＬＤＤイオン注入工程）。リンを用いた場合には、加速電圧として４０ｋｅＶから６０ｋｅＶ程度を用いると、第２領域１５６での段差レジスト８０２でリンイオンの通過を阻止され、第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａにはリンイオンが注入される。イオン注入を行っている状態での断面図を図１０（ｃ）に示す。なお、ＮＬＤＤイオン注入工程では、不純物濃度が、後述するソース・ドレイン１６５より少なく、チャネル領域１６１より多く、ドーズ量が制御されていることが好ましい。
次に、イオン注入に用いる加速エネルギーを上げ、第１領域１５５中のチャネル領域１６１を覆う段差レジスト８０２ではイオンの透過が阻止され、第２領域１５６を覆う段差レジスト８０２ではイオンが透過するように設定し、第１領域１５５中のチャネル領域１６１を覆う段差レジスト８０２をマスクとして、第２領域１５６にＮ型を示す不純物（例えばリン）のイオン注入を行い、ＰＭＯＳＴＦＴ４０ｐの閾値調整のためのイオン注入をする（ＰＣＤイオン注入工程）。そしてイオン注入後、段差レジスト８０２を除去する。Ｎ型の不純物としてリンを用いた場合には、加速電圧として７０ｋｅＶから９０ｋｅＶ程度を用いると、第２領域中にリンイオンが注入される。イオン注入を行っている状態での断面図を図１０（ｄ）に示す。なお、第ＮＬＤＤイオン注入工程と高加速のＰＣＤイオン注入工程は互いに工程の順番を入れ替えることもできる。
次に、第１実施形態と同様にして第１領域１５５に第１ゲート電極１６３、第２領域１５６に第２ゲート電極１６４を形成する。第１ゲート電極１６３、第２ゲート電極１６４は金属やポリシリコン、金属とシリコンとの化合物、あるいはこれらの多層構造を用いても良い。第１ゲート電極１６３、第２ゲート電極１６４は、第１領域１５５および第２領域１５６を覆うようにゲート電極前駆体を成膜した後、フォトリソグラフ／エッチング法により形成することができる（ゲート電極形成工程）。
次に、第２領域１５６と、第１領域１５５中のＬＤＤ１６２を覆い、第１領域１５５中のソース・ドレイン前駆体１６５ａを開口した（露出させた）第２レジスト８０３と、第１ゲート電極１６３とをマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａにＮ型を示す不純物（例えばリン）をイオン注入するしソース・ドレイン１６５を形成する。そしてイオン注入後、第２レジスト８０３を除去する（ＮＳＤイオン注入工程）。イオン注入を行っている状態での断面図を図１０（ｅ）に示す。
以降、第５実施形態での（ＰＳＤイオン注入工程）と、（電極形成工程）を行うことで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
本実施形態における半導体装置の製造方法は、上述した第５実施形態の効果（１）〜（５）、（９）に加え、以下の効果を奏する。
（１１）段差レジスト８０２は２回の注入工程を経ており、通常よりも多くのエネルギーを遮蔽し、そのエネルギーにより変質しやすい状態になっている。しかし、ＮＬＤＤ注入工程と、ＰＣＤイオン注入工程は、ＮＳＤイオン注入工程と比較しドーズ量が少なく調整されている。そのためレジストの変質も少なくおさえることが可能である。それにより、レジスト除去工程の際に、レジストが除去されないまま残り、ＴＦＴの信頼性を落とす心配がない。
（第８実施形態）
液晶装置１００や種々の電気光学装置に用いる第８実施形態の半導体装置（ＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０）の製造方法について、図１１を参照して説明を行う。
図１１は、第８実施形態にかかる製造工程を説明するための工程断面図である。この実施形態では、上記した説明と重複する部分があるので、重複した部分については上記した説明を引用し、重複を避けるものとする。
まず、段差レジスト形成工程までは第７実施形態と同じなので、段差レジスト形成工程を再掲するところから説明を始める。
第１領域１５５中のチャネル領域１６１を覆う段差レジスト９０２の厚さが第２領域１５６を覆う段差レジスト９０２の厚さよりも厚く、かつ第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａを開口した（露出させた）段差レジスト９０２を形成する（段差レジスト形成工程）。ここまでの工程を終えた断面図を図１１（ａ）に示す。このように、レジストの厚さを複数の水準で設定する場合、ハーフトーンマスクを用いることが、製造工程数の増加を抑えることができることから好適である。
次に、第１領域１５５中のチャネル領域１６１と第２領域１５６を覆う段差レジスト９０２をマスクとして、第１領域１５５中のソース・ドレイン前駆体１６５ａ及びＬＤＤ前駆体１６２ａにＮ型を示す不純物（例えばリン）のイオン注入を行い、ＬＤＤ１６２を形成する（ＮＬＤＤイオン注入工程）。イオン注入を行っている状態での断面図を図１１（ｂ）に示す。なお、ＮＬＤＤイオン注入工程では、不純物濃度が、後述するソース・ドレイン１６５より少なく、チャネル領域１６１より多く、ドーズ量が制御されていることが好ましい。
次に、チャネル領域１６１には段差レジスト９０２が残り、第２領域１５６には段差レジスト９０２が残らないようアッシング等の方法を用い、段差レジスト９０２薄膜化する（薄膜化工程）。ここまでの工程を終えた断面図を図１１（ｃ）に示す。
次に、チャネル領域１６１を覆う段差レジスト９０２をマスクとして、第２領域１５６にＮ型を示す不純物（例えばリン）のイオン注入を行い、ＰＭＯＳＴＦＴの閾値調整のためのイオン注入をする（ＰＣＤイオン注入工程）。そしてイオン注入後、段差レジスト９０２を除去する。イオン注入を行っている状態での断面図を図１１（ｄ）に示す。
以降、第７実施形態での（ゲート電極形成工程）、（ＮＳＤイオン注入工程）、（ＰＳＤイオン注入工程）と、（電極形成工程）を行うことで、例えば液晶装置１００の駆動に好適なＰＭＯＳＴＦＴ４０ｐ、及びＴＦＴ３０を形成することができる。
本実施形態における半導体装置の製造方法は、上述した第７実施形態の効果（１）〜（５）、（９）、（１１）に加え、以下の効果を奏する。
（１２）段差レジスト９０２の厚さが薄い領域をアッシング等の手段で除去してから、ＰＭＯＳＴＦＴ４０ｐのチャネルを形成するイオン注入を行うので、同時に形成される複数のチャネルに同じプロファイルを持つイオン注入が為されることとなる。そのため、段差レジスト９０２の厚さ分布の影響を受けることがない。従って、ＰＭＯＳＴＦＴ４０ｐのチャネル領域の不純物濃度を安定した状態で保つことができる。
３ａ…走査線、６ａ…データ線、９…画素電極、１０…素子基板、１０ａ…表示領域、１８…配向膜、１９…共通電極、２０…対向基板、２９…配向膜、３０…半導体装置としてのＮＭＯＳＴＦＴであるＴＦＴ、４０ｐ…半導体装置としてのＰＭＯＳＴＦＴ、５０…液晶層、５２…シール材、５３…見切り部、１００…電気光学装置としての液晶装置、１０１…データ線駆動回路、１０２…端子部、１０４…走査線駆動回路、１０５…配線、１５１…窒化珪素層、１５２…酸化珪素層、１５３…多結晶シリコン膜、１５５…第１領域、１５６…第２領域、１５８…ゲート絶縁膜、１６１…チャネル領域、１６２…ＬＤＤ、１６３…第１ゲート電極、１６４…第２ゲート電極、１６５…ソース・ドレイン、１６１ａ…チャネル前駆体、１６２ａ…ＬＤＤ前駆体、１６５ａ…ソース・ドレイン前駆体、１７５…電極、１８０…層間絶縁膜、２０１…第１レジスト、２０２…段差レジスト、２０３…第２レジスト、２０４…第３レジスト、３０２…段差レジスト、４０２…段差レジスト、４０３…第２レジスト、５０２…段差レジスト、６０２…段差レジスト、７０２…段差レジスト、８０２…段差レジスト、８０３…第２レジスト、９０２…段差レジスト。

Claims (6)

  1. 半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、
    前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、
    前記第１１領域に形成された、チャネル領域と、
    ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、
    前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、
    前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、
    前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、を含む半導体装置の製造方法であって、
    前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、
    前記第１１領域及び前記第１２領域及び前記第２領域を覆い、前記第１１領域及び前記第１２領域での厚さが前記第２領域での厚さよりも薄く、かつ前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、
    前記第２領域と前記第１１領域と前記第１２領域とを覆う前記段差レジストをマスクとして、前記第１３領域のソース・ドレイン前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＳＤイオン注入工程と、
    イオン注入の加速電圧を上げて、前記第２領域に位置する前記段差レジストではイオンの通過が阻止され、前記第１１領域及び前記第１２領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記チャネル領域に、Ｐ型の不純物をイオン注入し、前記チャネル領域を構成するＮＣＤイオン注入工程と、
    前記段差レジストを除去する工程と、
    前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、
    前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、
    前記第１１領域に形成された、チャネル領域と、
    ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、
    前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、
    を含む半導体装置の製造方法であって、
    前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、
    前記第１１領域及び前記第２領域を覆い、前記第１１領域での厚さが前記第２領域での厚さよりも薄く、かつ前記第１２領域及び前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、
    前記第２領域と前記第１１領域とを覆う前記段差レジストをマスクとして、前記第１２領域のＬＤＤ前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＬＤＤイオン注入工程と、
    イオン注入の加速電圧を上げて、前記第２領域に位置する前記段差レジストではイオンの通過が阻止され、前記第１１領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記チャネル領域に、Ｐ型の不純物をイオン注入し、前記チャネル領域を構成するＮＣＤイオン注入工程と、
    前記段差レジストを除去する工程と、
    前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、
    前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、
    前記第１１領域に形成された、チャネル領域と、
    ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、
    前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、
    を含む半導体装置の製造方法であって、
    前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、
    前記第２領域を覆い、前記第１領域を開口した第１レジストを形成する工程と、
    前記第１レジストをマスクとして前記第１領域にP型不純物を導入するＮＣＤイオン注入工程と、
    前記第１１領域及び前記第１２領域及び前記第２領域を覆い、前記第１１領域及び前記第１２領域での厚さが前記第２領域での厚さよりも厚く、かつ前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、
    前記第２領域と前記第１１領域と前記第１２領域とを覆う前記段差レジストをマスクとして、前記第１３領域のソース・ドレイン前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＳＤイオン注入工程と、
    イオン注入の加速電圧を上げて、前記第１１領域及び前記第１２領域に位置する前記段差レジストではイオンの通過が阻止され、前記第２領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記第２領域のＰＭＯＳＴＦＴ前駆体に、Ｎ型の不純物をイオン注入するＰＣＤイオン注入工程と、
    前記段差レジストを除去する工程と、
    前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 半導体膜を島状に分離することで形成された、第１領域および第２領域を１面側に備える基板と、
    前記第１領域中の、第１１領域と、第１２領域と、第１３領域と、
    前記第１１領域に形成された、チャネル領域と、
    ゲート絶縁膜を挟み、前記チャネル領域と対向するように形成された第１ゲート電極と、前記１面側の平面視で前記第１ゲート電極を挟む前記第１２領域に形成されたＬＤＤと、前記１面側の平面視で前記ＬＤＤを挟む前記第１３領域に形成されたソース・ドレインと、を含むＮＭＯＳＴＦＴと、
    前記第２領域に形成された、第２ゲート電極を含むＰＭＯＳＴＦＴと、
    を含む半導体装置の製造方法であって、
    前記基板の前記１面側に前記ＮＭＯＳＴＦＴと、前記ＰＭＯＳＴＦＴと、が備える前記ゲート絶縁膜を形成する絶縁膜製造工程と、
    前記第２領域を覆い、前記第１領域を開口した第１レジストを形成する工程と、
    前記第１レジストをマスクとして前記第１領域にP型不純物を導入するＮＣＤイオン注入工程と、
    前記第１１領域及び前記第２領域を覆い、前記第１１領域での厚さが前記第２領域での厚さよりも厚く、かつ前記第１２領域及び前記第１３領域にあたる部分を開口した段差レジストを形成する段差レジスト形成工程と、
    前記第２領域と前記第１１領域とを覆う前記段差レジストをマスクとして、前記第１２領域のＬＤＤ前駆体にイオン注入を行い、Ｎ型の不純物を導入するＮＬＤＤイオン注入工程と、
    イオン注入の加速電圧を上げて、前記第１１領域に位置する前記段差レジストではイオンの通過が阻止され、前記第２領域に位置する前記段差レジストではイオンを通させることで、前記段差レジストをマスクとして、前記第２領域のＰＭＯＳＴＦＴ前駆体に、Ｎ型の不純物をイオン注入するＰＣＤイオン注入工程と、
    前記段差レジストを除去する工程と、
    前記１面側に前記第１ゲート電極、前記第２ゲート電極、を形成するゲート電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 請求項１または請求項２に記載の半導体装置の製造方法において、
    前記ＮＣＤイオン注入工程における、前記段差レジストの薄膜部での厚さが５０ｎｍ〜３００ｎｍであり、前記ＮＣＤイオン注入工程の加速を６０ｋｅＶ〜８０ｋｅＶに調整することを特徴とする半導体装置の製造方法。
  6. 請求項３または請求項４に記載の半導体装置の製造方法において、
    前記ＰＣＤイオン注入工程における、前記段差レジストの薄膜部での膜厚が５０ｎｍ〜３００ｎｍであり、前記ＰＣＤイオン注入工程の加速を７０ｋｅＶ〜９０ｋｅＶに調整することを特徴とする半導体装置の製造方法。
JP2011060464A 2011-03-18 2011-03-18 半導体装置の製造方法 Expired - Fee Related JP5811556B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011060464A JP5811556B2 (ja) 2011-03-18 2011-03-18 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011060464A JP5811556B2 (ja) 2011-03-18 2011-03-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012199264A JP2012199264A (ja) 2012-10-18
JP5811556B2 true JP5811556B2 (ja) 2015-11-11

Family

ID=47181235

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011060464A Expired - Fee Related JP5811556B2 (ja) 2011-03-18 2011-03-18 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5811556B2 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS582067A (ja) * 1981-06-26 1983-01-07 Toshiba Corp 半導体装置の製造方法
JP3599827B2 (ja) * 1994-05-20 2004-12-08 三菱電機株式会社 アクティブマトリクス液晶ディスプレイの製法
JP2003243665A (ja) * 2002-02-19 2003-08-29 Seiko Epson Corp 半導体装置及びその製造方法並びに電気光学装置
JP2006269808A (ja) * 2005-03-24 2006-10-05 Mitsubishi Electric Corp 半導体装置および画像表示装置
KR100796609B1 (ko) * 2006-08-17 2008-01-22 삼성에스디아이 주식회사 Ｃｍｏｓ 박막 트랜지스터의 제조방법

Also Published As

Publication number Publication date
JP2012199264A (ja) 2012-10-18

Similar Documents

Publication Publication Date Title
US6900464B2 (en) Thin film transistor device and method of manufacturing the same, and liquid crystal display device
US8148726B2 (en) Display device and manufacturing method thereof
US9964854B2 (en) Doping method for array substrate and manufacturing equipment of the same
US7344931B2 (en) Semiconductor device, method of manufacturing the same, and electro-optical device
US20050242354A1 (en) Display device and method of manufacturing the same
US10468533B2 (en) Semiconductor device and method for manufacturing same
TWI593090B (zh) 畫素結構、其製作方法與薄膜電晶體
US8124974B2 (en) Display device
US8502946B2 (en) Array substrate of fringe field switching mode liquid crystal display panel and method of manufacturing the same
US7176491B2 (en) Semiconductor device
US20070254415A1 (en) Thin film transistor substrate, method of manufacturing the same and method of manufacturing liquid crystal display panel including the same
KR100492727B1 (ko) 포토레지스트의 잔사불량이 방지된 반도체 도핑방법 및이를 이용한 액정표시소자 제조방법
US9318509B2 (en) Array substrate and method for manufacturing the same, display panel
JP2007103418A (ja) 半導体装置、半導体装置の製造方法、並びに電気光学装置
KR20080001110A (ko) 액정표시소자 및 그 제조방법
JP5811556B2 (ja) 半導体装置の製造方法
WO2019128057A1 (zh) 一种硅基显示面板及其形成方法以及其曝光工艺的光罩
JP5807352B2 (ja) 半導体装置の製造方法、及び電気光学装置の製造方法
KR101268388B1 (ko) 액정표시소자 제조방법
KR20050003496A (ko) 구동회로 일체형 액정표시장치용 어레이기판 제조방법
JP2015204351A (ja) 感光膜の設置方法、半導体装置の製造方法、電気光学装置および電子機器
JP2008166597A (ja) 半導体装置の製造方法及び液晶表示装置の製造方法
CN112951843A (zh) 电子装置及其制造方法
KR20070033073A (ko) 액정표시장치의 제조방법
US8664703B2 (en) Display device having a shield

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140224

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150721

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150907

R150 Certificate of patent or registration of utility model

Ref document number: 5811556

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees