JP2015204351A - 感光膜の設置方法、半導体装置の製造方法、電気光学装置および電子機器 - Google Patents
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Abstract
【課題】膜厚の薄い領域のレジスト膜を形状精度良く設置する方法を提供する。【解決手段】基板本体１０上にフォトレジスト膜１５を設置し、光透過率が三階調以上のハーフトーンマスク３０を用いて露光し、フォトレジスト膜１５を現像する工程を有し、現像後のフォトレジスト膜１５は第１フォトレジスト膜１６と第１フォトレジスト膜１６より厚い第２フォトレジスト膜１７とを有し、現像後の基板本体１０においてフォトレジスト膜１５を除去せずに第２フォトレジスト膜１７を設置することが可能な場所には第２フォトレジスト膜１７を設置する。【選択図】図４
Description
本発明は、感光膜の設置方法、半導体装置の製造方法、電気光学装置および電子機器に関する。
半導体装置の製造のフォトリソグラフィー工程などで感光膜の形成に用いられる感光性材料は、半導体装置の製造だけでなく、ＭＥＭＳ（微小機械装置）の分野などにおいても広く使用されている。
例えば、ＭＥＭＳの可動部分を３次元的に形成する際のエッチングマスクとして使用されている。また、深さ方向に対して段差を形成するような場合、感光膜を用いることで好ましい精度を保った加工が容易となる。
また、感光膜は、薄膜半導体装置であるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）においては、ＴＦＴのチャネル部分に、あらかじめ動作特性をシフトさせるチャネルドープ構造を形成するためやＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を形成するためにシリコン層に必要な不純物の注入量の制御や領域の指定を行うためにも用いられている。特許文献１には、回折格子パターンを有するマスクやハーフトーン部分を有するマスクを用いてＬＤＤ構造を有するＴＦＴを形成する方法が開示されている。これによれば、中央部より端部に膜厚の薄い領域を有するレジストパターンを形成する。そして、半導体層上に形成された導電膜をエッチングして中央部より端部に膜厚の薄い領域を有するゲート電極を形成する。このゲート電極をマスクとして半導体層に不純物を注入している。
上記のＭＥＭＳ及びＴＦＴ形成方法では、一旦薄いレジスト部分と厚いレジスト部分とが設置され、その後薄いレジスト部分を除去する工程が行われる。当該工程の後、当該工程により一部が除去された厚いレジスト部分がその後の工程のマスクとして使用されることになる。従って、その後の工程が正しく行われるためには、例えば、一部が除去された厚いレジスト部分に所定の膜厚が必要となる。しかしながら、従来の方法では除去するレジストの量と現像液の現像能力の管理が難しく、薄いレジスト部分を除去した後の一部が除去された厚いレジスト部分の膜厚及び平面形状のばらつきが大きくなり、品質に影響が出る可能性があるという問題があった。
本発明は、上述の課題若しくは問題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
［適用例１］
本発明に係る感光膜の設置方法は、３階調以上の異なる光透過率の領域を有するフォトマスクを用いて基板上に形成された第１の感光膜を露光して第２の感光膜を形成し、前記第２の感光膜を所定の現像液で現像して形成した第３の感光膜の一部が、その後に前記基板上に注入される所定の不純物の注入を行わない領域と前記所定の不純物の注入を行っても行わなくてもよい領域とを覆うことを特徴とする。
本発明に係る感光膜の設置方法は、３階調以上の異なる光透過率の領域を有するフォトマスクを用いて基板上に形成された第１の感光膜を露光して第２の感光膜を形成し、前記第２の感光膜を所定の現像液で現像して形成した第３の感光膜の一部が、その後に前記基板上に注入される所定の不純物の注入を行わない領域と前記所定の不純物の注入を行っても行わなくてもよい領域とを覆うことを特徴とする。
この方法によれば、第３の感光膜が設置される領域を広くすることができる。このため、第２の感光膜を除去するとき現像液に溶解される感光膜の体積をより少なくする制御を行うことができ、現像液の溶解する能力を好適に維持することができ、残される感光膜の膜厚や形状の管理が容易となる。
［適用例２］
本発明に係る半導体装置の製造方法は、基板上に感光膜を形成する第１の工程と、３階調以上の異なる光透過率の領域を有するフォトマスクを用いて前記感光膜を露光する第２の工程と、露光された前記感光膜の現像を現像液を用いて行う第３の工程と、現像された前記感光膜をマスクとして前記基板上に第１の所定の不純物を注入する第４の工程と、を含み、前記３階調以上の階調は、前記第２の工程で用いられる露光光を遮蔽する第１の階調、前記露光光をほぼ透過させる第２の階調及び前記露光光を所定の割合で透過させる１つ以上の第３の階調であり、前記フォトマスクにおける前記第１の階調の領域は、前記基板において前記第１の所定の不純物の注入を行わない第１の領域と前記第１の所定の不純物の注入を行っても行わなくてもよい第２の領域とに対応する領域であり、前記第３の工程の後において、前記第１の領域及び前記第２の領域における前記感光膜の厚さは、前記第３の階調で露光された第３の領域における前記感光膜の厚さよりも厚く、前記第３の領域における前記感光膜の厚さは、前記第１の所定の不純物を遮蔽することができる厚さであることを特徴とする。
本発明に係る半導体装置の製造方法は、基板上に感光膜を形成する第１の工程と、３階調以上の異なる光透過率の領域を有するフォトマスクを用いて前記感光膜を露光する第２の工程と、露光された前記感光膜の現像を現像液を用いて行う第３の工程と、現像された前記感光膜をマスクとして前記基板上に第１の所定の不純物を注入する第４の工程と、を含み、前記３階調以上の階調は、前記第２の工程で用いられる露光光を遮蔽する第１の階調、前記露光光をほぼ透過させる第２の階調及び前記露光光を所定の割合で透過させる１つ以上の第３の階調であり、前記フォトマスクにおける前記第１の階調の領域は、前記基板において前記第１の所定の不純物の注入を行わない第１の領域と前記第１の所定の不純物の注入を行っても行わなくてもよい第２の領域とに対応する領域であり、前記第３の工程の後において、前記第１の領域及び前記第２の領域における前記感光膜の厚さは、前記第３の階調で露光された第３の領域における前記感光膜の厚さよりも厚く、前記第３の領域における前記感光膜の厚さは、前記第１の所定の不純物を遮蔽することができる厚さであることを特徴とする。
この方法によれば、第２の工程において３階調以上の異なる光透過率の領域を有するフォトマスクを用いて露光を行い、その後の第３の工程において現像を行うことで、第３の工程で除去される感光膜の体積をより少なくする制御を行うことができる。このため、第３の工程における現像液の特性の変化が少なくなり、現像で残される感光膜の厚さや形状の制御を容易に行う事ができる。不純物の注入に関係のない第２の領域を不純物の注入を行わない第１の領域と同等に扱うことで第３の工程で溶解される感光膜の体積が小さくなる。その結果、第３の領域に残される感光膜の厚さと形状を好ましいものとすることができる。
また、基板上の第１の領域及び第２の領域には最も膜厚の厚い感光膜が残され、第３の領域には第１の領域及び第２の領域に残された感光膜の厚さよりも薄い厚さの感光膜が残される。第３の領域に残された感光膜が第１の所定の不純物の注入を遮蔽できれば、第１の領域及び第２の領域に残された感光膜も第１の所定の不純物の注入を遮蔽することができ、共に第１の所定の不純物の注入におけるマスクとして用いることができ、フォトマスクの第２の階調の領域に対応する基板上の領域に第１の所定の不純物を注入することができる。
［適用例３］
上記の半導体装置の製造方法において、前記現像液は、新液であることが好ましい。
上記の半導体装置の製造方法において、前記現像液は、新液であることが好ましい。
ここで、新液とは、現像液の成分が調合された液体であり、現像に使用されていない液体のことである。新液には感光膜の成分が含まれておらず、新液の感光膜を現像する能力は既知の所定の能力が維持されていると考えられる。従って、この方法によれば、新液を使用することで、現像時間や温度等を管理することにより現像により除去される感光膜の膜厚及び形状を精度良く管理することができる。
［適用例４］
上記の半導体装置の製造方法において、前記現像液は、スリットノズルを用いて前記基板上に塗布されることが好ましい。
上記の半導体装置の製造方法において、前記現像液は、スリットノズルを用いて前記基板上に塗布されることが好ましい。
スリットノズルとは、現像液を供給する丸孔のノズルが直線状に配列されたものである。この方法によれば、スリットノズルを基板に沿って移動させながら現像液を基板上に供給することで、基板に供給された現像液の量を場所によらず均一にすることが容易となる。その結果、精度良い膜厚及び形状で感光膜を現像することができる。
［適用例５］
上記の半導体装置の製造方法において、前記現像液は、パドル現象またはスピン現象を用いて前記基板上に塗布されることが好ましい。
上記の半導体装置の製造方法において、前記現像液は、パドル現象またはスピン現象を用いて前記基板上に塗布されることが好ましい。
この方法によれば、パドル現像またはスピン現像を用いることにより基板に供給された現像液の量を場所によらず均一にすることができる。その結果、精度良い膜厚で感光膜を現像することができる。その結果、ばらつきやむら等の現像精度を低減することなく、感光膜を設置することができる。
［適用例６］
上記の半導体装置の製造方法において、更に、前記第３の領域の前記感光膜を除去する第５の工程と、前記基板上に第２の所定の不純物の注入を行う第６の工程と、を含み、前記第５の工程後の前記第１の領域及び前記第２の領域における前記感光膜の厚さは、前記第２の所定の不純物の注入を遮蔽することができる厚さであることが好ましい。
上記の半導体装置の製造方法において、更に、前記第３の領域の前記感光膜を除去する第５の工程と、前記基板上に第２の所定の不純物の注入を行う第６の工程と、を含み、前記第５の工程後の前記第１の領域及び前記第２の領域における前記感光膜の厚さは、前記第２の所定の不純物の注入を遮蔽することができる厚さであることが好ましい。
この方法によれば、第５の工程の後に残される感光膜が第１の領域及び第２の領域のものだけとなり、当該残された感光膜が第２の所定の不純物の注入を遮蔽することで、感光膜が残されていない領域においてはフォトマスクにおける第３の階調の設定如何によっては様々な不純物の注入の仕方を行う事ができる。
［適用例７］
本発明に係る電気光学装置は、上記の半導体装置の製造方法により製造された半導体装置を用いていることが好ましい。
本発明に係る電気光学装置は、上記の半導体装置の製造方法により製造された半導体装置を用いていることが好ましい。
この構成によれば、性能のばらつきの少ない電気光学装置を提供することができる。
［適用例８］
本発明に係る電子機器は、上記の電気光学装置を備えていることが好ましい。
本発明に係る電子機器は、上記の電気光学装置を備えていることが好ましい。
この構成によれば、電子機器に含まれる電気光学装置の部分において、性能のばらつきの少ない電子機器を提供することができる。
本実施形態では、液晶装置と液晶装置の製造方法との特徴的な例について、図に従って説明する。尚、各図面における各部材は、各図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせて図示している。
（第１の実施形態）
（電気光学装置の構造）
図１〜図３に基づいて、本実施形態の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてＴＦＴ（薄膜半導体装置）を用いたアクティブマトリクス型の透過型液晶装置を例として説明する。図１は本実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の１ドットを拡大して示す模式平面図である。図３は本実施形態の液晶装置の構造を示す模式側断面図であって、図２のＡ−Ａ’線断面図である。尚、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。
（第１の実施形態）
（電気光学装置の構造）
図１〜図３に基づいて、本実施形態の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてＴＦＴ（薄膜半導体装置）を用いたアクティブマトリクス型の透過型液晶装置を例として説明する。図１は本実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の１ドットを拡大して示す模式平面図である。図３は本実施形態の液晶装置の構造を示す模式側断面図であって、図２のＡ−Ａ’線断面図である。尚、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。
図１に示すように、電気光学装置としての液晶装置１は画像表示領域を構成するマトリクス状に配置された複数のドット２が設置されている。ドット２には画素電極９と当該画素電極９を制御するためのスイッチング素子である半導体装置としてのＴＦＴ９０（薄膜半導体装置）がそれぞれ形成されている。そして、画像信号が供給されるデータ線６ａが当該ＴＦＴ９０のソースに電気的に接続されている。データ線６ａに書き込まれる画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次で供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
また、走査線３ａがＴＦＴ９０のゲートに電気的に接続されており、各走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ９０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ９０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎが所定のタイミングで書き込まれる。
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量９８が付加されている。
図３に示すように、本実施形態の液晶装置１は、液晶層１０２を挟持して対向配置され、ＴＦＴ９０や画素電極９が形成されたＴＦＴアレイ基板１００と、共通電極１０８が形成された対向基板１０４とを具備して概略構成されている。
以下、図２に基づいて、ＴＦＴアレイ基板１００の平面構造について説明する。ＴＦＴアレイ基板１００には、矩形状の画素電極９が複数、マトリクス状に設けられている。各画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施形態において、各画素電極９及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ等が形成された領域が１つのドット２となっている。
データ線６ａは、ＴＦＴ９０を構成する多結晶半導体膜１４のうちソース側高濃度領域１８にコンタクトホール９２を介して電気的に接続されている。画素電極９は、多結晶半導体膜１４のうちドレイン側高濃度領域１９に、コンタクトホール９６、ソース線６ｂ、コンタクトホール９４を介して電気的に接続されている。また、走査線３ａの一部が、多結晶半導体膜１４のうち第３の領域としてのチャネル領域２０に対向するように拡幅されており、走査線３ａの拡幅された部分が、ゲート電極２４ａとして機能する。以下、走査線３ａにおいて、ゲート電極２４ａとして機能する部分を単に「ゲート電極」と称す。また、ＴＦＴ９０を構成する多結晶半導体膜１４は、容量線３ｂと対向する部分にまで延設されており、この延設部分１ｆを下電極とし、容量線３ｂを上電極とする蓄積容量９８（蓄積容量素子）が形成されている。
次に、図３に基づいて、本実施形態の液晶装置の断面構造について説明する。ＴＦＴアレイ基板１００は、ガラス等の透光性材料からなる基板としての基板本体１０（透光性基板）、ＴＦＴアレイ基板１００の液晶層１０２側表面に形成された画素電極９、ＴＦＴ９０及び配向膜１１を主体として構成されている。対向基板１０４はガラス等の透光性材料からなる基板本体１０４ａ、基板本体１０４ａの液晶層１０２側表面に形成された共通電極１０８及び配向膜１１０を主体として構成されている。
詳細には、ＴＦＴアレイ基板１００において基板本体１０の直上にシリコン酸化膜等からなる下地保護膜１２（緩衝膜）が形成されている。また、ＴＦＴアレイ基板１００の液晶層１０２側表面にはインジウム錫酸化物（ＩＴＯ）等の透明導電性材料からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用ＴＦＴ９０が設けられている。
下地保護膜１２上には、多結晶シリコンからなる多結晶半導体膜１４が所定のパターンで形成されている。この多結晶半導体膜１４上にシリコン酸化膜等からなるゲート絶縁膜２２が形成されている。そして、このゲート絶縁膜２２上にゲート電極２４ａ（走査線３ａ）が形成されている。本実施形態では、ゲート電極２４ａの側面はゲート絶縁膜２２の表面に対してテーパ状となっている。また、多結晶半導体膜１４のうちゲート絶縁膜２２を介してゲート電極２４ａと対向する領域が、ゲート電極２４ａからの電界によりチャネルが形成されるチャネル領域２０となっている。また、多結晶半導体膜１４においてチャネル領域２０の一方側（図示左側）にはソース領域３４が形成され、他方側（図示右側）にはドレイン領域３５が形成されている。そして、ゲート電極２４ａ、ゲート絶縁膜２２、データ線６ａ、ソース線６ｂ、多結晶半導体膜１４のソース領域３４、チャネル領域２０、ドレイン領域３５等により、画素スイッチング用ＴＦＴ９０が構成されている。
本実施形態において、画素スイッチング用ＴＦＴ９０はＬＤＤ構造を有するものとなっている。ソース領域３４及びドレイン領域３５には、各々、不純物濃度が相対的に高い高濃度領域（ソース側高濃度領域１８、ドレイン側高濃度領域１９）と、不純物濃度が相対的に低い低濃度領域（ＬＤＤ領域（ソース側低濃度領域２６、ドレイン側低濃度領域２７））が形成されている。尚、チャネル領域２０に不純物を含ませてＴＦＴ９０の動作特性を調整しても良い。これにより、ＴＦＴ９０が作動する電圧と電流との関係を示す動作特性を変更することができる。ＴＦＴ９０の動作特性を調整することを“動作特性をシフトする”と称す。
また、ＴＦＴアレイ基板１００では走査線３ａ（ゲート電極２４ａ）上にシリコン酸化膜等からなる第１層間絶縁膜４が形成されている。この第１層間絶縁膜４上に、データ線６ａ及びソース線６ｂが形成されている。データ線６ａは、第１層間絶縁膜４に形成されたコンタクトホール９２を介して、多結晶半導体膜１４のソース側高濃度領域１８に電気的に接続されており、ソース線６ｂは、第１層間絶縁膜４に形成されたコンタクトホール９４を介して、多結晶半導体膜１４のドレイン側高濃度領域１９に電気的に接続されている。
また、データ線６ａ、ソース線６ｂが形成された第１層間絶縁膜４上にはシリコン窒化膜等からなる第２層間絶縁膜５が形成されている。そして、第２層間絶縁膜５上には画素電極９が形成されている。画素電極９は、第２層間絶縁膜５に形成されたコンタクトホール９６を介してソース線６ｂと電気的に接続されている。また、多結晶半導体膜１４のドレイン側高濃度領域１９からの延設部分１ｆ（下電極）に対して、ゲート絶縁膜２２と一体形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層に形成された容量線３ｂが上電極として対向配置されており、これら延設部分１ｆと容量線３ｂにより蓄積容量９８が形成されている。また、ＴＦＴアレイ基板１００の液晶層１０２側最表面には、液晶層１０２内の液晶分子の配列を制御するための配向膜１１が形成されている。
他方、対向基板１０４においては基板本体１０４ａの液晶層１０２側表面に遮光膜１０６が形成されている。遮光膜１０６は、液晶装置に入射した光が、少なくとも、多結晶半導体膜１４のチャネル領域２０及びソース側低濃度領域２６及びドレイン側低濃度領域２７に入射することを防止する。遮光膜１０６が形成された基板本体１０４ａ上には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極１０８が形成されている。共通電極１０８の液晶層１０２側には、液晶層１０２内の液晶分子の配列を制御するための配向膜１１０が形成されている。
（薄膜半導体装置の製造方法）
図４〜図７は、半導体装置の製造方法を説明するための模式図である。図４〜図７では本実施形態におけるＬＤＤ構造を有するｎチャネル型のＴＦＴの半導体装置の製造方法を工程順に示している。
まず、図４（ａ）に示すように、基板本体１０として超音波洗浄等により清浄化したガラス基板等の透光性基板を用意する。その後、基板の表面温度が１５０〜４５０℃となる条件下で、基板本体１０の全面にシリコン酸化膜等からなる下地保護膜１２（緩衝膜）をプラズマＣＶＤ法等により１００ｎｍ〜５００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4）と酸素、ジシランとアンモニア等が好適である。
図４〜図７は、半導体装置の製造方法を説明するための模式図である。図４〜図７では本実施形態におけるＬＤＤ構造を有するｎチャネル型のＴＦＴの半導体装置の製造方法を工程順に示している。
まず、図４（ａ）に示すように、基板本体１０として超音波洗浄等により清浄化したガラス基板等の透光性基板を用意する。その後、基板の表面温度が１５０〜４５０℃となる条件下で、基板本体１０の全面にシリコン酸化膜等からなる下地保護膜１２（緩衝膜）をプラズマＣＶＤ法等により１００ｎｍ〜５００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4）と酸素、ジシランとアンモニア等が好適である。
次に、下地保護膜１２の全面に、非晶質シリコンからなる非晶質半導体膜をプラズマＣＶＤ法等により３０ｎｍ〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。次に、非晶質半導体膜に対して、レーザーアニールを施す等して、非晶質半導体膜を多結晶化した、多結晶シリコンからなる多結晶半導体膜１４及び延設部分１ｆを形成したのち、ゲート絶縁膜２２になるシリコン酸化膜を１００ｎｍ成膜する。
次に、図４（ｂ）に示すように、レジスト塗布工程においてフォトレジストの材料を塗布して乾燥する。塗布にはディッピング法やスピンコート法等を用いることができる。その結果、膜厚が２．５μｍの感光膜、第１の感光膜及び第２の感光膜としてのフォトレジスト膜１５が設置される。
次に、図４（ｃ）に示すように、露光工程が行われる。露光工程ではフォトレジスト膜１５に転写露光する所定パターンマスク（レチクル）としてハーフトーンマスク３０を使用している。このハーフトーンマスク３０は、露光装置から照射される露光光３１を遮断する第１の階調としての遮断部分３０ａ、露光光を完全に透過させる第２の階調としての透過部分３０ｂ及び露光光を部分的に透過させる第３の階調としての半透過部分３０ｃの３階調の部分を有している。マスクまたはレチクルの半透過部分３０ｃには半透過膜により形成されたパターンが設けられ、露光光の透過する光強度を制御することができるようになっている。
次に、現像工程が行われる。現像工程ではフォトレジスト膜１５の一部が現像液にて除去される。現像工程が行われた後の断面図を図４（ｄ）に示す。本実施形態では例えば、フォトレジスト膜１５にはポジ型のレジスト材料が用いられている。露光されると現像液に対して溶解性が増大し露光された部分が除去される。現像はアルカリ溶液で行われ、現像液の主材料は、例えば、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）である。尚、フォトレジスト膜１５にはネガ型のレジスト材料を用いても良い。
解像度を向上させる等の目的の為現像液は新液を用いることが望ましい。ここで新液とは、現像液の成分が調合された液体であり且つ現像に使用されていない液体のことである。従って、新液にはフォトレジスト膜１５の成分が含まれておらず、フォトレジスト膜１５を現像する能力が高く、既知の所定の現像能力を有する液体となっている。従って、現像時間や温度等を管理することにより現像により除去されるフォトレジスト膜１５の膜厚と形状とを精度良く管理することができる。
さらに、現像方法としては、スリットノズルを利用することで、歩留まりを確保しやすくなる手法も望ましい。スリットノズルでは現像液を供給する丸孔のノズルが直線状に配列されている。ノズルの配列の長さは基板本体１０の長さより長い形状となっている。そして、スリットノズルを基板本体１０に沿って移動させながらスリットノズルから現像液を基板本体１０上に供給する。これにより、基板本体１０に供給された現像液の量を場所によらず均一にすることができる。その結果、精度良い膜厚および形状に第１膜としての第１フォトレジスト膜１６を現像することができる。
さらに、現像方法としては、パドル現像、及びスピン現像を用いることでも性能を向上させることができる。パドル現像を用いることにより基板本体１０に供給された現像液の量を場所によらず均一にすることができる。スピン現像を用いるときにも基板本体１０に供給された現像液の量を場所によらず均一にすることができる。その結果、精度良い膜厚で第１フォトレジスト膜１６を現像することができる。
このように現像してフォトレジスト膜１５から半透過部分３０ｃに対応する第１フォトレジスト膜１６及び遮断部分３０ａに対応する第３の感光膜としての第２フォトレジスト膜１７を形成する。
第１フォトレジスト膜１６は第２フォトレジスト膜１７より強く露光光３１が照射されている。従って、現像において第１フォトレジスト膜１６は第２フォトレジスト膜１７より多く除去され薄い膜になっている。第１フォトレジスト膜１６はＴＦＴ９０のチャネル領域２０、ソース側低濃度領域２６及びドレイン側低濃度領域２７と対向する場所に設置される。
第１フォトレジスト膜１６及び第２フォトレジスト膜１７の膜厚は所定の不純物の注入が遮蔽される厚みとなるように形成されている。本実施形態では例えば、第１フォトレジスト膜１６の膜厚は０．５μｍになっている。第２フォトレジスト膜１７の膜厚は本実施形態では例えば、２．５μｍになっている。
図５は、現像工程後の基板本体１０を加工面の方向から見た場合の平面図である。図５に示すように、多結晶半導体膜１４、延設部分１ｆ及び多結晶半導体膜１４と延設部分１ｆとを接続する部分を除いた場所に第２フォトレジスト膜１７が設置されている。
この第２フォトレジスト膜１７が設置された場所には、所定の不純物の注入を遮蔽する必要がある領域と所定の不純物の注入が必要でない領域の双方が復きまれる。ここで、所定の不純物の注入が必要でない領域というのは、所定の不純物の注入があってもなくても構わない領域のことである。即ち、この領域は、第２フォトレジスト膜１７が設置されなくても影響のない領域であり、また、第１フォトレジスト膜１６が設置されなくても影響のない領域とも言い換えることができる。従来は、このような領域におけるレジスト膜は除去されていた。
基板本体１０の平面視で、液晶層１０２において共通電極１０８及び画素電極９に挟まれて遮光膜１０６が設置されていない領域を第１の領域及び第２の領域としての表示部３３とする。表示部３３は電圧が印加されて光の透過率が変化する領域である。第１の領域は不純物の注入を行わない領域であり、第２の領域は不純物の注入を行っても行わなくてもよい領域である。本実施例において、第２フォトレジスト膜１７が設置される領域には表示部３３となる領域のほとんどが含まれている。これに対し、注入量はともかく、所定の不純物の注入を必要とする領域の面積は狭く、全体に占める面積の比率が小さくなっている。
これにより、現像されるフォトレジスト膜１５の体積を小さくする制御を行うことができ、現像液に含まれる溶解されたフォトレジスト膜１５の量を少なくすることができる。現像液はフォトレジスト膜１５が溶解されるに従って、溶解する能力が減少する。そして、現像液に溶解させる部分のフォトレジスト膜１５が少ない方が多いときより単位時間当たりに溶解させる膜厚を精度良く管理することができる。本実施形態ではフォトレジスト膜１５を現像液に溶解させる量を減らしているので、精度良く第１フォトレジスト膜１６の膜厚及び形状を管理することができる。その結果、第１フォトレジスト膜１６の形状を精度良く設置することができ、これにより特性のばらつきを少なくすることができる。
次に、図６（ａ）に示すように、第１不純物イオン注入工程が行われる。この工程では第１フォトレジスト膜１６及び第２フォトレジスト膜１７をマスクにして多結晶半導体膜１４に高濃度の不純物としての不純物イオン３２を注入する。不純物イオン３２にはリンイオンやヒ素イオンを適用することができる。本実施形態では例えば不純物イオン３２にリンイオンを用いた。高濃度の不純物イオン３２を例えば、０．１×１０１４〜約１０×１０１５／ｃｍ2のドーズ量で注入した。これによって、第１フォトレジスト膜１６及び第２フォトレジスト膜１７の領域においては不純物イオン３２の注入が遮蔽され、ソース側高濃度領域１８、ドレイン側高濃度領域１９及び延設部分１ｆには不純物イオン３２が注入される。その結果、図６（ｂ）に示すように、ソース側高濃度領域１８、ドレイン側高濃度領域１９、延設部分１ｆ及びドレイン側高濃度領域１９と延設部分１ｆとを接続する部分は不純物イオン３２を含有する組成となる。
続けて、図６（ｃ）に示すように、注入後にアッシング工程が行われる。アッシング工程はドライエッチング法にて行われ第１フォトレジスト膜１６は除去される。アッシング工程では第１フォトレジスト膜１６及び第２フォトレジスト膜１７は共に削られるので第２フォトレジスト膜１７の膜厚は減少する。そして、アッシング工程後の第２フォトレジスト膜１７の膜厚は、後工程の第２不純物イオン注入工程で行われる動作特性をシフトさせるための注入の際に、不純物を遮蔽できる膜厚となっている。例えば、第２フォトレジスト膜１７の膜厚は第２不純物イオン注入工程で不純物イオン３２の注入が遮蔽される膜厚である０．３μｍ以上にする。
現像工程において、第１フォトレジスト膜１６と第２フォトレジスト膜１７との膜厚の差は第２不純物イオン注入工程で不純物イオン３２を注入するときに不純物イオン３２が通過しない膜厚となるように制御される。アッシング工程の前後では第２フォトレジスト膜１７の膜厚は第１フォトレジスト膜１６の膜厚を減算した膜厚に減少する。このときにも第２フォトレジスト膜１７をマスクにして所定の場所に不純物を注入することができる。そして、第２フォトレジスト膜１７は不純物イオン３２の注入を遮蔽することができる。
次に、図７（ａ）に示すように、第２不純物イオン注入工程が行われる。この工程では、自己整合的（セルフアライメント）に多結晶半導体膜１４に不純物イオン３２が注入される。そして、必要な分だけ動作特性をシフトさせたｎ型半導体層の形成が行なわれる。このとき第２フォトレジスト膜１７の膜厚は不純物イオン３２の注入が遮蔽される膜厚になっている。従って、不純物イオン３２は第２フォトレジスト膜１７にて遮断されるため、不純物イオン３２は多結晶半導体膜１４以外の場所に到達しない。その結果、図７（ｂ）に示すように、チャネル領域２０、ソース側低濃度領域２６及びドレイン側低濃度領域２７に低濃度の不純物イオン３２が注入される。ソース側高濃度領域１８、ドレイン側高濃度領域１９、延設部分１ｆ及びドレイン側高濃度領域１９と延設部分１ｆとを接続する部分では不純物イオン３２の濃度がさらに増加される。
次に、図７（ｃ）に示すように、第２フォトレジスト膜１７が取り除かれる。次に、図３に示すようにゲート電極２４ａを形成する。次に、第３不純物イオン注入工程が行われる。この工程ではゲート電極２４ａをマスクにしてソース側高濃度領域１８、ドレイン側高濃度領域１９、ソース側低濃度領域２６及びドレイン側低濃度領域２７に低濃度の不純物イオン３２の注入を行う。そして、ソース側高濃度領域１８、ドレイン側高濃度領域１９、ソース側低濃度領域２６及びドレイン側低濃度領域２７での不純物イオン３２の濃度を調整することで、ＬＤＤ構造を持つ半導体層を形成することができる。
本実施形態では第１不純物イオン注入工程においてソース側高濃度領域１８及びドレイン側高濃度領域１９に不純物イオン３２が注入されている。そして、チャネル領域２０には不純物イオン３２が注入されないようにしている。チャネル領域２０と対向する場所に第１フォトレジスト膜１６が設置されないときにはチャネル領域２０に不純物イオン３２を注入させることができる。従って、第２不純物イオン注入工程において動作特性をシフトさせるＴＦＴ９０とシフトさせないＴＦＴ９０とを、同時に、同一基板上に形成することができる。この工程では通常の工程毎にフォト工程を実施する手法と比べてフォト回数を増やすことなく、動作特性を安定化させるデバイスを形成することができる。その結果、異なる動作特性にシフトさせた素子を生産性良く製造することができる。
また、本実施形態では第１フォトレジスト膜１６と第２フォトレジスト膜１７との膜厚の差はアッシング工程の後の第２フォトレジスト膜１７の膜厚が、不純物イオン３２を注入するときに不純物イオン３２が通過しない膜厚となっている。従って、第１フォトレジスト膜１６を除去した後の第２不純物イオン注入工程において第２フォトレジスト膜１７をマスクにして所定の場所に不純物イオン３２を注入することができる。その結果、多結晶半導体膜１４に複数の濃度の不純物イオン３２を注入することができる。
また、本実施形態では、所定の不純物の注入に関係のない領域には第２フォトレジスト膜１７を設置している。これにより、現像液に溶解されるフォトレジスト膜１５の量を減らしているので、精度良く第１フォトレジスト膜１６の膜厚及び形状を管理することができる。その結果、第１フォトレジスト膜１６を形状精度良く設置することができる。
本実施形態では、第１不純物イオン注入工程において第１フォトレジスト膜１６及び第２フォトレジスト膜１７をマスクにしてソース側高濃度領域１８及びドレイン側高濃度領域１９に不純物イオン３２を注入した。第２不純物イオン注入工程では第２フォトレジスト膜１７をマスクにしてソース側高濃度領域１８、ドレイン側高濃度領域１９、ソース側低濃度領域２６、ドレイン側低濃度領域２７及びチャネル領域２０に不純物イオン３２を注入した。第３不純物イオン注入工程ではゲート電極２４ａをマスクにしてソース側高濃度領域１８、ドレイン側高濃度領域１９、ソース側低濃度領域２６及びドレイン側低濃度領域２７に不純物イオン３２を注入した。
従来のように複数回のフォト工程を経て、不純物イオン３２の注入による特性シフト及びパターニングを行うのではなく、少ない回数のフォト工程にて、複数回の不純物イオン３２の注入を行うことができる。さらに、第１フォトレジスト膜１６の膜厚及び平面形状を精度良く製造できる為、ソース側低濃度領域２６〜ドレイン側低濃度領域２７の範囲を精度よく製造することができる。
（第２の実施形態）
［電子機器］
以下、第１の実施形態の液晶装置１を備えた電子機器としての液晶表示テレビジョン１２００の具体例について図８を用いて説明する。図８は、液晶表示テレビジョンの構成を示す概略斜視図である。図８において、液晶表示テレビジョン１２００はテレビジョン本体１２０２を備えている。テレビジョン本体１２０２にはスピーカー１２０３及び電気光学装置としての液晶装置１２０１が設置されている。そして、液晶装置１２０１には第１の実施形態における液晶装置１が用いられている。
［電子機器］
以下、第１の実施形態の液晶装置１を備えた電子機器としての液晶表示テレビジョン１２００の具体例について図８を用いて説明する。図８は、液晶表示テレビジョンの構成を示す概略斜視図である。図８において、液晶表示テレビジョン１２００はテレビジョン本体１２０２を備えている。テレビジョン本体１２０２にはスピーカー１２０３及び電気光学装置としての液晶装置１２０１が設置されている。そして、液晶装置１２０１には第１の実施形態における液晶装置１が用いられている。
液晶装置１２０１の製造工程では第１フォトレジスト膜１６が形状精度良く設置される。そして、液晶装置１２０１は第１フォトレジスト膜１６をマスクにして形状精度良く多結晶半導体膜に不純物が注入されたＴＦＴ９０を備えた装置である。従って、液晶表示テレビジョン１２００が備える液晶装置１２０１は第１フォトレジスト膜１６をマスクにして形状精度良く多結晶半導体膜に不純物が注入されたＴＦＴ９０を備えた装置とすることができる。
尚、上述した液晶装置１は、液晶表示テレビジョン１２００以外にも種々の電子機器に適用することができる。例えば、プロジェクター、マルチメディア対応のパーソナルコンピューター及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャー、ワードプロセッサー、ビューファインダー型またはモニター直視型のビデオテープレコーダー、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
尚、本発明の技術範囲は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において適用が可能である。例えば、上述した実施形態に種々の変更を加えたものを含む。例えば、上記第１の実施形態では、ハーフトーンマスク３０は３階調であったが、４階調以上でも良い。製造する製品に合うマスクの階調にしても良い。また、例えば、上記第１の実施形態では、ｎ型ＴＦＴにおいてＬＤＤ構造を形成した例を示したが、ｐ型ＴＦＴでＬＤＤ構造を形成することもできる。他にも、上記第１の実施形態では、第１フォトレジスト膜１６を用いて不純物イオン３２の注入を行った。第１フォトレジスト膜１６を用いてエッチングを行うときにも上記の工程を用いることができる。
１，１２０１…電気光学装置としての液晶装置、１０…基板としての基板本体、１４…多結晶半導体膜、１５…感光膜、第１の感光膜及び第２の感光膜としてのフォトレジスト膜、１６…第１膜としての第１フォトレジスト膜、１７…第３の感光膜としての第２フォトレジスト膜、２０…第３の領域としてのチャネル領域、３０…フォトマスクとしてのハーフトーンマスク、３０ａ…第１の階調としての遮断部分、３０ｂ…第２の階調としての透過部分、３０ｃ…第３の階調としての半透過部分、３２…不純物としての不純物イオン、３３…第１の領域及び第２の領域としての表示部、９０…半導体装置としてのＴＦＴ、１２００…電子機器としての液晶表示テレビジョン。
Claims (8)
- ３階調以上の異なる光透過率の領域を有するフォトマスクを用いて基板上に形成された第１の感光膜を露光して第２の感光膜を形成し、
前記第２の感光膜を所定の現像液で現像して形成した第３の感光膜の一部が、その後に前記基板上に注入される所定の不純物の注入を行わない領域と前記所定の不純物の注入を行っても行わなくてもよい領域とを覆うことを特徴とする感光膜の設置方法。 - 基板上に感光膜を形成する第１の工程と、
３階調以上の異なる光透過率の領域を有するフォトマスクを用いて前記感光膜を露光する第２の工程と、
露光された前記感光膜の現像を現像液を用いて行う第３の工程と、
現像された前記感光膜をマスクとして前記基板上に第１の所定の不純物を注入する第４の工程と、を含み、
前記３階調以上の階調は、前記第２の工程で用いられる露光光を遮蔽する第１の階調、前記露光光をほぼ透過させる第２の階調及び前記露光光を所定の割合で透過させる１つ以上の第３の階調であり、
前記フォトマスクにおける前記第１の階調の領域は、前記基板において前記第１の所定の不純物の注入を行わない第１の領域と前記第１の所定の不純物の注入を行っても行わなくてもよい第２の領域とに対応する領域であり、
前記第３の工程の後において、前記第１の領域及び前記第２の領域における前記感光膜の厚さは、前記第３の階調で露光された第３の領域における前記感光膜の厚さよりも厚く、
前記第３の領域における前記感光膜の厚さは、前記第１の所定の不純物を遮蔽することができる厚さであることを特徴とする半導体装置の製造方法。 - 前記現像液は、新液であることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記現像液は、スリットノズルを用いて前記基板上に塗布されることを特徴とする請求項２または３に記載の半導体装置の製造方法。
- 前記現像液は、パドル現象またはスピン現象を用いて前記基板上に塗布されることを特徴とする請求項２または３に記載の半導体装置の製造方法。
- 更に、前記第３の領域の前記感光膜を除去する第５の工程と、
前記基板上に第２の所定の不純物の注入を行う第６の工程と、を含み、
前記第５の工程後の前記第１の領域及び前記第２の領域における前記感光膜の厚さは、前記第２の所定の不純物の注入を遮蔽することができる厚さであることを特徴とする請求項２乃至５のいずれか１項に記載の半導体装置の製造方法。 - 請求項２乃至６のいずれか１項に記載された半導体装置の製造方法により製造された半導体装置を用いた電気光学装置。
- 請求項７に記載の電気光学装置を備えた電子機器。
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Citations (5)
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|---|---|---|---|---|
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| JP2007013055A (ja) * | 2005-07-04 | 2007-01-18 | Sharp Corp | トランジスタ製造用マスクおよびこれを用いてトランジスタを製造する方法 |
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Patent Citations (5)
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|---|---|---|---|---|
| JP2003248293A (ja) * | 2002-02-26 | 2003-09-05 | Sony Corp | マスク作成方法 |
| JP2006186349A (ja) * | 2004-12-03 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2007013055A (ja) * | 2005-07-04 | 2007-01-18 | Sharp Corp | トランジスタ製造用マスクおよびこれを用いてトランジスタを製造する方法 |
| JP2007311767A (ja) * | 2006-05-18 | 2007-11-29 | Samsung Sdi Co Ltd | Ｃｍｏｓ薄膜トランジスタの製造方法 |
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