JP4321486B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 638
- 238000004519 manufacturing process Methods 0.000 title claims description 94
- 239000010408 film Substances 0.000 claims description 589
- 239000012535 impurity Substances 0.000 claims description 296
- 238000000034 method Methods 0.000 claims description 101
- 230000015572 biosynthetic process Effects 0.000 claims description 81
- 239000000758 substrate Substances 0.000 claims description 79
- 238000005530 etching Methods 0.000 claims description 61
- 238000002513 implantation Methods 0.000 claims description 29
- 239000010409 thin film Substances 0.000 claims description 14
- 238000002834 transmittance Methods 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 227
- 239000010410 layer Substances 0.000 description 91
- 150000002500 ions Chemical class 0.000 description 87
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 75
- 239000004973 liquid crystal related substance Substances 0.000 description 31
- 238000000206 photolithography Methods 0.000 description 28
- 230000001681 protective effect Effects 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 13
- 238000007796 conventional method Methods 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- -1 phosphorus ions Chemical class 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- 239000011521 glass Substances 0.000 description 10
- 238000000059 patterning Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005401 electroluminescence Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 235000013842 nitrous oxide Nutrition 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004506 ultrasonic cleaning Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Description
しかしながら、上記LDD及びGOLD構造を有するTFT形成方法では、ゲート電極の膜厚を所定の厚さに制御するために、ドライエッチングの選択比を考慮しなければならず、ゲート電極の加工が複雑となるという問題があった。さらに、ドライエッチングする際には、上述したようにゲート電極の膜厚を制御するために選択比を考慮してエッチングするが、この所望の選択比にするために、ゲート電極を構成する材料、エッチング液等の選択に制限が課せられるという問題があった。
従来、LDD構造を有する半導体装置は、一般的にフォトリソグラフィー工程を3回行うことによって形成している。例えば、半導体層を所定形状にエッチングするためのマスクを形成する際に上記工程を行い、さらに、ゲート電極を所定形状にパターニングするためのマスクを形成する際に上記工程を2回行っている。
これに対して、本願発明では、レジストを半導体層上に直接的に形成した後、このレジストのソース及びドレイン側高濃度領域に対応する膜厚をフォトリソグラフィー法により所定形状に薄く形成している。これにより、上記レジストをマスクとして半導体層を所定形状にエッチングするとともに、再度上記レジストをマスクとして所定濃度の不純物を上記半導体層に注入することができる。即ち、1回のフォトリソグラフィー工程により形成した所定形状のレジストを、半導体層のエッチングと、不純物の注入との両工程に併用することができる。そのため、ゲート電極を所定形状にパターニングする工程と合わせて2回のフォトリソグラフィー工程によりLDD構造を有する半導体装置を形成することができる。従って、従来法と比較して、フォトリソグラフィー工程を1回削減することができる。また、フォトリソグラフィー工程に付随する工程、例えば、レジスト剥離等の工程についても同時に削減することができる。
また、フォトレジストをマスクとして半導体層に直接的に不純物注入を行うため、半導体層上に形成されるゲート絶縁膜を介さずに不純物を注入することができる。従って、不純物照射によるゲート絶縁膜へのダメージを回避することができ、絶縁性を確保した信頼性の高いゲート絶縁膜を提供することができる。
また、本願発明では、上記レジストをマスクとしてソース及びドレイン側高濃度領域を形成し、上記ゲート電極をマスクとしてソース及びドレイン側低濃度領域を形成しているため、全ての不純物領域を自己整合的(セルフアライン)に形成することができる。
さらに、上記半導体層を所定形状にパターニングする前に、半導体層に形成するソース及びドレイン側高濃度領域の位置を設定することができる。従って、半導体層に不純物注入してソース及びドレイン側高濃度領域を形成する際に、マスクと半導体層との位置合わせを行う必要がなく、高精度に上記領域を半導体層に形成することができる。
このような構成によれば、フォトリソグラフィー工程において、マスク又はレチクルを透過する露光光の光強度を制御して、レジストを露光、現像処理することができる。即ち、ハーフトーン露光が可能となる。これにより、レジストの膜厚を所定の膜厚に制御して形成することができる。従って、上記レジストの膜厚を変化させることにより、半導体層に高濃度、低濃度、又は非不純物領域を選択制御して形成することができる。
このような構成によれば、イオン注入装置によって半導体層に照射された高濃度の不純物が、高濃度の状態を維持してレジストを通過することができる。従って、半導体層に高濃度不純物から構成されるソース及びドレイン領域を形成することができる。
レジストを半導体層上に成膜する場合、半導体層上に均一にレジストを成膜することが困難である。これにより、レジスト表面が平坦ではないため半導体層に均一に不純物が注入されない場合がある。これに対して、本願発明によれば、高濃度の不純物を注入する半導体層の領域が露出しているため、露出した平坦な半導体層に直接的に不純物を注入することができる。これにより、半導体層に不純物を均一に注入することができる。
このような構成によれば、ソース及びドレイン側高濃度領域が半導体層の端部から同じ領域幅で形成されているため、所定の電気的特性を有する半導体装置を得ることができる。
上記半導体層の端部から同じ領域幅でソース側及びドレイン側高濃度領域が形成される理由としては、本願発明では、半導体層上にレジストを成膜した後、このレジストにフォトリソグラフィー工程によるハーフトーン露光を施すことにより、不純物注入される半導体領域に対応するレジスト領域を予め形成している。即ち、レジストの薄く形成した領域が、半導体層におけるソース及びドレイン側高濃度領域となる。そして、このレジストをマスクとして上記半導体層を所定形状にエッチングし、その後、半導体層に不純物を注入する。従って、半導体層を所定形状にエッチングする前なので、半導体層の幅に関係なく、即ち位置合わせすることなく、自己整合的(セルフアライン)にソース及びドレイン側高濃度領域を形成することができる。また、レジストの加工時に、レジストの薄く形成する領域をレジストの端部から同じ領域幅で形成することにより、半導体層に形成されるソース及びドレイン側高濃度領域の半導体層の端部から同じ領域幅で制御することができる。
また、ソース側及びドレイン側高濃度領域の半導体層の膜厚が薄くなる理由としては、一般的に、半導体層中に高濃度の不純物が注入されていると、この高濃度不純物領域は、非不純物領域に比べエッチングレートが速いという特性を有する。また、半導体層上にゲート絶縁膜を成膜する際には、半導体層上に前もってフッ酸(強酸)処理を施すことが一般的である。従って、高濃度不純物が注入された半導体層は、他の非不純物領域に比べてフッ酸のエッチングレートが早いため、ソース側及びドレイン側高濃度領域の半導体層の膜厚は他の領域の膜厚と比べて薄くなっている。この半導体層の膜厚が薄く形成されるソース及びドレイン側高濃度領域は、半導体層の両端部から同じ領域幅で形成される。
このような構成によれば、レジストを半導体層上に直接的に形成した後、このレジストのソース及びドレイン側低濃度領域もしくは低濃度領域及び高濃度領域に対応する膜厚をフォトリソグラフィー法により所定形状に薄く形成している。これにより、上記レジストをマスクとして半導体層を所定形状にエッチングするとともに、再度上記レジストをマスクとして所定濃度の不純物を上記半導体層に注入することができる。即ち、1回のフォトリソグラフィー工程により形成した所定形状のレジストを、半導体層のエッチングと、不純物の注入との両工程に併用することができる。そのため、ゲート電極を所定形状にパターニングする工程と合わせて2回のフォトリソグラフィー工程によりGOLD構造を有する半導体装置を形成することができる。従って、従来法と比較して、フォトリソグラフィー工程を1回削減することができる。また、フォトリソグラフィー工程に付随する工程、例えば、レジスト剥離等の工程についても同時に削減することができる。
このような構成によれば、フォトリソグラフィー工程において、マスク又はレチクルを透過する露光光の光強度を制御して、レジストを露光、現像処理することができる。即ち、ハーフトーン露光が可能となる。これにより、レジストの膜厚を所定の膜厚に制御して形成することができる。従って、上記レジストの膜厚を変化させることにより、半導体層に高濃度、低濃度、又は非不純物領域を選択制御して形成することができる。
このような構成によれば、イオン注入装置によって半導体層に照射された低濃度の不純物が、低濃度の状態を維持してレジストを通過することができる。従って、半導体層に高濃度不純物から構成されるソース及びドレイン領域を形成することができる。
レジストを半導体層上に成膜する場合、半導体層上に均一にレジストを成膜することが困難である。これにより、レジスト表面が平坦ではないため半導体層に均一に不純物が注入されない場合がある。これに対して、本願発明によれば、低濃度の不純物を注入する半導体層の領域が露出しているため、露出した平坦な半導体層に直接的に不純物を注入することができる。これにより、半導体層に不純物を均一に注入することができる。
このような構成によれば、レジストをテーパー状に形成しているため、半導体層の端部からチャネル領域への膜厚の増加に伴って、注入する不純物は膜厚に反比例して濃度勾配を持つ。即ち、半導体層の端部からチャネル領域に向かって徐々に不純物の濃度が低下する。従って、上記テーパー状のレジストを用いることにより一回の不純物注入により所定の濃度勾配を有する不純物領域、例えば、ソース及びドレイン高濃度不純物領域、ソース及びドレイン低濃度不純物領域を半導体層に形成することができる。
このようにLDD及びGOLD構造を有する半導体装置の形成において、不純物注入の際のマスクとしてテーパー状のマスクを用いることによって、1回の不純物注入により同一基板上にLDD及びGOLD構造を有する半導体装置を形成することができる。また、LDD及びGOLD構造を有する半導体装置の不純物領域を全てセルフアラインで形成することができる。従って、半導体装置の製造工程の効率化を図ることができる。
このようにLDD構造を有する半導体装置の形成においてマスクとしてソース側及びドレイン側高濃度領域に対応するレジストを薄く形成したマスクを用い、GOLD構造を有する半導体装置の形成においてマスクとしてテーパー状のマスクを用いることによって、従来の方法と比較してフォトリソグラフィー工程の回数を削減して同一基板上にLDD及びGOLD構造を有する半導体装置を形成することができる。従って、半導体装置の製造工程の効率化を図ることができる。
このような構成によれば、レジストをテーパー状に形成しているため、高濃度領域からチャネル領域への膜厚の増加に伴って、注入する不純物は膜厚に反比例して濃度勾配を持つ。即ち、高濃度領域からチャネル領域に向かって徐々に不純物の濃度が低下する。従って、上記テーパー状のレジストを用いることにより1回の不純物注入により所定の濃度勾配を有する不純物領域、例えば、ソース及びドレイン高濃度不純物領域、ソース及びドレイン低濃度不純物領域を半導体層に形成することができる。
このようにLDD及びGOLD構造を有する半導体装置の形成において、不純物注入の際のマスクとしてテーパー状のマスクを用いることによって、1回の不純物注入により同一基板上にLDD及びGOLD構造を有する半導体装置を形成することができる。また、LDD及びGOLD構造を有する半導体装置の不純物領域を全てセルフアラインで形成することができる。従って、半導体装置の製造工程の効率化を図ることができる。
このようにLDD構造を有する半導体装置の形成においてマスクとしてソース側及びドレイン側高濃度領域に対応するレジストを薄く形成したマスクを用い、GOLD構造を有する半導体装置の形成においてマスクとしてテーパー状のマスクを用いることによって、従来の方法と比較してフォトリソグラフィー工程の回数を削減して同一基板上にLDD及びGOLD構造を有する半導体装置を形成することができる。従って、半導体装置の製造工程の効率化を図ることができる。
前記第1及び第2半導体装置形成領域各々の前記ゲート電極をマスクとして前記半導体膜に前記高濃度不純物より低濃度の不純物を注入し、前記第1半導体装置形成領域にソース側低濃度領域及び前記ドレイン側低濃度領域を形成する工程と、前記第1半導体装置形成領域の全面をレジストで被覆するとともに、前記第2半導体装置形成領域の前記半導体膜に高濃度不純物を注入し、前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程と、を有することを特徴とする。
本願発明によれば、ソース側高濃度領域及びドレイン側高濃度領域が半導体層の端部から同じ領域幅で形成されているため、所定の電気的特性を有する半導体装置を得ることができる。
また、本願発明は、上記半導体装置を備える電気光学装置である。
本願発明によれば、製造工程を削減して電気光学装置を製造し提供することができる。
なお、本願発明において、電気光学装置とは、電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有するものの他、電気エネルギーを光学エネルギーに変換するもの等も含んで総称している。
(電気光学装置の構造)
図1〜図3に基づいて、本発明に係る実施形態の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてTFT(薄膜半導体装置)を用いたアクティブマトリクス型の透過型液晶装置を例として説明する。
図1は本実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図、図2はデータ線、走査線、画素電極等が形成されたTFTアレイ基板の1ドットを拡大して示す平面図、図3は本実施形態の液晶装置の構造を示す断面図であって、図2のA−A’線断面図である。なお、図3においては、図示上側が光入射側、図示下側が視認側(観察者側)である場合について図示している。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
TFTアレイ基板100には、矩形状の画素電極9が複数、マトリクス状に設けられており、図2に示すように、各画素電極9の縦横の境界に沿って、データ線6a、走査線3a及び容量線3bが設けられている。本実施形態において、各画素電極9及び各画素電極9を囲むように配設されたデータ線6a、走査線3a等が形成された領域が1ドットとなっている。
TFTアレイ基板100は、ガラス等の透光性材料からなる基板本体(透光性基板)10とその液晶層102側表面に形成された画素電極9、TFT90、配向膜11を主体として構成されており、対向基板104はガラス等の透光性材料からなる基板本体104Aとその液晶層102側表面に形成された共通電極108と配向膜110とを主体として構成されている。
また、多結晶半導体膜14aのドレイン側高濃度領域19からの延設部分1f(下電極)に対して、ゲート絶縁膜22と一体形成された絶縁膜(誘電体膜)を介して、走査線3aと同層に形成された容量線3bが上電極として対向配置されており、これら延設部分1fと容量線3bにより蓄積容量98が形成されている。
また、TFTアレイ基板100の液晶層102側最表面には、液晶層102内の液晶分子の配列を制御するための配向膜11が形成されている。
図4(a)〜(c)、図5(a)〜(c)は、本実施形態におけるLDD構造を有するnチャネル型のTFTの製造方法を工程順に示す概略断面図である。
まず、図4(a)に示すように、基板10として、超音波洗浄等により清浄化したガラス基板等の透光性基板を用意する。その後、基板の表面温度が150〜450℃となる条件下で、基板10の全面にシリコン酸化膜等からなる下地保護膜(緩衝膜)12をプラズマCVD法等により100〜500nmの厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、TEOS(テトラエトキシシラン、Si(OC2H5)4)と酸素、ジシランとアンモニア等が好適である。
一方、多結晶半導体膜14aのソース側高濃度領域18及びドレイン側高濃度領域19以外のチャネル領域20aに対応するフォトレジスト16の膜厚としては、多結晶半導体膜14aに高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンをフォトレジスト16領域内で遮断し、多結晶半導体膜14aに所定濃度の不純物イオンが到達しない程度の膜厚である。このようなフォトレジスト16の膜厚としては、例えば、200nm以上であることが好ましい。
なお、上記チャネル領域20aは、後述においてソース側低濃度領域26、ドレイン側低濃度領域27及びチャネル領域20に対応する領域である。
続けて、図4(c)に示すように、上記フォトレジスト16をマスクとして、多結晶半導体膜14aに対して、高濃度の不純物イオン(リンイオン)を例えば、0.1×1015〜約10×1015/cm2のドーズ量で注入する。これによって、上記フォトレジスト16の膜厚が薄い領域については、上記高濃度の不純物イオンが高濃度の状態でフォトレジスト16を通過し、多結晶半導体膜14aに注入される。このようにしてフォトレジスト16をマスクとして、自己整合的(セルフアライメント)に多結晶半導体膜14aにソース側高濃度領域18及びドレイン側高濃度領域19を形成することができる。一方、上記フォトレジスト16の膜厚が厚い領域については、上記高濃度の不純物イオンがフォトレジスト16の領域内において遮断されるため、不純物イオンは多結晶半導体膜14aの領域には到達しない。このように所定濃度の不純物イオンが注入されなかった領域は、不純物が添加されない多結晶半導体膜14aから構成されるチャネル領域20aとなる。
また、多結晶半導体膜14aのエッチングを不純物イオン注入の後に実施する方法も好ましい。
続けて、ゲート電極24aをマスクとして例えば、約0.1×1013〜約10×1013/cm2のドーズ量で低濃度の不純物イオン(リンイオン)を注入する。このようにして、多結晶半導体膜14a領域のチャネル領域20の両端部に、ソース側低濃度領域26及びドレイン側低濃度領域27を形成する。このようにして、いわゆるLDD構造を有する半導体装置を形成する。
また、フォトレジスト16をマスクとして多結晶半導体膜14aに直接的に不純物注入を行うため、多結晶半導体膜14a上に形成されるゲート絶縁膜22を介さずに不純物を注入することができる。従って、不純物照射によるゲート絶縁膜22へのダメージを回避することができ、絶縁性を確保した信頼性の高いゲート絶縁膜22を提供することができる。
また、上記フォトレジスト16をマスクとしてソース側高濃度領域18及びドレイン側高濃度領域19を形成し、上記ゲート電極24aをマスクとしてソース側低濃度領域26及びドレイン側低濃度領域27を形成しているため、全ての不純物領域を自己整合性(セルフアライン)で形成することができる。
さらに、上記多結晶半導体膜14aを所定形状にパターニングする前に、多結晶半導体膜14aに形成するソース側高濃度領域18及びドレイン側高濃度領域19を設定することができる。従って、多結晶半導体膜14aに不純物注入してソース側高濃度領域18及びドレイン側高濃度領域19を形成する際に、マスクと多結晶半導体膜14aとの位置合わせを行う必要がなく、高精度に上記ソース側高濃度領域18及びドレイン側高濃度領域19を多結晶半導体膜14aに形成することができる。
次に、本実施形態におけるGOLD構造を有する半導体装置の形成方法について図6(a)〜(c)を参照して説明する。
図6(a)〜(c)は、本実施形態におけるGOLD構造を有するnチャネル型のTFTの製造方法を工程順に示す概略断面図である。なお、上記第1実施形態と同様の工程については本実施形態において説明を省略化又は簡略化し、共通の構成要素には同一の符号を付す。
一方、多結晶半導体膜14aのソース領域18a及びドレイン領域19a以外のチャネル領域20に対応するフォトレジスト16の膜厚としては、多結晶半導体膜14aに低濃度の不純物イオン注入を行った場合に、照射された低濃度の不純物イオンをフォトレジスト16領域内で遮断し、多結晶半導体膜14aに所定濃度の不純物イオンが到達しない程度の膜厚である。このようなフォトレジスト16の膜厚としては、例えば、200nm以上であることが好ましい。
なお、上記ソース領域18aは、後述においてソース側高濃度領域18及びソース側低濃度領域26に対応する領域である。また、ドレイン領域19aは、後述においてドレイン側高濃度領域19及びソース側低濃度領域27に対応する領域である。
また、多結晶半導体膜14aのエッチングを不純物イオン注入の後に実施する方法も好ましい。
次に、図6(b)に示すように、上記導電膜24上の全面にフォトレジスト30を成膜し、フォトリソグラフィー法により上記フォトレジスト30を露光、現像処理し所定形状にパターニングする。このフォトレジスト30の幅は、図6(b)に示すように、下層に形成されるチャネル領域20の領域幅よりも大きく形成し、チャネル領域20の両端部に形成されるソース領域18a及びドレイン領域19aに一部が重なるようにする。即ち、図6(d)に示すゲート電極24aの直下にソース領域18a及びドレイン領域19aがオーバーラップするように形成される。
続けて、図6(d)に示すように、ゲート電極24aをマスクとして、高濃度の不純物イオン(リンイオン)を例えば、0.1×1015〜約10×1015/cm2のドーズ量で注入する。このように、ゲート電極24aに被覆されていない多結晶半導体膜14a領域には、高濃度の不純物イオンが注入され、ソース側高濃度領域18及びドレイン側高濃度領域19が形成される。一方、ゲート電極24aに被覆されゲート電極24aの直下に位置する多結晶半導体膜14a領域には、不純物イオンが遮断されるため、チャネル領域20とその両端部にソース側低濃度領域26及びドレイン側低濃度領域27が形成される。本実施形態は上記第1実施形態と異なり、ソース側低濃度領域26及びドレイン側低濃度領域27がゲート電極24aの直下にオーバーラップした状態となっており、いわゆるGOLD構造を有する半導体装置を形成している。
次に、同一基板上にLDD構造とGOLD構造とを備える半導体装置を同一基板に同時に形成する方法について図7(a)〜(c)を参照して以下に説明する。なお、上記第1又は第2実施形態と同様の工程については本実施形態において説明を省略化又は簡略化する。
図7(a)に示すように、まず、基板40上の全面に下地保護膜42を形成する。次に、非結晶半導体膜をアニール処理することにより多結晶半導体膜44に変換し、この多結晶半導体膜44上にフォトレジストを成膜する。次に、フォトレジストを上述したようにハーフトーンマスクを用いて所定形状にパターニングする。LDD形成領域において、フォトレジスト46のパターニング形状としては、図7(a)に示すように、ソース側高濃度領域48及びドレイン側高濃度49に対応するフォトレジスト46の膜厚を薄く形成する。ソース側高濃度領域48及びドレイン側高濃度領域49に対応するフォトレジスト46の膜厚としては、例えば、50nm〜200nm程度であることが好ましい。一方、多結晶半導体膜44のチャネル領域50aに対応するフォトレジスト46の膜厚としては、多結晶半導体膜44に高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンがフォトレジスト46領域内で遮断される程度の膜厚である。フォトレジスト46の膜厚としては、例えば、200nm以上であることが好ましい。
なお、上記チャネル領域50aは、後述においてソース側低濃度領域56、ドレイン側低濃度領域57及びチャネル領域50に対応する領域である。
一方、多結晶半導体膜74のチャネル領域80に対応するフォトレジスト76の膜厚としては、多結晶半導体膜74に高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンがフォトレジスト76領域内で遮断される程度の膜厚である。フォトレジスト76の膜厚としては、例えば、200nm以上であることが好ましい。
なお、上記ソース領域78aは、後述においてソース側高濃度領域78及びソース側低濃度領域86に対応する領域である。また、ドレイン領域79aは、後述においてドレイン側高濃度領域79及びドレイン側低濃度領域87に対応する領域である。
次に、上記所定形状にパターニングされたフォトレジスト46、76をマスクとして、フォトレジスト46、76の下層に形成されている多結晶半導体膜44、74の各々を所定形状にエッチングする。なお、多結晶半導体膜44、74のエッチングは後述する不純物イオン注入の後に実施する方法も好ましい。
次に、多結晶半導体膜44、74上にゲート絶縁膜52を形成し、続けてゲート絶縁膜52上に導電膜を形成する。次に、導電膜上にフォトレジストを成膜し、このフォトレジストを所定形状にパターニングする。そして、所定形状にパターニングしたフォトレジストをマスクとして下層に形成される導電膜をエッチングする。エッチング後、LDD形成領域においてはチャネル領域50に対応する位置にゲート電極54が形成される。また、GOLD形成領域においては、後述するチャネル領域80とソース側低濃度領域86及びゲート側低濃度領域87に対応する位置にゲート電極84が形成される。
これにより、LDD形成領域においては、チャネル領域50の両端部にソース側低濃度領域56及びドレイン側低濃度領域57が形成される。これにより、LDD構造を有する半導体装置を形成することができる。一方、GOLD構造領域においては、低濃度の不純物が再注入されるので、不純物が注入されるソース領域78a及びドレイン領域79aは低濃度不純物領域である。
また、LDD及びGOLD構造を有する半導体装置の形成においてマスクとしてソース領域及びドレイン領域に対応するフォトレジストを薄く形成したマスクを用いることによって、従来の方法と比較してフォトリソグラフィー工程の回数を減少させて同一基板上にLDD及びGOLDを形成することができる。従って、半導体装置の製造工程の効率化を図ることができる。
次に、上記第3実施形態と同様に、同一基板上に同時にLDD構造とGOLD構造とを備える半導体装置を形成する方法について図8(a)及び(b)を参照して以下に説明する。なお、上記第1〜第3実施形態と同様の工程については本実施形態において説明を省略化又は簡略化する。
図8(a)に示すように、まず、基板40上の全面に下地保護膜42を形成する。次に、アニール処理することにより非結晶半導体膜を多結晶半導体膜44に変換し、この多結晶半導体膜44上にフォトレジスト46を成膜する。次に、フォトレジスト46を所定形状にパターニングする。LDD形成領域において、フォトレジスト46は、ハーフトーン露光により、多結晶半導体膜44の端部からチャネル領域50方向に向かってフォトレジスト46の膜厚が厚くなるように、所定角度の傾斜を有するテーパー状に形成する。さらに具体的には、上記テーパー状のフォトレジスト46は、中央を平坦状に形成し、端部をテーパー状に形成する。
一方、GOLD形成領域においても同様に、フォトレジスト76は、ハーフトーン露光により、フォトレジスト76を多結晶半導体膜74の端部からチャネル領域80方向に向かってフォトレジスト76の膜厚が厚くなるように、所定角度の傾斜を有するテーパー状に形成する。
次に、上記所定形状にパターニングされたフォトレジスト46、76をマスクとして、フォトレジスト46、76の下層に形成されている多結晶半導体膜44、74の各々を所定形状にエッチングする。なお、多結晶半導体膜44、74のエッチングは後述する不純物イオン注入の後に実施する方法も好ましい。
注入により、LDD形成領域において、フォトレジスト46をテーパー状に形成している領域は、多結晶半導体膜44のソース側高濃度領域48及びドレイン側高濃度領域49からチャネル領域50に向かってフォトレジスト46の膜厚が徐々に厚くなるにつれ、注入される不純物の濃度が低くなる。このように、濃度勾配を有する濃度勾配領域を形成している。この結果、図8(a)に示すように、高濃度の不純物が通過することができるフォトレジスト46の直下領域には、高濃度の不純物イオンが多結晶半導体膜44に注入され、多結晶半導体膜44の領域にソース側高濃度領域48及びドレイン側低濃度領域49が形成される。一方、低濃度の不純物が通過することができるフォトレジスト46の直下領域には、低濃度の不純物イオンが多結晶半導体膜44に注入され、ソース側低濃度領域56及びドレイン側低濃度領域57が形成される。上記フォトレジスト46の膜厚が最も厚い領域の直下には、チャネル領域50が形成されている。
なお、上記多結晶半導体膜44は、上述したように多結晶半導体膜44の両端部からチャネル領域50に向かって濃度勾配領域を形成しているが、本実施形態においては上記実施形態と整合性を図るため、所定の不純物濃度を境界として、便宜的に多結晶半導体膜を高濃度不純物領域と低濃度不純物領域とに分けて説明している。
次に、多結晶半導体膜44、74を含む基板40全面にゲート絶縁膜52を形成し、続けてゲート絶縁膜52上に導電膜を形成する。次に、導電膜上にフォトレジストを形成し、このフォトレジストを所定形状にパターニングする。このフォトレジストのパターニング形状として、LDD形成領域においては、上記多結晶半導体膜44のチャネル領域50の領域幅と等しくなるようにフォトレジストをパターニングする。一方、GOLD形成領域においては、図8(b)に示すように、上記多結晶半導体膜74のチャネル領域80とこの両端部に形成されるソース側低濃度領域86及びドレイン側低濃度領域87の領域幅と等しい、もしくは一部ソース側低濃度領域86及びドレイン側低濃度領域87の領域にオーバーラップするようにフォトレジストをパターニングする。次に、所定形状にパターニングした上記フォトレジストの各々をマスクとして下層に形成される導電膜をエッチングする。この結果、LDD構造領域においてはゲート電極54が形成され、GOLD構造領域においてはゲート電極84が形成される。
このようにして、LDD構造領域においては、ゲート電極54の直下にチャネル領域50が形成されており、LDD構造を有する半導体装置を形成している。一方、GOLD構造領域においては、ゲート電極84の直下にチャネル領域80に加え、低濃度不純物領域86、87がオーバーラップしており、GOLD構造を有する半導体装置を形成している。
次に、上記第4実施形態と同様に、同一基板上に同時にLDD構造とGOLD構造とを備える半導体装置を形成する方法について図9(a)及び(b)を参照して以下に説明する。なお、上記第1〜第4実施形態と同様の工程については本実施形態において説明を省略化又は簡略化する。
図9(a)に示すように、まず、基板40上の全面に下地保護膜42を形成する。次に、アニール処理することにより非結晶半導体膜を多結晶半導体膜44に変換し、この多結晶半導体膜44上にフォトレジスト46を成膜する。次に、フォトレジスト46を所定形状にパターニングする。LDD形成領域において、フォトレジスト46は、ハーフトーン露光により、図9(a)に示すように、チャンネル領域80に相当する中央が平坦部であり、その外側に濃度勾配領域に相当するテーパー部を形成し、さらにその外側に高濃度注入領域に相当する所定の薄膜化された部分を形成する。
一方、GOLD形成領域においても同様に、フォトレジスト76は、チャンネル領域80に相当する中央が平坦部であり、その外側に濃度勾配領域に相当するテーパー部を形成し、さらにその外側に高濃度注入領域に相当する所定の薄膜化された部分を形成する。
次に、上記所定形状にパターニングされたフォトレジスト46、76をマスクとして、フォトレジスト46、76の下層に形成されている多結晶半導体膜44、74の各々を所定形状にエッチングする。なお、多結晶半導体膜44、74のエッチングは後述する不純物イオン注入の後に実施する方法も好ましい。
注入により、LDD形成領域において、フォトレジスト46をテーパー状に形成している領域は、多結晶半導体膜44のソース側高濃度領域48及びドレイン側高濃度領域49からチャネル領域50に向かってフォトレジスト46の膜厚が徐々に厚くなるにつれ、注入される不純物の濃度が低くなる。このように、濃度勾配を有する濃度勾配領域を形成している。この結果、図9(a)に示すように、高濃度の不純物が通過することができるフォトレジスト46の直下領域には、高濃度の不純物イオンが多結晶半導体膜44に注入され、多結晶半導体膜44の領域にはソース側高濃度領域48及びドレイン側低濃度領域49が形成される。一方、低濃度の不純物が通過することができるフォトレジスト46のテーパー部直下領域には、低濃度の不純物イオンが多結晶半導体膜44に注入され、ソース側低濃度領域56及びドレイン側低濃度領域57が形成される。上記フォトレジスト46の膜厚が最も厚い領域の直下には、チャネル領域50が形成されている。
なお、上記多結晶半導体膜44は、上述したように多結晶半導体膜44の高濃度領域からチャネル領域20に向かって濃度勾配領域を形成しているが、本実施形態においては上記実施形態と整合性を図るため、所定の不純物濃度を境界として便宜的に多結晶半導体膜を高濃度不純物領域と低濃度不純物領域とに分けて説明している。従って、本実施形態におけるフォトレジスト46のテーパー部直下の濃度勾配領域は、便宜上低濃度不純物領域と称している。
次に、多結晶半導体膜44、74を含む基板40全面にゲート絶縁膜52を形成し、続けてゲート絶縁膜52上に導電膜を形成する。次に、導電膜上にフォトレジストを形成し、このフォトレジストを所定形状にパターニングする。このフォトレジストのパターニング形状として、LDD形成領域においては、上記多結晶半導体膜44のチャネル領域50の領域幅と等しくなるようにフォトレジストをパターニングする。一方、GOLD形成領域においては、図9(b)に示すように、上記多結晶半導体膜74のチャネル領域80とこの両端部に形成されるソース側低濃度領域86及びドレイン側低濃度領域87の領域幅と等しくもしくは一部ソース側低濃度領域86及びドレイン側低濃度領域87の領域にオーバーラップするようにフォトレジストをパターニングする。次に、所定形状にパターニングした上記フォトレジストの各々をマスクとして下層に形成される導電膜をエッチングする。この結果、LDD構造領域においてはゲート電極54を形成し、GOLD構造領域においてはゲート電極84を形成する。
このようにして、LDD構造領域においては、ゲート電極54の直下にチャネル領域50が形成されており、LDD構造を有する半導体装置を形成している。一方、GOLD構造領域においては、ゲート電極84の直下にチャネル領域80に加え、低濃度不純物領域86、87がオーバーラップしており、GOLD構造を有する半導体装置を形成している。
次に、上記第3〜第5実施形態と同様に、同一基板上にLDD構造とGOLD構造とを備える半導体装置を形成する方法について図10(a)及び(b)を参照して以下に説明する。なお、上記第1〜第5実施形態と同様の工程については本実施形態において説明を省略化又は簡略化する。
一方、GOLD形成領域において、フォトレジスト76は、ハーフトーン露光により、フォトレジスト76を多結晶半導体膜74の端部からチャネル領域80方向に向かってフォトレジスト76の膜厚が厚くなるように、所定角度の傾斜を有するテーパー状に形成する。
次に、上記所定形状にパターニングされたフォトレジスト46、76をマスクとして、フォトレジスト46、76の下層に形成されている多結晶半導体膜44、74の各々を所定形状にエッチングする。なお、多結晶半導体膜44、74のエッチングは後述する不純物イオン注入の後に実施する方法も好ましい。
本実施形態によれば、LDD構造を有する半導体装置の形成においてマスクとしてソース領域及びドレイン領域に対応するフォトレジストを薄く形成したマスクを用い、GOLD構造を有する半導体装置の形成においてマスクとしてテーパー状のマスクを用いることによって、従来の方法と比較してフォトリソグラフィー工程の回数を削減して同一基板上にLDD及びGOLD構造を有する半導体装置を形成することができる。従って、半導体装置の製造工程の効率化を図ることができる。
次に、本実施形態について図面を参照して説明する。
上記実施形態では、フォトレジストを加工して、膜厚の薄い領域では不純物イオンを透過させて多結晶半導体膜に不純物領域を形成し、膜厚の厚い領域では不純物イオンを遮断させて多結晶半導体膜に非不純物領域を形成した。この場合、フォトレジストの膜厚の厚い領域の側面は、基板に対して垂直に形成することで、不純物透過領域と不純物非透過領域との境界を構成している。しかし、露光装置の精度上の問題によりフォトレジストの側面がテーパー状の傾斜面となってしまう場合がある。これにより、テーパー状の傾斜面は段階的に膜厚が薄くなるため、図11に示すように、本来では不純物が注入されないフォトレジストの傾斜面直下の領域14b(一点鎖線で囲まれた領域)に不純物が注入されてしまう場合があった。その結果、チャネル領域の両側に形成されるソース領域18,26とドレイン領域19,27とが、チャネル領域の周縁部に形成された上記不純物領域14bにより接続され、ソース領域18,26からドレイン領域19,27への電子のパスが形成される。これにより、ソース領域18,26からドレイン領域19,27へ、ゲート電極24aのオン/オフに関わらず電子がリークしてしまい、TFTが正確にスイッチングしないという問題があった。そこで、本実施形態では、上記不純物領域をオーバーエッチング処理により除去することにより、上記問題を解決する。
なお、LDD構造を有する半導体装置の製造方法の基本構成は、上記第1実施形態と同様であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。
次に、本実施形態について図面を参照して説明する。
なお、本実施形態は、GOLD構造を有する半導体装置である点において上記第7の実施形態と異なるのみで、半導体装置の製造方法の基本構成は上記第7の実施形態と同様である。従って、共通の構成要素には同一の符号を付し、詳細な説明は省略する。
まず、図16(b)に示すように、ガラス基板10上の全面に下地保護膜12を形成し、下地保護膜12上に多結晶半導体膜14aを成膜する。次に、多結晶半導体膜14a上にフォトレジスト16を成膜し、所定形状にパターニングする。フォトレジスト16は、上述したように、照射された不純物イオンが透過する膜厚の薄い領域と、照射された不純物イオンが遮断される膜厚の厚い領域とを有するように形成する。このとき、フォトレジスト16の膜厚を厚く形成する領域の側面は、露光装置の精度の関係上、図16(b)に示すように、ガラス基板10に対してテーパー状の例えば80度の傾斜面16aに形成されることがある。
以下、本発明の上記実施形態の液晶表示装置を備えた電子機器の具体例について説明する。
図20は、液晶表示テレビジョン1200の一例を示した斜視図である。図20において、符号1202はテレビジョン本体、符号1203はスピーカーを示し、符号1201は上記表示装置を用いた表示部を示している。なお、上述した液晶表示装置1は、上記液晶表示テレビジョン以外にも種々の電子機器に適用することができる。例えば、プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)及びエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
例えば、上記実施形態では、所定領域に対応するレジストの膜厚を他の領域の膜厚より薄く形成したレジストをマスクとして、多結晶半導体膜に不純物イオン注入を行っていた。これに対して、上記所定領域に対応するレジストの膜厚を薄く形成したレジストを再露光(ハーフトーン露光等)することにより、上記レジストの薄く形成した領域に対応する多結晶半導体膜を露出させた後、多結晶半導体膜に直接的に不純物を注入することも好ましい。これにより、多結晶半導体膜に不純物を均一に注入することができる。なお、この場合には、直接、多結晶半導体膜に不純物注入を行うため、不純物イオン注入装置の加速電圧等を上記実施形態よりも低く設定して、不純物イオン注入を行うことが好ましい。
また、本発明は液晶表示装置を用い詳細な説明を行ったが、基板10側の半導体装置部分については、発光型の有機EL表示装置、あるいは、有機ELを光源とするラインヘッド、記録装置等にも応用が可能である。
Claims (19)
- ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜上に前記ソース側高濃度領域及び前記ドレイン側高濃度領域に対応するレジストの膜厚を、前記ソース側低濃度領域、前記ドレイン側低濃度領域及び前記チャネル領域に対応する前記レジストの膜厚より薄く形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングするとともに、前記レジストの薄い部分を通して前記半導体膜に高濃度不純物を注入し、前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記チャネル領域に対応する位置に前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体膜に前記高濃度不純物より低濃度の不純物を注入し、前記ソース側低濃度領域と、前記ドレイン側低濃度領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記レジスト形成工程において、露光時に、局所的に透過率の異なるフォトマスクを用いることによって、前記ソース側高濃度領域及び前記ドレイン側高濃度領域に対応する前記レジストの膜厚を、前記ソース側低濃度領域、前記ドレイン側低濃度領域及び前記チャネル領域に対応する前記レジストの膜厚より薄く形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記レジスト形成工程において、前記ソース側高濃度領域及び前記ドレイン側高濃度領域に対応するレジストの膜厚を、50nm〜200nmに形成することを特徴とする請求項1又は2のいずれかに記載の半導体装置の製造方法。
- 前記高濃度不純物領域形成工程において、前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記ソース側高濃度領域及び前記ドレイン側高濃度領域に対応する部分の前記半導体膜を露出させ、前記半導体膜に前記高濃度不純物を注入し、前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程を有する請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜上にレジストを形成するとともに、前記ソース側高濃度領域及び前記ドレイン側高濃度領域に対応する前記レジストの膜厚を、前記ソース側低濃度領域、前記ドレイン側低濃度領域及び前記チャネル領域に対応する前記レジストの膜厚より薄く形成する工程と、
前記レジストの薄い部分を通して前記半導体膜に高濃度不純物を注入し、前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記チャネル領域に対応する位置に前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体膜に前記高濃度不純物より低濃度の不純物を注入し、前記ソース側低濃度領域と、前記ドレイン側低濃度領域を形成する工程と、を有し、
前記エッチング工程において、膜厚を厚く形成した前記レジストの下方の前記半導体膜に前記高濃度不純物が注入された不純物領域で、かつ、前記チャネル領域のチャネル長に平行に延在する不純物領域の前記半導体膜を除去することを特徴とする半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法により製造された半導体装置であって、
前記ソース側高濃度領域と前記ドレイン側高濃度領域の幅は、前記ソース側低濃度領域と前記ドレイン側低濃度領域の幅よりも狭いことを特徴とする半導体装置。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜上にレジストを形成するとともに、前記ソース側高濃度領域、前記ドレイン側高濃度領域、前記ソース側低濃度領域及び前記ドレイン側低濃度領域に対応する前記レジストの膜厚を、前記チャネル領域に対応する前記レジストの膜厚より薄く形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングするとともに、前記レジストの薄い部分を通して前記半導体膜に低濃度不純物を注入し、前記ソース側低濃度領域及び前記ドレイン側低濃度領域を形成する工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ソース側低濃度領域、前記ドレイン側低濃度領域及び前記チャネル領域に対応する位置に前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体膜に前記低濃度不純物より高濃度の不純物を注入し、前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記レジスト形成工程において、露光時に、局所的に透過率の異なるフォトマスクを用いることによって、前記ソース側低濃度領域及び前記ドレイン側低濃度領域に対応する前記レジストの膜厚を、前記チャネル領域に対応する前記レジストの膜厚より薄く形成することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記レジスト形成工程において、前記ソース側低濃度領域及び前記ドレイン側低濃度領域に対応するレジストの膜厚を、50nm〜200nmに形成することを特徴とする請求項7又は8に記載の半導体装置の製造方法。
- 前記低濃度不純物領域形成工程において、前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記ソース側高濃度領域、前記ドレイン側高濃度領域、前記ドレイン側低濃度領域及び前記ソース側低濃度領域に対応する部分の前記半導体膜を露出させ、前記半導体膜に前記低濃度不純物を注入し、前記ソース側低濃度領域及び前記ドレイン側低濃度領域を形成する工程を有する請求項7〜9のいずれか1項に記載の半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜上にレジストを形成するとともに、前記ソース側高濃度領域、前記ドレイン側高濃度領域、前記ソース側低濃度領域及び前記ドレイン側低濃度領域に対応する前記レジストの膜厚を、前記チャネル領域に対応する前記レジストの膜厚より薄く形成する工程と、
前記レジストの薄い部分を通して前記半導体膜に低濃度不純物を注入し、前記ソース側低濃度領域及び前記ドレイン側低濃度領域を形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ソース側低濃度領域、前記ドレイン側低濃度領域及び前記チャネル領域に対応する位置に前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体膜に前記低濃度不純物より高濃度の不純物を注入し、前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程と、を有し、
前記エッチング工程において、膜厚を厚く形成した前記レジストの下方の前記半導体膜に前記低濃度不純物が注入された不純物領域で、かつ、前記チャネル領域のチャネル長に平行に延在する不純物領域の前記半導体膜を除去することを特徴とする半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法により製造された半導体装置であって、
前記ソース側高濃度領域と前記ドレイン側高濃度領域の幅は、前記ソース側低濃度領域と前記ドレイン側低濃度領域の幅よりも狭いことを特徴とする半導体装置。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜上に、中央が平坦部であり、両端がテーパー部となるように前記レジストを形成する工程と、
前記レジストのテーパー部を通して、前記半導体膜に高濃度不純物を注入し、前記半導体膜に濃度勾配領域及び前記チャネル領域を形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記チャネル領域又は前記チャネル領域及び前記濃度勾配領域の一部に対応する位置に前記ゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
第1及び第2半導体装置形成領域において、前記半導体膜上に、中央が平坦部であり、両端がテーパー部となるようにレジストを形成する工程と、
前記レジストのテーパー部を通して、前記半導体膜に高濃度不純物を注入し、前記半導体膜に濃度勾配領域及び前記チャネル領域を形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記第1半導体装置形成領域において前記ゲート絶縁膜上の前記チャネル領域に対応する位置に前記ゲート電極を形成するとともに、前記第2半導体装置形成領域において前記チャネル領域及び前記濃度勾配領域の一部に対応する位置に前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
第1半導体装置形成領域において、前記半導体膜上に、中央が平坦部であり、両端がテーパー部となるようにレジストを形成する工程と、
第2半導体装置形成領域において、前記半導体膜上にレジストを形成するとともに、不純物を注入する領域の前記レジストの膜厚を薄く形成する工程と、
前記レジストのテーパー部又は薄い部分を通して、前記半導体膜に高濃度不純物を注入することで、前記第1半導体装置形成領域の前記半導体膜に濃度勾配領域及び前記チャネル領域を形成するとともに、前記第2半導体装置形成領域の前記半導体膜に前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記第1半導体装置形成領域の前記ゲート絶縁膜上の前記チャネル領域及び前記濃度勾配領域の一部に対応する位置に前記ゲート電極を形成するとともに、前記第2半導体装置形成領域の前記ゲート絶縁膜上の前記チャネル領域に対応する位置に前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
前記半導体膜上に、後でチャネル領域となる中央が平坦部であり、後で高濃度注入領域となる端部の膜厚が前記平坦部よりも薄く、後で濃度勾配領域となる、前記平坦部と膜厚が薄い前記端部との間が、テーパー形状となるようにレジストを形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを通して、前記半導体膜に高濃度不純物を注入し、前記半導体膜に前記チャネル領域、前記高濃度注入領域及び前記濃度勾配領域を形成する工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の前記チャネル領域又は前記チャネル領域及び前記濃度勾配領域の一部に対応する位置に前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
第1及び第2半導体装置形成領域において、前記半導体膜上に、後でチャネル領域となる中央が平坦部であり、後で高濃度注入領域となる端部の膜厚が前記平坦部よりも薄く、後で濃度勾配領域となる、前記平坦部と膜厚が薄い前記端部との間が、テーパー形状となるようにレジストを形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを通して、前記半導体膜に高濃度不純物を注入し、前記半導体膜に前記チャネル領域、前記高濃度注入領域及び前記濃度勾配領域を形成する工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記第1半導体装置形成領域において前記ゲート絶縁膜上の前記チャネル領域に対応する位置に前記ゲート電極を形成するとともに、前記第2半導体装置形成領域において前記チャネル領域及び前記濃度勾配領域の一部に対応する位置に前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
第1半導体装置形成領域において、前記半導体膜上に、後でチャネル領域となる中央が平坦部であり、後で高濃度注入領域となる端部の膜厚が前記平坦部よりも薄く、後で濃度勾配領域となる、前記平坦部と膜厚が薄い前記端部との間が、テーパー形状となるようにレジストを形成する工程と、
第2半導体装置形成領域において、前記半導体膜上にレジストを形成するとともに、不純物を注入する領域の前記レジストの膜厚を薄く形成する工程と、
前記レジストをマスクとして前記半導体膜を所定パターンにエッチングする工程と、
前記レジストを通して、前記半導体膜に高濃度不純物を注入し、前記第1半導体装置形成領域の前記半導体膜に前記チャネル領域、前記高濃度注入領域及び前記濃度勾配領域を形成するとともに、前記第2半導体装置形成領域の前記半導体膜に前記ソース側高濃度領域と前記ドレイン側高濃度領域とを形成する工程と、
前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記第1半導体装置形成領域の前記ゲート絶縁膜上の前記チャネル領域又は前記チャネル領域及び前記濃度勾配領域の一部に対応する位置に前記ゲート電極を形成するとともに、前記第2半導体装置形成領域の前記ゲート絶縁膜上の前記チャネル領域に対応する位置に前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - ソース側高濃度領域とドレイン側高濃度領域とソース側低濃度領域とドレイン側低濃度領域とチャネル領域とを有する半導体層と、前記半導体層と絶縁膜を介して対向したゲート電極と、を有する半導体装置の製造方法であって、
基板上に半導体膜を形成する工程と、
第1半導体装置形成領域において、前記半導体膜上にレジストを形成するとともに、前記ソース側高濃度領域及び前記ドレイン側高濃度領域に対応する前記レジストの膜厚を、前記チャネル領域、前記ソース側低濃度領域及び前記ドレイン側低濃度領域に対応する前記レジストの膜厚より薄くなるように形成する工程と、
第2半導体装置形成領域において、前記半導体膜上にレジストを形成するとともに、前記ソース側高濃度領域、前記ドレイン側高濃度領域、前記ソース側低濃度領域及び前記ドレイン側低濃度領域に対応する前記レジストの膜厚を、前記チャネル領域に対応する前記レジストの膜厚より薄く、かつ、前記第1半導体装置形成領域における前記ソース側高濃度領域、前記ドレイン側高濃度領域に対応する前記レジストの膜厚よりも厚くなるように形成する工程と、
前記第1及び第2半導体装置形成領域各々の前記半導体膜を前記レジストをマスクとしてエッチングするとともに、前記半導体膜に高濃度不純物を注入し、前記第1半導体装置形成領域には前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成し、前記第2半導体装置形成領域には前記ソース側低濃度領域、ドレイン側低濃度領域及び前記チャネル領域を形成する工程と、
前記第1及び第2半導体装置形成領域各々に形成された前記レジストを前記半導体膜上から除去し、前記半導体膜上にゲート絶縁膜を形成する工程と、
前記第1半導体装置形成領域において、前記ゲート絶縁膜上に前記チャネル領域に対応する位置に前記ゲート電極を形成する工程と、
前記第2半導体装置形成領域において、前記ゲート絶縁膜上に前記チャネル領域、ソース側低濃度領域及びドレイン側低濃度領域に対応する位置に前記ゲート電極を形成する工程と、
前記第1及び第2半導体装置形成領域各々の前記ゲート電極をマスクとして前記半導体膜に前記高濃度不純物より低濃度の不純物を注入し、前記第1半導体装置形成領域にソース側低濃度領域及び前記ドレイン側低濃度領域を形成する工程と、
前記第1半導体装置形成領域の全面をレジストで被覆するとともに、前記第2半導体装置形成領域の前記半導体膜に高濃度不純物を注入し、前記ソース側高濃度領域及び前記ドレイン側高濃度領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005117115A JP4321486B2 (ja) | 2004-07-12 | 2005-04-14 | 半導体装置及び半導体装置の製造方法 |
US11/168,857 US7344931B2 (en) | 2004-07-12 | 2005-06-29 | Semiconductor device, method of manufacturing the same, and electro-optical device |
KR1020050056778A KR100670991B1 (ko) | 2004-07-12 | 2005-06-29 | 반도체 장치, 반도체 장치의 제조 방법, 및 전기 광학 장치 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004204574 | 2004-07-12 | ||
JP2005117115A JP4321486B2 (ja) | 2004-07-12 | 2005-04-14 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006054424A JP2006054424A (ja) | 2006-02-23 |
JP4321486B2 true JP4321486B2 (ja) | 2009-08-26 |
Family
ID=35541887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005117115A Active JP4321486B2 (ja) | 2004-07-12 | 2005-04-14 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7344931B2 (ja) |
JP (1) | JP4321486B2 (ja) |
KR (1) | KR100670991B1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4063266B2 (ja) * | 2004-09-30 | 2008-03-19 | セイコーエプソン株式会社 | 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器 |
US7807516B2 (en) * | 2005-06-30 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
KR101267499B1 (ko) * | 2005-08-18 | 2013-05-31 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판의 제조 방법 및 그에 의해 제조된박막 트랜지스터 |
KR100796609B1 (ko) * | 2006-08-17 | 2008-01-22 | 삼성에스디아이 주식회사 | Cmos 박막 트랜지스터의 제조방법 |
JP2008305882A (ja) * | 2007-06-06 | 2008-12-18 | Seiko Epson Corp | レジストパターンの形成方法及び半導体装置の製造方法 |
JP4930324B2 (ja) | 2007-10-29 | 2012-05-16 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
JP4968011B2 (ja) | 2007-11-19 | 2012-07-04 | セイコーエプソン株式会社 | 半導体装置 |
JP5369501B2 (ja) * | 2008-06-04 | 2013-12-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2010087333A (ja) * | 2008-10-01 | 2010-04-15 | Seiko Epson Corp | フォトマスク、半導体装置の製造方法、及び半導体装置 |
KR101825053B1 (ko) * | 2011-01-11 | 2018-02-05 | 삼성디스플레이 주식회사 | 유기발광표시장치의 제조방법 |
US20130078801A1 (en) * | 2011-09-22 | 2013-03-28 | Shenzhen China Star Optoelectronics Technology Co.,Ltd. | Manufacture methods of double layer gate electrode and relevant thin film transistor |
TW201413825A (zh) * | 2012-09-17 | 2014-04-01 | Ying-Jia Xue | 薄膜電晶體的製作方法 |
CN102881571B (zh) | 2012-09-28 | 2014-11-26 | 京东方科技集团股份有限公司 | 有源层离子注入方法及薄膜晶体管有源层离子注入方法 |
CN103413783B (zh) | 2013-07-31 | 2016-02-24 | 北京京东方光电科技有限公司 | 阵列基板及其制作方法、显示装置 |
JP2015204351A (ja) | 2014-04-14 | 2015-11-16 | セイコーエプソン株式会社 | 感光膜の設置方法、半導体装置の製造方法、電気光学装置および電子機器 |
CN105161459B (zh) * | 2015-09-07 | 2019-01-29 | 武汉华星光电技术有限公司 | 低温多晶硅阵列基板及其制作方法 |
CN105655359A (zh) * | 2016-03-31 | 2016-06-08 | 武汉华星光电技术有限公司 | Tft基板的制作方法 |
CN107706115A (zh) * | 2017-10-09 | 2018-02-16 | 深圳市华星光电半导体显示技术有限公司 | 一种薄膜晶体管及其制作方法 |
CN112103245B (zh) * | 2020-09-22 | 2023-08-11 | 成都京东方显示科技有限公司 | 阵列基板的制造方法、阵列基板及显示面板 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW297142B (ja) * | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
JPH10229197A (ja) * | 1997-02-17 | 1998-08-25 | Sanyo Electric Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法 |
US6617644B1 (en) * | 1998-11-09 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US6909114B1 (en) * | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
US6365917B1 (en) * | 1998-11-25 | 2002-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP4954401B2 (ja) | 2000-08-11 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
US7223643B2 (en) * | 2000-08-11 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
TW494580B (en) * | 2001-04-30 | 2002-07-11 | Hannstar Display Corp | Manufacturing method of thin film transistor and its driving devices |
-
2005
- 2005-04-14 JP JP2005117115A patent/JP4321486B2/ja active Active
- 2005-06-29 US US11/168,857 patent/US7344931B2/en active Active
- 2005-06-29 KR KR1020050056778A patent/KR100670991B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20060048671A (ko) | 2006-05-18 |
US20060008955A1 (en) | 2006-01-12 |
JP2006054424A (ja) | 2006-02-23 |
KR100670991B1 (ko) | 2007-01-17 |
US7344931B2 (en) | 2008-03-18 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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