JP3832213B2 - 半導体装置の製造方法および電気光学装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという）を備えた半導体装置、電気光学装置、およびそれらの製造方法に関するものである。
【０００２】
【従来の技術】
ＴＦＴを備える半導体装置としては、たとえば、ＴＦＴを画素スイッチング用のアクティブ素子等として用いた液晶装置（電気光学装置）の駆動回路内蔵型のアクティブマトリクス基板がある。
【０００３】
このアクティブマトリクス基板を製造するにあたっては、従来、たとえば、図１１（Ａ）に示すように、石英基板やガラス基板などといった基板１００上に、シリコン酸化膜などの下地保護膜１０１、およびアモルファスのシリコン膜などの半導体膜１０ａを順次形成した後、半導体膜１０ａにレーザーアニールを施して半導体膜１０ａを多結晶化する。
【０００４】
次に、図１１（Ｂ）に示すように、半導体膜１０ａの表面にレジストマスク４０１を形成し、このレジストマスク４０１を介して半導体膜１０ａをパターニングして半導体膜１０ａを島状にした後、図１１（Ｃ）に示すように、レジストマスクを除去する。次に、図１１（Ｄ）に示すように、半導体膜１０ａの表面にシリコン酸化膜などのゲート絶縁膜１３を形成する。次に、図１１（Ｅ）に示すように、ゲート絶縁膜１３の表面に走査線９１およびゲート電極２４、３４を形成し、これらの走査線９１およびゲート電極２４、３４、あるいは不純物導入用のレジストマスクを介して半導体膜１０ａの所定の領域に所定の不純物を導入してソース領域１６、２６、３６およびドレイン領域１７、２７、３７を形成する。
【０００５】
このようにして画素スイッチング用のＴＦＴ１０、駆動回路用のＮ型ＴＦＴ２０および駆動回路用のＰ型ＴＦＴ３０を形成した後は、層間絶縁膜１８、１９、ソース電極４１、４３、データ線９０、ドレイン電極１１、４２、および画素電極９などを形成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置（液晶装置のアクティブマトリクス基板）の製造方法では、図１１（Ｂ）に示すように、半導体膜１０ａをパターニングする際に、半導体膜１０ａの表面に直接、レジストマスク４０１を形成するため、半導体膜１０ａとゲート絶縁膜１３との界面が清浄でない。
【０００７】
このため、ＴＦＴ１０、２０、３０の特性が安定しないという問題点がある。すなわち、レジストマスク４０１は半導体膜１０ａのパターニングが終了した後は除去されるものの、レジストマスク４０１を除去する際に半導体膜１０ａは硫酸などの剥離液に曝される。また、レジストマスク４０１を密着性よく形成するために、半導体膜１０ａの表面はヘキサメチルジシラザン蒸気に曝されるとともに、ゲート絶縁膜１３を形成する際には、それまでの間に半導体膜１０ａの表面に形成された酸化膜を除去するための希フッ酸溶液に曝される。従って、半導体膜１０ａの表面に粗れやカーボン系分子の付着などが発生するので、半導体膜１０ａとゲート絶縁膜１３との界面はとても清浄な状態とはいえない。
【０００８】
さらに、数十ナノ秒という極めて短時間の溶融と結晶化が起こるレーザーアニール処理によって、多結晶シリコン膜はガラス基板との熱膨張係数の違いから大きな応力を生じていたが、十分な緩和がなされていなかった。このため、応力に起因してＴＦＴのＶｔｈ特性がシフトするという問題点が見られた。すなわち、低温と呼ばれる６５０℃以下のプロセスを採用する以上、十分な熱処理温度をかけることができないため、レーザー結晶化後に多結晶化したシリコン膜の引っ張り応力を緩和することができていなかったわけである。
【０００９】
以上の問題点に鑑みて、本発明の課題は、半導体膜とゲート絶縁膜との界面を清浄化し、かつ良質なＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）界面を形成するとともに、多結晶化したシリコン膜の応力を緩和することによって特性の安定したＴＦＴを備えた半導体装置、電気光学装置、およびそれらの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体装置の製造方法は、チャネルとなる半導体膜、および該半導体膜にゲート絶縁膜を介して対向するゲート電極を備える薄膜トランジスタを有する半導体装置の製造方法において、前記半導体膜を形成する半導体膜形成工程と、前記半導体膜の表面に総厚が２０ｎｍ以上になるように第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜の膜厚が、２０ｎｍ以下となるよう、前記第１のゲート絶縁膜をエッチングする工程と、前記第１のゲート絶縁膜の表面にレジストマスクを形成するマスク形成工程と、前記レジストマスクを介して前記第１のゲート絶縁膜および前記半導体膜をパターニングするパターニング工程と、前記レジストマスクを除去した後、前記第１のゲート絶縁膜の表面に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の表面にゲート電極を形成する形成を有することを特徴とする。
また、前記第１のゲート絶縁膜を形成する工程では、総厚が１０ｎｍ以上になるように第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜をエッチングする工程では、前記第１のゲート絶縁膜の膜厚が、１０ｎｍ以下となるよう、前記第１のゲート絶縁膜をエッチングすることを特徴とする。
また、前記パターニング工程では、前記第１のゲート絶縁膜と前記半導体膜とを一括してエッチングすることを特徴とする。
また、前記第１のゲート絶縁膜形成工程では、前記半導体膜の表面を酸化させることにより前記第１のゲート絶縁膜を形成することを特徴とする。
また、チャネルとなる半導体膜、および該半導体膜にゲート絶縁膜を介して対向するゲート電極を備える薄膜トランジスタを有する半導体装置の製造方法において、前記半導体膜を形成する半導体膜形成工程と、前記半導体膜の表面を１ＭＰａ以上という高圧を利用することによって、６５０℃以下という低温にも関わらず良質な酸化膜からなる第１のゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、前記第１のゲート絶縁膜の表面にレジストマスクを形成するマスク形成工程と、前記レジストマスクを介して前記第１のゲート絶縁膜および前記半導体膜をパターニングするパターニング工程と、前記レジストマスクを除去した後、前記第１のゲート絶縁膜の表面に第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程と、前記第２のゲート絶縁膜の表面にゲート電極を形成するゲート電極形成工程とを行なった後、前記半導体膜に不純物を導入してＴＦＴのソース・ドレイン領域を形成することを特徴とする。
【００１１】
従って、本発明を適用した半導体装置において、前記ＴＦＴは、前記ゲート絶縁膜として、前記半導体膜の表面に酸化によって形成された第１のゲート絶縁膜と、該第１のゲート絶縁膜の表面に形成された第２のゲート絶縁膜とを有し、前記第１の絶縁膜は、前記第２のゲート絶縁膜よりも薄く、かつ、前記半導体膜と同一パターンで形成されている。
【００１２】
本発明では、半導体膜を島状にパターニングする際に、半導体膜の表面に直接、レジストマスクを形成するのではなく、半導体膜の表面に薄い第１のゲート絶縁膜を形成した後、もしくは半導体膜の表面に第１のゲート絶縁膜を形成した後、十分に薄くなるようエッチングした後、この第１のゲート絶縁膜の表面にレジストマスクを形成し、このレジストマスクによって第１のゲート絶縁膜および半導体膜をパターニングする。
【００１３】
このため、半導体膜の表面は、レジストマスク、レジストマスクを除去する際に用いられる硫酸、レジストマスクを形成するときの前処理に用いられるヘキサメチルジシラザン蒸気、およびゲート絶縁膜を形成する際に半導体膜表面から異物を除去するために用いられる希フッ酸溶液に触れることがない。従って、半導体膜の表面に粗れやカーボン系分子の付着などが発生しないので、半導体膜とゲート絶縁膜との間に清浄な界面を形成することができる。それ故、半導体膜とゲート絶縁膜との界面にトラップなどが発生するのを防止できるので、ＴＦＴの電気的特性が向上する。
【００１４】
本発明において、前記第１のゲート絶縁膜の表面にレジストマスクを形成した後、前記パターニング工程は、前記第１のゲート絶縁膜に対するパターニングと前記半導体膜に対するパターニングとを別々に行なってもよいが、第１のゲート絶縁膜として十分に薄い絶縁膜を形成すれば、前記第１のゲート絶縁膜と前記半導体膜とを一括してエッチングすることができる。
【００１５】
本発明において、前記第１のゲート絶縁膜の膜厚は、たとえば、２０ｎｍ以下、好ましくは１０ｎｍ以下である。このような膜厚であれば、半導体膜と第１のゲート絶縁膜とを一括してパターニングすることができ、特に、第１のゲート絶縁膜の膜厚が１０ｎｍ以下であれば、半導体膜と第１のゲート絶縁膜とを一括してパターニングするのが容易である。
【００１６】
本発明において、前記第１のゲート絶縁膜形成工程では、前記半導体膜の表面を酸化させることにより前記第１のゲート絶縁膜を形成する。
【００１７】
たとえば、前記第１のゲート絶縁膜形成工程では、前記半導体膜の表面を６５０℃以下の低温と、１ＭＰａ以上の高圧の水蒸気雰囲気においてウエット酸化することにより前記第１のゲート絶縁膜を形成する。このような構成とすると、第１のゲート絶縁膜は、半導体膜の表面が酸化されたものであるため、ゲート絶縁膜と半導体膜との界面は、もともと半導体膜のバルク内にあって外気などに曝されることがない。それ故、より清浄なＭＯＳ界面を得ることができるので、特性の安定したＴＦＴを製造できる。
【００１８】
本発明において、前記高圧水蒸気雰囲気におけるウェット酸化処理を行う時間は３０分以上、９０分以内とする。この時間内であれば、高圧下における６５０℃の熱処理によって、シリコン膜中に生じた応力は十分に緩和され、かつ、酸化膜が必要以上に厚くなりすぎることがないため、前記半導体膜も必要以上に厚くしなくてよく、結果としてレーザーアニール工程におけるレーザーエネルギーを低く抑えることができる。
【００１９】
本発明において、前記半導体膜形成工程では、前記半導体膜をアモルファスシリコン膜として形成し、前記第１のゲート絶縁膜形成工程を行なう前に当該アモルファスシリコン膜を結晶化させる結晶化工程を行なうことが好ましい。たとえば、前記結晶化工程では、レーザーアニール工程を行なう。このような方法であれば、低温プロセスでＴＦＴを製造できる。また、ゲート絶縁膜を形成する前の半導体膜にレーザーアニールを行なうので、半導体膜は、結晶化する際にゲート絶縁膜から悪影響を受けないという利点がある。
【００２０】
本発明において、前記レーザーアニール工程は、真空雰囲気においてレーザー光を照射することが好ましい。このような雰囲気で照射を行うと、多結晶となったシリコン表面に１０ｎｍ以上の凹凸が生じることなく、比較的平滑となるため、次工程の高圧ウェット酸化において、特に結晶粒界に相当する凹凸の谷の部分のみが集中的に酸化されることがなく、均一な厚さの酸化膜を形成することができる。
【００２１】
本発明において、前記半導体膜形成工程から前記第１のゲート絶縁膜形成工程までの間、前記半導体膜を非酸化性雰囲気内に保持することが好ましい。このように形成すると、半導体膜を形成した以降、半導体膜の表面に第１のゲート絶縁膜を形成するまでの間に半導体膜の表面が外気やそれに含まれる異物などによって酸化あるいは汚染されることを防止することができる。
【００２２】
このような半導体装置は、たとえば、前記ＴＦＴを画素スイッチング素子として用いた電気光学装置のアクティブマトリクス基板である。
【００２３】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。ここでは、半導体装置として、駆動回路内蔵型のアクティブマトリクス基板に本発明を適用した例を説明する。このアクティブマトリクス基板は、アクティブマトリクス型の液晶装置（電気光学装置）に用いられる。なお、本形態のアクティブマトリクス基板は、図１１を参照して説明した従来のアクティブマトリクス基板と基本的な構成が共通するので、対応する機能を有する部分には同一の符号を付して説明する。
【００２４】
（電気光学装置の画像表示領域の構成）
図１は、本形態の電気光学装置（液晶装置）に用いたアクティブマトリクス基板（半導体装置）の画像表示領域にマトリクス状に形成された複数の画素の各種素子、配線等の等価回路である。
【００２５】
図１に示すように、本形態の電気光学装置１において、画像表示領域１ａを構成するためにマトリクス状に形成された複数の画素には、画素電極９を制御するためのＴＦＴ１０（画素スイッチング用のＴＦＴ）がマトリクス状に複数形成されており、画素信号が供給されるデータ線９０がＴＦＴ１０のソースに電気的に接続されている。データ線９０に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線９０同士に対し、グループ毎に供給するようにしても良い。また、ＴＦＴ１０のゲートには走査線９１が電気的に接続されており、所定のタイミングで、走査線９１にパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９は、ＴＦＴ１０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ１０を一定期間だけそのスイッチを閉じることにより、データ線９０から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として電気光学装置１からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９と対向電極との間に形成される液晶容量と並列に、容量線９２などを利用して蓄積容量４０が形成されている。
【００２６】
（画素およびＴＦＴの構成）
図２および図３はそれぞれ、各画素に形成された画素スイッチング用のＴＦＴ１０の平面図および断面図であり、図２には、アクティブマトリクス基板上に構成される画素群のうちのいくつかを抜き出して示してあり、図３には、図２のＡ−Ａ′線における断面を示してある。
【００２７】
図２において、アクティブマトリクス基板２では、複数の透明なＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる画素電極９がマトリクス状に形成されており、これらの各画素電極９に対して画素スイッチング用のＮ型のＴＦＴ１０がそれぞれ接続している。また、画素電極９の縦横の境界に沿って、データ線９０、走査線９１および容量線９２が形成され、ＴＦＴ１０は、データ線９０および走査線９１に対して接続している。すなわち、データ線９０は、コンタクトホールを介してＴＦＴ１０のソース領域１６に電気的に接続し、画素電極９は、コンタクトホールを介してＴＦＴ１０のドレイン領域１７に電気的に接続している。また、ＴＦＴ１０のチャネル形成領域１５に対向するように走査線９１が延びている。蓄積容量４０は、画素スイッチング用のＴＦＴ１０を形成するためのシリコン膜１０ａ（半導体膜／図２に斜線を付した領域）の延設部分に相当するシリコン膜４０ａ（半導体膜／図２に斜線を付した領域）を導電化したものを下電極４１とし、この下電極４１に容量線９２が上電極として重なった構造になっている。
【００２８】
このように構成した画素領域のＡ−Ａ′線における断面は、図３に示すように表される。図３からわかるように、アクティブマトリクス基板２の基体たる基板１００の表面には、シリコン酸化膜などからなる絶縁性の下地保護膜１０１が形成され、この下地保護膜１０１の表面には、島状のシリコン膜からなる半導体膜１０ａ、４０ａが形成されている。
【００２９】
半導体膜１０ａの表面には、後述する第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２からなるゲート絶縁膜１３が形成され、このゲート絶縁膜１３の表面に走査線９１がゲート電極として通っている。シリコン膜１０ａのうち、走査線９１に対してゲート絶縁膜１３を介して対峙する領域がチャネル形成領域１５になっている。このチャネル形成領域１５に対して一方側には、不純物濃度がたとえば約１×１０¹⁸ｃｍ³の低濃度ソース領域１６１、および不純物濃度がたとえば約１×１０²⁰ｃｍ³の高濃度ソース領域１６２を備えるソース領域１６が形成され、他方側には、不純物濃度がたとえば約１×１０¹⁸ｃｍ³の低濃度ドレイン領域１７１、および不純物濃度がたとえば約１×１０²⁰ｃｍ³の高濃度ドレイン領域１７２を備えるドレイン領域１７が形成されている。
【００３０】
このように構成された画素スイッチング用のＴＦＴ１０の表面側には、第１の層間絶縁膜１８および第２の層間絶縁膜１９が形成され、第１の層間絶縁膜１８の表面に形成されたデータ線９０は、第１の層間絶縁膜１８およびゲート電極１３に形成されたコンタクトホールを介して高濃度ソース領域１６２に電気的に接続している。第１の層間絶縁膜１８の表面にはデータ線９０と同時形成されたドレイン電極１１が形成され、このドレイン電極１１は、第１の層間絶縁膜１８およびゲート電極１３に形成されたコンタクトホールを介して高濃度ドレイン領域１７２に電気的に接続している。また、第２の層間絶縁膜１９の表面には画素電極９が形成され、この画素電極９は、第２の層間絶縁膜１９に形成されたコンタクトホールを介してドレイン電極１１に電気的に接続している。
【００３１】
ここで、第２の層間絶縁膜１９はポリシラザン塗布膜を焼成して得た下層側層間絶縁膜１９１と、ＣＶＤ法により形成されたシリコン酸化膜からなる上層側層間絶縁膜１９２との２層構造になっている。画素電極９の表面側にはシリコン酸化膜や有機膜からなる表面保護膜４５が形成され、この表面保護膜４５の表面にはポリイミド膜からなる配向膜４６が形成されている。この配向膜４６は、ポリイミド膜に対してラビング処理が施された膜である。
【００３２】
高濃度ドレイン領域１７２から延設されたシリコン膜４０ａには低濃度領域からなる下電極４１が形成されている。この下電極４１に対しては、ゲート絶縁膜１３と同時形成された絶縁膜（誘電体膜）を介して容量線９２が対向していることにより、蓄積容量４０が形成されている。
【００３３】
ここで、ＴＦＴ１０は、好ましくは上述のようにＬＤＤ（Lｉｇｈｔｌｙ Dｏｐｅｄ Ｄｒａｉｎ）構造をもつが、低濃度ソース領域１６１および低濃度ドレイン領域１７１に相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ１０は、走査線９１をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。なお、本形態では、ＴＦＴ１０のゲート電極（走査線９１）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）あるいはトリプルゲート以上でＴＦＴ１０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることが出来る。
【００３４】
（アクティブマトリクス基板上のその他のＴＦＴ）
図４は、駆動回路内蔵型のアクティブマトリクス基板２（半導体装置）に形成されている各ＴＦＴおよび蓄積容量の断面図である。この図４には、図面に向かって右側から左側に向かって、ＬＤＤ構造を有する画素スイッチング用のＮ型のＴＦＴ、ＬＤＤ構造を有する駆動回路用のＮ型のＴＦＴ、およびＬＤＤ構造を有する駆動回路用のＰ型のＴＦＴを示してある。これらの駆動回路用のＴＦＴは、図９を参照して後述する走査線駆動回路やデータ線駆動回路を構成する。
【００３５】
図４に示すように、駆動回路内蔵型のアクティブマトリクス基板２では、基板１００の表面側に、駆動回路用のＮ型のＴＦＴ１０、駆動回路用のＰ型のＴＦＴ２０および画素スイッチング用のＮ型のＴＦＴ３０からなる３種類のＴＦＴが形成されている。これらの素子のうち、画素スイッチング用のＮ型のＴＦＴ１０については、図３を参照して説明したとおりであるため、ここでは説明を省略する。また、駆動回路用のＮ型のＴＦＴ２０およびＰ型のＴＦＴ３０は、基本的な構成が画素スイッチング用のＮ型のＴＦＴ１０と同様であるため、それらの構造については簡単に説明しておく。
【００３６】
アクティブマトリクス基板２において、基板１００の表面側にはシリコン酸化膜からなる下地保護膜１０１が形成され、この下地保護膜１０１の表面には、島状にパターニングされた多結晶性の半導体膜１０ａが形成されている。これらの半導体膜１０ａはそれぞれ、画素スイッチング用のＮ型のＴＦＴ１０、駆動回路用のＮ型のＴＦＴ２０および駆動回路用のＰ型のＴＦＴ３０を形成するためのもので、各半導体膜１０ａの表面には、後述する第１のゲート絶縁膜１３１および第２の絶縁膜１３２からなるゲート絶縁膜１３が形成されている。
【００３７】
駆動回路用のＮ型のＴＦＴ１０および駆動回路用のＰ型のＴＦＴ３０において、ゲート絶縁膜１３の表面には、ゲート電極２４、３４がそれぞれ形成されている。各半導体膜１０ａには、ゲート電極２４、３４に対してゲート絶縁膜１３を介して対峙する領域にチャネル領域２５、３５が形成されている。これらのチャネル領域２５、３５の両側には、ソース領域２６、３６およびドレイン領域２７、３７がそれぞれ形成されている。本形態において、ソース領域２６、３６およびドレイン領域２７、３７にはそれぞれ、ゲート電極２４、３４の端部に対してゲート絶縁膜１３を介して対峙する不純物濃度がたとえば約１×１０¹⁸ｃｍ³の低濃度ソース領域２６１、２７１および低濃度ドレイン領域２７１、３７１が形成され、低濃度ソース領域２６１、３６１および低濃度ドレイン領域２７１、３７１に隣接して、不純物濃度がたとえば約１×１０²⁰ｃｍ³の高濃度ソース領域２６２、３６２および高濃度ドレイン領域２７２、３７２がそれぞれ形成されている。また、高濃度ソース領域２６２、３６２には、第１の層間絶縁膜１８のコンタクトホールを介してソース電極４１、４３およびドレイン電極４２がそれぞれ電気的に接続している。
【００３８】
また、ソース電極４１、４３およびドレイン電極４２の表面側には第２の層間絶縁膜１９が形成されている。
【００３９】
（ゲート絶縁膜１３の構造）
このように構成したアクティブマトリクス基板２において、いずれのＴＦＴ１０、２０、３０においても、ゲート絶縁膜１３は、半導体膜１０ａの表面に形成された薄い第１のゲート絶縁膜１３１と、この第１のゲート絶縁膜１３１の表面側に形成された第２のゲート絶縁膜１３２とから構成されている。ここで、第１のゲート絶縁膜１３１は、膜厚が２０ｎｍ以下、好ましくは１０ｎｍ以下である。これに対して、第２のゲート絶縁膜１３２は、第１のゲート絶縁膜１３１よりも厚く、膜厚はたとえば９０ｎｍである。また、後述するように、第１のゲート絶縁膜１３１は、半導体膜１０ａと一緒にパターニングされたものであるため、その下地に相当する各半導体膜１０ａと同一のパターンをもって形成されている。
【００４０】
（ＴＦＴの製造方法）
このような構造のアクティブマトリクス基板２の製造方法を図５、図６および図７を参照して説明する。
【００４１】
図５は、本形態の製造方法において、アモルファスの半導体膜１０ａの形成、この半導体膜１０ａに対するレーザーアニール、および各種絶縁膜の形成を行なうための処理装置の構成図である。図６および図７は、本形態のアクティブマトリクス基板２の製造方法を示す工程断面図である。
【００４２】
本形態において、図６（Ａ）、（Ｂ）を参照して後述する工程については、図５に示す処理装置内で行なうため、各工程を説明する前に、図５を参照して処理装置の構成を説明する。
【００４３】
図５において、処理装置７００には、装置内への基板３０の搬入、および処理済の基板３０の搬出を行うためのカセット式のローダ・アンローダー部７１０と、基板１００の表面に下地保護膜１０１や半導体膜１０ａを形成するためのプラズマＣＶＤ装置７２０、アモルファスの半導体膜１０ａに対してレーザーアニールを行うレーザーアニール装置７５０、第一のゲート絶縁膜１３１の酸化形成を行う高圧アニール炉７４０とが構成されている。レーザーアニール装置７５０は、レーザーアニール用チャンバー７５２、レーザー光学系７５４、レーザー光源７５６などで構成されている。高圧アニール炉７４０は二重の圧力容器から成り、最高で２ＭＰａまでの加圧処理が可能である。このアニール炉についてはその処理方法がバッチ処理方法であるため、枚様処理であるレーザーアニール処理を終えた基板は１バッチ分が格納されるのを待ってその処理が行われる。また、処理装置７００には、ローダ・アンローダー部７１０によって搬入された基板１００をプラズマＣＶＤ装置７２０およびレーザーアニール装置７５０および高圧アニール炉７４０に搬送するとともに、処理済の基板１００をローダ・アンローダー部７１０に戻す搬送機構７６０と、基板１００の搬送経路を非酸化性雰囲気に保持するハウジング７９０とが構成されている。
【００４４】
このような処理装置７００を用いてアクティブマトリクス基板２を製造するには、まず、清浄化した基板１００を処理装置７００のローダ・アンローダー部７１０にセットする。以降、基板１００は、この処理装置７００において、真空（非酸化性雰囲気）に保持されたまま外気に曝されることなく、図６（Ｂ）を参照して説明する第１のゲート絶縁膜形成工程まで行われる。
【００４５】
まず、図６（Ａ）に示すように、処理装置７００のプラズマＣＶＤ装置７２０のチャンバー内において、基板温度が約１５０℃から約４５０℃の温度条件下で、ガラス基板からなる基板１００の表面にプラズマＣＶＤ法によりシリコン酸化膜からなる下地保護膜１０１を形成する。このときの原料ガスとしては、たとえばモノシランと笑気ガスとの混合ガスやＴＥＯＳと酸素、あるいはジシランとアンモニアを用いることができる。
【００４６】
次に、基板１００を外気に曝すことなく、同じ処理装置７００のプラズマＣＶＤ装置７２０のチャンバー内において、基板温度が約１５０℃から約４５０℃の温度条件下で、プラズマＣＶＤ法により基板１００の全面に厚さが５０ｎｍ〜７５ｎｍのアモルファスのシリコン膜からなる半導体膜１０ａを形成する。このときの原料ガスとしては、たとえばジシランやモノシランを用いることができる（半導体膜形成工程）。
【００４７】
次に、基板１００を外気に曝すことなく、同じ処理装置７００のレーザーアニール装置７５０のレーザーアニール用チャンバー７５２内で、半導体膜１０ａにレーザー光を照射してアモルファスの半導体膜１０ａをポリシリコン膜に変える（結晶化工程）。この結晶化工程では、レーザーアニール装置７５０において、レーザー光源７５６から出射したレーザー光（エキシマレーザー）を光学系７５４を介して、ステージ上に載置された基板１００に向けて照射する。この際には、照射領域が一方向に長いラインビームを半導体膜１０ａに照射し、その照射領域をずらしていく。その結果、アモルファスの半導体膜１０ａは一度溶融し、冷却固化過程を経て多結晶化する。この際には、各領域へのレーザー光の照射時間が非常に短時間であり、かつ、照射領域が基板１００全体に対して局所的であるため、基板１００全体が同時に高温に熱せられることがない。それ故、基板１００としてガラス基板を用いても、熱による変形や割れ等が生じない。
【００４８】
この結晶化工程の雰囲気であるが、レーザーアニール用チャンバー７５２内は窒素やアルゴンといった非酸化性雰囲気のガスも排気されてなり、真空状態である。この真空度としては１０^-3Ｐａ以下が好ましく、このような高真空下においてレーザー光の照射を行うと、多結晶化されたシリコン膜の表面の凹凸を抑えることができ、１０ｎｍを下回る程度である。こうした凹凸は主に結晶粒の境目（結晶粒界）を反映するため、大きな凹凸を有するようなシリコン膜の酸化を行った時の様に、粒界に沿って、部分的にシリコン膜内部へと酸化が進んでしまうことがない。それ故、基板面内において均一な酸化膜の形成が次工程において可能である。
【００４９】
次に、図６（Ｂ）に示すように、同じ処理装置７００の高圧酸化炉７４０のチャンバー内において、基板温度が約５５０℃から約６５０℃の温度条件下、飽和水蒸気の圧力が約１ＭＰａから２ＭＰａの圧力条件下におけるウエット酸化法により半導体膜１０ａの表面に酸化膜を形成する（第１のゲート絶縁膜形成工程）。
【００５０】
図８には基板温度６００℃、飽和水蒸気圧２ＭＰａにおけるウエット酸化における酸化レート（●と実線）と、酸化に伴い減少するシリコン膜の膜減り分（○と破線）を示す。第１のゲート絶縁膜の膜厚は２０ｎｍ以下、好ましくは１０ｎｍ以下の薄い膜であれば、次工程のパターニングにおいて半導体膜１０ａと一括してパターニングすることが可能であるため、図８において、酸化時間が２０分程度までであれば、その様な厚さの第１のゲート絶縁膜を形成することができる。
【００５１】
しかしながらこの第１のゲート絶縁膜形成工程の意味合いとしては、単に酸化膜を形成するというだけではなく、レーザーアニール処理によって多結晶化されたシリコン膜に生じている応力を緩和するという目的もあるため、あまりに時間が短いと十分な効果が得られない。そのため、少なくとも、図８において３０分以上は高圧水蒸気雰囲気下においてウエット酸化処理することが望ましい。よって、この場合、次工程のパターニングにおいて、第１のゲート絶縁膜を半導体膜１０ａと一括してパターニングするためには、第１のゲート絶縁膜の膜厚が２０ｎｍ以下、好ましくは１０ｎｍ以下となるまで、全面を一様にエッチングすることが必要となり、その際のエッチング方法としては、希フッ酸系の溶液、もしくは過酸化水素水＋アンモニア水系の溶液によって行うことができる。
【００５２】
さらに図８において９０分以上、高圧水蒸気雰囲気下においてウエット酸化処理を施すと、酸化に伴い減少するシリコン膜の膜減り分は２５ｎｍ以上となる。よってこの減少分は予めアモルファスの半導体膜１０ａに見越して形成しておく必要がある。しかしながら、半導体膜形成工程において、必要以上にアモルファスの半導体膜を厚く形成するということは、その後のレーザーアニール工程において、アモルファスな半導体膜を一度溶融するためにも、その分高いエネルギーを照射する必要が生じ、レーザー発振機への負担になるばかりでなく、使用マージンを狭めることにもなる。そのため図８において高圧水蒸気雰囲気下におけるウエット酸化処理は、レーザーアニール処理によって多結晶化されたシリコン膜に生じている応力を緩和する上で効果が得られ、かつシリコン膜の膜減り分も２５ｎｍ程度までである、９０分以内とすることが望ましい。
【００５３】
つまり高圧水蒸気雰囲気下におけるウエット酸化処理に要する時間は３０分以上、９０分以内とすることが望ましい。
【００５４】
次に、図６（Ｃ）に示すように、フォトリソグラフィ法を用いて第１のゲート絶縁膜１３１の表面にレジストマスク４０１を形成する（マスク形成工程）。
【００５５】
次に、レジストマスク４０１を介してドライエッチングを行なって、第１のゲート絶縁膜１３１および半導体膜１０ａを一括してパターニングし、図６（Ｄ）に示すように、画素スイッチング用のＮ型のＴＦＴ１０、蓄積容量４０、駆動回路用のＮ型のＴＦＴ２０、および駆動回路用のＰ型のＴＦＴ３０の各形成領域に半導体膜１０ａ、２０ａ、３０ａ（図中に20a、30aはなく、いずれも10aとなっている）、４０ａを島状に残す（パターニング工程）。このエッチングの際に、半導体膜１０ａの表面に形成されているのは、たとえば膜厚が１０ｎｍの薄いシリコン酸化膜（第１のゲート絶縁膜１３１）であるので、半導体膜１０ａに対してドライエッチングを行なうときに第１のゲート絶縁膜１３１も同時にエッチングされる。
【００５６】
次に、レジストマスク４０１を除去した後、図６（Ｅ）に示すように、ＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、シリコン膜１０ａの表面に、厚さが約１５ｎｍ〜約１００ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜１３２を形成する（第２のゲート絶縁膜形成工程）。この第２のゲート絶縁膜１３２は、第１のゲート絶縁膜１３１とともにゲート絶縁膜１３を構成する。
【００５７】
次に、図７（Ａ）に示すように、画素スイッチング用のＮ型のＴＦＴ１０、駆動回路用のＮ型ＴＦＴ２０および駆動回路用のＰ型ＴＦＴ３０を形成するための領域をレジストマスク４０２で覆った状態で、半導体膜４０ａに低濃度Ｎ型の不純物を導入する。その結果、蓄積容量４０の下電極４１が形成される。
【００５８】
次に、レジストマスク４０２を除去した後、第２のゲート絶縁膜１３２の表面に、ドープドシリコン、シリサイド膜やアルミニウム膜、クロム膜、タンタル膜などの金属膜などといったゲート電極形成用導電膜（図示せず）を形成し、このゲート電極形成用導電膜をパターニングすることにより、図７（Ｂ）に示すように、走査線９１、容量線９２、ゲート電極２４、３４を形成する（ゲート電極形成工程）。その結果、容量線９２を上電極とした蓄積容量４０が形成される。
【００５９】
次に、画素スイッチング用のＮ型のＴＦＴ１０、および駆動回路用のＮ型ＴＦＴ２０の側をレジストマスク４０３で覆った状態で、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量（低濃度）でＰ型の不純物を導入する。その結果、駆動回路用のＰ型ＴＦＴ３０の側では、ゲート電極３４にセルフアライン的に低濃度ソース領域３６１および低濃度ドレイン領域３７１が形成される。
【００６０】
次に、レジストマスク４０３を除去した後、図７（Ｃ）に示すように、画素スイッチング用のＮ型ＴＦＴ１０、および駆動回路用のＮ型ＴＦＴ２０の側を覆うとともに、ゲート電極３４をやや広めに覆うレジストマスク４０４を形成し、この状態で、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量（高濃度）でＰ型の不純物を導入する。その結果、駆動回路用のＰ型のＴＦＴ３０が形成され、このＴＦＴ３０では、ゲート電極３４の端部に対峙する部分に低濃度ソース領域３６１および低濃度ドレイン領域３７１を残して、高濃度ソース領域３６２および高濃度ドレイン領域３７２が形成されている。
【００６１】
次に、レジストマスク４０４を除去した後、図７（Ｄ）に示すように、駆動回路用のＰ型ＴＦＴ３０の側をレジストマスク４０５で覆った状態で、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量（低濃度）でＮ型の不純物を導入する。その結果、画素スイッチング用のＮ型ＴＦＴ１０、および駆動回路用のＮ型ＴＦＴ３０の側では、走査線９１およびゲート電極２４にセルフアライン的に低濃度ソース領域１６１、２６１および低濃度ドレイン領域１７１、２７１が形成される。
【００６２】
次に、レジストマスク４０５を除去した後、図７（Ｅ）に示すように、駆動回路用のＰ型ＴＦＴ３０の側を覆うとともに、走査線９１およびゲート電極２４をやや広めに覆うレジストマスク４０６を形成し、この状態で、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量（高濃度）でＮ型の不純物を導入する。その結果、画素スイッチング用のＮ型ＴＦＴ１０、および駆動回路用のＮ型ＴＦＴ２０が形成され、これらのＴＦＴ１０、２０では、走査線９１およびゲート電極２４の端部に対峙する部分に低濃度ソース領域１６１、２６１および低濃度ドレイン領域１７１、２７１を残して、高濃度ソース領域１６２、２６２および高濃度ドレイン領域１７２、２７２が形成される。
【００６３】
このようにして、画素スイッチング用のＮ型のＴＦＴ１０、駆動回路用のＮ型ＴＦＴ２０および駆動回路用のＰ型ＴＦＴ３０を形成した後は、レジストマスク４０６を除去し、しかる後、図３および図４に示すように、酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１の層間絶縁膜１８、コンタクトホール、ソース電極４１、４３、ドレイン電極１１、４２、第２の層間絶縁膜１９、表面保護膜４５、画素電極９および配向膜４６を順次、形成する。
【００６４】
（本形態の効果）
以上説明したように、本形態のアクティブマトリクス基板２の製造方法では、半導体膜１０ａを島状にパターニングする際には、半導体膜１０ａの表面に薄い第１のゲート絶縁膜１３１を高圧ウェット酸化により形成した後、この第１のゲート絶縁膜１３１の表面にレジストマスク４０１を形成して第１のゲート絶縁膜１３１および半導体膜１０ａをパターニングする。このため、半導体膜１０ａの表面は、レジストマスク４０１、レジストマスク４０１を除去する際に用いられる硫酸、レジストマスク４０１を形成するときの前処理に用いられるヘキサメチルジシラザン蒸気、およびゲート絶縁膜１３を形成する際に半導体膜１０ａ表面から異物を除去するために用いられる希フッ酸溶液に曝されることがない。従って、半導体膜１０ａの表面に粗れやカーボン系分子の付着などが発生しないので、半導体膜１０ａとゲート絶縁膜１３との間に清浄な界面を形成することができる。それ故、半導体膜１０ａとゲート絶縁膜１３との界面にトラップなどが発生するのを防止できるので、ＴＦＴ１０、２０、３０のしきい値電圧が安定するなど、電気的特性が向上する。
【００６５】
また、本形態では、第１のゲート絶縁膜１３１として、膜厚が１０ｎｍ以下と十分に薄い絶縁膜を形成したため、第１のゲート絶縁膜１３１と半導体膜１０ａとを一括してドライエッチングするのが容易である。それ故、パターニング工程を簡略化することができる。
【００６６】
さらに、本形態において、半導体膜形成工程では、半導体膜１０ａをアモルファスシリコン膜として形成し、第１のゲート絶縁膜形成工程を行なう前にアモルファスシリコン膜を結晶化させる結晶化工程（レーザーアニール工程）を行なう。このため、低温プロセスでＴＦＴ１０、２０、３０を製造できる。また、ゲート絶縁膜１３を形成する前の半導体膜１０ａにレーザーアニールを行なうので、半導体膜１０ａは、結晶化する際にゲート絶縁膜１３から悪影響を受けないという利点がある。
【００６７】
さらにまた、半導体膜形成工程から第１のゲート絶縁膜形成工程までの間、半導体膜１０ａを処理装置７００において非酸化性雰囲気中に保持されるので、半導体膜１０ａの表面が外気に曝さない。従って、半導体膜１０ａの成膜後、第１のゲート絶縁膜１３１が形成されるまでの間に半導体膜１０ａの表面が汚染されることを防止することができる。
【００６８】
（電気光学装置の構成）
このような方法で形成されたアクティブマトリスク基板２を用いて電気光学装置（液晶装置）を構成した例を、図９および図１０を参照して説明する。
【００６９】
図９および図１０はそれぞれ、本形態に係る電気光学装置を対向基板の側からみた平面図、および図９のＨ−Ｈ′線で切断したときの電気光学装置の断面図である。
【００７０】
図９および図１０において、電気光学装置１は、画素電極９がマトリクス状に形成されたアクティブマトリクス基板２と、対向電極６２および遮光膜６３が形成された対向基板３と、これらの基板間に封入、挟持されている液晶６９とから概略構成されている。アクティブマトリクス基板２と対向基板３とは、対向基板３の外周縁に沿って形成されたギャップ材含有のシール材５２によって所定の間隙を介して貼り合わされている。アクティブマトリクス基板２と対向基板３との間には、シール材５２によって液晶封入領域６６が区画形成され、この液晶封入領域６６内に液晶６９が封入されている。この液晶封入領域６６内において、アクティブマトリクス基板２と対向基板３との間にはスペーサ６３が散布されている場合もある。シール材５２としては、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、シール材５２に配合されるギャップ材としては、約２μｍ〜約１０μｍの無機あるいは有機質のファイバ若しくは球などが用いられる。
【００７１】
対向基板３はアクティブマトリクス基板２よりも小さく、アクティブマトリクス基板２の周辺部分は、対向基板３の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板２の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板３から露出した状態にある。ここで、シール材５２は部分的に途切れているので、この途切れ部分によって、液晶注入口５８が構成されている。このため、対向基板３とアクティブマトリクス基板２とを貼り合わせた後、シール材５２の内側領域を減圧状態にすれば、液晶注入口５８から液晶６９を減圧注入でき、液晶６９を封入した後、液晶注入口５８を封止剤５９で塞げばよい。なお、対向基板３には、シール材５２の内側において画像表示領域１ａを見切りするための遮光膜５４も形成されている。また、対向基板３のコーナー部には、アクティブマトリクス基板２と対向基板３との間で電気的導通をとるための上下導通材５６が形成されている。
【００７２】
ここで、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路７０は片側だけでも良いことは言うまでもない。また、データ線駆動回路６０を画像表示領域１ａの辺に沿って両側に配列しても良い。例えば奇数列のデータ線は画像表示領域１ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、 偶数列のデータ線は画像表示領域１ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路６０の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。
【００７３】
また、アクティブマトリクス基板２において、データ線駆動回路６０と対向する辺の側では、遮光膜５４の下などを利用して、プリチャージ回路や検査回路が設けられることもある。なお、データ線駆動回路６０および走査線駆動回路７０をアクティブマトリクス基板２の上に形成する代わりに、たとえば、駆動用ＬＳＩが実装されたＴＡＢ（テープ オートメイテッド、ボンディング）基板をアクティブマトリクス基板２の周辺部に形成された端子群に対して異方性導電膜を介して電気的および機械的に接続するようにしてもよい。また、対向基板３およびアクティブマトリクス基板２の光入射側の面あるいは光出射側には、使用する液晶６９の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００７４】
本形態の電気光学装置１を透過型で構成した場合には、たとえば、投射型電気光学装置（液晶プロジェクタ）に使用することができる。この場合、３枚の電気光学装置１がＲＧＢ用のライトバルブとして各々使用され、各電気光学装置１の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、本形態の電気光学装置１にはカラーフィルタが形成されていない。
【００７５】
また、対向基板３において各画素電極９に対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示以外にも、カラー液晶テレビなどといったカラー電気光学装置を構成することができる。さらにまた、対向基板３に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００７６】
【発明の効果】
以上説明したように、本発明では、半導体膜の表面に薄い第１のゲート絶縁膜を高圧ウェット酸化により形成した後、この第１のゲート絶縁膜の表面にレジストマスクを形成し、このレジストマスクによって第１のゲート絶縁膜および半導体膜をパターニングすることに特徴を有する。
【００７７】
従って、本発明によれば、半導体膜の表面は、レジストマスクなどによって汚染されることがないので、半導体膜とゲート絶縁膜との間に清浄な界面を形成することができる。さらに半導体膜の含有する応力も低減される。また、得られるゲート絶縁膜も高性能であることから良質な界面を形成することができる。それ故、半導体膜とゲート絶縁膜との界面にトラップなどが発生するのを防止できるので、ＴＦＴの電気的特性が向上する。
【図面の簡単な説明】
【図１】本発明を適用した電気光学装置（液晶装置）において、アクティブマトリクス基板（半導体装置）の画像表示領域にマトリクス状に形成された複数の画素の各種素子、配線等の等価回路である。
【図２】本発明を適用したアクティブマトリクス基板（半導体装置）上に構成される画素スイッチング用のＴＦＴの平面図である。
【図３】図２のＡ−Ａ′線における断面図である。
【図４】本発明を適用した駆動回路内蔵型のアクティブマトリクス基板（半導体装置）に形成されている各ＴＦＴおよび蓄積容量の断面図である。
【図５】図４に示すアクティブマトリクス基板を製造するにあたって、アモルファスの半導体膜の形成、この半導体膜に対するレーザーアニール、および各種絶縁膜の形成を行なうための処理装置の構成図である。
【図６】（Ａ）〜（Ｅ）はそれぞれ、図４に示すアクティブマトリクス基板の製造工程のうち、第２のゲート絶縁膜形成工程までを示す工程断面図である。
【図７】（Ａ）〜（Ｅ）はそれぞれ、図４に示すアクティブマトリクス基板の製造工程のうち、図６に示す工程以降に行われる各工程を示す工程断面図である。
【図８】本発明を適用したアクティブマトリクス基板の製造方法において、高圧ウエット酸化処理を行い第１のゲート絶縁膜を形成するにあたって、その酸化レートと酸化による半導体膜の減少分を示したグラフである。
【図９】本発明を適用した電気光学装置（液晶装置）を対向基板の側からみた平面図である。
【図１０】図９のＨ−Ｈ′線における断面図である。
【図１１】（Ａ）〜（Ｅ）は、従来のアクティブマトリクス基板の製造方法を示す工程断面図である。
【符号の説明】
１ 電気光学装置（液晶装置）
１ａ 画像表示領域
２ アクティブマトリクス基板（半導体装置）
３ 対向基板
９ 画素電極
１０ 画素スイッチング用のＮ型のＴＦＴ
１０ａ 半導体膜
１１、４２ ドレイン電極
１３ ゲート絶縁膜
１５、２５、３５ チャネル領域
１６、２６、３６ ソース領域
１７、２７、３７ ドレイン領域
１８、１９ 層間絶縁膜
２０ 駆動回路用のＮ型のＴＦＴ
２４、３４ ゲート電極
３０ 駆動回路用のＰ型のＴＦＴ
４０ 蓄積容量
４１、４３ ソース電極
６０ データ側駆動回路
６２ 対向電極
７０ 走査側駆動回路
９０ データ線
９１ 走査線
１００ 基板
１０１ 下地保護膜
１３１ 第１のゲート絶縁膜
１３２ 第２のゲート絶縁膜

Claims (11)

1. チャネルとなる半導体膜、および該半導体膜にゲート絶縁膜を介して対向するゲート電極を備える薄膜トランジスタを有する半導体装置の製造方法において、
   前記半導体膜を形成する半導体膜形成工程と、前記半導体膜の表面に総厚が２０ｎｍ以上になるように第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜の膜厚が、２０ｎｍ以下となるよう、前記第１のゲート絶縁膜をエッチングする工程と、前記第１のゲート絶縁膜の表面にレジストマスクを形成するマスク形成工程と、前記レジストマスクを介して前記第１のゲート絶縁膜および前記半導体膜をパターニングするパターニング工程と、前記レジストマスクを除去した後、前記第１のゲート絶縁膜の表面に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の表面にゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
2. 前記第１のゲート絶縁膜を形成する工程では、総厚が１０ｎｍ以上になるように第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜をエッチングする工程では、前記第１のゲート絶縁膜の膜厚が、１０ｎｍ以下となるよう、前記第１のゲート絶縁膜をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記パターニング工程では、前記第１のゲート絶縁膜と前記半導体膜とを一括してエッチングすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１のゲート絶縁膜形成工程では、前記半導体膜の表面を酸化させることにより前記第１のゲート絶縁膜を形成することを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
5. 前記第１のゲート絶縁膜形成工程における酸化は、６５０℃以下の低温と、１ＭＰａ以上の高圧の水蒸気雰囲気においてウエット酸化を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記高圧水蒸気雰囲気におけるウェット酸化処理を行う時間は、３０分以上、９０分以内であることを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記半導体膜形成工程では、前記半導体膜をアモルファスシリコン膜として形成し、前記第１のゲート絶縁膜形成工程を行なう前に当該アモルファスシリコン膜を結晶化させる結晶化工程を行なうことを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置の製造方法。
8. 前記結晶化工程は、前記半導体膜にレーザー光を照射するレーザーアニール工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記レーザーアニール工程は、真空中においてレーザー光を照射することを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記半導体膜形成工程から前記第１のゲート絶縁膜形成工程までの間、前記半導体膜を非酸化性雰囲気内に保持することを特徴とする請求項１ないし９のいずれか一項に記載の半導体装置の製造方法。
11. 請求項１ないし１０のいずれか一項に記載の半導体装置の製造方法を用いて電気光学装置を製造する方法であって、前記薄膜トランジスタを画素スイッチング用素子として形成することを特徴とする電気光学装置の製造方法。

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