JP2000150890A

JP2000150890A - 半導体装置の製造方法

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Publication number: JP2000150890A
Application number: JP10320493A
Authority: JP
Inventors: Satoshi Takenaka; 敏竹中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-11-11
Filing date: 1998-11-11
Publication date: 2000-05-30

Abstract

(57)【要約】【課題】非晶質の半導体膜を多結晶化させた半導体膜
からＴＦＴを形成した場合でも、オン電流特性をさらに
向上させることができ、かつ、そのばらつきを圧縮する
ことのできる半導体装置の製造方法を提供すること。【解決手段】ガラス製等の基板５０上に低温プロセス
で非晶質シリコン膜からなる半導体膜１００を形成した
後、レーザアニールを施して半導体膜１００を多結晶化
させる（結晶化工程）。次に、基板２０を熱処理炉に入
れて、半導体膜１００に対して温度が４００℃〜６００
℃の高温雰囲気中での熱処理を行い（熱処理工程）、半
導体膜１００に残るダングリングボンドを除去する。そ
して、この半導体膜１００を能動層として用いてＴＦＴ
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非晶質の半導体膜
に対してレーザアニールなどの結晶化処理を施して得た
多結晶性の半導体膜を能動層として用いた薄膜トランジ
スタ（以下、ＴＦＴという。）を備える半導体装置に関
するものである。

【０００２】

【従来の技術】ＴＦＴを備える各種の半導体装置のう
ち、ＴＦＴを液晶表示装置のアクティブ素子等として用
いた装置を製造するにあたっては、石英基板に代えて、
安価なガラス基板を使用できるように低温プロセスが採
用されつつある。低温プロセスとは、一般に、工程の最
高温度（基板全体が同時に上がる最高温度）が約６００
℃程度未満（好ましくは５００℃未満）であるのに対し
て、高温プロセスとは工程の最高温度（基板全体が同時
に上がる最高温度）が８００℃程度以上になるものであ
り、シリコンの熱酸化等といった７００℃〜１２００℃
の高温の工程を行うものである。

【０００３】但し、低温プロセスでは、基板の上に多結
晶性の半導体膜を直接、形成するのは不可能であるた
め、プラズマＣＶＤ法あるいは低圧ＣＶＤ法を用いて非
晶質の半導体膜を形成した後、この半導体膜を結晶化す
る必要がある。この結晶化の方法としては、たとえばＳ
ＰＣ法（Solid Phase Crystallization ）やＲＴＡ法
（Rapid Thermal Annealing ）などといった手法がある
が、ＸｅＣＩを用いたエキシマレーザービームを照射す
ることによるレーザアニール（ＥＬＡ：Excimer Laser
Annealing ）によればガラス基板温度の上昇が抑えら
れ、かつ、大粒径の多結晶Ｓｉが得られるため、最近で
は主流になりつつある。

【０００４】このレーザアニール法を用いた多結晶性の
半導体膜の製造方法では、まず、１０（Ａ）に示すよう
に、ガラス製等の基板５０を準備した後、図１０（Ｂ）
に示すように、基板３０の全面にシリコン酸化膜からな
る下地保護膜５１をプラズマＣＶＤ法により形成する。
次に、基板温度が約１５０℃から約４５０℃の温度条件
下で基板３０の全面に非晶質シリコン（非晶質）の半導
体膜１００をプラズマＣＶＤ法などの方法により形成す
る。次に、図１０（Ｃ）に示すように、半導体膜１００
に対してレーザ光を照射してレーザアニール（結晶化工
程）を施す。このレーザアニール工程では、たとえば、
図４に示すように、レーザ光の照射領域ＬがＸ方向に長
いラインビームＬ０を半導体膜１００に照射し、その照
射領域ＬをＹ方向にずらしていく。その結果、非晶質の
半導体膜１００は一度溶融し、冷却固化過程を経て多結
晶化する。この際には、各領域へのレーザ光の照射時間
が非常に短時間であり、かつ、照射領域Ｌが基板全体に
対して局所的であるため、基板５０全体が同時に高温に
熱せられることがない。

【０００５】次に、図１０（Ｄ）に示すように、多結晶
化した半導体膜１００をフォトリソグラフィ技術を用い
て島状にパターニングした後、その表面にゲート絶縁膜
１２、２２、３２、およびゲート電極１４、２４、３４
を順次形成するなど、周知のＴＦＴ製造工程を行う。こ
こで、図１０（Ｄ）に示す３つの島状の半導体膜１００
は、それぞれ液晶表示装置のアクティブマトリクス基板
上に形成される駆動回路用のＰ型のＴＦＴ、駆動回路用
のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴ
ＦＴを形成するための半導体膜である。

【０００６】このようにしてＴＦＴを製造すれば、低温
プロセスでありながら、多結晶性の半導体膜１００から
ＴＦＴを製造できるので、オン電流が大きいＴＦＴを製
造できる。

【０００７】

【発明が解決しようとする課題】このように、レーザア
ニールによって非晶質から多結晶化させた半導体膜１０
０を用いたＴＦＴは、比較的大きなオン電流が得られる
傾向にはあるものの、ＴＦＴに対しては、さらなるオン
電流特性の向上が一層望まれている。しかしながら、従
来の製造方法ではこのような要求に対応できないという
問題点がある。また、レーザアニールによって非晶質か
ら多結晶化させた半導体膜１００を用いたＴＦＴは、Ｔ
ＦＴ毎にオン電流の値がばらつきが大きいという問題点
もある。

【０００８】このような問題点を解消するために、本願
発明者は、半導体膜１００の結晶化度をさらに高めるこ
とを検討したきたが、結晶化度をこれ以上、高めたとし
ても、オン電流特性をこれ以上、向上させるのが困難で
あり、また、結晶化度を高めてもオン電流のばらつきを
解消するには至っていない。

【０００９】以上の問題点に鑑みて、本発明の課題は、
非晶質の半導体膜を多結晶化させた半導体膜からＴＦＴ
を形成した場合でも、オン電流特性をさらに向上させる
ことができ、かつ、そのばらつきを圧縮することのでき
る半導体装置の製造方法を提供することにある。

【００１０】

【課題を解決するための手段】このような背景のもと、
本願発明者は、繰り返し行った実験から、非晶質の半導
体膜をレーザアニールなどの方法で多結晶化させた半導
体膜中には、結晶粒界にダングリングボンドが多数、存
在し、このダングリングボンドに起因するトラップ準位
がＴＦＴのオン電流特性のこれ以上の向上を妨げ、か
つ、そのばらつきの要因になっているという新たな知見
を得た。また、図４を参照して説明したレーザアニール
工程においては、レーザ光の照射領域ＬをＹ方向にずら
していくので、半導体膜１００の全面にレーザ光が照射
されるものの、レーザ光の照射領域Ｌの端部分にはダン
グリングボンドが発生しやすいという新たな知見も得
た。さらに、このような傾向は、レーザアニールに限ら
ず、電子ビームアニールおよびランプアニールなど、半
導体膜を部分的にアニールし、かつ、そのアニール領域
をずらしていくアニール方法（結晶化処理）でも同様で
あるという新たな知見を得た。さらにまた、本願発明者
は、繰り返し行った実験から、このようなダングリング
ボンド減少、除去するには、レーザアニール後に半導体
膜全体を一括して熱処理する方法が効果的であるという
新たな知見も得た。

【００１１】そこで、本発明では、上記課題を解決する
ために、ＴＦＴを用いた半導体装置の製造方法におい
て、基板上に非晶質の半導体膜を形成する成膜工程と、
該成膜工程により形成した非晶質の半導体膜を多結晶化
させる結晶化工程と、該結晶化工程を行った後の前記半
導体膜に対して高温雰囲気中で熱処理を施して当該半導
体膜に残るダングリングボンドを除去する熱処理工程
と、該熱処理工程を行った前記半導体膜を用いてＴＦＴ
を形成するトランジスタ形成工程とを行うことを特徴と
する。

【００１２】本発明では、レーザアニールなどの結晶化
工程を行った後に半導体膜全体を一括して熱処理して半
導体膜中のダングリングボンドを除去するので、オン電
流特性などが良好なＴＦＴを備えた半導体装置を製造す
ることができる。

【００１３】ここで、前記結晶化工程は、たとえば、前
記半導体膜に対するレーザアニール、電子ビームアニー
ル、およびランプアニールである。

【００１４】また、前記熱処理工程において熱処理温度
を４００℃以上かつ５００℃未満に設定した場合には、
処理時間を３時間以上とすることが好ましい。さらに、
前記熱処理工程において熱処理温度を５００℃以上かつ
６００℃未満に設定した場合には、処理時間を１時間以
上かつ３時間未満とすることが好ましい。さらにまた、
前記熱処理工程において熱処理温度を６００℃以上に設
定し、処理時間を１時間未満とすることが好ましい。

【００１５】このような熱処理条件は、前記熱処理工程
を行った前記半導体膜を用いて同一基板上にＮ型のＴＦ
ＴおよびＰ型のＴＦＴを形成する場合に効果的である。
すなわち、結晶化工程後に行う熱処理工程の条件がＴＦ
Ｔの特性に及ぼす影響は、Ｎ型のＴＦＴを形成する場合
と、Ｐ型のＴＦＴを形成する場合との間で相違するた
め、双方のＴＦＴにおいて特性向上を図ることのできる
熱処理条件で行うことが好ましい。たとえば、熱処理温
度を６００℃以上とした場合には、Ｐ型のＴＦＴでは、
処理時間を１７時間位に設定しても、オン電流特性が向
上するのに対して、Ｎ型のＴＦＴでは、処理時間を１７
時間位に設定すると、処理時間が１時間の場合に比較し
て、オン電流特性が低下するからである。

【００１６】このような前記熱処理工程は、窒素ガス雰
囲気中、アルゴンガス雰囲気中、ヘリウムガス雰囲気
中、水素ガス雰囲気中、あるいはこれらのガスの混合ガ
ス雰囲気中など、非酸化性雰囲気中で行うことにより、
半導体装置の表面に、ゲート絶縁膜としては膜質が好ま
しくない酸化膜が形成されることを防止することが好ま
しい。

【００１７】

【発明の実施の形態】図面を参照して、本発明の実施の
形態として、本発明を液晶表示装置のアクテティブマト
リクス基板上に駆動回路用のＰ型のＴＦＴ、駆動回路用
のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴ
ＦＴを形成する例を説明する。

【００１８】（アクティブマトリクス基板の全体構成）
図１（Ａ）、（Ｂ）は、液晶表示装置のアクティブマト
リクス基板の構成を模式的に示すブロック図、およびそ
の駆動回路を構成するＣＯＭＳ回路の等価回路図であ
る。図２は、図１に示すアクティブマトリクス基板上に
形成した３種類のＴＦＴの断面図である。

【００１９】図１（Ａ）に示すように、液晶表示装置用
のアクティブマトリクス基板２００において、ガラス製
などの透明な基板のうち、略中央領域に相当する画面表
示領域８１では、アルミニウム、タンタル、モリブデ
ン、チタン、タングステンなどの金属膜、シリサイド
膜、導電性半導体膜などで形成されたデータ線９０およ
び走査線９１に接続した画素用スイッチングのＴＦＴ１
０が画素毎に形成され、各画素には、画素スイッチング
用のＴＦＴ３０を介して画像信号が入力される液晶容量
９４（液晶セル）が形成されている。データ線９０に対
しては、シフトレジスタ８４、レベルシフタ８５、ビデ
オライン８７、アナログスイッチ８６を備えるデータ側
駆動回路６０が構成されている。走査線９１に対して
は、シフトレジスタ８８およびレベルシフタ８９を備え
る走査側駆動回路７０が構成されている。なお、各画素
には、走査線９１と並行に延びる容量線９２との間に保
持容量４０が形成され、この保持容量４０は、液晶容量
９４での電荷の保持特性を高める機能を有している。こ
の保持容量４０は、前段の走査線９１との間に形成され
ることもある。

【００２０】（ＣＭＯＳ回路の基本構成）データ側およ
び走査側の駆動回路６０、７０では、図１（Ｂ）に示す
ように、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによっ
てＣＭＯＳ回路が構成されている。このようなＣＭＯＳ
回路は、駆動回路６０、７０において１段あるいは２段
以上でインバータ回路などを構成する。

【００２１】（アクティブマトリクス基板上のＴＦＴ）
従って、図２に示すように、アクティブマトリクス基板
２００では、ガラス製の透明な基板５０の表面側には、
駆動回路用のＮ型のＴＦＴ１０、駆動回路用のＰ型のＴ
ＦＴ２０、および画素スイッチング用のＮ型のＴＦＴ３
０からなる３種類のＴＦＴが形成されている。このよう
なアクティブマトリクス基板２００において、基板５０
の表面側にはシリコン酸化膜からなる下地保護膜５１が
形成され、この下地保護膜５１の表面には、島状にパタ
ーニングされた多結晶性の半導体膜１００が形成されて
いる。これらの半導体膜１００は、それぞれ、駆動回路
用のＮ型のＴＦＴ１０、駆動回路用のＰ型のＴＦＴ２
０、および画素スイッチング用のＮ型のＴＦＴ３０を形
成するためのもので、各半導体膜１００の表面にはゲー
ト絶縁膜１２、２２、３２が形成されている。これらの
ゲート絶縁膜１２、２２、３２の表面にはゲート電極１
４、２４、３４がそれぞれ形成され、これらのゲート電
極のうち、画素スイッチング用のＮ型のＴＦＴ３０のゲ
ート電極３４は走査線９１（図１参照。）の一部であ
る。また、各半導体膜１００には、ゲート電極１４、２
４、３４に対してゲート絶縁膜１２、２２、３２を介し
て対峙する領域にチャネル領域１５、２５、３５が形成
されている。これらチャネル領域１５、２５、３５の両
側には、ゲート電極１４、２４、３４に対してゲート絶
縁膜１２、２２、３２を介して対峙する低濃度ソース・
ドレイン領域１７、２７、３７がそれぞれ形成されてい
る。また、低濃度ソース・ドレイン領域１７、２７、３
７の両側には、高濃度ソース・ドレイン領域１６、２
６、３６がそれぞれ形成され、これらの高濃度ソース・
ドレイン領域１６、２６、３６には層間絶縁膜５２のコ
ンタクトホールを介してソース電極４１、４３、ドレイ
ン電極４２、データ線９０（図１参照。）の一部である
ソース電極４４、および画素電極４５がそれぞれ電気的
に接続している。

【００２２】このように、本形態では、いずれのＴＦＴ
１０、２０、３０もＬＤＤ構造を有しているので、オフ
リーク電流が小さい。このため、コントラスト低下、表
示むら、フリッカ、駆動回路の誤動作などを防止でき、
表示品位の向上を図ることができる。

【００２３】（ＴＦＴの製造方法）このような構成のア
クティブマトリクス基板２００の製造方法を、図３、図
４、図５を参照して説明する。

【００２４】図３および図５はいずれも、本形態のアク
ティブマトリクス基板２００の製造方法を示す工程断面
図である。図４は、アクティブマトリクス基板２００を
製造する際に用いるレーザアニール装置、およびこの装
置を用いて行うレーザアニール方法の説明図である。

【００２５】まず、図３（Ａ）において、超音波洗浄等
により清浄化したガラス製等の基板５０を準備した後、
基板温度が約１５０℃から約４５０℃の温度条件下で、
図３（Ｂ）に示すように、基板５０の全面に厚さが２０
００オングストローム〜５０００オングストロームのシ
リコン酸化膜からなる下地保護膜５１をプラズマＣＶＤ
法により形成する。このときの原料ガスとしては、たと
えばモノシランと笑気ガスとの混合ガスやＴＥＯＳ（テ
トラエトキシシラン）と酸素、あるいはジシランとアン
モニアを用いることができる。

【００２６】次に、ガラス製の基板５０を熱変形させる
ことなく、基板５０上に多結晶性の半導体膜を形成する
必要がある。このような制約下で多結晶の半導体膜を形
成するには、図３（Ｂ）に示すように、基板温度が約１
５０℃から約４５０℃の温度条件下で基板５０の全面に
厚さが３００オングストローム〜７００オングストロー
ムの非晶質シリコン膜からなる半導体膜１００をプラズ
マＣＶＤ法により形成する。このときの原料ガスとして
は、たとえばジシランやモノシランを用いることができ
る（成膜工程）。なお、低温条件下で基板５０上に非晶
質の半導体膜１００を形成する方法としては、プラズマ
ＣＶＤ法に代えて、減圧ＣＶＤ法、ＥＢ蒸着法、スパッ
タ法などを用いてもよい。

【００２７】次に、図３（Ｃ）に示すように、半導体膜
１００に対してレーザ光を照射してレーザアニールを施
す（結晶化工程）。

【００２８】この結晶化工程では、図４に示すように、
レーザアニール装置３００において、レーザ光源３２０
から出射したレーザ光（エキシマレーザ）を光学系３２
５を介して、ステージ３１０上に載置された基板５０に
向けて照射する。この際には、照射領域ＬがＸ方向に長
いラインビームＬ０（たとえば、レーザパルスの繰り返
し周波数が２００Ｈｚのラインビーム）を半導体膜１０
０に照射し、その照射領域ＬをＹ方向にずらしていく。
ここで、ラインビームＬ０のビーム長が４００ｍｍであ
り、その出力強度はたとえば２００ｍＪ／ｃｍ²であ
る。また、レーザ光の照射領域ＬをＹ方向にずらしてい
く際には、その幅方向におけるレーザ強度のピーク値の
９０％に相当する部分が各領域毎に重なるようにライン
ビームを走査していく。その結果、非晶質の半導体膜１
００は一度溶融し、冷却固化過程を経て多結晶化する。
この際には、各領域へのレーザ光の照射時間が非常に短
時間であり、かつ、照射領域Ｌが基板全体に対して局所
的であるため、基板５０全体が同時に高温に熱せられる
ことがない。それ故、基板５０として用いたガラス基板
は、石英基板と比較して耐熱性の面で劣るが、熱による
変形や割れ等が生じない。

【００２９】次に、図３（Ｄ）に示すように、半導体膜
１００に対する結晶化工程を終えた基板２０を熱処理炉
に入れて、半導体膜１００に対して温度が４００℃〜６
００℃の高温雰囲気中での熱処理を行う（熱処理工
程）。

【００３０】ここで行う熱処理は、半導体膜１００の結
晶化を高めるためではなく、半導体膜１００に残るダン
グングボンドを除去することを目的とする。すなわち、
非晶質の半導体膜１００をレーザアニールで多結晶化さ
せた後には、結晶粒界にダングリングボンドが多数、存
在し、このダングリングボンドに起因するトラップ準位
がＴＦＴのオン電流特性の向上を妨げ、かつ、そのばら
つきの要因となる。また、図４を参照して説明した結晶
化工程においては、レーザ光の照射領域ＬをＹ方向にず
らしていくので、半導体膜１００の全面にレーザ光が照
射されるものの、レーザ光の照射領域Ｌの端部分にはダ
ングリングボンドが発生しやすい。そこで、本形態で
は、レーザアニール後に半導体膜１００全体を一括して
熱処理し、ダングリングボンドを除去する。

【００３１】また、本形態において、熱処理工程は、窒
素ガス雰囲気中、アルゴンガス雰囲気中、ヘリウムガス
雰囲気中、水素ガス雰囲気中、あるいはこれらのガスの
混合ガス雰囲気中など、非酸化性雰囲気中で行う。この
ため、半導体膜１００の表面に、ゲート絶縁膜としては
膜質が好ましくない酸化膜が形成されることを防止する
ことができる。

【００３２】このようにして半導体膜１００を改質した
後、この半導体膜１００を用いてＴＦＴを形成していく
（トランジスタ形成工程）。

【００３３】それにはまず、図５（Ａ）に示すように、
多結晶の半導体膜１００を島状にパターニングした後、
その表面側に対して、ＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが６００オングストローム〜１５００オング
ストロームのシリコン酸化膜からなるゲート絶縁膜１
２、２２、３２を形成する（ゲート絶縁膜形成工程）。

【００３４】次に、アルミニウム、タンタル、モリブデ
ン、チタン、タングステンなどを含む導電膜をスパッタ
法により形成した後、導電膜をパターニングし、各ＴＦ
Ｔのゲート電極１４、２４、３４を形成する（ゲート電
極形成工程）。

【００３５】次に、図５（Ｂ）に示すように、駆動回路
用のＮ型のＴＦＴ１０および画素スイッチング用のＮ型
の画素用ＴＦＴ３０の各形成領域をレジストマスク６１
で覆う。この状態で、約１０¹³ｃｍ^-2のドーズ量でボロ
ンイオンを打ち込むと、半導体膜１００にはゲート電極
２４に対して自己整合的に不純物濃度が約１０¹⁸ｃｍ^-3
の低濃度Ｐ型領域２３が形成される。なお、不純物が導
入されなかった部分がチャネル領域２５となる。

【００３６】この低濃度の不純物打ち込みの工程を行わ
なければ、Ｐ型の駆動回路用ＴＦＴ２０はＬＤＤ構造で
はなく、オフセットゲート構造となる。

【００３７】次に、図５（Ｃ）に示すように、駆動回路
用のＰ型のＴＦＴ２０の形成領域をレジストマスク６２
で覆う。この状態で、約１０¹³ｃｍ^-2のドーズ量でリン
イオンを打ち込むと、半導体膜１００にはゲート電極１
４、３４に対して自己整合的に不純物濃度が約１０¹⁸ｃ
ｍ^-3の低濃度Ｎ型領域１３、３３が形成される。なお、
不純物が導入されなかった部分がチャネル領域１５、３
５となる。

【００３８】この低濃度の不純物打ち込みの工程を行わ
なければ、Ｎ型の駆動回路用ＴＦＴ１０、およびＮ型の
画素用ＴＦＴ３０はＬＤＤ構造ではなく、オフセットゲ
ート構造となる。

【００３９】次に、図５（Ｄ）に示すように、駆動回路
用のＮ型のＴＦＴ１０および画素スイッチング用のＮ型
の画素用ＴＦＴ３０の形成領域に加えて、ゲート電極２
４をも広めに覆うレジストマスク６３を形成する。この
状態で、低濃度Ｐ型領域２３に約１０¹⁵ｃｍ^-2のドーズ
量でボロンイオンを打ち込んで、不純物濃度が約１０²⁰
ｃｍ^-3の高濃度ソース・ドレイン領域２６を形成する。
低濃度Ｐ型領域２３のうちレジストマスク６３で覆われ
ていた部分は、そのまま低濃度ソース・ドレイン領域２
７として残る。このようにして駆動回路用のＰ型のＴＦ
Ｔ２０を形成する。

【００４０】次に、図５（Ｅ）に示すように、駆動回路
用のＰ型のＴＦＴ２０の形成領域に加えて、ゲート電極
１４、３４をも広めに覆うレジストマスク６４を形成す
る。この状態で、低濃度Ｎ型領域１３、２３に約１０¹⁵
ｃｍ^-2のドーズ量でリンイオンを打ち込んで、不純物濃
度が約１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域１
６、３６を形成する。低濃度Ｎ型領域１３、２３のう
ち、レジストマスク６４で覆われていた部分は、そのま
ま不純物濃度が約１０¹⁸ｃｍ^-3の低濃度ソース・ドレイ
ン領域１７、３７として残る。このようにして、駆動回
路用のＮ型のＴＦＴ１０および画素スイッチング用のＮ
型の画素用ＴＦＴ３０を形成する。

【００４１】以降、図２に示すように、層間絶縁膜５２
を形成した後、活性化のためのアニールを行い、しかる
後にコンタクトホールを形成した後、ソース４１、４
３、ドレイン電極４２、および画素電極４５を形成すれ
ば、アクティブマトリクス基板２００を製造できる。

【００４２】なお、低濃度の不純物導入を行わずに、ゲ
ート電極１４、２４、３４をマスクにして高濃度の不純
物を打ち込んで、ゲート電極１４、２４、３４にセルフ
アライン的にソース領域およびドレイン領域を形成して
もよい。

【００４３】（熱処理条件とＴＦＴの特性との関係）こ
のようにして製造したアクティブマトリクス基板２００
では、熱処理工程において半導体膜１００全体を加熱す
ることにより、半導体膜１００中のダングリングボンド
を除去する。従って、駆動回路用の各ＴＦＴ１０、２０
においてオン電流特性が向上する。それ故、駆動回路に
おいて、動作速度を向上することができるなどの利点が
ある。

【００４４】ここで、熱処理条件とＴＦＴの特性との関
係について、図６および図７を参照して説明する。図６
は、Ｎ型のＴＦＴにおいて、熱処理温度を４００℃、５
００℃、６００℃にしたときの熱処理時間とＴＦＴのオ
ン電流との関係を示すグラフであり、それぞれの関係を
実線Ｌ１１、一点鎖線Ｌ１２および点線Ｌ１３で示す。
また、図７は、Ｐ型のＴＦＴにおいて、熱処理温度を４
００℃、５００℃、６００℃にしたときの熱処理時間と
ＴＦＴのオン電流との関係を示すグラフであり、それぞ
れの関係を実線Ｌ２１、一点鎖線Ｌ２２および点線Ｌ２
３で示す。

【００４５】まず、図６からわかるように、Ｎ型のＴＦ
Ｔにおいて、熱処理温度を４００℃にしたときに、処理
時間が３時間ではＴＦＴのオン電流が従来のレベルとあ
まり相違ないが、処理時間を延ばす程、ＴＦＴのオン電
流が向上し、処理時間を３時間以上に設定すれば、目標
とするオン電流レベルを得ることができる。また、熱処
理温度が５００℃にしたときには、処理時間を延ばす
程、ＴＦＴのオン電流が向上するが、処理時間が１時間
でも目標とするオン電流レベルを得ることができる。さ
らに、熱処理温度が６００℃にしたときには、処理時間
が１時間では目標とするオン電流レベルを得ることがで
きるが、処理時間を延ばすとオン電流レベルが低下する
傾向にある。

【００４６】また、これらの条件で熱処理工程を行った
半導体膜について電子スピン共鳴を利用してダングリン
グボンド密度を測定したところ、熱処理効果が十分でな
いと見做された半導体膜（４００℃で１時間の熱処理）
のダングリングボンド密度は１．３×１０¹⁸ｃｍ^-3であ
ったのに対して、十分な熱処理効果が得られた半導体膜
（６００℃で１時間の熱処理）のダングリングボンド密
度は７．８×１０¹⁷ｃｍ^-3であり、適正な熱処理を行え
ば、ダングリングボンド密度をかなり低下させることが
できる。

【００４７】これに対して、図７からわかるように、Ｐ
型のＴＦＴにおいても、熱処理温度を４００℃にしたと
きに、処理時間が３時間ではＴＦＴのオン電流が従来の
レベルとあまり相違ないが、処理時間を延ばす程、ＴＦ
Ｔのオン電流が向上し、処理時間を３時間以上に設定す
れば、目標とするオン電流レベルを得ることができる。
また、熱処理温度が５００℃にしたときには、処理時間
を延ばす程、ＴＦＴのオン電流が向上するが、処理時間
が１時間でも目標とするオン電流レベルを得ることがで
きる。さらに、Ｎ型のＴＦＴと違って、Ｐ型のＴＦＴで
は、熱処理温度が６００℃にしたときでも、処理時間を
延ばす程、ＴＦＴのオン電流が向上する傾向にあり、処
理時間が１時間でも目標とするオン電流レベルを得るこ
とができる。

【００４８】このように、結晶化工程後に行う熱処理工
程の条件がＴＦＴの特性に及ぼす影響は、熱処理温度を
６００℃以上とした場合には、Ｎ型のＴＦＴを形成する
場合と、Ｐ型のＴＦＴを形成する場合との間で相違す
る。すなわち、熱処理温度を６００℃以上とした場合に
は、Ｐ型のＴＦＴでは、処理時間を１７時間位に設定し
ても、オン電流特性が向上するのに対して、Ｎ型のＴＦ
Ｔでは、処理時間を１７時間位に設定すると、処理時間
が１時間の場合に比較して、オン電流が特性が低下する
傾向にある。このため、双方のＴＦＴにおいて特性向上
を図ることのできる熱処理条件で行うという観点からす
れば、熱処理工程において、熱処理温度を４００℃以上
かつ５００℃未満に設定した場合には、処理時間を３時
間以上とする。また、熱処理工程において、熱処理温度
を５００℃以上かつ６００℃未満に設定した場合には、
処理時間を１時間以上かつ３時間未満とする。さらに、
熱処理工程において、熱処理温度を６００℃以上に設定
した場合には、Ｎ型のＴＦＴにおけるオン電流特性の低
下を避けるために処理時間を１時間未満とする。

【００４９】（別の結晶化工程）なお、上記形態では、
結晶化工程としてラインビームを用いてレーザアニール
を行い、このレーザアニールによって生成したダングリ
ングボンドを熱処理工程で除去する構成であったが、ラ
インビームに代えてドットビームを用いてレーザアニー
ル（結晶化工程）を行った場合にも、結晶粒界やドット
状の照射領域の端部にダングリングボンドが発生する。
また、レーザアニールに限らず、電子ビームアニールや
ランプアニールを結晶化工程として行った場合にも、そ
の照射領域をずらしていくので、結晶粒界やドット状の
照射領域の端部にダングリングボンドが発生する。従っ
て、ドットビームを用いたレーザアニール、電子ビーム
アニール、あるいはランプアニールを結晶化工程として
行った場合にも、その後に、半導体膜に対して高温雰囲
気中で熱処理（熱処理工程）を行うと、半導体膜に残る
ダングングボンドを除去することができる。

【００５０】（液晶パネルの構成）このような方法で形
成されたアクティブマトリスク基板１００を用いて液晶
表示用の液晶パネルを構成した例を、図８および図９を
参照して説明する。

【００５１】図８および図９はそれぞれ、本形態に係る
液晶表示装置に用いた液晶パネルを対向基板の側からみ
た平面図、および図８のＨ−Ｈ′線で切断したときの液
晶パネルの断面図である。

【００５２】図８および図９において、液晶表示装置に
用いる液晶パネル１は、画素電極４５がマトリクス状に
形成されたアクティブマトリクス基板２００と、対向電
極５３２および遮光膜５３１が形成された対向基板４０
０と、これらの基板間に封入、挟持されている液晶５３
９とから概略構成されている。アクティブマトリクス基
板２００と対向基板４００とは、対向基板４００の外周
縁に沿って形成されたギャップ材含有のシール材５５２
によって所定の間隙を介して貼り合わされている。ま
た、アクティブマトリクス基板２００と対向基板４００
との間には、シール材５５２によって液晶封入領域５４
０が区画形成され、この液晶封入領域５４０内に液晶５
３９が封入されている。この液晶封入領域５４０内にお
いて、アクティブマトリクス基板２００と対向基板４０
０と間にはスペーサ５３７が介在している。シール材５
５２としては、エポキシ樹脂や各種の紫外線硬化樹脂な
どを用いることができる。また、シール材５５２に配合
されるギャップ材としては、約２μｍ〜約１０μｍの無
機あるいは有機質のファイバ若しくは球などが用いられ
る。

【００５３】対向基板４００はアクティブマトリクス基
板２００よりも小さく、アクティブマトリクス基板２０
０の周辺部分は、対向基板４００の外周縁よりはみ出た
状態に貼り合わされる。従って、アクティブマトリクス
基板２００の駆動回路（走査線駆動回路７０やデータ線
駆動回路６０）や入出力端子５４５は対向基板４００か
ら露出した状態にある。ここで、シール材５５２は部分
的に途切れているので、この途切れ部分によって、液晶
注入口５４１が構成されている。このため、対向基板４
００とアクティブマトリクス基板２００とを貼り合わせ
た後、シール材５５２の内側領域を減圧状態にすれば、
液晶注入口５４１から液晶５３９を減圧注入でき、液晶
５３９を封入した後、液晶注入口５４１を封止剤５４２
で塞げばよい。なお、対向基板４００には、シール材５
５２の内側において画面表示領域８１を見切りするため
の遮光膜５５５も形成されている。また、対向基板４０
０のコーナー部のいずれにも、アクティブマトリクス基
板２００と対向基板４００との間で電気的導通をとるた
めの上下導通材５５６が形成されている。

【００５４】ここで、走査線に供給される走査信号の遅
延が問題にならないのならば、走査線駆動回路７０は片
側だけでも良いことは言うまでもない。また、データ線
駆動回路６０を画面表示領域８１の辺に沿って両側に配
列しても良い。例えば奇数列のデータ線は画面表示領域
８１の一方の辺に沿って配設されたデータ線駆動回路か
ら画像信号を供給し、偶数列のデータ線は画面表示領域
８１の反対側の辺に沿って配設されたデータ線駆動回路
から画像信号を供給するようにしても良い。このように
データ線を櫛歯状に駆動するようにすれば、データ線駆
動回路６０の形成面積を拡張することが出来るため、複
雑な回路を構成することが可能となる。また、アクティ
ブマトリクス基板２００において、データ線駆動回路６
０と対向する辺の側では、遮光膜５５５の下などを利用
して、プリチャージ回路や検査回路が設けられることも
ある。なお、データ線駆動回路６０および走査線駆動回
路７０をアクティブマトリクス基板２００の上に形成す
る代わりに、たとえば、駆動用ＬＳＩが実装されたＴＡ
Ｂ（テープオートメイテッド、ボンディング）基板を
アクティブマトリクス基板２００の周辺部に形成された
端子群に対して異方性導電膜を介して電気的および機械
的に接続するようにしてもよい。また、対向基板４００
およびアクティブマトリクス基板２００の光入射側の面
あるいは光出射側には、使用する液晶５３９の種類、す
なわち、ＴＮ（ツイステッドネマティック）モード、Ｓ
ＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−Ｓ
ＴＮ）モード等々の動作モードや、ノーマリホワイトモ
ード／ノーマリブラックモードの別に応じて、偏光フィ
ルム、位相差フィルム、偏光板などが所定の向きに配置
される。

【００５５】本形態の液晶パネル１を透過型で構成した
場合には、たとえば、投射型液晶表示装置（液晶プロジ
ェクタ）において使用される。この場合、３枚の液晶パ
ネル１がＲＧＢ用のライトバルブとして各々使用され、
各液晶パネル１の各々には、ＲＧＢ色分解用のダイクロ
イックミラーを介して分解された各色の光が投射光とし
て各々入射されることになる。従って、本形態の液晶パ
ネル１にはカラーフィルタが形成されていない。但し、
対向基板４００において各画素電極４５に対向する領域
にＲＧＢのカラーフィルタをその保護膜とともに形成す
ることにより、投射型液晶表示以外にも、カラー液晶テ
レビなどといったカラー液晶表示装置を構成することが
できる。さらにまた、対向基板４００に何層もの屈折率
の異なる干渉層を積層することにより、光の干渉作用を
利用して、ＲＧＢ色をつくり出すダイクロイックフィル
タを形成してもよい。このダイクロイックフィルタ付き
の対向基板によれば、より明るいカラー表示を行うこと
ができる。

【００５６】

【発明の効果】以上説明したように、本発明では、非晶
質の半導体膜を多結晶化させるレーザアニールなどの結
晶化工程を行った後、熱処理工程において半導体膜に対
して高温雰囲気中で熱処理を施して結晶粒界に存在する
ダングリングボンドを除去するので、ＴＦＴのオン電流
特性を向上させることができ、かつ、そのばらつきを圧
縮できるなど、トランジスタ特性の向上を図ることがで
きる。

【図面の簡単な説明】

【図１】（Ａ）は、液晶表示装置用のアクティブマトリ
クス基板のブロック図、（Ｂ）は、その駆動回路を構成
するＣＭＯＳ回路の等価回路図である。

【図２】図１に示すアクティブマトリクス基板上に形成
した３種類のＴＦＴの断面図である。

【図３】（Ａ）〜（Ｄ）は、図２に示すアクティブマト
リクス基板の製造方法を示す工程断面図である。

【図４】図３（Ｃ）に示すレーザアニール（結晶化工
程）で用いるレーザアニール装置の概略構成図である。

【図５】（Ａ）〜（Ｅ）は、図２に示すアクティブマト
リクス基板の製造方法において、図３に示す工程に続い
て行う各工程を示す工程断面図である。

【図６】図３（Ｄ）に示す熱処理工程における熱処理条
件とＮ型のＴＦＴのオン電流特性との関係を示すグラフ
である。

【図７】図３（Ｄ）に示す熱処理工程における熱処理条
件とＰ型のＴＦＴのオン電流特性との関係を示すグラフ
である。

【図８】アクティブマトリクス型の液晶表示装置用の液
晶パネルの平面図である。

【図９】図８のＨ−Ｈ′線における断面図である。

【図１０】（Ａ）〜（Ｄ）は、従来のアクティブマトリ
クス基板の製造方法において、ゲート電極を形成するま
での工程を示す工程断面図である。

【符号の説明】

１液晶パネル１０駆動回路用のＮ型のＴＦＴ２０駆動回路用のＰ型のＴＦＴ１２、２２、３２ゲート絶縁膜１４、２４、３４ゲート電極１５、２５、３５チャネル領域１６、２６、３６高濃度ソース・ドレイン領域１７、２７、３７低濃度ソース・ドレイン領域３０画素スイッチング用のＴＦＴ４０保持容量４１、４３、４４ソース電極４２ドレイン電極４５画素電極５０基板５１下地保護膜５２層間絶縁膜６０データ側駆動回路７０走査側駆動回路８１画面表示領域９０データ線９１走査線９４液晶容量（液晶セル）１００半導体膜２００アクティブマトリクス基板（半導体装置）３００レーザアニール装置３２０レーザ光源３２５光学系３１０ステージ４００対向基板５３１対向電極Ｌレーザ光の照射領域Ｌ０ラインビーム

フロントページの続きＦターム(参考） 5F052 AA02 AA03 AA06 DA02 DB02 DB03 JA04 JA10 5F110 AA05 BB02 BB04 CC02 DD02 DD13 EE03 EE04 EE44 FF02 FF30 GG02 GG13 GG15 GG42 GG43 GG45 GG47 GG55 GG58 HJ01 HJ04 HJ13 HM14 HM15 NN02 NN40 PP02 PP03 PP05 PP08 QQ24

Claims

【特許請求の範囲】

【請求項１】基板上に非晶質の半導体膜を形成する成
膜工程と、該成膜工程により形成した非晶質の半導体膜
を多結晶化させる結晶化工程と、該結晶化工程を行った
後の前記半導体膜に対して高温雰囲気中で熱処理を施し
て当該半導体膜に残るダングリングボンドを除去する熱
処理工程と、該熱処理工程を行った前記半導体膜を用い
て薄膜トランジスタを形成するトランジスタ形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】請求項１において、前記結晶化工程は、
前記半導体膜に対するレーザアニール、電子ビームアニ
ール、およびランプアニールのうちのいずれかのアニー
ル処理であることを特徴とする半導体装置の製造方法。
【請求項３】請求項１または２において、前記熱処理
工程では、熱処理温度を４００℃以上かつ５００℃未満
に設定し、処理時間を３時間以上とすることを特徴とす
る半導体装置の製造方法。
【請求項４】請求項１または２において、前記熱処理
工程では、熱処理温度を５００℃以上かつ６００℃未満
に設定し、処理時間を１時間以上かつ３時間未満とする
ことを特徴とする半導体装置の製造方法。
【請求項５】請求項１または２において、前記熱処理
工程では、熱処理温度を６００℃以上に設定し、処理時
間を１時間未満とすることを特徴とする半導体装置の製
造方法。
【請求項６】請求項３ないし５のいずれかにおいて、
前記熱処理工程を行った前記半導体膜を用いて同一基板
上にＮ型の薄膜トランジスタおよびＰ型の薄膜トランジ
スタを形成することを特徴とする半導体装置の製造方
法。
【請求項７】請求項１ないし６のいずれかにおいて、
前記熱処理工程を非酸化性ガス雰囲気中で行うことを特
徴とする半導体装置の製造方法。
【請求項８】請求項７において、前記熱処理工程を窒
素ガス、アルゴンガス、ヘリウムガス、水素ガス、ある
いはこれらのガスの混合ガスの雰囲気中で行うことを特
徴とする半導体装置の製造方法。