KR100856840B1 - 반도체장치 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체막에 레이저광을 조사하면, 기판과 반도체막 사이에 가파른 온도 구배가 발생한다. 이 때문에, 반도체막이 수축하여, 막의 휨이 발생한다. 따라서, 얻어지는 결정성 반도체막의 품질이 저하되는 경우가 있다. 본 발명은, 반도체막에 대하여 레이저광에 의한 결정화를 행한 후에, 가열처리를 행하여 막의 휨을 감소시키는 것을 특징으로 한다. 가열처리에 의해 기판이 수축하므로, 반도체막의 휨이 완화되어, 반도체막의 물성이 향상될 수 있다.
반도체장치, 액정 표시장치, 액티브 매트릭스형, 에칭 공정

Description

반도체장치 제작방법{Method of manufacturing a semiconductor device}
도 1(A)∼도 1(D)는 실시예 1의 개념을 나타내는 단면도,
도 2(A)∼도 2(D)는 실시예 2의 개념을 나타내는 단면도,
도 3(A)∼도 3(D)는 실시예 3의 개념을 나타내는 단면도,
도 4(A)∼도 4(D)는 실시예 7의 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도,
도 5(A)∼도 5(C)는 실시예 7의 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도,
도 6(A)∼도 6(C)는 실시예 7의 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도,
도 7(A)∼도 7(C)는 실시예 7의 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도,
도 8은 실시예 7의 화소부의 화소를 나타내는 상면도,
도 9는 실시예 8의 액티브 매트릭스형 액정 표시장치의 제작공정을 나타내는 단면도,
도 10은 실시예 9의 액티브 매트릭스형 액정 표시장치의 제작공정을 나타내는 단면도,
도 11은 실시예 10의 화소 TFT 및 구동회로 TFT의 제작공정을 나타내는 단면도,
도 12는 실시예 10의 발광장치의 구동회로 및 화소부의 구조를 나타내는 단면도,
도 13(A) 및 도 13(B)는 실시예 10의 발광장치의 상면도 및 발광장치의 구동회로 및 화소부의 구조를 나타내는 단면도,
도 14는 실시예 11의 발광장치의 화소부의 구조를 나타내는 단면도,
도 15(A) 및 도 15(B)는 실시예 12의 액티브 매트릭스 기판의 제작공정을 나타내는 단면도 및 액티브 매트릭스형 액정 표시장치의 제작공정을 나타내는 단면도,
도 16은 실시예 13의 발광장치의 화소부의 구조를 나타내는 단면도,
도 17(A)∼도 17(F)는 실시예 14의 전자장치의 예를 나타내는 도면,
도 18(A)∼도 18(D)는 실시예 14의 전자장치의 예를 나타내는 도면,
도 19(A)∼도 19(C)는 실시예 14의 전자장치의 예를 나타내는 도면,
도 20(A)∼도 20(E)는 실시예 4의 개념을 나타내는 단면도,
도 21(A)∼도 21(D)는 실시예 5의 개념을 나타내는 단면도,
도 22(A)∼도 22(E)는 실시예 6의 개념을 나타내는 단면도,
*도면의 주요부분에 대한 부호의 설명
610: 기판 611a, 611b: 하지막
612a∼612f: 게이트 절연막 628∼633: 게이트 전극
628a∼633a: 제1 도전층 628b∼633b: 제2 도전층
634a, 634b, 637a, 637b, 656, 657: LDD 영역
635: 제1 층간절연막 636: 제2 층간절연막
639, 642, 655: 소스 또는 드레인 영역 671, 672, 674: 채널 형성 영역
701∼707: 배선 601, 602: n채널형 TFT
603: 스위칭용 TFT 604: 전류 제어용 TFT
605: 구동회로 606: 화소부
본 발명은 레이저광을 사용하여 반도체막을 어닐하는 공정(이하, 레이저 어닐이라 칭함)을 포함하는 반도체장치 제작방법에 관한 것이다. 여기서 말하는 반도체장치에는, 액정 표시장치 및 발광장치와 같은 전기광학 장치 및 그 전기광학 장치를 부품으로서 포함하는 전자장치도 포함하는 것으로 한다.
최근, 유리 등으로 된 절연 기판 상에 형성된 반도체막에 대하여 막을 가열처리 및/또는 레이저 어닐을 행하여 결정화하고 막의 결정성을 향상시키는 기술이 광범위하게 연구되고 있다. 반도체막에는, 통상 규소가 사용된다. 본 명세서에서, 레이저 결정화란, 결정성 반도체막을 얻기 위해 레이저 빔을 사용하여 반도체막을 결정화하는 방법을 말한다. 본 명세서에서, 결정성 반도체막이란, 결정화된 영역이 존재하는 반도체막을 말한다.
상기한 결정화 방법에 의해 형성된 결정성 반도체막은 높은 이동도를 가지기 때문에, 이 결정성 반도체막을 사용하여 박막트랜지스터(TFT)를 형성하고, 화소 구동용 TFT 및 구동회로용 TFT를 단일의 유리 기판 상에 형성하는 모놀리식형 액정 전기광학 장치와 같은 각종 장치에 사용되는 일이 증가하고 있다.
상기한 바와 같이, 결정성 반도체막은 비정질 반도체막보다 특성이 매우 좋다. 이 때문에, 상기한 연구가 행해져 왔다. 예를 들어, 비정질 반도체막을 가열에 의해 결정화하기 위해서는, 600℃ 이상의 가열 온도와 10시간 이상, 바람직하게는 20시간 이상의 가열 시간이 필요하다. 이 결정화 조건에 견딜 수 있는 기판에는, 예를 들어, 석영 기판이 있다. 그러나, 석영 기판은 매우 비싸고, 석영 기판을 특히 대면적 기판으로 가공하는 것이 매우 어려웠다. 생산 효율을 증가시키기 위해서는 기판의 대면적화가 특히 필수적이다. 최근, 생산 효율의 향상을 위해 기판을 대면적화하는 움직임이 현저하고, 새로이 건설되는 생산 라인에서는, 600×720 ㎜의 기판 사이즈가 표준이 되고 있다.
유리 기판 중, 비교적 융점이 높은 것은 1737 유리 기판이다. 1737 유리 기판의 변형점은 667℃이고, 1737 유리 기판의 명확한 형상 변화가 일어날 수 있는 온도(냉각점)는 721℃이고, 1737 유리 기판의 융점은 975℃이다. 유리 기판 상에 비정질 반도체막을 형성한 다음, 600℃의 분위기에서 20시간 두면, 기판의 수축이 인식될 수 있으나, 반도체장치 제작공정에 영향을 미칠 정도의 기판 변형은 보이지 않는다. 그러나, 20시간의 가열 시간은 대량 생산을 고려하면 너무 길다.
상기와 바와 같은 문제를 해결하기 위해, 새로운 결정화 방법이 고안되었다. 이 방법의 상세한 것은 일본 공개특허공고 평7-183540호 공보에 기재되어 있다. 이하, 이 방법을 간단히 설명한다. 먼저, 비정질 반도체막에 미량의 니켈, 팔라듐, 또는 납 등을 첨가한다. 첨가 방법으로는, 플라즈마 CVD법, 증착법, 이온 주입법, 스퍼터링법, 용액 도포법 등을 사용한다. 이 첨가 공정 후에, 비정질 반도체막을, 예를 들어, 550℃의 질소 분위기에 4시간 두면, 만족스러운 특성을 가지는 결정성 반도체막이 얻어질 수 있다. 이때, 결정화에 가장 적합한 가열 온도 및 시간은 상기 원소의 첨가량 및 비정질 반도체막의 상태에 의존한다.
상기한 것은 가열에 의해 비정질 반도체막을 결정화하는 방법에 관한 설명이었다. 대조적으로, 레이저 어닐에 의한 결정화는 기판의 온도를 과도하게 증가시키지 않고 비정질 반도체막에만 높은 에너지를 부여할 수 있으므로, 변형점이 낮은 유리 기판 뿐만 아니라 플라스틱 기판 등에도 사용할 수 있다.
레이저 어닐에는 엑시머 레이저 빔과 같은 고출력 펄스 레이저 빔이 사용된다. 이 레이저 빔은 조사면에서 수 평방 센티미터의 사각형(직사각형) 또는 10 ㎝ 이상의 선(선형)의 빔 형상이 되도록 광학계에 의해 가공된다. 그 다음, 레이저 빔으로 주사하거나, 또는 레이저 빔 조사의 위치를 조사면에 대해 상대적으로 이동시킨다. 이 방법은 생산성이 높아 공업적으로 우수하기 때문에, 이 방법을 사용하는 것이 바람직하다.
특히, 선형 레이저 빔을 사용하면, 선형 레이저 빔의 길이방향에 수직인 방향으로 주사하는 것만으로 전체 조사면에 대한 레이저 빔 조사를 행할 수 있다. 대조적으로, 조사면 상에 스폿 형상을 형성하는 레이저 빔을 사용하는 경우에는, 전후 좌우의 주사가 필요하다. 이 때문에, 선형 레이저 빔은 보다 높은 생산성을 제공한다. 레이저 빔의 길이방향에 수직인 방향이 가장 효율적인 주사 방향이므로, 주사에 이 방향을 사용한다. 높은 생산성으로 인해, 레이저 어닐법에서 펄스 발진형 엑시머 레이저를 적절한 광학계에 의해 가공하여 얻어진 선형 빔을 사용하는 것은 TFT를 사용하는 액정 표시장치의 제조 기술에서 주류가 되고 있다.
또한, 결정성 반도체막을 형성하기 위한 방법으로는, 비정질 반도체막을 가열처리에 의해 결정화한 다음, 얻어진 막을 레이저 어닐에 의해 추가로 결정화하는 방법이 있다. 이 방법에서는, 가열처리와 레이저 어닐 중 어느 하나에 의해 결정화를 행하는 경우보다 더욱 반도체막의 특성을 향상시킬 수 있다. 이 방법에서, 높은 특성을 얻기 위해서는, 가열 조건과 레이저 어닐 조건 모두를 최적화할 필요가 있다. 상기한 방법으로 얻어진 결정성 반도체막을 사용하여 박막트랜지스터(TFT)를 제조하면, TFT의 전기적 특성이 크게 향상된다.
그러나, 레이저 빔 조사에 의한 결정화 방법은 기판의 온도를 과도하게 상승시키지 않고 반도체막에만 높은 에너지를 제공할 수 있기 때문에, 기판과 반도체막 사이에 가파른 온도 구배가 발생하게 된다. 결과적으로, 반도체막이 인장 응력 하에 수축하여 휘게 된다.
또한, 반도체막이 결정화에 의해 보다 치밀하게 된다. 이 현상은 막 두께의 감소로부터 확인될 수 있다. 상기한 바와 같이, 반도체막은 결정화에 의해 수축하고, 이것에 의해, 막의 휨(warp)을 초래하는 인자가 된다.
이들 휨은 라만 산란 분광법을 실시하여, 레이저 빔 조사 후의 라만 스펙트럼 피크의 이동(시프트)을 검출하는 것으로도 확인될 수 있다.
막의 수축은 기판을 운반하는 공정에서는 중요하지 않으나, 절연 게이트형 반도체장치의 특성에는 악영향을 미친다. 예를 들어, 반도체막의 휨에 기인하는 포텐셜 장벽 또는 트랩 준위가 유발되어, 활성층과 게이트 절연막 사이에 보다 높은 계면 준위를 야기한다. 또한, 반도체막이 휘게 되면, 전계를 균일하게 인가할 수 없어 반도체장치의 동작 불량을 야기한다. 또한, 반도체막 표면의 휨은 스퍼터링법 또는 CVD법에 의해 성막되는 게이트 절연막의 평탄성을 손상시키고, 절연 불량 등을 야기하여, 신뢰성을 저하시킨다. 또한, TFT의 전계효과 이동도를 결정하는 인자들 중의 하나로서 표면 산란 효과가 지적된다. TFT의 활성층과 게이트 절연막 사이의 계면의 평탄성은 전계효과 이동도에 크게 영향을 미친다. 계면이 평탄할수록, TFT가 산란에 의해 영향을 덜 받게 되어, 높은 전계효과 이동도가 얻어질 수 있다. 이와 같이, 반도체막의 휨은 TFT의 모든 특성에 영향을 미쳐, 생산 수율에도 변화를 일으킨다.
본 발명은 상기한 문제들을 해결하기 위한 것이다. 따라서, 본 발명은 휨이 거의 없는 반도체막을 형성한 다음, 그 반도체막을 사용하여 반도체장치를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체장치 제작방법에 따르면, 레이저 빔에 의해 반도체막을 결정화한 후, 가열처리를 행하여, 레이저 빔 조사에 의해 형성된 휨을 완화시킨다. 상기한 바와 같이, 레이저 빔 조사는 반도체막에 휨을 발생시킨다(도 1(B)). 그 후, 가열처리를 행하면, 이미 고온으로 처리된 반도체막은 거의 변화하지 않으나, 지금까지의 공정에서 고온으로 처리되지 않은 기판은 수축한다(도 1(C)). 따라서, 레이저 빔 조사에 의해 생긴 반도체막의 휨이 완화될 수 있어, 반도체막의 물성이 향상될 수 있다.
본 발명에 따른 반도체장치 제작방법은, 비정질 반도체막에 레이저 빔을 조사하여 결정성 반도체막을 형성하는 공정과, 가열처리를 행하여 레이저 빔 조사에 의해 생긴 결정성 반도체막의 휨을 감소시키는 공정을 포함한다.
이 제작방법에서, 가열처리는 어닐 노를 사용한 열 어닐법 또는 RTA(급속 열어닐)법이다.
RTA법은 램프로 기판을 급속하게 가열하여 단시간에 가열처리를 행하는 방법이다. 본 명세서에서, 램프로부터 방출되는 광을 램프 광이라 부른한다. 램프 광은 기판의 상측 및/또는 하측으로부터 조사된다. 또한, 램프 광은 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프로부터 방출되는 광이다.
또한, 이 제작방법에서, 가열처리의 가열 온도는 500℃ 이상이다.
또한, 이 제작방법에서, 가열처리의 가열 시간은 1∼30분이다.
본 발명의 반도체장치의 다른 제작방법에 따르면, 제1 가열처리에 의해 부분적으로 결정화된 반도체막에 레이저 결정화를 행한 후, 제2 가열처리를 행하여, 레이저 빔 조사에 의해 형성된 휨을 완화시킨다. 상기한 바와 같이, 레이저 빔 조사는 반도체막에 휨을 발생시킨다(도 1(B)). 그 후, 가열처리를 행하면, 이미 고온으로 처리된 반도체막은 거의 변화하지 않으나, 기판은 지금까지 행해진 모든 공정에서 가장 높은 온도에 노출되므로 수축한다(도 1(C)). 따라서, 레이저 빔 조사에 의해 생긴 반도체막의 휨이 완화될 수 있어, 반도체막의 물성이 향상될 수 있다.
본 발명에 따른 반도체장치 제작방법은, 비정질 반도체막에 금속 원소를 도입하여 제1 가열처리를 행하는 공정, 비정질 반도체막에 레이저 빔을 조사하여 결정성 반도체막을 형성하는 공정, 및 제2 가열처리를 행하여, 레이저 빔 조사에 의해 생긴 결정성 반도체막의 휨을 감소시키는 공정을 포함한다.
이 제작방법에서, 제1 및 제2 가열처리는 어닐 노를 사용한 열 어닐법 또는 RTA법이다.
RTA법은 램프로 기판을 급속하게 가열하여 단시간에 가열처리를 행하는 방법이다. 본 명세서에서, 램프로부터 방출되는 광을 램프 광이라 부른한다. 램프 광은 기판의 상측 및/또는 하측으로부터 조사된다. 또한, 램프 광은 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프로부터 방출되는 광이다.
또한, 이 제작방법에서, 제2 가열처리의 가열 온도는 제1 가열처리의 가열 온도보다 높다. 이렇게 하여, 기판은 지금까지 행해진 모든 공정에서 가장 높은 온도에 노출되므로 수축한다. 이 때문에, 레이저 빔 조사에 의해 형성된 휨이 완화될 수 있다.
또한, 이 제작방법에서, 제2 가열처리의 가열 시간은 1∼30분이다.
또한, 이 제작방법에서, 금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag, Au, Sn 및 Sb로 이루어진 군에서 선택된 1종 또는 다수 종류의 원소이다.
[실시형태 1]
본 실시형태를 도 1(A)∼도 1(D)를 참조하여 설명한다.
먼저, 기판(10) 상에 하지 절연막(도시되지 않음)을 형성한다. 기판(10)으로서는, 투광성을 가지는 유리 기판 또는 석영 기판을 사용한다. 하지 절연막으로서는, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막을 형성한다. 하지 절연막의 구조는 단층에 한정되지 않고 상기 절연막을 2층 이상을 적층한 구조를 사용할 수도 있다. 또한, 하지 절연막을 형성하지 않을 수도 있다.
그 다음, 하지 절연막 상에 반도체막(11)을 형성한다(도 1(A)). 이 반도체막(11)은 스퍼터링법, LPCVD법 또는 플라즈마 CVD법과 같은 공지의 방법을 사용하여 비정질 반도체막을 퇴적하여 형성된다. 반도체막은 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성된다. 반도체막에는 어떠한 재료라도 사용될 수 있지만, 규소 또는 규소와 게르마늄의 합금(SiGe)을 사용하는 것이 바람직하다.
그 다음, 레이저 결정화법에 의해 결정성 반도체막을 형성한다(도 1(B)). 레이저 빔 조사에 의해 인장 응력(12) 하에 수축한 결정성 반도체막(13)이 형성된다. 이때, 레이저 빔을 조사하기 전에, 반도체막에 함유된 수소를 방출시키는 것이 바람직하다. 400∼500℃에서 약 1시간 가열처리를 행하여, 수소 함량을 반도체막에 함유된 총 원자수의 5% 이하로 줄인 다음, 결정화를 행하면, 막 표면이 거칠어지는 것을 방지할 수 있다. 일반적으로, 스퍼터링법이나 LPCVD법에 의해 비정질 반도체막을 형성하면, 플라즈마 CVD법에 의해 형성된 비정질 반도체막보다 함유 수소 농도가 낮다. 그러나, 플라즈마 CVD법에 의해 형성된 비정질 반도체막이라도 400℃ 이상에서 형성되면 수소 농도가 낮다.
레이저 결정화법에서는, 펄스 발진형 또는 연속 발광형의 엑시머 레이저, YAG 레이저, YVO4 레이저, YAlO3 레이저 또는 YLF 레이저를 사용할 수 있다. 이들 레이저를 사용하는 경우, 레이저 발진기로부터 방출되는 레이저 빔을 광학계에 의해 선형으로 집광하여 반도체막에 조사하는 것이 효과적이다. 결정화 조건은 필요에 따라 실시자에 의해 적절히 선택되지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 300 ㎐로 하고, 레이저 에너지 밀도를 100∼800 mJ/㎠, 대표적으로는, 200∼700 mJ/㎠로 한다. YAG 레이저를 사용하는 경우에는, YAG 레이저로부터 방출되는 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼300 ㎐로 하고, 레이저 에너지 밀도를 300∼1000 mJ/㎠, 대표적으로는 350∼800 mJ/㎠로 한다. 그 다음, 100∼1000 ㎛, 예를 들어, 400 ㎛의 폭을 가지는 선형으로 집광된 레이저 빔을 기판의 전면에 걸쳐 조사한다. 이 경우, 선형으로 집광된 빔의 중첩비율을 50∼98%로 하여 레이저 빔 조사를 행할 수도 있다.
레이저 결정화법은 대기 중에서 또는 질소와 같은 불활성 가스의 분위기에서 또는 감압 분위기에서 행할 수도 있다.
그 다음, 어닐 노를 사용한 열 어닐법 또는 RTA법에 의한 가열처리를 행한다(도 1(C)). 어닐 노를 사용한 열 어닐법은 500℃ 이상, 바람직하게는 550∼575℃의 온도에서 1∼30분간 행해진다. 부호 14는 RTA 장치를 나타낸다. RTA법을 사용하는 경우에도, 500℃ 이상의 온도에서 1∼30분간 가열처리를 행한다. RTA법을 사용하는 경우, 예를 들어, 기판 아래에 제공된 11개의 적외선 할로겐 램프(15)와 기판 위에 제공된 10개의 적외선 할로겐 램프(15)를 점등하고 질소 분위기에서 가열처리를 행한다. RTA법에서는, 순간적인 온도 상승이 달성될 수 있으나, 가열처리 중에 30∼300℃/분의 승온 속도 또는 강온 속도로 온도 조정을 행할 수도 있다. 할로겐 램프로부터 공급된 열은 규소 웨이퍼에 매립된 열전쌍에 의해 측정한 때 700∼1300℃의 온도 범위에 있다. 그러나, 최적의 가열처리 조건은 기판 및 반도체막의 상태에 따라 다르다. 따라서, 실시자가 필요에 따라 최적의 가열처리 조건을 결정하면 좋다.
본 실시형태에서는, 가열처리를 질소 분위기에서 행하였지만, 헬륨(He), 네온(Ne) 또는 아르곤(Ar)과 같은 불활성 가스를 사용할 수도 있다. 여기서는 광원으로서 할로겐 램프를 사용하였지만, 크세논 램프와 같은 자외선 램프를 광원으로 사용하는 것도 바람직하다.
이 가열처리에 의해, 부호 16으로 나타낸 방향으로 기판이 수축한다. 그리하여, 레이저 빔 조사에 의해 생긴 반도체막(13)의 수축이 완화되어, 반도체막(17)이 얻어진다.
그 다음, 패터닝을 행하여 소망의 형상의 반도체막(18)을 형성한다. 그 후, 이렇게 하여 얻어진 반도체막을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
[실시형태 2]
본 실시형태를 도 20(A)∼도 20(E)를 참조하여 설명한다.
먼저, 기판(30) 상에 하지 절연막(도시되지 않음)을 형성한다. 기판(30)으로서는, 투광성을 가지는 유리 기판 또는 석영 기판을 사용한다. 하지 절연막으로서는, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막을 형성한다. 하지 절연막의 구조는 단층에 한정되지 않고, 상기 절연막을 2층 이상 적층한 구조를 사용할 수도 있다. 또한, 하지 절연막을 형성하지 않을 수도 있다.
그 다음, 하지 절연막 상에 반도체막(31)을 형성한다(도 20(A)). 반도체막(301)은 스퍼터링법, LPCVD법 또는 플라즈마 CVD법과 같은 공지의 방법을 사용하여 비정질 반도체막을 퇴적하여 형성된다. 반도체막은 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성된다. 반도체막에는 어떠한 재료라도 사용할 수 있으나, 규소 또는 규소와 게르마늄의 합금(SiGe)을 사용하는 것이 바람직하다.
그 다음, 스퍼터링법 또는 용액 도포법과 같은 공지의 방법을 사용하여 반도체막(31)에 결정화를 촉진하는 금속 원소를 첨가하여 금속 함유층(32)을 형성한다. 금속 원소로서는, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag, Au, Sn 및 Sb로 이루어진 군에서 선택된 하나 또는 다수의 금속 원소가 사용된다.
그 다음, 제1 가열처리를 행하여 반도체막을 부분적으로 결정화시켜 제1 결정성 반도체막(33)을 형성한다(도 20(B)). 가열처리로서는, 어닐 노를 사용한 열 어닐법이나 RTA법이 사용될 수 있다.
그 다음, 레이저 결정화법에 의해 제2 결정성 반도체막을 형성한다(도 20(C)). 레이저 빔 조사에 의해 인장 응력(34)하에 결정성 반도체막(35)이 수축한다. 이때, 레이저 결정화 전에, 반도체막에 함유된 수소를 방출시키는 것이 바람직하다. 400∼500℃에서 약 1시간 가열처리를 행하여, 수소 함량을 반도체막에 함유된 총 원자수의 5% 이하로 줄인 다음, 결정화를 행하면, 막 표면이 거칠어지는 것을 방지할 수 있다. 일반적으로, 스퍼터링법이나 LPCVD법에 의해 비정질 반도체막을 형성하면, 플라즈마 CVD법에 의해 형성된 비정질 반도체막보다 함유 수소 농도가 낮다. 그러나, 플라즈마 CVD법에 의해 형성된 비정질 반도체막이라도 400℃ 이상에서 형성하면, 수소 농도가 낮다.
레이저 결정화법에서는, 펄스 발진형 또는 연속 발광형의 엑시머 레이저, YAG 레이저 또는 YVO4 레이저를 사용할 수 있다. 이들 레이저를 사용하는 경우, 레이저 발진기로부터 방출되는 레이저 빔을 광학계에 의해 선형으로 집광하여 반도체막에 조사하는 것이 효과적이다. 결정화 조건은 필요에 따라 실시자에 의해 적절히 선택되지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 300 ㎐로 하고, 레이저 에너지 밀도를 100∼800 mJ/㎠, 대표적으로는 200∼700 mJ/㎠로 한다. YAG 레이저를 사용하는 경우에는, YAG 레이저로부터 방출되는 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼300 ㎐로 하고, 레이저 에너지 밀도를 300∼1000 mJ/㎠, 대표적으로는 350∼800 mJ/㎠로 한다. 그 다음, 100∼1000 ㎛, 예들 들어, 400 ㎛의 폭을 가지는 선형으로 집광된 레이저 빔을 기판의 전면에 걸쳐 조사한다. 선형으로 집광된 빔의 중첩비율을 50∼98%로 하여 레이저 빔 조사를 행할 수도 있다.
레이저 결정화법은 대기 중에서 또는 질소와 같은 불활성 가스의 분위기에서 또는 감압 분위기에서 행할 수 있다.
그 다음, 어닐 노를 사용한 열 어닐법 또는 RTA법에 의해 제2 가열처리를 행한다(도 20(D)). 어닐 노를 사용한 열 어닐법은 제1 가열처리에서의 온도보다 높은 온도로 1∼30분간 행해진다. RTA법을 사용하는 경우에는, 예를 들어, 기판 아래에 제공된 11개의 적외선 할로겐 램프(15)와 기판 위에 제공된 10개의 적외선 할로겐 램프(15)를 점등하고 질소 분위기에서 제2 가열처리를 행한다. RTA법에서는, 순간적 온도 상승이 달성될 수 있지만, 가열처리 중에 30∼300℃/분의 승온 속도 또는 강온 속도로 온도 조정을 행할 수도 있다. 할로겐 램프로부터 공급된 열은 규소 웨이퍼에 매립된 열전쌍에 의해 측정하여 700∼1300℃의 온도 범위에 있다. 그러나, 최적의 가열처리 조건은 기판 및 반도체막의 상태에 따라 다르다. 따라서, 실시자가 필요에 따라 최적의 가열처리 조건을 결정하면 좋다.
본 실시형태에서는, 가열처리를 질소 분위기에서 행하였지만, 헬륨(He), 네온(Ne) 또는 아르곤(Ar)과 같은 불활성 가스를 사용할 수도 있다. 여기서는 광원으로서 할로겐 램프를 사용하였지만, 크세논 램프와 같은 자외선 램프를 광원으로 사용하는 것도 바람직하다.
이 가열처리에 의해, 부호 38로 나타낸 방향으로 기판이 수축한다. 그리하여, 레이저 빔 조사에 의해 생긴 반도체막(35)의 수축이 완화되어, 반도체막(39)이 얻어진다.
그 다음, 패터닝을 행하여 소망의 형상의 반도체막(40)을 형성한다. 그 후, 이렇게 하여 얻어진 반도체막을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
상기와 같이 구성되는 본 발명을 이하의 실시예에 의하여 더 상세히 설명한다.
[실시예 1]
본 실시예를 도 1(A)∼도 1(D)를 참조하여 설명한다.
먼저, 기판(10) 상에 하지 절연막(도시되지 않음)을 형성한다. 기판(10)으로서는, 투광성을 가지는 유리 기판 또는 석영 기판을 사용한다. 하지 절연막으로서는, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막을 형성한다. 하지 절연막의 구조는 단층에 한정되지 않고, 상기 절연막을 2층 이상 적층한 구조를 사용할 수도 있다. 또한, 하지 절연막을 형성하지 않을 수도 있다. 본 실시예에서는, 유리 기판을 사용하고, 유리 기판 상에 플라즈마 CVD법에 의해 막 두께 150 ㎚의 산화질화규소막(도시되지 않음)을 형성한다.
그 다음, 하지 절연막 상에 반도체막(11)을 형성한다(도 1(A)). 반도체막(11)은 스퍼터링법, LPCVD법 또는 플라즈마 CVD법과 같은 공지의 방법을 사용하여 비정질 반도체막을 퇴적하여 형성된다. 반도체막(11)은 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성된다. 반도체막에는 어떠한 재료라도 사용할 수 있지만, 규소 또는 규소와 게르마늄의 합금(SiGe)을 사용하는 것이 바람직하다. 본 실시예에서는, 플라즈마 CVD법에 의해 400℃의 온도로 막 두께 55 ㎚의 비정질 규소막을 형성한다.
그 다음, 레이저 결정화법에 의해 결정성 반도체막을 형성한다(도 1(B)). 레이저 빔 조사에 의해 인장 응력(12)하에 수축한 결정성 반도체막(13)이 형성된다. 본 실시예에서는, 조사면에서의 형상이 선형으로 되도록 광학계에 의해 엑시머 레이저 빔을 성형하고, 대기 중에서 레이저 빔 조사를 행한다. 이것에 의해, 반도체막의 결정성이 향상된다. 그러나, 레이저 빔 조사에 의해 수축된 결정성 반도체막(13)이 형성된다.
그 다음, 어닐 노를 사용한 열 어닐법 또는 RTA법에 의한 가열처리를 행한다(도 1(C)). 본 실시예에서는, RTA법을 사용한다. 할로겐 램프를 사용하여 질소 분위기에서 700℃의 온도로 4분간 가열처리를 행한다.
이 가열처리에 의해, 부호 16으로 나타낸 방향으로 기판이 수축한다. 이 때문에, 레이저 빔 조사에 의해 생긴 반도체막(13)의 수축이 완화되어, 반도체막(17)이 얻어진다.
그 다음, 패터닝을 행하여 소망의 형상의 반도체막(18)을 형성한다. 그 다음, 이렇게 하여 얻어진 반도체막을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
[실시예 2]
본 실시예에서는, 실시예 1의 공정과는 다른 제작공정을 통해 반도체막의 휨을 감소시키는 방법에 대하여 도 2(A)∼도 2(D)를 참조하여 설명한다.
먼저, 실시예 1에 따라 도 1(A)에 도시된 상태를 얻는다. 도 1(A)와 도 2(A)는 동일하므로, 양 도면에서 동일한 부분을 동일한 부호로 나타낸다.
그 다음, 레이저 결정화법에 의해 결정성 반도체막을 형성한다(도 2(B)). 레이저 빔 조사에 의해 인장 응력(12)하에 수축한 결정성 반도체막(13)이 형성된다. 본 실시예에서는, YAG 레이저로부터 방출된 제2 고조파를 조사면에서의 형상이 선형으로 되도록 광학계에 의해 성형하고, 질소 분위기에서 레이저 빔 조사를 행한다. 이것에 의해, 반도체막의 결정성이 향상된다. 그러나, 레이저 빔 조사에 의해 수축된 반도체막(13)이 형성된다.
그 다음, 패터닝을 행하여, 반도체층(19)을 형성한다(도 2(C)).
그 다음, 어닐 노를 사용한 열 어닐법 또는 RTA법에 의한 가열처리를 행한다(도 2(D)). 어닐 노를 사용한 열 어닐법은 500℃ 이상, 바람직하게는 550∼575℃의 온도에서 1∼30분간 행해진다. RTA법을 사용하는 경우에도, 500℃ 이상의 온도에서 1∼30분간 가열처리를 행한다. 본 실시예에서는, 어닐 노를 사용한 열 어닐법을 사용하고, 질소분위기에서 550℃의 온도로 30분간 가열처리를 행한다.
이 가열처리에 의해, 부호 16으로 나타낸 방향으로 기판이 수축되므로, 레이저 빔 조사에 의해 생긴 반도체막의 수축이 완화된다. 그 다음, 상기한 가열처리의 결과로 얻어진 반도체층(20)을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
[실시예 3]
본 실시예에서는, 실시예 1 및 2의 공정과는 다른 제작공정을 통해 가열처리를 사용하여 반도체막의 수축에 기인한 휨을 완화시키는 방법에 대하여 도 3(A)∼도 3(D)를 참조하여 설명한다.
먼저, 기판(10)으로서, 투광성을 가지는 유리 기판 또는 석영 기판을 사용한다. 본 실시예에서는, 기판(10)으로서 유리 기판을 사용한다.
그 다음, 기판(10) 위에 도전막을 형성한 후, 에칭을 행하여 소망의 형상의 도전막(21)을 형성한다. 도전막에는, 내열성을 가지는 어떠한 재료라도 사용할 수 있다. Ta, W, Ti, Mo, Cu, Cr 및 Nd로 이루어진 군에서 선택된 원소가 사용될 수 있다. 또는, 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료가 사용될 수도 있다. 또는, 인과 같은 불순물 원소가 첨가된 결정성 규소막으로 대표되는 반도체막이 사용될 수도 있다. 또는, Ag, Pd 및 Cu의 합금(AgPdCu 합금)도 사용될 수 있다. 도전막의 구조는 단층에 한정되지 않고, 적층으로 할 수도 있다. 본 실시예에서는, 400 ㎚의 두께를 가지는 W 막을 포함하는 도전막(21)을 형성한다.
그 다음, 도전막(21) 상에 형성되는 절연막(22)으로서, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 막 두께 150 ㎚의 산화규소막을 형성한다.
그리고, 절연막 상에 반도체막(23)을 형성한다. 이 반도체막(23)은 스퍼터링법, LPCVD법 또는 플라즈마 CVD법과 같은 공지의 방법을 사용하여 비정질 반도체막을 퇴적하여 형성된다. 반도체막(23)은 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성된다. 반도체막에는 어떠한 재료라도 사용할 수 있으나, 규소 또는 규소와 게르마늄의 합금(SiGe)을 사용하는 것이 바람직하다. 본 실시예에서는, LPCVD법에 의해 막 두께 55 ㎚의 비정질 규소막을 형성한다.(도 3(A))
그 다음, 레이저 결정화법에 의해 반도체막의 결정화를 행한다. 레이저 빔 조사에 의해 인장 응력(12)하에 수축된 결정성 반도체막(24)이 형성된다. 본 실시예에서는, YAG 레이저로부터 방출된 제2 고조파를 조사면에서의 형상이 선형으로 되도록 광학계에 의해 성형하고, 진공 중에서 레이저 빔을 조사한다. 이것에 의해, 반도체막의 결정성이 향상된다. 그러나, 레이저 빔 조사에 의해 수축된 반도체막(24)이 형성된다(도 3(B)).
그 다음, 가열처리를 행한다. 이 가열처리에는, 어닐 노를 사용한 열 어닐법 또는 RTA법을 적용할 수 있다. RTA법을 사용하는 경우, 예를 들어, 기판 아래에 제공된 11개의 적외선 할로겐 램프(15)와 기판 위에 제공된 10개의 적외선 할로겐 램프(15)를 점등하고 질소 분위기에서 가열처리를 행한다. 할로겐 램프로부터 공급된 열은 규소 웨이퍼에 매립된 열전쌍에 의해 측정하여 700∼1300℃이다. 그러나, 최적의 가열처리 조건은 기판 및 반도체막의 상태에 따라 다르다. 따라서, 실시자가 필요에 따라 최적의 가열처리 조건을 결정한다. 본 실시예에서는, RTA법을 적용하고 질소 분위기에서 725℃의 온도로 5분간 가열처리를 행한다(도 3(C)).
이 가열처리에 의해, 부호 16으로 나타낸 방향으로 기판이 수축한다. 이 때문에, 레이저 빔 조사에 의해 생긴 반도체막(24)의 수축이 완화되어, 반도체막(25)이 얻어진다.
그 다음, 패터닝을 행하여 소망의 형상의 반도체막(26)을 형성한다. 이렇게 하여 얻어진 반도체막을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
[실시예 4]
본 실시예를 도 20(A)∼도 20(E)를 참조하여 설명한다.
먼저, 기판(30) 상에 하지 절연막(도시되지 않음)을 형성한다. 기판(30)으로서는, 투광성을 가지는 유리 기판 또는 석영 기판을 사용한다. 하지 절연막으로서는, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막을 형성한다. 하지 절연막의 구조는 단층에 한정되지 않고, 상기 절연막을 2층 이상 적층한 구조를 사용할 수도 있다. 또한, 하지 절연막을 형성하지 않을 수도 있다. 본 실시예에서는, 유리 기판을 사용하고, 유리 기판 위에 플라즈마 CVD법에 의해 150 ㎚의 두께를 가지는 산화질화규소막(도시되지 않음)을 형성한다.
그 다음, 하지 절연막 상에 반도체막(31)을 형성한다(도 20(A)). 이 반도체막(31)은 스퍼터링법, LPCVD법 또는 플라즈마 CVD법과 같은 공지의 방법을 사용하여 비정질 반도체막을 퇴적하여 형성된다. 반도체막은 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성된다. 반도체막에는 어떠한 재료라도 사용할 수 있으나, 규소 또는 규소와 게르마늄의 합금(SiGe)을 사용하는 것이 바람직하다. 본 실시예에서는, 플라즈마 CVD법에 의해 400℃의 온도에서 55 ㎚의 두께를 가지는 비정질 규소막을 형성한다.
그 후, 스퍼터링법 또는 용액 도포법과 같은 공지의 방법을 사용하여 반도체막(31)에 결정화를 촉진하는 금속 원소를 첨가하여 금속 함유층(32)을 형성한다. 금속 원소로서는, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag, Au, Sn 및 Sb로 이루어진 군에서 선택된 하나 또는 다수의 금속 원소가 사용된다. 본 실시예에서는, 회전 코팅법에 의해 비정질 반도체막에 니켈을 함유하는 용액을 도포한다.
그 다음, 제1 가열처리를 행하여 반도체막을 부분적으로 결정화시켜 제1 결정성 반도체막(33)을 형성한다(도 20(B)). 제1 가열처리에는, 어닐 노를 사용한 열 어닐법이나 RTA법이 사용될 수 있다. 본 실시예에서는, 어닐 노를 사용하여 질소 분위기에서 550℃로 4시간 가열처리를 행한다.
그 다음, 레이저 결정화법에 의해 제2 결정성 반도체막(35)을 형성한다(도 20(C)). 레이저 빔 조사에 의해 인장 응력(34)하에 수축된 제2 결정성 반도체막(35)이 형성된다. 본 실시예에서는, 엑시머 레이저 빔을 조사면에서의 형상이 선형으로 되도록 광학계에 의해 성형하고, 대기 중에서 레이저 빔 조사를 행한다. 이것에 의해, 반도체막의 결정성이 향상된다. 그러나, 레이저 빔 조사에 의해 수축된 제2 결정성 반도체막(35)이 형성된다.
그 다음, 어닐 노를 사용한 열 어닐법 또는 RTA법에 의한 제2 가열처리를 행한다(도 20(D)). 본 실시예에서는, RTA법을 사용한다. 제2 가열처리는 할로겐 램프를 사용하여 질소분위기에서 750℃로 5분간 행해진다.
이 가열처리에 의해 기판이 부호 16으로 나타낸 방향으로 수축한다. 이 때문에, 레이저 빔 조사에 의해 생긴 반도체막(38)의 수축이 완화되어, 반도체막(39)이 얻어진다.
그 다음, 패터닝을 행하여 소망의 형상의 반도체막(40)을 형성한다. 이렇게 하여 얻어진 반도체막을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
[실시예 5]
본 실시예에서는, 실시예 4의 공정과 다른 공정을 통해 반도체막의 휨을 감소시키는 방법에 대하여 도 21(A)∼도 21(D)를 참조하여 설명한다.
먼저, 실시예 4에 따라 도 20(A)에 도시된 상태를 얻는다.
그 다음, 제1 가열처리를 행하여 반도체막을 부분적으로 결정화시켜 제1 결정성 반도체막(33)을 형성한다(도 20(B)). 제1 가열처리에는, 어닐 노를 사용한 열 어닐법이나 RTA법을 사용할 수 있다. 본 실시예에서는, RTA법을 사용하여 질소 분위기에서 700℃로 100초간 제1 가열처리를 행한다.
그 다음, 레이저 결정화법에 의해 결정성 반도체막(35)을 형성한다. 본 실시예에서는, YAG 레이저로부터 방출된 제2 고조파를 조사면에서의 형상이 선형으로 되도록 광학계에 의해 성형하고, 질소 분위기에서 레이저 빔 조사를 행한다. 이것에 의해, 반도체막의 결정성이 향상된다. 그러나, 레이저 빔 조사에 의해 수축된 반도체막(35)이 형성된다.
그 다음, 패터닝을 행하여 반도체층(41)을 형성한다.
그 후, 어닐 노를 사용한 열 어닐법 또는 RTA법에 의한 제2 가열처리를 행한다. 제2 가열처리는 제1 가열처리보다 높은 온도에서 행해진다. 본 실시예에서는, 어닐 노를 사용한 열 어닐법을 사용하고, 질소 분위기에서 600℃로 30분간 제2 가열처리를 행한다.
이 가열처리에 의해 기판이 부호 38로 나타낸 방향으로 수축한다. 이 때문에, 레이저 빔 조사에 의해 생긴 반도체막(39)의 수축이 완화되어, 반도체막(42)이 얻어진다. 이렇게 하여 얻어진 반도체막(42)을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
[실시예 6]
본 실시예에서는, 실시예 4 또는 5의 공정과 다른 공정을 통해 가열처리를 사용하여 반도체막의 휨을 감소시키는 방법에 대하여 도 22(A)∼도 22(E)를 참조하여 설명한다.
먼저, 기판(30)으로서, 투광성을 가지는 유리 기판 또는 석영 기판을 사용한다. 본 실시예에서는, 기판(30)으로서 유리 기판이 사용된다.
그 다음, 기판(30) 상에 도전막을 형성한 후, 에칭을 행하여 소망의 형상의 도전막(51)을 형성한다. 도전막에는 내열성을 가지는 어떠한 재료라도 사용할 수 있다. Ta, W, Ti, Mo, Cu, Cr 및 Nd로 이루어진 군에서 선택된 원소가 사용될 수 있다. 또는, 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료가 사용될 수도 있다. 또는, 인과 같은 불순물 원소가 첨가된 결정성 규소막으로 대표되는 반도체막이 사용될 수도 있다. 또는, Ag, Pd 및 Cu의 합금(AgPdCu 합금)이 또한 사용될 수 있다. 도전막의 구조는 단층에 한정되지 않고, 적층을 사용할 수도 있다. 본 실시예에서는, 400 ㎚의 두께를 가지는 W 막을 포함하는 도전막(51)이 형성된다.
그 다음, 도전막(51) 상에 형성되는 절연막(52)으로서, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 막 두께 150 ㎚의 산화규소막을 형성한다.
그리고, 절연막 상에 반도체막(53)을 형성한다. 이 반도체막(53)은 스퍼터링법, LPCVD법 또는 플라즈마 CVD법과 같은 공지의 방법을 사용하여 비정질 반도체막을 퇴적하여 형성된다. 반도체막(53)은 25∼80 ㎚(바람직하게는 30∼60 nm)의 두께로 형성된다. 반도체막(53)에는 어떠한 재료라도 사용할 수 있다. 그러나, 규소 또는 규소와 게르마늄의 합금(SiGe)을 사용하는 것이 바람직하다. 본 실시예에서는, 플라즈마 CVD법에 의해 막 두께 55 ㎚의 비정질 규소막을 형성한다.
그 후, 스퍼터링법 또는 용액 도포법과 같은 공지의 방법을 사용하여 반도체막(53)에 결정화를 촉진하는 금속 원소를 첨가하여 금속 함유층(54)을 형성한다(도 22(A)). 금속 원소로서는, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag, Au, Sn 및 Sb로 이루어진 군에서 선택된 하나 또는 다수의 금속 원소가 사용된다. 본 실시예에서는, 스퍼터링법에 의해 니켈함유층(54)을 형성한다.
그 다음, 제1 가열처리를 행하여 반도체막을 부분적으로 결정화시켜 제1 결정성 반도체막(55)을 형성한다(도 22(B)). 제1 가열처리에는, 어닐 노를 사용한 열 어닐법이나 RTA법을 사용할 수 있다. 본 실시예에서는, 어닐 노를 사용하여 질소 분위기에서 550℃로 4시간 제1 가열처리를 행한다.
그 다음, 레이저 결정화법에 의해 제2 결정성 반도체막(56)을 형성한다(도 22(C)). 레이저 빔 조사에 의해 인장 응력(34)하에 수축된 제2 결정성 반도체막(56)이 형성된다. 본 실시예에서는, 엑시머 레이저 빔을 조사면에서의 형상이 선형으로 되도록 광학계에 의해 성형하고, 대기 중에서 레이저 빔 조사를 행한다. 이것에 의해, 반도체막의 결정성이 향상된다. 그러나, 레이저 빔 조사에 의해 수축된 제2 결정성 반도체막(56)이 형성된다.
그 후, 어닐 노를 사용한 열 어닐법 또는 RTA법에 의한 제2 가열처리를 행한다(도 22(D)). 본 실시예에서는, RTA법을 사용하고, 할로겐 램프를 사용하여 질소 분위기에서 700℃로 4분간 제2 가열처리를 행한다. 이들 가열처리를 거친 반도체층(57)의 휨은 레이저 결정화를 행한 후에 비하여 감소된다.
그 다음, 패터닝을 행하여 소망의 형상의 반도체막(58)을 형성한다. 이렇게 하여 얻어진 반도체막을 사용하여 TFT를 제조하면, 그의 전기적 특성이 우수하게 된다.
[실시예 7]
본 실시예에서는, 액티브 매트릭스 기판의 제작방법에 대하여 도 4∼도 8을 참조하여 설명한다. 본 명세서에서는, 구동회로와 화소부 모두가 형성된 기판을 편의상 액티브 매트릭스 기판이라 부른다.
먼저, 본 실시예에서는, 코닝 #7059 유리 및 코닝 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미늄 붕규산 유리 등의 유리로 된 기판(320)을 사용한다. 기판(320)으로서, 석영 기판, 규소 기판, 또는 절연막이 형성된 금속 기판 또는 스테인리스 기판을 사용할 수도 있다. 본 실시예의 처리 온도에 견디는 내열성을 가지는 플라스틱 기판을 사용하는 것도 가능하다.
그 다음, 기판(320) 상에 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막으로 된 하지막(321)을 형성한다. 본 실시예에서는, 하지막(321)으로서 2층 구조를 사용하지만, 상기 절연막의 단층막 또는 상기 절연막을 2층 이상 적층시킨 구조를 사용할 수도 있다. 하지막(321)의 제1 층으로서는, 플라즈마 CVD법에 의해 반응 가스로서 SiH4, NH3 및 N2O를 사용하여 산화질화규소막(321a)을 10∼200 ㎚(바람직하게는 50∼100 ㎚)의 두께로 형성한다. 본 실시예에서는, 두께 50 ㎚의 산화질화규소막(321a)(조성비 Si=32%, O=27%, N=24% 및 H=17%)을 형성한다. 그 다음, 하지막(321)의 제2 층으로서는, 플라즈마 CVD법에 의해 반응 가스로서 SiH4, 및 N2O를 사용하여 산화질화규소막(321b)을 50∼200 ㎚(바람직하게는 100∼150 ㎚)의 두께로 형성한다. 본 실시예에서는, 두께 100 ㎚의 산화질화규소막(321b)(조성비 Si=32%, O=59%, N=7% 및 H=2%)을 형성한다.
이어서, 하지막 상에 반도체막(322)을 형성한다. 이 반도체막(322)은 공지의 방법(예를 들어, 스퍼터링법, LPCVD법 또는 플라즈마 CVD법)에 의해 형성된 비정질 구조를 가지는 반도체막으로부터 25∼80 ㎚(바람직하게는 30∼60 ㎚)의 두께로 형성된다. 반도체막의 재료는 특별한 한정되지 않고, 규소 또는 규소 게르마늄(SiGe) 합금 등으로 형성되는 것이 바람직하다. 그 다음, 반도체막(322)을 결정화한다. 반도체막의 결정화에는 레이저 결정화법을 적용한다. 또한, 레이저 결정화법 외에, 니켈과 같은 금속 원소를 촉매로 사용하는 공지의 열 결정화법도 반도체막의 결정화에 적용될 수 있다. 특히, n채널형 TFT의 전계효과 이동도가 500∼600 Vs/㎠로 크게 향상되므로, 니켈과 같은 금속 원소를 사용한 열 결정화법과 레이저 결정화법의 조합이 바람직하다. 레이저 결정화만이 사용되는 경우, 전계효과 이동도는 약 200 Vs/㎠이다.
레이저 결정화법에서는, 엑시머 레이저, YAG 레이저 및 YVO4 레이저와 같은 펄스 발진형 또는 연속 발광형 레이저가 사용될 수 있다. 레이저 발진기로부터 방사된 레이저 빔을 광학계에 의해 선형으로 집광시켜 반도체막에 조사하는 방법은 상기 레이저들을 사용하는 모든 경우에 사용될 수 있다. 결정화 조건은 실시자에 의해 적절히 선택될 수 있지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 300 ㎐로 하고, 레이저 에너지 밀도를 100∼800 mJ/㎠(대표적으로는 200∼700 mJ/㎠)로 한다. 또한, YAG 레이저를 사용하는 경우에는, 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼300 ㎐로 하고, 레이저 에너지 밀도를 300∼1000 mJ/㎠(대표적으로는 350∼800 mJ/㎠)로 한다. 폭 100∼1000 ㎛, 예를 들어, 400 ㎛의 선형으로 집광된 레이저 빔을 기판 전면에 걸쳐 조사한다. 이때, 선형 빔의 중첩비율을 50∼98%로 하여 조사를 행할 수도 있다.
본 실시예에서는, 용액 도포법을 사용하여 니켈을 도포함으로써 금속 함유층(323)을 형성한다(도 4(A)). 제1 가열처리로서, 금속 함유층(323)을 질소 분위기에 575℃로 4시간 노출시켜, 반도체막(324)을 얻는다(도 4(B)). YAG 레이저의 제2 고조파를 광학계에 의해 조사면에서의 형상이 선형이 되도록 하고 질소 분위기에서 조사하여 반도체막(325)을 얻는다(도 4(C)). 따라서, 반도체막의 결정화가 향상되지만, 레이저광 조사에 의해 수축된 반도체막(325)이 형성된다.
레이저광 조사에 의해 형성된 왜곡(distortion)을 감소시키기 위해, 제2 가열처리를 행한다(도 4(D)). 본 실시예에서는, 반도체막(325)을 할로겐 램프를 사용하여 700℃의 질소 분위기에 5분간 노출시킨다. 이러한 가열처리에 의해 반도체막(326)의 왜곡이 레이저 결정화 후에 비하여 감소된다.
이렇게 하여 얻어진 결정성 반도체막을 소망의 형상으로 패터닝하여 반도체층(402∼406)을 형성한다.
반도체층(402∼406)을 형성한 후, TFT의 스레시홀드값을 제어하기 위해 미량의 불순물 원소(붕소 또는 인)를 도핑할 수도 있다.
그 다음, 반도체층(402∼406)을 덮도록 게이트 절연막(407)을 형성한다. 이 게이트 절연막(407)은 플라즈마 CVD법 또는 스퍼터링법에 의해 규소를 함유하는 절연막으로 40∼150 ㎚의 두께로 형성된다. 본 실시예에서는, 게이트 절연막(407)을 플라즈마 CVD법에 의해 산화질화규소막(조성비 Si=32%, O=59%, N=7%, H=2%)으로 110 ㎚의 두께로 형성한다. 물론, 게이트 절연막은 산화질화규소막에 한정되지 않고, 규소를 함유하는 다른 절연막을 단층 또는 적층 구조로 하여 사용할 수도 있다.
또한, 산화규소막을 사용하는 경우에는, 플라즈마 CVD법에 의해 TEOS(테트라에틸 오르소실리케이트) 및 O2를 혼합하고, 반응 압력을 40 Pa로 하고 기판 온도를 300∼400℃로 하여 0.5∼0.8 W/㎠의 고주파(13.56 ㎒) 전력 밀도에서 방전시켜 형성할 수도 있다. 그렇게 하여 제조된 산화규소막은 그후의 400∼500℃의 열 어닐에 의해 게이트 절연막으로서 양호한 특성을 얻을 수 있다.
그 다음, 도 5(A)에 도시된 바와 같이, 게이트 절연막(407) 상에, 두께 20∼100 ㎚의 제1 도전막(408)과 두께 100∼400 ㎚의 제2 도전막(409)을 적층 형성한다. 본 실시예에서는, 막 두께 30 ㎚의 TaN 막으로 된 제1 도전막(408)과 막 두께 370 ㎚의 W 막으로 된 제2 도전막(409)을 적층 형성한다. TaN 막은 질소 함유 분위기에서 Ta 타겟을 사용하여 스퍼터링법으로 형성된다. 또한, W 막은 W을 타겟으로 하는 스퍼터링법에 의해 형성된다. W 막은 6불화 텅스텐(WF6)을 사용한 열 CVD법에 의해 형성될 수도 있다. 어느 방법을 사용하든지, 게이트 전극으로서 사용하기 위해서는 저저항화를 도모하는 것이 필요하고, W 막의 저항률을 20 μΩ㎝ 이하로 하는 것이 바람직하다. 결정립을 크게 하여, W 막의 저항률을 낮추는 것이 가능하지만, W 막 내에 산소와 같은 불순물 원소가 많이 함유된 경우에는, 결정화가 저해되고, 고저항화한다. 따라서, 본 실시예에서는, 순도 99.9999%의 W 타겟을 사용하여 스퍼터링법에 의해 W 막을 형성하고, 또한 성막 시에 기상(氣相) 내의 불순물이 혼입되지 않도록 충분히 배려함으로써, 9∼20 μΩ㎝의 저항률이 실현될 수 있다.
본 실시예에서는, 제1 도전막(408)을 TaN으로 하고, 제2 도전막(409)을 W으로 하지만, 재료가 이것에 특별히 한정되지 않고, 어느 막이나 Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd로 이루어진 군에서 선택된 원소 또는 상기한 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수도 있다. 또한, 인과 같은 불순물 원소가 첨가된 결정성 규소막으로 대표되는 반도체막을 사용할 수도 있다. 또한, AgPdCu 합금을 사용할 수도 있다. 또한, 제1 도전막을 탄탈(Ta)로 형성하고, 제2 도전막을 W으로 형성하는 조합, 제1 도전막을 질화 티탄(TiN)으로 형성하고, 제2 도전막을 W으로 형성하는 조합, 제1 도전막을 질화 탄탈(TaN)로 형성하고, 제2 도전막을 Al으로 형성하는 조합, 또는 제1 도전막을 질화 탄탈(TaN)로 형성하고, 제2 도전막을 Cu로 형성하는 조합과 같은 어떠한 조합이라도 사용할 수 있다.
그 다음, 포토리소그래피법을 사용하여 레지스트로 된 마스크(410∼415)를 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다. 이 제1 에칭 처리는 제1 에칭 조건과 제2 에칭 조건으로 행해진다. 본 실시예에서는, 제1 에칭조건으로서, ICP(유도 결합형 플라즈마) 에칭법을 사용하고, 에칭 가스로서 CF4, Cl2 및 O2의 혼합 가스를 사용하고, 가스 유량비를 25/25/10 sccm으로 하고, 1 Pa의 압력에서 500 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가하여 플라즈마를 발생시킨다. 여기서는, Matsushita Electric Industrial Co. Ltd.에서 제조한 ICP를 사용한 건식 에칭 장치(모델 E645-ICP)를 사용한다. 기판측(시료 스테이지)에도 150 W의 RF(13.56 ㎒) 전력을 가하여, 실질적으로 부(負)의 셀프바이어스 전압을 인가한다. 제1 에칭 조건에 의해 W 막이 에칭되고, 제1 도전층의 단부가 테이퍼 형상으로 형성된다.
그 후, 레지스트로 된 마스크(410∼415)를 제거하지 않고 제1 에칭 조건을 제2 에칭 조건으로 바꾸고, 에칭 가스로서 CF4 및 Cl2의 혼합 가스를 사용하고, 가스 유량비를 30/30 sccm으로 하고, 1 Pa의 압력에서 500 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가하여 플라즈마를 발생시켜 약 30초간 에칭을 행한다. 기판측(시료 스테이지)에도 20 W의 RF(13.56 ㎒) 전력을 가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. CF4 및 Cl2를 혼합한 제2 에칭 조건에서는 W 막과 TaN 막 모두가 동일한 정도로 에칭된다. 게이트 절연막 상에 어떠한 잔사(殘渣)도 남기지 않고 에칭을 행하기 위해서는 에칭 시간을 10∼20% 정도 연장시킬 수도 있다.
제1 에칭 처리에서는, 레지스트 마스크의 형상을 적절한 것으로 함으로써 기판측에 인가되는 바이어스 전압의 효과에 의해 제1 도전층 및 제2 도전층의 단부가 테이퍼 형상으로 된다. 테이퍼부의 각도는 15∼45˚로 할 수도 있다. 그리하여, 제1 에칭 처리에 의해, 제1 도전층과 제2 도전층을 구성된 제1 형상의 도전층(417∼422)(제1 도전층(417a∼422a) 및 제2 도전층(417b∼422b))이 형성된다. 부호 416은 게이트 절연막을 나타내고, 게이트 절연막 중, 제1 형상의 도전층(417∼422)으로 덮이지 않은 영역이 에칭에 의해 대략 20∼50 ㎚만큼 얇게 된다.
그 다음, 레지스트로 된 마스크를 제거하지 않고 반도체층에 제1 도핑 처리를 행한다(도 5(C)). 이온 도핑법 또는 이온 주입법에 의해 도핑을 행할 수 있다. 이온 도핑법의 조건으로서는, 도즈량을 1×1013∼5×1015 원자/㎠로 하고, 가속 전압을 60∼100 keV로 한다. 본 실시예에서는, 도즈량을 1.5×1015 원자/㎠로 하고, 가속 전압을 80 keV로 한다. n형 도전성을 부여하는 불순물 원소로서는, 주기율표의 15족에 속하는 원소, 전형적으로는, 인(P) 또는 비소(As)를 사용하지만, 여기서는 인을 사용하였다. 이 경우, 도전층(417∼421)이 n형 도전성을 부여하는 불순물 원소에 대한 마스크로 되고, 재1 고농도 불순물 영역(306)이 자기정합적으로 형성된다. 제1 고농도 불순물 영역(306∼310)에는 n형 도전성을 부여하는 불순물 원소가 1×1020∼1×1021 원자/㎤의 농도로 첨가된다.
그 후, 레지스트로 된 마스크를 제거하지 않고 제2 에칭 처리를 행한다. 여기서는, 에칭 가스로서 CF4, Cl2 및 O2의 혼합 가스를 사용하여 W 막을 선택적으로 에칭한다. 제2 에칭 처리에 의해 제2 도전층(428b∼433b)이 형성된다. 한편, 제1 도전층(417a∼422a)은 거의 에칭되지 않고(428a∼433a), 제2 도전층(428∼433)이 형성된다.
그 다음, 레지스트로 된 마스크를 제거하지 않고, 도 6(A)에 도시된 바와 같이 제2 도핑 처리를 행한다. 이 경우, 도즈량을 제1 도핑 처리에서보다 낮게 하고 가속 전압을 70∼120 keV로 하여, n형 도전성을 부여하는 불순물 원소를 첨가한다. 본 실시예에서는, 도즈량을 1.5×1014 원자/㎠로 하고, 가속 전압을 90 keV로 한다. 제2 도핑 처리에서는, 제2 형상의 도전층(428∼433)을 마스크로 사용하고, 제2 도전층(428b∼433b) 아래에 있는 반도체층에도 불순물 원소를 첨가한다. 제2 고농도 불순물 영역(423a∼427a)과 저농도 불순물 영역(423b∼427b)이 새로이 형성된다.
그 다음, 마스크를 제거한 후, 레지스트로 된 마스크(434a, 434b)를 새로이 형성하고, 도 6(B)에 도시된 바와 같이 제3 에칭 처리를 행한다. 에칭 가스로서 SF6 및 Cl2의 혼합 가스를 사용하고, 가스 유량비를 50/10 sccm으로 하고, 1.3 Pa의 압력에서 500 W의 RF(13.56 ㎒) 전력을 코일형 전극에 인가해 플라즈마를 발생시켜 약 30초간 에칭을 행한다. 기판측(시료 스테이지)에도 10 W의 RF(13.56 ㎒) 전력을 가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 그리하여, 상기한 제3 에칭 처리에 의해, p채널형 TFT 및 화소부 TFT(화소 TFT)의 TaN 막을 에칭함으로써 제3 형상의 도전층((435∼438)(435a∼438a, 435b∼438b))이 형성된다.
그 다음, 레지스트로 된 마스크를 제거한 후, 제2 형상의 도전층(428, 430) 및 제2 형상의 도전층(435∼438)을 마스크로 사용하여 게이트 절연막(416)을 선택적으로 제거하고 절연층(439∼444)을 형성한다.(도 6(C))
이어서, 레지스트로 된 마스크(445a∼445c)를 새로이 형성하여 제3 도핑 처리를 행한다. 제3 도핑 처리에 의해, p채널형 TFT의 활성층을 구성하는 반도체층에 상기한 도전형과 반대의 도전형을 부여하는 불순물 원소가 첨가된 불순물 영역(446, 447)이 형성된다. 이 불순물 영역은 제2 도전층(435a, 438a)을 불순물 원소에 대한 마스크로 사용하여 p형을 부여하는 불순물 원소를 첨가함으로써 자기정합적으로 형성된다. 본 실시예에서는, 디보란(B2H6)을 사용한 이온 도핑법에 의해 불순물 영역(446(446a∼446c을 포함), 447(447a∼447c을 포함))을 형성한다(도 7(A)). 제3 도핑 처리에서는, 레지스트로 된 마스크(445a∼445c)로 n채널형 TFT를 형성하는 반도체층을 덮는다. 불순물 영역(446,447)에는 제1 도핑 처리와 제2 도핑 처리에 의해 서로 다른 농도로 인이 첨가되지만, 어느 영역에서도, p형을 부여하는 불순물 원소의 농도가 2×1020∼2×1021 원자/㎤의 범위 내에 들도록 도핑 처리를 행함으로써, 그 불순물 영역이 p채널형 TFT의 소스 영역과 드레인 영역으로서 기능하므로, 아무런 문제가 생기지 않는다. 본 실시예에서는, p채널형 TFT의 활성층을 구성하는 반도체층의 일부가 노출되므로, 여기에 불순물 원소(붕소)가 쉽게 첨가될 수 있는 이점이 달성된다.
상기한 공정들에 의해 각각의 반도체층에 불순물 영역이 형성된다.
그 다음, 레지스트로 된 마스크(445a∼445c)를 제거하고 제1 층간절연막(461)을 형성한다. 제1 층간절연막(461)은 플라즈마 CVD법 또는 스퍼터링법을 사용하여 규소를 포함하는 절연막으로 100∼200 ㎚의 두께로 형성된다. 본 실시예에서는, 플라즈마 CVD법에 의해 막 두께가 150 ㎚인 산화질화규소막을 형성한다. 물론, 제1 층간절연막(461)이 산화질화규소막에 한정되지 않고, 규소를 포함하는 다른 절연막이 단층 또는 적층 구조로 사용될 수도 있다.
그 다음, 도 7(B)에 도시된 바와 같이, 각각의 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 활성화 공정은 어닐 노를 사용한 열 어닐법, RTA법, 레이저 어닐법 등에 의해 행한다. 열 어닐법은 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는, 500∼550℃에서 행해진다. 레이저 어닐법으로는, YAG 레이저의 제2 고조파 등을 사용할 수 있다. 본 실시예에서는, 550℃, 4시간의 가열처리에 의해 활성화 처리를 행한다.
또한, 제1 층간절연막을 형성하기 전에 가열처리를 행할 수도 있으나, 사용되는 배선 재료가 열에 약할 경우에는, 본 실시예에서와 같이 배선을 보호하기 위해 층간절연막(규소를 주성분으로 하는 절연막, 예를 들어, 질화규소막)을 형성한 후에 가열처리를 행하는 것이 바람직하다.
또한, 300∼550℃로 1∼12시간 가열처리를 행하여 반도체층을 수소화하는 공정을 행한다. 이 공정은 제1 층간절연막(461)에 포함된 수소에 의해 반도체층의 댕글링 본드를 종단시키는 공정이다. 반도체층은 제1 층간절연막의 존재와 관계없이 수소화될 수 있다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)나, 3∼100%의 수소를 함유하는 분위기에서 300∼450℃로 1∼12시간의 가열처리가 행해질 수도 있다.
그 다음, 제1 층간절연막(461) 상에 무기 절연 재료 또는 유기 절연 재료로 된 제2 층간절연막(462)을 형성한다. 본 실시예에서는, 막 두께 1.6 ㎛의 아크릴 수지막을 형성하고, 점도가 10∼1000 cp, 바람직하게는 40∼200 cp이고 표면에 요철이 형성된 막을 사용한다.
본 실시예에서는, 경면(鏡面) 반사를 방지하기 위해, 표면에 요철을 가지는 제2 층간절연막을 형성함으로써 화소 전극의 표면에 요철부를 형성한다. 또한, 화소 전극의 표면에 요철부를 형성하여 광 산란성을 얻기 위해, 화소 전극 아래의 영역에 돌출부를 형성할 수도 있다. 이 경우, TFT들의 형성과 동일한 마스크가 사용되므로, 공정수의 증가 없이 돌출부를 형성할 수 있다. 돌출부는 기판 위의 배선 및 TFT부를 제외한 화소부에 적절히 제공될 수도 있다. 따라서, 돌출부를 덮는 절연막의 표면에 형성된 요철부를 따라 화소 전극의 표면에 요철부가 형성된다.
또한, 제2 층간절연막(462)으로서, 표면이 평탄화하는 막이 사용될 수도 있다. 이 경우, 화소 전극을 형성한 후, 샌드블라스트법 또는 에칭법과 같은 공지의 방법을 사용한 처리로 표면에 요철부를 형성한다. 그리하여, 경면 반사를 방지하고 반사광을 산란시킴으로써, 백색도를 증가시키는 것이 바람직하다.
그 다음, 구동회로(506)에서, 각각의 불순물 영역에 전기적으로 접속되는 배선(463∼467)을 형성한다. 이들 배선은 막 두께 50 ㎚의 Ti 막과 막 두께 500 ㎚의 합금막(Al과 Ti의 합금막)의 적층막을 패터닝하여 형성된다. 물론, 2층 구조의 적층 외에도, 단층 구조 또는 삼층 이상의 구조가 사용될 수도 있다. 배선의 재료는 Al 및 Ti에 한정되지 않고, 예를 들어, TaN 막 상에 Al과 Cu를 형성하고 또한 Ti막을 형성한 적층막을 패터닝하여 배선을 형성할 수도 있다.
또한, 화소부(507)에서는, 화소 전극(470), 게이트 배선(469) 및 접속 전극(468)을 형성한다(도 7(C)). 접속 전극(468)에 의해, 소스 배선(436)(불순물 영역(436a) 및 제1 도전층(436b)의 적층)과 화소 TFT(504) 사이의 전기적 접속이 형성된다. 또한, 게이트 배선(469)과 화소 TFT의 게이트 전극 사이의 전기적 접속이 형성된다. 화소 전극(470)에 대해서는, 화소 TFT(504)의 드레인 영역(426a)과의 전기적 접속 및 보유 용량을 형성하는 전극들 중의 하나로서 기능하는 반도체층(406)과의 전기적 접속이 형성된다. 화소 전극(470)에는, Al 또는 Ag를 주성분으로 하는 막 또는 이들의 적층막과 같은 반사성이 우수한 재료를 사용하는 것이 바람직하다.
그리하여, n채널형 TFT(501)와 p채널형 TFT(502)로 된 CMOS 회로(508) 및 n채널형 TFT(503)를 가지는 구동회로(506)와, 화소 TFT(504) 및 보유 용량(505)을 가지는 화소부(507)가 동일 기판 위에 형성될 수 있다. 그 결과, 액티브 매트릭스 기판이 완성된다.
구동회로(506)의 n채널형 TFT(501)는 채널 형성 영역(423c), 게이트 전극의 일부를 구성하는 제1 도전층(428a)과 겹쳐 있는 저농도 불순물 영역(GOLD 영역)(423b), 및 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(428a)을 가진다. 전극(466)을 통해 n채널형 TFT(501)와 접속하여 CMOS 회로를 형성하는 p채널형 TFT(502)는 채널 형성 영역(446d), 게이트 전극의 외측에 형성된 불순물 영역(446b, 446c), 및 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(446a)을 가진다. n채널형 TFT(503)는 채널 형성 영역(425c), 게이트 전극의 일부를 구성하는 제1 도전층(430a)과 겹쳐 있는 저농도 불순물 영역(GOLD 영역)(425b), 및 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(425a)을 가진다.
화소부(507)의 화소 TFT(504)는 채널 형성 영역(426c), 게이트 전극의 외측에 형성된 저농도 불순물 영역(LDD 영역)(426b), 및 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(426a)을 가진다. 또한, 보유 용량(505)의 전극들 중의 하나로서 기능하는 반도체층(447a, 447b) 각각에는 p형 도전성을 부여하는 불순물 원소가 첨가되어 있다. 반도체층(447)에는 불순물 원소가 첨가되어 있지 않다. 보유 용량(505)은 절연막(444)을 유전체로 하여 전극(438)(438a와 438b의 적층)과 반도체층(447a∼447c)으로 형성된다.
또한, 본 발명의 화소 구조에서는, 화소 전극의 단부가 소스 배선과 겹치도록 형성되어, 블랙 매트릭스를 사용하지 않고 화소 전극들 사이의 간극을 차폐할 수 있다.
도 8에는, 본 실시예에서 제조된 액티브 매트릭스 기판의 화소부의 상면도가 도시되어 있다. 도 4∼도 7에 대응하는 부분들을 동일 부호를 사용하여 나타낸다. 도 7(A)∼도 7(C)의 점선 A-A'는 도 8의 A-A'선을 따라 취한 단면도에 대응한다. 또한, 도 7(A)∼도 7(C)의 점선 B-B'는 도 8의 B-B'선을 따라 취한 단면도에 대응한다.
본 실시예는 실시예 1∼6과 자유롭게 조합하여 실시될 수 있다.
[실시예 8]
본 실시예에서는, 실시예 7에서 제조된 액티브 매트릭스 기판으로부터 반사형 액정 표시장치를 제조하는 공정에 대하여 도 9를 참조하여 설명한다.
먼저, 실시예 7에 따라, 도 7(C)의 상태의 액티브 매트릭스 기판을 얻은 후, 도 7(C)의 액티브 매트릭스 기판 위에서 적어도 화소 전극(470) 위에 배향막(567)을 형성하고, 러빙 처리를 행한다. 또한, 본 실시예에서는, 배향막(567)을 형성하기 전에, 아크릴 수지막과 같은 유기 수지막을 패터닝하여, 기판 간격을 유지하기 위한 주상(柱狀) 스페이서(572)를 소망의 위치에 형성한다. 또한, 주상 스페이서 대신에, 구상(球狀) 스페이서를 기판 전면에 산포할 수도 있다.
그 다음, 대향 기판(569)을 준비한다. 이어서, 대향 기판(569) 상에 착색층(570, 571) 및 평탄화 막(573)을 형성한다. 적색의 착색층(570)과 청색의 착색층(572)을 겹침으로써 차광부가 형성된다. 또한, 적색의 착색층과 녹색의 착색층의 겹침부에 의해 차광부가 형성될 수도 있다.
본 실시예에서는, 실시예 7에서 나타낸 기판을 사용하고 있다. 따라서, 실시예 7의 화소부의 상면도를 나타내는 도 8에서, 적어도 게이트 배선(469)과 화소 전극(470) 사이의 간극, 게이트 배선(469)과 접속 전극(468) 사이의 간극, 및 접속 전극(469)과 화소 전극(470) 사이의 간극을 차광할 필요가 있다. 본 실시예에서는, 이들 차광될 위치에 착색층들의 적층으로 된 차광부가 겹치도록 각각의 착색층을 배치하고, 그 위에 대향 기판을 접합한다.
블랙 마스크와 같은 차광층을 형성함이 없이, 이와 같이 착색층들의 적층으로 된 차광부에 의해 각각의 화소들 사이의 간극을 차광함으로써, 공정수를 저감할 수 있다.
그 다음, 투명 도전막으로 이루어진 대향 전극(576)을 적어도 화소부에서 평탄화 막(573)상에 형성하고, 대향 기판의 전면에 배향막(574)을 형성한 후, 러빙 처리를 행한다.
또한, 화소부 및 구동회로가 형성되어 있는 액티브 매트릭스 기판과 대향 기판을 시일(seal)재(568)에 의해 서로 접합시킨다. 시일재(568)에는 충전재(filler)가 혼합되어 있어, 이 충전재와 주상 스페이서에 의해 두 기판이 균일한 간격으로 서로 접합된다. 그 후, 두 기판 사이에 액정 재료(575)를 주입하고, 봉지제(도시되지 않음)에 의해 완전히 봉지(封止)한다. 액정 재료(575)로서는 공지의 액정 재료를 사용할 수 있다. 이렇게 하여, 도 9에 도시된 반사형 액정 표시장치가 완성된다. 또한, 필요에 따라, 액티브 매트릭스 기판 또는 대향 기판을 소망의 형상의 분단할 수도 있다. 또한, 편광판(도시되지 않음)을 대향 기판에만 접착한다. 또한, 공지의 기술을 사용하여 FPC를 접착한다.
이렇게 하여 제조된 액정 표시 패널은 각종 전자장치의 표시부로서 사용될 수 있다.
본 실시예는 실시예 1∼7과 자유롭게 조합하여 실시될 수 있다.
[실시예 9]
본 실시예에서는, 실시예 7에서 제조되는 액티브 매트릭스 기판으로부터 실시예 8의 것과 다른 액티브 매트릭스형 액정 표시장치의 제작공정에 대하여 설명한다. 설명에는 도 10을 사용한다.
먼저, 실시예 7에 따라, 도 7(C)에 도시된 상태의 액티브 매트릭스 기판을 얻은 후, 도 7(C)의 액티브 매트릭스 기판 상에 배향막(1067)을 형성하고, 러빙 처리를 행한다. 본 실시예에서는, 배향막(1067)의 형성 전에, 아크릴 수지막과 같은 유기 수지막을 패터닝하여, 기판 간격을 유지하기 위한 주상 스페이서를 소망의 위치에 형성한다. 또한, 주상 스페이서 대신에 구상 스페이서를 기판 전면에 산포할 수도 있다.
그 다음, 대향 기판(1068)을 준비한다. 대향 기판(1068) 상에는, 착색층(1074), 차광층(1075), 및 각 화소에 대응하여 배치된 컬러 필터가 형성되어 있다. 또한, 구동회로부에도 차광층(1077)을 제공한다. 컬러 필터 및 차광층(1077)을 덮도록 평탄화 막(1076)이 제공된다. 그 다음, 화소부에서, 평탄화 막(1076) 상에 투명 도전막으로 된 대향 전극(1069)을 형성하고, 대향 기판(1069)의 전면에 배향막(1070)을 형성하고, 러빙 처리를 행한다.
그 다음, 화소부 및 구동회로가 형성된 액티브 매트릭스 기판과 대향 기판을 시일재(1071)에 의해 서로 접합한다. 시일재(1071)내에는 충전재가 혼입되어 있어, 이 충전재와 주상 스페이서에 의해 두 기판이 균일한 간격을 유지하면서 서로 접합된다. 그 후, 양 기판 사이에 액정 재료(1073)를 주입하고, 봉지제(도시되지 않음)에 의해 완전히 봉지한다. 액정 재료(1073)로서는 공지의 액정 재료를 사용할 수도 있다. 이와 같이 하여, 도 10에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다. 그 다음, 필요에 따라, 액티브 매트릭스 기판 및 대향 기판을 소망의 형상으로 분단한다. 또한, 공지의 기술을 사용하여, 편광판 등을 적절히 제공할 수도 있다. 그 다음, 공지의 기술을 사용하여 FPC를 부착한다.
이렇게 하여 얻어진 액정 표시 패널은 각종 전자장치의 표시부로서 사용될 수 있다.
본 실시예는 실시예 1∼7과 자유롭게 조합하여 실시될 수 있다.
[실시예 10]
본 실시예에서는, 실시예 7에 따라 제조된 액티브 매트릭스 기판의 것과 TFT의 구조가 다른 액티브 매트릭스 기판에 대하여 설명하고, 그 다음, 본 발명에 따라 제조되는 발광장치에 대하여 설명한다. 여기서는, 기판 상에 형성된 발광 소자가 기판과 커버재 사이에 봉입된 표시 패널, 및 이 표시 패널 상에 IC를 실장한 표시 모듈을 총칭하여 발광장치라고 부른다. 발광 소자는 전계 인가에 의해 발생하는 전계발광(electroluminescence)이 얻어지는 유기화합물을 포함하는 발광층, 양극층, 및 음극층을 포함한다. 유기화합물로부터의 전계발광에는 2가지 유형이 있고, 하나는 형광이고, 다른 하나는 인광이다. 형광은 전자가 일중항 여기 상태로부터 기저 상태로 복귀할 때 일어나는 발광이고, 인광은 전자가 삼중항 여기 상태로부터 기저 상태로 복귀할 때 일어나는 발광이다. 여기서는, 상기한 발광 중 어느 하나 또는 2가지 모두의 발광을 포함한다.
도 11에 도시된 액티브 매트릭스 기판 상에는, n채널형 TFT(601) 및 p채널형 TFT(602)를 포함하는 구동회로(605)와, 스위칭용 TFT(603) 및 전류 제어용 TFT(604)를 포함하는 화소부(606)가 형성되어 있다.
이들 TFT는, 먼저, 기판(610) 상에 하지막(611(611a, 611b을 포함))을 형성한 후, 하지막(611) 상의 반도체층에 채널 형성 영역, 소스 영역, 드레인 영역, LDD 영역 등을 제공함으로써 제조된다. 반도체층은, 실시예 1∼7에서와 같이 본 발명에 따라 형성된다.
게이트 절연막(612) 상에 형성되는 게이트 전극(628∼633)은 각각 제1 도전층(628a∼633a) 및 제2 도전층(628b∼633b)을 포함하는 적층 구조로 되어 있으나, 이들 게이트 전극의 상단이 테이퍼 형상이 되도록 형성되는 것에 특징이 있다. 이 테이퍼 형상은 에칭을 적어도 3회 행함으로써 형성된다. 각각의 에칭 처리에 의해 형성된 게이트 전극의 형상을 이용하여 반도체층에 불순물을 도입한다.
구체적으로는, 제1 에칭 처리를 행하여, 각각의 단부가 테이퍼 형상으로 된 제1 형상의 게이트 전극을 형성하고, 이 제1 형상의 게이트 전극을 마스크로 하여 자기정합적으로 제1 도핑 처리를 행하여, 고농도 불순물 영역을 형성한다. 그 다음, 제2 도전층을 선택적으로 에칭하여 제2 형상의 게이트 전극을 형성하고, 이 제2 형상의 게이트 전극에서의 제1 도전층의 테이퍼 형상 부분을 이용하여 제2 도핑 처리를 행하여, 저농도 불순물 영역을 형성한다. 그 다음, 제1 도전층의 테이퍼부를 부분적으로 에칭하여 제3 형상의 게이트 전극을 형성한다. 이때, 절연막도 동시에 에칭되어, 절연막(612(612a∼612f))이 형성된다. 그 후, n채널형 TFT 및 화소부에 마스크를 제공하고 제3 도핑 처리를 행한다. 이 제3 도핑 처리에 의해, p채널형 TFT의 활성층이 되는 반도체층에 상기한 도전형과 반대의 도전형을 부여하는 불순물 원소가 첨가된 불순물 영역이 형성된다.
제2 형상의 게이트 전극의 제1 도전층의 테이퍼 형상 부분을 이용하여 형성되는 LDD 영역은 n채널형 TFT의 신뢰성을 향상시키기 위해 제공된다. 이것에 의해, 핫 캐리어 효과에 의한 온(on) 전류의 열화가 방지된다. 이 LDD 영역에서는, 이온 도핑법을 사용함으로써, 불순물 원소의 이온이 전계에서 가속되어, 게이트 전극의 단부와 그 단부 근방의 게이트 절연막을 통과하여 반도체층에 불순물 원소가 도입된다.
이렇게 하여, n채널형 TFT의 채널 형성 영역(671)의 외측에 LDD 영역(634) 및 소스 또는 드레인 영역(639)이 형성된다. 부호 634b로 나타낸, LDD 영역(634)의 일부는 게이트 전극(628)과 겹치도록 형성되어 있다. 영역(634a)은 게이트 전극(628)과 겹치지 않는다. p채널형 TFT(602)도 동일한 구조를 가지며, 채널 형성 영역(657), LDD 영역(656, 657), 및 소스 또는 드레인 영역(655)을 포함한다. 본 실시예에서는, TFT들이 단일 게이트 구조를 취하지만, 이중 게이트 구조 또는 삼중 게이트 구조를 취할 수도 있다.
화소부(606)에서, n채널형 TFT로 이루어진 스위칭용 TFT(603)는 오프(off) 전류를 감소시키기 위해 멀티게이트 구조를 가진다. 채널 형성 영역(674)의 외측에 LDD 영역(637(637a, 637b)) 및 소스 또는 드레인 영역(642)이 제공되어 있다. 또한, p채널형 TFT로 이루어진 전류 제어용 TFT(604)에서는, 채널 형성 영역(672)의 외측에 LDD 영역(656, 657) 및 소스 또는 드레인 영역(655)이 제공되어 있다. 본 실시예에서는, 전류 제어용 TFT가 단일 게이트 구조를 취하지만, 이중 게이트 구조 또는 삼중 게이트 구조를 취할 수도 있다.
층간절연막은 두께 50∼500 ㎚의 제1 층간절연막(635) 및 제2 층간절연막(636)을 포함한다. 제1 층간절연막(635)은 산화규소, 질화규소, 산화질화규소와 같은 무기 재료로 형성되고, 제2 층간절연막은 폴리이미드, 아크릴, 폴리이미드아미드 및 BCB(벤조시클로부텐)와 같은 유기 절연 재료로 형성된다. 이와 같이 유기 절연 재료로 제2 층간절연막을 형성함으로써, 막의 표면을 만족스럽게 평탄화할 수 있다. 또한, 유기 수지 재료는 일반적으로 유전율이 낮기 때문에, 반도체장치의 기생 용량을 감소시킬 수 있다. 그러나, 유지 수지 재료는 흡습성이므로, 보호막으로서는 적합하지 않다. 따라서, 제2 층간절연막(636)을 제1 층간절연막(635)과 조합하여 사용하는 것이 바람직하다.
그 후, 소정의 패턴을 가지는 레지스트 마스크를 형성한 다음, 각각의 반도체층 상에 형성된 소스 영역 또는 드레인 영역까지 연장하는 콘택트 홀을 형성한다. 콘택트 홀의 형성은 건식 에칭법에 의해 행해진다. 이 경우, 에칭 가스로서 CF4, O2 및 H2의 혼합 가스를 사용하여, 유기 수지 재료로 형성된 제2 층간절연막(636)을 먼저 에칭한다. 그 다음, 에칭 가스로서 CF4 및 O2를 사용하여 제1 층간절연막(635)을 에칭한다.
그 다음, 스퍼터링법 또는 진공 증착법에 의해 도전성 금속막을 형성하여, 레지스트 마스크 패턴을 형성한다. 그 후, 에칭에 의해 배선(701∼707)을 형성한다. 이렇게 하여, 액티브 매트릭스 기판이 형성될 수 있다.
도 11에 도시된 액티브 매트릭스 기판을 사용하여 도 12에 도시된 발광장치를 제조한다.
여기서, 배선(706)은 전류 제어용 TFT에 전류를 공급하기 위한 배선에 대응하는 소스 배선이다. 부호 707은 전류 제어용 TFT의 화소 전극(710) 위에 겹침으로써 화소 전극(710)에 전기적으로 접속되는 전극을 나타낸다.
화소 전극(710)은 투명 도전막으로 형성된 화소 전극(발광 소자의 양극)이다. 투명 도전막에는, 산화인듐과 산화주석의 화합물, 산화인듐과 산화아연의 화합물, 산화아연, 산화주석 또는 산화인듐이 사용될 수 있다. 또는, 상기 투명 도전막에 갈륨이 첨가된 것도 사용될 수 있다. 화소 전극(710)은 상기한 배선이 형성되기 전에 평탄한 층간절연막(711) 상에 형성된다. 본 실시예에서는, 수지로 된 평탄화 막(711)을 사용하여 TFT에 의한 단차를 평탄화하는 것이 매우 중요하다. 후에 형성되는 발광층은 매우 얇기 때문에, 단차가 발광 불량의 원인이 되는 경우가 있다. 따라서, 발광층이 가능한 한 평탄한 면에 형성될 수 있도록 화소 전극의 형성 전에 평탄화 처리를 행하는 것이 바람직하다.
배선(701∼707)을 형성한 후, 도 12에 도시된 바와 같이, 뱅크(712)를 형성한다. 뱅크는, 규소를 함유하고 100∼400 ㎚의 두께를 가지는 절연막 또는 유기 수지막을 패터닝하여 형성될 수 있다.
이 뱅크(712)는 절연막이므로, 뱅크의 형성 시에 소자의 정전 파괴를 피하도록 주의하여야 한다. 본 실시예에서는, 뱅크(712)를 형성하는 절연막에 탄소 입자 또는 금속 입자를 첨가하여 저항률을 감소시킴으로써 정전기의 발생을 억제한다. 이때, 탄소 입자 또는 금속 입자의 첨가량을 조절하여, 저항률이 1×106∼1×1012 Ωm, 바람직하게는 1×108∼1×1010 Ωm이 되도록 한다.
화소 전극(710) 상에는 발광층이 형성된다. 도 12에는 하나의 화소만이 도시되어 있으나, 본 실시예에서는, R(적색), G(녹색) 및 B(청색)의 각 색에 대응하는 발광층이 따로따로 형성되어 있다. 또한, 본 실시예에서는, 저분자계 유기 발광재료를 증착법에 의해 형성하고 있다. 구체적으로는, 정공 주입층으로서 두께 20 ㎚의 구리 프탈로시아닌(CuPc)막을 형성하고, 그 위에 발광층으로서 두께 70 ㎚의 트리스-8-퀴놀리놀레이트 알루미늄(Alq3) 착체 막을 적층하여 발광층(713)을 형성하고 있다. 퀴나크리돈, 페릴렌 또는 DCM1과 같은 형광 색소를 첨가하여 발광색을 조절할 수 있다.
상기한 재료는 발광층에 사용될 수 있는 유기 발광 재료의 예이고, 본 발명이 이들 재료에 한정되지 않는다. 발광층 및 전하 수송층 또는 전하 주입층을 자유롭게 조합하여, 발광 및 발광에 필요한 캐리어 이동을 위해 사용되는 발광층을 형성할 수도 있다. 본 실시예에서는, 발광층에 저분자계 유기 발광 재료를 사용한 경우에 대하여 설명하지만, 고분자(폴리머)계 유기 발광 재료도 사용할 수도 있다. 또한, 전하 수송층 또는 전하 주입층에 탄화규소와 같은 무기 재료도 사용할 수도 있다. 이들 유기 발광 재료 및 무기 재료에 공지의 재료가 사용될 수 있다.
그 다음, 발광층(713) 상에 도전막으로 된 음극(714)이 제공된다. 본 실시예에서는, 도전막으로서 알루미늄과 리튬의 합금막을 사용한다. 물론, 마그네슘과 은의 합금막인 공지의 Mg-Ag 막을 사용할 수도 있다. 음극을 형성하기 위해서는, 주기율표의 1족 또는 2족에 속하는 원소로 된 도전막 또는 이들 원소가 첨가된 도전막이 사용될 수도 있다.
음극(714)까지를 형성한 시점에서 발광 소자(715)가 완성된다. 여기서 말하는 발광 소자(715)는 화소 전극(양극)(710), 발광층(713) 및 음극(714)을 포함하는 다이오드를 가리킨다.
발광 소자(715)를 완전히 덮도록 패시베이션막(716)을 제공하는 것이 효과적이다. 패시베이션막(716)으로서는, 탄소막, 질화규소막 또는 산화질화규소막을 포함하는 절연막을 사용한다. 이들 막 중 하나의 단층 또는 이들 막을 조합한 적층이 사용된다.
이 경우, 패시베이션막으로서 커버리지가 좋은 막을 사용하는 것이 바람직하다. 이 목적을 위해서는, 탄소막, 특히 DCL(diamond-like carbon)막을 사용하는 것이 효과적이다. DCL막은 실온으로부터 100℃까지의 온도 범위에서 성막될 수 있으므로, 내열성이 낮은 발광층(713) 위에도 쉽게 형성될 수 있다. 또한, DCL막은 산소에 대한 차단 효과가 높아, 발광층의 산화를 억제할 수 있다. 이 때문에, 이후의 봉지 공정 중의 발광층(713)의 산화를 방지할 수 있다.
또한, 패시베이션막(716) 상에 봉지재(717)를 제공하고, 이 봉지재(717)에 커버재(718)를 접합시킨다. 봉지재(717)에는 자외선 경화성 수지가 사용될 수 있고, 내부에 수분을 흡수하거나 산화를 방지하는 효과를 가지는 물질을 제공하는 것이 효과적이다. 본 실시예에서는, 유리 기판, 석영 기판 또는 플라스틱 기판의 상하면 모두에 탄소막, 바람직하게는 DCL 막을 형성하여 된 커버재(718)를 사용한다.
이렇게 하여, 도 12에 도시된 바와 같은 구조의 발광장치가 완성된다. 뱅크(712)를 형성한 후, 멀티체임버형 성막장치 및 인라인형 성막장치를 사용하여, 패시베이션막(716)의 형성까지의 공정을 대기에의 노출없이 연속적으로 행하는 것이 효과적이다. 또한, 커버재(718)의 부착까지의 공정을 대기에의 노출없이 연속적으로 행하는 것도 가능하다.
이렇게 하여, n채널형 TFT(601, 602), 스위칭용 n채널형 TFT(603) 및 전류 제어용 n채널형 TFT(604)가 기판(610) 위에 형성된다. 여기까지의 제작공정에 필요한 마스크 수는 일반적인 액티브 매트릭스형 발광장치에서 요구되는 것보다 적다.
보다 구체적으로는, TFT 제작공정이 크게 간략화되어, 생산 수율의 향상과 제조 비용의 감소가 실현될 수 있다.
또한, 도 11 및 도 12를 참조하여 설명한 바와 같이, 불순물 영역은 게이트 전극이 절연막을 사이에 두고 그 불순물 영역 위에 겹치도록 제공된다. 이러한 구성에 의해, 핫 캐리어 효과에 의한 열화에 강한 n채널형 TFT가 제조될 수 있다. 따라서, 신뢰성이 높은 발광장치를 실현할 수 있다.
또한, 본 실시예에서는, 화소부와 구동회로의 구성만을 나타내었지만, 본 실시예의 제작공정에 따라, 이들 외에도, 신호 분할 회로, D/A 컨버터, 연산 증폭기, γ보정 회로와 같은 논리 회로가 동일한 절연체 상에 형성될 수 있다. 또한, 메모리 및 마이크로프로세서도 형성될 수 있다.
발광 소자를 보호하기 위한 봉지(또는 봉입) 공정까지 행한 후의 본 실시예의 발광장치를 도 13(A) 및 도 13(B)를 참조하여 설명한다. 필요에 따라, 도 12와 일치하는 부분들은 동일한 부호로 나타낸다.
도 13(A)는 발광 소자의 봉지까지 행한 상태를 나타내는 상면도이고, 도 13(B)는 도 13(A)의 C-C'선을 따라 취한 단면도이다. 점선으로 나타낸 부호 801은 소스 구동회로를 나타내고, 부호 806은 화소부를 나타내고, 부호 807은 게이트 구동회로를 나타낸다. 부호 901은 커버재를 나타내고, 부호 902는 제1 밀봉재, 부호 903은 제2 밀봉재를 나타낸다. 제1 밀봉재(902)에 의해 둘러싸인 영역 내에 봉지재(907)가 제공된다.
부호 904는 소스 구동회로(801) 및 게이트 구동회로(807)에 공급되는 신호를 전송하기 위한 배선을 나타낸다. 배선(904)은 외부 입력 단자인 FPC(가요성 인쇄 회로)(905)로부터 비디오 신호 및 클록 신호를 받는다. 이 도면에는 FPC만이 도시되어 있으나, 이 FPC에는 인쇄 배선판(PWB)이 부착될 수도 있다. 여기서의 발광장치는 발광장치의 본체 뿐만 아니라 이것에 FPC 또는 PWB가 부착되어 있는 상태도 포함하는 것으로 한다.
그 다음, 발광장치의 단면 구조에 대하여 도 13(B)를 참조하여 설명한다. 기판(700) 상에 화소부(806) 및 게이트 구동회로(807)이 형성되어 있다. 화소부(806)는 전류 제어용 TFT(604) 및 그 전류 제어용 TFT(604)의 드레인에 전기적으로 접속된 화소 전극(710)을 포함하는 다수의 화소로 이루어져 있다. 게이트 구동회로(807)는 n채널형 TFT(601)와 p채널형 TFT(602)를 조합한 CMOS 회로를 사용하여 형성된다(도 12 참조).
화소 전극(710)은 발광 소자의 양극으로서 기능한다. 화소 전극(710)의 양단에는 뱅크(712)가 형성된다. 화소 전극(710) 상에는 발광층(713) 및 발광 소자의 음극(714)이 형성된다.
음극(714)은 모든 화소에 공통의 배선으로도 기능하고, 접속 배선(904)을 통해 FPC(905)에 전기적으로 접속되어 있다. 화소부(806) 및 게이트 구동회로(807)에 포함되는 모든 소자들이 음극(714) 및 패시베이션막(716)으로 덮여 있다.
제1 밀봉재(902)에 의해 커버재(901)가 접합된다. 커버재(901)와 발광층 사이의 간격을 확보하기 위해, 수지막으로 된 스페이서가 제공될 수도 있다. 그 다음, 제1 밀봉재(902)의 내측 영역에 봉지재(907)가 충전된다. 제1 밀봉재(902) 및 봉지재(907)에는 에폭시 수지를 사용하는 것이 바람직하다. 또한, 제1 밀봉재(902)는 수분 및 산소를 가능한 한 투과하지 않는 재료로 형성되는 것이 바람직하다. 또한, 봉지재(907) 내부에, 수분을 흡수하거나 산화를 방지하는 효과를 가지는 물질이 함유될 수도 있다.
발광층을 덮기 위해 제공되는 봉지재(907)는 커버재(901)를 접착하기 위한 접착제로도 기능한다. 본 실시예에서는, 커버재(901)의 재료에, FRP(유리섬유 강화 플라스틱), PVF(폴리비닐 플루오라이드), 마일러, 폴리에스터 또는 아크릴을 사용할 수 있다.
또한, 봉지재(907)를 사용하여 커버재(901)를 접착한 후, 봉지재(907)의 측면(노출된 면)을 덮기 위해 제2 밀봉재(903)가 제공된다. 제2 밀봉재(903)의 재료로서는, 제1 밀봉재(902)의 것과 동일한 재료가 사용될 수 있다.
상기한 바와 같이 발광 소자를 봉지재(907)로 봉입함으로써, 발광 소자가 외부로부터 완전히 차단된다. 이것에 의해, 발광층의 산화를 야기하여 발광층의 열화를 촉진하는 수분 또는 산소와 같은 물질이 외부로부터 침입하는 것이 방지된다. 따라서, 신뢰성이 높은 발광장치가 얻어질 수 있다.
본 실시예는 실시예 1∼7과 자유롭게 조합될 수 있다.
[실시예 11]
본 실시예에서는, 실시예 10에서의 것과 다른 화소 구조를 가지는 발광장치에 대하여 도 14를 참조하여 설명한다.
도 14를 참조하면, 도 11의 n채널형 TFT와 동일한 구조를 가지는 TFT가 전류 제어용 TFT(4501)로서 사용된다. 물론, 전류 제어용 TFT(4501)의 게이트 전극이 스위칭용 TFT(4402)의 드레인 배선에 전기적으로 접속되어 있다. 전류 제어용 TFT(4501)의 드레인 배선은 화소 전극(4504)에 전기적으로 접속되어 있다. 부호 4409는 층간절연막을 나타낸다.
본 실시예에서는, 도전막으로 된 화소 전극(4504)이 발광 소자의 음극으로서 기능한다. 구체적으로는, 화소 전극(4504)에 알루미늄과 리튬의 합금막이 사용된다. 여기서는, 주기율표의 1족 또는 2족에 속하는 원소로 된 도전막 또는 이들 원소가 도핑된 도전막이 사용될 수도 있다.
화소 전극(4504) 위에 발광층(4505)이 형성된다. 도 14에는 하나의 화소만이 도시되어 있지만, 본 실시예에서는, G(녹색)에 대응하는 색의 광을 방출하는 발광층을 증착법 또는 코팅법(바람직하게는 회전 코팅법)에 의해 형성한다. 구체적으로는, 발광층(4505)은 전자 주입층으로서 두께 20 ㎚의 불화리튬 막을 형성하고, 그 위에 발광층으로서 두께 70 ㎚의 PPV(폴리파라페닐렌비닐렌)막을 적층한 적층 구조로 되어 있다.
그 다음, 발광층(4505) 상에 투명 도전막으로 된 양극(4506)이 제공된다. 본 실시예에서는, 투명 도전막으로서, 산화인듐과 산화주석의 화합물 또는 산화인듐과 산화아연의 화합물로 된 도전막을 사용한다.
양극(4506)까지 형성한 시점에서 발광 소자(4507)가 완성된다. 여기서 말하는 발광 소자(4507)는 화소 전극(음극)(4504), 발광층(4505) 및 양극(4506)으로 이루어진 다이오드를 가리킨다.
발광소자(4507)를 완전히 덮도록 패시베이션막(4508)을 제공하는 것이 효과적이다. 패시베이션막(4508)은 탄소막, 질화규소막 또는 산화질화규소막을 포함하는 절연막으로 형성된다. 이들 막 중 하나의 단층 또는 이들 막의 적층이 사용된다.
또한, 패시베이션막(4508) 위에 봉지재(4509)가 제공되고, 이 봉지재(4509)에 커버재(4510)가 접합된다. 봉지재(4509)에는 자외선 경화성 수지가 사용될 수 있고, 그 안에 수분을 흡수하거나 산화를 방지하는 효과를 가지는 물질을 제공하는 것이 효과적이다. 본 실시예에서는, 유리 기판, 석영 기판 또는 플라스틱 필름을 포함하는 플라스틱 기판의 양측에 탄소막, 바람직하게는, DLC 막을 형성하여 된 커버재(4510)가 사용된다.
본 실시예는 실시예 1∼7과 자유롭게 조합될 수 있다.
[실시예 12]
본 실시예에서는, 실시예 7 및 10에 따라 제조된 기판 상의 것과 다른 TFT 구조를 가지는 액티브 매트릭스 기판에 대하여 설명하고, 그 다음, 본 발명에 따라 제조되는 액정 표시장치에 대하여 설명한다.
도 15(A)에 도시된 액티브 매트릭스 기판 상에, n채널형 TFT(503) 및 p채널형 TFT(502)를 포함하는 구동회로(506)와, 화소 TFT(504) 및 보유 용량(505)을 포함하는 화소부(507)가 형성되어 있다.
이들 TFT는, 먼저, 기판(510) 위에 게이트 배선(512∼517)을 형성하고, 그 게이트 배선 위에 절연막(511(511a, 511b))을 형성한 다음, 그 절연막 상의 반도체층에 채널 형성 영역, 소스 영역, 드레인 영역 및 LDD 영역 등을 제공함으로써 제조된다. 반도체층은 실시예 1∼7에서와 같이 본 발명에 따라 형성된다.
게이트 배선(512∼517)은 200∼400 ㎚, 바람직하게는 250 ㎚의 두께로 형성되고, 게이트 배선의 단부는 그 위에 형성되는 막의 스텝 커버리지를 향상시키기 위해 테이퍼 형상으로 형성된다. 테이퍼부의 각도는 5∼30˚, 바람직하게는, 15∼25˚이다. 테이퍼부는 건식 에칭법에 의해 형성된다. 테이퍼부의 각도는 에칭 가스 및 기판에 인가되는 바이어스에 의해 제어된다.
제1 내지 제3 도핑 처리에 의해 불순물 영역이 형성된다. 먼저, 제1 도핑 처리를 행하여 n채널형 TFT의 LDD(저농도로 도핑된 드레인) 영역을 형성한다. 이 도핑은 이온 도핑법 또는 이온 주입법에 의해 행해질 수 있다. n형 도전성을 부여하는 불순물 원소(도너)로서 인이 도핑되고, 마스크를 사용하여 제1 불순물 영역(530, 533)이 형성된다. 그 다음, n채널형 TFT의 LDD 영역을 덮는 다른 마스크를 형성하고, 제2 도핑 처리를 행하여 n채널형 TFT의 소스 및 드레인 영역을 형성한다.
그 다음, 제3 도핑 처리를 행하여 p채널형 TFT의 소스 및 드레인 영역을 형성한다. 이 도핑은 이온 도핑법 또는 이온 주입법에 의해 p형 도전성을 부여하는 불순물 원소(억셉터)를 첨가함으로써 행해진다. n채널형 TFT가 형성되는 반도체층의 부분에는 마스크가 형성되므로, p형 도전성을 부여하는 불순물 원소가 이들 영역에는 도입되지 않는다. 본 실시예에서는, p채널형 TFT에서 LDD 영역이 형성되지 않지만, LDD 영역이 형성될 수도 있다.
이렇게 하여, n채널형 TFT(503)의 채널 형성 영역(529)의 외측에 LDD 영역(530) 및 소스 또는 드레인 영역(531)이 형성된다. p채널형 TFT(502)도 마찬가지의 구성을 가지고, 채널 형성 영역(527) 및 소스 또는 드레인 영역(528)으로 구성된다. 본 실시예에서, 이들 TFT는 단일 게이트 구조를 취하지만, 이중 게이트 구조 또는 삼중 게이트 구조를 취할 수도 있다.
화소부(507)에서, n채널형 TFT로 형성되는 화소 TFT(504)는 오프 전류를 감소시키기 위해 멀티게이트 구조를 취한다. 채널 형성 영역(532)의 외측에 LDD 영역(533) 및 소스 또는 드레인 영역(534)이 제공된다. 또한, 영역(535, 536)에 n형 불순물 원소가 첨가된다. 또한, 보유 용량(505)의 반도체 영역(523)에는 불순물 원소(본 실시예에서는 n형 불순물)이 도입된다.
층간절연막은 제1 층간절연막(540) 및 제2 층간절연막(541)을 포함한다. 제1 층간절연막(540)은 산화규소, 질화규소 또는 산화질화규소막과 같은 무기 재료로 형성되고, 50∼500 ㎚의 두께를 가진다. 제2 층간절연막(541)은 폴리이미드, 아크릴, 폴리이미드아미드 및 BCB(벤조시클로부텐)와 같은 유기 절연 재료로 형성된다. 이와 같이 유기 절연 재료로 제2 층간절연막을 형성함으로써, 막의 표면이 만족스럽게 평탄화될 수 있다. 또한, 유기 수지 재료는 일반적으로 유전율이 낮으므로, 기생 용량이 감소될 수 있다. 그러나, 유기 재료는 흡습성이므로, 보호막으로서는 적합하지 않다. 따라서, 제2 층간절연막(541)을 제1 층간절연막(540)과 조합하여 형성하는 것이 바람직하다.
그 후, 소정의 패턴을 가지는 레지스트 마스크를 형성한 다음, 각각의 반도체에 형성된 소스 영역 또는 드레인 영역까지 연장하는 콘택트 홀을 형성한다. 콘택트 홀의 형성은 건식 에칭법에 의해 행해진다. 이 경우, 에칭 가스로서 CF4, O2 및 H2의 혼합 가스를 사용하여 유기 수지 재료로 된 제2 층간절연막(541)을 먼저 에칭한다. 그 다음, 에칭 가스로서 CF4 및 O2를 사용하여 제1 층간절연막(540)을 에칭한다.
그 다음, 스퍼터링법 또는 진공 증착법에 의해 도전성 금속막을 형성하여, 레지스트 마스크 패턴을 형성한다. 그 후, 에칭에 의해 배선(543∼549)을 형성한다. 이렇게 하여, 액티브 매트릭스 기판이 형성될 수 있다.
도 15(A)에 도시된 액티브 매트릭스 기판을 사용하여 액티브 매트릭스형 액정 표시장치를 제조하는 공정을 설명한다. 도 15(B)는 액티브 매트릭스 기판과 대향 기판(554)이 시일재(558)에 의해 서로 접합된 상태를 나타낸다. 먼저, 도 15(A)의 액티브 매트릭스 기판 상에 주상 스페이서(551, 552)를 형성한다. 화소부의 스페이서(551)는 화소 전극 상의 콘택트부에 겹쳐 제공된다. 이 장치에 사용된 액정 재료에 따라 다르지만, 스페이서의 높이는 3∼10 ㎛가 되도록 배치된다. 콘택트부에서는, 콘택트 홀에 대응하는 오목부가 형성되므로, 이들 오목부에 맞추어 스페이서를 형성함으로써, 액정의 배향 흐트러짐을 방지할 수 있다. 그 후, 배향막(553)을 형성하고, 러빙 처리를 행한다. 대향 기판(554) 상에는 투명 도전막(555) 및 배향막(556)이 형성된다. 그 후, 대향 기판과 액티브 매트릭스 기판을 접합하고, 액정 재료(557)을 주입한다.
상기한 바와 같이 제조된 액티브 매트릭스형 액정 표시장치는 각종 전자장치의 표시부로서 사용될 수 있다.
본 실시예는 실시예 1∼7과 자유롭게 조합될 수 있다.
[실시예 13]
본 실시예에서는, 실시예 12에서 설명한 액티브 매트릭스 기판으로 제조된 발광장치에 대하여 설명한다.
도 16을 참조하면, 도 15(A) 및 도 15(B)의 n채널형 TFT와 동일한 구조를 가지는 TFT가 전류 제어용 TFT(4501)로서 사용된다. 물론, 전류 제어용 TFT(4501)의 게이트 전극은 스위칭용 TFT(4402)의 드레인 배선에 전기적으로 접속되어 있다. 전류 제어용 TFT(4501)의 드레인 배선은 화소 전극(4504)에 전기적으로 접속되어 있다.
본 실시예에서는, 도전막으로 된 화소 전극(4504)이 발광 소자의 음극으로서 기능한다. 구체적으로는, 화소 전극(4504)에 알루미늄과 리튬의 합금막이 사용된다. 여기서는, 주기율표의 1족 또는 2족에 속하는 원소로 된 도전막 또는 이들 원소가 도핑된 도전막이 사용될 수도 있다.
화소 전극(4504) 상에 발광층(4505)이 형성된다. 도 16에는 하나의 화소만을 나타내었으나, 본 실시예에서는, G(녹색)에 대응하는 색의 광을 방출하는 발광층이 증착법 또는 도포법(바람직하게는 회전 코팅법)에 의해 형성된다. 구체적으로는, 발광층(4505)은 전자 주입층으로서 두께 20 ㎚의 불화리튬(Lif)막을 형성하고, 그 위에 발광층으로서 두께 70 ㎚의 PPV(폴리파라페닐렌비닐렌)막을 적층한 적층 구조로 되어 있다.
그 다음, 발광층(4505) 상에 투명 도전막으로 된 양극(4506)이 제공된다. 본 실시예에서는, 투명 도전막으로서, 산화인듐과 산화주석의 화합물 또는 산화인듐과 산화아연의 화합물로 된 도전막이 사용된다.
양극(4506)까지 형성한 시점에서 발광 소자(4507)가 완성된다. 여기서 말하는 발광 소자(4507)는 화소 전극(음극)(4504), 발광층(4505) 및 양극(4506)을 포함하는 다이오드를 가리킨다.
발광소자(4507)를 완전히 덮도록 패시베이션막(4508)을 제공하는 것이 효과적이다. 패시베이션막(4508)은 탄소막, 질화규소막 또는 산화질화규소막을 포함하는 절연막으로 형성된다. 이들 막 중 하나의 단층 또는 이들 막의 적층이 사용된다.
또한, 패시베이션막(4508) 위에 봉지재(4509)가 제공되고, 이 봉지재(4509)에 커버재(4510)가 접합된다. 봉지재(4509)에는 자외선 경화성 수지가 사용될 수 있고, 그 안에 수분을 흡수하거나 산화를 방지하는 효과를 가지는 물질을 제공하는 것이 효과적이다. 본 실시예에서는, 유리 기판, 석영 기판 또는 플라스틱 필름을 포함하는 플라스틱 기판의 양측에 탄소막, 바람직하게는, DLC 막을 형성하여 된 커버재(4510)가 사용된다.
본 실시예는 실시예 1∼7 및 실시예 12와 자유롭게 조합될 수 있다.
[실시예 14]
본 발명을 적용하여 형성된 CMOS 회로 및 화소부는 걱종 전기광학 장치(액티브 매트릭스형 액정 표시장치, 액티브 매트릭스형 EC 표시장치 또는 액티브 매트릭스형 발광장치)에 적용될 수 있다. 즉, 본 발명은 이러한 전기광학 장치가 표시부에 설치되는 전자장치 모두에 실시될 수 있다.
이러한 전자장치의 예로서는, 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 장착형 디스플레이(고글형 디스플레이), 자동차 내비게이션 시스템, 카 스테레오, 퍼스널 컴퓨터 또는 휴대형 정보 단말기(예를 들어, 모바일 컴퓨터, 휴대 전화기 또는 전자 책)를 들 수 있다. 이들의 예를 도 17(A)∼도 17(F), 도 18(A)∼도 18(D) 및 도 19(A)∼도 19(C)에 나타낸다.
도 17(A)는 본체(3001), 화상 입력부(3002), 표시부(3003), 키보드(3004) 등을 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시부(3003)에 적용될 수 있다.
도 17(B)는 본체(3101), 표시부(3102), 음성 입력부(3103), 조작 스위치(3104), 배터리(3105), 수상부(3106) 등을 포함하는 비디오 카메라를 나타낸다. 본 발명은 표시부(3102)에 적용될 수 있다.
도 17(C)는 본체(3201), 카메라부(3202), 수상부(3203), 조작 스위치(3204), 표시부(3205) 등을 포함하는 모바일 컴퓨터를 나타낸다. 본 발명은 표시부(3205)에 적용될 수 있다.
도 17(D)는 본체(3301), 표시부(3302), 암(arm)부(3303) 등을 포함하는 고글형 디스플레이를 나타낸다. 본 발명은 표시부(3302)에 적용될 수 있다.
도 17(E)는 프로그램이 기록된 기록 매체(이하, 기록 매체라 칭함)를 사용하는 플레이어를 나타내고, 이 플레이어는 본체(3401), 표시부(3402), 스피커부(3403), 기록 매체(3404), 조작 스위치(3405) 등을 포함한다. 이 플레이어는 기록 매체로서 DVD(디지털 비디오 디스크), CD 등을 사용하고, 사용자가 음악, 영화, 게임 및 인터넷을 즐길 수 있게 한다. 본 발명은 표시부(3402)에 적용될 수 있다.
도 17(F)는 본체(3501), 표시부(3502), 접안부(3503), 조작 스위치(3504), 수상부(도시되지 않음) 등을 포함하는 디지털 카메라를 나타낸다. 본 발명은 표시부(3502)에 적용될 수 있다.
도 18(A)는 투사 장치(3601), 스크린(3602) 등을 포함하는 프론트형 프로젝터를 나타낸다. 본 발명은 투사 장치(3601)의 일부를 구성하는 액정 표시장치(3808) 및 다른 구동회로에 적용될 수 있다.
도 18(B)는 본체(3701), 투사 장치(3702), 미러(3703), 스크린(3704) 등을 포함하는 리어형 프로젝터를 나타낸다. 본 발명은 투사 장치(3702)의 일부를 구성하는 액정 표시장치(3808) 및 다른 구동회로에 적용될 수 있다.
도 18(C)는 도 18(A) 및 도 18(B)에 각각 도시된 투사 장치(3601, 3702)의 구성의 일 예를 나타낸다. 투사 장치(3601, 3702) 각각은 광원 광학계(3801), 미러(3802, 3804∼3806), 다이크로익 미러(3803), 프리즘(3807), 액정 표시장치(3808), 위상차 판(3809) 및 투사 광학계(3810)를 포함한다. 투사 광학계(3810)는 투사 렌즈를 포함하는 광학계로 구성되어 있다. 본 실시예는 3판식의 예를 나타내지만, 이 예에 한정되지 않고, 단판식이어도 좋다. 또한, 본 발명을 실시하는 자는 도 18(C)에 화살표로 나타낸 광로에 광학 렌즈, 편광 기능을 가지는 필름, 위상차를 조절하는 필름 또는 IR 필름과 같은 광학계를 적절히 배치할 수도 있다.
도 18(D)는 도 18(C)에 도시된 광원 광학계(3801)의 구조의 일 예를 나타낸다. 본 실시예에서는, 광원 광학계(3801)는 반사기(3811), 광원(3812), 렌즈 어레이(3813, 3814), 편광 변환 소자(3815) 및 집광 렌즈(3816)로 이루어져 있다. 도 18(D)에 도시된 광원 광학계는 일 예이고, 본 발명이 도시된 구조에 한정되지 않는다. 예를 들어, 본 발명을 실시하는 자는 광학 렌즈, 편광 기능을 가지는 필름, 위상차를 조절하는 필름 또는 IR 필름과 같은 광학계를 적절히 배치할 수도 있다.
도 18(A)∼도 18(D)에 도시된 프로젝터는 투과형 전기광학 장치를 사용하는 타입이고, 본 발명이 반사형 전기광학 장치 및 발광장치에 적용되는 예는 나타내지 않았다.
도 19(A)는 본체(3901), 음성 출력부(3902), 음성 입력부(3903), 표시부(3904), 조작 스위치(3905), 안테나(3906) 등을 포함하는 휴대 전화기를 나타낸다. 본 발명은 표시부(3904)에 적용될 수 있다.
도 19(B)는 본체(4001), 표시부(4002, 4003), 기억 매체(4004), 조작 스위치(4005), 안테나(4006) 등을 포함하는 휴대형 책(전자 책)을 나타낸다. 본 발명은 표시부(4002, 4003)에 적용될 수 있다.
도 19(C)는 본체(401), 지지대(4102), 표시부(4103) 등을 포함하는 디스플레이를 나타낸다. 본 발명은 표시부(4103)에 적용될 수 있다. 본 발명은 대화면 디스플레이에 특히 유리하고, 대각선 길이가 10 인치 이상(특히, 30 인치 이상)인 디스플레이에 유리하다.
상기로부터 명백한 바와 같이, 본 발명의 적용 범위는 매우 넓고, 본 발명은 모든 범위의 전자장치에 적용될 수 있다. 본 발명에 따른 전자장치는 실시예 1∼13 중의 임의의 것의 조합으로 된 구성을 사용하여 실현될 수 있다.
삭제
본 발명에 따르면, 이동도가 높은 TFT를 제조할 수 있다. 또한, 고정세한 액티브 매트릭스형 액정 표시장치 및 발광장치로 대표되는 반도체장치의 동작 특성 및 신뢰성이 향상될 수 있다.

Claims (77)

  1. 레이저광 조사에 의해 비정질 반도체막을 결정화하여, 휨(warp)을 가지는 결정성 반도체막을 형성하는 공정;
    상기 결정성 반도체막에 가열처리를 행하여 상기 휨을 완화시키는 공정; 및
    상기 가열처리 후의 상기 결정성 반도체막을 에칭하여 결정성 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  2. 레이저광 조사에 의해 비정질 반도체막을 결정화하여, 휨을 가지는 결정성 반도체막을 형성하는 공정;
    상기 결정성 반도체막을 에칭하여 결정성 반도체층을 형성하는 공정; 및
    상기 결정성 반도체층에 가열처리를 행하여 상기 휨을 완화시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  3. 레이저광 조사에 의해 비정질 반도체막을 결정화하여, 휨을 가지는 결정성 반도체막을 형성하는 공정; 및
    상기 결정성 반도체막에 500℃ 이상의 온도로의 가열처리를 행하여 상기 휨을 완화시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  4. 비정질 반도체막에 금속 원소를 첨가하는 공정;
    상기 비정질 반도체막에 제1 가열처리를 행하여 제1 결정성 반도체막을 형성하는 공정;
    상기 제1 결정성 반도체막에 레이저광을 조사하여, 휨을 가지는 제2 결정성 반도체막을 형성하는 공정; 및
    상기 제2 결정성 반도체막에 상기 제1 가열처리보다 높은 온도로 제2 가열처리를 행하여 상기 휨을 완화시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  5. 비정질 반도체막에 금속 원소를 첨가하는 공정;
    상기 비정질 반도체막에 제1 가열처리를 행하여 제1 결정성 반도체막을 형성하는 공정;
    상기 제1 결정성 반도체막에 레이저광을 조사하여, 휨을 가지는 제2 결정성 반도체막을 형성하는 공정;
    상기 제2 결정성 반도체막에 상기 제1 가열처리보다 높은 온도로 제2 가열처리를 행하여 상기 휨을 완화시키는 공정; 및
    상기 제2 가열처리 후의 상기 제2 결정성 반도체막을 에칭하여 결정성 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  6. 비정질 반도체막에 금속 원소를 첨가하는 공정;
    상기 비정질 반도체막에 제1 가열처리를 행하여 제1 결정성 반도체막을 형성하는 공정;
    상기 제1 결정성 반도체막에 레이저광을 조사하여, 휨을 가지는 제2 결정성 반도체막을 형성하는 공정;
    상기 제2 결정성 반도체막을 에칭하여 결정성 반도체층을 형성하는 공정; 및
    상기 결정성 반도체층에 상기 제1 가열처리보다 높은 온도로 제2 가열처리를 행하여 상기 휨을 완화시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  7. 제 1 항에 있어서, 상기 결정성 반도체막이 500℃ 이상의 온도로 가열되는 것을 특징으로 하는 반도체장치 제작방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 가열처리에서 어닐 노가 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 가열처리에서 램프 광이 조사되는 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 1 항 또는 제 3 항에 있어서, 상기 결정성 반도체막이 상기 가열처리에서 1∼30분간 가열되는 것을 특징으로 하는 반도체장치 제작방법.
  11. 제 9 항에 있어서, 상기 램프 광이, 기판의 상방 또는 하방 또는 기판의 상방과 하방으로부터 조사되는 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 9 항에 있어서, 상기 램프 광이, 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 및 고압 수은 램프로 이루어진 군에서 선택되는 적어도 하나로부터 조사되는 것을 특징으로 하는 반도체장치 제작방법.
  13. 제 9 항에 있어서, 상기 램프 광이 30∼300℃/분의 승온 속도 또는 강온 속도로 조사되는 것을 특징으로 하는 반도체장치 제작방법.
  14. 제 4 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서, 상기 제2 가열처리에서 어닐 노가 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  15. 제 4 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서, 상기 제2 가열처리에서 램프 광이 조사되는 것을 특징으로 하는 반도체장치 제작방법.
  16. 제 4 항 또는 제 5 항에 있어서, 상기 제2 결정성 반도체막이 상기 제2 가열처리에서 1∼30분간 가열되는 것을 특징으로 하는 반도체장치 제작방법.
  17. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 레이저광이, 펄스 발진형 엑시머 레이저, 펄스 발진형 YAG 레이저, 펄스 발진형 YVO4 레이저, 펄스 발진형 YAlO3 레이저, 펄스 발진형 YLF 레이저, 연속 발광형 엑시머 레이저, 연속 발광형 YAG 레이저, 연속 발광형 YVO4, 연속 발광형 YAlO3 레이저, 및 연속 발광형 YLF 레이저로 이루어진 군에서 선택되는 레이저인 것을 특징으로 하는 반도체장치 제작방법.
  18. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 레이저광은, 조사면에서의 형상이 직사각형 및 선형으로 이루어진 군에서 선택되는 적어도 하나를 가지는 것을 것을 특징으로 하는 반도체장치 제작방법.
  19. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 비정질 반도체막이 스퍼터링법과 LPCVD법으로 이루어진 군에서 선택되는 적어도 하나의 방법에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  20. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 비정질 반도체막이 400℃ 이상의 온도에서 플라즈마 CVD법에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  21. 제 4 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서, 상기 금속 원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag, Au, Sn 및 Sb로 이루어진 군에서 선택되는 적어도 하나의 원소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 반도체장치가, 퍼스널 컴퓨터, 비디오 카메라, 모바일 컴퓨터, 고글형 디스플레이, 기록 매체를 사용하는 플레이어, 디지털 카메라, 프론트형 프로젝터, 리어형 프로젝터, 휴대 전화기, 전자 책 및 디스플레이로 이루어진 군에서 선택되는 장치인 것을 특징으로 하는 반도체장치 제작방법.
  23. 제 6 항에 있어서, 상기 결정성 반도체층이 상기 제2 가열처리에서 1∼30분간 가열되는 것을 특징으로 하는 반도체장치 제작방법.
  24. 제 2 항에 있어서, 상기 결정성 반도체층이 500℃ 이상의 온도로 가열되는 것을 특징으로 하는 반도체장치 제작방법.
  25. 제 2 항에 있어서, 상기 결정성 반도체층이 상기 가열처리에서 1∼30분간 가열되는 것을 특징으로 하는 반도체장치 제작방법.
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