JP4026182B2 - 半導体装置の製造方法、および電子機器の製造方法 - Google Patents

半導体装置の製造方法、および電子機器の製造方法 Download PDF

Info

Publication number
JP4026182B2
JP4026182B2 JP53238296A JP53238296A JP4026182B2 JP 4026182 B2 JP4026182 B2 JP 4026182B2 JP 53238296 A JP53238296 A JP 53238296A JP 53238296 A JP53238296 A JP 53238296A JP 4026182 B2 JP4026182 B2 JP 4026182B2
Authority
JP
Japan
Prior art keywords
heat treatment
seconds
semiconductor film
manufacturing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP53238296A
Other languages
English (en)
Inventor
光敏 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Application granted granted Critical
Publication of JP4026182B2 publication Critical patent/JP4026182B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H01L31/1864—Annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02466—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02477—Selenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • H01L31/0392—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including thin films deposited on metallic or insulating substrates ; characterised by specific substrate materials or substrate features or by the presence of intermediate layers, e.g. barrier layers, on the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Photovoltaic Devices (AREA)

Description

技術分野
本発明は結晶性半導体膜の形成方法、及びこれら結晶性半導体膜を利用して居る薄膜トランジス、アクティブマトリクス型液晶装置、太陽電池の製造方法に関する。
背景技術
多結晶シリコン等の半導体膜は薄膜トランジスタ（以下本願明細書中ではＴＦＴと称する）や太陽電池に広く利用されて居る。これら半導体装置の性能はひとえにその半導体装置の能動部を構成する半導体膜の良否に強く依存して居る。云うまでもなく高品質の半導体膜が得られれば、それに応じた高性能の半導体装置が得られるので有る。例えば液晶表示装置などに用いられている多結晶シリコン薄膜トランジスタ（Ｐｏｌｙ−Ｓｉ ＴＦＴ）では多結晶シリコン（ｐｏｌｙ−Ｓｉ）の膜質が優れて居る程高速スイッチング動作する良好なＴＦＴが得られる。又光の吸収効率に大差がなければ結晶化率が高い半導体膜を用いた太陽電池程高いエネルギー変換効率が得られる。この様に高品質の結晶性半導体膜は多くの産業分野に渡って強く求められている。
然るに斯様な高品質半導体膜の形成は一般に可成困難で有り、しかも大きな制約下に有る。ＴＦＴの分野では工程最高温度が１０００℃程度の高温プロセスにてトランジスタを作成する事で移動度の比較的高い多結晶シリコン膜を形成して居る。この為半導体膜や半導体装置を作成し得る基板に対してはその基板が高温の熱工程に耐え得る耐熱性を有するとの制約が生じて居る。こうして昨今のｐｏｌｙ−Ｓｉ ＴＦＴは総て皆高価で小さい石英ガラス基板上に作成されて居る。同じ理由で太陽電池には通常非晶質シリコン（ａ−Ｓｉ）が用いられて居る。
この様な状況を背景にとして、出来るだけ低温で高品質半導体膜を形成する方法が各種研究されて居る。その第一の方法としては固相成長法が知られて居る。これは基板上にａ−Ｓｉ膜を形成した後、このシリコン膜に対して６００℃程度の温度にて十時間程度以上の熱処理を施し、先のａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜へと改質する物で有る。第二の方法としてはレーザー結晶化法が認められて居る。この方法ではまずａ−Ｓｉ膜を堆積し、その後ａ−Ｓｉ膜にレーザー光を照射してシリコン膜の結晶化を進めるので有る。
しかしながら従来技術の第一の方法（固相成長法）では十数時間と云う長時間の熱処理が必要で有り、生産性が極めて悪いとの課題がある。又この方法では基板全体が長時間加熱されて居る事に起因して、基板の熱変形が大きな問題と化し実質的に安価な大型ガラス基板を使用し得ないとの課題が生じている。従来技術の第二の方法（レーザー結晶化法）にはレーザー照射エネルギーが低ければ結晶化が進まず、一方高ければ半導体膜に損傷が入り、いずれの照射条件に於いても満足の行く高品質結晶化膜が得られないとの課題が有る。更にレーザー照射毎の結晶性のばらつきが大きいとの課題も知られている。その結果これらの半導体膜を例えばＴＦＴに適応しても良好なトランジスタ特性は得られないので有る。
そこで従来技術の第二の方法（レーザー結晶化法）と第一の方法の変形（炉熱処理）とを組み合わせて行なう第三の方法が検討されて居る。これは半導体膜のレーザー結晶化が行われた後、熱処理温度を固相成長法よりも低めに設定し（４５０℃程度から５５０℃程度）、又その処理時間も短めとして（１時間から５時間程度）半導体膜に熱処理を施す物で有る。しかしながらかかる方法でも本質的に第一の方法が抱えるのと同じ課題を有して居る。即ち仮令熱処理温度を４５０℃程度に抑えたとしても、数時間程度以上にも渡る熱処理が必要で有るが故、生産性が悪く然も基板の熱歪みが無視し得ないので有る。
そこで本発明は上述の諸課題の解決を目指し、その目的は基板に大きな熱ストレスを加える事無く、且つ高い生産性をもって高品質な結晶性半導体膜を形成する方法、並びにこの方法を利用て高性能な薄膜トランジスタや太陽電池の製造方法を提供する事に有る。
発明の開示
上記課題を解決する為に本発明は基板上に結晶性半導体膜を形成する方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜の一部を溶融結晶化させる処理を繰り返し行なう事で該半導体膜を結晶化させる第１のアニール工程と、該結晶化された半導体膜に急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）を施す第２のアニール工程とを有することを特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に結晶性半導体膜を形成する方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜に急速熱処理を施す第２のアニール工程とを有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に結晶性半導体膜を形成する方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的な高エネルギー光照射を繰り返し行なう第１のアニール工程と、該高エネルギー光照射された半導体膜に急速熱処理を施す第２のアニール工程とを有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅＸＰ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る薄膜トランジスタの製造方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜の一部を溶融結晶化させる処理を繰り返し行なう事で該半導体膜を結晶化させる第１のアニール工程と、該結晶化された半導体膜に急速熱処理を施す第２のアニール工程とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る薄膜トランジスタの製造方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜に急速熱処理を施す第２のアニール工程とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る薄膜トランジスタの製造方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的な高エネルギー光照射を繰り返し行なう第１のアニール工程と、該高エネルギー光照射された半導体膜に急速熱処理を施す第２のアニール工程とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜の一部を溶融結晶化させる処理を繰り返し行なう事で該半導体膜を結晶化させる第１のアニール工程と、該結晶化された半導体膜に急速熱処理を施す第２のアニール工程、とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜に急速熱処理を施す第２のアニール工程とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒）＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、基板上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的な高エネルギー光照射を繰り返し行なう第１のアニール工程と、該高エネルギー光照射された半導体膜に急速熱処理を施す第２のアニール工程とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。又直上の２式を満たす時には基板はガラスで有り、熱処理温度Ｔは該ガラス基板の歪点以下で有る事をも特徴とする。更に熱処理時間ｔが３００秒以下で有る事を特徴とし、これが１８０秒以下で有る事をも特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、基板上に第１導電型不純物拡散源を形成する工程と、該第１導電型不純物拡散源上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜表面に第２導電型不純物拡散源を形成する工程と該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜に急速熱処理を施す第２のアニール工程、とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
５×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜表面に第２導電型不純物拡散源を形成する工程と該第２導電型不純物拡散源を形成された半導体膜に急速熱処理を施す第２のアニール工程、とを少なくとも含有する事を特徴とする。ここで前記半導体膜堆積工程にて堆積される半導体膜が第１導電型半導体膜と略真性の半導体膜の積層膜で有る事をも特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、基板上に第１導電型不純物拡散源を形成する工程と、該第１導電型不純物拡散源上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜表面に第２導電型不純物拡散源を形成する工程と該第２導電型不純物拡散源が形成された半導体膜に急速熱処理を施す第２のアニール工程、とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜表面に第２導電型半導体膜を堆積する工程と該第２導電型半導体膜を堆積された半導体膜に急速熱処理を施す第２のアニール工程、とを少なくとも含有する事を特徴とする。ここで前記半導体膜堆積工程にて堆積される半導体膜が第１導電型半導体膜と略真性の半導体膜の積層膜で有る事をも特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。
又本発明は基板上に形成された半導体膜を利用して居る太陽電池の製造方法に於いて、基板上に第１導電型不純物拡散源を形成する工程と、該第１導電型不純物拡散源上に半導体膜を堆積する半導体膜堆積工程と、該半導体膜に部分的なレーザー光照射を繰り返し行なう第１のアニール工程と、該レーザー光照射された半導体膜表面に第２導電型半導体膜を堆積する工程と該第２導電型半導体膜が形成された半導体膜に急速熱処理を施す第２のアニール工程、とを少なくとも含有する事を特徴とする。この際前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
（ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ）
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 4.63×10-14〔秒〕
の関係を満たす事を特徴とする。或いは
1.72×10-21〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。或いは
5×10-18〔秒〕＜ ｔ・ｅｘｐ（−ε／ｋＴ） ＜ 1.09×10-15〔秒〕
の関係を満たす事を特徴とする。
又本発明は、薄膜トランジスタを有するアクティブマトリクス型液晶装置において、上記記載の薄膜トランジスタの製造方法により製造された基板を有することを特徴とする。
以下図面を参照しながら本発明の基礎原理並びに形態を詳述する。
（１．本願発明の基礎原理）
本発明ではガラス等の基板上にシリコン膜に代表される半導体膜を堆積した後、基板面積に比較して遙かに小さい面積で有る半導体膜の一部にレーザー光や高エネルギー光を繰り返して照射する（第１のアニール工程）。これらの光照射やエネルギービーム照射等のエネルギー供給に依り半導体膜の結晶化が進む。供給されるエネルギーが十分高ければ、その照射部分で半導体膜は部分的に溶融した後に冷却固化過程を経て結晶化する。（この現象を本願では溶融結晶化と称す。）これに対して供給エネルギーが溶融結晶化させるのに十分で無くとも、或程度高いエネルギーで有れば数秒程度未満の極短時間内に固相で結晶化が進む事も有る。（極短時間固相成長法：ＶＳＴ−ＳＰＣ法と称する。）何れの結晶化方法に於いても結晶化終了後の半導体膜は完全な結晶状態に有る訳では無い。即ち結晶粒と結晶粒の間にまだ多量の非晶質成分が残っていたり（不完全結晶化、結晶化率が低い）、結晶粒内の各半導体構成原子（例えばＳｉ原子）が結晶の格子点から僅かにずれて存在して居たり（内部応力が強い、結晶粒内に不対結合対（ダングリングボンド）が存在する）、或いは結晶粒と結晶粒の間の粒界が不規則に乱れて居たりする（不規則粒界を形成して居る）ので有る。結晶化率の低い不完全結晶化は基本的にエネルギー不足に起因し、ＶＳＴ−ＳＰＣ法等で発生し易い。この場合電気的等価回路は結晶成分と非晶質成分との直列結合とみなせる為、非晶質成分の電気特性（キャリアーの寿命や移動度）が全体の電気特性を律即する事に成る。非晶質成分が多ければ多い程電気特性は非晶質のそれに近づき、結晶化半導体膜としては不満足な物と化すので有る。二番目の原子の格子点からのずれは急激に冷却固化される溶融結晶化に生じ易い。通常のレーザー光照射に依る溶融結晶化ではその冷却固化過程の継続時間はせいぜい１００ｎｓ程度から１μｓ程度で有る。斯様に短時間なる結晶化では原子が正しい格子位置に着かずともその状態が固定化されて仕舞うので有る。この様な半導体膜では正格子位置から大きくずれた原子は不対結合対を有する事と成り、エネルギーバンドダイヤグラムの禁制帯中央付近に捕獲準位（深い準位）を作るに至る。一方正格子位置から僅かにずれた原子で有っても潜在的不対結合対と化し、禁制帯中の伝導帯や価電子帯に近い所に捕獲準位（浅い準位）を形成するので有る。従ってこの様な半導体膜では本来自由で有るべき電子や正孔がこれらの準位に捕獲される為、実質的なキャリアー（伝導帯の電子や価電子帯の正孔）濃度が減少して仕舞う。更にキャリアーのずれた原子に依る散乱が生ずる為移動度等の低下も余儀なくされるので有る。三番目の不規則粒界は溶融結晶化法でもＶＳＴ−ＳＰＣ法でも、どちらに対してもしばしば観測される。多結晶膜の結晶粒界は主として、ここに述べた不規則粒界と対応粒界の二者に分類される。不規則粒界とはその名が示す通り粒界に規則性は全く見られず、三配位欠陥（ダングリングボンド）や五配位欠陥（フローティングボンド）が存在したり、酸素等の不純物元素が析出したりして居る。従って不規則粒界は深い準位も浅い準位も容易に且つ多量に形成し、粒界ポテンシャルも高くなって居る。これに対して対応粒界は二次元の周期性を有する比較的綺麗な粒界で、ダングリングボンドが再配列して五員環や七員環の集合体が粒界を形成して居る。（従って粒界にダングリングボンドは少ない。）この為禁制帯内に深い準位は形成されず、粒界ポテンシャルも低くなって居る。多結晶体では避け得ぬ粒界にもこの様に良い粒界（対応粒界）と悪い粒界（不規則粒界）が存在するので有る。レーザー光や高エネルギー光照射に依る溶融結晶化法やＶＳＴ−ＳＰＣ法で得られた結晶化膜はそれだけではこれら三種類の問題（不完全結晶化、正格子点からのずれ、不規則粒界）を多かれ少なかれ内包して居るが故、良質の半導体膜とは成り得ないので有る。そこで本発明は第１のアニール工程が終了した後に急速熱処理（ＲＴＡ）を施して上述の三種類の問題を解決し、高品質半導体膜を得るので有る（第２のアニール工程）。
急速熱処理に代表される第２のアニール工程とレーザー照射などの第１のアニール工程の共通点は処理面積（第１のアニール工程ではレーザー光や高エネルギー光などが照射されて居る部分の面積、凡基板面積の１％程度未満。第２のアニール工程ではＲＴＡ光が照射されて居る部分の面積、凡基板面積の５％程度未満。）が両者ともに基板面積に比べて充分小さく、その処理時間（半導体膜中の一点が一度に連続して処理されてる期間、第１のアニールでは１０ｎｓ程度から１０ｍｓ程度、第２のアニールでは１００ｍｓ程度から３００ｓ程度）も長くとも数分程度以内と短い点で有る。斯様な構成を成す事で基板全体に掛かる熱ストレスを最小と出来、その結果安価な汎用ガラス基板の使用が実現する訳で有る。しかも斯くした短時間工程は生産性をも容易に向上させて居る。第１のアニール工程及び第２のアニール工程の処理面積が共に基板面積の５％程度未満で有れば、基板として安価な汎用ガラス基板を用いてもこれら２回の熱処理後の基板の歪みを無視し得る程度に小さく止められる。これに対して第２のアニール工程と第１のアニール工程の相違点は第２のアニール工程の処理面積が第１のアニール工程の処理面積よりも広く、第２のアニール工程の処理時間は第１のアニール工程の処理時間よりも長く、第２のアニール工程の最高処理温度（４００℃程度から１０００℃程度）は第１のアニール工程の最高処理温度（１０００℃程度から１５００℃程度以上）よりも低い点に有る。第２のアニール工程では既に半導体膜の結晶化が不完全とは云え大方済んで居る。実際の所、第２のアニール工程前に残って居る非晶質成分は結晶粒に囲まれた僅かな領域でしかない。従ってそれ程強い熱環境下でなくとも結晶化率は改善され得るので有る。加えてそもそも固相での結晶成長に長時間が費やされるのは結晶核の発生が遅い事に所以する。結晶の成長速度自体は比較的速いので有る。第２のアニール工程時には非晶質成分を囲む結晶粒表面が結晶成長面と成る。この結晶成長面は第２のアニール処理工程中に速やかに前進し得るから第２のアニール工程では第１のアニール工程の様な高温を要せずとも、不完全結晶化の問題が解決されるので有る。至って冷却過程で前述の正格子点からのずれの問題が生ずるので、この問題を解決する為には第２のアニール工程の温度の方が第１のアニール工程の温度よりも低い事が求められるので有る。前述の如く結晶粒内欠陥や正格子点からのずれ（強い内部応力）と云った問題は急速な冷却固化過程がその一因と成って居る。従ってこの問題は第１のアニールよりも低い温度でゆっくりと長時間の熱処理を施してやる事で解決される。斯様な熱工程により正格子点からずれた原子が熱的に活性化されて、正格子点に戻るからで有る。更に第１のアニール処理面積よりも広い面積が第２のアニールで処理される事により、結晶化直後の半導体膜中の各点で異なった応力（正負の大きい値）が広い面積で平均化されて応力緩和（正負の大きい値が殆どゼロになる）が効果的に達せられるので有る。第２のアニール処理面積が第１のアニール処理面積よりも広い事は、言わば結晶化時の局所ストレスを広い範囲に渡って均一に解放する事を意味して居るので有る。斯様な局所ストレス解放は第１アニール処理面積の２０倍程度以上の処理面積で第２のアニール工程を行うと効果的になされる。不規則粒界が再配列して対応粒界に変化するには或程度の温度が必要とされるが、本願発明ではこの問題は第２のアニール時間を比較的長く取る事で解決して居る。更に第２のアニール処理中に第１のアニール時に生成された微小結晶粒が再度結晶化し、より大きな結晶粒へと成長する。微小結晶粒が減少すれば結晶粒界の総計も減少し、それだけ結晶粒界の悪影響も排除される訳で有る。この様に本願発明では第１のアニールで得られた結晶化膜の様々な問題点をＲＡＴを適応した第２のアニールで解決し、高品質半導体膜を得て居るので有る。
（２．基板から半導体膜堆積迄）
本願発明の構成要件の内で基板と下地保護膜、及び半導体膜堆積迄を説明する。本発明を適応し得る基板としては金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ2Ｏ3）や窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明乃至は非透明絶縁性物質、シリコンウェーハー等の半導体物質、並びにそれを加工したＬＳＩ基板等が可能で有る。半導体膜は基板上に直接又は下地保護膜や下部電極等を介して堆積する。下地保護膜の一例としては酸化硅素膜（ＳｉＯx：０＜ｘ≦２）や窒化硅素膜（Ｓｉ3Ｎx：０＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなどの薄膜半導体装置を通常のガラス基板上に作成する場合の様な半導体膜への不純物制御が重要で有る時、ガラス基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体膜中に混入せぬ様に下地保護膜を形成した後に半導体膜を堆積する事が好ましい。同じ事情は各種セラミック材料を基板として用いる場合にも通ずる。下地保護膜はセラミック中に添加されている焼結助材原料などの不純物が半導体部に拡散及び混入するのを防止するので有る。金属材料などの導電性材料を基板として用い、且つ半導体膜が金属基板と電気的に絶縁されておらねばなぬ場合には、絶縁性を確保する為に当然下地保護膜は必要不可欠で有る。更に半導体基板やＬＳＩ素子上に半導体膜を形成する時にはトランジスタ間や配線間の層間絶縁膜が同時に下地保護膜でも有る。
下地保護膜はまず基板を純水やアルコールなどの有機溶剤にて洗浄した後、基板上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッター法等で形成する。下地保護膜として酸化硅素膜を用いる場合、常圧化学気相堆積法では基板温度を２５０℃程度から４５０℃程度としてモノシラン（ＳｉＨ4）や酸素を原料として堆積し得る。プラズマ化学気相堆積法やスパッター法では基板温度は室温から４００℃程度で有る。下地保護膜の膜厚は基板からの不純物元素の拡散と混入を防ぐのに十分な厚さが必要で、その値は最小で１０００オングストローム程度以上である。ロット間や基板間のばらつきを考慮すると２０００オングストローム程度以上が好ましく、３０００オングストローム程度あれば保護膜としての機能を十分に果たし得る。下地保護膜がＩＣ素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４０００オングストロームから６０００オングストローム程度の膜厚となる。絶縁膜が余りにも厚くなると絶縁膜にストレスに起因するクラックが生ずる。その為最大膜厚は２μｍ程度が好ましい。生産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度が上限で有る。
次に半導体膜について説明する。本発明が適用される半導体膜としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の他に、シリコン・ゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１）やシリコン・カーバイド（ＳｉxＣ1-x：０＜ｘ＜１）やゲルマニウム・カーバイド（ＧｅxＣ1-x：０＜ｘ＜１）等の四族元素複合体の半導体膜、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物半導体膜、またはカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物半導体膜等が有る。或いはシリコン・ゲルマニウム・ガリウム・ヒ素（ＳｉxＧｅyＧａzＡｓz：ｘ＋ｙ＋ｚ＝１）と云った更なる複合化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体膜に対しても本発明は適応可能である。これら半導体膜はＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはスパッター法等や蒸着法等のＰＶＤ法で形成する。半導体膜として硅素膜を用いる場合、ＬＰＣＶＤ法では基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ2Ｈ6）などを原料として堆積し得る。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ4）などを原料として基板温度が１００℃程度から５００℃程度で堆積可能で有る。スパッター法を用いる時には基板温度は室温から４００℃程度で有る。この様に堆積された半導体膜の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、微結晶質、或いは多結晶質等様々な状態が有るが、本願発明に有っては以後の工程でこれら半導体膜が結晶化される為、初期状態はいずれの状態で有っても構わない。尚本願明細書中では非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めて総て結晶化と呼ぶ。半導体膜の膜厚はそれをＴＦＴに用いる時には２０ｎｍ程度から５００ｎｍ程度が適している。次工程の第１のアニールにレーザー照射に依る溶融結晶化を用いるとレーザー種に依っては（例えばＫｒＦ：２４８ｎｍやＸｅＣｌ：３０８ｎｍと云った短波長レーザー）半導体膜表層の１００ｎｍ程度しか結晶化しない場合が有る。又ＨｅＮｅ（６３２．８ｎｍ）の様な比較的長波長のレーザーを用いても４００ｎｍ程度以上の膜厚を有する半導体膜（特にシリコン膜）の厚さ方向全体に渡って結晶化させるのは困難で有る。しかしながら本願発明では第２のアニール処理で未結晶化部分の結晶化を進める事が可能な為５００ｎｍ程度、或いは太陽電池に利用する時の様に数μｍ（１μｍ程度から５μｍ程度）の厚い半導体膜をも利用出来るので有る。そうした意味では本願発明は汎用性の高い短波長（Ａｒ主線：５１４．５ｎｍ程度以下の波長）レーザーを用いても厚い（２００ｎｍ程度以上）半導体膜を完璧に結晶化させ得ると言えよう。
（３．第１のアニール工程）
次に前章で得られた半導体膜に第１のアニール処理を施して結晶化させる方法について説明する。本願発明で殊の外有用な第１のアニール処理はレーザー光や高エネルギー光を照射して半導体膜の溶融結晶化やＶＳＴ−ＳＰＣを行う方法で有る。ここではまずキセノン・クロライド（ＸｅＣｌ）のエキシマ・レーザー（波長３０８ｎｍ）を例としてレーザー照射方法を述べる。レーザーパルスの強度半値幅（即ち第１のアニール処理時間）は１０ｎｓ程度から５００ｎｓ程度の短時間で有る。レーザー照射は基板を室温（２５℃）程度から４００℃程度の間とし、空気中乃至は背景真空度が１０-4Ｔｏｒｒ程度から１０-9Ｔｏｒｒ程度の真空中、或いは水素や微量のモノシラン等を含有している還元性雰囲気、ヘリウムやアルゴン等の不活性雰囲気下にて行う。レーザー照射の一回の照射面積は５ｍｍ□程度から２０ｍｍ□程度の正方形状で有り（例えば８ｍｍ□）、各照射毎に照射領域を１％程度から９９％程度ずらして行く（例えば５０％：先の例では４ｍｍ）。最初に水平方向（Ｙ方向）に走査した後、次に垂直方向（Ｘ方向）に適当量ずらせて、再び水平方向に所定量ずつずらせて走査し、以後この走査を繰り返して基板全面に第一回目のレーザー照射を行う。この第一回目のレーザー照射エネルギー密度は５０ｍＪ／ｃｍ2程度から６００ｍＪ／ｃｍ2程度の間が好ましい。第一回目のレーザー照射が終了した後、必要に応じて第二回目のレーザー照射を全面に施す。第二回目のレーザー照射を行う場合、そのエネルギー密度は一回目より高い値が好ましく、１００ｍＪ／ｃｍ2程度から１０００ｍＪ／ｃｍ2程度の間としても良い。走査方法は第一回目のレーザー照射と同じで正方形状の照射領域をＹ方向とＸ方向に適当量ずらせて走査する。更に必要に応じてエネルギー密度をより高くした第三回目或いは第四回目のレーザー照射を行う事も可能で有る。こうした多段階レーザー照射法を用いるとレーザー照射領域端部に起因するばらつきを完全に消失させる事が可能に成る。多段階レーザー照射の各回目の照射に限らず通常の一段階照射でも、レーザー照射は総て半導体膜に損傷が入らぬエネルギー密度で行う。これ以外にも照射領域形状を幅１００μｍ程度以上で長さが数１０ｃｍ程度のライン状とし、このライン状レーザー光を走査して結晶化を進めても良い。この場合各照射毎のビームの幅方向の重なりはビーム幅の５％程度から９５％程度とする。ビーム幅が１００μｍでビーム毎の重なり量が９０％で有れば、一回の照射毎にビームは１０μｍ進むので同一点は１０回のレーザー照射を受ける事と成る。通常半導体膜を基板全体で均一に結晶化させるには少なくとも５回程度以上のレーザー照射が望まれるので、照射毎のビームの重なり量は８０％程度以上が求められる。高い結晶性の多結晶膜を確実に得るには同一点が１０回程度から３０回程度の照射が行われる様に重なり量を９０％程度から９７％程度へと調整するのが好ましい。ここ迄レーザー光源としてＸｅＣｌエキシマ・レーザーを例として説明して来たが、半導体膜の同一地点に於ける、レーザー照射時間が１０ｍｓ程度以内で有り、且つ基板の一部分のみを照射するので有れば、連続発振レーザーを含め、レーザー発振源には囚らわれない。例えばＡｒＦエキシマ・レーザーや、ＸｅＦエキシマ・レーザー、ＫｒＦエキシマ・レーザー、ＹＡＧレーザー、炭酸ガスレーザー、Ａｒレーザー、色素レーザー等の各種レーザーを用いても良い。
次に高エネルギー光照射方法を図９を参照して説明する。高エネルギー光はレーザーの様に位相が揃って居る光では無いが、光学系（レンズ）で集光する事で光のエネルギー密度を高くした物で有る。高エネルギー光が基板上に堆積された半導体膜を連続的又は非連続的に繰り返し走査して半導体膜を溶融結晶化或いはＶＳＴ−ＳＰＣ結晶化させるので有る。高エネルギー光照射装置５０はアークランプやタングステンランプ等の光源５１とその周辺に設けられた反射板５２、集光レンズや光成形レンズ及び光走査系などの光学系５３等から構成される。光源５１から発した光は反射板５２に依り一次成形され、エネルギー密度が高まった一次収束光５５と成る。この一次収束光は光学系５３に依って更に高エネルギー密度を有する様に成形され、又同時に走査機能をも有して走査集束光５６と化し、基板６０上に堆積されて居る半導体膜６１を照射する。半導体膜上の同一点の処理時間は走査方向の照射領域長と走査速度で定まる。例えば照射領域が長さ（Ｙ方向長）が５０ｍｍで幅（Ｘ方向長）が５ｍｍの長方形状をなして居り、走査速度がＸ方向に５００ｍｍ／ｓで有るならば、処理時間は１０ｍｓと成る。照射領域の温度は光源に投入する電力と光の成形具合、及び処理時間で定まる。半導体膜の材質や膜厚に応じてこれらの値は適宜調整された上で高エネルギー光照射がなされるので有る。生産性を高める為には処理面積が１００ｍｍ2程度以上で有る事が望まれるが、基板への熱影響を最小とする為には５００ｍｍ2程度以下が求められる。又処理時間も主として熱影響の点より１０ｍｓ程度未満が望まれる。こうした結果、半導体膜６１では走査収束光５６が照射された領域のみが部分的に結晶化し、これを繰り返して半導体膜の所望の領域を走査すれば第１のアニール工程が完了するので有る。
（４．本願発明で用いた急速熱処理装置）
第１のアニール工程（第３章）を経て結晶化された半導体膜は第２のアニール工程を経る事で優良な結晶性半導体膜へと改質される。この改質をより効果的に実現するには第２のアニール工程に対して適切な処理条件を設定する必要が有る。これを分かり易く説明する為に、本章ではまず本願発明で用いた急速熱処理（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）装置の概要を説明する。
図２（ａ）は本願発明で用いたＲＴＡ装置の概略断面図で有る。この装置には基板１１の搬送方向（矢印Ｘの方向）の上流側から下流側に向かって、長さが３５ｃｍの第１予備加熱ゾーン２、長さが３５ｃｍの第２予備加熱ゾーン３、長さが２５ｃｍの第３予備加熱ゾーン４、アニールゾーン５、及びクーリングゾーン６が設けられている。第１乃至第３予備加熱ゾーン２〜４、およびクーリングゾーン６には基板搬送面の下側にヒータが配置されて居り、基板を所望の温度に加熱して居る。アニールゾーン５は搬送されてくる基板１１にエネルギー光を照射する為のアークランプ５Ａ、５Ｂと、そのアークランプ光を収束させる反射板５Ｃ、５Ｄが夫々上下に配置されている。収束されたアークランプ光は細長い帯形状をなして居る（図２（ｂ）参照）。基板１１に対するエネルギー光の照射領域は基板の搬送方向に対して凡そ１０ｍｍの幅を有する。基板１１が一定速度で搬送されるが故、その搬送速度に応じてＲＴＡ処理時間が定まる。例えば基板１１を１５ｍｍ／秒で搬送した時にはＲＴＡ処理時間は０．６６６７秒となる。本願ではＲＴＡ処理時間とか第２のアニール工程の処理時間との言葉をＲＴＡ光（エネルギー光）が照射されてる期間の時間との意味で用いて居る。ＲＴＡアニール温度は第１乃至第３予備加熱ゾーンの設定温度とアークランプ５Ａ、５Ｂの出力、及び基板搬送速度（即ちＲＴＡ処理時間）で定まる。本願でＲＴＡ処理温度或いは第２のアニール工程の温度と言った時、それはエネルギー光照射領域５Ｅの長手方向に於ける終端５Ｆの温度を意味する。本願で用いたＲＴＡ装置ではこの温度を赤外線温度計で測定し、熱処理工程の管理を行って居る。この温度はＲＴＡ処理中の最高温度にも相当する。実際基板１１上の或一点の温度プロフィールは図２（ｃ）の様な変化を示す。被処理基板が第１乃至第３予備加熱ゾーン２〜４を通過した後アニールゾーン５に入ると急速に基板温度は上昇し、アニールゾーン５の出口付近で温度ピークＰに達する。この最高温度が本願でのＲＴＡ処理温度で有る。その後基板がクーリングゾーン６に入ると基板温度は徐々に低下して行く。
さて斯様なＲＴＡ装置を用いると第２のアニール工程処理面積は基板面積に比べて十分小さくなる。例えば基板として３００ｍｍ×３００ｍｍの正方形を想定するとエネルギー光の照射領域が１０ｍｍ×３００ｍｍ（＝３０００ｍｍ2）で有る為、基板面積に対する熱処理面積の比は３．３％となる。又５５０ｍｍ×６５０ｍの基板では熱処理領域が１０ｍｍ×５５０ｍｍ（＝５５００ｍｍ2）で有り、その比は１．５％程度となる。その一方この第２のアニール工程処理面積は第１のアニール工程処理面積よりも十分大きい。前述した様にレーザー光の照射面積が２０ｍｍ2程度から４００ｍｍ2程度で有るし、高エネルギー光の照射面積も１００ｍｍ2程度から５００ｍｍ2程度だからで有る。こうして第１章に記載した本願発明の構成が実現されるので有る。
本願発明のＲＴＡ装置はその光源に半導体膜が光を吸収し易いアークランプ等を用いている。しかしながらこれらの光は当然透明基板では殆ど吸収されない。その為透明基板上に半導体膜を堆積し、半導体膜のパターニングを行った後にＲＴＡ処理を施すと、島状の半導体膜の密度に応じて半導体膜のＲＴＡ処理に依る処理温度が異なって仕舞う。本願発明では半導体膜を堆積した後で、且つこれら半導体膜のパターニングが行われる前に第１のアニール処理と第２のアニール処理を行う。斯くした構成を成す事で基板全面に渡って均一な膜質を有する結晶性半導体膜が得られるので有る。
（５．薄膜トランシスタの製造方法）
本願発明の第１は結晶性半導体膜の形成方法で有る。然るに結晶性半導体膜品質の良否はその半導体膜を用いて薄膜半導体装置の一種で有るＴＦＴを作成し、そのトランジスタ特性を通じて判断するのが最も簡便で有る。従って本章では本願発明に則する薄膜トランジスタの製造方法を図１と共に概観する。
本発明で用いられる基板及び下地保護膜に関しては第２章の説明に準ずるが、ここでは基板１１の一例として３００ｍｍ×３００ｍｍの正方形状汎用無アルカリガラスを用いる。まず基板１１上に常圧化学気相堆積法（ＡＰＣＶＤ法）やＰＥＣＶＤ法或いはスパッター法などで絶縁性物質で有る下地保護膜１２を形成する。ここでは基板温度を１５０℃としてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度の膜厚を有する酸化硅素膜を堆積する。次に後に薄膜トランジスタの能動層と化す真性シリコン膜等の半導体膜を堆積する。半導体膜形成も第２章に準ずる。半導体膜の厚みは６０ｎｍ程度で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、原料ガスで有るジシラン（Ｓｉ2Ｈ6）を２００ＳＣＣＭ流し、４２５℃の堆積温度で非晶質シリコン膜１３を堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の内部に複数枚（例えば１７枚）の基板を表側を下向きとして配置する。こうした後にターボ分子ポンプの運転を開始する。ターボ分子ポンプが定常回転に達した後、反応室内の温度を約１時間掛けて２５０℃から４２５℃の堆積温度に迄上昇させる。昇温開始後の最初の１０分間は反応室にガスを全く導入せず真空中で昇温を行ない、しかる後純度が９９．９９９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。この時の反応室内における平衡圧力は、３．０×１０-3Ｔｏｒｒで有る。堆積温度に到達した後、原料ガスであるジシラン（Ｓｉ2Ｈ6）を２００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流す。堆積開始直後の反応室内圧力は凡そ０．８５Ｔｏｒｒで有る。堆積の進行と共に反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒと成る。斯様に堆積したシリコン膜１３は基板の周辺部約７ｍｍを除いた２８６ｍｍ角の領域内に於いて、その膜厚変動は±５％以内で有る。
こうして得られた半導体膜は次に第１のアニール処理を施される。第１のアニール処理の詳細は第３章に準ずる。本例ではキセノン・クロライド（ＸｅＣｌ）のエキシマ・レーザー（波長：３０８ｎｍ）を照射する。レーザーパルスの強度半値幅（時間に対する半値幅）は４５ｎｓで有る。レーザー照射は基板１１を室温（２５℃）とし、不活性ガス雰囲気中（９９．９９９％Ａｒ、１気圧）で行なう。一回のレーザー照射面積は８ｍｍ角の正方形状で有り、各照射毎に照射領域を４ｍｍずつずらして縦横走査を繰り返して行く。１回目のレーザー照射エネルギー密度は１６０ｍＪ／ｃｍ2で有る。同様な照射方法を用いて２回目のレーザー照射を行い第１のアニール工程は終了する。２回目のエネルギー密度は２７０ｍＪ／ｃｍ2で有る。
第１のアニール処理終了後、半導体膜に対して第２のアニール処理を施す。第２のアニール工程は第４章で説明したＲＴＡ装置を用いて行い、その最適処理条件は次章以降に詳述する。こうして多結晶性半導体膜（多結晶シリコン膜）１３がガラス基板１１上に形成される（図１（ａ））。
次にこの半導体膜をフォトリソグラフィー技術を用いてパターニングし、後にトランジスタの能動層となる半導体膜１３を作成する。半導体膜形成後、ＣＶＤ法やＰＶＤ法などでゲート絶縁膜１４を形成する（図１（ｂ））。絶縁膜形成に当たり様々な製造方法が考えられるが、絶縁膜形成温度は３５０℃以下が好ましい。これはＭＯＳ界面やゲート絶縁膜の熱劣化を防ぐ為に重要で有る。同じ事は以下の総ての工程に対しても適用される。ゲート絶縁膜形成後の総ての工程温度は３５０℃以下に押さえられる事が好ましい。こうする事により高性能な薄膜半導体装置を容易に、且つ安定的に製造出来るからで有る。本例ではＥＣＲ−ＰＥＣＶＤ法で基板温度を１００℃として１２０ｎｍの酸化硅素膜を堆積する。
引き続いてゲート電極１５となる薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。通常はゲート電極とゲート配線は同一材料にて同一工程で作られる為、この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定で有る事が望まれる。本例では膜厚が６００ｎｍのタンタル薄膜をスパッタ法により形成する。タンタル薄膜を形成する際の基板温度は１８０℃で有り、スパッタガスとして窒素ガスを６．７％含むアルゴンガスを用いる。斯様に形成したタンタル薄膜は結晶構造がα構造と成って居り、その比抵抗は凡そ４０μΩｃｍで有る。ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域１６及びチャンネル領域１７を形成する（図１（ｃ））。この時ゲート電極がイオン注入のマスクと成って居るが故、チャンネルはゲート電極下のみに形成される自己整合構造と成る。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）等の注入不純物元素の水素化物を用いる。イオン打ち込み法では所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。前述の如くＭＯＳ界面やゲート絶縁膜を安定に保つ為には、イオン・ドーピング法にしろイオン打ち込み法にしろイオン注入時の基板温度は３５０℃以下で有る事が好ましい。一方注入不純物の活性化を３５０℃以下の低温にて常に安定的に行うには（本願ではこれを低温活性化と称する）、イオン注入時の基板温度は２００℃以上で有る事が望ましい。トランジスタのしきい値電圧を調整する為にチャンネル・ドープ行うとか、或いはＬＤＤ構造を作成すると云った様に低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板温度は２５０℃以上で有る事が必要と成る。この様に基板温度が高い状態でイオン注入を行うと、半導体膜のイオン注入に伴う結晶壊破の際に再結晶化も同時に生じ、結果としてイオン注入部の非晶質化を防ぐ事が出来るので有る。即ちイオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温で有っても注入イオンの活性化が可能に成る訳で有る。ＣＭＯＳ ＴＦＴを作成する時はポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。本例ではＮＭＯＳ形成を目指し、イオン・ドーピング装置を用いて、水素中に希釈された濃度５％のホスフィン（ＰＨ3）を加速電圧１００ｋｅＶで注入する。ＰＨ3 +やＨ2 +イオンを含むの全イオン注入量量は１×１０16ｃｍ-2で有る。
次に層間絶縁膜１８をＣＶＤ法或いはＰＶＤ法で形成する。本例ではＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ2−ＣＨ3）4）と酸素（Ｏ2）、水（Ｈ2Ｏ）を原料気体とし、希釈気体としてアルゴンを用いて基板表面温度３００℃で５００ｎｍの膜厚に成膜する。イオン注入と層間絶縁膜形成後、３５０℃程度以下の適当な熱環境下にて数十分から数時間の熱処理を施して注入イオンの活性化及び層間絶縁膜の焼き締めを行う。この熱処理温度は注入イオンを確実に活性化する為にも２５０℃程度以上が好ましい。又層間絶縁膜を効能的に焼き締めるには３００℃以上の温度が好ましい。通常ゲート絶縁膜と層間絶縁膜とではその膜品質が異なって居る。その為に層間絶縁膜形成後二つの絶縁膜にコンタクトホールを開ける際、絶縁膜のエッチング速度が違って居るのが普通で有る。斯様な条件下ではコンタクトホールの形状が下方程広い逆テーパー状に成ったり或いは庇が発生して仕舞い、その後電極形成した時に電気的な導通がうまく取れない所謂接触不良の原因と成る。層間絶縁膜を効能的に焼き締めるとこうした接触不良の発生を最小限に止められるので有る。本例では露点が８０℃の水蒸気を含んだ酸素雰囲気１気圧下にて３００℃１時間の熱処理を施す。単純な熱処理に比べ、水蒸気を露点で３５℃程度から１００℃程度含んだ酸素含有気体（酸素濃度は２５％程度から１００％が好ましい）雰囲気下で圧力を０．５気圧程度から１．５気圧程度として１００℃程度から４００℃程度の温度で熱処理を３０分程度から６時間程度行うと、酸化膜（下地保護膜、ゲート絶縁膜、層間絶縁膜等）の膜質改善が進み、高電圧や高電流下でも安定に動作する信頼性の高いトランジスタが得られる。層間絶縁膜形成後ソース・ドレイン上にコンタクトホール１９を開孔し、ソース・ドレイン取り出し電極１０と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する（図１（ｄ））。
（６．第２のアニール処理条件と移動度の関係）
本章では第５章で製造方法を説明したＴＦＴの評価（移動度）を通じて、優良な半導体膜を得る為の第２のアニール工程に於ける最適処理条件を説明する。ここでは半導体膜堆積条件や第１のアニール工程処理条件を前述の如く固定し、第２のアニール工程に於けるＲＴＡ処理条件のみをパラメーターとして、半導体膜の電気的特性（移動度）との関係を明示する。尚移動度はＴＦＴ電気特性をレビンソンの方法（Ｊ．Ｌｅｖｉｎｓｏｎ ｅｔ ａｌ．Ｊ、Ａｐｐｌ、Ｐｈｙｓ．５３、１１９３’８３）を用いて求めた。
第２のアニール工程を行なう際にＲＴＡ装置（図２、１）では第１予備加熱ゾーン２のヒーターを２５０℃から５５０℃の間の適当な温度に設定し、以下第２予備加熱ゾーン３のヒーターを３５０℃から６５０℃の間の適当な温度、第３予備加熱ゾーン４のヒーターを４５０℃から７５０℃の間の適当な温度に設定した。基板１１の搬送速度は２ｍｍ／秒から５０ｍｍ／秒の間で調整され、それに応じてＲＴＡ処理時間は０．２秒から５秒の範囲で変化した。更に上側アークランプ５Ａと下側アークランプ５Ｂの出力を夫々３Ｗから２１Ｗの間で独立に調整した。この結果ＲＴＡ処理温度（赤外線温度計で計測したアニールゾーン５に於ける基板温度（ランプ光照射領域５Ｅの終端５Ｆでの温度））は４３３℃から９０６℃の間で変化し、これら様々な処理条件下にて半導体膜に第２のアニール処理を施した。その後は再び前章の方法に則ってＴＦＴを作成し、移動度を測定した。その結果を表１に示す。
【表１】
Figure 0004026182
表１の予備加熱条件の欄に記されて居る数字は順に第１予備加熱ゾーンのヒーター温度、第２予備加熱ゾーンのヒーター温度、第３予備加熱ゾーンのヒーター温度で有る。又ランプ出力の欄には下側アークランプ５Ｂの電力と上側アークランプ５Ａの電力をこの順に記して有る。
第１章で説明した様に第２のアニール工程の担う役割は種々認められるが、それらは何れも微視的には半導体原子の再配列と見なせられる。これら原子レベルでの再配列速度はボルツマン統計に従うで有ろうから、その巨視的結果として現れる第２のアニール工程の効果も同じ統計に支配される物と期待される。今第２のアニール処理に伴う原子再配列の速度をＳとすると、再配列速度Ｓはボルツマン統計に従って次式（１）で表現されよう。
Ｓ ＝ Ｓ0・ｅｘｐ（−ε／ｋＴ） ・・・・・（１）
ここでＳ0は速度因子、εは活性化エネルギー、ｋはボルツマン定数（Ｋ＝８．６１７×１０-5 ｅＶ・Ｋ-1）、Ｔは絶対温度で示した熱処理温度（Ｋ）で有る。実験に依ると活性化エネルギーεの値は３．０１ｅＶで有った。第２のアニール工程の効果を便益上結晶化度Ｃと名付けると、結晶化度Ｃは再配列速度Ｓと熱処理時間ｔの積で記述される。
Ｃ ＝ Ｓ・ｔ ＝ Ｓ0・ｔ・ｅｘｐ（−ε／ｋＴ）・・（２）
この（２）式は第２のアニール工程に基づく所望の効果（適当なＣの値）を得る際の熱処理時間ｔと熱処理温度Ｔとの関係を示して居る。熱処理温度Ｔ（Ｋ）の時に所定の結晶化度Ｃを得るのに必要な熱処理時間ｔは、（２）式より以下の如く計算される。
ｔ ＝ Ｃ／（Ｓ0・ｅｘｐ（−ε／ｋＴ）） ・・・・（３）
＝（Ｃ／Ｓ0）・ｅｘｐ（ε／ｋＴ） ・・・・（４）
＝ β・ｅｘｐ（ε／ｋＴ） ・・・・（５）
ここでβ（＝Ｃ／Ｓ0）は第２のアニール処理の効果に比例する時間因子で有る。即ちこの値が同等で有れば熱処理温度Ｔ（Ｋ）や熱処理時間ｔ（秒）が仮令相違して居ても、同等なアニール効果を得る事が可能なので有る。従って第２のアニール工程での処理条件を規定するに当たり、具体的な熱処理温度や熱処理時間を総て細々と羅列する代わりにβの値をもって代表させる事が出来る。このβの値は（５）式を用いて実験より求められる。表１にはこうして得られた各処理条件に対応するβの値も示して有る。
さて（５）式に則ると、縦軸に熱処理時間の対数を取り、横軸に熱処理温度の逆数を取った座標系を選び、各処理条件に対応する第２のアニールの効果をプロットするとβ値に応じた直線が得られるはずで有る。そこで移動度を第２のアニール工程の効果として、表１に示された結果を上述の方法に則って図示した物が図３で有る。図３には表１の結果（図中丸印）に加えて、熱処理炉を用いて得られたデータ（図中四角印）をも加えて有る。図３中の各数字は対応する処理条件で得られる移動度の値で有る。又図３の上側横軸には熱処理時間を０．６６６７秒に設定した時に（５）式から求められる熱処理温度を目盛って有る。（５）式が予言する通り同等の移動度を示す各点同士は直線で結ばれ（直線Ｌ１〜Ｌ４）、本理論の正しさが立証されて居る。第２のアニール処理の効果は時間因子βの値で一意的に定まるので有る。
次に第２のアニール処理の効果が顕著と成る処理条件を調べる為に、時間因子βの値と移動度との関連をプロットした（図４参照）。図４には表１の試料１から試料７のＲＴＡ処理された半導体膜の移動度（図中丸印）と共に、表２の試料１３から１７の炉の熱処理を第２のアニール工程として代用された半導体膜の移動度（図中四角印）をもプロットして有る。この図から明らかな様に第２のアニール処理が効果的に働き出すのは（移動度の下限値で５０ｃｍ2／Ｖ・秒）、時間因子βの値が１．７２×１０-21程度以上と成った時で有る。換言すれば、
β＝ｔ・ｅｘｐ（−ε／ｋＴ）＞１．７２×１０-21〔秒〕・・・（６）
の式を満たす様に熱処理温度Ｔ及び熱処理時間ｔを設定すれば、電子の移動度が５０ｃｍ2／Ｖ・秒以上の半導体膜を形成出来るので有る。例えば４６３℃で熱処理する場合には、０．７０秒程度熱処理を施せば、移動度が略５０ｃｍ2／Ｖ・秒程度の半導体膜が得られる事と成る。式（６）を満たす領域は図３の直線Ｌ４よりも上方の領域に相当する。更に表１及び図４に依ればβ値が８．５８×10-17秒程度（例えば６００℃で２０秒程度や７００℃で０．３３秒程度）以上と成る条件でＲＴＡ工程から成る第２のアニール処理を行なえば、移動度が１００ｃｍ2／Ｖ・秒程度以上の半導体膜が得られる事が分かる。この条件を満たす領域は図３の直線Ｌ３よりも上方の領域に相当する。
（７．第２のアニール処理条件と移動度のばらつきとの関係）
第２のアニール工程に於ける熱処理条件は又移動度のばらつきとも深い関係を有す。表２には表１の試料工から試料７と炉の熱処理で第２のアニール工程を代用した試料１３から試料１７を作成する際の時間因子β値と、斯様にして得られた結晶性半導体膜の移動度の平均値と標準偏差、及び平均値に対する標準偏差の比、更には各時間因子β値から計算される熱処理時間が１時間又は０．６６６７秒で有る時の熱処理温度を換算温度として示して有る。
【表２】
Figure 0004026182
一方図５は表２の時間因子βの値と移動度のばらつき（平均値に対する標準偏差の比）をプロットした物で有る。βの値が増大するに共なって移動度のばらつきが小さくなる事が明瞭に窺える。取り分けばらつきを確実に１０％以下に抑えるにはβ値を5.００×１０-18秒程度以上とすれば良い事が分かる。
β＝ｔ・ｅｘｐ（−ε／ｋＴ）＞５．００×１０-18〔秒〕・・・（７）
言い換えると（７）式を満たす様に熱処理温度Ｔと熱処理時間ｔを設定して第２のアニール処理を行えば電気的特性（例えば移動度）の変動が１０％以下となる半導体膜が得られるので有る。殊に本願発明の様に第２のアニール処理をＲＴＡ法で行えば、変動が７％程度以下と云った窮めて優良な半導体膜すら実現されるので有る。これは時間因子βがこの値以上で有る時、第１章で説明した第２のアニール処理の原理が特に有効に働く為で有る。時間因子βのこの値に相当する熱処理条件は図３の直線Ｌ３の上方の領域に当たり、具体的には例えば６００℃で１．１８秒のＲＴＡ処理で有り、斯様な条件にて得られる半導体膜の移動度の平均値は１００ｃｍ2／Ｖ・秒程度にも成る。
（８．第２のアニール処理条件と基板への影響との関係）
第６章及び第７章の議論から第２のアニール工程での熱処理は時間因子β値が大きい条件で行った方が良質の半導体膜が得られる事が分かる。しかしながら時間因子β値が余りにも大き過ぎると安価な汎用ガラス基板は熱ストレスで変形したり、或いは割れたりして使用出来ない。本章では汎用ガラス基板を安定的に使用する為のＲＴＡ処理条件を表３を用いて説明する。
【表３】
Figure 0004026182
表３は現在広く普及している汎用ガラス基板（試料Ａから試料Ｄ）の熱膨張係数と歪点、及びこれらのガラス基板上に半導体膜を堆積して第１のアニール工程を施した後にＲＴＡ処理を行う際、各基板が歪まずに使用出来る限界条件を記した物で有る。．ＲＴＡ条件は各基板とも第１予備加熱ゾーン温度を５５０℃、第２予備加熱ゾーン温度を６５０℃、第３予備加熱ゾーン温度を７５０℃とし、熱処理時間を０．６６６７秒とした。こうした条件下でランプ出力を変えてＲＴＡ処理を行い、基板の歪みが生じない上限のランプ出力（アークランプ５Ａの電力とアークランプ５Ｂの電力の和）とその時の熱処理温度、更にこれに対応する時間因子βの値を表３に記して有る。更に表３には各ガラス基板の歪みを確実に防止するとの観点から、各基板の歪点温度で熱処理を行った時に先の時間因子β値から定まる熱処理時間を処理可能時間（ｔmax）として示しても有る。
この表より時間因子βの値を４．６３×１０-14秒以下とすれば、即ち
β＝ｔ・ｅｘｐ（−ε／ｋＴ）＜４．６３×１０-14〔秒〕・・・（８）
を満たす条件に熱処理温度Ｔと熱処理時間ｔを設定してＲＴＡ処理を施すならば、少なくともガラス基板Ｂの使用が可能で有る事が理解される。この条件は図３の直線Ｌ１より下方の領域に相当する。更に時間因子βの値を１．０９×１０-15秒以下とすれば、即ち
β＝ｔ・ｅｘｐ（−ε／ｋＴ）＜１．０９×１０-15〔秒〕・・・（９）
を満たす条件に熱処理温度Ｔと熱処理時間ｔを設定してＲＴＡ処理を施すならば、量産されている安価なガラス基板ＡからＤのいずれをも用いる事が出来る。今後ガラス基板の品質改善が進んで行くだろうが、現在使用されて居る基板よりも耐熱性は間違いなく向上するで有ろうから、（９）式の条件を満たせば未来永劫に渡り本願発明に汎用ガラス基板を使用出来るはずで有る。式（９）を満たす条件は図３の直線Ｌ２の下方の領域で有る。
さて、如何なるガラス基板を用いる場合で有っても、ガラス基板の歪みを確実に防止するとの観点に則すると、その歪点以下の温度で熱処理を行うのが好ましい。歪点以下の温度で、然も先の歪みから定まる時間因子以下の条件で有ればガラス基板の熱に依る変形は全く生じ得ないので有る。例えばガラス基板Ｃを用いる場合、時間因子βの値が１．４３×１０-14秒程度以下となる条件で処理すれば歪みは生じない。しかしながら絶対確実にガラス基板Ｃの歪みを抑えるには歪点の６５０℃程度以下に熱処理温度を設定し、更にその温度とβ値から計算される処理可能時間（３７８秒）以下の処理時間で第２のアニール工程を行えば良いので有る。こうした事からいずれの基板に対しても適応出来、加えて工程上の変動をも考慮すると、最長熱処理時間は３００秒程度以下が好ましいと言えよう。但し熱処理時間を３００秒とすると、ＲＴＡのビーム幅が１０ｍｍ程度で有る為、基板速度は０．０３３ｍｍ／ｓと成り、その結果２３５ｍｍ×２３５ｍｍと云った比較的小さな基板でさえ一枚の処理時間は７０５０秒（約２時間）にも成って仕舞う。従って実用的な最長熱処理時間は長くとも１８０秒程度、好ましくは６０秒程度以内で有ろう。
斯くして時間因子βの値を（６）式又は（７）式にて定まる下限値以上とし、且つ（８）式又は（９）式にて定まる上限値以下として第２のアニール工程を行なえば、ガラス基板が熱ストレスに耐えて尚、移動度が高くてばらつきの少ない高品質な結晶性半導体膜を形成し得るので有る。こうして本願発明に依り、汎用ガラス基板を用いて低コスト化を図りながらも、動作特性の優れた薄膜トランジスタやそれを用いた液晶表示装置、或いは変換効率の高い太陽電池の製造が可能と成るので有る。
以上述べて来た様に本願発明に依れば、安価な汎用ガラス基板を用いようとも基板に大きな熱ストレスを加える事無く、且つ高い生産性をもって高品質な結晶性半導体膜が容易に形成され、この技術を適応する事で高性能な薄膜トランジスタや太陽電池と云った薄膜半導体装置が製造されるので有る。
【図面の簡単な説明】
図１（ａ）〜（ｄ）は本発明に係るＴＦＴの製造方法を示す工程断面図で有る。図２（ａ）は本発明の第２のアニール工程で用いるＲＴＡ装置の要部を示す概念図、（ｂ）はこの工程中のアニール状態を示す説明図、（ｃ）はＲＴＡ装置における温度プロフィールで有る。図３は本発明に於ける第２のアニール工程でのアニール温度及びアニール時間と、その得られた効果（ＴＦＴの移動度）との関係を示す図で有る。図４は本発明に於ける第２のアニール工程での時間因子βと第２のアニール処理の効果（ＴＦＴの移動度）との関係を示す図で有る。図５は本発明に於ける第２のアニール工程での時間因子βとその効果（ＴＦＴの移動度のばらつき）との関係を示す図で有る。図６（ａ）〜（ｄ）は本発明に係る太陽電池の製造方法の一部を概念的に示す工程断面図で有る。図７（ａ）〜（ｄ）は本発明に係る太陽電池の製造方法の一部を概念的に示す工程断面図で有る。図８（ａ）〜（ｄ）は本発明に係る太陽電池の製造方法の一部を概念的に示す工程断面図で有る。図９（ａ）〜（ｃ）は本発明に於ける第１のアニール工程で用いるアニール装置の要部を示す概念図である。図１０（ａ）〜（ｄ）は本発明に係る太陽電池の製造方法の一部を概念的に示す工程断面図で有る。
発明を実施する為の最良の形態
添付の図面を参照しながら本発明をより詳細に説明する。
（９．太陽電池の製造方法）
以下実施例１乃至４にて本願発明の太陽電池の製造方法を説明する。何れの実施例に於いても太陽電池の能動層と成る半導体膜は第１章から第８章で説明した方法が適応され得る。
（実施例１）
本実施例の説明は図６を参照して行う。まず汎用ガラス基板２０の表面に下地保護膜を形成した後（図６では簡略の為下地保護膜は図示せず。）、この下地保護膜上に基板側第１電極（本例ではインジウム錫酸化物（ＩＴＯ））２１を形成する。これは通常のスパッター法等で導電膜を堆積した後にフォトリソグラフィーの手法を適応して形成する。本例では光を基板側（図６では下方側）から半導体層に入射させる構造の太陽電池を想定している為、基板には透明ガラスを用い且つ基板側第１電極も透明導電膜から形成されて居る。然るにこれとは逆に素子側（図６では上方側）から半導体層に光を入射させる構造の場合、素子側第２電極が透明導電膜で有れば基板や基板側第１電極の材質には囚われ無い。次に基板側第１電極２１の表面をジボラン（Ｂ2Ｈ6）やフォスヒン（ＰＨ3）等を用いたプラズマ処理を施し、後に形成されるＰ型乃至はＮ型半導体層の第１導電型不純物拡散源２２を設ける。本例では基板側第１電極に接する半導体層をＰ型とする為に基板側第１電極２１の表面にジボランプラズマ処理を施しＰ型不純物拡散源２２を設ける（図６（ａ））。具体的にはジボランガスを原料気体の一種として含んでいるプラズマ中に基板を浸して基板側第１電極表面に薄いホウ素の膜を成膜するげで有る。
次に略真性の半導体膜２３を堆積する。基板から下地保護膜、及び半導体膜に関しては第２章に準ずる。ここではＰＥＣＶＤ法にて非晶質真性シリコン膜を堆積する。半導体膜の厚さは５００ｎｍ程度から５μｍ程度が適して居り、本例では８００ｎｍ程度として有る。この半導体膜中で光が電気に変換される為、半導体膜は真性で有る事が望まれるが、１×１０-18ｃｍ-3程度未満のドナー型又はアクセプター型の不純物を含んで居ても構わない。本願での略真性とはこの程度の不純物を含有して居る状態を意味する。半導体膜堆積後この表面を基板側第１電極に接する半導体層とは逆導電タイプと成る不純物を含んだプラズマで処理して、第２導電型不純物拡散源２４を設ける。本例では第２導電型としてＮ型を取って居る為、半導体膜表面にフォスフィンプラズマ処理を施してＮ型不純物拡散源２４を形成する（図６（ｂ））。Ｎ型不純物拡散源は薄い燐の膜より成る。無論本例とは反対に第１導電型がＮ型で第２導電型がＰ型で有っても構わない。
次に第３章で説明した第１のアニール工程を行う。本例ではＨｅ−Ｎｅレーザー（６３２．８ｎｍ）を用いて多段階照射を施す。太陽電池などに用いる厚い半導体膜（膜厚が５００ｎｍ程度から５μｍ程度）の結晶化にはレーザー光の半導体膜中への浸入が深いレーザーが適して居る。第１回目のレーザー照射エネルギー密度は１００ｍＪ・ｃｍ-2程度から１５０ｍＪ・ｃｍ-2程度で有る。Ｈｅ−Ｎｅレーザーの非晶質シリコン中での吸収係数は４．７２×１０-3ｎｍ-1で有るからレーザー光は５００ｎｍ程度迄浸入する。この第１回目のレーザー照射では主として半導体膜の表面から水素が抜ける。第２回目のレーザー照射エネルギー密度は１５０ｍＪ・ｃｍ-2程度から１２００ｍＪ・ｃｍ-2程度で有る。この第２回目のレーザー照射での光の浸入長は第１回目と同程度で有るが、エネルギー密度が上がった事に依り半導体膜表面での結晶化と、そこから更に深い所からの水素の脱離が生ずる。第３回目のレーザー照射エネルギー密度は２００ｍＪ・ｃｍ-2程度から２５０ｍＪ・ｃｍ-2程度で有る。２回目の照射で半導体膜表面は結晶化して居り、Ｈｅ−Ｎｅレーザーの多結晶シリコン中での吸収係数は１．２１×１０-3ｎｍ-1程度と小さく成るから第３回目のレーザー光は８００ｎｍ程度迄浸入する事が出来る。３回目のレーザー照射に依り半導体膜表面から数百ｎｍ程度の深さ迄結晶化が進むが、半導体膜が厚い為半導体膜全域が結晶化する訳では無い。更に必要に応じて４回目、５回目のレーザー照射を繰り返し、徐々に深い領域迄結晶化を進めで行く。この際大切なのは非晶質の吸収係数よりも多結晶質の吸収係数の方が小さく成る様にレーザー光を選ぶ事に有る。こうする事で結晶化が進むにつれ、より深い領域までレーザー光が浸入して行くからで有る。Ｈｅ−Ｎｅレーザーの他にこの条件を満たす物としては波長が３５０ｎｍ程度以上のレーザーが対応し、例えばＸｅＦレーザー（３５１ｎｍ）、Ｈｅ−Ｃｄレーザー（４４１．６ｎｍ）、Ａｒ主線レーザー（５１４．５ｎｍ）、Ａｒ副線レーザー（４８８ｎｍ）等が有る。本例では第１回目の照射を１２５ｍＪ・ｃｍ-2で行い、以下２回目を１７５ｍＪ・ｃｍ-2、３回目と４回目を２２５ｍＪ・ｃｍ-2で行い、第１のアニール工程を完了さぜる。続く第２のアニール工程も第４章や第６章、第７章、第８章に準ずる。本例ではアニール時間０．６６６７秒、ＲＴＡ温度６８１℃、（時間因子β＝８．４１×１０-17秒）の条件にて第２のアニール工程を行う。半導体膜が厚い為、第１のアニール処理では膜全体の結晶化は困難で有ったが、この第２のアニール処理に依り半導体膜は完全に結晶化する。こうした結果半導体膜２３は第１章で説明した高品質結晶化膜と成り、同時にＰ型領域とＮ型領域とが真性層を介して積層された構造と成る（図６（ｃ））。第１のアニール工程と第２のアニール工程は単なる結晶化に止まらず、同時に不純物拡散源からの真性半導体膜への不純物拡散を促進し、これに依ってＮ型半導体層とＰ型半導体層をも形成して居るので有る。
この後結晶性半導体膜２３のパターニングを行い、アルミニウムなどの導電膜から成る素子側第２電極２６を形成して各素子間の配線を行うと、多結晶性太陽電池が完成する（図６（ｄ））。
（実施例２）
実施例１では第１導電型半導体層と第２導電型半導体層の形成を真性半導体層への不純物拡散にて行ったが、本例では不純物含有半導体膜をＣＶＤ法等で形成して太陽電池を製造する（図７参照）。
実施例１と同様に汎用ガラス基板３０の表面に下地保護膜を形成した後（図７でも簡略の為下地保護膜は図示せず。）、この下地保護膜上に基板側第１電極（本例ではインジウム錫酸化物（ＩＴＯ））３１を形成する（図７（ａ））。次に基板側第１電極３１表面にＣＶＤ法などに依って第１導電型半導体層３２と略真性の半導体層３３、及び第２導電型半導体層３４を積層する（図７（ｂ））。本例ではＰＥＣＶＤ法にて原料気体としてジボランとモノシランを用い、厚さが１０ｎｍ程度のＰ型シリコン膜３２を堆積して第１導電型半導体層とする。更に連続して厚さが８００ｎｍ程度の真性シリコン膜３３を成膜する。この時にはジボランの供給を止めてモノシランのみをＣＶＤの反応室に導入する。更に真空を破らずに連続して厚さが２０ｎｍ程度の第２導電型半導体層３４を堆積する。本例ではＮ型シリコン膜がこれに当たり、ＣＶＤ反応室にはフォスフィンとモノシランを導入する。尚ＬＰＣＶＤ法で半導体膜を堆積する場合には、モノシランに代わりてジシラン等の高次シランを用いると比較的低温でも半導体膜が堆積される。
これ以後実施例１と同様に第１のアニール工程と第２のアニール工程を施し、高品質多結晶半導体膜３５を作成する。この際半導体膜中に含まれた第１導電型及び第２導電型不純物は活性化され、その結果半導体膜３５は第１導電型半導体層（本例ではＰ型）と第２導電型半導体層（本例ではＮ型）とが真性半導体層を介して積層する状態となる（図７（ｃ））。
最後に半導体膜膜３５にパターニングを行なった後、アルミニウムなどから成る導電膜にて素子側第２電極３６を形成して各素子間の配線を行うと、高性能結晶性太陽電池が完成する。尚素子側第２電極形成前には必要に応じて、半導体膜３５の端面に絶縁層３７を設け、素子側第２電極３６を形成した時に発生し易い半導体膜３５内での電気的短絡を確実に防止しても良い。又本例では第１導電型をＰ型とし第２導電型をＮ型としたが、この反対に第１導電型をＮ型とし第２導電型をＰ型としても良い。
（実施例３）
実施例１では光を基板側から半導体層に入射する構造の太陽電池の例を示したが、本例では実施例１とは逆に光を素子側（図８では上方側）から入射させる構造の一例を示す（図８参照）。
まずガラス等の様に比較的平滑度が良く安価な基板４０の表面に必要に応じて下地保護膜を形成した後、アルミニウムや白金からなる基板側第１電極４１を形成する。基板側第１電極材料としては光反射率が高く、電気伝導度の高い金属などの導電性物質が好ましい。基板に関する制限は太陽電池製造上の熱工程や化学薬品に対して安定で有れば特に求められない。基板側第１電極４１はこれら適当な導電膜をＰＶＤ法等で堆積後フォトリソグラフィーの手法にて形成する。次に基板側第１電極表面に第１導電型不純物拡散源４２を形成する。本例では第１導電型をＰ型とし、ジボランガスを用いたプラズマ処理を行う。この結果基板側第１電極表面ににはＰ型不純物拡散源４２が形成される（図８（ａ））。
以下実施例１と全く同様な工程にて太陽電池を作成する。即ちＣＶＤ法等を用いて厚さが８００ｎｍ程度の略真性の半導体膜４３（非晶質シリコン膜）を形成した後、フォスフィンガス等を用いたプラズマ処理を行い、半導体膜表面に第２導電型不純物拡散源４４を形成する（図８（ｂ））。次に実施例１と同じ第１のアニール工程と第２のアニール工程とを行い、半導体膜の結晶化並びに不純物の活性化を進める（図８（ｃ））。最後に半導体膜のパターニングを行い、その後ＩＴＯ等の透明導電膜から成る素子側第２電極４６で各素子間の配線を行うと反射型多結晶太陽電池が製造される（図８（ｄ））。
本例で示す構造の太陽電池では素子側から入射した光が半導体層４３を通過した後に基板側第１電極で反射され、更にもう一度半導体層４３を通過する事と成る。従って透過型の素子に比べて半導体層の厚みは実質的に倍と成って居る。本願発明に依り厚い半導体膜の結晶化方法が示されたが、１μｍ程度の厚みを越える様な厚い半導体膜の結晶化は矢張り非常に簡単と云う訳では無い。それは第１のアニール工程や第２のアニール工程の所要時間が長く成ったり、或いは半導体膜の剥がれが生じ易く成るからで有る。こうした点を考慮すると本例にて示した構造は半導体膜の厚みを実質的に倍増し得るので、結晶化半導体膜を用いた太陽電池に特に最適で有ると言えよう。
（実施例４）
これ迄の実施例では第１導電型不純物拡散源や第１導電型半導体層上に略真性の半導体膜を堆積し、更に第２導電型不純物拡散源や第２導電型半導体層を形成した後に第１のアニール工程と第２のアニール工程を施して居た。これに対して本例では略真性の半導体膜を少なくとも含有して居る半導体膜の堆積工程後に、これら半導体膜に部分的なレーザー光照射を繰り返し行なう等の第１のアニール処理を施す。次いでこの第１のアニール処理がなされた半導体膜表面に第２導電型不純物拡散源を形成したり、或いは第２導電型半導体膜を堆積して、最後に急速熱処理から成る第２のアニール処理を施して太陽電池を製造するので有る。
具体的には基板側第１電極を形成した後に先の半導体膜堆積工程に移る訳なのだが、この際堆積される半導体膜が第１導電型半導体膜と略真性の半導体膜の積層膜で有ったり、或いは基板側第１電極上に第１導電型不純物拡散源を形成した後に堆積される略真性の半導体膜で有ったりするので有る。こうして半導体膜を形成した後に第１のアニール処理に依る半導体膜の結晶化を進めるので有る。第１のアニール処理に依り少なくとも半導体膜の表面は結晶化し、処理条件に応じては第１導電型不純物の活性化もなされる。次いで第１のアニール処理が施された半導体膜上に第２導電型不純物拡散源を形成したり、或いは第２導電型半導体膜を堆積し、その後急速熱処理から成る第２のアニール処理を行うので有る。本例に於ける第２のアニール処理の有する意味合いは第１章に記された通りで有るばかりでなく、第２導電型不純物の固相での活性化や、第１のアニール処理で第１導電型不純物の活性化が不十分で有る場合のこれらの元素の固相に於ける活性化にも有る訳で有る。本願での第１のアニール処理は半導体膜の溶融結晶化やレーザー光や高エネルギー光照射で有るが故、略真性の半導体膜表面に第２導電型不純物が存在すると、第１のアニール処理に依りこれら不純物元素が真性半導体層の奥深く迄拡散して仕舞う。その結果取り分け溶融結晶化に於いては溶融膜中全体に第２導電型不純物元素が拡がる為、光を電気に変換する真性層が薄くなり、光エネルギーの電気エネルギーへの変換効率が低下するに至る。然るに本例に於いては第１のアニール工程が終了した後に第２導電型不純物を真性半導体膜表面に準備し、それに次いで第２のアニール工程で不純物を活性化させて居る。第２のアニール工程は第１のアニール工程に比べて温度が低く然も固相での膜質改善で有るから、第２導電型不純物の拡散も制御されて浅い接合が形成されるので有る。換言すれば真性半導体層が第２のアニール処理後も厚いまま残り、変換効率の高い太陽電池が得られるので有る。
以下図１０を参照して一例を説明する。まずガラス等の様に比較的平滑度が良く安価な基板７０の表面に必要に応じて下地保護膜７１を形成した後、アルミニウムや白金からなる基板側第１電極７２を形成する。基板側第１電極材料としては光反射率が高く、電気伝導度の高い金属などの導電性物質が好ましい。基板側第１電極７２はこれら適当な導電膜をＰＶＤ法等で堆積後フォトリソグラフィーの手法にて形成する。次に基板側第１電極表面に第１導電型不純物拡散源７３を形成する。ここで第１導電型不純物拡散源の形成に代わって、実施例２で示した様に第１導電型半導体層をＣＶＤ法等で堆積しても良い。本例では第１導電型をＰ型とし、ジボランガスを用いたプラズマ処理を行う。この結果基板側第１電極表面ににはＰ型不純物拡散源７３が形成される（図１０（ａ））。
次にＣＶＤ法等を用いて厚さが８００ｎｍ程度の略真性の半導体膜７４（非晶質シリコン膜）を形成する。その後第１のアニール工程を実施例１と同様な条件にて行う（図１０（ｂ））。第１のアニール工程終了後、フォスフインガス等を用いたプラズマ処理を半導体膜に施し、半導体膜表面に第２導電型不純物拡散源７５を形成する（図１０（ｃ））。ここでも第２導電型不純物拡散源の形成に代わって、第２導電型半導体膜をＣＶＤ法等を用いて堆積しても良い。次に実施例１と同様にして第２のアニール処理を行い、半導体膜の更なる結晶化並びに不純物の活性化を進める。最後に半導体膜のパターニングを行い、その後ＩＴＯ等の透明導電膜から成る素子側第２電極７６で各素子間の配線を行うと反射型多結晶太陽電池が製造される（図１０（ｄ））。
（１０．結晶性半導体膜の形成方法及び薄膜トランジスタの製造方法）
実施例５にて本願発明の結晶性半導体膜の形成方法及びそれを用いた薄膜トランジスタの製造方法の一例を図１を参照して説明する。
（実施例５）
本発明に依るの半導体膜とそれを用いた薄膜トランジスタの製造方法の一例を説明する。下地保護膜及び半導体膜は工業用周波数（１３．５６ＭＨｚ）を用いた平行平板型ＰＥＣＶＤ装置にて堆積する。まず基板表面の少なくとも一部に酸化硅素膜等の絶縁性物質で有る下地保護膜を設けた後に、この下地保護膜上に半導体膜を形成する。
室温で有る３６０ｍｍ×４７５ｍｍ×１．１ｍｍのガラス基板（ＯＡ−２）１１は下部平板電極の温度が３８０℃に保たれているＰＥＣＶＤ装置内に設置される。ＰＥＣＶＤ装置反応炉内に基板設置後のレシピーは以下の通りで有る。
（予備加熱１）
時間：ｔ＝６０ｓ
亜酸化窒素流量：Ｎ2Ｏ＝７０００ＳＣＣＭ
モノシラン流量：ＳｉＨ4＝２５０ＳＣＣＭ
高周波出力：ＲＦ＝０Ｗ（プラズマを立てない）
圧力：Ｐ＝３．０Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（予備加熱２）
時間：ｔ＝３０ｓ
亜酸化窒素流量：Ｎ2Ｏ＝７０００ＳＣＣＭ
モノシラン流量：ＳｉＨ4＝２５０ＳＣＣＭ
高周波出力：ＲＦ＝０Ｗ（プラズマを立てない）
圧力：Ｐ＝１．５Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（下地保護膜成膜）
時間：ｔ＝６０ｓ （成膜速度 ４．０ｎｍ／ｓ）
亜酸化窒素流量：Ｎ2Ｏ＝７０００ＳＣＣＭ
モノシラン流量：ＳｉＨ4＝２５０ＳＣＣＭ
高周波出力：ＲＦ＝９００Ｗ（０．３４２Ｗ／ｃｍ2）
圧力：Ｐ＝１．５Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（真空引き１）
時間：ｔ＝２０ｓ
（ガスは流さない）
高周波出力：ＲＦ＝０Ｗ（プラズマを立てない）
圧力：Ｐ＝１×１０-4Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（酸素プラズマ処理１）
時間：ｔ＝２０ｓ
酸素流量：Ｏ2＝３０００ＳＣＣＭ
高周波出力：ＲＦ＝９００Ｗ（０．３４２Ｗ／ｃｍ2）
圧力：Ｐ＝１．０Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（真空引き２）
時間：ｔ＝２０ｓ
（ガスは流さない）
高周波出力：ＲＦ＝０Ｗ（プラズマを立てない）
圧力：Ｐ＝１×１０-4Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（水素プラズマ処理１）
時間：ｔ＝２０ｓ
水素流量：Ｈ2＝１００ＳＣＣＭ
アルゴン流量：Ａｒ＝１５００ＳＣＣＭ
高周波出力：ＲＦ＝１００Ｗ（０．０３８Ｗ／ｃｍ2）
圧力：Ｐ＝１．５Ｔｏｒｒ
電極間距離：Ｓ＝３４．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（予備加熱３）
時間：ｔ＝３０ｓ
シラン流量：ＳｉＨ4＝９５ＳＣＣＭ
アルゴン流量：Ａｒ＝７０００ＳＣＣＭ（原料濃度１．３４％）
高周波出力：ＲＦ＝０Ｗ（プラズマを立てない）
圧力：Ｐ＝１．７５Ｔｏｒｒ
電極間距離：Ｓ＝３６．８ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
基板表面温度：Ｔｓｕｂ＝３４９℃
（半導体膜成膜）
時間：ｔ＝３００ｓ （成膜速度０．１９２ｎｍ／ｓ）
シラン流量：ＳｉＨ4＝９５ＳＣＣＭ
アルゴン流量：Ａｒ＝７０００ＳＣＣＭ （原料濃度１．３４％）
高周波出力：ＲＦ＝６００Ｗ（０．２２８Ｗ／ｃｍ2）
圧力：Ｐ＝１．７５Ｔｏｒｒ
電極間距離：Ｓ＝３６．８ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
基板表面温度：Ｔｓｕｂ＝３４９℃
（水素プラズマ処理２）
時間：ｔ＝２０ｓ
水素流量：Ｈ2＝１０００ＳＣＣＭ
高周波出力：ＲＦ＝１００Ｗ（０．０３８Ｗ／ｃｍ2）
圧力：Ｐ＝０．２Ｔｏｒｒ
電極間距離：Ｓ＝２３．０ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（水素プラズマ処理３）
時間：ｔ＝２０ｓ
水素流量：Ｈ2＝１０００ＳＣＣＭ
高周波出力：ＲＦ＝１００Ｗ（０．０３８Ｗ／ｃｍ2）
圧力：Ｐ＝０．２Ｔｏｒｒ
電極間距離：Ｓ＝４８．０ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（真空引き３）
時間：ｔ＝２０ｓ
（ガスは流さない）
高周波出力：ＲＦ＝０Ｗ（プラズマを立てない）
圧力：Ｐ＝１×１０-4Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（酸素プラズマ処理２）
時間：ｔ＝２０ｓ
酸素流量：Ｏ2＝３０００ＳＣＣＭ
高周波出力：ＲＦ＝９００Ｗ（０．３４２Ｗ／ｃｍ2）
圧力：Ｐ＝１．０Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
（真空引き４）
時間：ｔ＝２０ｓ
（ガスは流さない）
高周波出力：ＲＦ＝０Ｗ（プラズマを立てない）
圧力：Ｐ＝１×１０-4Ｔｏｒｒ
電極間距離：Ｓ＝２３．３ｍｍ
下部平板電極温度：Ｔｓｕｓ＝３８０℃
以上の工程を一つの反応室で連続して行う。予備加熱１では圧力を３．０Ｔｏｒｒと高めに設定して有るので下部平板電極から基板への熱伝導が良くなり、室温のガラス基板を直接反応室に設置しても総加熱時間を１分３０秒と短縮し得ている。下地保護膜１２の厚さは凡そ２４０ｎｍで有る。下地保護膜の膜品質を改善する為に真空引きを挟んで酸素プラズマ処理と水素プラズマ処理を施して有る。こうする事で下地保護膜と半導体膜の密着性が増し、後に行われる第１のアニール工程にて半導体膜に高いエネルギーを供給しても半導体膜に損傷が入りにくく成る。換言すれば第１のアニール処理を高エネルギー密度で行う事が可能になり、故に高品質結晶化膜が得られる様に成るので有る。上記条件下に於ける半導体膜の堆積速度は０．１９２ｎｍ／ｓで有り、半導体膜の膜厚は５７．６ｎｍで有る。又熱脱離ガススペクトロスコピー（ＴＤＳ）にて測定したシリコン膜中の水素濃度は凡そ２．５原子％で有る。半導体膜堆積後には半導体膜表面を水素プラズマと酸素プラズマとで処理する。これに依り半導体表面を不活性化出来、基板を成膜装置から取り出した後も大気からの半導体膜の汚染を防ぐ事が出来る。この際水素プラズマ処理を先に施し、次いで酸素プラズマ処理を行うのが肝要で有る。水素プラズマに依り化学的に窮めて活性な不対結合対を終端した後、酸素プラズマにて半導体膜表面に保護膜と成る薄い酸化膜を形成する事で半導体膜中への酸素の取り込み量を最少とし得るからで有る。
次に基板をアルゴン水素雰囲気下（アルゴン凡そ９６％から凡そ９９％、水素凡そ１％から凡そ４％、本例ではアルゴン９７％、水素３％）にて第１のアニール工程前の熱処理を施す。この熱処理に依り半導体膜中の遊離し易い水素が抜け、同時に半導体膜の密度も増し、次工程の第１のアニール処理で高いエネルギーを半導体膜に供給出来る様に成る。通常の熱処理だと半導体膜より水素が抜けた後には化学的に活性な（不純物の吸着や取り込みが生じ易い）不対結合対が残る事と成る。然るに本例の如く水素含有雰囲気下にて熱処理を行うと、化学的に窮めて活性な不対結合対には水素が吸着或いは結合する為に、熱処理後には化学的に不活性な不対結合対しか残らない。これは本例の様に熱処理された半導体膜には大気中の挨や水の吸着が生じにくく成り、又酸素の半導体膜中への取り込みも減少し、故に半導体の純度を高く保てる事を意味して居るので有る。
熱処理に引き続いて第１のアニール処理を行う。第１のアニール処理を行う直前には酸やアルカリで半導体膜表面を洗浄し、更に半導体膜表面に形成されて居る酸化膜を取り除いて、清浄な半導体膜表面を露出させる。第１のアニール工程が溶融過程を含んで居たり窮めて高温と成ったりする為、この処理を施さぬと第１のアニール工程の際に不純物が半導体膜中に取り込まれ仕舞う。こうなると結晶粒は小さく成り、禁制帯中に不要な準位を形成して結晶化半導体膜は低品質な物と化す。本願では清浄な半導体膜表面の露出後直ちに第１のアニール処理を施す。これに依り半導体膜は高純度と化し、然も結晶粒も大きく、禁制帯中の準位が少ない高品質膜と成るので有る。本例ではアンモニア水（ＮＨ4ＯＨ）と過酸化水素水（Ｈ2Ｏ2）の混合溶液で半導体膜表面を洗浄した後、沸化水素酸水溶液（ＨＦ・Ｈ2Ｏ）にて酸化膜を除去し、その後直ちに第１のアニール処理を行う。
次に半導体膜に第１のアニール処理を施して結晶化させる。本例ではクリプトンフッ素（ＫｒＦ）のエキシマ・レーザー（波長２４８ｎｍ）を用いた多段階照射を行う。レーザーパルスの強度半値幅（即ち第１のアニール処理時間）は３３ｎｓ程度で有る。レーザー照射は基板を室温（２５℃）程度とし、水素を３％程度含有したアルゴン雰囲気の大気圧下にて行う。雰囲気中の酸素や水蒸気の分圧は１０-5ａｔｍ以下で有る。レーザー光の照射領域形状は幅１２０μｍ程度で長さが４０ｃｍ程度のライン状で、このライン状レーザー光を走査して結晶化を進める。各照射毎のビームの幅方向の重なりはビーム幅の９０％程度で有る。照射レーザーのエネルギー密度は一回目の走査時が１８０ｍＪ・ｃｍ-2，二回目の走査時が２００ｍＪ・ｃｍ-2，三回目の走査時が２２０ｍＪ・ｃｍ-2，四回目の走査時が２４０ｍＪ・ｃｍ-2，五回目の走査時が２６０ｍＪ・ｃｍ-2，六回目の走査時が２８０ｍＪ・ｃｍ-2，で有った。ビームの重ね率が９０％で有り、６段階の照射が行われるから、半導体の同一点は都合６０回のレーザー照射を受ける事に成る。本願では半導体成膜時の水素と酸素のプラズマ処理や第１のアニール工程前の熱処理時の雰囲気制御、第１のアニール工程直前の清浄化処理、及び第１のアニール処理に於ける雰囲気制御を厳格に行って不純物の半導体膜への混入を最少に止めて居る為、斯様な多段階照射が可能と成り、その結果高品質結晶化膜が得られるので有る。
次にＲＴＡ法に依る第２のアニール処理を施す。本例では表１試料５の条件にて第２のアニール処理を行った。ＲＴＡ時の雰囲気は酸素約一気圧（大気圧）で有った。こうすると半導体膜表面に薄い酸化膜が形成され、後に半導体膜をパターニングする際にレジスト等が半導体膜を汚染するのを防ぐ事が出来る。この酸化膜はパターニング時に汚染されて居るから、ゲート絶縁膜形成時には取り除かれる必要が有る。更に本例の方法に依ると、酸化膜形成が第１章の原理と共に同時に働く。酸化膜形成時には通常半導体膜に強い応力が作用するから、第１章で説明した原理がより効果的に機能するので有る。こうした意味に於いて第２のアニール工程は酸化性の雰囲気下で行うのが好ましいと言えよう。この様にして本願発明の半導体膜１３が得られる（図１（ａ））。
次に半導体膜をパターニングし、半導体膜表面をアンモニアと過酸化水素水での清浄化処理と沸化水素酸水溶液での酸化膜除去を行った後、直ちにＰＥＣＶＤ法でゲート絶縁膜１４を形成する（図１（ｂ））。酸化硅素膜から成るゲート絶縁膜はＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ2−ＣＨ3）4）と酸素（Ｏ2）、水（Ｈ2Ｏ）を原料気体とし、希釈気体としてアルゴンを用いて基板表面温度３５０℃で１００ｎｍの膜厚に成膜する。ゲート絶縁膜堆積後水蒸気を露点で凡そ６０℃含んだ酸素雰囲気大気圧下にて略３００℃で約一時間の熱処理を行う。この熱処理に依り絶縁膜の改質が進み、良好なゲート絶縁膜が形成される。
次にゲート電極１５となるタンタル（Ｔａ）薄膜をスパッター法で堆積する。スパッター時の基板温度は１５０℃で、膜厚は５００ｎｍで有る。ゲート電極となるタンタル薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域１０７及びチャンネル領域１０８を形成する（図１（ｃ））。本例ではＣＭＯＳ ＴＦＴを作成して居るのでＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴの両者を一枚の基板上に作成して有る。ＮＭＯＳ ＴＦＴのソース・ドレイン形成時にはＰＭＯＳ ＴＦＴ部をポリイミド樹脂で覆い、反対にＰＭＯＳ ＴＦＴのソース・ドレイン形成時にはＮＭＯＳ ＴＦＴ部をポリイミド樹脂で覆ってＣＭＯＳ ＴＦＴを作成して居る。この時ゲート電極がイオン注入のマスクと成って居り、チャンネルはゲート電極下のみに形成される自己整合構造と成る。不純物イオン注入は質量非分離型イオン注入装置を用いて行われ、原料気体としては水素中に希釈された濃度５％程度のホスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）を用いる。ＮＭＯＳではＰＨ3 +やＨ2 +を含む全イオンの打ち込み量は１×１０16ｃｍ-2でソース・ドレイン領域に於ける燐原子濃度は約３×１０20ｃｍ-3と成る。同様にＰＭＯＳではＢ2Ｈ6 +やＨ2 +を含む全イオンの打ち込み量も１×１０16ｃｍ-2でソース・ドレイン領域に於けるボロン原子濃度は矢張り約３×１０20ｃｍ-3と成る。イオン注入時の基板温度は２５０℃で有る。
次に酸化硅素膜より成る層間絶縁膜１０９をＴＥＯＳを用いたＰＥＣＶＤ法で形成する。層間絶縁膜成膜時の基板表面温度は３５０℃で、膜厚は５００ｎｍで有る。その後３５０℃の酸素雰囲気下にて１時間の熱処理を施して注入イオンの活性化及び層間絶縁膜の焼き締めを行う。続いてソース・ドレイン上にコンタクトホールを開孔し、アルミニウム（Ａｌ）をスパッター法で堆積する。スパッター時の基板温度は１５０℃で、膜厚は５００ｎｍで有る。ソース・ドレイン取り出し電極１１０と配線と成るアルミニウム薄膜のパターニングを行うと薄膜半導体装置は完成する（図１（ｄ））。
本例ではトランジスタの性能とその基板内でのばらつきを調べる事を目的として、大型ガラス基板上に万偏無く作成されたチャンネル部の長さＬ＝５μｍ、幅Ｗ＝５μｍのトランジスタ５０個に対して測定が行われた。結果は以下の通りで有る。但しオン電流はＶds＝４Ｖ，Ｖgs＝１０Ｖにて定義し、オフ電流はＶds＝４Ｖ，Ｖgs＝０Ｖにて定義した。
ＮＭＯＳ ＴＦＴ
ＩON＝（８０．５＋９．７、−７．４）×１０-6Ａ
ＩOFF＝（１．５４＋０．５８、−０．４１）×１０-12Ａ
μ＝１３４．４±１３．６ｃｍ2・Ｖ-1・Ｓ-1
Ｖｔｈ＝２．０７±０．１６Ｖ
ＰＭＯＳ ＴＦＴ
ＩON＝（５５．９＋５．１、−４．４）×１０-6Ａ
ＩOFF＝（４．２１＋１．０８、−０．８７）×１０-13Ａ
μ＝７５．１±６．５ｃｍ2・Ｖ-1・Ｓ-1
Ｖｔｈ＝−１．０２±０．１０Ｖ
この様に本発明に依り大型汎用ガラス基板上に均一に高移動度を有する窮めて優良なＣＭＯＳ薄膜半導体装置を製造し得た。従来技術の低温プロセスではレーザー結晶化の均一性は基板内、ロット間を問わず大変に重要な課題であった。然るに本発明に依ると、オン電流もオフ電流もそれらのばらつきを大幅に低減出来ている。この均一性の著しい改善は本願発明の基礎原理（第１章）の正当性を如実に物語って居る。斯なる原理に則り本発明はロット間の変動に対しても著しい改善をしている事になる。この様に本発明によりレーザー光等の高エネルギー光照射を利したシリコン等の半導体膜の結晶化を窮めて安定的に実施出来る様になった。従ってＬＣＤに本発明の薄膜トランジスタを適応した場合、ＬＣＤ画面全体に渡り均一な高画質が得られる事と成る。又本発明の薄膜トランジスタにて回路を形成する場合単なるシフト・レジスターやアナログスィッチと言った簡単な回路にのみならず、レベル・シフターやデジタル・アナログコンバーター回路、更にはクロック生成回路やガンマ補正回路、タイミングコントローラー回路と言ったより複雑な回路を容易に形成し得るので有る。
（実施例６）
実施例５で得られたＮＭＯＳ薄膜半導体装置を２００（行）×３２０（列）×３（色）＝１９２０００（画素）から成るカラーＬＣＤの画素用スイッチング素子とし、６ビットデジダルデータドライバー（列側ドライバー）と走査ドライバー（行側ドライバー）を実施例５で得られたＣＭＯＳ ＴＦＴにて内蔵して居るアクティブマトリクス基板を製造した。本例のデジダルデータドライバーはクロック信号線とクロック生成回路、シフトレジスター回路、ＮＯＲゲート、デジタル映像信号線、ラッチ回路１、ラッチパルス線、ラッチ回路２、リセット線１、ＡＮＤゲート、規準電位線、リセット線２、容量分割に依る６ビットＤ／Ａコンバーター、ＣＭＯＳアナログスウィッチ、共通電位線、及びソース線リセット・トランジスタより構成され、ＣＭＯＳアナログスウィッチからの出力が画素部のソース線へとつながって居る。Ｄ／Ａコンバーター部の容量はＣ0＝Ｃ1／２＝Ｃ2／４＝Ｃ3／８＝Ｃ4／１６＝Ｃ5／３２との関係を満たして居る。デジタル映像信号線にはコンピューターのヴィデオランダムアクセスメモリー（ＶＲＡＭ）から出力されるデジタル映像信号が直接入力され得る。本例のアクティブマトリクス基板の画素部ではソース電極及びソース配線、ドレイン電極（画素電極）はアルミニウムから構成されて居り、反射型ＬＣＤと成って居る。斯様にして得られたアクティブマトリクス基板を一対の基板の一方に用いて居る液晶パネルを製造した。一対の基板間に挟持する液晶には黒色顔料を分散させた高分子分散液晶（ＰＤＬＣ）を用い、ノーマリー黒モード（液晶に電圧を印加しない時に黒表示）の反射型の液晶パネルとした。得られた液晶パネルを外部配線と接続し液晶表示装置を製造した。その結果ＮＭＯＳとＰＭＯＳのオン抵抗とトランジスタ容量が其々同等で、しかもＴＦＴが高性能で有り、更にトランジスタの寄生容量が窮めて小さく、加えて基板全面で特性が均一で有る為、６ビットデジダルデータドライバーも走査ドライバーも広い動作領域で正常に動作し、且つ画素部に関しては開口率が高い為、黒顔料分散ＰＤＬＣを用いても表示品質の高い液晶表示装置が出来上がった。又アクティブマトリクス基板の製造工程も安定しているので液晶表示装置を安定的に、且つ低コストにて製造する事が可能と成った。
実施例４で得られた太陽電池を補助電源として用いて居り、且つ斯様に得られた液晶表示装置をフルカラーの携帯型パーソナルコンピューター（ノートＰＣ）の筐体に組み込んだ。６ビットデジダルデータドライバーをアクティブマトリクス基板が内蔵して居り、コンピューターからのデジタル映像信号を直接液晶表示装置に入力する為、回路構成が簡素と化し、同時に消費電力も窮めて小さく成った。薄膜トランジスタが高性能で有る為、このノートＰＣは非常に美しい表示画面を有する良好な電子機器で有る。加えて液晶表示装置が高開口率を有する反射型で有る事実を反映してバックライトが不要と化し、更に高変換効率を有する太陽電池を補助電源として内蔵して居る為、バッテリーの小型軽量化と長時間使用をも実現され得た。これにより長時間使用可能で、且つ綺麗な表示画面を有する超小型軽量電子機器が作成された。
産業上の利用可能性
以上のように、本発明の結晶性半導体膜の形成方法、及びそれを用いた薄膜トランジスタや太陽電池などの薄膜半導体装置の製造方法によると、安価なガラス基板の使用が可能である低温プロセスを用いて高性能な薄膜半導体装置を製造することができる。従って本発明をアクティブ・マトリックス液晶表示装置の製造に適用した場合には、大型で高品質な液晶表示装置を容易にかつ安定的に製造する事が出来、太陽電池に利用した場合には変換効率の高い太陽電池が作成される。又、他の電子回路の製造に適用した場合にも高品質な電子回路を容易にかつ安定的に製造することができる。
本発明の薄膜トランジスタ装置は安価でかつ高性能で有るが故、アクティブ・マトリックス液晶表示装置のアクティブマトリクス基板として最適な物と成って居る。特に高い性能を要求されるドライバ内蔵のアクティブマトリクス基板として最適なものとなっている。
本発明の液晶表示装置は安価で且つ高性能で有る為、フルカラーのノートＰＣをはじめ、各種ディスプレイとして最適な物と成って居る。
本発明の電子機器は安価でかつ高性能で有る為、一般に広く受け入れられるであろう。

Claims (16)

  1. 結晶性シリコン膜を有する半導体装置の製造方法であって、ガラス基板上にシリコン膜を形成するシリコン膜形成工程と、前記シリコン膜にレーザー光を照射し前記シリコン膜の表層を溶融し結晶化する第１のアニール工程と、前記表層が結晶化した前記シリコン膜に急速熱処理を施し前記結晶化した表層以外の前記シリコン膜を固相にて結晶化する第２のアニール工程、とを有し、
    前記第２のアニール工程における熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは、
    1.72×10-21〔秒〕＜ｔ・ｅｘｐ（−ε／ｋＴ）＜4.63×10-14〔秒〕
    （100〔ミリ秒〕＜ｔ＜300〔秒〕、ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
    の関係を満たすことを特徴とする半導体装置の製造方法。
  2. 結晶性シリコン膜を有する半導体装置の製造方法であって、ガラス基板上にシリコン膜を形成するシリコン膜形成工程と、前記シリコン膜に高エネルギー光を照射し前記シリコン膜の表層を溶融し結晶化する第１のアニール工程と、前記表層が結晶化した前記シリコン膜に急速熱処理を施し前記結晶化した表層以外の前記シリコン膜を固相にて結晶化する第２のアニール工程、とを有し、
    前記第２のアニール工程における熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは、
    1.72×10-21〔秒〕＜ｔ・ｅｘｐ（−ε／ｋＴ）＜4.63×10-14〔秒〕
    （100〔ミリ秒〕＜ｔ＜300〔秒〕、ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
    の関係を満たすことを特徴とする半導体装置の製造方法。
  3. 結晶性シリコン膜を有する半導体装置の製造方法であって、ガラス基板上にシリコン膜を形成するシリコン膜形成工程と、前記シリコン膜に高エネルギー光を照射し前記シリコン膜の表層を固相にて結晶化する第１のアニール工程と、前記表層が結晶化した前記シリコン膜に急速熱処理を施し前記結晶化した表層以外の前記シリコン膜を固相にて結晶化する第２のアニール工程、とを有し、
    前記第２のアニール工程における熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは、
    1.72×10-21〔秒〕＜ｔ・ｅｘｐ（−ε／ｋＴ）＜4.63×10-14〔秒〕
    （100〔ミリ秒〕＜ｔ＜300〔秒〕、ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
    の関係を満たすことを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３のいずれかに記載の半導体装置の製造方法において、
    前記シリコン膜形成工程は、前記基板上に形成された第１導電型不純物拡散源上に前記シリコン膜を形成することを特徴とする半導体装置の製造方法。
  5. 請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
    前記第１のアニール工程は、前記シリコン膜上に第２導電型不純物拡散源を形成した後に行われることを特徴とする半導体装置の製造方法。
  6. 請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
    前記第２のアニール工程は、前記第１のアニール工程後、前記シリコン膜上に第２導電型不純物拡散源を形成した後に行われることを特徴とする半導体装置の製造方法。
  7. 請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
    前記第２のアニール工程は、前記第１のアニール工程後、前記シリコン膜上に第２導電型半導体膜を形成した後に行われることを特徴とする半導体装置の製造方法。
  8. 請求項６又は７に記載の半導体装置の製造方法において、
    前記シリコン膜形成工程において、形成されるシリコン膜が第１導電型半導体膜と真性シリコン膜の積層膜であることを特徴とする半導体装置の製造方法。
  9. 請求項１乃至８のいずれかに記載の半導体装置の製造方法において、
    前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、
    熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは、さらに、
    5×10-18〔秒〕＜ｔ・ｅｘｐ（−ε／ｋＴ）＜4.63×10-14〔秒〕
    （ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
    の関係を満たすことを特徴とする半導体装置の製造方法。
  10. 請求項１乃至８のいずれかに記載の半導体装置の製造方法において、
    前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは、さらに、
    1.72×10-21〔秒〕＜ｔ・ｅｘｐ（−ε／ｋＴ）＜1.09×10-15〔秒〕
    （ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
    の関係を満たすことを特徴とする半導体装置の製造方法。
  11. 請求項１乃至８のいずれかに記載の半導体装置の製造方法において、
    前記第２のアニール工程に於ける熱処理温度を絶対温度でＴ〔Ｋ〕にて表し、熱処理時間をｔ〔秒〕とした時に熱処理温度Ｔ及び熱処理時間ｔは、さらに、
    5×10-18〔秒〕＜ｔ・ｅｘｐ（−ε／ｋＴ）＜1.09×10-15〔秒〕
    （ε＝3.01［eV］、ｋ＝8.617×10-5［eV/K］：ボルツマン定数）
    の関係を満たすことを特徴とする半導体装置の製造方法。
  12. 請求項１乃至１１のいずれかに記載の半導体装置の製造方法において、
    前記基板はガラス基板で有り、前記熱処理温度Ｔは該ガラス基板の歪点以下で有ることを特徴とする半導体装置の製造方法。
  13. 請求項１乃至１２のいずれかに記載の半導体装置の製造方法において、
    前記熱処理時間ｔが１８０秒以下で有ることを特徴とする半導体装置の製造方法。
  14. 請求項１乃至１３のいずれかに記載の半導体装置の製造方法において、
    前記第１のアニール工程の後、前記第２のアニール工程の前に、前記基板に予備加熱を行う工程を有することを特徴とする半導体装置の製造方法。
  15. 請求項１乃至１４のいずれかに記載の半導体装置の製造方法において、
    前記第２のアニール工程は酸化性の雰囲気下で行われることを特徴とする半導体装置の製造方法。
  16. 請求項１乃至１５のいずれかに記載の半導体装置の製造方法を用いることを特徴とする電子機器の製造方法。
JP53238296A 1995-06-26 1996-06-26 半導体装置の製造方法、および電子機器の製造方法 Expired - Fee Related JP4026182B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP15914795 1995-06-26
JP16128096 1996-06-21
PCT/JP1996/001775 WO1997001863A1 (fr) 1995-06-26 1996-06-26 Procede de formation de film semi-conducteur cristallin, procede de production de transistor a couche mince, procede de production de cellules solaires et dispositif cristal liquide a matrice active

Publications (1)

Publication Number Publication Date
JP4026182B2 true JP4026182B2 (ja) 2007-12-26

Family

ID=26486031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53238296A Expired - Fee Related JP4026182B2 (ja) 1995-06-26 1996-06-26 半導体装置の製造方法、および電子機器の製造方法

Country Status (5)

Country Link
US (3) US6066516A (ja)
JP (1) JP4026182B2 (ja)
KR (1) KR100274293B1 (ja)
CN (2) CN1089486C (ja)
WO (1) WO1997001863A1 (ja)

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723590B1 (en) 1994-03-09 2004-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for laser-processing semiconductor device
US6066516A (en) * 1995-06-26 2000-05-23 Seiko Epson Corporation Method for forming crystalline semiconductor layers, a method for fabricating thin film transistors, and method for fabricating solar cells and active matrix liquid crystal devices
JP3917698B2 (ja) * 1996-12-12 2007-05-23 株式会社半導体エネルギー研究所 レーザーアニール方法およびレーザーアニール装置
TW466772B (en) * 1997-12-26 2001-12-01 Seiko Epson Corp Method for producing silicon oxide film, method for making semiconductor device, semiconductor device, display, and infrared irradiating device
KR19990058636A (ko) * 1997-12-30 1999-07-15 구자홍 레이저 조사 방법
JPH11212934A (ja) 1998-01-23 1999-08-06 Sony Corp 情報処理装置および方法、並びに提供媒体
JP2000058839A (ja) * 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
US6579749B2 (en) * 1998-11-17 2003-06-17 Nec Corporation Fabrication method and fabrication apparatus for thin film transistor
US6410368B1 (en) * 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP4514861B2 (ja) * 1999-11-29 2010-07-28 株式会社半導体エネルギー研究所 レーザ照射装置およびレーザ照射方法および半導体装置の作製方法
KR100660814B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 박막트랜지스터의 반도체층 형성방법
US7071041B2 (en) * 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6872607B2 (en) * 2000-03-21 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2001284252A (ja) * 2000-03-30 2001-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7078321B2 (en) 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3910004B2 (ja) * 2000-07-10 2007-04-25 忠弘 大見 半導体シリコン単結晶ウエーハ
GB2367176A (en) * 2000-09-14 2002-03-27 Sharp Kk Active matrix display and display driver
JP4919546B2 (ja) * 2000-09-18 2012-04-18 東芝モバイルディスプレイ株式会社 多結晶シリコン膜の形成方法
AUPR174800A0 (en) * 2000-11-29 2000-12-21 Australian National University, The Semiconductor processing
GB2406709A (en) * 2000-12-04 2005-04-06 Vortek Ind Ltd Heat-treating methods and systems
US6594446B2 (en) 2000-12-04 2003-07-15 Vortek Industries Ltd. Heat-treating methods and systems
US7151017B2 (en) * 2001-01-26 2006-12-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US6770518B2 (en) * 2001-01-29 2004-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
SG114529A1 (en) * 2001-02-23 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6881447B2 (en) * 2002-04-04 2005-04-19 Dielectric Systems, Inc. Chemically and electrically stabilized polymer films
SG114530A1 (en) * 2001-02-28 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7253032B2 (en) 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW544938B (en) * 2001-06-01 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US20030003242A1 (en) * 2001-06-28 2003-01-02 Apostolos Voutsas Pulse width method for controlling lateral growth in crystallized silicon films
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI291729B (en) * 2001-11-22 2007-12-21 Semiconductor Energy Lab A semiconductor fabricating apparatus
MY144264A (en) * 2001-11-29 2011-08-29 Transform Solar Pty Ltd Semiconductur texturing process
US7133737B2 (en) * 2001-11-30 2006-11-07 Semiconductor Energy Laboratory Co., Ltd. Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer
US7214573B2 (en) 2001-12-11 2007-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes patterning sub-islands
EP1329946A3 (en) 2001-12-11 2005-04-06 Sel Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including a laser crystallization step
CN100416243C (zh) * 2001-12-26 2008-09-03 加拿大马特森技术有限公司 测量温度和热处理的方法及系统
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US6767799B2 (en) * 2001-12-28 2004-07-27 Semiconductor Energy Laboratory Co., Ltd. Laser beam irradiation method
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6847050B2 (en) 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
JP4326756B2 (ja) * 2002-07-04 2009-09-09 株式会社半導体エネルギー研究所 ドーピング方法、ドーピング装置の制御システム、およびドーピング装置
US7453129B2 (en) 2002-12-18 2008-11-18 Noble Peak Vision Corp. Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry
US7589380B2 (en) * 2002-12-18 2009-09-15 Noble Peak Vision Corp. Method for forming integrated circuit utilizing dual semiconductors
WO2004057650A1 (en) 2002-12-20 2004-07-08 Mattson Technology Canada, Inc. Methods and systems for supporting a workpiece and for heat-treating the workpiece
US7083694B2 (en) * 2003-04-23 2006-08-01 Integrated Materials, Inc. Adhesive of a silicon and silica composite particularly useful for joining silicon parts
US20040213705A1 (en) 2003-04-23 2004-10-28 Blencoe James G. Carbonation of metal silicates for long-term CO2 sequestration
JP2005072264A (ja) * 2003-08-25 2005-03-17 Seiko Epson Corp トランジスタの製造方法、トランジスタ、回路基板、電気光学装置及び電子機器
JP2005217262A (ja) * 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd 化合物半導体装置の製造方法
US7781947B2 (en) * 2004-02-12 2010-08-24 Mattson Technology Canada, Inc. Apparatus and methods for producing electromagnetic radiation
KR100623251B1 (ko) * 2004-02-19 2006-09-18 삼성에스디아이 주식회사 다결정 실리콘 박막의 제조 방법 및 이를 사용하여제조되는 다결정 실리콘을 사용하는 박막 트랜지스터
CN1691277B (zh) * 2004-03-26 2010-05-26 株式会社半导体能源研究所 用于制造半导体器件的方法
US20050237895A1 (en) * 2004-04-23 2005-10-27 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus and method for manufacturing semiconductor device
KR20050113294A (ko) * 2004-05-25 2005-12-02 삼성전자주식회사 다결정 실리콘 박막 구조체 및 그 제조 방법 및 이를이용하는 ｔｆｔ의 제조방법
KR100666563B1 (ko) * 2004-07-05 2007-01-09 삼성에스디아이 주식회사 반도체 장치의 제조 방법 및 이 방법에 의하여 제조되는반도체 장치
US7442631B2 (en) * 2005-02-10 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Doping method and method of manufacturing field effect transistor
US7071042B1 (en) * 2005-03-03 2006-07-04 Sharp Laboratories Of America, Inc. Method of fabricating silicon integrated circuit on glass
US7279721B2 (en) 2005-04-13 2007-10-09 Applied Materials, Inc. Dual wavelength thermal flux laser anneal
JP2006032982A (ja) * 2005-09-02 2006-02-02 Semiconductor Energy Lab Co Ltd 薄膜の加熱処理方法
US7811892B2 (en) * 2005-10-11 2010-10-12 United Microelectronics Corp. Multi-step annealing process
US20070117287A1 (en) * 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
KR100749010B1 (ko) * 2005-12-26 2007-08-13 (주)포인트엔지니어링 투명기판을 이용한 다결정 실리콘 박막 제조 방법 및 장치
TW200741297A (en) * 2006-04-28 2007-11-01 Innolux Display Corp Liquid crystal panel, liquid crystal display device and mobile telephone
WO2008058397A1 (en) * 2006-11-15 2008-05-22 Mattson Technology Canada, Inc. Systems and methods for supporting a workpiece during heat-treating
KR100885716B1 (ko) * 2007-04-03 2009-02-26 경희대학교 산학협력단 실리콘 슬러리를 이용한 태양전지 및 그 제조방법
DE102007063786B3 (de) 2007-04-16 2022-09-15 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper
US20090029031A1 (en) * 2007-07-23 2009-01-29 Tyler Lowrey Methods for forming electrodes in phase change memory devices
US8441018B2 (en) 2007-08-16 2013-05-14 The Trustees Of Columbia University In The City Of New York Direct bandgap substrates and methods of making and using
WO2009035421A1 (en) * 2007-09-14 2009-03-19 Laserresearch (S) Pte Ltd Single laser system for manufacture of thin film solar cell
US8455331B2 (en) 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5511173B2 (ja) * 2007-10-10 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20090101209A1 (en) * 2007-10-19 2009-04-23 Guardian Industries Corp. Method of making an antireflective silica coating, resulting product, and photovoltaic device comprising same
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US20090223549A1 (en) * 2008-03-10 2009-09-10 Calisolar, Inc. solar cell and fabrication method using crystalline silicon based on lower grade feedstock materials
KR101610269B1 (ko) 2008-05-16 2016-04-07 맷슨 테크놀로지, 인크. 워크피스 파손 방지 방법 및 장치
US8314369B2 (en) * 2008-09-17 2012-11-20 Applied Materials, Inc. Managing thermal budget in annealing of substrates
KR101199301B1 (ko) 2008-12-05 2012-11-09 한국전자통신연구원 확산 영역을 포함하는 화합물 반도체 소자의 형성 방법
EP2219231A1 (en) * 2009-02-12 2010-08-18 Excico France Method and apparatus for irradiating a photovoltaic material surface by laser energy
US20110086462A1 (en) * 2009-10-08 2011-04-14 Ovshinsky Stanford R Process for Manufacturing Solar Cells including Ambient Pressure Plasma Torch Step
US8399808B2 (en) 2010-10-22 2013-03-19 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US8026519B1 (en) 2010-10-22 2011-09-27 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US8938993B2 (en) * 2010-11-30 2015-01-27 Ut-Battelle, Llc Glass strengthening and patterning methods
US9276142B2 (en) * 2010-12-17 2016-03-01 First Solar, Inc. Methods for forming a transparent oxide layer for a photovoltaic device
TWI566300B (zh) * 2011-03-23 2017-01-11 斯克林集團公司 熱處理方法及熱處理裝置
WO2012157298A1 (ja) * 2011-05-17 2012-11-22 株式会社エフティーエル 基板熱処理装置及び基板熱処理方法
US9302348B2 (en) 2011-06-07 2016-04-05 Ultratech Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US8309474B1 (en) 2011-06-07 2012-11-13 Ultratech, Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US20130045560A1 (en) * 2011-08-16 2013-02-21 Kenneth P. MacWilliams Techniques and systems for fabricating anti-reflective and passivation layers on solar cells
KR101902887B1 (ko) * 2011-12-23 2018-10-01 엘지전자 주식회사 태양 전지의 제조 방법
US8546805B2 (en) 2012-01-27 2013-10-01 Ultratech, Inc. Two-beam laser annealing with improved temperature performance
US8501638B1 (en) 2012-04-27 2013-08-06 Ultratech, Inc. Laser annealing scanning methods with reduced annealing non-uniformities
US9558973B2 (en) 2012-06-11 2017-01-31 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
SG10201503482QA (en) 2012-06-11 2015-06-29 Ultratech Inc Laser annealing systems and methods with ultra-short dwell times
US9490128B2 (en) 2012-08-27 2016-11-08 Ultratech, Inc. Non-melt thin-wafer laser thermal annealing methods
CN103400765B (zh) * 2013-07-05 2016-12-28 昆山龙腾光电有限公司 氧化物薄膜晶体管的制造方法
US20150111341A1 (en) * 2013-10-23 2015-04-23 Qualcomm Incorporated LASER ANNEALING METHODS FOR INTEGRATED CIRCUITS (ICs)
US9343307B2 (en) 2013-12-24 2016-05-17 Ultratech, Inc. Laser spike annealing using fiber lasers
JP6193305B2 (ja) 2014-07-29 2017-09-06 ウルトラテック インク 高性能線形成光学システム及び方法
US10083843B2 (en) 2014-12-17 2018-09-25 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
JP6738169B2 (ja) * 2016-03-11 2020-08-12 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスおよびその製造方法
WO2018008071A1 (ja) * 2016-07-04 2018-01-11 三菱電機株式会社 太陽電池セルの評価用基板および太陽電池セルの評価方法
US11182670B2 (en) 2017-11-16 2021-11-23 International Business Machines Corporation Thin-film large-area classifier
US12009451B2 (en) 2018-07-30 2024-06-11 mPower Technology, Inc. In-situ rapid annealing and operation of solar cells for extreme environment applications
FR3113183B1 (fr) 2020-07-31 2022-07-08 Commissariat Energie Atomique PROCEDE DE FORMATION DE CONTACTS OHMIQUES, NOTAMMENT DE TYPE Ni(GeSn) METTANT EN ŒUVRE UN RECUIT LASER

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770481B2 (ja) * 1985-10-30 1995-07-31 ソニー株式会社 シリコン半導体層の形成方法
JPH0691008B2 (ja) * 1986-12-16 1994-11-14 日本電気株式会社 Ｓｏｉ基板の製造方法
JP3210313B2 (ja) * 1989-08-11 2001-09-17 ソニー株式会社 多結晶シリコン薄膜の特性改善方法
JPH03178124A (ja) * 1989-12-07 1991-08-02 Fujitsu Ltd 半導体装置の製造方法
JPH03292719A (ja) * 1990-04-10 1991-12-24 Seiko Epson Corp シリコン半導体層の形成方法
JPH04100210A (ja) * 1990-08-18 1992-04-02 Seiko Epson Corp 半導体装置の製造方法
JPH04298020A (ja) * 1991-03-26 1992-10-21 Toshiba Corp シリコン薄膜結晶の製造方法
JPH05129332A (ja) * 1991-11-06 1993-05-25 Fujitsu Ltd 薄膜トランジスタの製造方法
JP3178124B2 (ja) 1992-11-19 2001-06-18 凸版印刷株式会社 化粧シートの製造方法
JPH0828337B2 (ja) * 1993-01-20 1996-03-21 日本電気株式会社 半導体薄膜の製造方法
US6074901A (en) * 1993-12-03 2000-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for crystallizing an amorphous silicon film and apparatus for fabricating the same
JP3221473B2 (ja) * 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6017719A (en) 1994-06-14 2000-01-25 Nexell Therapeutics, Inc. Positive and positive/negative cell selection mediated by peptide release
WO1995034916A1 (fr) * 1994-06-15 1995-12-21 Seiko Epson Corporation Fabrication d'un equipement a semi-conducteurs a couches minces, equipement a semi-conducteurs a couches minces, afficheur a cristaux liquides et equipement electronique
JP2755214B2 (ja) * 1995-06-12 1998-05-20 ソニー株式会社 半導体薄膜の形成方法
US6066516A (en) * 1995-06-26 2000-05-23 Seiko Epson Corporation Method for forming crystalline semiconductor layers, a method for fabricating thin film transistors, and method for fabricating solar cells and active matrix liquid crystal devices
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon
KR100234895B1 (ko) * 1997-05-12 1999-12-15 구본준 비정질 실리콘의 결정화 방법
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6194669B1 (en) 1999-02-05 2001-02-27 Trw Inc. Solder ball grid array for connecting multiple millimeter wave assemblies

Also Published As

Publication number Publication date
CN1157056A (zh) 1997-08-13
KR970705831A (ko) 1997-10-09
US20020146868A1 (en) 2002-10-10
WO1997001863A1 (fr) 1997-01-16
KR100274293B1 (ko) 2001-01-15
CN1395289A (zh) 2003-02-05
CN1180457C (zh) 2004-12-15
US6455360B1 (en) 2002-09-24
CN1089486C (zh) 2002-08-21
US6746903B2 (en) 2004-06-08
US6066516A (en) 2000-05-23

Similar Documents

Publication Publication Date Title
JP4026182B2 (ja) 半導体装置の製造方法、および電子機器の製造方法
JP3306258B2 (ja) 半導体装置の製造方法
KR100227439B1 (ko) 다결정 박막 및 박막 반도체 장치 제작 방법
US6051453A (en) Process for fabricating semiconductor device
KR100375289B1 (ko) 반도체장치와표시장치및그들의제조방법
US5938839A (en) Method for forming a semiconductor device
EP0714140A1 (en) Manufacture of thin film semiconductor device, thin film semiconductor device, liquid crystal display device, and electronic device
JP3999138B2 (ja) 半導体装置の製造方法、表示装置の製造方法、および電子機器の製造方法
JPH0794756A (ja) 半導体装置の作製方法
JP3924828B2 (ja) 結晶性半導体膜の製造方法、および薄膜トランジスタの製造方法
JP3881715B2 (ja) 結晶性半導体膜の形成方法、アクティブマトリクス装置の製造方法、及び電子装置の製造方法
JP4200530B2 (ja) 薄膜トランジスタの製造方法
JP2000068518A (ja) 薄膜トランジスタの製造方法
JPH0773094B2 (ja) 結晶性半導体薄膜の製造方法
JP4547857B2 (ja) トランジスタの製造方法
JP4514908B2 (ja) 半導体装置の製造方法
JP3408242B2 (ja) 半導体装置の作製方法
JP2000277579A (ja) 半導体薄膜の結晶性検査方法
JP2002237598A (ja) 薄膜トランジスタの製造方法
JPH0982639A (ja) 半導体装置およびその製造方法
JP3393863B2 (ja) 半導体装置の作成方法
JP3393857B2 (ja) 半導体装置の作製方法
JP2005197576A (ja) 薄膜トランジスタの製造方法、電気光学装置及び電子機器
JPH09246181A (ja) 多結晶薄膜の形成方法と多結晶薄膜形成装置および薄膜トランジスタの製造方法
JP2005259818A (ja) 半導体膜の結晶化方法、薄膜トランジスタの製造方法、電気光学装置及び電子機器

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070918

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071001

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121019

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees