KR100274293B1 - 결정성 반도체막 형성방법, 박막 트랜지스터 제조방법, 태양 전지 제조 방법 및 액티브 매트릭스형 액정 장치 - Google Patents

결정성 반도체막 형성방법, 박막 트랜지스터 제조방법, 태양 전지 제조 방법 및 액티브 매트릭스형 액정 장치

Info

Publication number
KR100274293B1
KR100274293B1 KR1019970701411A KR19970701411A KR100274293B1 KR 100274293 B1 KR100274293 B1 KR 100274293B1 KR 1019970701411 A KR1019970701411 A KR 1019970701411A KR 19970701411 A KR19970701411 A KR 19970701411A KR 100274293 B1 KR100274293 B1 KR 100274293B1
Authority
KR
South Korea
Prior art keywords
heat treatment
semiconductor film
sec
substrate
temperature
Prior art date
Application number
KR1019970701411A
Other languages
English (en)
Other versions
KR970705831A (ko
Inventor
미쓰토시 미야사카
Original Assignee
야스카와 히데아키
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야스카와 히데아키, 세이코 엡슨 가부시키가이샤 filed Critical 야스카와 히데아키
Publication of KR970705831A publication Critical patent/KR970705831A/ko
Application granted granted Critical
Publication of KR100274293B1 publication Critical patent/KR100274293B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02466—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02477—Selenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/128—Annealing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Photovoltaic Devices (AREA)

Abstract

값싼 범용기판에 반도체막을 형성한다. 다음에 반도체막의 거의 모든면에 레이저조사 등의 제1어닐 공정을 실시하고, 그후 급속열처리로 된 제2어닐 공정을 한다. 이렇게 하므로써 기판에 큰 열 스트레스를 주지않고 또 높은 생산성을 가지고 고품질의 결정성 반도체막을 형성할 수 있다.
본 발명을 박막트랜지스터에 적용하면 고성능을 가지는 양호한 것을 용이하게 제조할 수 있다. 또 태양전지에 적용하면 에너지 변환효율이 높아진다.

Description

결정성 반도체막 형성방법, 박막 트랜지스터 제조방법, 태양 전지 제조 방법 및 액티브 매트릭스형 액정 장치
다결정 실리콘 등의 반도체막은 박막트랜지스터(이하 본원 명세서중에서는 「TFT」라 함)나 태양전지에 널리 이용된다. 이들 반도체장치의 성능은 오로지 그 반도체 장치의 능동부를 구성하는 반도체막의 양호 여부에 강하게 의존하고 있다. 말할것도 없이 고품질의 반도체막이 얻어지면 그에 따라 고성능 반도체 장치가 얻어지는 것이다. 예컨대 액정표시 장치 등에 사용되고 있는 다결정 실리콘 박막트랜지스터(poly-Si TFT)로는 다결정실리콘(poly-Si) 막질이 뛰어날수록 고속스위칭 동작하는 양호한 TFT가 얻어진다. 또 광의 흡수효율에 큰 차가 없으면 결정화율이 높은 반도체막을 사용한 태양전지일수록 높은 에너지 변환 효율이 얻어진다. 이와 같이 고품질의 결정성 반도체막은 많은 산업분야에 걸쳐 강력히 요구되고 있다.
그런데 이러한 고품질 반도체막의 형성은 일반적으로 상당히 곤란하며 더구나 큰 제약이 있다. TFT 분야에서는 공정 최고온도가 1000℃ 정도의 고온프로세스 에서 트랜지스터를 형성하는 것으로 이동도가 비교적 높은 다결정 실리콘막을 형성하고 있다. 이 때문에 반도체막이나 반도체장치를 작성할 수 있는 기판은 그 기판이 고온의 열공정에 견딜수 있는 내열성을 가져야 한다는 제약이 발생한다. 이리하여 현재의 poly-Si TFT는 모두 고가로 작은 석영 유리기판 상에 형성된다. 같은 이유로 태양전지에는 통상 비정질 실리콘(a-Si)이 사용된다.
이와 같은 상황을 배경으로 하여 가능한 한 저온으로 고품질 반도체막을 형성하는 방법이 각종 연구되고 있다. 그 제1방법으로서는 고상성장법이 알려져 있다. 이는 기판상에 a-Si막을 형성한 후 이 실리콘막에 대해 600℃ 정도의 온도로 10시간 정도 이상의 열처리를 하고, 앞의 a-Si막을 poly-Si막으로 개질하는 것이다. 제2방법으로서는 레이저 결정화법이 알려져 있다. 이 방법은 먼저 a-Si막을 퇴적하고, 그 후 a-Si막에 레이저광을 조사하여 실리콘막의 결정화를 진행하는 것이다.
그러나 종래기술의 제1방법(고상성장법)으로는 10수시간 이라는 장시간의 열처리가 필요하며, 생산성이 나쁘다는 문제가 있다. 또 이 방법으로는 기판전체가 장시간 가열되고 있음에 기인해서, 기판의 열 변형이 커다란 문제로 되어 실질적으로 값싼 대형 유리기판을 사용하지 못한다는 과제가 발생하였다. 종래기술의 제2방법(레이저 결정화법)으로는 레이저 조사에너지가 낮으면 결정화가 진행되지 않고, 한편 높으면 반도체막이 손상되어 어떤 조사 조건에 있어서도 만족이 되는 고품질 결정화막을 얻을 수 없다는 과제가 있었다. 또한 레이저 조사마다 결정성의 분산이 크다는 과제로 알려져 있다. 그 결과 이들 반도체막을 예컨대 TFT에 적응하더라도 양호한 트랜지스터 특성을 얻지 못하는 것이다.
그런데 종래기술의 제2방법(레이저 결정화법)과 제1방법의 변형(노열(爐熱)처리)을 짜맞춰 행하는 제3방법이 검토되고 있다. 이는 반도체막의 레이저 결정화가 실시된 후 열 처리 온도를 고상성장법 보다도 낮게 설정하며(450℃ 정도에서 550℃ 정도) 또 그 처리시간은 짧게 해서(1시간에서 5시간 정도) 반도체막에 열처리를 하는 것이다. 그러나 이런 방법이라도 본질적으로 제1방법이 떠맡고 있는 것과 같은 문제, 즉 가령 열처리온도를 450℃ 정도로 억제했다 하더라도 수시간 정도 이상으로 걸치는 열처리가 필요하기 때문에 생산성이 나쁘고 더구나 기판의 열비틀림을 무시할 수 없을 것이다.
본 발명은 결정성 반도체막의 형성방법 및 이들 결정성 반도체막을 이용하고 있는 박막트랜지스터, 액티브매트릭스형 액정장치, 태양전지의 제조방법에 관한 것이다.
제1(a)도 내지 제1(d)도는 본 발명에 관한 TFT 제조방법을 도시한 공정도.
제2(a)도는 본 발명의 제2어닐 공정에서 사용하는 RTA 장치의 요부를 나타낸 개념도.
제2(b)도는 제2어닐 공정중 어닐 상태를 도시한 설명도.
제2(c)도는 RTA 장치에서의 온도 프로그램.
제3도는 본 발명에서의 제2어닐 공정에서의 어닐 온도 및 어닐 시간과 그 얻어진 효과(TFT의 이동도)의 관계를 도시한 도면.
제4도는 본 발명에서의 제2어닐 공정에서 시간인자(β)와 제2어닐 처리 효과(TFT의 이동도)의 관계를 도시한 도면.
제5도는 본 발명에서의 제2어닐 공정에서 시간인자(β)와 그 효과(TFT 이동도의 분산)의 관계를 도시한 도면.
제6(a)도 내지 제6(d)도는 본 발명에 관련된 태양 전지 제조방법의 일부를 개념적으로 도시한 공정 단면도.
제7(a)도 내지 제7(d)도는 본 발명에 관한 태양 전지 제조방법의 일부를 개념적으로 도시한 공정 단면도.
제8(a)도 내지 제8(d)도는 본 발명에 관련된 태양 전지 제조방법의 일부를 개념적으로 도시한 공정 단면도.
제9(a)도 내지 제9(c)도는 본 발명에서의 제1어닐 공정에서 사용하는 어닐 장치의 요부를 표시한 개념도.
제10(a)도 내지 제10(d)도는 본 발명에 관련된 태양 전지 제조방법의 일부를 개념적으로 표시한 공정 단면도.
그런 까닭으로 본 발명은 상술한 여러 과제의 해결을 지향하고, 그 목적은 기판에 큰 열스트레스를 가함이 없이 또 높은 생산성을 갖고 고품질의 결정성 반도 체막을 형성하는 방법 및 이 방법을 이용하여 고성능 박막트랜지스터나 태양전지 제조방법을 제공하는 데 있다.
상기 과제를 해결하기 위해 본 발명은 기판상에 결정성 반도체막을 형성하는 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막 일부를 용융 결정화시키는 처리를 반복함으로써 이 반도체막을 결정화시키는 제1 어닐공정과 이 결정화한 반도체막에 급속열처리(rapid thermal anneal)를 하는 제 2어닐 공정을 가지는 것을 특징으로 한다.
이때 상기 제2어닐 공정에서의 열처리온도를 절대온도 T[K]로 나타내고 열 처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족하는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-l5[초]
의 관계를 충족하는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족하는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬때는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점(歪点) 이하인 것도 특징으로 한다. 또 열처리 시간 t가 300초 이하인 것을 특징으로 하고 이것이 180초 이하인 것을 특징으로 한다.
또 본 발명은 기판상에 결정성 반도체막을 형성하는 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과 이 반도체막에 부분적인 레이저광 조사를 반복하는 제1어닐공정과 이 레이저 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 갖는 것을 특징으로 한다. 이때 상기 제2어닐 공정에서의 열처리 온도를 절대온도에서 T[k]로 나타내고 열처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리 시간 t는
1.72×10-21[초]＜t ·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×17-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것을 특징으로 한 다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 결정성 반도체막을 형성하는 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과 이 반도체막에 부분적인 고에너지광 조사를 반복하는 제1어닐 공정과 이 고에너지 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 갖는 것을 특징으로 한다.
이때 상기 제2어닐공정에서의 열처리온도를 절대온도에서 T[K]로 나타내고 열처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용하고 있는 박막트랜지스터 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막의 일부를 용융 결정화시키는 처리를 반복함으로써 이 반도체막을 결정화시키는 1어닐공정과 이 결정화 한 반도체막에 급속열처리를 하는 제2어닐공정을 적어도 포함하는 것을 특징으로 한다. 이때 상기 제2어닐공정에서의 열처리온도를 절대온도 T[K]로 나타내고 열처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용하는 박막 트랜지스터 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과 이 반도체막에 부분적인 레이저 광조사를 반복하는 제1어닐공정과 이 레이저광을 조사한 반도체막에 급속열처리를 하는 제2어닐공정을 적어도 포함하는 것을 특징으로 한다. 이때 상기 제2어닐공정에서의 열처리온도를 절대온도에서 T[K]로 나타내고, 열처리 시간을 t[초]로한 때에 열처리온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용한 박막트랜지스터 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막에 부분적인 고에너지 레이저 광 조사를 반복하는 제1어닐 공정과 이 고에너지 레이저 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 한다. 이 때 상기 제2어닐공정에서의 열처리 온도를 절대온도에서 T[K]로 나타내고 열처리시간을 t[초]로 한때에 열처리온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용한 태양전지의 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막의 일부를 용융 결정화시키는 처리를 반복함으로써 이 반도체막을 결정화시키는 제1어닐 공정과 이 결정화한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 한다. 이때 상기 제2어닐 공정에서의 열처리 온도를 절대 온도에서 T[K]로 나타내고 열처리시간을 t[초]로 한때에 열처리온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용하고 있는 박막트랜지스터 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막의 일부를 용융 결정화시키는 처리를 반복함으로써 이 반도체막을 결정화시키는 1어닐공정과 이 결정화 한 반도체막에 급속열처리를 하는 제2어닐공정을 적어도 포함하는 것을 특징으로 한다. 이때 상기 제2어닐공정에서의 열처리온도를 절대온도에서 T[K]로 나타내고 열처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용한 태양전지의 제조방법에 있어서 기판상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막에 부분적인 고에너지 광 조사를 반복하는 제1어닐공정과 이 고에너지 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 한다. 이때 상기 제2어닐 공정에서의 열처리온도를 절대 온도에서 T[K]로 나타내고 열처리시간을 t[초]로한 때에 열처리온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용한 태양전지의 제조방법에 있어서, 기판상에 제1도전형 불순물 확산원을 형성하는 공정과 이 제1도전형 불 순물 확산원상에 반도체막을 퇴적하는 반도체막 퇴적 공정과 이 반도체막 표면에 제2도전형 불순물 확산원을 형성하는 공정과 이 반도체막에 부분적인 레이저 광조사를 반복하는 제1어닐공정과 이 레이저광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 한다. 이 때 상기 제2어닐 공정에서의 열처리 온도를 절대온도에서 T[K]로 나타내고 열처리시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 또 바로 위의 2식을 충족시킬 때에는 기판은 유리이며 열처리 온도 T는 이 유리 기판의 왜점 이하인 것도 특징으로 한다. 또한 열처리 시간 t가 300초 이하임을 특징으로 하고 이것이 180초 이하인 것도 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용한 태양전지의 제조방법에 있어서, 반도체막을 퇴적하는 반도체막 퇴적 공정과 이 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐공정과 이 레이저광을 조사한 반도체막 표면에 제2도전형 불순물확산원을 형성하는 공정과 이 제2도전형 불순물 확산원을 형성한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 한다. 여기서 상기 반도체막 퇴적공정에서 퇴적하는 반도체막이 제1도전형 반도체막과 거의 진성 반도체막의 적층막인 것도 특징으로 한다. 이때 상기 제2어닐 공정에서의 열처리 시간을 t[초]로 나타내고 열처리시간을 t[초]로 한때에 열처리온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용하고 있는 박막트랜지스터 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막의 일부를 용융 결정화시키는 처리를 반복함으로써 이 반도체막을 결정화시키는 1어닐공정과 이 결정화한 반도체막에 급속열처리를 하는 제2어닐공정을 적어도 포함하는 것을 특징으로 한다. 이때 상기 제2어닐공정에서의 열처리온도를 절대온도에서 T[K]로 나타내고 열처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용한 태양전지의 제조방법에 있어서, 반도체막을 퇴적하는 반도체막 퇴적 공정과 이 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐공정과 이 레이저 광을 조사한 반도체막 표면에 제2도전형 불순물확산원을 형성하는 공정과 이 제2도전형 불순물 확산원을 형성한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 한다. 여기서 상기 반도체막 퇴적공정에서 퇴적하는 반도체막이 제1도전형 반도체막과 거의 진성 반도체막의 적층막인 것도 특징으로 한다. 이때 상기 제2어닐 공정에서의 열처리 시간을 t[초]로 나타내고 열처리시간을 t[초]로 한때에 열처리온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용하고 있는 태양전지 제조방법에 있어서 반도체막을 퇴적하는 반도체막 퇴적 공정과 이 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐공정과 이 레이저광을 조사한 반도체막 표면에 제2도전형 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 한다. 여기서 상기 반도체막 퇴적공정에서 퇴적하는 반도체막이 제1도전형 반도체막과 거의 진성 반도체막의 적충막인 것도 특징으로 한다. 이때 상기 제2어닐 공정에서의 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다.
또 본 발명은 기판상에 형성한 반도체막을 이용하고 있는 태양전지의 제조방법에 있어서 기판상에 제1도전형 불순물 확산원을 형성하는 공정과 이 제1도전형 불순물 확산원상에 반도체막을 퇴적하는 반도체막 퇴적공정과 이 반도체막에 부분적인 레이저광 조사를 반복하는 제1어닐공정과 이 레이저광을 조사한 반도체막 표면에 제2도전형 반도체막을 퇴적하는 공정과 이 제2도전형 반도체막이 형성된 반도체막에 급속열처리를 하는 제2어닐공정을 적어도 포함하는 것을 특징으로 한다.
이때 상기 제2어닐 공정에서의 열처리온도를 절대온도에서 T[K]로 나타내고 열처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리시간 t는
1.72×10-21[초]＜t·exp(-ε/kT)
(ε=3.01[eV], k =8.617×10-5[eV/K] : 볼츠만 정수)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-l8[초]＜t·exp(-ε/kT)＜4.63×10-14[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다. 혹은
5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초]
의 관계를 충족시키는 것을 특징으로 한다.
또 본 발명은 박막트랜지스터를 갖는 액티브 매트릭스형 액정장치에 있어서 상기 박막트랜지스터 제조방법으로 제조한 기판을 가지는 것을 특징으로 한다. 이하 도면을 참조하면서 본 발명의 기초원리 및 형태를 상세히 설명하겠다.
[1. 본원발명의 기초원리]
본 발명은 유리등 기판상에 실리콘막으로 대표되는 반도체막을 퇴적한 후 기판면적에 비교하여 훨씬 작은 면적인 반도체막의 일부에 레이저 광이나 고에너지광을 반복하여 조사한다(제1어닐공정). 이들 광조사나 에너지 빔 조사등 에너지공급에 따라 반도체막의 결정화가 진행된다. 공급하는 에너지가 충분히 높으면, 그 조사 부분에서의 반도체막은 부분적으로 용융되고 후에 냉각고화과정을 거쳐 결정화 한다(이 현상을 본원에서는 「용융 결정화」라함). 이에 반하여 공급 에너지가 용융결정화시키는데 충분치 않더라도 어느정도 높은 에너지이면 수초 정도 미만의 단시간 내에 고상으로 결정화가 진행되는 일도 있다.(극단시간 고상 성장법 : 「VST-SPC법」이라 함). 어느 결정화 방법에서도 결정화 종료후 반도체막은 완전한 결정상태에 있는 것은 아니다. 즉 결정립과 결정립 사이에 아직 다량의 비정질 성분이 남아있기도 하고(불완전 결정화, 결정화 율이 낮다) 결정립내의 각 반도체 구성원자(예컨대 Si 원자)가 결정 격자점에서 조금 틀어져 있기도 하고(내부 응력이 강한 결정립내에 댕글링본드(dangling bond)가 존재함), 혹은 결정립과 결정립간의 입계가 불규칙적으로 문란해지고 있기도 하는(불규칙 입계를 형성하고 있음)것이다. 결정율이 낮은 불완전 결정화는 기본적으로 에너지 부족에 기인하며, VST-SPC 법등으로 발생하기 쉽다. 이 경우 전기적 등가회로는 결정성분과 비정질성분의 직렬 결합으로 간주할 수 있게 하기 위해 비정질성분의 전기특성(캐리어의 수명이나 이동도)이 전체의 전기특성을 규율 바르게 따르게 된다. 비정질 성분이 많으면 많을수록 전기특성은 비정질의 그것에 가까와지며, 결정화 반도체막으로서는 불만족하게 된다. 두번째 원자 격자점에서의 어긋남은 급격히 냉각 고화하는 용융 결정화에 생기기 쉽다. 통상 레이저 광 조사에 의한 용융결정화로는 그 냉각고화과정의 지속시간은 기껏해야 100ns 정도에서 1μs 정도이다. 이와 같이 단시간이라는 결정화로서 원자가 올바른 격자위치에 닿지 않더라도 그 상태가 고정화되어 버리는 것이다. 이러한 반도체막으로는 정격자 위치에서 크게 어긋난 원자는 댕글링본드를 갖게되고 에너지 밴드다이어그램의 금지대 중앙 부근에 포획준위(깊은준위)를 만드는데 이른다. 한편 정격자 위치에서 조금 틀어진 원자일지라도 잠재적 댕글링본드로 되고 금지대중 전도대나 가전자대에 가까운 곳에 포획준위(얕은 준위)를 형성하는 것이다. 따라서 이와같은 반도체막으로는 본래 자유이어야할 전자나 정공이 이들 준위에 포획되기 때문에 실질적인 캐리어(전도대 전자나 가전자대 정공)농도가 감소해버린다. 또 캐리어가 어긋난 원자에 의한 산란이 발생하기 때문에 이동도 등의 저하도 어쩔수 없이 발생하게 된다. 세번째 불규칙 입계는 용융 결정화법이나 VST-SPC법 어느쪽에 대하여도 자주 관측된다. 다결정막의 결정입계는 주로 여기에 기술한 불규칙입계와 대응 입계의 둘로 분류된다. 불규칙입계란 문자 그대로 입계에 규칙성을 전혀 볼수 없고 삼배위결함(댕글링 본드)이나 오배위결함(플로팅 본드)이 존재하기도 하고 산소등 불순물 원소가 석출하기도 한다. 따라서 불규칙입계는 깊은준위도 얕은 준위도 용이하고도 다량으로 형성하며. 입계 포텐셜도 높아진다. 이에 반하여 대응입계는 이차원의 주기성을 갖는 비교적 깨끗한 입계로 댕글링본드가 재배열되어 오원환이나 칠원환의 집합체가 입계를 형성한다(따라서 입계에 댕글링 본드가 적다). 이 때문에 금지대내에 깊은 준위가 형성되지 않고, 입계 포텐셜도 낮아진다. 다결정체로는 피할 수 없는 입계에도 이와같이 좋은 입계(대응입계)와 나쁜입계(불규칙 입계)가 존재하는 것이다. 레이저광이나 고에너지광조사에 의한 용융결정화법이나 VST-SPC법으로 얻어진 결정화막은 그것만으로는 이들 3종류의 문제(불완전 결정화, 정격자점의 어긋남, 불규칙 입계)를 많든 적든 내포하고 있기 때문에 양질의 반도체막으로는 될수 없는 것이다. 그런데 본 발명은 제1어닐공정이 끝난후 급속열처리(RTA)를 하여 상술한 3종류의 문제를 해결하여 고품질 반도체막을 얻는 것이다(제2어닐 공정).
급속열처리를 대표하는 제2어닐공정과 레이저 조사 등의 제1어닐 공정의 공통점은 처리면적(제1어닐공정에서는 레이저광이나 고에너지광등을 조사하는 부분의 면적, 범기판면적의 1%정도미만, 제2어닐 공정에서는 RTA광을 조사하는 부분의 면적, 범기판면적의 5%정도미만)이 양자 모두 기판면적에 비해 충분히 작고, 그 처리시간(반도체막중 일점이 한꺼번에 연속처리하는 기간, 제1어닐에서는 10ns정도에서 10ms 정도, 제2어닐에서는 100ns정도에서 300s정도)도 길더라도 수분 정도 이내로 짧은 점이다. 이러한 구성을 함으로써 기판 전체에 걸친 열스트레스를 최소로 할 수 있고 그 결과 값싼 범용 유리 기판의 사용을 실현하게된다. 더구나 이러한 단시간 공정은 생산성도 용이하게 향상시킨다. 제1어닐공정 및 제2어닐공정의 처리 면적이 공히 기판면적의 5%미만이면, 기판으로서 값싼 범용 유리기판을 사용해도 이들 2회의 열처리후 기판 비틀림을 무시할 수 있을 정도로 작게 멈출 수 있다. 이에 반하여 제2어닐공정과 제1어닐 공정의 다른 점은 제2어닐공정의 처리 면적이 제1어닐공정의 처리면적보다 넓고, 제2어닐 공정의 처리시간은 제1어닐 공정의 처리시간 보다도 길고, 제2어닐 공정의 최고처리온도(400℃정도에서 1000℃정도)는 제1어닐 공정의 최고처리온도(1000℃ 정도에서 1500℃정도이상)보다도 낮은 점이다. 제2어닐공정에서는 이미 반도체막 결정화가 불완전하다고는 하나 거의 완료되어 있다. 실제로 제2어닐공정 전에 남아있는 비정질성분은 결정립에 둘러싸인 적은 영역 밖에 없다. 따라서 그다지 강한 열환경아래가 아니더라도 결정화율을 개선할 수 있는 것이다. 고상에서의 결정성장에 장시간이 소비되는 것은 결정핵의 발생이 느린데에 연유한다. 결정의 성장속도 자체는 비교적 빠를 것이다. 제2어닐 공정시에는 비정질성분을 둘러싼 결정립 표면이 결정성장면이된다. 이 결정성장면이 제2어닐처리 공정중에 신속하게 전진할 수 있으므로 제2어닐공정에서는 제1어닐 공정과 같은 고온을 필요로하지 않더라도 불완전 결정화의 문제가 해결되는 것이다. 또한 냉각과정에서 상술한 정격자점의 어긋남 문제가 발생하기 때문에 이 문제를 해결하기 위해서는 제2어닐공정의 온도쪽이 제1어닐공정의 온도 보다도 낮은것이 요구된다. 상술한 바와 같이 결정립내 결함이나 정격자점의 어긋남(강한 내부음력)과 같은 문제는 급속한 냉각고화 과정이 그 한 원인이 되고 있다. 따라서 이 문제는 제1어닐 보다도 낮은 온도로 천천히 장시간 열처리를 실시 함으로써 해결된다. 이러한 열 공정으로 정격자점에서 어긋난 원자가 열적으로 활성화되어 정격자점으로 복귀하기 때문이다. 또한 제1어닐처리 면적보다도 넓은 면적을 제2어닐로 처리하므로써 결정화 직후 반도체막중의 각점에서 다른 응력(정부(正負)의 큰값)이 넓은 면적으로 평균화하여 응력 완화(정부의 큰 값이 거의 제로가 됨)가 효과적으로 달성되는 것이다. 제2어닐 처리면적이 제1어닐 처리면적보다도 넓은 것은 말하자면 결정화시 국소 스트레스를 광범위에 걸쳐 균일하게 해방함을 의미하는 것이다. 이러한 국소스트레스 해방은 제1어닐 처리면적의 20배정도 이상의 처리면적으로 제2어닐 공정을 하면 효과적으로 이루어진다. 불규칙 입계가 재배열하여 대응 입계로 변화하는데는 어느 정도의 온도를 필요로 하지만 본 발명에서는 이 문제는 제2어닐 시간을 비교적 길게 가짐으로써 해결한다. 또 제2어닐 처리중에 제1어닐시에 생성한 미소 결정립이 재차 결정화하여 보다 큰 결정립으로 성장한다. 미소 결정립이 감소하면 결정립계의 총계(總計)도 감소하며 그만큼 결정립계의 악영향도 배제되는 것이다. 이와같이 본 발명에서는 제1어닐로 얻어진 결정화막의 여러가지 문제점을 RAT를 적용한 제2어닐로 해결하고 고품질 반도체막을 얻고 있다.
[2. 기판에서 반도체막퇴적까지]
본원 발명의 구성요건중에서 기판과 기초보호막 및 반도체막 퇴적까지를 설명하겠다. 본 발명을 적용할 수 있는 기판으로서는 금속등 도전성물질, 실리콘, 카 바이트(SiC)나 알루미나(Al2O3)나 질화 알루미늡(AlN)등의 세라믹 재료, 용융석영이나 유리등 투명내지는 비투명절연성 물질, 실리콘 웨이퍼등 반도체 물질 및 그것을 가공한 LSI기판등이 가능하다. 반도체막은 기판상에 직접 또는 기초보호막이나 하부전극등을 사이에 두고 퇴적한다. 기초보호막의 일례로서는 산화규소막(SiOx: 0＜x ≤2)이나 질화규소막(Si3Nx0＜x ≤ 4) 등의 절연성 물질을 들을 수 있다. TFT등 박막 반도체 장치를 통상의 유리기판상에 작성할 경우와 같은 반도체막에 대한 불순물 제어가 중요한 때 유리기판중에 포함된 나트륨(Na)등 가동 이온이 반도체막 중에 혼입하지 않도록 기초보호막을 형성한후에 반도체막을 퇴적하는 것이 바람직하다. 같은 사정은 각종 세라믹재료를 기판으로 사용할 경우에도 통한다. 기초 보호막은 세라믹중에 첨가된 소결조재원료등 불순물이 반도체부에 확산 및 혼입하는 것을 방지하는 것이다. 금속재료등 도전성 재료를 기판으로 사용하고 또 반도체막이 금속기판과 전기적으로 절연되고 있어야할 경우에는 절연성을 확보하기 위해 당연히 기초 보호막은 필요 불가결하다. 또 반도체 기판이나 LSI 소자 상에 반도체막을 형성할 때에는 트랜지스터간이나 배선간의 층간 절연막이 동시에 기초보호막이기도 하다.
기초보호막은 먼저 기판을 순수한 물이나 알콜등 유기용제로 세척한후 기판상에 상압화학 기상퇴적법(APCVD법)이나 저압화학 기상퇴적법(LPCVD법), 플라즈마 화학 기상퇴적법(PECVD법)등 CVD 또는 스퍼터링법 등으로 형성한다. 기초 보호막으로서 산화규소막을 사용할 경우 상압화학 기상퇴적법으로는 기판온도를 250℃ 정도에서 450℃ 정도로 하여 모노실란(SiH4)이나 산소를 원료로하여 퇴적할 수 있다. 플라즈마 화학 기상퇴적법이나 스퍼터링법으로는 기판온도는 실온으로부터 400℃정도이다. 기초 보호막의 막두께는 기판의 불순물원소 확산과 혼입을 방지하는데 충분한 두께가 필요하고 그 값은 최소로 1000Å 정도이상이다. 로트간이나 기판간의 분산을 고려하면 2000Å 정도 이상이 바람직하며 3000Å 정도이면 보호막으로서의 기능을 충분히 달성할 수 있다. 기초 보호막이 IC소자간이나 이들을 연결하는 배선등 층간절연막을 겸하는 경우에는 통상 4000Å에서 6000Å 정도의 막두께가 된다. 절연막이 너무나 두꺼워지면 절연막에 스트레스에 기인하는 크랙이 발생한다. 그 때문에 최대 막두께는 2μm 정도가 바람직하다. 생산성을 고려할 필요가 있을 경우 절연막 두께는 1μμm 정도가 상한이다.
다음에 반도체막에 관해 설명하겠다. 본 발명을 적용하는 반도체막으로서는 실리콘(Si)이나 게르마늄(Ge)등 4족 단체의 반도체막 이외에 실리콘 게르마늄(SixGe1-x: 0＜ x ＜1)이나 실리콘 카바이트(SixC1-x: 0＜x＜1)나 게르마늄 카바이트(GexC1-x: 0＜x＜1)등 4족 원소 복합체의 반도체막, 갈륨비소(GaAs)나 인듐안티온(InSb)등 3족원소와 5족원소와의 복합체 화합물 반도체막 또는 카드뮴셀렌(CdSe)등 2족원소와 6족원소의 복합체 화합물 반도체막등이 있다. 혹은 실리콘·게르마늄·갈륨·비소(SixGeyGazAsz: x + y + z=1)라고한 새로운 복합화합물 반도체막이나 이들 반도체막에 인(P), 비소(As), 안티온(Sb)등 도너원소를 첨가한 N형 반도체막 또는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In)등 액셉터 원소를 첨가한 P형 반도체막에 대해서도 본 발명은 적응이 가능하다. 이들 반도체막은 APCVD법이나 LPCVD법, PECVD법 등 CVD법 혹은 스퍼터링법이나 증착법등 PVD법으로 형성한다.
반도체막으로 규소막을 사용할 경우 LPCVD법으로는 기판 온도를 400℃ 정도에서 700℃정도로 하여 디실란(Si2H6)등을 원료로 하여 퇴적할 수 있다. PECVD법으 로는 모노실란(SiH4)들을 원료로하여 기판온도가 100℃ 정도에서 500℃ 정도로 퇴적이 가능하다. 스퍼터링법을 이용할 때에는 기판온도는 실온에서부터 400℃ 정도이다. 이와 같이 퇴적한 반도체막의 초기상태(as-deposited 상태)는 비정질이나 혼정질, 미(微)결정질 또는 다결정질등 여러가지 상태가 있으나 본원 발명에 있어서는 이후 공정에서 이들 반도체막을 결정화하기 때문에 초기상태는 어느 상태일지라도 상관없다. 게다가 본원 명세서 중에서는 비정질의 결정화 뿐만 아니라 다결정질이나 미결정질의 재결정화도 포함하여 모두 「결정화」라 한다.
반도체막의 두께는 그것을 TFT에 이용할 때에는 20nm 정도에서 500nm정도가 적합하다. 다음 공정의 제1어닐에 레이저 조사에 의한 용융 결정화를 이용하면 레이저 종류에 따라서(예컨대 KrF : 248nm이나 XeCl: 308nm의 단파장 레이저) 반도체막표층의 100nm 정도 밖에 결정하지 않는 경우가 있다. 또 HeNe(632.8nm)와 같은 비교적 장파장의 레이저를 사용하더도 400nm 정도이상의 막두께를 갖는 반도체막(특히 실리콘막) 두께 방향전체에 걸쳐 결정화시키는 것은 곤란하다. 그렇지만 본원 발명에서는 제2어닐처리로 미결정화부분의 결정화를 진행하는 것이 가능하기때문에 500nm 정도 혹은 태양 전지에 이용할 때와 같이 수 μm(1μm 정도에서 5μm정도)의 두꺼운 반도체막도 이용할 수 있는 것이다. 그러한 의미에서는 본원 발명은 범용성이 높은 단파장(Ar 주선: 514.5nm정도이하의 파장) 레이저를 사용해도 두꺼운(200nm정도이상) 반도체막을 완벽하게 결정화시킬 수 있다고 말할 수 있을 것이다.
[3. 제1어닐공정]
다음에 앞장에서 얻어진 반도체막에 제1어닐처리를 실시하여 결정화시키는 방법을 설명한다. 본원 발명에서 특히 유용한 제1어닐링 처리는 레이저광이나 고에너지광을 조사하여 반도체막의 용융결정화나 VST-SPC를 행하는 방법이다. 여기서는 먼저 크세논 클로라이드(XeCl)의 엑시머 레이저(파장 308nm)를 예로하여 레이저 조사 방법을 설명하겠다. 레이저 펄스의 강도 반치폭(즉 제1어닐처리시간)은 10nm정도에서 500ns 정도의 단시간이다. 레이저 조사는 기판을 실온(25℃)정도에서 400℃정도 사이로하고 공기중 내지는 배경진공도가 10-4Torr 정도에서 10-9Torr정도의 진공중 또는 수소나 미량의 모노실란 등을 포함하고 있는 환원성 대기, 헬륨이나 아르곤등 불활성대기 아래서 실시한다. 레이저 조사의 1회 조사면적은 5mm□정도에서 20mm□ 정도의 정방형상이며(예컨대 8mm□) 각 조사마다 조사 영역을 1%정도에서 99%정도 옮겨간다(예컨대 50%:상기 예에서는 4mm). 최초에 수평방향(Y방향)으로 주사 한후 다음에 수직방향(X방향)으로 적당량을 옮기고 재차 수평방향으로 소정량씩 옮겨 주사하며 이후 이 주사를 반복하여 기판전면에 첫번째 레이저 조사를 한다. 이 첫번째 레이저 조사 에너지 밀도는 50mJ/cm2정도에서 600mJ/cm2정도 사이가 바람직하다. 첫번째 레이저 조사가 끝난후 필요에 따라 두번째 레이저 조사를 전면에 실시한다. 두번째 레이저 조사를 할 경우 그 에너지 밀도는 첫번째 보다 높은 값이 바람직하며 100mJ/cm2정도에서 1000mJ/cm2정도의 사이로 해도된다. 주사 방법은 첫번째 레이저 조사와 마찬가지로 정방형상의 조사영역을 Y방향과 X방향으로 적당량을 옮겨주사한다. 또 필요에 따라 에너지 밀도를 보다 높게한 세번째 또는 네번째 레이저를 조사하는 것도 가능하다. 이러한 다단계 레이저 조사 법을 사용하면 레이저 영역 끝부분에 기인하는 분산을 완전히 소실시키는 일이 가능해진다. 다단계 레이저 조사의 각번째 조사에 한정하지 않고, 통상의 1단계 조사라도 레이저 조사는 모두 반도체막이 손상하지 않는 에너지 밀도로 한다. 이 이외에도 조사 영역형상을 폭 100μm정도이상으로 길이가 수 10cm 정도의 라인모양으로 하고 이 라인모양 레이저광을 조사하여 결정화를 진행해도 된다. 이 경우 각 조사마다 빔 폭 방향의 겹침을 빔폭마다 겹침량이 90%이면 1회 조사마다 빔이 10μm나아가기 때문에 동일점은 10회의 레이저 조사를 받게된다. 통상 반도체막을 기판전체로 균일하게 결정화시키는데는 적어도 5회정도 이상의 레이저 조사가 요망되므로 조사마다 빔의 겹침량은 80% 정도 이상이 요구된다.
높은 결정성의 다결정 막을 확실하게 얻음에는 동일점이 10회 정도에서 30회 정도의 조사를 실시하도록 겹침량을 90% 정도에서 97%정도로 조정하는 것이 바람직하다. 여기까지 레이저 광원으로서 XECl 엑시머레이저를 예로 설명해 왔지만 반도체막의 동일지점에서의 레이저 조사시간이 10ms정도이내이고 또 기판의 일부분만을 조사하는 것이면 연속 발진레이저를 포함하여 레이저 발진원에는 구애되지 않는다. 예컨대 ArF 엑시머레이저나 XeF엑시머 레이저, RrF 엑시머레이저, YAG 레이저, 탄산 가스레이저, Ar 레이저, 색소레이저등 각종 레이저를 사용해도 된다.
다음에 고에너지 광조사 방법을 제9도를 참조하여 설명한다. 고 에너지 광은 레이저와 같이 위상이 갖추어져 있는 광에서는 없지만 광학계(렌즈)로 집광함으로써 광 에너지 밀도를 높게한 것이다. 고에너지광이 기판상에 퇴적한 반도체막을 연속적 또는 비연속적으로 반복 주사하여 반도체막을 용융결정화 혹은 VST-SPC 결정화시키는 것이다. 고에너지 광 조사장치(50)는 아크램프나 텅스텐램프등 광원(51)과 그 주변에 마련된 반사판(52), 집광렌즈나 광성형렌즈 및 광주사계등 광학계(53)등으로 구성된다. 광원(51)에서 나온 광은 반사판(52)에 의해 일차성형하여 에너지 밀도가 높아진 일차수속광이 된다. 이 1차 수속광이 광학계(53)에 의해 다시 고에너지 밀도를 갖도록 성형화하며, 그리고 동시에 주사기능도 갖고 주사집속광(56)으로 되고 기판(60)상에 퇴적된 반도체막(61)을 조사한다. 반도체막상 동일 점의 처리시간은 주사방향의 조사 영역 길이와 주사속도로 정해진다. 예컨대 조사 영역이 길이(Y방향 길이)가 50mm이고 폭(X방향 길이)이 5mm의 장방형상을 이루며 주사속도가 X방향으로 500mm/s 라면 처리시간이 10ms가 된다. 조사영역 온도는 광원에 투입하는 전력과 광의 성형상태 및 처리시간으로 정해진다. 반도체막의 재질이나 막두께에 따라 이들 값은 적당히 조정 되고나서 고에너지 광조사가 이루어지는 것이다. 생산성을 높이기 위해서는 처리면적이 100mm2정도 이상임이 요망되지만 기판에 대한 열영향을 최소로 하기 위하여는 500mm2정도 이하가 요구된다. 또 처리 시간도 주로 열영향의 점에서 10ms 정도미만이 요망된다. 이렇게한 결과 반도체막(61)에서는 주사수속 광(56)을 조사한 영역만이 부분적으로 결정화하여 이를 반복하여 반도체막의 소망영역을 주사하면 제1어닐 공정이 완료하는 것이다.
[4. 본원발명에서 사용한 급속열처리 장치]
제1어닐 공정(제3장)을 거쳐 결정화한 반도체막은 제2어닐공정을 거침으로써 우량한 결정성 반도체막으로 개질된다. 이 개질을 보다 효과적으로 실현함에는 제2어닐 공정에 대해 적절한 처리조건을 설정할 필요가 있다. 이를 알기쉽게 설명하기 위해 본장에서는 먼저 본원 발명에서 사용한 급속열처리(RTA:rapid thermal anneal)장치의 개요를 설명하겠다.
제2(a)도는 본 발명에서 사용한 RTA 장치의 개략단면도이다. 이 장치에는 기판 11의 반송 방향(화살표 X방향)의 상류측에서 하류측을 향해 길이가 35cm의 제1예비가열 영역(2), 길이가 35cm의 제2예비가열 영역(3), 길이가 25cm의 제3예비가열 영역(4), 어닐 영역(5) 및 쿨링 영역(6)이 설치된다. 제1내지 제3예비가열 영역(2∼4) 및 쿨링 영역(6)에는 기판반송면 아래쪽 히터가 배치되고 있으며 기판을 소망온도로 가열한다. 어닐 영역(5)는 반송해 오는 기판(11)에 에너지광을 조사하기 위한 아크램프(5A, 5B)와 그 아크램프광을 수속시키는 반사판(5C, 5D)가 각기 상하에 배치한다. 수속된 아크램프 광은 가늘고 긴 띠모양을 이룬다(제2(b)도 참조). 기판(11)에 대한 에너지광의 조사영역은 기판의 반송방향에 대해 대개 10nm의 폭을 가진다. 기판(11)이 일정한 속도로 반송되기 때문에 그 반송속도에 따라 RTA 처리 시간이 정해진다. 예컨대 기판(11)을 15mm/초로 반송한 때에는 RTA 처리시간은 0.667초가 된다. 본 발명에서는 RTA처리시간 이라든지 제2어닐공정의 처리시간이라는 말을 RTA광(에너지광)을 조사하는 기간의 시간이라는 의미로 사용한다. RTA 어닐온도는 제1 내지 제3예비가열 존의 설정온도와 아크램프(5A, 5B)의 출력 및 기판 반송 속도(즉 RTA 처리시간)로 정해진다. 본 발명에서 RTA 처리온도 혹은 제2어닐 공정의 온도라고 말한때 그것은 에너지 광 조사 영역(5E)의 장방형 방향에서의 종단(5F)의 온도를 의미한다. 본 발명에서 사용한 RTA장치에서는 이 온도를 적외선 온도계로 측정하여 열처리 공정 관리를 행한다. 이 온도는 RTA 처리중의 최고온도에도 상당한다. 실제 기판(11)상의 임의의 점의 온도 프로필은 제2도와 같은 변화를 나타낸다. 피 처리기판이 제1내지 제3예비가열 영역(2∼4)를 통과한 후 어닐 영역(5)에 들어가면 급속히 기판온도가 상승하고 어닐 영역(5)의 출구부근에서 온도 피크(P)에 달한다. 이 최고온도가 본 발명에서의 RTA처리온도이다. 그후 기판이 쿨링 영역(6)에 들어가면 기판온도는 천천히 저하해 간다.
그런데 이러한 RTA장치를 사용하면 제2어닐공정 처리면적이 기판면적에 비해 충분히 작아진다. 예컨대 기판으로서 300mm×300mm의 정방형을 가정하면 에너지 광의 조사영역이 10mm×300mm(=3000mm2)이기 때문에 기판면적에 대한 열처리면적의 비는 3.3%가 된다. 또 550mm×650m의 기판에서는 열처리 영역이 10mm×550mm(=5500mm2)이고 그 비는 1.5% 정도가 된다. 한편 이 제2어닐공정 처리면적은 제1어닐 공정처리 면적 보다도 충분히 크다. 상술한 바와같이 레이저 광의 조사면적이 20mm2정도에서 400mm2정도이며 고 에너지 광의 조사면적은 100mm2정도에서 500mm2정도이기 때문이다. 이리하여 제1장에 기재한 본 발명의 구성이 실현되는 것이다.
본 발명의 RTA장치는 그 광원에 반도체막이 광을 흡수하기 쉬운 아크램프등을 사용한다. 그러나 이들 광은 당연히 투명기판에서는 거의 흡수되지 않는다. 그 때문에 투명 기판상에 반도체막을 퇴적하고 반도체막의 패터닝을 행한 후에 RTA 처리를 실시하면 섬 모양의 반도체막의 밀도에 따라 반도체막의 RTA 처리에 의한 처리온도의 차이가 나고 만다. 본 발명에서는 반도체막을 퇴적한후에 그리고 이들 반도체막의 패터닝을 하기전에 제1어닐처리와 제2어닐처리를 행한다. 이러한 구성을 함으로써 기판 전면에 걸쳐 균일한 막질을 갖는 결정성 반도체막이 얻어지는 것이다.
[5. 박막트랜지스터 제조방법]
본 발명의 제1은 결정성 반도체막의 형성방법이다. 그런데 결정성 반도체막 품질의 양호 여부는 그 반도체막을 사용하여 박막 반도체 장치의 일종인 TFT를 제조하여 그 트랜지스터 특성을 판단하는 것이 가장 간편하다. 따라서 본장에서는 본 발명에 따른 박막트랜지스터 제조방법을 제1도와 함께 살펴 보겠다.
본 발명에서 사용되는 기판 및 기초보호막에 관하여는 제2장의 설명에 준하지만 여기서는 기판(11)의 일례로서 300mm×300mm의 정방형상 범용 무알칼리 유리를 사용한다. 먼저 기판(11)상에 상압화학기상 퇴적법(APCVD법)이나 PECVD법 혹은 스퍼터링 법등으로 절연성 물질인 기초보호막(12)을 형성한다. 여기서는 기판온도를 150℃로 하여 ECR-PECVD법으로 200nm 정도의 막두께를 갖는 산화규소막을 퇴적한다. 다음에 박막 트랜지스터의 능동층으로 되는 진성실리콘막등 반도체막을 퇴적한다. 반도체막 형성도 제2장에 준한다. 반도체막 두께는 60nm 정도이다. 본 예에서는 고진공형 LPCVD 장치를 사용하여 원료가스인 디실란(Si2H6)을 200SCCM 흐르게하고, 425℃의 퇴적온도로 비정질 실리콘 막(13)을 퇴적한다. 먼저 고진공형 LPCVD 장치의 반응실을 250℃로한 상태에서 반응실 내부에 복수매(예컨대 17매)의 기판 표면을 아래쪽으로 향하게 하여 배치한다. 이렇게 한후 터보 분자 펌프의 운전을 개시한다. 터보분자 펌프가 정상회전에 달한 후 반응실내 온도를 약 1시간에 걸쳐 250℃에서 425℃의 최적온도까지 상승시킨다. 승온개시후 최초 10분간은 반응실에 가스를 전혀 도입하지 않고 진공중에서 승온을 하고 그러한 후 손도가 99.9999% 이상의 질소가스를 300SCCM 계속 흐르게 한다. 이 때 반응실내에서의 평균 압력은 3.0×10-3Torr이다. 퇴적온도에 도달한 후 원료가스인 디실란(Si2H6)을 200SCCM 흐르게 함과 동시에 순도가 99.9999%이상의 희석용 헬륨(He)을 1000SCCM 흘린다. 퇴적개시 직후 반응실내 압력은 대개 0.85Torr이다. 퇴적 진행과 동시에 반응실내의 압력은 서서히 상승하여 퇴적종료직전의 압력은 대개 1.25Torr가 된다. 이와 같이 퇴적한 실리콘막(13)은 기판 주변부 약 7mm을 제외한 286mm각의 영역내에서 그 막두께 변동은 ±5%이내이다.
이리하여 얻어진 반도체막은 다음에 제1어닐처리를 실시한다. 제1어닐처리의 상세한 것은 제3장에 준한다. 본 예에서는 크세논 클로라이드(XeCl)의 엑시머 레이저(파장:308nm)를 조사한다. 레이저 펄스의 강도 반값폭(시간에 대한 반값폭) 이 45ns이다. 레이저 조사는 기판(11)을 실온(25℃)으로하고 불활성가스 대기중(99.999% Ar, 1기압)에서 행한다. 1회 레이저 조사면적은 8mm각의 정방형상이며 각 조사마다 조사영역을 4mm씩 어긋나게 하여 종횡주사를 반복해 간다. 첫번째 레이저 조사에너지 밀도는 160mJ/cm2이다. 같은 조사 방법을 사용하여 2번째 레이저를 조사하여 제1어닐 공정이 끝난다. 2번째 에너지 밀도는 270mJ/cm2이다.
제1어닐 처리종료후 반도체막에 대해 제2어닐 처리를 실시한다. 제2어닐 공정은 제4장에서 설명한 RTA장치를 사용하여 행하며 그 가장 적합한 처리조건을 다음장 이후에 상세히 설명한다. 이리하여 다결정성 반도체막(다결정 실리콘막 : 13)이 유리기판(11) 상에 형성된다(제1(a)도).
다음에 이 반도체막을 사진석판 기술을 사용하여 패터닝하고 후에 트랜지스터의 능동층이 되는 반도체막(13)을 형성한다. 반도체막 형성후 CVD법이나 PVD법 등으로 게이트 절연막(14)을 형성한다(제1(b)도). 절연막 형성에 있어 여러가지 제조방법을 고려할 수 있지만 절연막 형성 온도는 350℃이하가 바람직하다. 이는 MOS 계면이나 게이트 절연막의 열 열화를 방지하기 위해 중요하다. 동일한 것은 이하의 모든 공정에 대하여도 적용한다. 게이트 절연막 형성후 모든 공정 온도는 350℃이하로 억제하는 것이 바람직하다. 이렇게 함으로써 고성능 박막 반도체 장치를 용이하게 그리고 안정적으로 제조할 수 있기 때문이다.
본 예에서는 ECR-PECVD 법으로 기판 온도를 100℃로 하여 120nm의 산화 규소막을 퇴적한다. 계속하여 게이트 전극(15)이 되는 박막을 PVD 법 혹은 CVD법 등으로 퇴적한다. 통상은 게이트 전극과 게이트 배선은 동일한 재료로 동일한 공정에서 만들어지기 때문에 이 재질은 전극 저항이 낮고 350℃ 정도의 열공정에 대해 안정한 것이 바람직하다. 본 예에서는 막두께가 600nm의 탄탈 박막을 스퍼터링 법으로 형성한다. 탄탈 박막을 형성할 때의 기판 온도는 180℃이며 스퍼터링 가스로서 질소가스를 6.7% 포함한 아르곤가스를 사용한다. 이와 같이 형성한 탄탈박막은 결정구조가 α구조로 돼 있고, 그 비저항은 대개 40μΩcm 이다. 게이트 전극이 되는 박막을 퇴적후 패터닝을 하고 계속하여 반도체막에 불순물 이온을 주입하여 소스·드레인영역(16) 및 채널 영역(17)을 형성한다(제1(c)도). 이때 게이트 전극이 이온주입의 마스크로 돼 있기 때문에 채널이 게이트 전극 아래에만 형성되는 자기정합 구조로 된다. 불순물 이온 주입은 질량 비분리형 이온 주입장치를 사용하여 주입 불순물 원소의 수소화물과 수소를 주입하는 이온·도정법과, 질량 분리형 이온 주입장치를 사용하여 소망의 불순물 원소만을 주입하는 이온때려박기법의 2종류를 적응할 수 있다. 이온 도핑법의 원료가스로서는 수소중에 희석 농도 0.1% 정도에서 10% 정도의 포스핀(PH3)이나 디보란(B2H6)등 주입 불순물 원소의 수소화물을 사용한다. 이온 때려박기법으로는 소망의 불순물 원소만을 주입한 후에 계속 수소 이온(프로톤이나 수소 분자 이온)을 주입한다. 상술한 바와 같이 MOS 계면이나 게이트 절연막을 안정하게 유지하기 위해서는 이온 도핑법이든 이온 때려박기법이든 이온 주입시 기판온도는 350℃이하임이 바람직하다. 한편 주입 불순물의 활성화를 350℃ 이하의 저온으로 항상 안정적으로 행함에는(본 발명에서는 이를 「저온 활성화」라고 한다) 이온 주입시 기판온도는 200℃ 이상임이 바람직하다. 트랜지스터의 문턱값 전압을 조정하기 위해 채널 ·도핑을 한다든가 혹은 LDD 구조를 작성한다고 한 바와같이 저능도로 주입한 불순물 이온을 저온으로 확실하게 활성화함에는 이온주입시 기판온도는 250℃ 이상임이 필요하게 된다. 이와같이 기판온도가 높은 상태에서 이온을 주입하면 반도체막의 이온 주입에 따른 결정 파괴시에 재결정화도 동시에 발생하고, 결과로서 이온주입부의 비정질화를 방지할 수 있는 것이다. 즉 이온을 주입한 영역은 주입 후에도 여전히 결정질로 남으며 그후의 활성화 온도가 350℃ 정도 이하의 온도일지라도 주입이온의 활성화가 가능하게 되는 것이다. CMOS TFT를 작성할때는 폴리이미드 수지등의 적당한 마스크재를 사용하여 NMOS 또는 PMOS의 한쪽을 서로 번갈아 마스크로 가리고 상술한 방법으로 각기 이온을 주입한다. 본 예에서는 NMOS 형성을 지향하고 이온 도핑장치를 사용하여 수소중에 희석된 농제5도%의 포스핀(PH3)을 가속전압 100keV로 주입한다. PH3 +이나 H2 +이온을 포함한 전 이온주입량은 1×1016cm-2이다.
다음에 층간절연막(18)을 CVD 법 또는 PVD 법으로 형성한다. 본 예에서는 TEOS(Si-(0-CH2-CH3)4)와 산소(O2), 수증기(H2O)를 원료기체로 하고 희석기체로 아르곤을 사용하여 기판 표면온도 300℃로 500nm의 막두께로 성막한다. 이온 주입과 층간절연막 형성 후 350℃정도 이하의 적당한 열환경하에서 수십분에서 수시간 열처리를 하여 주입 이온의 활성화 및 층간절연막의 달구워 조임을 행한다. 이 열처리 온도는 주입이온을 확실하게 활성화하기 위하여 250℃정도 이상이 바람직하다. 또 층간절연막을 효능적으로 달구워 조임에는 300℃이상의 온도가 바람직하다. 통상 게이트 절연막의 층간절연막에서는 그 막품질이 다르다. 그 때문에 층간절연막 형성 후 두개의 절연막에 콘택트 홀을 뚫을 적에 절연막의 에칭속도가 달라지는 것이 보통이다. 이러한 조건하에서는 콘택트 홀의 형상이 아래쪽 방향이 넓은역 테이퍼(taper) 모양으로 되거나 혹은 차양이 발생하고, 그 후 전극이 형성한 때에 전기적인 스위치 소자를 온 상태로 잘되지 않는 이른바 접촉 불량의 원인이 된다. 층간절연막을 효능적으로 달구워 조이고 이러한 접촉불량의 발생을 최소한으로 방지할 수 있는 것이다. 본 예에서는 노점이 80℃의 수증기를 포함한 산소대기 1기압하에서 300℃ 1시간의 열처리를 실시한다. 단순한 열처리에 비해 수증기를 노점에서 35℃정도에서 100℃정도 포함한 산소포함 기체(산소 농도는 25% 정도에서 100%가 바람직하다) 대기하에서 압력을 0.5 기압정도에서 1.5기압정도로하여 100℃정도에서 400℃정도의 온도로 열처리를 30분정도에서 6시간정도 행하면 산화막(기초보호막, 게이트절연막, 중간절연막등)의 막질개선이 증진되고 고전압이나 고전류하에서도 안정하게 동작하는 신뢰성이 높은 트랜지스터가 얻어진다. 층간 절연막 형성후 소스·드레인상에 콘택트 홀(19)을 뚫고 소스 ·드레인 꺼내기 전극(10)과 배선을 PVD법이나 CVD법등으로 형성하여 박막트랜지스터를 완성한다(제1(d)도).
[6. 제2도 어닐처리 조건과 이용도의 관계]
본장에서는 제5장에서 제조방법을 설명한 TFT의 평가(이동도)를 통해 우량한 반도체막을 얻기 위한 제2어닐공정에서의 가장 적합한 처리조건을 설명하겠다. 여기서는 반도체막 퇴적조건이나 제1어닐공정처리조건을 상술한 바와같이 고정하고 제2어닐공정에서의 RTA 처리조건만을 파라미터로하여 반도체막의 전기적 특성(이동도)과의 관계를 명시한다. 이동도는 TFT 전기특성을 레빈손의 방법(J. Levinson et al. J. Appl. Phys. 53. 1193′83)을 사용하여 구했다.
제2어닐공정을 실시할적에 RTA 장치(제1,2도)에서는 제1예비가열 영역(2)의 히터를 250℃에서 550°의 적당온도에 설정하고, 이하 제2예비가열 영역(3)의 히터를 350℃에서 650℃간의 적당한 온도, 제3예비가열 영역(4)의 히터를 450℃에서 750℃간의 적당한 온도로 설정했다. 기판(11) 의 반송속도는 2mm/초에서 50mm/초 사이로 조정되어 그것에 따라 RTA 처리시간은 0.2초에서 5초 범위로 변화했다. 또 위쪽 아크램프(5A)와 아래쪽 아크램프(5B)의 출력을 각기 3W에서 21W 사이에 독립적으로 조정했다. 이 결과 RTA처리온도(적외선 온도계로 계측 한 어닐 영역(5)에서의 기판온도(램프 광조사영역(5E)의 종단(5F)에서의 온도))는 433℃에서 906℃ 사이에서 변화하고 이들 여러 처리조건하에서 반도체막에 제2어닐처리를 했다. 그 후는 재차 앞장의 방법에 따라 TFT를 작성하여 이동도를 측정했다. 그 결과를 표 1에 명시한다.
Figure kpo00001
표 1의 예비 가열 조건란에 기재된 수자는 차례로 제1예비 가열 영역의 히터온도, 제2예비가열 영역의 히터온도, 제3예비가열 영역의 히터온도이다. 또 램프 출력란에는 아래쪽 아크램프(5B)의 전력과 위쪽 아크램프(5A)의 전력을 이 순서대로 기재하였다.
제1장에서 설명한 바와 같이 제2어닐 공정의 역할은 여러가지가 인정되지만 그것들은 어느것이나 미시적으로는 반도체 원자의 재배열로 간주된다. 이들 원자 레벨에서의 재배열속도는 볼츠만 통계에 따르게 되므로 그 거시적 결과로서 나타나는 제2어닐 공정의 효과도 같은 통계에 지배될 것으로 기대된다. 지금 제2어닐 처리에 수반하는 원자 재배열 속도를 S로 하면, 재배열 속도(S)는 볼츠만 통계에 따라 다음식(1)으로 표현될 것이다.
S=S0exp(-ε/kT) ....(1)
여기서 S0는 속도인자, ε은 활성화 에너지, k는 볼츠만 정수(k=8.617 ×10-5eV·K-1), T는 절대온도로 표시한 열처리온도(K)이다. 실험에 의하면 활성화 에너지 ε의 값은 3.01eV 였다. 제2어닐 공정의 효과를 편의상 결정화도(C)라 이름하면 결정화도(C)는 재배열 속도(S)와 열처리시간(t) 의 곱으로 기술된다.
C=S·t=S0· t·exp(-ε/kT) ...........(2)
이 (2)식은 제2어닐 공정에 의한 소망의 효과(적당한 C의 값)를 얻을 때의 열처리 시간(t)과 열처리 온도(T)의 관계를 나타낸다. 열처리 온도(T[k])시에 소정 결정화도(C)를 얻는데 필요한 열처리 시간(t)은 (2)식으로 다음과 같이 계산한다.
t=C/(S0·exp(-ε/kT) ..............(3)
=(C/S0)·exp(ε/kT) ...............(4)
=β·exp(ε/kT) ................(5)
여기서 β(=C/S0)는 제2어닐처리 효과에 비례하는 시간 인자이다. 즉 이 값이 동등하면 열처리 온도(T[K])나 열처리시간(t[초])이 설사 서로 다르다 하더라도 동등한 어닐 효과를 얻을 수 있는 것이다. 따라서 제2어닐 공정에서의 처리 조건을 규정함에 있어 구체적인 열처리 온도나 열처리 시간을 모두 세세하게 나열하는 대신 β의 값으로 대표시킬 수 있다. 이 β의 값은(5) 식을 사용하여 실험 으로 구할 수 있다. 표 1에는 이리하여 얻어진 각 처리 조건에 대응하는 값을 나타내었다.
그런데(5)식에 의하면 종축에 열처리 시간의 대수를 취하고 횡축에 열처리 시간 온도의 역수를 위한 좌표계를 선택하며, 각 처리조건에 대응하는 제2어닐 효과를 플로트(plot)하면 β값에 따른 직선이 얻어질 것이다. 그래서 이동도를 제2어닐 공정의 효과로써 표 1에 도시한 결과를 상술한 방법에 따라 도시한 것이 제3도이다. 제3도에는 표 1의 결과(도면중 동그라미표)에 덧붙여 열처리를 사용하여 얻은 데이타(도면중 네모표)도 부가되어 있다. 제3도의 각 수자는 대응하는 처리 조건으로 얻어지는 이동도의 값이다. 또 제3도의 위쪽 횡축에는 열처리시간을 0.6667초로 설정한 때에 (5) 식으로 구할 수 있는 열처리 온도의 눈금을 새겼다. (5)식이 예언하는대로 동등한 이동도를 나타낸 각 점끼리는 직선으로 연결되고(직선 Ll∼ L4), 본 이론의 올바름이 입증되고 있다. 제2어닐처리 효과는 시간 인자(β)의 값으로 일의적으로 정해지는 것이다.
다음에 제2어닐 처리 효과가 현저하게 되는 처리 조건을 알아보기 위해 시간 인자(β)의 값과 이동도의 관계를 플로트(plot)했다(제4도 참조). 제4도에는 표 1의 시료 1에서 시료 7의 RTA 처리한 반도체막의 이동도(도면중 동그라미표)와 함께, 표 2의 시료 13에서 17의 노(爐)의 열처리를 제2어닐 공정으로서 대용한 반도체막의 이동도(도면중 4 각표)도 플로트했다. 이 도면으로 명백하듯이 제2어닐 처리가 효과적으로 작용하기 시작하는 것은(이동도의 하한값으로 50cm2/V ·초) 시간 인자(β)의 값이 1.72×10-21정도 이상으로 된 때이다. 환언하면
β=t·exp(-ε/kT)＞1.72×10-21[초] .........(6)
의 식을 충족시키는 바와 같이 열처리 온도(T) 및 열처리시간(t)을 설정하면 전자의 이동도가 50cm2/V·초 이상의 반도체막을 형성할 수 있는 것이다. 예컨대 463℃로 열처리할 경우에는 0.70초 정도 열처리하면 이동도가 거의 50cm2/V·초 정도의 반도체막을 얻을 수 있게 된다. 식(6)을 충족시키는 영역은 제3도의 직선(L4) 보다도 위쪽 영역에 상당한다. 또 표 1 및 제4도에 의하면 β 값이 8.58×10-17초 정도(예컨대 600℃로 20초 정도나 700℃로 0.33초 정도) 이상이 되는 조건으로 RTA공정으로된 제3어닐 처리를 하면 이동도가 100cm2/V·초 정도 이상의 반도체막을 얻을 수 있는 것을 알 수 있다. 이 조건을 충족시키는 영역은 제3도의 직선 L3보다도 위쪽 영역에 상당한다.
[7. 제2어닐 처리 조건과 이동도의 분산관계]
제3어닐 공정에서의 열처리 조건은 또 이동도의 분산과도 깊은 관계가 있다. 표 2에는 표 1의 시료 1에서 시료 7과 노(爐)의 열처리에서 제2어닐 공정을 대용한 시료 13에서 시료 17을 작성할 때의 시간인자(β) 값과 이렇게 해서 얻어진 결정성 반도체막의 이동도 평균치와 표준 편차 및 평균치에 대한 표준 편차의 비, 나아가서는 각 시간인자(β) 값으로 계산하는 열처리 시간이 1시간 또는 0.6676초 일때의 열처리 온도를 환산 온도로서 나타낸다.
Figure kpo00002
한편 제5도는 표 2의 시간인자(β)의 값과 이동도의 분산(평균값에 대한 표준 편차의 비)을 플로트한 것이다. β의 값이 증대함에 따라 이동도의 분산이 작아지는 것이 명백하게 나타난다. 특히 분산을 확실하게 10% 이하로 억제하기 위해서는 β값을 5.00×10-18초 정도 이상으로 하면 된다는 것을 알 수 있다.
β=t·exp(-ε/kT))＞5.00×10-18[초] .....(7)
환언하면(7) 식을 충족시키는 바와 같이 열처리 온도(T)와 열처리 시간(t)을 설정하여 제2어닐 처리를 하면 전기적 특성(예컨대 이동도)의 변동이 10% 이하가 되는 반도체막을 얻을 수 있는 것이다. 특히 본 발명과 같이 제2어닐 처리를 RTA법으로 실시하면 변동이 7% 정도 이하인 극히 우량한 반도체막까지도 실현되는 것이다. 이는 시간인자(β)가 이 값 이상인 때 제1장에서 설명한 제2어닐 처리 원리가 특히 유효하게 작용하기 때문이다. 시간인자(β)의 이 값에 상당하는 열처리 조건은 제3도의 직선(L3)의 위쪽 영역에 해당하며, 구체적으로는 예컨대 600℃에서 1.18초의 RTA 처리이고, 이러한 조건으로 얻으려는 반도체막의 이동도 평균치는 100cm2/V 초 정도가 된다.
[8. 제2어닐 처리 조건과 기판에 대한 영향의 관계]
제6장 및 제7장의 논의에서 제2어닐 공정에서의 열 처리는 시간인자(β) 값이 큰 조건으로 실시한 편이 양질의 반도체막을 얻을 수 있는 것을 알 수 있다. 그러나 시간인자(β) 값이 너무나도 지나치게 크면 값싼 범용 유리기판이 열 스트레스로 변형하거나 혹은 깨지거나 해서 사용할 수 없다. 본장에서는 범용 유리 기판을 안정적으로 사용하기 위한 RTA 처리조건을 표 3 을 사용하여 설명하겠다.
Figure kpo00003
표 3은 현재 널리 보급하고 있는 범용 유리기판(시료 A에서 시료 D)의 열 팽창계수와 왜점 및 이들 유리기판상에 반도체막을 퇴적하여 제1어닐 공정을 실시한 후에 RTA 처리를 할 때 각 기판이 비뚤어지지 않고 사용할 수 있는 한계 조건을 기재한 것이다. RTA 조건은 각 기판과 제1예비가열 영역 온도를 550℃, 제2예비가열 영역 온도를 650℃, 제3예비가열 영역 온도를 750℃로 하고 열처리 시간을 0.6667초로 했다. 이러한 조건 아래에서 램프 출력을 바꿔 RTA 처리를 하고 기판의 비틀림이 생기지 않는 상한 램프출력(아크램프(5A)의 전력과 아크램프(5B)의 전력합)과 그때의 열처리온도 그리고 이에 대응하는 시간인자(β)의 값을 표 3에 기재하였다. 또한 표 3에는 각 유리기판의 비틀림을 확실하게 방지한다는 관점으로 각 기판의 왜점 온도에서 열처리를 실시한 때에 앞서 시간인자(β) 값으로 정해지는 열처리 시간을 처리가능 시간(tmax)으로 표시하기도 했다.
이 표로 시간인자 β의 값을 4.63×10-14초 이하로 하면 즉
β=t·exp(-ε/kT)＜4.63×10-14[초] .......(8)
을 충족시키는 조건으로 열처리 온도(T)와 열처리시간(t)를 설정하여 RTA 처리를 실시한다면 적어도 유리기판(B)의 사용이 가능함이 이해된다. 이 조건은 제3도의 직선(Ll)에서 아래쪽 영역에 상당한다. 또 시간인자(β)의 값을 1.09×10-15점 이하로 하면 즉
β=t·exp(-ε/kT)＜1.09×10-14[초] ......(9)
을 충족시키는 조건으로 열처리 온도(T)와 열처리 시간(t)를 설정하여 RTA 처리를 실시한다면 양산되고 있는 값싼 유리기판(A에서 D)의 어느것도 사용할 수 있다. 금후 유리기판의 품질개선이 진행되겠지만 현재 사용되고 있는 기판 보다도 내열성이 틀림없이 향상하겠으므로, (9)식의 조건을 충족시키면 미래 영겁에 걸쳐 본 발명에 범용 유리기판을 사용할 수 있을 것이다. 식(9)을 충족시키는 조건은 제3도의 직선(L2)의 아래쪽 영역이다. 그런데 여하한 유리기판을 사용할 경우일지라도 유리 기판의 비틀림을 확실하게 방지한다는 관점에 따르면 이것도 앞서 비틀림으로 정해지는 시간인자 이하의 조건이면 유리기판의 열로인한 변형이 전혀 발생할 수 없는 것이다. 예컨대 유리기판(C)을 사용할 경우 시간인자(β)의 값이 1.43×10-14초 정도 이하가 되는 조건으로 처리하면 비틀림이 발생하지 않는다. 그렇지만 절대로 확실하게 유리기판(C)의 비틀림을 억제함에는 왜점 650℃ 정도 이하로 열처리 온도를 설정하고, 또 그 온도와 β값으로 계산하는 처리 가능시간(378초) 이하의 처리 시간으로 제2어닐 공정을 실시하면 되는 것이다. 이러한 사실에서 어느 기판에 대하여도 적응할 수 있고 덧붙여 공정상의 변동도 고려하면 최장 열처리 시간은 300초 정도 이하가 바람직하다고 할 수 있을것이다. 다만 열처리시간을 300초로 하면 RTA의 빔폭이 10mm 정도이기 때문에 기판 속도는 0.033mm/s 가 되며 그 결과 235mm×235mm의 비교적 작은 기판 조차 1매의 처리 시간이 7050초(약 2시간)로 되어버린다. 따라서 실용적인 최장 열처리 시간은 길더라도 180초 정도이며, 바람직하게는 60초 정도 이내일 것이다.
이리하여 시간인자(β)의 값을 (6) 식 또는 (7)식으로 정해지는 하한치 이상으로 하고 또 (8)식 또는 (9)식으로 정해지는 상한치 이하로서 제2어닐 공정을 실시하면 유리기판이 열스트레스를 견디고 더구나 이동도가 높아 분산이 적은 품질이 높은 결정성 반도체막을 형성할 수 있는 것이다. 이렇게 하여 본 발병에 의해 범용 유리기판을 사용하여 원가 저하화를 꾀하면서도 동작 특성이 뛰어난 박막 트랜지스터나 그것을 사용한 액정 표시 장치 혹은 변환 효율이 높은 태양 전지의 제조를 가능케 하는 것이다.
이상 기술한 바와 같이 본 발명에 의하면 값싼 범용 유리 기판을 사용하더라도 기판에 큰 열 스트레스를 가하는 일이 없고 또 높은 생산성을 갖고 품질 좋은 결정성 반도체막을 용이하게 형성하며 이 기술을 적용함으로써 고성능 박막 트랜지스터나 태양 전지같은 박막 반도체 장치를 제조할 수 있는 것이다.
[발명을 실시하기 위한 최량의 형태]
도면을 참조하면서 본 발명을 보다 상세하게 설명한다.
[9. 태양 전지의 제조방법]
이하 실시예 1 내지 4 에서 본 발명의 태양 전지 제조방법을 설명한다. 어느 실시예에 있어서도 태양 전지의 능동층이 되는 반도체막은 제1장에서 제8장으로 설명한 방법을 적용할 수 있다.
[실시예 1]
제6도를 참조하여 본 실시예를 설명한다. 먼저 범용 유리 기판(20)의 표면에 기초 보호막을 형성한 후(제6도에서는 간략을 위해 기초 보호막을 도시하지 않음.), 이 기초 보호막상에 기판측 제1전극(본 예에서는 인듐 주석 산화물(ITO))(21)을 형성한다. 이는 통상 스퍼터링법등으로 도전막을 퇴적한 후에 사진석판 수법을 적응시켜 형성한다. 본 예에선 광을 기판측(제6도에선 아래쪽)으로부터 반도체 충에 입사시키는 구조의 태양 전지를 가정하고 있기 때문에 기판에는 투명 유리를 사용하며 또 기판측 제1전극도 투명 도전막으로 형성되어 있다. 그런데 이와는 반대로 소자측(제6도에선 위쪽)에서 반도체층에 광을 입사시키는 구조의 경우 소자측 제2전극이 투명 도전막이면 기판이나 기판측 제1전극의 재질에는 구애받지 않는다. 다음에 기판측 제1전극(21) 표면을 디보란(B2H6)이나 포스핀(PH3)등을 사용한 플라즈마 처리를 실시하고, 후에 형성하는 P형 내지는 N형 반도체 층의 제1도전형 불순물 확산원(22)을 마련한다. 본 예에선 기판측 제1전극에 접하는 반도체 충을 P형으로 하기 위해 기판측 제1전극(21) 표면에 디보란 플라즈마 처리를 하여 P형 불순물 확산원(22)을 마련한다(제6(a)도), 구체적으로는 디보란 가스를 원료 기체의 일종으로 포함하고 있는 플라즈마중에 기판을 적시고 기판측 제1전극 표면에 얇은 붕소막을 성막하는 것이다.
다음에 거의 진성 반도체막(23)을 퇴적한다. 기판에서 기초 보호막 및 반도체막에 관하여는 제2장에 준한다. 여기서는 PECVD법으로 비정질 진성 실리콘막을 퇴적한다. 반도체막의 두께는 500nm 정도에서 5μm 정도가 적합하고 본 예에서는 800nm 정도로 되어 있다. 이 반도체막중에서 광이 전기로 변환하기 때문에 반도 체막은 진성임이 요망되지만 1×10-18cm-3정도 미만의 도너형 또는 억셉터형의 불순물을 포함하고 있더라도 상관없다. 본 발명에서의 거의 진성이란 이 정도의 불순물을 포함하고 있는 상태를 의미한다. 반도체막 퇴적후 이 표면을 기판측 제1전극에 접하는 반도체 층과는 역도전 타입으로 된 불순물을 포함하는 플라즈마로 처리해서 제2도전형 불순물 확산원(24)을 설치한다. 본 실시예에서는 제2도전형으로서 N형을 취하고 있기 때문 반도체막 표면에 포스핀 플라즈마 처리를 실시하여 N형 불순물 확산원(24)을 형성한다(제6(b)도). N형 불순물 확산원은 얇은 인막으로 된다. 물론 본 실시예와는 반대로 제1도전형이 N형이고 제2도전형이 P형이라도 상관없다.
다음에 제3장에서 설명한 제1어닐 공정을 행한다. 본 실시예에서는 He-Ne 레이저(632.8nm)를 사용하여 다단계 조사를 실시한다. 태양전지등에 사용하는 두꺼운 반도체막(막두께가 500nm정도에서 5μm 정도)의 결정화에는 레이저 광의 반도체막으로의 침입이 깊은 레이저가 적합하다. 첫번째 레이저 조사 에너지 밀도는 100mJ·cm-2정도에서 150mJ·cm-2정도이다. HE-Ne 레이저의 비정질 실리콘중에서의 흡수 계수는 4.72×10-3nm-1이므로 레이저광이 500nm 정도까지 침입한다. 이 첫번째 레이저 조사에서는 주로 반도체막 표면에서 수소가 빠진다. 두번째 레이저 조사 에너지 밀도는 150mJ·cm-2정도에서 200mJ·cm-2정도이다. 이 두번째 레이저 조사에서의 광의 침입 깊이는 첫번째와 같은 정도이지만, 에너지 밀도가 올라감으로써 반도체막 표면에서의 결정화와 거기서 다시 깊은 곳에서의 수소의 이탈이 생긴다. 세번째 레이저 조사 에너지 밀도는 200mJ·cm-2정도에서 250mJ·cm-2정도이다. 두번째 조사로 반도체막 표면이 결정화하고 있으며 He-Ne 레이저의 다결정 실리콘중에서의 흡수 계수는 1.21×10-3nm-1정도로 작아지므로 세번째 레이저 광이 80nm 정도까지 침입할 수 있다. 세번째 레이저 조사로 반도체막 표면에서 수백 nm정도 깊이까지 결정화가 진행되지만 반도체막이 두껍기 때문에 반도체막 전역이 결정화 하는 것은 아니다. 또 필요에 따라 네번째, 다섯번째 레이저 조사를 반복하여 서서히 깊은 영역까지 결정화를 진행시켜간다. 이때 중요한 것은 비정질의 흡수 계수보다도 다결정질의 흡수 계수쪽이 작아지도록 레이저 광을 선택하게 된다. 이렇게 함으로써 결정화가 진행함에 따라 보다 깊은 영역까지 레이저 광이 침입해가기 때문이다. He-Ne 레이저 이외에 이 조건을 충족하는 것으로는 파장이 350nm 정도 이상의 레이저가 대응하고 예컨대 XeF 레이저(351nm), He-Cd 레이저(441.6nm), Ar 주선 레이저(514.5nm), Ar 부선 레이저(488nm)등이 있다. 본 실시예에서는 첫번째 조사를 125mJ·cm-2로 하고 이하 두번째를 175mJ·cm-2, 세번째와 네번째를 225mJ·cm-2로하여 제1어닐 공정을 완료시킨다. 이어지는 제2어닐 공정도 제4장이나 제6장, 제7장, 제8장에 준한다. 본 실시에서는 어닐 시간 0.6667초, RTA 온도 681℃, (시간인자 β=8.41×10-17초)의 조건으로 제2어닐 공정을 실시한다. 반도체막이 두껍기 때문에 제1어닐 처리에서는 막 전체의 결정화는 곤란하였지만 이 제2어닐 처리로 인해 반도체막이 완전히 결정화한다. 이러한 결과 반도체막(23)이 제1장에서 설명한 고품질 결정화막이 되며 동시에 P형 영역과 N형 영역이 진성층을 사이에 두고 적층한 구조로 된다(제6(c)도). 제1어닐 공정과 제2어닐 공정은 단순한 결정화에 그치지 않고 동시에 불순물 확산원의 진성 반도체막에 대한 불순물 확산을 촉진하며, 이에 따라 N형 반도체 층과 P형 반도체 층을 형성하는 것이다.
이후 결정성 반도체막(23)의 패턴화를 행하고, 알루미늄등 도전막으로된 소자측 제2전극(26)을 형성하여 각 소자간의 배선을 행하면 다결정성 태양 전지를 완성한다(제6(d)도).
[실시예 2]
실시예 1에서는 제1도전형 반도체층과 제2도전형 반도체층의 형성을 진성 반도체 충에 대한 불순물 확산으로 실시했으나, 본 실시예에서는 불순물 포함 반도체막을 CVD법 등으로 형성하여 태양 전지를 제조한다(제7도 참조).
실시예 1과 마찬가지로 범용 유리 기판(30) 표면에 기초 보호막을 형성한 후(제 7도에서도 간략을 위해 기초 보호막을 도시하지 않음.) 이 기초 보호막상에 기판측 제1전극(본 실시예에서는 인듐 주석 산화물(ITO)(31)을 형성한다(제7(a)도). 다음에 기판측 제1전극(31) 표면에 CVD 법등에 의해 제1도전형 반도체층(32)과 거의 진성 반도체층(33) 및 제2도전형 반도체층(34)을 적층한다(제7(b)도). 본 실시예에서는 PECVD 법으로 원료기체로서 디보란과 모노실란을 사용하며 두께가 10nm정도의 P형 실리콘막(32)을 퇴적하여 800nm 정도의 진성 실리콘막(33)을 성막한다. 이때에는 디보란 공급을 중지하고 모노실란만을 CVD 반응실에 도입한다. 또 진공을 깨뜨리지 않고 연속하여 두께가 20nm 정도의 제2도전형 반도체층(34)을 퇴적한다. 본 실시예에서는 N형 실리콘막이 이에 해당하며 CVD 반응실에는 포스핀과 모노실란을 도입한다. 또 LPCVD 법으로 반도체막을 퇴적할 경우에는 모노실란 대신에 디실란등 고차실란을 사용하면 비교적 저온이라도 반도체막이 퇴적된다.
이 이후 실시예 1과 마찬가지로 제1어닐 공정과 제2어닐 공정을 실시하여 고품질 다결정 반도체막(35)을 작성한다. 이때 반도체막중에 포함된 제1도전형 및 제2도전형 불순물이 활성화되고 그 결과 반도체막(35)에 제1도전형 반도체층(본 실시예에선 P형)과 제2도전형 반도체층(본 실시예에선 N형)이 진성 반도체층을 사이에 두고 적층하는 상태가 된다(제7(c)도).
마지막으로 반도체 박막(35)에 패턴화를 행한후 알루미늄 등으로된 도전막으로 소자측 제2전극(36)을 형성하여 각 소자간의 배선을 하면 고성능 결정성 태양 전지가 완성된다. 또 소자측 제2전극 형성전에는 필요에 따라 반도체막(37) 단면에 절연층(37)을 마련하고 소자측 제2전극(36)을 형성한 때에 발생하기 쉬운 반도체막(35)내에서의 전기적 단락을 확실히 방지해도 된다. 또 본 실시예에서는 제1도전형을 P형으로 하고 제2도전형을 N형으로 했는데 이 반대로 제1도전형을 N형으로 하고 제2도전형을 P형으로 해도 된다.
[실시예 3]
실시예 1에서는 광을 기판축에서 반도체 층에 입사하는 구조의 태양 전지의 예를 나타냈지만 본 실시예에서는 실시예 1과는 반대로 광을 소자측(제8도에서는 위쪽)에서 입사시키는 구조의 일예를 나타낸다(제8도 참조).
먼저 유리등과 같이 비교적 평활도가 좋고 값싼 기판(400) 표면에 필요에 따라 기초 보호막을 형성한후 알루미늄이나 백금으로된 기판측 제1전극(41)을 형성한다. 기판측 제1전극 재료로서는 광 반사율이 높고 전기전도도가 높은 금속등 도전성 물질이 바람직하다. 기판에 관한 제한은 태양 전지 제조상 열공정이나 화학 약품에 대해 안정하면 특별한 제한은 없다. 기판측 제1전극(41)은 이들 적당한 도전막을 CVD 법등으로 퇴적후 사진석판 수법으로 형성한다. 다음에 기판측 제1전극 표면에 제1도전형 불순물 확산원(42)을 형성한다. 본 실시예에서는 제1도전형을 P형으로 하고 디보란 가스를 사용한 플라즈마 처리를 행한다. 이 결과 기판측 제1전극 표면에는 P형 불순물 확산된(42)이 형성된다(제8(a)도).
이하에서는 실시예 1과 완전히 같은 공정으로 태양 전지를 작성한다. 즉 CVD 법등을 사용하여 두께가 800nm 정도의 거의 진성 반도체막(43)(비정질 실리콘막)을 형성한후 포스핀 가스등을 사용한 플라즈마 처리를 하고 반도체막 표면에 제1도전형 불순물 확산원(44)을 형성한다(제8(b)도). 다음에 실시예 1과 동일한 제1어닐 공정과 제2어닐 공정을 실시하여 반도체막의 결정화 및 불순물의 활성화를 진행한다(제8(c)도). 마지막으로 반도체막의 패턴화를 행하고 그후 ITO등 투명 도전막으로된 소자측 제2전극(46)으로 각 소자간의 배선을 하면 반사형 다결정 태양 전지가 제조된다(제8(d)도).
본 실시예에서 나타내는 구조의 태양 전지에서는 소자측에서 입사한 광이 반도체층(43)을 통과한 후에 기판측 제1전극으로 반사하고 다시 한 번 더 반도체층(43)을 통과하게 된다. 따라서 투과형 소자에 비해 반도체층의 두께가 실질적으로 배가된다. 본 발명에 의해 두꺼운 반도체막 결정화 방법을 명시하였지만 1μm 정도의 두께를 초과할 것 같은 두꺼운 반도체막 결정화는 역시 대단히 간단하다고 할 수는 없다. 그것은 제1어닐 공정이나 제2어닐 공정의 소요시간이 길어지거나 혹은 반도체막의 벗겨짐이 발생하기 쉬워지기 때문이다. 이러한 점을 고려하면 본 실시예에서 나타낸 구조는 반도체막의 두께를 실질적으로 배증할 수 있으므로, 결정화 반도체막을 사용한 태양 전지에 특히 가장 적합하다고 할 수 있을 것이다.
[실시예 4]
지금까지의 실시예에서는 제1도전형 불순물 확산원이나 제1도전형 반도체상에 거의 진성 반도체막을 퇴적하고 게다가 제2도전형 불순물 확산원이나 제2도전형 반도체 층을 형성한 후에 제1어닐 공정과 제2어닐 공정을 실시했다. 이에 대해 본 실시예에서는 거의 진성 반도체막을 적어도 포함하고 있는 반도체막의 퇴적 공정후에 이들 반도체막에 부분적인 레이저 광 조사를 반복하는 등의 제1어닐 처리를 실시한다. 이어서 이 제1어닐 처리를 한 반도체막 표면에 제2도전형 불순물 확산원을 형성하거나 혹은 제2도전형 반도체막을 퇴적해서 마지막으로 급속열처리로 된 제2어닐 처리를 실시하여 태양 전지를 제조하는 것이다.
구체적으로는 기판측 제1전극을 형성한 후에 앞의 반도체막 퇴적 공정으로 옮기는 것이지만, 이때 퇴적하는 반도체막이 제1도전형 반도체막과 거의 진성 반도체막의 적층막이거나, 혹은 기판측 제1전극상에 제1도전형 불순물 확산원을 형성한 후에 퇴적하는 거의 진성 반도체막이기도 하는 것이다. 이리하여 반도체막을 형성한 후에 제1어닐 처리에 의한 반도체막의 결정화를 진행시키는 것이다. 제1어닐 처리에 의해 적어도 반도체막 표면이 결정화하고 처리 조건에 따라서는 제1도전형 불순물의 활성화도 이루어진다. 이어서 제1어닐 처리를 실시한 반도체막상에 제2도전형 불순물 확산원을 형성하거나 또는 제2도전형 반도체막을 퇴적하고 그후 급속열처리로된 제2어닐 처리를 하는 것이다. 본 실시예에서 제2어닐 처리를 갖는 까닭은 제1장에 기재한 바와 같을 뿐만 아니라, 제2도전형 불순물의 고상에서의 활성화나 제1어닐 처리에서 제1도전형 불순물의 활성화가 불충분한 경우의 이들 원소의 고상에서의 활성화에도 있는 것이다. 본 발명에서의 제1어닐 처리는 반도체막의 용융 결정화나 레이저 광이나 고 에너지 광 조사이기 때문에 거의 진성 반도체막 표면에 제2도전형 불순물이 존재하면 제1어닐 처리로 이들 불순물 원소가 진성 반도체층의 깊숙한 곳까지 확산해 버린다. 그 결과 특히 용융 결정화에 있어서는 용융막중 전체에 제2도전형 불순물 원소가 퍼지기 때문에 광을 전기로 변환하는 진성층이 얇아지며 광 에너지의 전기 에너지에 대한 변환 효율이 저하하게 된다. 그런데 본 실시예에서는 제1어닐 공정이 끝난 후에 제2도전형 불순물을 진성 반도체막 표면에 준비하고 그것에 이어 제2어닐 공정에서 불순물을 활성화시킨다. 제2어닐 공정은 제1어닐 공정에 비해 온도가 낮고 더구나 고상에서의 막질개선이므로 제2도전형 불순물 확산도 제어되어 얕은 접합을 형성하는 것이다. 환언하면 진성 반도체 층이 제2어닐 처리 후에도 두꺼운 채로 남고 변환효율이 높은 태양 전지를 얻을 수 있는 것이다.
이하에서 제10도를 참조하여 일례를 설명한다. 먼저 유리등과 같이 비교적 평활도가 좋고 값싼 기판(70) 표면에 필요에 따라 기초 보호막(71)을 형성한 후 알루미늄이나 백금으로된 기판측 제1전극(72)을 형성한다. 기판측 제1전극 재료로서는 광 반사율이 높고 전기 전도도가 높은 금속등의 도전성 물질이 바람직하다.
기판측 제1전극(72)은 이들 적당한 도전막을 PVD 법등으로 퇴적후 사진석판 수법으로 형성한다. 다음에 기판측 제1전극 표면에 제1도전형 불순물 확산원(73)을 형성한다. 여기서 제1도전형 불순물 환산원의 형성을 대신하여 실시예 2에서 명시한 바와 같이 제1도전형 반도체 층을 CVD 법등을 퇴적해도 된다. 본 실시예에서는 제1도전형을 P형으로 하고 디보란 가스를 사용한 플라즈마 처리를 한다. 이 결과 기판측 제1전극 표면에는 P형 불순물 확산원(73)이 형성된다(제10(a)도).
다음에 CVD 법 등을 사용하여 두께가 800nm 정도의 거의 진성 반도체막(74)(비정질 실리콘막)을 형성한다. 그 후 제1어닐 공정을 실시예 1과 동등한 조건으로 행한다(제10(b)도). 제1어닐 공정 종료후 포스핀 가스등을 사용한 플라즈마 처리를 반도체막에 실시하고 반도체막 표면에 제2도전형 불순물 확산원(75)을 형성한다(제10(c)도). 여기서도 제2도전형 불순물 확산원 대신에 제2도전형 반도체막을 CVD 법 등을 사용하여 퇴적해도 된다. 다음에 실시예 1과 마찬가지로 하여 제2어닐 처리를 하여 반도체막의 새로운 결정화 및 불순물의 활성화를 진행시킨다. 마지막으로 반도체막의 패턴화를 행하고 그 후 ITO 등 투명 도전막으로 된 소자측 제2전극(76)으로 각 소자간 배선을 행하면 반사형 다결정 태양 전지가 제조된다(제10(d)도).
[10. 결정성 반도체막 형성방법 및 박막 트랜지스터 제조방법]
실시예 5에서 본 발명의 결정성 반도체막 형성방법 및 그것을 사용한 박막 트랜지스터 제조방법의 일례를 제1도를 참조하여 설명하겠다.
[실시예 5]
본 발명에 의한 반도체막과 그것을 사용한 박막 트랜지스터 제조방법의 일례를 설명한다. 기초 보호막 및 반도체막은 공업용 주파수(13.56MHz)를 사용한 평행 평판형 PECVD 장치로 퇴적한다. 먼저 기판 표면의 적어도 일부에 산화규소막 등 절연성 물질인 기초 보호막을 마련한 후에 이 기초 보호막상에 반도체막을 형성한다.
실온에 있는 360mm×475mm×1.1mm의 유리기판(OA-2)(11)은 하부 평판 전극 온도가 380℃로 유지된 PECVD 장치내에 설치된다. PECVD 장치 반응로내에서 기판 설치후의 방법은 다음과 같다.
[예비가열 1]
시간:t=60s
아산화질소유량:N2O=7000SCCM
모노실란유량:SiH4=250SCCM
고주파출력:RF=OW(플라즈마를 일으키지 않음)
압력:P=3.0Torr
전극간 거리:S=23.3mm
하부평판 전극 온도:Tsus=380℃
[예비가열 2]
시간:t=30s
아산화질소유량:N2O=7000SCCM
모노실란유량:SiH4=250SCCM
고주파출력:RF=OW(플라즈마를 일으키지 않음)
압력:P=1.5Torr
전극간 거리:S=23.3mm
하부평판 전극 온도:Tsus=380℃
[기초 보호막 성막]
시간 : t=60s(성막속도 4.0nm/s)
아산화질소유량:N2O=7000SCCM
모노실란유량:SiH4=250SCCM
고주파출력:900W(0.342w/cm2)
압력=1.5Torr
전극간 거리:S=23.3mm
하부평판 전극 온도:Tsus=380℃
[진공 빼기 1]
시간 t=20s
(가스는 흘리지 않음)
고주파출력:RF=OW(플라즈마를 일으키지 않음)
압력:P=1×10-4Torr
전극간 거리:S=23.3mm
하부 평판 전극온도:Tsus =380℃
[산소 플라즈마 처리1]
시간:t=20s
산소유량:O2=3000SCCM
고주파출력:RF=900W(0.342W/cm2)
압력 : P= 1.0Torr
전극간 거리:S=23.3mm
하부평판 전극 온도:Tsus=380℃
[진공 빼기 2]
시간:t=20s
(가스는 흘리지 않음)
고주파 출력:RF=OW(플라즈마를 일으키지 않음)
압력:P=1×10-4Torr
전극간 거리:S=23.3mm
하부평판 전극 온도:Tsus =380℃
[수소 플라즈마 처리 1]
시간:t=20s
수소유량 : H2=100SCCM
아르곤 유량 : Ar=1500SCCM
고주파 출력:RF=100w(0.038W/cm2)
압력:P= 1.5Torr
전극간 거리:S=34.3mm
하부평판 전극 온도:Tsus=380℃
[예비가열 3]
시간:t=30s
실란유량:SiH4=95SCCM
아르곤 유량:Ar=7000SCCM(원료농도 1.34%)
고주파 출력:RF=OW(플라즈마를 일으키지않음)
압력:P=1.75Torr
전극간 거리:S=36.8mm
하부평판 전극온도:Tsus=380℃
기판 표면 온도:Tsub=349℃
[반도체막 성막]
시간 :t=300s(성막속도 0.192nm/s)
실란유량 : SiH4=95SCCM
아르곤 유량 : Ar=7000SCCM(원료농도 1.34%)
고주파출력 : RF=600W(0.228W/cm2)
압력 : P=1.75Torr
전극간거리 : S=36.8mm
하부평판 전극온도 : Tsus=380℃
기판 표면 온도 : Tsub=349℃
[수소 플라즈마 처리 2]
시간 : t=20s
수소유량 : H2=1000SCCM
고주파 출력 : RF=100W(0.038W/cm2)
압력 : P=0.2Torr
전극간 거리 : S=23.0mm
하부평판 전극온도 : Tsus =380℃
[수소 플라즈마 처리 3]
시간 : t=20s
수소유량 : H2=1000SCCM
고주파출력 : RF=100W(0.038W/cm2)
압력 : P=0.2Torr
전극간 거리 : S=48.0mm
하부평판 전극 온도 : Tsus=380℃
[진공빼기 3]
시간 : t=20s
(가스스는 흘리지 않음)
고주파 출력 : RF=OW(플라즈마를 일으키지 않음)
압력 : P=1×10-4Torr
전극간 거리 : S=23.3mm
하부평판 전극온도 : Tsus=380℃
[산소프라즈마 처리 2]
시간 : t=20s
산소유량 : O2=3000SCCM
고주파출력 : RF=900W(0.342W/cm2)
압력 : P=1.0Torr
전극간 거리 : S=23.3mm
하부평판 전극온도 : Tsus=380℃
(진공빼기 4)
시간 : t=20s
(가스는 흘리지 않음)
고주파출력 : RF=OW(플라즈마를 일으키지 않음)
압력 : P=1×10-4Torr
전극간 거리 : S=23.3mm
하부평판 전극온도 : Tsus=380℃
이상의 공정을 하나의 반응실에서 연속적으로 행한다. 예비가열 1에서는 압력을 3.0Torr 로 좀 높게 설정하고 있으므로 하부평판 전극에서 기판에 대한 열전도가 좋아지고 실온의 유리기판을 직접 반응실에 설치하더라도 총 가열 시간을 1분 30초로 단축할 수 있다. 기초 보호막(12) 두께는 대강 240nm이다. 기초 보호막의 품질을 개선하기 위해 진공 빼기를 사이에 두고 산소 플라즈마 처리와 수소 플라스 처리를 실시하고 있다. 이렇게 함으로써 기초 보호막과 반도체막의 밀착성이 증가하고 나중에 실시되는 제1어닐 공정에서 반도체막에 높은 에너지를 공급하더라도 반도체막에 손상이 생기기 어려워진다. 환언하면 제1어닐 처리를 높은 에너지 밀도로 행하는 일이 가능케 되고 따라서 고품질 결정화막이 얻어지게 되는 것이다.
상기 조건에서의 반도체막 퇴적속도는 0.192nm/s이며 반도체막 두께는 57.6nm이다. 또 열탈리(熱脫離) 가스 스펙트로스코피(TDS)로 측정한 실리콘막 중의 수소농도는 약 2.5원자%이다. 반도체막 퇴적후에는 반도체막 표면을 수소 플라즈마와 산소 플라즈마 처리한다. 이에 따라 반도체 표면을 불활성화할 수 있으며 기판을 성막 장치에서 꺼낸 후에도 대기의 반도체막 오염을 방지할 수 있다. 이때 수소 플라즈마 처리를 먼저하고 이어서 산소 플라즈마 처리를 하는 것이 중요하다. 수소 플라즈마에 의해 화학적으로 극히 활성한 불대결합대를 종단한 후, 산소 플라즈마로 반도체 표면에 보호막이 되는 얇은 산화막을 형성하므로써 반도체막 중에 대한 산소 섭취량을 최소로 할 수 있기 때문이다.
다음에 기판을 아르곤 수소 대기하에서(아르곤 약 96%에서 약 99%, 수소약 1%에서 약 4%, 본 실시예에선 아르곤 97%, 수소 3%) 제1어닐 공정전의 열 처리를 한다. 이 열처리로 반도체막중 유리하기 쉬운 수소가 빠지고 동시에 반도체막의 밀도도 증가하며 다음 공정의 제1어닐 처리에서 높은 에너지를 반도체막에 공급할 수 있게 된다. 통상의 열처리라면 반도체막에서 수소가 빠진 후에는 화학적으로 활성한(불순물의 흡착이나 섭취가 발생하기 쉽다) 불대결합대가 남게된다. 그런데 본 실시예와 같이 수소를 포함한 대기하에서 열처리를 행하면 화학적으로 극히 활성한 불대결합대에는 수소가 흡착 혹은 결합하기 때문에 열처리후에는 화학적으로 불활성한 불대결합대 밖에 남지 않는다. 이는 본 실시예와 같이 열처리한 반도체막에는 대기중의 먼지나 물의 흡착이 생기기 어려워지고 또 산소의 반도체막에 대한 섭취도 감소하며 따라서 반도체의 순도를 높게 유지할 수 있는 것을 의미하는 것이다.
열처리에 이어서 제1어닐 처리를 행한다. 제1어닐 처리를 행하기 직전에는 산이나 알카리로 반도체막 표면을 세정하고, 또 반도체막표면에 형성된 산화막을 제거하여 청정한 반도체막 표면을 노출시킨다. 제1어닐 공정이 용융과정을 포함하기도 하고 극히 고온이 되기도 하기 때문에 이 처리를 실시하지 않으면 제1어닐 공정시에 불순물이 반도체막중에 섭취되어 버린다. 이렇게 되면 결정립이 작아지고 금지대중에 불필요한 준위를 형성하여 결정화 반도체막은 저품질의 것으로 된다. 본 발명에서는 청정한 반도체막 표면이 노출된 후 곧바로 제1어닐 처리를 한다. 이에 따라 반도체막이 고순도로 되고, 더구나 결정립도 크게 되어, 금지대중 준위가 작은 고품질막이 되는 것이다. 본 실시예에서는 암모니아수(NH4OH)와 과산화수소수(H2O2)의 혼합 용액으로 반도체막 표면을 세척한후 불화수소산 수용액(HF·H2O)으로 산화막을 제거하고 그 후 바로 제1어닐 처리를 한다.
다음에 반도체막에 제1어닐 처리를 실시하여 결정화시킨다.
본 실시예에서는 크립톤불소(KrF)의 엑시머 레이저(파장 248nm)를 사용한 다단계 조사를 한다. 레이저 펄스의 강도반치폭(즉 제1어닐 처리시간)은 33ns 정도이다. 레이저 조사는 기판을 실온(25℃) 정도로 하고 수소를 3% 정도 포함한 아르곤 대기의 대기압 아래서 실시한다. 대기중 산소나 수증기 분압은 10-5atm 이하이다. 레이저 광의 조사 영역 형상은 폭 120μm 정도이며 길이가 40cm 정도의 라인 모양으로 이 라인 모양 레이저광을 주사하여 결정화를 진행시킨다. 각 조사마다 빔폭 방향의 겹침은 빔폭의 90% 정도이다. 조사 레이저 에너지 밀도는 첫번째 주사시가 180mJ·cm-2, 두번째 주사시가 200mJ·cm-2, 세번째 주사시가 220mJ·cm-2, 네번째 주사시가 240mJ·cm-2, 다섯번째 주사시가 260mJ·cm-2, 여섯번째 주사시가 280mJ·cm-2이었다. 빔의 겹침율이 90%이며 6 단계의 조사를 실시하므로 반도체 동일점이 도합 60회의 레이저 조사를 받게된다. 본 발명에서는 반도체 성막시 수소와 산소의 플라즈마 처리나 제1어닐 공정전의 열처리시 대기 제어, 제1어닐 공정직전의 청정화 처리 및 제1어닐 처리에서의 대기 제어를 엄격히 하여 불순물이 반도체로 혼입하는 것을 최소로 방지하고 있기 때문에 이러한 다단계 조사가 가능케 되고 그 결과 품질이 높은 결정화막을 얻을 수 있을 것이다.
다음에 RTA법에 의한 제2어닐 처리를 실시한다. 본 실시예에서는 표 1 시료 5의 조건으로 제2어닐 처리를 실시했다. RTA시 대기는 산소 약 1기압(대기압)이었다. 이렇게 하면 반도체막 표면에 얇은 산화막이 형성되고, 나중에 반도체막을 패턴화할 적에 레지스트 등이 반도체막을 오염하는 것을 방지할 수 있다. 이 산화막은 패턴화할 때에 오염되어 있으므로 게이트 절연막 형성시에는 제외할 필요가 있다. 또 본 실시예의 방법에 의하면 산화막 형성이 제1장의 원리와 함께 동시에 작용한다. 산화막 형성시에는 통상 반도체막에 강한 응력이 작용하므로 제1장에서 설명한 원리가 보다 효과적으로 기능하는 것이다. 이러한 의미에서 제2어닐 공정은 산화성의 대기하에서 행하는 것이 바람직하다고 할 수 있을 것이다. 이렇게 해서 본 발명의 반도체막(13)이 얻어진다(제l(a)도).
다음에 반도체막을 패턴화하고 반도체막 표면을 암모니아와 과산화수소수로 청정화 처리와 불화수소산 수용액으로 산화막을 제거한후 곧바로 PECVD 법으로 게이트 절연막(14)을 형성한다(제1(b)도). 산화규소 막으로 된 게이트 절연막은 TEOS(Si-(O-CH2-CH3)4)와 산소(O2), 수증기(H2O)를 원료기체로 하고 희석기체로서 아르곤을 사용하여 기판 표면 온도 350℃에서 100nm의 막두께로 성막한다. 게이트 절연막을 퇴적한 후 수증기를 노점에서 약 60℃ 포함한 산소대기 대기압하에서 거의 300℃로 약 1시간 열처리를 한다. 이 열처리로 인해 절연막의 품질 개선이 진행되어 양호한 게이트 절연막을 형성한다.
다음에 게이트 전극(15)이 될 탄탈(Ta) 박막을 스퍼터링 법으로 퇴적한다. 스퍼터링 시 기판 온도가 150℃이고 막두께가 500nm이다. 게이트 전극이 될 탄탈 박막을 퇴적한후 패턴화를 행하고 계속해서 반도체막에 불순물 이온을 주입하여 소스 드레인 영역(107) 및 채널 영역(108)을 형성한다(제1(c)도). 본 실시예에서는 CMOS TFT를 작성하고 있으므로 NMOS TFT와 PMOS TFT의 양자를 한장의 기판상에 작성했다.
NMOS TFT의 소스 드레인 형성시에는 PMOS TFT 부를 폴리이미드 수지로 가리고 반대로 PMOS TFT의 소스 드레인 형성시에는 NMOS TFT 부를 폴리이미드 수지로 가려 CMOS TFT를 작성했다. 이때 게이트 전극이 이온 주입의 마스크로 되어 있으며 채널은 게이트 전극하만으로 형성되는 자기 정합 구조가 된다. 불순물 이온 주입은 질량 비분리형 이온 주입 장치를 사용하여 실시하며 원료기체로서는 수소중에 희석된 농도 5% 정도의 포스핀(PH3)이나 디보란(B2H6)을 사용한다. NMOS에서는 PH3 +나 H2 +를 포함한 전이온의 두드러 박음량은 1×1016cm-2이고 소스 드레인 영역에서의 인원자 농도는 약 3×1020cm-3가 된다. 마찬가지로 PMOS에서는 B2H6 +나 H2 +를 포함한 전이온의 두드려 박음량은 1×1016cm-2이고 소스 드레인 영역에서의 보론 원자농도가 역시 약 3×1020cm-3이 된다. 이온주입시의 기판 온도는 25℃이다.
다음에 산화규소 막으로 된 충간 절연막(109)을 TEOS를 사용한 PECVD 법으로 형성한다. 층간절연막 성막시 기판표면 온도가 350℃이고 막두께가 500nm이다. 그 후 350℃의 산소 대기하에서 1 시간 열처리를 하여 주입 이온의 활성화 및 층간 절연막을 달구어 조인다. 이어서 소스 드레인 상에 콘택트홀을 뚫고 알루미늄(Al)을 스퍼터링법으로 퇴적한다. 스퍼터링 시 기판 온도는 150℃이고 막두께는 500nm이다. 소스 드레인 꺼내기 전극(110)과 배선이 되는 알루미늄 박막의 패턴화를 하면 박막 반도체 장치가 완성된다(제1(d)도).
본 실시예에서는 트랜지스터 성능과 그 기판내에서의 분산을 조사하는 것을 목적으로 하여 대형 유리 기판상에 구석구석까지 작성한 채널부의 길이 L=5μm, 폭 w=5μm의 트랜지스터 50개에 대해 측정을 실시했다. 결과는 이하와 같다.
다만 온 전류를 ｜Vds｜=4V, ｜Vgs｜=10V로 정의하고 오프 전류를 ｜Vds｜=4V, ｜Vgs｜=0V로 정의했다.
NMOS TFT
I ON =(80.5+9.7, -7.4)×10-6A
I OFF =(1.54+0.58, -0.41)×10-l2A
μ=134.4±13.6cm2·V-1·S-1
Vth=2.07±0.16V
PMOS TFT
I ON=(55.9+5.1, -4.4)×10-6A
I OFF =(4.21+1.08, -0.87)×10-l3A
μ=75.1±6.5cm2·V-1·S-1
Vth=-1.02±0.10V
이와 같이 본 발명으로 대형 범용 유리기판상에 균일하게 높은 이동도를 갖는 극히 우량한 CMOS 박막 반도체 장치를 제조할 수 있었다. 종래 기술의 저온 프로세스로는 레이저 결정화의 균일성이 기판내 로트간을 불문하고 대단히 중요한 과제였다. 그런데 본 발명에 의하면 온 전류도 오프 전류도 그것들의 분산을 대폭 저감할 수 있다. 이 균일성이 현저히 개선된 본 발명의 기초원리(제1장)의 정당성을 여실히 말해주고 있다. 이러한 원리에 따라 본 발명은 로트간의 변동에 대하여도 현저한 개선을 하게된다. 이와 같이 본 발명으로 레이저광 등의 높은 에너지 광조사를 이용한 실리콘 등의 반도체 결정화를 극히 안정적으로 실시할 수 있게 됐다. 따라서 LCD에 본 발명의 박막 트랜지스터를 적응한 경우 LCD 화면 전체에 걸쳐 균일한 고화질을 얻을 수 있게 된다. 또 본 발명의 박막 트랜지스터로 회로를 형성할 경우 단순한 시프트 레지스터나 아날로그 스위치라고 하는 간단한 회로 뿐만 아니라 레벨 시프터나 디지탈 아날로그 컨버터 회로, 나아가서는 클럭 생성 회로나 감마 보정 회로, 타이밍 콘트롤러 회로라고 하는 보다 복잡한 회로를 용이하게 형성할 수 있는 것이다.
[실시예 6]
실시예 5에서 얻어진 NMOS 박막 반도체 장치를 200(행)×320(열)×3(색)=19200(화소)로 된 컬러 LCD의 화소용 스위칭 소자로 하고 6비트 디지탈 데이타 드라이버(열측 드라이버)와 주사 드라이버(행측 드라이버)를 실시예 5 에서 얻어진 CMOS TFT에 내장하고 있는 액티브 매트릭스 기판을 제조했다. 본 실시예의 디지탈 데이타 드라이버는 클럭 신호선과 클럭 생성 회로, 시프트 레지스터 회로, NOR 게이트, 디지탈 영상 신호선, 레치 회로(1), 래치 럴스선, 레치 회로(2), 리세트선(1), AND 게이트, 규준 전위선, 리세트선(2), 용량 분할에 의한 6 비트 D/A 컨버터, CMOS 아날로그 스위치, 공통 전위선 및 소스선 리세트 트랜지스티로 구성되며, CMOS 아날로그 스위치의 출력이 화소부 소스선으로 연결되어 있다. D/A 컨버터부의 용량은 C0= C1/2 = C2/4 = C3/8 = C4/16 = C5/32의 관계를 충족시키고 있다. 디지탈 영상 신호에는 컴퓨터의 비디오 랜덤 액세스 메모리(VRAM)에서 출력하는 디지탈 영상 신호를 직접 입력할 수 있디. 본 실시예의 액티브 매트릭스 기판 화소부에서는 소스 전극 및 소스 배선, 드레인 전극(화소전극)이 알루미늄으로 구성되어 있으며 반사형 LCD로 되어 있다. 이리하여 얻어진 액티브 매트릭스 기판을 한쌍의 기판 한쪽으로 사용하는 액정 패널을 재조했다. 한쌍의 기판간에 끼워두는 액정에는 흑색 안료를 분산시킨 고분자 분산액정(PDLC)을 사용하여 노멀리 블랙 모드(액정에 전압을 인가하지 않는 때에 흑 표시)의 반사형 액정 패널로 했다. 얻어진 액정 패널을 외부 배선과 접속하여 액정 표시 장치를 제조했다. 그 결과 NMOS와 PMOS의 온저항과 트랜지스터 용량이 각기 동등하고 더구나 TFT가 고성능이며 또 트랜지스터 기생 용량이 극히 작고 더하여 기판 전면에서 특성이 균일하기 때문에 6 비트 디지탈 데이타 드라이버도 주사 드라이버도 넓은 동작 영역에서 정상적으로 동작하며 또 화소부에 관하여는 개구율이 높기 때문에 혹색 안료 분산 PDLC를 사용해도 표시품질이 높은 액정 표시 장치가 완성되었다. 또 액티브 매트릭스 기판의 제조 공정도 안정하므로 액정 표시 장치를 안정적으로 그리고 저원가로 제조할 수 있었다.
실시예 4에서 얻어진 태양 전지를 보조전원으로 사용하고 있고 또 이렇게 얻어진 액정 표시 장치를 풀 컬러의 휴대형 퍼스널 컴퓨터(노트북 PC)의 케이스에 짜넣었다. 6비트 디지탈 데이타 드라이버를 액티브 매트릭스 기판이 내장하고 있으며 컴퓨터의 디지탈 영상 신호를 직접 액정 표시 장치에 입력하기 때문에 회로 구성이 간소화되며 동시에 소비 전력도 극히 작아졌다. 박막 트랜지스터가 고성능이기 때문에 이 노트북 PC는 매우 아름다운 표시화면을 갖는 양호한 전자기기이다.
덧붙여 액정 표시 장치가 높은 개구율을 갖는 반사형인 사실을 반영하면 백라이트가 불필요하게 되며 게다가 고변환 효율을 갖는 태양 전지를 보조 전원으로 내장하고 있기 때문에 배터리의 소형 경량화와 장시간 사용을 실현할 수 있었다. 이에 따라 장시간 사용이 가능하고 또 깨끗한 표시 화면을 가지는 초소형 경량 전자기기를 제조하였다.
이상과 같이 본 발명의 결정성 반도체막의 형성방법과 그것을 사용한 박막 트랜지스터나 태양 전지등 박막 반도체 장치의 제조방법에 의하면 값싼 유리기판 사용이 가능한 저온 프로세스를 사용하여 고성능 박막 반도체 장치를 제조할 수 있다. 따라서 본 발명을 액티브 매트릭스 액정 표시 장치 제조에 적용한 경우에는 대형으로 품질 좋은 액정 표시 장치를 용이하게 그리고 안정적으로 제조할 수 있으며 태양 전지에 이용한 경우에는 변환 효율이 높은 태양 전지를 제조할 수 있다. 또한 다른 전자 회로 제조에 적용한 경우에도 품질 좋은 전자 회로를 용이하게 또 안정적으로 제조할 수 있다.
본 발명의 박막 트랜지스터 장치는 값싸고 또 고성능이기 때문에 액티브 매트릭스 액정 표시 장치의 액티브 매트릭스 기판으로 가장 적합한 것으로 된다. 특히 고성능이 요구되는 드라이버 내장의 액티브 매트릭스 기판으로서 가장 적합한 것이 된다. 본 발명의 액정 표시 장치는 값싸고 그리고 고성능이기 때문에 풀컬러의 노트북 PC를 비롯하여 각종 디스플레이로서 가장 적합한 것이다. 본 발명의 전자기기는 값이 저렴하고 또 고성능이기 때문에 일반적으로 널리 받아들여질 것이다.

Claims (47)

  1. 기판상에 결정성 반도체막을 형성하는 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막 일부를 용융 결정화시키는 처리를 반복함으로써 상기 반도체막을 결정화시키는 제1어닐 공정, 및 상기 결정화된 반도체막에 급속열처리를 하는 제2어닐 공정을 포함하는 것을 특징으로 하는 결정성 반도체막 형성방법.
  2. 제1항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리 시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(e=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  3. 제1항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한때에 열처리온도 T 및 열처리 시간 t는 5×10-18[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  4. 제1항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는
    1.72×10-21[초]＜t·exp(-ε/kT)＜4.63×10-14[초](ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법,
  5. 제1항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는 5×10-18[초]＜t·exp(-ε/kT)＜4.63×10-14[초] (ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  6. 제1항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초](ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  7. 제1항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한 때에 열처리 온도 T 및 열처리 시간 t는 5×10-18[초]＜t·exp(-ε/kT)＜1.09×10-15[초](ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  8. 제6항 또는 제7항에 있어서, 상기 기판은 유리기판이며 상기 열처리 온도 T는 상기 유리기판의 왜점 이하임을 특징으로 하는 결정성 반도체막 형성방법.
  9. 제2항 내지 제7항 중 어느 한 항에 있어서, 상기 열처리시간 t가 300초 이하임을 특징으로 하는 결정성 반도체막 형성방법.
  10. 제2항 내지 제7항 중 어느 한 항에 있어서, 상기 열처리 시간 t가 180초 이하임을 특징으로 하는 결정성 반도체막 형성방법.
  11. 기판상에 결정성 반도체막을 형성하는 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐 공정, 및 상기 레이저 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 포함하는 것을 특징으로 하는 결정성 반도체막 형성방법.
  12. 제11항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t(초)로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  13. 제11항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한 때에 열처리온도 T 및 열처리 시간 t는 5×10-18[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  14. 제11항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t(초)로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·esxp(-ε/kT)＜4.63×10-14[초](ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  15. 제11항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한 때에 열처리온도 T 및 열처리 시간 t는 5×10-18[초]＜t·exp(-ε/kT)(-ε/T)＜4.63×10-14[초](ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  16. 제11항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)＜1.09×10-15[초](ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  17. 제11항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한 때에 열처리온도 T 및 열처리 시간 t는 5×10-18[초]＜t·exp(-ε/kT)(-ε/T)＜1.09×10-15[초](ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  18. 제16항 또는 제17항에 있어서, 상기 기판은 유리기판이며 상기 열처리온도 T는 상기 유리기판의 왜점 이하임을 특징으로 하는 결정성 반도체막 형성방법.
  19. 제12항 내지 제17항 중 어느 한 항에 있어서, 상기 열처리시간 t가 300초 이하임을 특징으로 하는 결정성 반도체막 형성방법.
  20. 제12항 내지 제17항 중 어느 한 항에 있어서, 상기 열처리시간 t가 180초 이하임을 특징으로 하는 결정성 반도체막 형성방법.
  21. 기판상에 결정성 반도체막을 형성하는 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 고 에너지 광 조사를 반복하는 제1어닐 공정, 및 상기 고 에너지광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 포함하는 것을 특징으로 하는 결정성 반도체막 형성방법.
  22. 제21항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한 때에 열처리온도 T 및 열처리 시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5(eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 결정성 반도체막 형성방법.
  23. 기판상에 형성한 반도체막을 이용하는 박막 트랜지스터의 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막의 일부를 용융 결정화시키는 처리를 반복함으로써 상기 반도체막을 결정화시키는 제1어닐 공정, 및 상기 결정화된 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  24. 제23항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5(eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 박막 트랜지스터 제조방법,
  25. 기판상에 형성한 반도체막을 이용하는 박막 트랜지스터 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐 공정, 및 상기 레이저 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  26. 제25항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  27. 기판상에 형성한 반도체막을 이용하는 박막 트랜지스터 제조방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 고 에너지 광 조사를 반복하는 제1어닐 공정, 및 상기 고 에너지 광을 조사한 반도체막에 급속 열 처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  28. 제27항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  29. 기판상에 형성한 반도체막을 이용하는 태양 전지의 제조 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막의 일부를 용융 결정화시키는 처리를 반복함으로써 상기 반도체막을 결정화시키는 제1어닐 공정, 및 상기 결정화된 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  30. 제29항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  31. 기판상에 형성한 반도체막을 이용하는 태양 전지의 제조 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 일부분적인 레이저 광 조사를 반복하는 제1어닐 공정, 및 상기 레이저 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  32. 제31있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한 때에 열처리온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  33. 기판상에 형성한 반도체막을 이용하는 태양전지의 제조 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 고에너지 광 조사를 반복하는 제1어닐 공정, 및 상기 고에너지 광 조사된 반도체막에 급속 열 처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  34. 제33항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리 시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×17-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  35. 기판상에 형성한 반도체막을 이용하는 태양전지의 제조 방법에 있어서, 기판상에 제1도전형 불순물 확산원을 형성하는 공정과, 상기 제1도전형 불순물 확산원상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막 표면에 제2도전형 불순물 확산원을 형성하는 공정과, 상기 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐 공정, 및 상기 레이저 광을 조사한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  36. 제35항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리 시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01(eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  37. 기판상에 형성한 반도체막을 이용하는 태양 전지의 제조 방법에 있어서, 기판상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐 공정과, 상기 레이저 광을 조사한 반도체막 표면에 제2도전형 불순물 확산원을 형성하는 공정, 및 상기 제2도전형 불순물 확산원을 형성한 반도체막에 급속 열처리를 하는 제2어닐공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  38. 제37항에 있어서, 상기 반도체막 퇴적 공정에서 퇴적하는 반도체막이 제1도전형 반도체막과 거의 진성의 반도체막의 적층막임을 특징으로 하는 태양 전지 제조방법.
  39. 제37항 또는 제38항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리 시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  40. 기판상에 형성된 반도체막을 이용하는 태양 전지의 제조방법에 있어서, 기판상에 제1도전형 불순물 확산원을 형성하는 공정과, 상기 제1도전형 불순물 확산원상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐 공정과, 상기 레이저 광을 조사한 반도체막 표면에 제2도전형 불순물 확산원을 형성하는 공정, 및 상기 제2도전형 불순물 확산원을 형성한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  41. 제40항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리 시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  42. 기판상에 형성한 반도체막을 이용하는 태양 전지의 제조 방법에 있어서, 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐 공정과, 상기 레이저 광을 조사한 반도체막 표면에 제2도전형 반도체막을 퇴적하는 공정, 및 상기 제2도전형 반도체막을 퇴적한 반도체막에 급속열처리를 하는 제2어닐공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  43. 제42항에 있어서, 상기 반도체막 퇴적 공정에서 퇴적하는 반도체막이 제1도 전형 반도체막과 거의 진성의 반도체막의 적층막임을 특징으로 하는 태양 전지 제조방법.
  44. 제42 또는 제43항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한때에 열처리 온도 T 및 열처리 시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  45. 기판상에 형성된 반도체막을 이용하는 태양전지의 제조 방법에 있어서, 기판상에 제1도전형 불순물 확산원을 형성하는 공정과, 상기 제1도전형 불순물 확산원상에 반도체막을 퇴적하는 반도체막 퇴적 공정과, 상기 반도체막에 부분적인 레이저 광 조사를 반복하는 제1어닐 공정과, 상기 레이저 광을 조사한 반도체막 표면에 제2도전형 반도체막을 퇴적하는 공정, 및 상기 제2도전형 반도체막을 형성한 반도체막에 급속열처리를 하는 제2어닐 공정을 적어도 포함하는 것을 특징으로 하는 태양 전지 제조방법.
  46. 제45항에 있어서, 상기 제2어닐 공정에서의 열처리 온도를 절대온도 T[K]로 표시하고 열처리 시간을 t[초]로 한 때에 열처리 온도 T 및 열처리시간 t는 1.72×10-21[초]＜t·exp(-ε/kT)(ε=3.01[eV], k=8.617×10-5[eV/K] : 볼츠만 정수)의 관계를 충족시키는 것을 특징으로 하는 태양 전지 제조방법.
  47. 박막 트랜지스터를 갖는 액티브 매트릭스형 액정 장치에 있어서, 상기 박막 트랜지스터는 제23항 내지 제28항 중 어느 한 항에서 기재된 박막 트랜지스터의 제조방법으로 제조한 기판을 포함하는 것을 특징으로 하는 액티브 매트릭스형 액정 장치.
KR1019970701411A 1995-06-26 1996-06-26 결정성 반도체막 형성방법, 박막 트랜지스터 제조방법, 태양 전지 제조 방법 및 액티브 매트릭스형 액정 장치 KR100274293B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP95-159147 1995-06-26
JP15914795 1995-06-26
JP96-161280 1996-06-21
JP16128096 1996-06-21
PCT/JP1996/001775 WO1997001863A1 (en) 1995-06-26 1996-06-26 Method of formation of crystalline semiconductor film, method of production of thin-film transistor, method of production of solar cell, and active matrix type liquid crystal device

Publications (2)

Publication Number Publication Date
KR970705831A KR970705831A (ko) 1997-10-09
KR100274293B1 true KR100274293B1 (ko) 2001-01-15

Family

ID=26486031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970701411A KR100274293B1 (ko) 1995-06-26 1996-06-26 결정성 반도체막 형성방법, 박막 트랜지스터 제조방법, 태양 전지 제조 방법 및 액티브 매트릭스형 액정 장치

Country Status (5)

Country Link
US (3) US6066516A (ko)
JP (1) JP4026182B2 (ko)
KR (1) KR100274293B1 (ko)
CN (2) CN1089486C (ko)
WO (1) WO1997001863A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100885716B1 (ko) * 2007-04-03 2009-02-26 경희대학교 산학협력단 실리콘 슬러리를 이용한 태양전지 및 그 제조방법
KR101147223B1 (ko) * 2004-04-23 2012-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치 및 반도체장치 제작방법
KR101199301B1 (ko) 2008-12-05 2012-11-09 한국전자통신연구원 확산 영역을 포함하는 화합물 반도체 소자의 형성 방법

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723590B1 (en) 1994-03-09 2004-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for laser-processing semiconductor device
CN1089486C (zh) * 1995-06-26 2002-08-21 精工爱普生株式会社 形成晶体性半导体膜的方法
JP3917698B2 (ja) * 1996-12-12 2007-05-23 株式会社半導体エネルギー研究所 レーザーアニール方法およびレーザーアニール装置
TW466772B (en) * 1997-12-26 2001-12-01 Seiko Epson Corp Method for producing silicon oxide film, method for making semiconductor device, semiconductor device, display, and infrared irradiating device
KR19990058636A (ko) * 1997-12-30 1999-07-15 구자홍 레이저 조사 방법
JPH11212934A (ja) 1998-01-23 1999-08-06 Sony Corp 情報処理装置および方法、並びに提供媒体
JP2000058839A (ja) * 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
US6579749B2 (en) * 1998-11-17 2003-06-17 Nec Corporation Fabrication method and fabrication apparatus for thin film transistor
US6410368B1 (en) * 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP4514861B2 (ja) * 1999-11-29 2010-07-28 株式会社半導体エネルギー研究所 レーザ照射装置およびレーザ照射方法および半導体装置の作製方法
KR100660814B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 박막트랜지스터의 반도체층 형성방법
US7071041B2 (en) * 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6872607B2 (en) * 2000-03-21 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2001284252A (ja) * 2000-03-30 2001-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7078321B2 (en) 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3910004B2 (ja) * 2000-07-10 2007-04-25 忠弘 大見 半導体シリコン単結晶ウエーハ
GB2367176A (en) * 2000-09-14 2002-03-27 Sharp Kk Active matrix display and display driver
JP4919546B2 (ja) * 2000-09-18 2012-04-18 東芝モバイルディスプレイ株式会社 多結晶シリコン膜の形成方法
AUPR174800A0 (en) * 2000-11-29 2000-12-21 Australian National University, The Semiconductor processing
US6594446B2 (en) 2000-12-04 2003-07-15 Vortek Industries Ltd. Heat-treating methods and systems
GB2406712A (en) * 2000-12-04 2005-04-06 Vortek Ind Ltd Heat-treating methods and systems
US7151017B2 (en) * 2001-01-26 2006-12-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US6770518B2 (en) * 2001-01-29 2004-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
SG114529A1 (en) 2001-02-23 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6881447B2 (en) * 2002-04-04 2005-04-19 Dielectric Systems, Inc. Chemically and electrically stabilized polymer films
SG143975A1 (en) * 2001-02-28 2008-07-29 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7253032B2 (en) 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW544938B (en) * 2001-06-01 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US20030003242A1 (en) * 2001-06-28 2003-01-02 Apostolos Voutsas Pulse width method for controlling lateral growth in crystallized silicon films
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7050878B2 (en) * 2001-11-22 2006-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductror fabricating apparatus
US7828983B2 (en) * 2001-11-29 2010-11-09 Transform Solar Pty Ltd Semiconductor texturing process
US7133737B2 (en) * 2001-11-30 2006-11-07 Semiconductor Energy Laboratory Co., Ltd. Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer
US7214573B2 (en) 2001-12-11 2007-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes patterning sub-islands
EP1329946A3 (en) 2001-12-11 2005-04-06 Sel Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including a laser crystallization step
CN100416243C (zh) * 2001-12-26 2008-09-03 加拿大马特森技术有限公司 测量温度和热处理的方法及系统
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6767799B2 (en) * 2001-12-28 2004-07-27 Semiconductor Energy Laboratory Co., Ltd. Laser beam irradiation method
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6847050B2 (en) 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
JP4326756B2 (ja) 2002-07-04 2009-09-09 株式会社半導体エネルギー研究所 ドーピング方法、ドーピング装置の制御システム、およびドーピング装置
US7589380B2 (en) * 2002-12-18 2009-09-15 Noble Peak Vision Corp. Method for forming integrated circuit utilizing dual semiconductors
US7453129B2 (en) 2002-12-18 2008-11-18 Noble Peak Vision Corp. Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry
KR20120045040A (ko) 2002-12-20 2012-05-08 맷슨 테크날러지 캐나다 인코퍼레이티드 피가공물 지지 방법
US7083694B2 (en) * 2003-04-23 2006-08-01 Integrated Materials, Inc. Adhesive of a silicon and silica composite particularly useful for joining silicon parts
US20040213705A1 (en) 2003-04-23 2004-10-28 Blencoe James G. Carbonation of metal silicates for long-term CO2 sequestration
JP2005072264A (ja) * 2003-08-25 2005-03-17 Seiko Epson Corp トランジスタの製造方法、トランジスタ、回路基板、電気光学装置及び電子機器
JP2005217262A (ja) * 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd 化合物半導体装置の製造方法
US7781947B2 (en) * 2004-02-12 2010-08-24 Mattson Technology Canada, Inc. Apparatus and methods for producing electromagnetic radiation
KR100623251B1 (ko) * 2004-02-19 2006-09-18 삼성에스디아이 주식회사 다결정 실리콘 박막의 제조 방법 및 이를 사용하여제조되는 다결정 실리콘을 사용하는 박막 트랜지스터
KR101132266B1 (ko) * 2004-03-26 2012-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
KR20050113294A (ko) * 2004-05-25 2005-12-02 삼성전자주식회사 다결정 실리콘 박막 구조체 및 그 제조 방법 및 이를이용하는 ｔｆｔ의 제조방법
KR100666563B1 (ko) * 2004-07-05 2007-01-09 삼성에스디아이 주식회사 반도체 장치의 제조 방법 및 이 방법에 의하여 제조되는반도체 장치
US7442631B2 (en) * 2005-02-10 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Doping method and method of manufacturing field effect transistor
US7071042B1 (en) * 2005-03-03 2006-07-04 Sharp Laboratories Of America, Inc. Method of fabricating silicon integrated circuit on glass
US7279721B2 (en) 2005-04-13 2007-10-09 Applied Materials, Inc. Dual wavelength thermal flux laser anneal
JP2006032982A (ja) * 2005-09-02 2006-02-02 Semiconductor Energy Lab Co Ltd 薄膜の加熱処理方法
US7811892B2 (en) * 2005-10-11 2010-10-12 United Microelectronics Corp. Multi-step annealing process
US20070117287A1 (en) * 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
KR100749010B1 (ko) * 2005-12-26 2007-08-13 (주)포인트엔지니어링 투명기판을 이용한 다결정 실리콘 박막 제조 방법 및 장치
TW200741297A (en) * 2006-04-28 2007-11-01 Innolux Display Corp Liquid crystal panel, liquid crystal display device and mobile telephone
WO2008058397A1 (en) * 2006-11-15 2008-05-22 Mattson Technology Canada, Inc. Systems and methods for supporting a workpiece during heat-treating
DE102007063786B3 (de) 2007-04-16 2022-09-15 Infineon Technologies Ag Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper
US20090029031A1 (en) * 2007-07-23 2009-01-29 Tyler Lowrey Methods for forming electrodes in phase change memory devices
US8441018B2 (en) 2007-08-16 2013-05-14 The Trustees Of Columbia University In The City Of New York Direct bandgap substrates and methods of making and using
WO2009035421A1 (en) * 2007-09-14 2009-03-19 Laserresearch (S) Pte Ltd Single laser system for manufacture of thin film solar cell
JP5511173B2 (ja) * 2007-10-10 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8455331B2 (en) 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20090101209A1 (en) * 2007-10-19 2009-04-23 Guardian Industries Corp. Method of making an antireflective silica coating, resulting product, and photovoltaic device comprising same
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US20090223549A1 (en) * 2008-03-10 2009-09-10 Calisolar, Inc. solar cell and fabrication method using crystalline silicon based on lower grade feedstock materials
US9070590B2 (en) 2008-05-16 2015-06-30 Mattson Technology, Inc. Workpiece breakage prevention method and apparatus
US8314369B2 (en) * 2008-09-17 2012-11-20 Applied Materials, Inc. Managing thermal budget in annealing of substrates
EP2219231A1 (en) * 2009-02-12 2010-08-18 Excico France Method and apparatus for irradiating a photovoltaic material surface by laser energy
US20110086462A1 (en) * 2009-10-08 2011-04-14 Ovshinsky Stanford R Process for Manufacturing Solar Cells including Ambient Pressure Plasma Torch Step
US8026519B1 (en) 2010-10-22 2011-09-27 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US8399808B2 (en) 2010-10-22 2013-03-19 Ultratech, Inc. Systems and methods for forming a time-averaged line image
US8938993B2 (en) * 2010-11-30 2015-01-27 Ut-Battelle, Llc Glass strengthening and patterning methods
US9276142B2 (en) * 2010-12-17 2016-03-01 First Solar, Inc. Methods for forming a transparent oxide layer for a photovoltaic device
TWI566300B (zh) * 2011-03-23 2017-01-11 斯克林集團公司 熱處理方法及熱處理裝置
JPWO2012157298A1 (ja) * 2011-05-17 2014-07-31 高木　幹夫 基板熱処理装置及び基板熱処理方法
US9302348B2 (en) 2011-06-07 2016-04-05 Ultratech Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US8309474B1 (en) 2011-06-07 2012-11-13 Ultratech, Inc. Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication
US20130045560A1 (en) * 2011-08-16 2013-02-21 Kenneth P. MacWilliams Techniques and systems for fabricating anti-reflective and passivation layers on solar cells
KR101902887B1 (ko) * 2011-12-23 2018-10-01 엘지전자 주식회사 태양 전지의 제조 방법
US8546805B2 (en) 2012-01-27 2013-10-01 Ultratech, Inc. Two-beam laser annealing with improved temperature performance
US8501638B1 (en) 2012-04-27 2013-08-06 Ultratech, Inc. Laser annealing scanning methods with reduced annealing non-uniformities
US9558973B2 (en) 2012-06-11 2017-01-31 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
SG10201503482QA (en) 2012-06-11 2015-06-29 Ultratech Inc Laser annealing systems and methods with ultra-short dwell times
US9490128B2 (en) 2012-08-27 2016-11-08 Ultratech, Inc. Non-melt thin-wafer laser thermal annealing methods
CN103400765B (zh) * 2013-07-05 2016-12-28 昆山龙腾光电有限公司 氧化物薄膜晶体管的制造方法
US20150111341A1 (en) * 2013-10-23 2015-04-23 Qualcomm Incorporated LASER ANNEALING METHODS FOR INTEGRATED CIRCUITS (ICs)
US9343307B2 (en) 2013-12-24 2016-05-17 Ultratech, Inc. Laser spike annealing using fiber lasers
JP6193305B2 (ja) 2014-07-29 2017-09-06 ウルトラテック インク 高性能線形成光学システム及び方法
US10083843B2 (en) 2014-12-17 2018-09-25 Ultratech, Inc. Laser annealing systems and methods with ultra-short dwell times
JP6738169B2 (ja) * 2016-03-11 2020-08-12 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスおよびその製造方法
CN109463041A (zh) * 2016-07-04 2019-03-12 三菱电机株式会社 太阳能电池单元的评价用基板以及太阳能电池单元的评价方法
US11182670B2 (en) 2017-11-16 2021-11-23 International Business Machines Corporation Thin-film large-area classifier
US12009451B2 (en) 2018-07-30 2024-06-11 mPower Technology, Inc. In-situ rapid annealing and operation of solar cells for extreme environment applications
FR3113183B1 (fr) 2020-07-31 2022-07-08 Commissariat Energie Atomique PROCEDE DE FORMATION DE CONTACTS OHMIQUES, NOTAMMENT DE TYPE Ni(GeSn) METTANT EN ŒUVRE UN RECUIT LASER

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04100210A (ja) * 1990-08-18 1992-04-02 Seiko Epson Corp 半導体装置の製造方法
JPH04298020A (ja) * 1991-03-26 1992-10-21 Toshiba Corp シリコン薄膜結晶の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770481B2 (ja) * 1985-10-30 1995-07-31 ソニー株式会社 シリコン半導体層の形成方法
JPH0691008B2 (ja) * 1986-12-16 1994-11-14 日本電気株式会社 Ｓｏｉ基板の製造方法
JP3210313B2 (ja) * 1989-08-11 2001-09-17 ソニー株式会社 多結晶シリコン薄膜の特性改善方法
JPH03178124A (ja) * 1989-12-07 1991-08-02 Fujitsu Ltd 半導体装置の製造方法
JPH03292719A (ja) * 1990-04-10 1991-12-24 Seiko Epson Corp シリコン半導体層の形成方法
JPH05129332A (ja) * 1991-11-06 1993-05-25 Fujitsu Ltd 薄膜トランジスタの製造方法
JP3178124B2 (ja) 1992-11-19 2001-06-18 凸版印刷株式会社 化粧シートの製造方法
JPH0828337B2 (ja) * 1993-01-20 1996-03-21 日本電気株式会社 半導体薄膜の製造方法
US6074901A (en) * 1993-12-03 2000-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for crystallizing an amorphous silicon film and apparatus for fabricating the same
JP3221473B2 (ja) * 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5968753A (en) 1994-06-14 1999-10-19 Nexell Therapeutics, Inc. Positive and positive/negative cell selection mediated by peptide release
CN1269196C (zh) * 1994-06-15 2006-08-09 精工爱普生株式会社 薄膜半导体器件的制造方法
JP2755214B2 (ja) * 1995-06-12 1998-05-20 ソニー株式会社 半導体薄膜の形成方法
CN1089486C (zh) * 1995-06-26 2002-08-21 精工爱普生株式会社 形成晶体性半导体膜的方法
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon
KR100234895B1 (ko) * 1997-05-12 1999-12-15 구본준 비정질 실리콘의 결정화 방법
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6194669B1 (en) 1999-02-05 2001-02-27 Trw Inc. Solder ball grid array for connecting multiple millimeter wave assemblies

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04100210A (ja) * 1990-08-18 1992-04-02 Seiko Epson Corp 半導体装置の製造方法
JPH04298020A (ja) * 1991-03-26 1992-10-21 Toshiba Corp シリコン薄膜結晶の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101147223B1 (ko) * 2004-04-23 2012-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치 및 반도체장치 제작방법
US8222126B2 (en) 2004-04-23 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus and method for manufacturing semiconductor device
KR100885716B1 (ko) * 2007-04-03 2009-02-26 경희대학교 산학협력단 실리콘 슬러리를 이용한 태양전지 및 그 제조방법
KR101199301B1 (ko) 2008-12-05 2012-11-09 한국전자통신연구원 확산 영역을 포함하는 화합물 반도체 소자의 형성 방법

Also Published As

Publication number Publication date
CN1395289A (zh) 2003-02-05
CN1157056A (zh) 1997-08-13
CN1180457C (zh) 2004-12-15
CN1089486C (zh) 2002-08-21
US20020146868A1 (en) 2002-10-10
US6455360B1 (en) 2002-09-24
KR970705831A (ko) 1997-10-09
US6066516A (en) 2000-05-23
WO1997001863A1 (en) 1997-01-16
JP4026182B2 (ja) 2007-12-26
US6746903B2 (en) 2004-06-08

Similar Documents

Publication Publication Date Title
KR100274293B1 (ko) 결정성 반도체막 형성방법, 박막 트랜지스터 제조방법, 태양 전지 제조 방법 및 액티브 매트릭스형 액정 장치
EP1722403B1 (en) Fabrication method for a thin film semiconductor device
US6391690B2 (en) Thin film semiconductor device and method for producing the same
KR100375289B1 (ko) 반도체장치와표시장치및그들의제조방법
US5696011A (en) Method for forming an insulated gate field effect transistor
KR100202122B1 (ko) 박막 반도체 장치 및 박막 반도체 장치의 제조 방법 및 표시 시스템
US5970327A (en) Method of fabricating a thin film transistor
US6905920B2 (en) Method for fabrication of field-effect transistor to reduce defects at MOS interfaces formed at low temperature
KR100274494B1 (ko) 박막 반도체 장치,박막 반도체 장치의 제조방법,액정표시장치,액정표시장치의 제조방법,전자기기,전자기기의 제조방법 및 박막퇴적방법
JP3869189B2 (ja) 薄膜トランジスタの作製方法
KR100398829B1 (ko) 다결정반도체박막의작성방법
KR960008499B1 (ko) 레이저 처리방법 및 레이저 처리장치
JP3924828B2 (ja) 結晶性半導体膜の製造方法、および薄膜トランジスタの製造方法
JP2917388B2 (ja) 半導体装置の製造方法
Sugawara et al. Crystallization of double-layered silicon thin films by solid green laser annealing for high-performance thin-film transistors
JP2874271B2 (ja) 半導体装置の製造方法
JP3361670B2 (ja) 半導体装置およびその製造方法
JP3881715B2 (ja) 結晶性半導体膜の形成方法、アクティブマトリクス装置の製造方法、及び電子装置の製造方法
JPH118195A (ja) 薄膜トランジスタの製造方法
TW591702B (en) A method for transforming amorphous silicon substrate to poly-silicon substrate
JP2002237598A (ja) 薄膜トランジスタの製造方法
KR0140665B1 (ko) 박막트랜지스터 제조방법
JPH11103070A (ja) 薄膜トランジスタ
JPH0982639A (ja) 半導体装置およびその製造方法
JPH10200118A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 19970226

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990830

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20000610

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20000908

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20000909

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20030825

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20040823

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20050824

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20060824

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20070823

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20080825

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20090824

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20100825

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20110811

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20130809