KR101132266B1 - 반도체 장치의 제조 방법 - Google Patents

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순페이 야마자키
타마에 타카노
히로아키 이리에
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체막에 레이저광을 조사면, 반도체막은 순간적으로 용융되어 국부적으로 확장한다. 이러한 팽창에 의하여 발생된 내부 응력을 감소시키기 위하여, 반도체막에는 변형이 국부적으로 발생한다. 따라서, 변형이 있는 부분과 변형이 없는 부분 사이에 변동이 발생하고, 변형 정도의 차에 의하여 변동이 또한 유발된다. 본 발명에 따르면, 레이저광 조사 이후에, 오존을 함유하는 수용액(대표적으로, 오존수)을 사용하여 산화막(케미컬 옥사이트라 함)을 형성하여, 두께가 1 내지 10 nm인 산화막을 형성하며, 또한 반도체막의 변형을 감소시키는 열처리(반도체막을 순간적으로 약 400 내지 1000°C까지 가열하는 열처리)를 수행한다.
반도체, 내부 응력, 오존, 열처리

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명에 따른 제작 공정을 도시하는 도면(실시 형태 1).
도 2a 내지 도 2i는 본 발명에 따른 제작 공정을 도시하는 도면(실시 형태 2).
도 3a 내지 도 3j는 본 발명에 따른 제작 공정을 도시하는 도면(실시 형태 3).
도 4a 내지 도 4j는 본 발명에 따른 제작 공정을 도시하는 도면(실시 형태 4).
도 5a 내지 도 5j는 본 발명에 따른 제작 공정을 도시하는 도면(실시 형태 5).
도 6a 내지 도 6i는 본 발명에 따른 제작 공정을 도시하는 도면(실시 형태 6).
도 7a 내지 도 7j는 본 발명에 따른 제작 공정을 도시하는 도면(실시 형태 7).
도 8a 및 도 8b는 액티브 매트릭스형 EL 표시장치의 구조를 도시하는 도면( 실시예 1).
도 9a 내지 도 9d는 화소 구조의 변형예를 도시하는 단면도.
도 10은 EL 표시장치의 단면도.
도 11은 액티브 매트릭스형 액정표시장치의 단면 구조를 도시하는 도면.
도 12a 내지 도 12f는 본 발명에 따른 EL 표시패널에 적용 가능한 화소의 구성을 도시하는 도면.
도 13a 내지 도 13e는 전자기기의 일예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판
11: 하지 절연막
15: 산화막
17a 내지 17d: 반도체층
본 발명은 박막 트랜지스터(이하, "TFT"라 함)로 구성된 회로를 구비하는 반도체장치 및 그 제조 방법에 관한 것이다. 예를 들면, 본 발명은 액정 표시 패널로 대표되는 전기광학장치 또는 유기발광소자를 갖는 발광 표시 장치를 부품으로 탑재한 전자기기에 관한 것이다.
본 명세서 중에서 반도체 장치는 반도체 특성을 이용하는 것으로 기능하는 장치 전반을 지칭하는 것으로, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체 장치에 포함된다.
최근, 절연 표면을 갖는 기판 상에 형성된 반도체 박막(두께가 수 내지 수백 nm 정도)를 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC 또는 전기광학장치 등의 전자 디바이스에 폭넓게 적용되며, 특히 화상 표시 장치의 스위칭 소자로 급격히 개발되고 있다.
TFT용으로 이용되는 결정질 반도체막의 재료는 주로 실리콘이 이용되고 있다. 결정 구조를 갖는 실리콘막(이하, "결정질 실리콘 막"이라 함)은 플라즈마 CVD 또는 감압 CVD로 글래스 또는 석영 등의 기판 상에 증착된 비정질 실리콘 막을 가열 처리 또는 레이저 광의 조사(이하, 본 명세서 중에서 "레이저 처리"라 함)에 의하여 결정화된 것을 이용할 수 있다.
레이저 처리는 조사면에 있어서 비교적 큰 스폿(spot) 형상, 예를 들면 수 cm 평방의 정사각형 스폿 형상 또는 길이가 10cm 이상인 선형 스폿 형상을 형성함으로써 생산성을 향상시키는 것이 가능하다. 특히, 전후 좌우의 조사가 필요한 스폿 형상의 레이저 광을 이용하는 경우와 비교하여, 선형 스폿 형상을 사용하면, 선형 레이저 광의 길이 방향에 직각 방향으로 주사하여 행하는 것이 가능하여 생산성이 높다.
그러나, 레이저 광의 조사에 의한 결정화에 있어서, 기판과 반도체막 사이에 급격한 온도 구배가 생성되어, 레이저 광 조사 이후에 획득된 반도체막의 막질을 저하시키는 경우가 있다.
따라서, 본 출원인은 후술한 특허 문헌 1, 특허 문헌 2, 특허 문헌 3 및 특허 문헌 4를 제안하였다.
특허 문헌 3에서, 반도체막에 대하여 레이저 광을 사용하여 결정화를 행한 이후에, 가열처리를 행하는 것으로, 레이저 광의 조사에 의하여 형성된 변형(strain)을 완화시키는 기술이 기재되어 있다.
특허 문헌 1: 일본 특허 공개 제2002-305148호
특허 문헌 2: 일본 특허 공개 제2002-329668호
특허 문헌 3: 일본 특허 공개 제2002-261007호
특허 문헌 4: 일본 특허 공개 제2002-261008호
반도체막에 레이저 광이 조사되면, 반도체막이 순간적으로 용융하고, 국소적으로 팽창한다. 이러한 팽창에 의하여 발생된 내부 응력을 완화시키기 위하여, 반도체막에 변형이 국소적으로 발생한다. 따라서, 변형이 있는 부분과 변형이 없는 부분 사이에 반도체막의 변이가 발생하며, 또한 변형의 정도에서의 차이에 의해서도 반도체막의 변이가 발생한다.
또한, 반도체막은 결정화에 의하여 조밀화된다. 이러한 조밀화 현상은 막 두께가 감소하는 것으로도 확인할 수 있다. 반도체막은 결정화에 의하여 수축되어, 변형이 발생하는 원인이 된다.
TFT에 있어서, 활성층으로서 작용하는 변형이 반도체막에 존재하면, 그러한 변형에 기인하여 포텐셜 배리어와 트랩 준위가 형성된다. 따라서, 활성층과 게이트 절연막 사이의 계면 상태가 높게된다. 또한 활성층으로서 작용하는 변형이 반도체막에 존재하면, 전계가 균일하게 반도체막에 부가되지 않기 때문에 TFT의 동작 불량을 초래한다.
또한, 반도체막 표면의 변형은 스퍼터링 또는 CVD로 증착된 게이트 절연막의 평탄성을 손상시킨다. 따라서, 절연 불량 등을 발생시키므로, 이는 TFT의 신뢰성을 저하시키는 원인 중 한가지이다. 전계 효과 이동도를 결정하는 요소의 하나로서, 표면 산란 효과가 알려져 있으며, TFT의 활성층과 게이트 절연막 사이의 계면에서 평탄성이 전계 효과 이동도에 큰 영향을 미친다. 계면이 평탄할 수 록, 전계 효과 이동도가 산란의 영향을 받아, 높은 전계 효과 이동도가 얻어질 수 있다.
본 발명은 레이저 광의 조사에 의하여 반도체막(TFT의 활성층으로서 작용)에 발생하는 변형을 저감시키는 방법을 제공한다.
본 발명은, 레이저 광을 조사한 후, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 수행한다. 오존 함유 수용액(대표적으로, 오존수)으로 산화막(케미칼 옥사이드라 함)을 형성하여 합계 1 내지 10 nm의 산화막을 형성한다. 또한, 오존 함유 수용액 대신, 황산, 염산, 초산과 같은 과산화 수소수를 혼합시킨 수용액을 사용하여도, 이와 유사 하게 케미칼 옥사이드를 형성할 수가 있다. 그 후, 형성된 산화막을 제거하고, 변형을 저감한 반도체막을 획득할 수 있다.
산화막을 제거하기 전에, 반도체막의 변형을 저감하기 위한 열처리를 재차 수행하고, 그 이후, 형성된 산화막을 제거할 수도 있다.
별법으로서, 레이저 광을 조사한 이후, 오존 함유 수용액으로 산화막을 형성하여 1 내지 10 nm의 산화막을 형성한다. 그 이후, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 하는 수행한 이후, 형성된 산화막을 제거하고, 변형을 저감한 반도체막을 획득할 수도 있다. 산화막을 형성한 이후, 열처리를 수행하면, 막 중에 포함된 금속과 같은 불순물이 산화막 또는 계면으로 이동할 수가 있으며, 또한 그 산화막을 제거하는 것으로 막 중의 불순물을 저감한 반도체막을 얻을 수 있다.
별법으로서, 레이저 광을 조사한 후, 반도체막의 패터닝 공정, 반도체막의 변형을 저감하기 위한 열처리를 수행하고, 오존 함유 수용액으로 산화막을 형성해 합계 1 내지 10 nm의 산화막을 형성하는 공정, 산화막을 제거하는 공정을 순차적으로 처리할 수도 있다. 공정수 삭감을 위해서 산화막을 제거하지 않고 게이트 절연막을 형성할 수도 있다.
별법으로서, 레이저 광을 조사한 후, 반도체막의 패터닝 공정, 오존 함유 수용액으로 1 내지 10 nm의 산화막을 형성하는 공정, 반도체막의 변형을 저감하기 위한 열처리 공정, 산화막을 제거하는 공정을 순차적으로 수행할 수도 있다. 공정수 삭감을 위하여, 산화막을 제거하지 않고 게이트 절연막을 형성할 수도 있다.
본 출원인은 비정질 구조를 가지는 반도체막에 대해서 반도체막의 결정화를 조장하는 금속 원소(예를 들면, 니켈)를 첨가하여, 결정 구조를 가지는 반도체막을 제조하는 기술(일본 특허 공개 제평7-183540호 공보)을 개시하고 있다. 상기 기술은 결정화에 필요로 하는 가열 온도를 저하시키는 효과 뿐만 아니고, 결정 방위의 배향성을 단일 방향으로 높이는 것이 가능하다. 이러한 결정 구조를 가지는 반도체막으로 TFT를 형성하면, 전계 효과 이동도의 향상 뿐만 아니라, 서브쓰레스홀드(subthreshold) 계수(S-계수)가 작아져, 비약적으로 전기적 특성을 향상시키는 것이 가능해지고 있다.
결정화를 조장하는 금속 원소를 이용하는 것에 따라, 결정화에 있어서의 핵생성을 제어 가능하므로, 핵생성이 랜덤인 다른 결정화 방법에 비해 얻을 수 있는 막질은 균일이고, 이상적으로는, 완전하게 금속 원소를 제거 또는 허용 범위까지 저감하는 것이 요구된다. 그러나, 결정화를 조장하는 금속 원소를 첨가하므로, 결정 구조를 가지는 반도체막의 막 중 또는 막 표면에는 해당 금속 원소가 잔존하여, 얻을 수 있는 소자의 특성에 변동과 같은 문제가 있다. 그 일례는, TFT의 오프(OFF) 전류가 증가하여, 개개의 소자간에 변동이 발생하는 문제가 있다. 즉, 결정화를 조장하는 금속 원소는, 일단 결정 구조를 가지는 반도체막이 형성되어 버리면, 오히려 불필요한 존재가 된다.
따라서, 금속 원소를 제거하기 위한 게터링을 수행한다. 기판 내에서 게터링이 충분히 수행되지 않고, 게터링에 불균형이 생기면, 각각의 TFT 특성에 약간의 차이, 즉 불균형이 생긴다. 투과형 액정 표시 장치의 경우, 화소부에 배치되는 TFT에 전기 특성의 불균형이 있으면, 각 TFT의 한계 전압에 불균형이 생긴다. 그러므로, 투과 광양의 불균형이 발생하여, 관찰자의 눈에 표시 불균일로서 비치게 된다.
유기 화합물을 포함하는 층을 발광층으로 하는 발광 장치(EL 소자를 갖는 발광 장치)에 있어서, TFT는 액티브 매트리스 구동 방식을 실현하는데 있어서 필수의 소자이다. 따라서, EL 소자를 이용한 발광 장치는 적어도 스위칭 소자로서 기능하는 TFT와, EL 소자에 전류를 공급하는 TFT가 각 화소에 설치되게 된다. 화소의 회로 구성 및 구동 방법에 의하지 않고, EL 소자와 전기적으로 접속되어 EL 소자에 전류를 공급하는 TFT의 온(ON) 전류(ION)로 화소의 휘도가 결정된다. 그러므로, 예를 들면, 전면 흰색 표시의 경우, 온 전류가 일정하지 않으면 휘도에 불균형이 발생하는 문제가 있다.
본 발명은 반도체막의 결정화를 조장하는 금속 원소를 이용하여 결정 구조를 가지는 반도체막을 얻은 이후 상기 막 중에 잔존하는 해당 금속 원소를 효과적으로 제거하는 기술도 제공한다.
본 발명은 희가스 원소를 포함하는 제2 반도체막(게터링 사이트)를 형성하는 공정 이전에 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 하는 공정 또는 오존 함유 수용액을 이용하여 에칭 스톱퍼가 되는 산화막(배리어층)을 형성하는 공정으로 수행하는 것을 특징으로 한다. 이러한 공정을 수행하면, 보다 효과적으로 금속 원소를 게터링 처리할 수 있으므로, 반도체막 중의 금속 원소 농도를 저감하여 TFT의 특성 변동을 억 제할 수가 있다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면상에 금속 원소를 이용하여 결정 구조를 가지는 제1 반도체막을 형성하는 공정과, 레이저 광을 조사하는 공정과, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 하는 공정과, 오존 함유 수용액을 이용하여 에칭 스톱퍼가 되는 산화막(배리어층)을 형성하는 공정과, 희가스 원소를 포함하는 제2 반도체막(게터링 사이트)을 형성하는 공정과, 가열 처리에 의해 게터링 사이트에 금속 원소를 게터링 처리하는 공정이라는 상기 제2 반도체막을 제거하는 공정과, 산화막을 제거하는 공정을 포함한다.
결정화시키거나 결정성을 향상시키기 위하여 반도체막에 레이저 광에 의한 조사를 실시하는 경우, 반도체막은 표면으로부터 순간적으로 용해하고, 그 이후, 기판에의 열전도에 의해 용해한 반도체막은 기판측으로부터 냉각 및 응고한다. 이러한 응고 과정에서, 반도체막은 재결정화하고, 큰 입경을 갖는 결정 구조를 포함하는 반도체막이 된다. 그러나, 반도체막이 일단 용해되기 때문에, 체적 팽창이 생겨 반도체 표면에 릿지로 불리는 요철이 형성된다. 특히, 탑 게이트형 TFT의 경우, 릿지를 갖는 표면이 게이트 절연막과 반도체막 사이의 계면이 되기 때문에, 소자 특성이 크게 영향을 받는다. 또한, 레이저 광에 의한 조사를 수행할 경우, 분위기중의 산소에 의해 반도체막의 표면에 얇은 표면 산화막이 형성된다. 이 얇은 표면 산화막의 막 두께나 균일성은 불명확하기 때문에, 산화막을 제거하는 것이 바람직하다. 그러나, 발수면(water-shedding surface)의 건조시에 워터마크가 발생 하기 쉽기 때문에, 산화막의 제거 이후에 오존 함유 수용액으로 재차 산화막을 형성하여 원터 마크의 발생을 방지하는 것이 바람직하다.
그러나, 레이저 광에 의한 조사로 완성되는 표면 산화막은 오존 함유 수용액으로 완성되는 산화막보다 딱딱하기 때문에, 에칭 스톱퍼가 되는 산화막(배리어층) 으로서는 우수하다. 따라서, 공정수를 삭감할 수 있기 때문에, 레이저 광에 의한 표면 산화막은 특히 제거할 필요는 없다.
금속 원소(예를 들면, 니켈)를 첨가한 후, 레이저 광을 조사하면, 금속 원소는 릿지에 보다 많이 모이는 경향이 있다. 니켈이 많은 릿지에서, NiSix가 형성되어 용해 시에 마지막으로 응고한다. NiSix는 희불화수소산이나 알칼리 에칭 용액에 녹기 쉽다. 따라서, 니켈이 많은 부분이 존재하고, 에칭 스톱퍼로 기능하는 산화막(배리어층)이 두께가 불충분한 경우, 제2 반도체막을 제거하는 에칭으로 NiSix 가 제거되어 제1 반도체막에 미소한 구멍(또한 핀홀이라 함)이 형성된다.
또, 니켈이 많은 릿지에서, NiOx도 형성되기 쉽다. NiOx는 부드럽고, 산용성을 갖는다. 에칭 스톱퍼로 기능하는 산화막(배리어층)이 불충분한 경우, 후속적으로 행해지는 공정(제2 반도체막을 제거하는 에칭 또는 게이트 절연막의 형성전의 처리) 시에 제거되어, 제1 반도체막에 미소한 구멍(핀홀)이 형성된다.
활성층으로 기능하는 반도체막에 미소한 구멍(핀홀)이 형성되면, 게이트 절연막에 의한 반도체막의 커버리지 불량이 발생하여, 점결함(point defect)과 같은 표시 불량이 발생한다.
본 발명에 있어서, 레이저 광을 조사한 이후, 순간적으로 400 내지 1000℃까지 가열되는 열처리를 하는 것에 따라 변형이나 릿지를 저감시킨 이후, 오존 함유 수용액으로 균일한 막 두께의 산화막(배리어층)을 형성하고, 이 산화막(배리어층)이 제2 반도체막을 제거하는 에칭 시에, 반도체막을 보호한다. 반도체막을 순간적으로 약 400 내지 1000℃까지 가열되는 열처리를 할 때, 변형을 제거하여 후속 게터링 공정에서 니켈의 게터링을 용이하게 수행한다.
또한, 게이트 절연막을 형성하기 전의 사전 처리를 수행하기 전에, 오존 함유 수용액으로 균일한 막 두께의 산화막(배리어층)을 재차 형성하여, 반도체막을 보호하는 것이 바람직하다.
상기 제2 반도체막의 형성 방법으로서, 스퍼터링, 플라즈마 CVD 등이 있는 것에 주목하여야 한다. 플라즈마 CVD는 가스로 성막실(챔버라고도 함) 내부를 세정할 수 있기 때문에, 스퍼터링에 비해 유지보수가 적다. 따라서, 플라즈마 CVD는 양산에 적합하다고 말할 수 있다. 산화막(배리어층)의 막 두께는 1 내지 10 nm만큼 얇고, 산화막(배리어층) 상에 제2 반도체막을 플라즈마 CVD로 성막 하는 경우, 성막시에 발생하는 플라즈마에 의하여 부분적으로 파손되어 배리어층이 파괴될 우려가 있다. 산화막(배리어층)이 부분적으로 파괴될 경우, 이후에 행해지는 에칭으로 제2 반도체막이 제거되는 에칭 스톱퍼로서 충분히 기능하지 않고, 제1 반도체막의 막 두께 불균형이나 제1 반도체막에 구멍이 형성되는 불량이 발생한다.
따라서, 산화막(배리어층)의 형성 전후에 가열(순간적으로 약 400 내지 1000℃까지 가열)하여 단단한 산화막을 형성하여, 제1 반도체막을 플라즈마의 손상으로 부터 보호한다. 산화막(배리어층)에 벼형과 당링 접착을 형성하기 위하여 제2 반도체막을 형성하는 동안 플라즈마로 제1 반도체막을 보호하면서, 산화막(배리어층)만을 의도적으로 손상시킴으로써, 변형을 완화할 방향으로 움직이는 금속 원소를 효율적으로 통과시켜 게터링 사이트로 이동 및 포획시킬 수가 있다. 제2 반도체막을 형성하는 동안 플라즈마로 산화막(배리어층)을 의도적으로 손상시키는 경우에, 플라즈마 CVD로 RF파워 밀도를 크게 하는 것이 바람직하다. 예를 들면, RF 파워 300 W (0.052 W/cm2) 또는 RF 파워 400 W (0.069 W/cm2) 또는 400 W 이상으로 제어될 수 있다.
별법으로서, 플라즈마 CVD로 성막실에 도입하는 희가스와 모노실란의 유량비 (SiH4 : 희가스), RF 파워 밀도, 압력을 적절히 제어하여 제2 반도체막을 형성하면, 산화막(배리어층)에게 주는 손상을 저감하는 것도 할 수 있어 제1 반도체막의 막 두께의 불균형 발생이나 제1 반도체막에 구멍이 형성되는 불량 발생을 방지할 수 있다. 예를 들면, RF 파워 100 W (0.017 W/cm2) 또는 100 W 이하로 제어될 수 있다.
본 발명의 보다 구체적인 구성은, 도 2a 내지 도 2i에 도시된 바와 같이, 절연 표면상에 비정질 구조를 가지는 제1 반도체막을 형성하는 제1 공정, 상기 비정질 구조를 가지는 제1 반도체막에 금속 원소를 첨가하는 제2 공정, 상기 제1 반도체막을 결정화시켜 결정 구조를 가지는 제1 반도체막을 형성하는 제3 공정, 상기 제1 반도체막에 레이저 광을 조사하는 제4 공정, 제1 가열 처리를 수행하여 상기 제1 반도체막의 변형을 저감하는 제5 공정, 오존을 포함하는 용액으로 상기 제1 반도체막의 표면을 산화시켜 배리어층을 형성하는 제6 공정, 상기 배리어층 상에 희가스 원소를 포함하는 제2 반도체막을 형성하는 제7 공정, 제2 가열 처리를 수행하여, 상기 제2 반도체막에 상기 금속 원소를 게터링 처리하여 결정 구조를 가지는 제1 반도체막 중의 상기 금속 원소를 제거 또는 저감하는 제8 공정, 상기 제2 반도체막을 제거하는 제9 공정 및 상기 배리어층을 제거하는 제10 공정을 포함하는 반도체 장치의 제조 방법이다.
오존을 포함하는 용액으로 산화막을 형성하는 공정 이후에, 제1 가열 처리를 수행할 수도 있다. 그러므로, 본 발명의 다른 구성은, 도 6a 내지 도 6i에 도시된 바와 같이, 절연 표면상에 비정질 구조를 가지는 제1 반도체막을 형성하는 제1 공정, 상기 비정질 구조를 가지는 제1 반도체막에 금속 원소를 첨가하는 제2 공정, 상기 제1 반도체막을 결정화시켜 결정 구조를 가지는 제1 반도체막을 형성하는 제3 공정, 상기 제1 반도체막에 레이저 광을 조사하는 제4 공정, 오존을 포함하는 용액으로 상기 제1 반도체막의 표면을 산화시켜 배리어층을 형성하는 제5 공정, 제1 가열 처리를 수행하여, 상기 제1 반도체막의 변형을 저감하는 제6 공정, 상기 배리어층 상에 희가스 원소를 포함하는 제2 반도체막을 형성하는 제7 공정, 제2 가열 처리를 수해하여, 상기 제2 반도체막에 상기 금속 원소를 게터링 처리하여 결정 구조를 가지는 제1 반도체막 중의 상기 금속 원소를 제거 또는 저감하는 제8 공정, 상기 제2 반도체막을 제거하는 제9 공정 및 상기 배리어층을 제거하는 제10 공정을 포함하는 반도체 장치의 제조 방법이다.
오존을 포함하는 용액으로 산화막을 형성하는 공정 전후에, 반도체막의 변형을 저감하는 가열 처리를 2회 실시하는 공정을 수행할 수도 있다. 본 발명의 또 다른 구성은, 도 3a 내지 도 3j에 도시된 바와 같이, 절연 표면상에 비정질 구조를 가지는 제1 반도체막을 형성하는 제1 공정, 상기 비정질 구조를 가지는 제l 반도체막에 금속 원소를 첨가하는 제2 공정, 상기 제1 반도체막을 결정화 시켜 결정 구조를 가지는 제1 반도체막을 형성하는 제3 공정, 상기 제1 반도체막에 레이저 광을 조사하는 제4 공정, 제1 가열 처리를 수행하여, 상기 제1 반도체막의 변형을 저감하는 제5 공정, 오존을 포함하는 용액으로 상기 제1 반도체막의 표면을 산화시켜 배리어층을 형성하는 제6 공정, 가열 처리를 재차 수행하여, 상기 제1 반도체막의 변형을 한층 더 저감하는 제7 공정, 상기 배리어층상에 희가스 원소를 포함하는 제2 반도체막을 형성하는 제8 공정, 제2 가열 처리를 수행하여, 상기 제2 반도체막에 상기 금속 원소를 게터링 처리하여 결정구조를 가지는 제1 반도체막 중의 상기 금속 원소를 제거 또는 저감하는 제9 공정, 상기 제2 반도체막을 제거하는 제10 공정 및 상기 배리어층을 제거하는 제11 공정을 포함하는 반도체 장치의 제조 방법이다.
전술한 각 구성에서, 상기 제1 반도체막에 레이저 광을 조사하는 공정 이전에, 반도체막의 표면 세정 처리를 수행하여, 상기 제1 반도체막의 표면에 형성되어 있는 자연 산화막을 제거할 수도 있다.
또한, 전술한 각 구성에서, 상기 제1 반도체막에 레이저 광을 조사하는 공정 이후에, 레이저 광을 조사하는 것에 의하여 형성된 표면 산화막을 제거할 수도 있다.
또한, 전술한 각 구성에서, 상기 배리어층은 막 두께 1 nm 내지 10 nm의 산화 실리콘막 또는 산화 질화 실리콘막인 것을 특징으로 한다. 배리어층이라는 것은 게터링 사이트 형성 전에 제1 반도체막(제2 반도체막)의 표면에 형성되어 있는 산화막 모두를 가리키는 것임에 주목하여야 한다. 게터링 사이트 형성 전에 산화막의 제거 공정이 없으면, 자연 산화막, 레이저 광에 의한 표면 산화막 및 오존수에 의한 산화막(케이컬 옥사이드)을 모두 혼재 또는 적층으로 포함할 수도 있다.
또한, 전술한 각 구성에서, 결정화를 조장하는 상기 금속 원소는 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 부터 선택된 하나 이상이다.
또한, 전술한 각 구성에서, 상기 희가스 원소는, He, Ne, Ar, Kr 및 Xe로 부터 선택된 하나 이상이다. 그 중에서 염가의 가스인 아르곤(Ar)이 양산에 적합하다.
상기 및 기타 본 발명의 목적, 특징 및 장점은 첨부도면과 관련한 하기의 상세한 설명으로부터 보다 명백하게 될 것이다.
이하, 본 발명의 실시 형태를 설명하기로 한다.
(실시 형태 1)
이하, 본 발명을 이용한 대표적인 TFT의 제작 과정을 도 1a 내지 도 1f를 참조하여 간략하게 설명하기로 한다. 여기에는 반도체막을 소정 형 형태로 패터닝한 이후에, 오존 함유 수용액에 의한 산화 처리를 수행하고, 변형을 저감시키는 열처리를 행하는 예를 도시한다.
도 1a에서, 참조부호 10은 절연표면을 갖는 기판을 지시하고, 참조부호 11은 하지 절연막을 지시하고, 참조부호 14는 레이저 광 조사에 의한 결정구조를 갖는 반도체막을 지시한다.
도 1a에서, 기판(10)은 글래스 기판, 석영 기판, 세라믹 기판 등을 이용하는 것이 가능하다. 또한, 실리콘 기판, 금속 기판 또는 스테인레스 기판의 표면에 절연막을 형성한 것을 이용할 수도 있다.
우선, 도 1a에 도시된 바와 같이, 기판(10) 상에 산화실리콘막, 질화실리콘막 또는 산회질화실리콘막(SiOxNy) 등의 절연막으로 형성된 하지 절연막(11)을 형성한다. 대표적인 예로서, 하지 절연막(11)은 2층 구조로 구성되며, SiH4, NH3 및 N2O를 반응 가스로 사용하여 형성된 질화산화규소막을 50 내지 100 nm의 두께 그리고 SiH4 및 N2O를 반응 가스로 사용하여 형성된 산화질화규소막을 100 내지 150 nm의 두께로 적층 형성한 구조가 채용된다. 또한, 하지 절연막(11)의 일층으로서, 막 두께 10 nm 이하의 질화실리콘막(SiN막) 또는 산화질화규소막[SiNxOy막 (x>y)]을 이용하는 것이 바람직하다. 게터링(gettering) 시에, 니켈은 높은 산소 농도를 포함하는 영역으로 용이하게 이동하는 경향이 있다. 그러므로, 반도체막(14)과 접촉하는 하지 절연막(11)으로서 질화실리콘막을 사용하는 것이 매유 유효하다. 또한, 질화산화규소막, 산화질화규소막, 질화실리콘막 등을 순차 적층한 3층 구조를 이용할 수도 있다.
다음, 하지 절연막 상에 비정질 구조를 갖는 반도체막을 형성한다. 반도체막은 실리콘을 주성분으로하는 반도체 재료를 이용한다. 대표적으로는, 비정질 실 리콘막 또는 비정질 실리콘 게르마늄막 등을 공지의 수단(예를 들면, 스퍼터링, LPCVD, 또는 플라즈마 CVD)에 의하여 성막된 후, 공지의 결정화 처리(레이저 결정화, 열결정화, 또는 니켈 등의 촉매를 이용한 열결정화)를 행하나 결정 구조를 갖는 반도체막을 얻는다.
별법으로서, 증착 조건을 적절히 조절하면, 결정 구조를 갖는 반도체막[다결정실리콘막, 미결정반도체막(또는, 세미아몰퍼스 반도체막이라 함)])을 증착하여 얻을 수 있다. 예를 들면, 규화물 기체(모노실란, 디실란, 트리실란 등)와 불소(또는 불화 할로겐 가스)를 원료 가스로서 증착실에 도입하고 플라즈마를 발생시켜, 결정 구조를 갖는 반도체막을 피처리기판에 직접 증착한다.
도1a는 반도체막(14)에 레이저 조사를 행한 공정 단면도이다. 레이저 결정화에 의해 결정 구조를 갖는 반도체막을 얻는 경우에는, 그 단계를 결정화 공정이라 한다. 도 1a는 또한 레이저 결정화 이외의 방법으로 얻은 결정구조를 갖는 반도체막의 결정화율을 높이기 위하여 레이저 광을 조사한 공정 단면도를 보여주고 있다. 또한 결정화율을 높이기 위하여 레이저 광을 조사하는 경우에, 레이저 광을 조사하기 전에 결정화 공정에서 형성된 표면의 자연 산화막을 제거하는 것이 바람직하다.
어느 경우에도, 레이저 광 조사를 수행하면, 반도체막(14)에 변형 또는 릿지(ridge)가 형성되고, 표면에는 얇은 표면산화막이 형성된다. 이러한 얇은 표면산화막의 막 두께 또는 균일성은 불명하기 때문에, 산화막을 제거하는 것이 바람직하다. 그러나, 발수면(water-shedding surface)의 건조 시에 워터마크(watermark)가 발생하기 쉽기 때문에, 표면 산화막을 제거한 이후에 오존을 함유하는 수용액을 사용하여 또 다른 산화막을 형성하여, 워터마크의 발생을 방지하는 것이 바람직하다. 또한, 공정수 삭감을 위하여, 레이저 광의 조사에 의해 형성된 표면산화막은 제거하는 것이 불필요하다.
레이저 광 조사에 이용되는 레이저 발진기로서, 자외광, 가시광, 또는 적외광을 발진시키는 것이 가능한 레이저 발진기를 이용할 수 있다. 레이저 발진기로서, KrF, ArF, XeCl, Xe 등을 사용하는 엑시머 레이저 발진기, He, He-Cd, Ar, He-Ne, HF 등을 사용하는 가스 레이저 발진기, YAG, GdVo4, YVO4, YLF 또는 YAlO3와 같은 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm이 도핑된 고체 레이저 발진기, 그리고 GaN, GaAs, GaAlAs, InGaAsP 등을 사용하는 반도체 레이저 발진기를 사용하는 것이 가능하다. 고체 레이저 발진기의 경우에, 기본파의 제1 고조파 내지 제5 고조파를 적용하는 것이 바람직하다.
대표적으로는, 레이저 광으로서 파장 400 nm 이하의 엑시머 레이저 광 또는 YAG 레이저의 제2 고조파, 제3 고조파를 이용한다. 예를 들면, 10 Hz 내지 100 MHz의 반복 주파수를 갖는 펄스 레이저 광을 이용한다.
그 다음, 포트리소그래프 기술을 이용하여 패터닝을 수행하여, 반도체막(17a)을 얻는다(도 1b). 패터닝 시에 레지스트 마스크를 형성하기 전에, 반도체막을 보호하기 위하여 오존 함유 수용액 또는 산소 분위기에서의 UV 조사에 의해 오존을 발생시켜 산화막을 형성한다. 산화막은 레지스트의 습윤성을 향상시키는 효과도 있다.
필요하다면, 패터닝을 수행하기 전에, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 전술한 산화막을 통해 수행한다. 상기 산화막을 통해 도핑을 수행하는 경우, 산화막을 제거하고, 오존 함유 수용액을 사용하여 산화막을 형성한다.
그 다음, 패터닝 시에 발생하는 바람직하지 않은 물질(예를 들면, 레지스트 잔부 및 레지스트를 벗겨내기 위한 수용액)을 제거하는 세정을 수행한 이후, 패터닝 처리된 반도체막을 보호하기 위해, 반도체막(17b)의 표면에, 오존 함유 수용액(대표적으로, 오존수)으로 산화막(케미컬 옥사이드라 함)(15)을 형성한다(도 1c).
그 다음, 반도체막의 변형을 감소시키기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 질소 분위기 하에서 수행하여, 평탄한 반도체막(17b)을 얻는다(도 1d). 순간적으로 가열하는 열처리로서, 강한 광선을 조사하는 열처리 또는 고온 가스 중에 기판을 투입하고, 수 분 동안의 방치 이후에 기판을 꺼내는 열처리를 사용할 수도 있다. 이 열처리의 조건에 따라서, 변형을 감소시키는 것과 동시에, 결정 입자 내에 잔존하는 결함을 보수할 수 있는바, 즉 결정도를 개선할 수가 있다.
강한 광선의 조사에 의해 순간적인 열처리를 하는 경우에, 적외선, 가시광선 또는 자외선 중 어느 하나 또는 그 조합을 이용하는 것이 가능하다. 대표적으로, 할로겐 램프, 메탈 할라이드 램프(metal halide lamp), 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프로부터 사출된 광을 이용한다. 램프를 필요한 시간 동안 점등시켜 반도체막을 가열하거나 광원을 1회 내지 10회 점 등하여 반도체막을 순간적으로 약 400 내지 1000℃까지 가열시키는바, 여기서 10 내지 60초, 바람직하게는 30 내지 60초 동안 점등시킨다.
그 다음, 반도체막(17d)의 표면 위에 게이트 절연막(18)으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다(도 1e). 공정수를 삭감하기 위하여, 산화막을 제거하지 않고 게이트 절연막(18)을 형성한다. 게이트 절연막(18)을 형성하기 전에 산화막을 불화수소산을 포함하는 식각용액을 사용하여 제거할 수도 있다. 또한, 반도체막(17d)의 산화막을 완전하게 제거할 필요는 특히 없고, 산화막을 얇게 남기고 있어도 괜찮다. 오버에칭에 의해 반도체막(17d)을 노출시키면, 표면이 불순물로 오염될 우려가 있다.
그 다음, 게이트 절연막(18)의 표면을 세정한 후, 게이트 전극(19)를 형성한다. 그 다음, 반도체에 n형 전도성을 부여하는 불순물 원소(예를 들면, P 또는 As), 여기에서는 인을 적당히 도핑하여, 소스 영역(20) 및 드레인 영역(21)을 형성한다. 도핑이후, 불순물 원소를 활성화하기 위해서 가열 처리, 강한 광선의 조사 또는 레이저 광 조사를 수행한다. 게다가, 활성화 뿐만 아니라, 게이트 절연막에의 플라즈마 손상이나 게이트 절연막과 반도체막 사이의 계면에 대한 플라즈마 손상을 회복할 수가 있다. 특히, 실온 내지 300℃의 분위기 중에서, 반도체막의 표면 또는 배면으로부터 YAG 레이저의 제2 고조파를 조사하여 불순물 원소를 활성화시키는 것은 매우 유효하다. YAG 레이저는 유지보수가 적기 때문에 바람직한 활성화 수단이다.
후속 공정은, 층간절연막(23)을 형성하고, 수소화반응을 수행하며, 소스 영 역(20) 및 드레인 영역(21)에 이르는 컨택트 홀(contact hole)을 형성하고, 도전막을 성막하며, 상기 도전막을 패터닝 처리하여 소스 전극(24) 및 드레인 전극(25)를 형성하여 TFT(n채널형 TFT)를 완성한다(도 1f). 소스 전극(24) 및 드레인 전극(25)은 Mo, Ta, W, Ti, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 포함하는 단층, 또는 이러한 적층으로 형성한다. 예를 들면, Ti막, 순Al막, Ti막의 3층 구조 또는 Ti막, Ni, C를 포함한 Al합금막, Ti막의 3층 구조를 이용한다. 또한, 후속 공정에서 층간절연막 등을 형성하는 것을 고려하여, 전극 단면을 테이퍼 형상을 갖는 것이 바람직하다.
이렇게 하여 획득된 TFT의 채널 형성 영역(22)은 비교적으로 평탄하고, 변형도 감소될 수 있다.
또한, 본 발명은 도 1f의 TFT구조에 한정되지 않는다. 필요에 따라, 채널 형성 영역과 드레인 영역(또는 소스 영역) 사이에 LDD영역을 가지는 저농도 드레인(LDD: lightly doped drain) 구조를 채용할 수도 있다. 이러한 구조에서, 채널 형성 영역과 고농도로 불순물 원소를 도핑하여 형성한 소스 영역 또는 드레인 영역 사이에 저농도의 불순물 원소를 도핑한 영역을 마련하고, 이 영역을 LDD 영역이라 부른다. 또한, 게이트 절연막을 개재시켜 LDD영역을 게이트 전극과 중첩 배치한, 이른바 GOLD(gate-drain overlapped LDD) 구조를 채용할 수도 있다.
본원에서 n채널형 TFT를 참조하여 설명하였지만, n형 불순물 원소를 대신하여 p형 불순물 원소를 이용하여 p채널형 TFT를 형성할 수가 있는 것은 말할 필요도 없다.
또한, 본원에서 탑(top) 게이트 TFT를 예로서 설명하였지만, TFT 구조에 관계없이 본 발명을 적용하는 것이 가능이고, 예를 들면 바텀(bottom) 게이트 TFT [역스태거형(inversely staggered) TFT] 또는 스태거 TFT에 적용하는 것이 가능하다.
(실시 형태 2)
또한, 본원에서 금속 원소가 첨가된 반도체막의 결정화 이후에, 변형을 감소시키는 열처리를 수행하고, 오존 함유 수용액에 의한 산화 처리를 하는 예를 도 2에 도시하고 있다.
도 2a에서, 참조부호 110은 절연 표면을 가지는 기판을 지시하며, 참조부호 111은 하지 절연막을 지시하고, 참조부호 112는 비정질 구조를 가지는 반도체막을 지시한다.
우선, 도 2a에 도시된 바와 같이, 기판(110) 상에 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막(SiOxNy) 등의 절연막으로 완성되는 하지 절연막(111)을 형성한다.
그 다음, 하지 절연막 상에 비정질 구조를 가지는 제1 반도체막(112)을 형성한다. 제1 반도체막(112)의 경우, 실리콘을 주성분으로 하는 반도체 재료를 이용한다. 대표적으로, 비정질 실리콘막 또는 비정질 실리콘 게르마늄막 등이 적용되어 플라즈마 CVD이나 감압 CVD 또는 스퍼터링으로 10 내지 100 nm의 두께로 형성한다. 후속 결정화 처리시에 양질의 결정 구조를 가지는 반도체막을 얻기 위하여, 비정질 구조를 가지는 제1 반도체막(112)에 포함되는 산소, 질소 등의 불순물 농도 를 5×1018/cm3(2차 이온질량분석법(SIMS)에 의하여 측정한 원자 농도) 이하로 감소시키는 것이 바람직하다. 이러한 불순물은 후속 결정화 처리를 방해하는 요인이 되어, 결정화 처리 이후에 있어도 트랩핑 중심 및 재결합 중심의 농도를 증가시키는 요인이 된다. 그러므로, 고순도의 재료 가스를 이용하는 것 뿐만 아니라, 전해연마와 같은 경면 연마를 수행하거나 초고진공을 얻을 수 있는 오일 프리(oil-free)의 진공 배기계가 장착된 CVD 시스템을 이용하는 것이 바람직하다.
그 다음, 비정질 구조를 가지는 제1 반도체막(112)을 결정화시키는 기술로서 본원에서 일본 특허 공개 제평8-78329호 공보에 기재된 기술을 이용한다. 상기 공보에 기재된 기술은 비정질 실리콘막에 대해서 결정화를 조장하는 금속 원소를 선택적으로 첨가하여 가열 처리를 하는 것으로 첨가 영역을 기점으로서 퍼지는 결정 구조를 가지는 반도체막을 형성하는 것이다. 우선, 비정질 구조를 가지는 제1 반도체막(112)의 표면에 결정화를 촉진하는 촉매 작용이 있는 금속 원소(본원에서, 니켈)를 1 내지 100 중량ppm의 초산 니켈 용액을 스피너로 도포하여 니켈 함유층(113)을 형성한다(도 2b). 금속 원소를 함유하는 용액의 도포에 의한 니켈 함유층(113)을 형성하는 방법 이외의 다른 방법으로 스퍼터링, 증착 또는 플라즈마 처리에 의한 극히 얇은 막을 형성하는 방법을 채용할 수도 있다. 또한, 본원에서, 제1 반도체막(112)의 전면에 도포하는 예를 나타냈지만, 마스크를 형성하여 선택적으로 니켈 함유층을 형성할 수도 있다.
그 다음, 가열 처리를 수행하여 결정화 처리한다. 이 경우, 반도체의 결정화를 조장하는 금속 원소와 접촉하는 반도체막의 일부에 실리사이드가 형성되어 그 것을 핵으로서 결정화가 진행한다. 이러한 방식으로, 도 2c에 도시된 결정 구조를 가지는 제1 반도체막(114a)이 형성된다. 결정화 이후의 제1 반도체막(114a)에 포함되는 산소 농도는 5×1018/cm3 이하가 바람직하다. 여기에서, 탈수소화를 위한 열처리(1 시간 동안 450℃) 이후에, 결정화를 위한 열처리(4 내지 24 시간 동안 550℃ 내지 650℃)를 수행한다. 강한 광선을 조사하여 결정화 처리를 수행하는 경우, 적외선, 가시광선, 또는 자외선 중 어느 하나 또는 그 조합을 이용하는 것이 가능하다. 필요하다면, 강한 광선을 조사하기 전에 비정질 구조를 가지는 제1 반도체막(114a)에 함유된 수소를 방출시키는 열처리를 수행할 수도 있다. 또한, 열처리와 강한 광선의 조사를 동시에 수행하여 결정화 처리하는 것도 가능하다. 생산성을 고려하면, 결정화는 강한 광선의 조사에 의해 수행되는 것이 바람직하다.
이와 같이 획득된 제1 반도체막(114a)에는, 금속 원소(여기에서 니켈)가 잔존하고 있는바, 그 금속 원소가 막 내부에 균일하게 분포되어 있지 않더라도, 평균 농도로서 1×1019/cm3 이상의 농도로 잔존하고 있다. 물론, 이러한 상태에서도 TFT를 비롯한 각종 반도체 소자를 형성하는 것이 가능하지만, 후술된 게터링 방법으로 상기 금속 원소를 제거한다.
레이저 광 조사하기 전에, 결정화 공정으로 형성되는 자연 산화막을 제거한다. 자연 산화막에는 니켈이 고농도로 포함되어 있기 때문에, 이 자연 산화막을 제거하는 것이 바람직하다.
그 다음, 결정화율(막의 총체적에 대한 결정 성분의 체적비)을 증가시키기 위하여 그리고 결정 입자 내에 잔존하는 결함을 보수하기 위하여, 결정 구조를 가지는 제1 반도체막(114a)에 대해서 레이저 광을 조사한다(도 2d). 레이저 광을 조사할 경우, 반도체막(114b)에 변형이나 릿지가 형성되고, 반도체막(114B)의 표면에 얇은 표면 산화막(비도시)이 형성된다. 이러한 레이저 광으로, 펄스 발진 레이저 광원으로부터 출사되는 파장 400 nm 이하의 엑시머 레이저 광 또는 YAG 레이저의 제2 고조파, 제3 고조파를 이용할 수도 있다. 별법으로서, 레이저 광으로서, 연속파 고체 레이저의 기본파 중에서 제2 고조파 내지 제4 고조파를 이용할 수도 있다. 대표적으로는, Nd : YVO4 레이저 (기본파: 1064 nm)의 제2 고조파(532 nm) 또는 제3 고조파(355nm)를 적용할 수도 있다.
그 다음, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 질소 분위기에서 수행하여, 평탄한 반도체막(114c)을 얻는다(도 2e). 순간적으로 가열하는 열처리로서는, 강한 광선을 조사하는 열처리 또는 고온 가스중에 기판을 투입하고, 몇 분 동안 방치한 이후에 기판을 꺼내는 열처리로 가열할 수도 있다. 또한, 이러한 열처리의 조건에 따라서, 변형을 저감하는 것과 동시에 결정 입자 내에 잔존하는 결함을 보수한다, 즉 결정성의 개선을 수행할 수가 있다. 또한, 이러한 열처리는 변형을 저감하여, 니켈이 후속 케터링 공정으로 케터링되기 쉬워진다. 또한, 이러한 열처리에서의 온도가 결정화에서의 온도보다 낮은 경우, 고상 상태인 제1 반도체막(114c)을 갖는 실리콘막으로 니켈이 이동하게 된다.
그 다음, 반도체막(114d)의 표면에 오존 함유 수용액(대표적으로, 오존수)을 이용하여 에칭 스톱퍼로서 작용하는 산화막(배리어층이라 함)(115)을 1 내지 10 nm의 막 두께로 형성한다(도 2f). 이 산화막(115)은 변형이 저감된 반도체막(114c)을 산화하여 형성한 것이므로, 그 산화막도 양호한 특성(예를 들면, 평탄성, 막 두께 균일성)을 가지고 있다.
그 다음, 상기 산화막(115) 상에 희가스(rare gas) 원소를 포함한 제2 반도체막(116a)을 형성한다(도 2g).
상기 산화막(배리어층)(115)상에 형성된 희가스 원소를 포함한 제2 반도체막(116a)은 플라즈마 CVD 또는 스퍼터링에 의해 형성되며, 막 두께 10 nm 내지 300 nm의 케터링 사이트(gettering site)를 형성한다. 증착 시간 및 후속 에칭 시간을 함께 단축 할 수 있기 때문에, 제2 반도체막(116a)의 막 두께가 얇은 것이 바람직하다. 희가스 원소로서 헬륨(He), 네온(Ne), 아르곤(Ar), 크립튼(Kr), 크세논(Xe)으로부터 선택된 일종 또는 복수종을 이용한다. 그 중에서 염가의 가스인 아르곤(Ar)이 바람직하다.
여기에서 플라즈마 CVD를 이용하여 원료 가스로서 모노실란과 아르곤을 이용하여 0.1:99.9 내지 1:9, 바람직하게는, 1:99 내지 5:95의 비율(모노실란:아르곤)로 제어하여 제2 반도체막(116a)을 형성한다. 증착 시의 RF 파워 밀도는 0.0017 내지 0.48 W/cm2로 제어되는 것이 바람직하다. 막질이 게터링 효과를 얻기에 충분히 개선되고 또한 증착이 개선되기 때문에 RF 파워 밀도는 가능한 높은 것이 바람직하다. 또한, 증착 동안의 압력은 1.333 Pa(0.01 Torr) 내지 133.322 Pa (1 Torr)로 제어되는 것이 바람직하다. 증착율이 향상되기 때문에, 압력은 가능한 높 은 것이 바람직하다. 또한, 성막 온도는 300℃ 내지 500℃로 제어되는 것이 바람직하다. 이렇게 하여, 막 중에 아르곤을 1×1018 내지 1×1022 atoms/cm3, 바람직하게는, 1×1020 내지 1×1022 atoms/cm3의 농도로 포함하며 게터링 효과를 얻을 수 있는 제2 반도체막(116a)을 플라즈마 CVD로 형성할 수가 있다. 상기 제 2 반도체막의 증착 조건을 상기 범위 내에서 조절하는 것으로, 증착 동안 산화막(배리어층)(115)에 대한 손상을 저감 할 수가 있어 제1 반도체막의 막 두께의 편차 도는 제1 반도체막에 형성된 구멍의 불량의 발생을 막을 수가 있다.
막에 불활성 기체인 희가스 원소 이온을 포함시킨다는 의미는 두 가지가 있다. 하나는 당링 본드(dangling bond)를 형성하여 반도체막에 변형을 부여하는 것이고, 다른 하나는 반도체막의 격자 사이에 변형을 부여하는 것이다. 반도체막의 격자 사이에 변형을 부여하기 위하여, 아르곤(Ar), 크립튼(Kr) 또는 크세논(Xe)과 같은 실리콘보다 원자 반경이 큰 원소를 이용하는 것이 현저하게 효과적이다. 또한, 막에 희가스 원소를 포함시키는 것은 격자 변형 뿐만 아니라, 비공유 전자(unpaired electron)도 형성시켜 게터링 작용에 기여한다.
그 다음, 가열 처리를 수행하여 제1 반도체막에서 금속 원소(니켈)의 농도를 저감 또는 그 금속 원소를 제거하는 게터링을 수행한다(도 2h). 게터링을 수행하는 가열 처리로서, 강한 광선을 조사하는 처리, 노를 이용한 열처리 또는 고온 가스에 기판을 투입하고, 몇 분 동안 방치한 이후에 꺼내는 열처리를 사용할 수도 있다. 이러한 게터링에 의해, 도 2f에서 화살표의 방향(즉, 기판측으로부터 제2 반 도체막 표면으로 향하는 방향)으로 금속 원소가 이동하여, 산화막(115)으로 가려진 제1 반도체막(114e)에 포함되는 금속 원소가 제거 또는 금속 원소의 농도가 저감한다. 금속 원소가 게터링 시에 이동하는 거리가 제1 반도체막의 두께 정도의 거리일 수 있으며, 비교적 단시간 동안 게터링을 완료할 수가 있다. 여기에서, 니켈이 제1 반도체막(114e)에 포함되지 않게 모두 제2 반도체막(116b)으로 이동하여, 제1 반도체막(114e)에 니켈이 거의 존재하지 않는다. 즉, 막의 니켈 농도가 1×1018 atoms/cm3 이하, 바람직하게는 1×1017 atoms/cm3 이하가 되기에 충분히 게터링 한다. 제2 반도체막 이외에 산화막(115)도 게터링 사이트로 기능한다.
그 다음, 산화막(115)을 에칭 스톱퍼로서 이용하여, 제2 반도체막(116b)만을 선택적으로 제거한다. 제2 반도체막(116b)만을 선택적으로 에칭하는 방법으로서, ClF3에 의한 플라즈마를 이용하지 않는 건식 에칭 또는 히드라진(hydrazine)이나 테트라메틸 암모니움 하이드로사이드[화학식: (CH3)4NOH)](약칭: TMAH)를 포함한 수용액 등 알칼리 용액에 의한 습식 에칭을 이용할 수 있다. 여기서 에칭으로 제1 반도체막에 핀홀이 형성되는 것을 방지하기 위하여, 오버에칭 시간을 보다 짧게 한다. 제2 반도체막(116b)을 제거한 후, 산화막(배리어층)(115)의 표면을 TXRF로 니켈 농도를 측정한 결과, 니켈이 고농도로 검출된다. 그러므로, 후속 공정에서 산화막(배리어층)(115)을 제거하는 것이 바람직하다.
그 다음, 불화수소산을 포함한 에칭 용액을 사용하여 산화막(115)을 제거한다.
그 다음, 제1 반도체막(114e)을 공지의 패터닝 기술을 이용하여 소정 형상의 반도체막(117)을 형성한다(도 2i). 산화막(배리어층)(115)을 제거한 후, 레지스트를 포함하는 마스크를 형성하기 전에, 오존수를 사용하여 제1 반도체막(114e)의 표면에 얇은 산화막을 형성하는 것이 바람직하다.
필요하다면, 패터닝을 수행하기 전에, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 전술한 산화막을 통해 수행한다. 전술한 산화막을 통해 도핑을 수행하는 경우에, 산화막을 제거하고, 오존 함유 수용액으로 또 다른 산화막을 형성한다.
소정 형상의 반도체막(117)을 형성하는 공정이 종료하면, 반도체막(117)의 표면을 불화수소산을 포함한 에칭 용액으로 세정하고, 게이트 절연막으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다. 상기 표면 세정과 게이트 절연막의 형성은 대기 노출시키지 않고 연속적으로 수행하는 것이 바람직하다. 공정수를 삭감하기 위해서, 상기 표면 세정 공정을 생략하고, 게이트 절연막과 도전막(게이트 전극 재료)을 연속적으로 형성할 수도 있다.
후속 공정은 실시 형태 1과 동일하다. 따라서, 여기에서 상세한 설명을 생략한다.
(실시 형태 3)
여기에서, 열처리를 수회 수행하는 예를 도 3에 도시하고 있다. 도 3a 내지 도 3f의 공정은 도 2a 내지 도 2f의 공정과 동일하다. 그러므로, 그 상세한 설명을 생략하기로 한다.
실시 형태 2에 따라 도 3a 내지 도 3f의 공정을 수행한 이후, 재차, 제1 반도체막의 변형을 저감하기 위한 열처리를 질소 분위기 하에서 수행하여, 평탄한 반도체막(214a)을 얻는다(도 3g). 또한, 산화막(배리어층)(115)도 열처리에 의해 더욱 조밀하게 된다.
그 다음, 산화막(배리어층)(115) 상에 희가스 원소를 포함한 제2 반도체막(216a)을 형성한다(도 3h). 희가스 원소를 포함한 제2 반도체막(216a)은 플라즈마 CVD 또는 스퍼터링으로 형성하고, 막 두께 10 nm 내지 30 nm의 게터링 사이트를 형성한다.
그 다음, 가열 처리를 수행하여 제1 반도체막 중에 금속 원소(니켈)의 농도를 저감 또는 제거하는 게터링을 수행한다(도 3i). 게터링을 수행하는 가열 처리로서, 강한 광선을 조사하는 처리, 노를 이용한 열처리 또는 고온 가스에 기판을 투입하고, 몇 분 동안 방치한 이후에 꺼내는 열처리를 사용할 수도 있다. 이러한 게터링에 의해, 도 2f에서 화살표의 방향(즉, 기판측으로부터 제2 반도체막 표면으로 향하는 방향)으로 금속 원소가 이동하여, 산화막(배리어층)(115)으로 가려진 제1 반도체막(214b)에 포함되는 금속 원소가 제거 또는 금속 원소의 농도가 저감한다.
그 다음, 산화막(115)을 에칭 스톱퍼로서 이용하여, 제2 반도체막(216b)만을 선택적으로 제거한다. 그리고, 산화막(배리어층)(115)을 제거하는 것이 바람직하다.
그 다음, 불화수소산을 포함한 에칭 용액을 사용하여 산화막(115)을 제거한 다.
그 다음, 제1 반도체막(214b)을 공지의 패터닝 기술을 이용하여 소정 형상의 반도체막(217)을 형성한다(도 3j). 산화막(배리어층)(115)을 제거한 후, 레지스트를 포함하는 마스크를 형성하기 전에, 오존수를 사용하여 제1 반도체막(214b)의 표면에 얇은 산화막을 형성하는 것이 바람직하다.
필요하다면, 패터닝을 수행하기 전에, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 전술한 산화막을 통해 수행한다. 전술한 산화막을 통해 도핑을 수행하는 경우에, 산화막을 제거하고, 오존 함유 수용액으로 또 다른 산화막을 형성한다.
소정 형상의 반도체막(217)을 형성하는 공정이 종료하면, 반도체막(217)의 표면을 불화수소산을 포함한 에칭 용액으로 세정하고, 게이트 절연막으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다. 상기 표면 세정과 게이트 절연막의 형성은 대기 노출시키지 않고 연속적으로 수행하는 것이 바람직하다.
후속 공정은 실시 형태 1과 동일하다. 따라서, 여기에서 상세한 설명을 생략한다.
(실시 형태 4)
여기에서, 도 4a 내지 도 4j는 반도체막을 패터닝 처리한 이후에 게터링을 수행하는 예를 도시한다. 도 4a 내지 도 4d의 공정은 도 2a 내지 도 2d의 공정과 동일하다. 그러므로, 그 상세한 설명은 생략하기로 한다.
실시 형태 2에 따라 도 4a 내지 도 4d의 공정을 수행한 이후, 재차, 제1 반 도체막(114b)의 변형을 저감하기 위한 공지된 패터닝 기술을 이용하여 패터닝 처리하여, 소정 형상의 반도체막(317a)을 얻는다(도 4e). 레지스트를 포함하는 마스크를 형성하기 전에, 오존수를 사용하여 제1 반도체막(114b)의 표면에 얇은 산화막을 형성하는 것이 바람직하다.
필요하다면, 패터닝을 수행하기 전에, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 전술한 산화막을 통해 수행한다. 전술한 산화막을 통해 도핑을 수행하는 경우에, 산화막을 제거하고, 오존 함유 수용액으로 또 다른 산화막을 형성한다.
그 다음, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 질소 분위기 하에서 수행하여, 평탄한 반도체막(317b)을 얻는다(도 4f). 이 열처리의 조건에 따라서, 변형을 저감하는 것과 동시에 결정 입자 내에 잔존하는 결함을 보수하는 바, 즉, 결정성을 개선할 수가 있다.
그 다음, 반도체막(317b)의 표면에 오존 함유 수용액으로 에칭 스톱퍼로 작용하는 산화막(배리어층이라 함)(315)를 1 내지 10 nm의 막 두께로 형성한다(도 4g). 산화막(315)은 변형이 저감 된 반도체막(317b)을 산화하여 형성한 것이므로, 그 산화막도 양호한 특성(예를 들면, 평탄성, 막 두께의 균일성)을 가지고 있다. 또한, 산화막을 형성하는 것으로 반도체막(317b)의 계면을 더욱 안정시키는 것이 가능하다.
그 다음, 산화막(315) 상에 희가스 원소를 포함한 제2 반도체막(316a)을 형 성한다(도 4h).
그 다음, 가열 처리를 수행하여 제1 반도체막 안에서의 금속 원소(니켈)의 농도를 저감 또는 그 금속 원소를 제거하는 게터링을 수행한다(도 4i). 게터링을 수행하는 가열 처리로서, 강한 광선을 조사하는 처리, 노를 이용한 열처리 또는 고온 가스에 기판을 투입하고, 몇 분 동안 방치한 이후 꺼내는 열처리를 이용할 수도 있다. 이러한 게터링에 의해, 도 4i에서 화살표 방향(즉, 기판측으로부터 제2 반도체막의 표면으로 향하는 방향)으로 금속 원소가 이동하여, 산화막(315)으로 가려진 제1 반도체막(317d)에 포함된 금속 원소 제거하거나 금속 원소의 농도를 저감시킨다.
그 다음, 배리어층(315)을 에칭 스톱퍼로서 제2 반도체막(316b)만을 선택적으로 제거한다. 그 다음, 산화막(315)을 제거한다.
그 다음, 게이트 절연막으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다.
후속 공정은 실시 형태 1과 동일하므로, 그 상세한 설명은 생략한다.
(실시 형태 5)
여기에서, 도 5a 내지 도 5j는 반도체막을 패터닝 처리한 이후에 열처리를 수회 수행하고, 그 후, 게터링을 수행하는 예를 도시한다. 도 5a 내지 도 5d의 공정은 도 2a 내지 도 2d의 공정과 동일하므로, 그 상세한 설명은 생략하기로 한다.
실시 형태 2에 따라 도 5a 내지 도 5d의 공정을 수행한 이후, 제1 반도체막(114b)을 공지의 패터닝 기술을 이용하여 소정 형상의 반도체막(417a)을 형성하다( 도 5e). 레지스트를 포함하는 마스크를 형성하기 전에, 오존수를 사용하여 제1 반도체막(114b)의 표면에 얇은 산화막을 형성하는 것이 바람직하다.
필요하다면, 패터닝을 수행하기 전에, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 전술한 산화막을 통해 수행한다. 전술한 산화막을 통해 도핑을 수행하는 경우에, 산화막을 제거하고, 오존 함유 수용액으로 또 다른 산화막을 형성한다.
그 다음, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 질소 분위기 하에서 수행하여, 평탄한 반도체막(417b)을 얻는다(도 5f).
그 다음, 반도체막(417b)의 표면에 오존 함유 수용액으로 에칭 스톱퍼로 작용하는 산화막(배리어층이라 함)(415)를 1 내지 10 nm의 막 두께로 형성한다(도 5g).
그 다음, 재차, 반도체막의 변형을 저감하기 위한 열처리를 질소 분위기 하에서 수행한다. 게다가 평탄한 반도체막(417d)을 얻는다(도 5h). 또한, 산화막(115)도 열처리에 의해 조밀하게 된다
그 다음, 산화막(415) 상에 희가스 원소를 포함한 제2 반도체막(416a)을 형성한다(도 5i).
그 다음, 가열 처리를 수행하여 제1 반도체막 안에서의 금속 원소(니켈)의 농도를 저감 또는 그 금속 원소를 제거하는 게터링을 수행한다(도 5j). 게터링을 수행하는 가열 처리로서, 강한 광선을 조사하는 처리, 노를 이용한 열처리 또는 고 온 가스에 기판을 투입하고, 몇 분 동안 방치한 이후 꺼내는 열처리를 이용할 수도 있다. 이러한 게터링에 의해, 도 5j에서 화살표 방향(즉, 기판측으로부터 제2 반도체막의 표면으로 향하는 방향)으로 금속 원소가 이동하여, 산화막(415)으로 가려진 제1 반도체막(417e)에 포함된 금속 원소 제거하거나 금속 원소의 농도를 저감시킨다.
그 다음, 산화막(415)을 에칭 스톱퍼로서 제2 반도체막(416b)만을 선택적으로 제거한다. 그 다음, 산화막(415)을 제거한다.
그 다음, 게이트 절연막으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다.
후속 공정은 실시 형태 1과 동일하므로, 그 상세한 설명은 생략한다.
(실시 형태 6)
여기에서, 도 6a 내지 도 6i는 실시 형태 2와 공정 순서가 일부 다른 예, 구체적으로는 산화 처리한 히후에 변형을 저감하기 위한 열처리를 하는 예를 도시하고 있다. 도 6a 내지 도 6d의 공정은 도 2a 내지 도 2d의 공정과 동일하므로 그 상세한 설명을 생략하기로 한다.
실시 형태 2에 따라 도 6a 내지 도 6d의 공정을 수행한 이후, 반도체막(514a)의 표면에 오존 함유 수용액으로 에칭 스톱퍼로 작용하는 산화막(배리어층이라 함)(515)을 1 내지 10 nm의 막 두께로 형성한다(도 6e).
오존 함유 수용액으로 산화막(515)을 형성하기 전에, 레이저 광 조사에 의해 형성된 표면 산화막을 제거할 수도 있다.
그 다음, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 질소 분위기 하에서 수행하여, 평탄한 반도체막(514b)을 얻는다(도 6f).
그 다음, 산화막(515) 상에 희가스 원소를 포함한 제2 반도체막(516a)을 형성한다(도 6g).
그 다음, 가열 처리를 수행하여 제1 반도체막 안에서의 금속 원소(니켈)의 농도를 저감 또는 그 금속 원소를 제거하는 게터링을 수행한다(도 6h). 게터링을 수행하는 가열 처리로서, 강한 광선을 조사하는 처리, 노를 이용한 열처리 또는 고온 가스에 기판을 투입하고, 몇 분 동안 방치한 이후 꺼내는 열처리를 이용할 수도 있다. 이러한 게터링에 의해, 도 6h에서 화살표 방향(즉, 기판측으로부터 제2 반도체막의 표면으로 향하는 방향)으로 금속 원소가 이동하여, 산화막(515)으로 가려진 제1 반도체막(514c)에 포함된 금속 원소 제거하거나 금속 원소의 농도를 저감시킨다.
그 다음, 산화막(515)을 에칭 스톱퍼로서 제2 반도체막(516b)만을 선택적으로 제거한다. 그 다음, 산화막(515)을 제거한다.
그 다음, 제1 반도체막(514e)을 공지의 패터닝 기술을 이용하여 소정 형상의 반도체막(517)을 형성한다(도 6i). 산화막(515)을 제거한 후, 레지스트를 포함하는 마스크를 형성하기 전에, 오존수를 사용하여 제1 반도체막(514e)의 표면에 얇은 산화막을 형성하는 것이 바람직하다.
필요하다면, 패터닝을 수행하기 전에, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 전술한 산화막을 통해 수행한다. 전술한 산화막을 통해 도핑을 수행하는 경우에, 산화막을 제거하고, 오존 함유 수용액으로 또 다른 산화막을 형성한다.
소정 형상의 반도체막(517)을 형성하는 공정이 종료하면, 반도체막(517)의 표면을 불화수소산을 포함한 에칭 용액으로 세정하고, 게이트 절연막으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다. 상기 표면 세정과 게이트 절연막의 형성은 대기 노출시키지 않고 연속적으로 수행하는 것이 바람직하다.
후속 공정은 실시 형태 1과 동일하다. 따라서, 여기에서 상세한 설명을 생략한다.
(실시 형태 7)
여기에서, 도 7a 내지 도 7j는 실시 형태 4와 공정 순서가 일부 다른 예, 구체적으로는 산화 처리한 이후에 변형을 저감하기 위한 열처리를 하는 예를 도시한다. 도 7a 내지 도 7d의 공정은 실시 형태 2에 도시된 도 2a 내지 도 2d의 공정과 동일하기 때문에, 여기서 그 상세한 설명을 생략하기로 한다.
실시 형태 2에 따라 도 7a 내지 도 7d의 공정을 수행한 이후, 제1 반도체막(114b)을 공지의 패터닝 기술을 이용하여 소정 형상의 반도체막(417a)를 형성한다(도 7e). 레지스트를 포함하는 마스크를 형성하기 전에, 오존수로 제1 반도체막(114b)의 표면에 얇은 산화막을 형성하는 것이 바람직하다.
필요하다면, 패터닝을 수행하기 전에, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 전술한 산화막을 통해 수행한다. 전 술한 산화막을 통해 도핑을 수행하는 경우에, 산화막을 제거하고, 오존 함유 수용액으로 또 다른 산화막을 형성한다.
그 다음, 반도체막(617b)의 표면에 오존 함유 수용액으로 에칭 스톱퍼로 작용하는 산화막(배리어층이라 함)(615)를 1 내지 10 nm의 막 두께로 형성한다(도 7f).
그 다음, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃까지 가열되는 열처리)를 질소 분위기 하에서 수행하여, 평탄한 반도체막(617c)을 얻는다(도 7g).
그 다음, 산화막(615) 상에 희가스 원소를 포함한 제2 반도체막(616a)을 형성한다(도 7h).
그 다음, 가열 처리를 수행하여 제1 반도체막 안에서의 금속 원소(니켈)의 농도를 저감 또는 그 금속 원소를 제거하는 게터링을 수행한다(도 7i). 게터링을 수행하는 가열 처리로서, 강한 광선을 조사하는 처리, 노를 이용한 열처리 또는 고온 가스에 기판을 투입하고, 몇 분 동안 방치한 이후 꺼내는 열처리를 이용할 수도 있다. 이러한 게터링에 의해, 도 7i에서 화살표 방향(즉, 기판측으로부터 제2 반도체막의 표면으로 향하는 방향)으로 금속 원소가 이동하여, 산화막(615)으로 가려진 제1 반도체막(617d)에 포함된 금속 원소 제거하거나 금속 원소의 농도를 저감시킨다.
그 다음, 산화막(615)을 에칭 스톱퍼로서 제2 반도체막(616b)만을 선택적으로 제거한다. 그 다음, 산화막(615)을 제거한다.
그 다음, 게이트 절연막으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다.
후속 공정은 실시 형태 1과 동일하므로, 그 상세한 설명은 생략한다.
전술한 본 발명을 하기의 실시예에서 보다 상세히 설명하기로 한다.
실시예 1
본 실시예에서는, 유기 EL 디스플레이 또는 유기 발광 다이오드라고도 불리는 EL 소자를 가지는 발광 장치(도 8a 및 도 8b)의 제조 방법을 설명하기로 한다.
유기 화합물을 포함하는 층을 발광층으로 하는 EL소자는 유기 화합물을 포함하는 층(이하, EL층이라 함)이 양극과 음극 사이에 개재된 구조를 가지며, 양극과 음극 사이에 전계를 인가하여 EL층으로부터 발광(electro luminescence)을 획득한다. EL 소자로부터의 발광은 단일항(singlet) 여기 상태로부터 기저 상태로 복귀할 때의 발광(형광)과 삼중항(triplet) 여기 상태로부터 기저 상태에 복귀할 대의 발광(인광)이 있다.
우선, 기판(810) 상에 하지 절연막(811)을 형성한다. 기판(810) 측을 표시면으로서 발광을 추출하는 경우, 기판(810)으로서 광투과성을 가지는 유리 기판이나 석영 기판을 사용할 수도 있다. 별법으로서, 처리 온도에 견딜 수 있는 내열성을 가지는 광투과성의 플라즈틱 기판을 이용할 수도 있다. 기판(810)과 대향하는 면을 표시면으로서 발광을 추출하는 경우, 전술의 기판 이외에, 실리콘 기판, 금속 기판 또는 스테인레스 기판의 표면에 절연막을 형성한 것을 사용할 수도 있다. 여기에서, 기판(810)으로서 유리 기판을 이용한다. 유리 기판의 굴절률은 약 1.55이 다.
하지 절연막(811)으로서 산화 실리콘막, 실화 실리콘막 또는 산화 질화 실리콘막 등의 절연막을 포함하는 하지막을 형성한다. 여기에서 하지막으로 2층 구조를 이용한 예를 나타내지만, 상기 절연막의 단층막 또는 2층 이상 적층시킨 구조를 이용할 수도 있다. 특히 하지 절연막을 형성하는 것을 생략할 수도 있다.
그 다음, 하지 절연막상에 반도체막을 형성한다. 반도체막은, 비정질 구조를 가지는 반도체막을 공지의 수단(예를 들면, 스퍼터링, LPCVD 또는 플라즈마 CVD)으로 형성한 이후, 공지의 결정화 처리(레이저 결정화, 열결정화 또는 니켈 등의 촉매를 이용한 열결정화)를 수행하여 하지 절연막(811) 상에 반도체막으로서 결정질 구조를 구비하는 반도체막을 획득한다. 결정질 반도체막의 재료에 한정은 없지만, 바람직하게는 실리콘 또는 실리콘 게르마늄(SiGe) 합금가 같은 재료로 형성하는 것이 바람직하다. 본 실시예에서, 실리콘의 결정화를 조장하는 금속 원소로서 니켈을 이용하여 탈수소화를 위한 열처리(1 시간 동안, 500℃) 이후에, 결정화를 위한 열처리(4 시간 동안, 55O℃)를 노에서 수행하여 결정 구조를 가지는 실리콘막을 얻는다. 노를 대신하여 램프 어닐링 장치를 이용할 수도 있다.
그 다음, 자연 산화막을 제거한 후에, 결정질 반도체막에 레이저 광을 조사한다. 레이저 광을 발진하는데 이용되는 레이저 발진기로서, 자외선, 가시광선 또는 적외선을 방사하는 것이 가능한 레이저 발진기를 이용할 수가 있다. 대표적으로, 레이저 광으로서 파장 400 nm 이하의 엑시머 레이저 광이나, YAG 레이저 광의 제2 고조파 또는 제3 고조파를 이용한다. 예를 들면, 반복 주파수 10 Hz 내지 100 MHz의 펄스 레이저 광을 이용한다.
별법으로서, 비정질 구조를 가지는 반도체막의 결정화 처리 또는 결정화 이후의 레이저 광 조사에 연속파 레이저를 이용할 수도 있다. 비정질 반도체막의 결정화 시에, 큰 입경을 갖는 결정을 얻기 위하여, 연속파 고체 레이저를 이용하여 기본파 중에서 제2 고조파 내지 제4 고조파를 적용하는 것이 바람직하다. 대표적으로, Nd:YVO4 레이저(기본파: 1064 nm)의 제2 고조파(532 nm) 또는 제3 고조파(355 nm)를 적용할 수도 있다.
본 실시예에서, 결정화 처리 시에 또는 결정화 이후에 적어도 1회의 레이저 광 조사를 반도체막에 수행한다. 레이저 광이 조사되면, 반도체막에 변형이나 릿지가 형성되어 표면에는 얇은 표면 산화막이 형성된다.
그 다음, 반도체막의 변형을 저감하기 위한 열처리(반도체막이 순간적으로 약 400 내지 1000℃ 까지 가열되는 열처리)를 질소 분위기 하에서 수행한다. 본 실시예에서, 6분 동안 630℃ 내지 650℃로 가열된 노에 넣어 열처리를 행한다. 노를 대신하여 램프 어닐링 시스템을 이용할 수도 있다.
그 다음, 오존수로 표면을 120초 처리하여, 총 1 내지 5 nm의 산화막을 포함하는 배리어층을 형성한다.
그 다음, 반도체막에서 니켈을 저감하기 위한 게터링 처리를 행한다. 산화막(배리어층) 상에 플라즈마 CVD으로 게터링 사이트로서 작용하는 아르곤 원소를 포함한 비정질 실리콘막을 10 n m 내지 400 nm의 두께로 형성한다. 본 실시예에 서, RF 파워 300 W, 즉 RF 파워 밀도를 0.052 W/cm2로, 막 두께를 30 nm로 형성한다. 본 실시예에서, 니켈을 이용하는 결정화 방법을 한 예를 나타냈기 때문에, 게터링 처리를 수행한다. 그러나, 니켈을 이용하지 않는 다른 결정화 방법으로 결정화를 하는 경우에, 특히 게터링 처리가 불필요하다.
그 다음, 650℃로 가열된 노에 넣어 6 분의 열처리를 수행하여 게터링 처리하여, 결정 구조를 가지는 반도체막의 니켈 농도를 저감한다. 노를 대신하여 램프 어닐링 시스템을 이용할 수도 있다.
그 다음, 배리어층을 에칭 스톱퍼로서 게터링 사이트인 아르곤 원소를 포함한 비정질 실리콘막을 선택적으로 제거한 이후, 배리어층을 묽은 불화수소산으로 선택적으로 제거한다. 게터링 처리시에, 니켈은 산소 농도의 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 구성된 배리어층을 게터링 처리 이후에 제거하는 것이 바람직하다.
그 다음, 오존수로 표면에 약 2 nm의 극히 얇은 산화막을 형성한다. 그 다음, TFT의 한계 전압을 제어하기 위해서 미량인 불순물 원소(붕소 또는 인)의 도핑을 한다. 본 실시예에서, 디보란(B2H6)을 질량 분리하지 않고 플라즈마 여기한 이온 도핑법을 이용하여 도핑 조건을 가속 전압 15kV, 디보란을 수소로 1%로 희석한 가스 유량 30 sccm, 도즈양을 2×1012 atoms/cm2로 비정질 실리콘막에 붕소를 도핑한다.
그 다음, 표면의 극히 얇은 산화막을 제거한 이후, 재차, 오존수로 얇은 산 화막을 형성한 이후에, 제1 포토마스크를 이용하여 레지스트를 포함하는 마스크를 형성하고, 소정의 형상으로 에칭 처리하여 섬(island) 형상으로 분리된 반도체막을 형성한다. 이 단계에서, 반도체막의 두께는 25 내지 80 nm (바람직하게는 30 내지 70 nm)의 두께로 제어된다.
그 다음, 불화수소산을 포함한 에칭 용액으로 산화막을 제거하는 것과 동시에 실리콘막의 표면을 세정한 후, 게이트 절연막(812)으로 작용하는 규소를 주성분으로 하는 절연막을 형성한다. 프라즈마 CVD에 의해 115 nm의 두께로 산화 질화 실리콘막(조성비 Si=32%, O=59%, N=7%, 및 H=2%)으로 형성한다.
그 다음, 게이트 절연막(812) 상에 막 두께 20 내지 100 nm의 제1 도전막과 막 두께 100 내지 400 nm의 제2 도전막을 적층 형성한다. 본 실시예에서는, 게이트 절연막 상에 막 두께 50 nm의 질화 탄탈막, 막 두께 370 nm의 텅스텐막을 차례차례 적층한다. 제1 도전막 및 제2 도전막을 형성하는 도전성 재료로서는 Ta, W, Ti, Mo, Ai, Cu로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다.
그 다음, 제2 포토마스크를 이용하여 레지스트 마스크를 형성하고, 건식 에칭 또는 습식 엣칭을 이용하여 에칭을 수행한다. 이 에칭 공정에 의해, 도전막을 에칭하여, 도전층(814a, 814b, 815a, 815b)을 얻는다. 본 실시예에서, ICP 에칭을 이용해 에칭 조건(예를 들면, 코일 형태의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도)을 적절히 조절하는 것에 따라 소정의 테이퍼 형상으로 막을 1회 또는 수회 에칭한다. 에칭용 가스로서, Ci2, BCi3, SiC14, CCl4 등을 대표로 하는 염소계 가스 또는 CF4, SF6, NF3 등을 대표로 하는 불소계 가스 또는 02를 적절히 이용할 수가 있다. 도전층(814a)의 테이퍼 일부의 각도는 15 내지 45°로 제어되고, 도전층(814b)의 테이퍼 일부의 각도는 60 내지 89°로 제어된다.
도전층(814a, 814b)은 TFT의 게이트 전극이 되고, 도전층(815a, 815b)은 단자 전극이 된다.
그 다음에, 레지스트 마스크를 제거한 후, 제3 포토마스크를 이용하여 또 다른 레지스트 마스크를 새롭게 형성하며, n채널형 TFT(비도시)를 형성하기 위해 반도체에 n형 전도성을 부여하는 불순물 원소(대표적으로, 인 또는 As)를 저농도로 도핑하기 위한 제1 도핑 공정을 수행한다. 레지스트 마스크는 p채널형 TFT용 영역과 도전층 부근을 덮는다. 제1 도핑 공정에 의해 불순물 원소는 절연막을 통해 도핑되어, 저농도 불순물 영역을 형성한다. 하나의 발광소자를 복수의 TFT를 이용하여 구동시키지만, p채널형 TFT만으로 구동시키는 경우에 상기 도핑 공정은 특히 불필요하다.
그 다음, 레지스트 마스크를 제거한 후, 제4 포토마스크를 이용해 또 다른 레지스트 마스크를 새롭게 형성하며, 반도체에 p형 전도성을 부여하는 불순물 원소(대표적으로, 붕소)를 고농도로 도핑하기 위한 제2 도핑 공정을 수행한다. 제2 도핑 공정에 의해 불순물 원소를 절연막(812)을 통해 도핑하여 p형 고농도 불순물 영역(817, 818)을 형성한다.
그 다음, 제5 포토마스크를 이용하여 또 다른 레지스트 마스크를 새롭게 형성하고, n채널형 TFT(비도시)를 형성하기 위해 반도체에 n형 전도성을 부여하는 불순물 원소(대표적으로, 인 또는 As)를 고농도로 도핑하기 위한 제3 도핑 공정을 수행한다. 제3 도핑 공정에 있어서, 이온 도핑의 조건은 도즈(dose)양이 1×1013 내지 5×1015 atoms/cm2 이고, 가속 전압이 60 내지 100 KeV이다. 레지스트 마스크는 p채널형 TFT용 영역과 도전층의 부근을 덮는다. 제3 도핑 공정에 의해 불순물 원소가 절연막(812)을 통해 도핑되어, n형 고농도 불순물 영역을 형성한다.
그리고, 레지스트 마스크를 제거하고 수소를 포함하는 절연막(813)을 형성한 이후, 반도체막에 도핑된 불순물 원소의 활성화 및 수소화 처리한다. 수소를 포함하는 절연막(813)은 플라즈마 CVD에 의해 얻을 수 있는 질화 산화 규소막(SiNO막)을 이용한다. 게다가, 결정화를 조장하는 금속 원소, 대표적으로 니켈을 이용해 반도체막을 결정화시키는 경우, 활성화와 동시에 채널 형성 영역에서 니켈을 저감시키는 게터링 처리도 할 수가 있다. 수소를 포함하는 절연막(813)은 층간절연막의 제1층이고, 산화 규소를 포함하고 있다.
그 다음, 층간 절연막의 제2층으로 작용하는 고내열성 평탄화막(816)을 형성한다. 고내열성 평탄화막(816)으로서, 도포법에 의해 얻을 수 있는 실리콘(Si)과 산소(O)와의 결합으로 골격 구조가 구성되는 절연막을 이용한다. 본 실시예에서, 도포 컵(coating cup) 내부에 기판이 수평으로 수납되어 있는, 도포 컵 전체를 회전시키는 기구와, 도포 컵 내부의 분위기 압력을 제어할 수 있는 기구를 구비한 스 핀식 도포 장치를 이용하여 실록산계 폴리머를 용매[프로필렌 글리콜 모노메틸 에테르(분자식: CH3OCH2CH(OH)CH3)]에 용해시킨 액상 원료를 이용한 도포 재료 용액을 노즐로부터 떨어트리면서 서서히 회전시켜(회전수: 0 내지 1000 rpm), 도포 재료 용액을 원심력으로 균일하게 넓힌다. 그 다음, 도포 장치에 마련된 에지 제거기(edge remover)를 사용하여 에지 제거 처리를 수행한다. 그 다음, 170초 동안 110℃로 가열하는 프리베이킹(pre-baking)을 수행한다. 그 다음, 스핀식 도포 장치로부터 기판을 반출 및 냉각한 이후, 1 시간 동안 270℃로 베이킹한다. 이러한 방식으로 막 두께가 0.8 μm인 고내열성 평탄화막(816)을 형성한다.
다음, 실록산의 구조에 따라, 예를 들면, 실리카 유리, 알킬 실록산 폴리머, 알킬 시르세스 키오키산(alkyl silses quioxane) 폴리머, 수소화 시르세스 키오키산 폴리머, 수소화 알킬 시르세스 키오키산 폴리머로 분류할 수가 있다. 실록산계 폴리머의 일례로서, 도레이 인더스트리즈 회사에서 제조한 도포 절연막 재료(SB-K1, PSB-K31) 및 캐탈리스트 앤 케미칼즈 회사에서 제조한 도포 절연막재료(PSB-K31)을 수 있다.
그 다음, 고내열성 평탄화막(816)의 탈수를 위하여 1 시간 동안 250℃ 내지 410℃로 가열을 한다. 이러한 열처리로 반도체막에 도핑된 불순물 원소의 활성화 및 수소화를 겸할 수도 있다. 또한, 고내열성 평탄화막(816) 상에, 플라즈마 CVD에 의해 획득 될 수 있는 질화 산화 규소막(SiNO막: 막 두께 100 nm 내지 200 nm)을 층간절연막의 제3층으로 형성할 수도 있다. 제3 층간절연막을 형성하는 경우에, 이후에 형성되는 배선(822) 또는 제1 전극으로 제3 층간절연막을 선택적으로 제거하는 것이 바람직하다.
그 다음, 제6 마스크를 이용하여 층간절연막(816) 내부에 콘택트 홀을 형성하는 것과 동시에 그 층간 절연막(816)의 주연부를 제거한다. 여기에서, 층간절연막(813)의 에칭비가 층간절연막(816)의 그것보다 상당히 낮은 조건 하에서, 층간 절연막(816)의 에칭(습식 또는 건식 에칭)을 수행한다. 에칭에 사용되는 가스에 한정은 없지만, 여기에서 CF4, O2, He 및 Ar을 이용하는 것이 적합한다.
그 다음, 제6 마스크로 또 다른 에칭을 수행하여, 에칭용 가스로서 CHF3 및 Ar을 이용하여 노출된 게이트 절연막(812) 및 절연막(813)의 일부를 선택적으로 제거한다. 반도체막 상에 잔류물을 남기지 않고 게이트 절연막(812) 및 절연막(813)을 에칭하기 위해서 10 내지 20% 정도의 비율로 에칭 시간을 증가시키는 것이 바람직하다.
그 다음, 제6 마스크를 제거하고 도전막(Ti/Al/Ti 또는 MO/Ai/MO)을 형성한 후, 제7 마스크를 이용하여 에칭하여 배선(822)을 형성한다.
그 다음, 제8 마스크를 이용하여 제1 전극(823R, 823G), 즉 유기 발광소자의 양극(또는 음극)을 형성한다. 제1 전극(823R, 823G)의 재료로서, Ti, TiN, TiSixNy, Ni, W, WSix, WNx, WSixNy, NbN, Cr, Pt, Zn, Sn, In 또는 MO로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료나 화합물 재료를 주성분으로 하는 막 또는 그러한 적층막을 총 막 두께 100 nm 내지 800 nm의 범위로 형성한다.
기판(810) 측을 표시면으로서 발광을 추출하는 경우에, 제1 전극의 재료로서 ITSO(산화 규소가 2 내지 10중량% 포함된 ITO 타겟을 이용하여 스퍼터링하여 형성될 수 있는 산화 규소를 포함하는 인디움 주석 산화물)를 이용한다. ITSO는 가열에 의해서도 결정화하지 않는다. 그러므로, ITO는 폴리비닐 알콜로 제조된 다공성 재료로 연마하는 세정(또는, BELLCLEAN 세정이라 함) 도는 폴리싱에 의한 세정에 의하여 조도(roughness)를 제거하는 것이 특히 필요 없기 때문에 제1 전극의 재료로서 적합하다. ITSO 이외에, 산화 규소를 포함하는 산화 인디움에 2 내지 20%의 산화아연(ZnO)을 혼합한 투광성 산화물 도전막 등의 투명 도전막을 이용할 수도 있다. 또, Ga을 포함하는 ZnO(또한, GZO라 함)의 투명 도전막을 이용할 수도 있다.
그 다음, 제9 마스크를 이용하여 제1 전극(823R, 823G)의 가장자리 부분을 덮는 절연물(82 9)(제방, 격벽 또는 장벽이라 함)을 형성한다. 절연물(829)로서, 도포법으로 얻을 수 있는 유기 수지막 또는 SOG막(예를 들면, 알킬기를 포함한 SiOx막)을 막 두께 0.8 μm 내지 1 μm의 범위로 이용한다.
그 다음, 유기 화합물을 포함하는 층(824H, 824R, 824G, 824E)을 증착법 또는 도포법을 이용하여 형성한다. 신뢰성을 향상시키기 위하여, 유기 화합물을 포함하는 층(824H)의 형성 이전에 진공 가열을 수행하여 탈기를 하는 것이 바람직하다. 예를 들면, 유기 화합물 재료의 증착을 수행하기 전에, 기판에 포함되는 가스를 제거하기 위해서 감압 분위기나 불활성 분위기로 200℃ 내지 400℃의 가열 처리를 하는 것이 바람직하다. 본 실시예에서는, 층간절연막을 고내열성을 가지는 SiOx막으로 형성하고 있기 때문에, 고온의 열처리를 견딜 수 있다.
스핀 코팅으로 유기 화합물을 포함하는 층을 형성하는 경우에, 스핀 코팅 이후에 진공 가열하여 베이킹을 수행하는 것이 바람직하다. 예를 들면, 정공 주입층으로 작용하는 층(824H)의 경우에, 폴리(에틸렌디옥시디오펜)/폴리(스틸렌 설폰산) 수용액(PEDOT/PSS)을 전면에 도포하고 베이킹한다.
별법으로서, 정공 주입층은 증착법으로 형성할 수도 있다. 예를 들면, 산화 몰리브덴(MoOx:x = 2 내지 3) 등의 산화물과 α-NPD 및 루브렌(rubrene) 중 어느 하나를 공증착하여 홀 주입층을 형성하여, 홀 주입성을 향상시킬 수 있다.
그 다음, 유기 화합물을 포함하는 층(824R, 824G, 824E)을 형성하기 위하여, 증착법을 이용하여 진공도가 5 × 10-3 Torr(0.665 Pa) 이하, 바람직하게는 10-4 내지 10-6 Torr로 진공 배기된 성막실에서 증착을 수행한다. 증착 시에, 사전 저항 가열에 의해 유기 화합물은 기화되어 있고, 증착 시에 셔터가 개방하여 유기 화합물을 기판의 방향으로 살포한다. 기화된 유기 화합물은 상방으로 비산하여, 메탈 마스크에 설치된 개구를 지나 기판에 증착된다.
다양한 색상을 위하여, 발광색(R, G, B) 각각의 마스크의 얼라인먼트를 수행한다. 백색의 발광을 나타내 낼 수 있는 전계 발광층, 적어도하나의 칼라 필터, 색변환층 등으로 완전 칼라 표시를 가능하게 할 수 있는 것에 주목하여야 한다.
예를 들면, 발광층으로 작용하는 층(824R)의 경우에, DCM이 도핑된 Alq3을 40 nm 두께로 증착하고, 발광층으로 작용하는 층(824G)의 경우에, DMQD가 도핑된 Alq3을 40 nm 두께로 증착한다. 또한, 청색의 발광층(비도시)의 경우에, CBP(4,4'- 비스(N-(카르바조릴)-비페닐)가 도핑된 PPD(4,4'-비스(N-(9-페난트릴)-N-페닐아미노) 비페닐)을 30 nm로 증착하고, 블록킹층으로서 SAlq (비스(2-메틸-8-키노리노라토)(트리페닐시라노라토) 알루미늄)를 10 nm로 증착한다.
그 다음, 전자 수송층으로 작용하는 층(824E)의 경우, Alq3을 40 nm 두께로 증착한다.
그 다음, 제2 전극(825), 즉, 유기 발광소자의 음극(또는 양극)을 형성한다. 제2 전극(825)용 재료로서, MgAg, MgIn, AlLi, CaF2 또는 CaN와 같은 합금 또는 주기율표의 1족 혹은 2족에 속하는 원소와 알루미늄을 공증착법으로 형성한 막을 이용할 수도 있다. 제2 전극(825)을 투광성을 갖도록 제조하는 경우에, 투명 도전막을 형성할 수도 있다.
제2 전극(825)을 형성하기 전에, CaF2, MgF2 또는 BaF2를 포함하는 투광성을 가지는 층(1 내지 5 nm의 막 두께)을 음극 버퍼층으로서 형성하는 것도 가능하다.
또한, 제2 전극(825)을 보호하는 보호층(질화 규소 또는 탄소를 주성분으로 하는 박막)을 형성할 수도 있다.
그 다음, 밀봉 기판(833)을 밀봉재(828)로 접착하여 발광소자를 밀폐한다. 밀봉재(828)가 고내열성 평탄화막(816)의 가장자리부(테이퍼 부분)를 덮도록, 밀봉 기판(833)을 접착한다. 밀봉재(828)로 에워싸인 영역은 투명한 충전재(827)로 충전한다. 충전재(827)는 투광성을 가지고 있는 재료가 충전재(827)로 사용되는 한 특히 한정되지 않는다. 대표적으로, 자외선 경화 또는 열경화 엑폭시 수지를 사용 할 수도 있다. 또한, 충전재(827)에 건조제를 포함시킬 수도 있다. 여기에서 굴절률 1.50, 점도 500 cps, 쇼어 경도(Shore D) 90, 인장 강도 3000 psi, Tg점 150℃, 체적 저항 1×1015Ocm 및 내전압 450 V/mil인 고내열의 UV 엑폭시 수지(엘렉트로-라이트 회사 제품: 2500 Clear)를 이용한다. 충전재(827)를 한 벌의 기판 사이에 충전하면, 전체 투과율을 향상시킬 수 있다.
액적 토출법에 의해 불활성 기체 분위기 또는 감압 하에서 밀봉 기판(833) 상에 소정 패턴의 밀봉재(828)를 형성한 후, 밀봉재(827)를 잉크젯 장치 또는 디스펜서 장치로 적하시키고, 기포가 들어가지 않도록 감압하에서 한 벌의 기판을 접착할 수도 있다. 접착과 동시에, 자외선 조사, 열처리 또는 자외선 조사에 부가한 열처리를 수행하여 감압 하에서 밀봉재(828)를 경화시킬 수도 있다.
별법으로서, 밀봉재(828)로 둘러싸인 영역을 건조한 불활성 기체로 충전한다. 상기 영역을 기체로 충전하는 경우, 밀봉 기판(833)의 일부를 제거하여 오목부를 형성하고, 그 오목부 내부에 건조제를 배치하는 것이 바람직하다.
마지막으로, FPC(832)를 이방성 도전막(831)에 의해 공지된 방법으로 단자 전극(815a, 81 5b)과 부착시킨다. 단자 전극(815a, 815b)은 게이트 배선과 동시에 형성된다(도 8a). 제1 전극(823R, 823G)을 형성할 때, 단자 전극(815a, 815b) 상에 투명 도전막을 형성할 수도 있다.
또한, 도 8b는 평면도를 도시한다. 도 8b에 도시된 바와 같이, 고내열성 평탄화막의 가장자리부(834)가 밀봉재(828)로 덮여 있다. 이점쇄선 A-B을 따라 절취된 도 8b는 도 8a에 대응하는 것임에 주목하여야 한다.
따라서, 이렇게 제조된 액티브 매트릭스형 발광 장치에 있어서, TFT의 층간절연막으로서 고내열성 평탄화막(816), 대표적으로 실리콘(Si)과 산소(O)와의 결합으로 골격 구조가 구성되는 재료를 사용하며, 또한 제1 전극에도 산화 규소가 포함된다. 액티브 매트릭스형 발광 장치의 구성 재료로서 비교적 안정한 산화 규소를 포함한 재료를 사용하면, 발광 장치의 신뢰성이 향상된다.
투명 재료를 사용하여 제I 전극을 형성하고 금속 재료를 사용하여 제2 전극을 형성하면, 기판(810)을 통과시켜 빛을 추출하는 구조, 즉 바텀 조사(emission)형이 된다. 금속 재료를 사용하여 제1 전극을 형성하고 투명 재료를 사용하여 제2 전극을 형성하면, 밀봉 기판(833)을 통과시켜 빛을 추출하는 구조, 즉 탑 조사형이 된다. 투명 재료를 사용하여 제1 전극 및 제2 전극을 형성하면, 기판(810)과 밀봉 기판(833)의 양쪽 모두를 통과시켜 빛을 추출하는 구조를 얻는다. 본 발명은 준술한 구조 중 어느 하나를 적절히 채용할 수 있다.
또, 본 발명에 따른 표시 장치에서, 이미지 디스플레이용 구동 방법은 특히 한정되지 않는다. 예를 들면, 점 순차 구동 방법, 선 순차 구동 방법 또는 면 순차 구동 방법을 채용할 수 있다. 대표적으로는 선 순차 구동 방법이 채용되는바, 여기서 시 분할 계조(time-division gray scale) 구동 방법 또는 면적 계조 구동 방법을 적절치 이용할 수도 있다. 또한, 표시 장치의 소스선에 입력하는 영상 신호는 아날로그 신호 도는 디지털 신호 어느 것도 가능하다. 게다가, 영상 신호에 따라 표시 장치의 구동 회로를 적절히 설계하 수도 있다.
디지털 비디오 신호를 이용하는 표시 장치에 관하여, 정전압(DV)을 갖는 비 디오 신호가 화소에 입력되는 표시 장치와, 정전류(CC)를 갖는 비딩소 신호가 화소에 입력되는 표시 장치가 있다. 정전압(DV)을 갖는 비디오 신호가 화소에 입력되는 표시 장치는 발광소자에게 인가되는 전압이 일정한 것(CVCV)과 발광소자에게 인가되는 전류가 일정한 것(CVCC)이 있다. 또한, 정전류(CC)를 갖는 비딩소 신호가 화소에 입력되는 표시 장치는 발광소자에게 인가되는 전압이 일정한 것(CCCV)과 발광소자에게 인가되는 전류가 일정한 것(CCCC)이 있다.
본 발명에 따른 발광 장치에서, 정전 파괴 방지를 위한 보호 회로(예를 들면, 보호 다이오드)를 설치할 수도 있다.
TFT 구조에 관계없이 본 발명을 적용하는 것이 가능이고, 예를 들면, 탑 게이트형 TFT, 바텀 게이트형(역스태거형) TFT 또는 스태거형 TFT를 이용하는 것이 가능하다. 또한, 상기 TFT는 싱글 게이트 구조의 TFT에 한정되지 않는다. 복수의 채널 형성 영역을 가지는 멀티 게이트형 TFT, 예를 들면 더블 게이트형 TFT를 사용할 수도 있다.
콘트라스트를 높이기 위하여, 편광판 또는 원형 편광판을 설치할 수도 있다. 예를 들면, 표시면의 일면 또는 양면에 편광판 또는 원형 편광판을 마련할 수가 있다.
본 실시예는 실시 형태 2의 공정 순서에 의해 반도체막을 형성한 예를 나타낸다. 그러나, 본 실시예는 여기에 한정되지 않고, 실시 형태 1 내지 7 중 어느 하나에 기술된 방법을 사용할 수도 있다.
실시예 2
본 실시예에서, 바텀 조사형 발광 장치의 예를 도 9c를 참조하여 설명하기로 한다.
우선, 투광성 기판(유리 기판: 굴절률 약 1.55) 상에 발광소자와 접속하는 TFT를 제조한다. 바텀 조사형이므로, 층간절연막, 게이트 절연막 또는 하지 절연막용으로 투광성이 높은 재료를 이용한다. 여기에서 제1 층간절연막으로 플라즈마 CVD로 형성된 SiNO막을 이용하고 있다. 또한, 제2 층간절연막으로서 도포법에 의하여 형성된 SiOx막을 사용한다.
그 다음, TFT와 전기적으로 접속하는 제1 전극(1323)을 형성한다. 제1 전극(1323)으로서 SiOx를 포함하는 투명 도전막인 ITSO(막 두께 100 nm)를 이용한다. ITSO막은 인디움 주석 산화물에 1 내지 10%의 산화 규소(SiO2)를 혼합한 타겟을 이용하여 Ar 가스 유량을 120 sccm, O2 가스 유량을 5 sccm, 압력을 0.25 Pa, 전력 3.2 kW로 스퍼터링하여 형성한다. 그리고, ITSO막을 형성한 이후, 1 시간 동안 200℃로 가열 처리를 한다.
그 다음, 제1 전극(1323)의 주변 가장자리 부분을 덮는 격벽(1329)을 형성한다. 격벽(1329)의 경우, 무기 재료(예를 들면, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘), 감광성 또는 비감광성의 유기 재료(예를 들면, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐)나 도포법에 의해 얻을 수 있는 SOG막(예를 들면, 알킬기를 포함한 SiOx막) 또는 이러한 적층을 이용할 수가 있다.
본 실시예에서, 습식 에칭에 의해 격벽(1329)을 패터닝 처리하여, 단지 상단부만이 곡률 반경을 가지는 곡면을 갖는다. 예를 들면, 격벽(1329)용으로 포지티브형 감광성 아크릴을 이용하여 그 상단부에만 곡률 반경을 가지는 곡면을 갖게 하는 것이 바람직하다. 격벽(1329)의 경우, 빛의 조사에 의해 에칭 용액에 불용해성이 되는 네가티브형 감광성 재료 또는 빛의 조사에 의해 에칭 용액에 용해성이 되는 포지티브형 감광성 재료 어느 것도 사용할 수가 있다.
그 다음, 유기 화합물을 포함하는 층(1324)을 증착법 또는 도포법을 이용하여 형성한다. 본 실시예에서 녹색 발광의 발광소자를 형성한다. 증착법에 의해, CuPc (20 nm), NPD (40 nm)를 적층하고, DMQd를 도핑한 Alq3 (37.5 nm), Alq3 (37.5 nm), CaF2 (1 nm)를 순차적으로 적층한다.
그 다음, 제2 전극(1325)으로서 MgAg, Mgln, AILi, CaFz 또는 CaN과 같은 합금 또는 주기율표의 1족 혹은 2족에 속하는 원소와 알루미늄을 공증착법에 의해 형성한 막을 사용할 수 있다. 본 실시예에서, Al을 200 nm의 막 두께로 증착한다. 게다가, 필요에 따라, 그 위에 보호막을 형성한다.
그 다음, 밀봉 기판(1333)을 밀봉재(비도시)를 사용하여 접착한다. 밀봉 기판(1333)과 제2 전극(1325) 사이의 공간(1327)에는 불활성 기체 또는 투명 수지를 포함하는 충전재를 충전한다.
전술한 공정에 따르면, 바텀 조사형 발광 장치를 완성한다. 본 실시예에서, 조정 가능한 범위로 각 층(층간절연막, 하지 절연막, 게이트 절연막 및 제1 전극) 의 굴절률이나 막 두께를 결정하고, 층 사이의 계면에서 광반사를 억제하여 광 추출 효율을 향상시킨다.
본 실시예는 실시 형태 1 내지 7 및 실시예 1 중 어느 하나와도 자유롭게 편성할 수가 있다.
실시예 3
본 실시예에서, 탑 조사형 발광 장치의 예를 도 9a를 참조하여 설명하기로 한다.
우선, 절연 표면을 가지는 기판 상에 발광소자와 접속하는 TFT를 형성한다. 상기 발광소자는 탑 조사형으로 분류되므로, 층간절연막, 게이트 절연막 또는 하지 절연막용으로 반드시 투광성이 있는 재료를 사용할 필요는 없다. 본 실시예에서, 안정성이 높은 재료막으로 제1 층간절연막에 플라즈마 CVD로 형성된 SiNO막을 이용한다. 또한, 안정성의 높은 막으로서 제2 층간절연막에는 도포법에 의한 SiOx막을 이용한다.
또한, 제3 층간절연막(1211)을 마련한다. 제3 층간절연막(1211)의 경우, 도포법에 의한 SiOx막을 이용한다.
그 다음, 제3 층간절연막(1211)을 선택적으로 에칭하여 TFT의 전극에 이르는 컨택트 홀을 형성한 후, 반사성 금속막(Al-Si막(막 두께 30 nm))과, 일 함수가 큰 재료막(TiN막(막 두께 10 nm))과 투명도전막(ITSO막(막 두께 10 nm 내지 100 nm))을 연속하여 형성한다. 그 다음, 패터닝을 수행하여 TFT와 전기적으로 접속하는 반 사 전극(1212)과 제1 전극(1213)을 형성한다.
그 다음, 제1 전극(1213)의 가장자리 부분을 덮는 격벽(1219)을 형성한다. 격벽(1219)의 경우, 무기 재료(예를 들면, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘), 감광성 또는 비감광성의 유기 재료(예를 들면, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐)나 도포법에 의해 얻을 수 있는 SOG막(예를 들면, 알킬기를 포함한 SiOx막) 또는 이러한 적층을 이용할 수가 있다.
그 다음, 유기 화합물을 포함하는 층(1214)을 증착법 또는 도포법을 이용하여 형성한다.
그 다음, 탑 조사형 발광 장치용으로 제2 전극(1215)로서 투명 도전막을 이용한다.
그 다음, 증착법 또는 스퍼터링법에 의해 투명 보호층(1216)을 형성한다. 투명 보호층(12 16)은 제2 전극(1215)을 보호한다.
그 다음에, 밀봉 기판(1203)을 밀봉재로 접착하여 발광소자를 밀폐한다. 밀봉재로 에워싸인 영역은 투명한 충전재(1217)로 충전한다. 충전재(1217)는 투광성을 가지고 있는 재료가 충전재(1217)로 사용되는 한 특히 한정되지 않는다. 대표적으로, 자외선 경화 또는 열경화 엑폭시 수지를 사용할 수도 있다. 또한, 충전재(1217)에 건조제를 포함시킬 수도 있다. 충전재(1217)를 한 벌의 기판 사이에 충전하면, 전체 투과율을 향상시킬 수 있다.
전술한 공정에 따르면, 탑 조사형 발광 장치가 완성된다. 본 실시예에서, 각 층(층간절연막, 하지 절연막, 게이트 절연막 및 제1 전극)에 SiOx를 포함시켜 신뢰성을 향상시키고 있다.
본 실시예는 실시 형태 1 내지 7 및 실시예 1 중 어느 하나와도 자유롭게 편성할 수가 있다.
실시예 4
본 실시예에서, 실시예 3과 상이한 탑 조사형 발광 장치의 예를 도 9b를 참조하여 설명하기로 한다.
우선, 절연 표면을 가지는 기판 상에 발광소자와 접속하는 TFT를 형성한다. 상기 발광소자는 탑 조사형으로 분류되므로, 층간절연막, 게이트 절연막 또는 하지 절연막용으로 반드시 투광성이 있는 재료를 사용할 필요는 없다. 본 실시예에서, 안정성이 높은 재료막으로 제1 층간절연막에 플라즈마 CVD로 형성된 SiNO막을 이용한다. 또한, 안정성의 높은 막으로서 제2 층간절연막에는 도포법에 의한 SiOx막을 이용한다. 층간절연막 및 게이트 절연막을 선택적으로 에칭하여, TFT의 활성층에 이르는 컨택트 홀을 형성한다. 그리고, 도전막(TiN/Al-Si/TiN)을 형성한 후, 마스크를 이용하여 에칭(BCl3 및 Cl2의 혼합 가스로 건식 에칭)을 수행하여, TFT의 소스 전극 및 드레인 전극을 형성한다.
그 다음, TFT의 드레인 전극(또는 소스 전극)과 전기적으로 접속하는 제1 전극(1223)을 형성한다. 제1 전극(1223)으로서 일 함수가 큰 재료, 예를 들면 Ti, TiN, TiSixNy, Ni, W, WSix, WNx, WSixNy, NbN, Cr, Pt, Zn, Sn, In 또는 MO로부터 선 택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료나 화합물 재료를 주성분으로 하는 막 또는 그러한 적층막을 총 막 두께 100 nm 내지 800 nm의 범위로 형성한다.
그 다음, 제1 전극(1223)의 주변 가장자리 부분을 덮는 격벽(1229)을 형성한다. 격벽(1229)의 경우, 유기 수지막 또는 도포법으로 획득될 수 있는 SOG막(예를 들면, 알킬기를 포함한 SiOx막)을 이용할 수가 있다. 격벽(1229)은 건식 에칭에 의해 소정 형상으로 형성된다.
그 다음, 유기 화합물을 포함하는 층(1224)을 증착법 또는 도포법을 이용하여 형성한다.
그 다음, 톱 조사형 발광장치를 위하여 제2 전극(1225)으로서 투명 도전막(예를 들면, ITO막)을 이용한다.
그 다음, 증착법 또는 스퍼터링법으로 투명 보호층(1226)을 형성한다. 투명 보호층(1226)은 제2 전극(1225)을 보호한다.
그 다음에, 밀봉 기판(1233)을 밀봉재로 접착하여 발광소자를 밀폐한다. 밀봉재로 에워싸인 영역은 투명한 충전재(1227)로 충전한다. 충전재(1227)는 투광성을 가지고 있는 재료가 충전재(1217)로 사용되는 한 특히 한정되지 않는다. 대표적으로, 자외선 경화 또는 열경화 엑폭시 수지를 사용할 수도 있다. 충전재(1217)를 한 벌의 기판 사이에 충전하면, 전체 투과율을 향상시킬 수 있다.
전술한 공정에 따르면, 탑 조사형 발광 장치가 완성된다.
본 실시예는 실시 형태 1 내지 7 및 실시예 1 중 어느 하나와도 자유롭게 편 성할 수가 있다.
실시예 5
본 실시예에서 양쪽 기판으로부터 빛을 추출하는 것이 가능한 발광 장치의 예를 도 9d를 참조하여 설명하기로 한다.
우선, 투광성 기판(유리 기판: 굴절률 약 1.55) 상에 발광소자와 접속하는 TFT를 제조한다. 투광선 기판을 통해 광을 전달하여 디스플레이를 구현하기 때문에, 층간절연막, 게이트 절연막 또는 하지 절연막용으로 투광성이 높은 재료를 이용한다. 여기에서 제1 층간절연막으로 플라즈마 CVD로 형성된 SiNO막을 이용하고 있다. 또한, 제2 층간절연막으로서 도포법에 의하여 형성된 SiOx막을 사용한다.
그 다음, TFT와 전기적으로 접속하는 제1 전극(1423)을 형성한다. 제1 전극(1423)으로서 SiOx를 포함하는 투명 도전막인 ITSO(막 두께 100 nm)를 이용한다.
그 다음, 제1 전극(1423)의 주변 가장자리 부분을 덮는 격벽(1429)을 형성한다. 격벽(1429)의 경우, 무기 재료(예를 들면, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘), 감광성 또는 비감광성의 유기 재료(예를 들면, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐)나 도포법에 의해 얻을 수 있는 SOG막(예를 들면, 알킬기를 포함한 SiOx막) 또는 이러한 적층을 이용할 수가 있다.
본 실시예에서, 습식 에칭에 의해 격벽(1429)을 패터닝 처리하여, 단지 상단부만이 곡률 반경을 가지는 곡면을 갖는다.
그 다음, 유기 화합물을 포함하는 층(1424)을 증착법 또는 도포법을 이용하여 형성한다.
그 다음, 밀봉 기판 측에도 광을 추출하기 때문에, 제2 전극(1425)으로서 투명 도전막을 이용한다.
그 다음, 증착법 또는 스퍼터링법으로 투명 보호층(1426)을 형성한다. 투명 보호층(1426)은 제2 전극(1425)을 보호한다.
그 다음, 밀봉 기판(1433)을 밀봉재로 접착하여 발광소자를 밀폐한다. 밀봉 기판(1433)도 투광성 기판(유리 기판: 굴절률 약 1.55)이다. 밀봉재로 에워싸인 영역에는 투명한 충전재(1427)를 충전한다. 충전재(1427)로서 투광성을 가지고 있는 재료가 충전재(1417)로 사용되는 한 특히 한정되지 않는다. 대표적으로, 자외선 경화 또는 열경화 엑폭시 수지를 사용할 수도 있다. 충전재(1417)를 한 벌의 기판 사이에 충전하면, 전체 투과율을 향상시킬 수 있다.
도 9d에 도시된 발광 장치에 있어서, 편광판 중 하나가 빛을 편광하는 방향이 다른 편광판이 빛을 편광하는 방향이 직교하도록 2매의 편광판을 배치하면, 발광소자의 한 면으로부터 볼 경우에, 발광소자 너머의 배경이 그 발광소자를 통해 보여져서 표시된 이미지가 중첩하기 때문에 표시된 이미지가 인식되기 어려워지는 것을 막을 수가 있다.
본 실시예는 실시 형태 1 내지 7 및 실시예 1 중 어느 하나와도 자유롭게 편성할 수가 있다.
실시예 6
실시예 1 내지 5 각각에서, 화소부와 단자부를 도면에 도시하였다. 본 실시예에서, 도 10은 화소부, 구동 회로 및 단자부를 동일 기판상에 형성하는 예를 도시한다.
기판(1610) 상에 하지 절연막을 형성한 이후, 각 반도체막을 형성한다. 그 다음, 반도체막을 덮는 게이트 절연막을 형성한 이후, 게이트 전극 및 단자 전극을 형성한다. 그 다음, n채널형 TFT(1636)를 형성하기 위하여, 반도체에 n형 전도성을 부여하는 불순물 원소(대표적으로, 인 또는 As)를 도핑하고, p채널형 TFT(1637)를 형성하기 위하여 반도체에 p형 전도성을 부여하는 불순물 원소(대표적으로, 붕소)를 도핑하고, 소스 영역 및 드레인 영역, 필요하다면 LDD영역을 적절히 형성한다.
그 다음, 층간절연막으로 작용하는 고내열성 평탄화막(1616)을 형성한다. 고내열성 평탄화막(1616)으로서, 도포법에 의해 얻을 수 있는 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성되는 절연막을 이용한다.
그 다음, 마스크를 이용하여 SiNO막 및 고내열성 평탄화막에 컨택트 홀을 형성하는 것과 동시에 층간절연막(1616)의 주변부를 제거한다. 1회의 에칭으로 테이퍼 형상을 얻거나, 수회 에칭으로 테이퍼 형상을 얻을 수 있다.
그 다음, 고내열성 평탄화막(1616)으로 에칭을 수행하고, 수소를 포함하는 SiNO막 또는 게이트 절연막의 노출부를 선택적으로 제거한다.
그 다음, 도전막을 형성한 이후, 마스크를 이용하여 에칭을 수행하고, 드레인 배선이나 소스 배선을 형성한다.
그 다음, 투명 도전막을 포함하는 제1 전극(1623), 즉 유기 발광소자의 양극(또는 음극)을 형성한다. 이와 동시에, 단자 전극 위에도 투명 도전막을 형성한다.
후속 공정에서, 실시예 1과 마찬가지로, 절연물(1629), 유기 화합물을 포함하는 층(1624), 도전막을 포함하는 제2 전극(1625), 투명 보호층(1626)을 형성하고, 밀봉 기판(1633)을 밀봉재(1628)로 접착하여 발광소자를 밀폐한다. 밀봉재(1628)로 에워싸인 영역에는 투명한 충전재(1627)를 충전한다. 마지막으로, FPC(1632)를 이방성 도전막(1631)에 의해 공지의 방법으로 단자 전극에 부착한다. 단자 전극은 투명 도전막을 이용하는 것이 바람직하고, 게이트 배선과 동시에 형성된 단자 전극상에 형성한다.
전술한 공정에 따라, 화소부, 구동 회로 및 단자부를 동일 기판상에 형성한다. 본 실시예에 도시된 바와 같이 동일 기판상에 n채널형 TFT와 p채널형 TFT를 제조할 수가 있기 때문에, 기판 상에 구동 회로 및 보호 회로를 형성할 수가 있으므로, 화소부가 형성된 기판 상에 장착된 IC칩의 실장 부품을 줄일 수가 있다.
또한, 본 발명의 발광 장치는 동일 기판상에 n채널형 TFT와 p채널형 TFT를 형성한 구조에 한정되지 않는다. 화소부 및 구동 회로는 n채널형 TFT만으로 또는 p채널형 TFT만으로 구성하여 공정을 단축시킬 수 있다.
실시예 7
본 실시예에서, 액티브 매트릭스형 액정 표시 장치의 제조예를 도 11을 참조하여 설명하기로 한다.
우선, 실시 형태 1 내지 7 중 어느 하나에 따라, 기판(1100) 상에 활성층으로서 반도체막을 포함하는 TFT(1105) 등을 형성하여 화소부를 형성한다. 화소부는 매트릭스 방식으로 배치된 화소 전극(1101)과 상기 화소 전극과 접속되어 있는 스위칭 소자, 탑 게이트형 TFT(1105) 및 캐패시터를 포함한다. 캐패시터는 화소 전극에 접속한 전극과 반도체막 사이에 개재된 절연막을 유전체로 구비한다. 본 발명은 투과 광양의 불균형에 기인한 표시 불균일을 저감할 수가 있다. 또한, 본 발명에 의해 평탄한 반도체막을 얻을 수 있기 때문에, 균일한 막 두께의 절연막을 얻을 수 있어 캐패시터의 불균형을 저감시킬 수 있다.
본 실시예에서, 오프 전류를 저감하기 위하여, 복수개의 채널 형성 영역을 가지는 더블 게이트형 TFT를 사용하는 예를 나타내고 있다.
그리고, 화소부를 형성한 이후, 배향막의 형성, 연마 처리, 구형 스페이서 살포 또는 기둥형 스페이서 형성이나, 칼라 필터의 형성을 수행할 수 있다.
그 다음, 액적 토출법에 의해 불활성 기체 분위기 또는 감압 하에서 대향하는 기판 상에 밀봉재(1107)를 패턴 형성한다. 여기에서, 디스펜서 장치 또는 잉크젯 장치로 밀봉재(1107)를 소정 위치(화소부를 둘러싸는 폐패턴)에 형성한다. 반투명인 밀봉재(1107)로서는 충전재(직경 6 μm 내지 24 μm)를 포함하며, 한편, 점도 40 내지 400 Pas의 것을 이용한다. 이후에 접하는 액정에 용해하지 않는 밀봉 재료를 선택하는 것이 바람직하다. 밀봉재로서 아크릴계 빛 경화 수지나 아크릴계열경화 수지를 이용할 수 있다. 또한, 이 경웨 밀봉 패턴이 간단하므로, 밀봉재(1107)는 인쇄법으로 형성할 수 있다. 그리고, 밀봉재(1107)를 가경화시킨다.
그 다음, 밀봉재(1107)로 에워싸인 영역에 액정을 잉크젯 장치 또는 디스펜서 장치로 떨어뜨린다(도 11b). 액정으로서, 잉크젯 장치 또는 디스펜서 장치에 의해 토출 가능한 점도를 가지는 공지의 액정 재료를 이용할 수 있다. 액정 재료는 온도를 조절하는 것에 따라 점도를 설정할 수 있기 때문에, 액적 토출법에 적합다. 액적 토출법을 이용함으로써, 필요한 양만의 액정을 밀봉재(1107)를 사용하여 에워싸인 영역으로 유지할 수가 있다.
액정을 떨어뜨린 이후, 기포가 들어가지 않게 감압 하에서 한 벌의 기판을 접착시킨다. 여기에서, 접착과 동시에, 자외선 조사나 열처리를 수행하여, 감압 하에서 밀봉재(1107)를 경화시킨다. 자외선 조사에 가세하여 열처리를 수행할 수도 있다.
그 다음, 접착된 기판을 패널 사이즈로 적절히 분할한 이후, FPC, IC 및 광학 필름을 적절히 부착하여 액정 모듈을 제조한다.
그 다음, 획득된 액정 모듈에 백라이트(backlight) 밸브(1104) 및 미러를 마련하고, 커버(1106)로 덮으면, 도 11에 그 단면도의 일부를 나타낸 것 같은 액티브 매트릭스형 액정 표시 장치(투과 형태)가 완성된다. 별법으로서, 백라이트를 표시 영역의 외측에 배치하고, 도광판을 이용할 수도 있다. 커버(1106)와 액정 모듈은 접착제나 유기 수지를 이용하여 고정된다. 또한, 상기 액티브 매트릭스형 액정 표시 장치가 투과 형태로 분류되므로, 편광판(1103)은 액티브 매트릭스 기판과 대향 기판의 양쪽 모두에 부착한다. 또한, 다른 광학 필름(예를 들면, 반사 방지 필름 또는 편광성 필름)이나 보호 필름(비도시)을 설치할 수도 있다.
도 11에서, 참조부호 1100은 기판, 1101은 화소 전극, 1102는 기둥형 스페이서, 1107은 밀봉재, 1120은 착색층, 차광층이 각 화소에 대응해 배치된 칼라 필터(CF), 1125는 평탄화막, 1121은 대향 전극, 1122 및 1123은 배향막, 1124는 액정층, 1119는 보호막이다.
본 발명에 따른 액정 표시 장치는 동일 기판 상에 n채널형 TFT와 p채널형 TFT를 제조하는 것으로 한정되지 않는다. 화소부 및 구동 회로는 n채널형 TFT만으로 또는 p채널형 TFT만으로 구성하여 공정을 단축시킬 수도 있다.
본 실시예는 실시 형태 1 내지 7 중 어느 하나와 자유롭게 편성할 수가 있다.
실시예 8
본 실시예에서, EL 표시 패널의 화소 구성을 도 12a 내지 도 12f에 도시된 등가 회로도를 참조하여 설명하기로 한다.
도 12a에 도시된 화소에서, 열방향으로 신호선(1410) 및 전원선(1411 내지 1413), 행방향으로 주사선(1414)이 배치된다. 또, 스위칭용 TFT(1401), 구동용 TFT(1403), 전류 제어용 TFT(1404), 캐패시터 소자(1402) 및 발광소자(1405)를 가진다.
도 12c에 도시된 화소는, TFT(1403)의 게이트 전극이 행방향으로 배치된 전원선(1415)에 접속되는 점이 상이하고, 그 이외는 도 12a에 도시된 화소와 동일한 구조를 갖는다. 즉, 도 12a와 도 12c 각각은 동일한 등가 회로도를 도시한다. 그러나, 행방향으로 전원선(1412)가 배치된 경우(도 12a)와 열방향으로 전원선(1412) 이 배치된 경우(도 12c)와 비교하면, 각 전원선은 다른 층의 도전체층에 형성된다. 여기에서, 구동용 TFT(1403)의 게이트 전극이 접속되는 배선에 주목하고, 도 12a 및 도 12c는 상기 배선을 형성하는 층이 서로 상이한 것으로 나타내도록 도시된다.
도 12a 및 도 12c에 도시된 화소 각각은, 화소 내에 TFT(1403, 1404)가 직렬로 화소에 접속되고, TFT(1403)의 채널 길이 L3과 채널 폭 W3, TFT(1404)의 채널 길이 L4, 채널 폭 W4는 L3/W3:L4/W4 = 5 내지 6000:1을 만족시키도록 설정되는 것을 들 수 있다. 6000:1을 만족시키는 일례로서, L3이 500 μm, W3이 3 μm, L4가 3 μm, W4가 100 μm의 경우가 있다.
TFT(1403)은 포화 영역에서 작동하고 발광소자(1405)에 흐르는 전류값을 제어하는 역할을 한다. TFT(1404)는 선형 영역에서 작동하고 발광소자(1405)에 대한 전류의 공급을 제어하는 역할을 한다. 두 TFT는 제조 공정 관점에서 동일한 도전형을 갖는 것이 바람직하다. TFT(1403)는 강화(enhancement) 형태 TFT 뿐만 아니라 디플리션(depletion) 형태의 TFT일 수도 있다. 상기 구성을 가지는 본 발명에 따르면, TFT(1404)가 선형 영역에서 동작한다. 그러므로, TFT(1404)의 VGs에서 약간의 변동이 발광소자(1406)의 전류값에 영향을 미치지 않는다. 즉, 발광소자(1406)의 전류값은 포화 영역에서 동작하는 TFT(1403)에 의해 결정된다. 상기 구성을 가지는 본 발명은 TFT의 특성 불균형에 기인한 발광소자의 휘도 불균일을 개선하여 화질을 향상시킨 표시 장치를 제공할 수가 있다.
도 12a 내지 도 12d에 도시된 화소 각각에서, TFT(1401)는 화소에 대한 비디 오 신호의 입력을 제어한다. TFT(1401)가 턴온하면, 화소에 비디오 신호가 입력되고, 캐패시터(1402)에 그 비디오 신호가 보관 유지된다. 도 12a 및 도 12c는 캐패시터(1402)를 마련한 구성을 도시하고 있지만, 본 발명은 여기에 한정되지 않는다. 비디오 신호를 보관 유지하는 캐패시터가 게이트 캐패시터 등으로 대체되면, 명시적으로 캐패시터(1402)를 마련하지 않아도 좋다.
발광소자(1406)는 전계 발광층이 두 전극 사이에 개재된 구조를 구비하며, 순방향 바이어스 전압이 인가되도록, 화소 전극과 대향 전극 사이(양극과 음극 사이)에 전위차가 제공된다. 전계 발광층은 유기 재료나 무기 재료 등의 광범위한 재료 중 하나로 구성되고, 전계 발광층에서의 발광은 단중항 여기 상태로부터 기저 상태에 복귀할 때의 발광(형광)과 삼중한 여기 상태로부터 기저 상태로 복귀할 때의 발광(인광)을 포함한다.
도 12b에 도시된 화소는, TFT(1406)와 주사선(1416)을 추가하고 있는 것 이외에, 도 12a)에 도시된 화소 구성과 같다. 이와 유사하게, 도 12d에 도시된 화소는 TFT(1406)과 주사선(1416)을 추가하고 있는 것 이외에 도 12d에 도시된 화소 구성과 같다.
TFT(1406)의 스위칭(온/오프)은 부가적으로 배치된 주사선(1415)에 의하여 제어된다. TFT(1406)가 턴온되면, 캐패티서 소자(1402)에 보관 유지된 전하는 방전하고, TFT(1406)가 턴오프 한다. 즉, TFT(1406)의 배치에 의해, 강제적으로 발광소자(1405)로 전류가 흐르지 않는 상태를 만들 수가 있다. 따라서, 도 12b 및 도 12d의 구성은 모든 화소에 대한 배선 신호의 기입을 대기하지 않고, 기입 기간 의 개시와 동시 또는 직후에 점등기간을 개시할 수가 있으므로, 듀티비(duty ratio)를 향상시키는 것이 가하다.
도 12e에 도시된 화소에서, 열방향으로 신호선(1450), 전원선(1451, 1452), 행방향으로 주사선(1453)이 배치된다. 또, 화소는 스위칭용 TFT(1441), 구동용 TFT(1443), 캐패시터 소자(1442) 및 발광소자(1444)를 가진다. 도 1f 도시된 화소는 TFT(1445)와 주사선(1454)를 추가하고 있는 이외는, 도 12e에 도시된 화소 구성과 같다. 덧붙여 도 12f의 구성도, TFT(1445)의 배치로 듀티비를 향상시키는 것이 가능해진다.
본 실시예는 실시 형태 1 내지 7 중 어느 하나와 자유롭게 편성할 수가 있다.
실시예 9
본 발명의 표시 장치 및 전자 기기로서 비디오 카메라, 디지털 카메라, 고글 형태 디스플레이 (헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치 (카 오디오 시스템 또는 오디오 세트), 랩탑 퍼스널 컴퓨터, 게임기, 휴대 정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 갖는 화상 재생장치(구체적으로, 디지털 다기능 디스크(DVD)와 같은 기록 매체를 재생하고 그 화상을 표시할 수 있는 디스플레이를 장착한 장치) 등을 들 수 있다. 도 13a 및 내지 13e는 그러한 전자 기기의 구체적인 예를 도시한다.
도 13a는 22 인치 내지 50 인치의 대화면을 가지는 대형의 표시 장치이며, 프레임 본제(2001), 지지대(2002), 표시부(2003), 비디오 입력 단자(2005)를 포함 한다. 상기 표시 장치는 PC용 및 TV 방송 수신용 등의 모든 정보 표시용 표시 장치를 포함한다. 본 발명에 의하면, 22 인치 내지 50 인치의 대화면을 채용하더라도 디스플레이 불균일성이 감소되고 생산성이 높은 대형 표시 장치를 완성시킬 수가 있다.
도 13b는 랩탑 퍼스널 컴퓨터로서, 본체(2201), 프레임 본체(2202), 표시부(2203), 키보드(2204), 외부 접속 포토(2205), 포인팅 마우스(2206) 등을 포함한다. 본 발명에 의해, 디스플레이 불균일을 감소시키고 생산성을 향상시킨 랩탑 컴퓨터를 완성할 수 있다.
도 13c는 기록 매체를 갖는 휴대형의 화상 재생장치(구체적으로는, DVD 재생장치)이고, 본체(2401), 프레임 바디(2402), 표시부A(2403), 표시부B(2404), 기록 매체 (DVD0 판독부(245), 조작 키(2406), 스피커부(2407)을 포함한다. 표시부A(2403)는 주로 화상 정보를 표시하고, 표시부B(24O 4)는 주로 문자 정보를 표시한다. 기록 매체를 갖는 화상 재생장치에는 가정용 게임기 등도 포함된다. 본 발명에 의해, 디스플레이 불균일이 감소하고 생산성이 향상된 화상 재생장치를 완성시킬 수가 있다.
도 13d는 은 휴대 정보 단말기의 사시도이고, 도 13e는 절첩 상태의 휴대전화로 사용하는 상태를 나타내는 사시도이다. 도 13d의 경우에, 사용자는 키보드와 같이 오른손 손가락으로 조작키(2706a)를 조작하고, 왼손 손가락으로 조작키(2706b)를 조작한다. 본 발명에 의해, 디스플레이 불균일이 감소하고 생산성이 향상된 휴대 정보 단말을 완성시킬 수가 있다.
도 13e에 도시된 바와 같이, 절첩된 경우에는, 한 손으로 본체(2701) 및 프레임 본체(2702)를 가지고 있으면, 음성 입력부(2704), 음성 출력부(2705), 조작 키(2706), 안테나(2708) 등을 사용한다.
도 13d 및 도 13e에 도시된 휴대 정보 단말기는 주로 화상 및 문자를 수직으로 표시하는 고화질의 표시부(2703a)와 세로 표시하는 표시부(2703b)를 갖추고 있다.
전술한 바와 같이, 본 발명을 실시하여, 즉 실시 형태 1 내지 7 및 실시예 1 내지 8 중 하나가지의 제조 방법 도는 구조를 사용하여 각종 전자기기를 완성할 수 있다.
본 발명에 의해 점결함 등의 불량 화소를 저감하여, 생산성을 향상시킬 수 있다.
또한, 본 발명은, 유기 화합물을 포함하는 층을 발광층으로 하는 발광 장치(EL 소자를 갖는 발광 장치)의 경우, TFT의 온(ON) 전류의 불균형을 억제할 수 있고 휘도의 불균형 등의 표시 불량을 저감 할 수 있다. 또한, 투과형 액정 표시 장치의 경우, 투과 광양의 불균형에 의한 표시 불량을 저감할 수가 있다.
본 발명은 레이저 광의 조사에 의해 반도체막(TFT의 활성층으로 작용)에 생기는 변형을 저감할 수가 있다.
또, 금속 원소를 첨가하여 결정화시키는 경우에, 게터링의 열처리 이전에 레 이저 광 조사에 의한 반도체막의 변형을 저감하는 열처리를 하는 것에 따라, 금속 원소가 게터링 사이트로 이동하기 쉬운 상태라고 할 수가 있다.
또한, 본 발명에 따라 획득된 산화막에 의해, 레이저 광의 조사 후에 행해지는 공정(예를 들면, 제2 반도체막을 제거하는 에칭이나, 게이트 절연막의 성막 사전 처리)시에, 미소한 구멍(핀 홀이라고도 함)이 형성되는 것을 방지할 수가 있다. 따라서, 본 발명에 의해 점결함 등의 불량 화소를 저감 해, 제품 비율 향상을 꾀할 수 있다.

Claims (13)

  1. 절연 표면 위에 제1 반도체막을 형성하는 단계와,
    상기 제1 반도체막에 레이저 광을 조사하는 단계와,
    상기 제1 반도체막의 표면에 산화막을 형성하는 단계와,
    상기 제1 반도체막을 패터닝 처리하여 제2 반도체막을 형성하는 단계와,
    오존을 포함하는 용액으로 상기 제2 반도체막의 표면을 산화하는 단계와,
    상기 제2 반도체막을 가열하여 제3 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 절연 표면 위에 제1 반도체막을 형성하는 단계와,
    상기 제1 반도체막에 레이저 광을 조사하는 단계와,
    상기 제1 반도체막의 표면에 산화막을 형성하는 단계와,
    상기 제1 반도체막을 패터닝 처리하여 반도체막을 형성하는 단계와,
    상기 제1 반도체막을 가열하여 제2 반도체막을 형성하는 단계와,
    오존을 포함한 용액으로 상기 제2 반도체막의 표면을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 절연 표면 위에 제1 반도체막을 형성하는 단계와,
    상기 제1 반도체막에 레이저 광을 조사하는 단계와,
    상기 제1 반도체막의 표면에 산화막을 형성하는 단계와.
    상기 제1 반도체막을 패터닝 처리하여 제2 반도체막을 형성하는 단계와,
    상기 제2 반도체막을 가열하여 제3 반도체막을 형성하는 단계와,
    오존을 포함한 용액으로 상기 제3 반도체막의 표면을 산화시키는 단계와,
    상기 제3 반도체막을 가열하여 제4 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 반도체막을 형성하는 단계는,
    상기 절연 표면 위에 비정질 구조를 갖는 반도체막을 형성하고,
    상기 비정질 구조를 갖는 반도체막에 금속 원소를 첨가하며,
    상기 비정질 구조를 갖는 반도체막을 결정화시켜 결정 구조를 갖는 반도체막을 형성하고,
    상기 결정 구조를 갖는 반도체막의 표면에서의 산화막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 반도체막에 레이저 광을 조사하는 단계와 상기 산화막을 형성하는 단계 사이에, 상기 제1 반도체막에 레이저 광을 조사하여 형성된 산화막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 절연 표면 위에 비정질 구조를 갖는 제1 반도체막을 형성하는 단계와,
    상기 비정질 구조를 갖는 제1 반도체막에 금속 원소를 첨가하는 단계와,
    상기 제1 반도체막을 결정화시켜 결정 구조를 갖는 제2 반도체막을 형성하는 단계와,
    상기 제2 반도체막에 레이저 광을 조사하는 단계와,
    상기 제2 반도체막에 대하여 제1 가열 처리를 수행하는 단계와,
    오존을 포함하는 용액으로 상기 제2 반도체막의 표면을 산화시켜 산화막을 형성하는 단계와,
    상기 산화막 위에 희가스 원소를 포함한 제3 반도체막을 형성하는 단계와,
    제2 가열 처리를 수행하여, 상기 금속 원소를 상기 제3 반도체막에 게터링하여 상기 제2 반도체막 중의 상기 금속 원소를 저감하는 단계와,
    상기 제3 반도체막을 제거하는 단계와,
    상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의
    제조 방법.
  7. 절연 표면 위에 비정질 구조를 갖는 제1 반도체막을 형성하는 단계와,
    상기 비정질 구조를 갖는 제1 반도체막에 금속 원소를 첨가하는 단계와,
    상기 제1 반도체막을 결정화시켜 결정 구조를 갖는 제2 반도체막을 형성하는 단계와,
    상기 제2 반도체막에 레이저 광을 조사하는 단계와,
    오존을 포함하는 용액으로 상기 제2 반도체막의 표면을 산화시켜 산화막을 형성하는 단계와,
    상기 제2 반도체막에 대하여 제1 가열 처리를 수행하는 단계와,
    상기 산화막 위에 희가스 원소를 포함하는 제3 반도체막을 형성하는 단계와,
    제2 가열 처리를 수행하여, 상기 금속 원소를 상기 제3 반도체막에 게터링하여 상기 제2 반도체막 중의 상기 금속 원소를 저감하는 단계와,
    상기 제3 반도체막을 제거하는 단계와,
    상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 절연 표면 위에 비정질 구조를 갖는 제1 반도체막을 형성하는 단계와,
    상기 비정질 구조를 갖는 제1 반도체막에 금속 원소를 첨가하는 단계와,
    상기 제1 반도체막을 결정화시켜 결정 구조를 갖는 제2 반도체막을 형성하는 단계와,
    상기 제2 반도체막에 레이저 광을 조사하는 단계와,
    상기 제2 반도체막에 대하여 제1 가열 처리를 수행하는 단계와,
    오존을 포함하는 용액으로 상기 제2 반도체막의 표면을 산화시켜 산화막을 형성하는 단계와,
    상기 제2 반도체막에 대하여 제2 가열 처리를 수행하는 단계와,
    상기 산화막 위에 희가스 원소를 포함하는 제3 반도체막을 형성하는 단계와,
    제3 가열 처리를 수행하여, 상기 금속 원소를 상기 제3 반도체막에 게터링하여 상기 제2 반도체막 중의 상기 금속 원소를 저감하는 단계와,
    상기 제3 반도체막을 제거하는 단계와,
    상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 레이저 광을 조사하는 단계 이전에 상기 제2 반도체막의 표면에 형성되어 있는 산화막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 레이저 광을 조사하는 단계 이후에 상기 레이저 광을 조사하여 형성된 산화막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 산화막은 막 두께 1 nm 내지 10 nm의 산화 실리콘막 또는 산화 질화 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 금속 원소는 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로부터 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 희가스 원소는 He, Ne, Ar, Kr 및 Xe로부터 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
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