KR100398829B1 - 다결정반도체박막의작성방법 - Google Patents

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Abstract

본 발명은 레이저어닐링에 의하여 대입경이며 고품질의 다결정반도체박막을 작성하는 방법에 관한 것이다. 먼저, 성막공정을 행하여, 절연기판상에 소정의 성막조건에서 반도체층을 성장시켜서 전구막(前驅膜)을 형성한다. 이 전구막은 미소한 결정립의 집합으로 이루어진다. 다음에, 조사(照射)공정을 행하여, 전구막에 엑시머레이저펄스 등의 레이저빔을 조사한다. 결정립을 대입경화하여 전구막을 다결정반도체박막으로 전환한다. 성막공정에서는, 예를 들면 저압화학기상(氣相)성장(LPCVD) 또는 상압화학기상성장(APCVD)에 의하여 500℃∼650℃의 성막온도에서 결정립이 3nm 이상의 입경을 가지는 전구막을 형성한다. 이 성막조건에서는, 실질적으로 수소를 함유하지 않은 다결정질의 전구막이 얻어진다. 한편, 조사공정에서는 예를 들면 엑시머레이저펄스를 원숏으로 조사한다.

Description

다결정 반도체박막의 작성방법
본 발명은 다결정반도체박막의 작성방법에 관한 것이다. 더욱 상세하게는, 에너지빔의 조사(照射)에 의하여 다결정반도체박막의 대입경화(大粒徑化)를 도모하는 기술에 관한 것이다. 또, 본 발명은 다결정 반도체박막을 활성층으로 하여 박막트랜지스터(TFT)가 집적형성된 반도체장치의 제조방법에 관한 것이다. 또한, 반도체장치를 액티브매트릭스 어레이기판으로서 내장한 액티브매트릭스형 액정표시장치의 제조방법에 관한 것이다.
종래의 박막반도체장치는 석영 등 고내열성의 절연기판을 사용하여, 1000℃ 이상에 이르는 고온프로세스를 거쳐 박막트랜지스터를 집적형성하고 있었다. 이와 같은 박막 반도체장치는, 예를 들면 액티브매트릭스형 액정표시 장치의 액티브매트릭스 어레이 기판으로서 활발히 개발되고 있다. 액정표시장치의 응용을 도모하는 데에, 박막 반도체장치의 제조 코스트 저감화가 요망되고 있으며, 염가의 유리기판을 채용할 수 있는 저온프로세스에의 어프로치가 행해지고 있다. 특히, 대형 또한 고정세(高精細)의 액정표시장치를 제조하는 데에, 염가의 유리기판을 이용할 수 있는 저온프로세스의 개발이 정력적으로 진행되고 있다. 그 일환으로서 , 저융점 유리기판 상에 비정질실리콘을 성막하고, 이것에 레이저빔을 조사하여 고품질의 다결정실리콘으로 전환하는 기술이 연구되고 있다. 비정질실리콘에 비하여 다결정실리콘은 캐리어의 이동도가 크므로, 고성능의 박막 트랜지스터를 집적 형성가능하다.
그러나, 전구막(前驅膜)으로서 비정질실리콘을 사용하면, 레이저빔을 조사해도 충분히 큰 입경을 얻을 수 없고, 미결정(微結晶)상태밖에 얻을 수 없다는 과제가 있다. 미결정상태의 실리콘박막에서는, 박막트랜지스터의 고성능화를 달성하는 것은 곤란하다. 단, 레이저빔의 조사에너지를 어느 정도 최적화하면, 비정질실리콘을 다결정실리콘으로 변환하는 것이 가능하다. 이 경우에도, 상당 정도의 대입경화를 가능하게 하는 조사에너지의 영역은 매우 좁고, 양산적으로 안정되고 고품질의 다결정실리콘박막을 작성하는 것은 실제상 어렵다. 일반적으로, 비정질 실리콘박막은 플라즈마 CVD법에 의하여 성막되지만, 막 중에 다량의 수소를 함유하고 있다. 그러므로, 레이저조사에 의하여 함유수소가 돌비(突沸)하는 등의 문제가 생겨서, 실용화를 도모하는 데에 난점으로 되어 있다.
전술한 종래의 기술의 과제를 감안하여, 본 발명은 고품질의 다결정반도체박막을 작성하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여 다음의 수단을 강구하였다. 즉, 본 발명에 의하면 다결정 반도체박막은 다음의 공정에 의하여 작성된다. 먼저 성막 공정을 행하여, 절연기판 상에 소정의 성막조건에서 반도체층을 성장시켜서 3nm이상의 입경을 가진 결정립의 집합으로 이루어지는 다결정질의 전구막을 형성한다. 이어서, 조사공정을 행하여, 이 전구막에 빔강도가 조사대상이 되는 면적구획의 중앙부에서는 낮고 주변부에서는 높은 에너지빔을 조사하여 이 결정립을 대입경화하여 이 전구막을 다결정 반도체박막으로 전환한다. 구체적으로는, 상기 성막공정에서는, 저압화학기상(氣相)성장(LPCVD) 또는 상압화학기상성장(APCVD)에 의하여 500℃∼650℃의 성막온도에서 결정립이 3nm 이상의 입경을 가지는 전구막을 형성한다. 이 성막공정에서는, 실질적으로 수소를 함유시키지 않은 성막조건에서 다결정질의 전구막을 형성할 수 있다. 한편, 상기 조사공정에서는, 예를 들면 엑시머 레이저펄스로 이루어지는 에너지빔을 원숏으로 조사한다.
본 발명에 관한 다결정 반도체박막의 작성방법은 박막반도체장치의 제조 방법에 적용할 수 있다. 이 제조방법에서는, 먼저 성막공정을 행하여, 절연 기판상에 소정의 성막조건에서 반도체층을 성장시켜서 3nm이상의 입경을 가지는 결정립의 집합으로 이루어지는 다결정질의 전구막을 형성한다. 이어서, 조사공정을 행하여, 이 전구막에 빔강도가 조사대상이 되는 면적구획의 중앙부에서는 낮고 주변부에서는 높은 에너지빔을 조사하여 이 결정립을 대입경화하여 이 전구막을 다결정 반도체박막으로 전환한다. 최후에, 가공공정을 행하여, 이 다결정 반도체박막을 활성층으로서 박막트랜지스터를 집적 형성하여, 박막 반도체장치를 완성한다.
전술한 박막 반도체장치의 제조방법은, 특히 액티브매트릭스형의 액정표시장치의 제조방법에 적용할 수 있다. 이 제조방법에서는, 먼저 성막공정을 행하여, 절연기판상에 소정의 성막조건에서 반도체층을 성장시켜서 3nm이상의 입경을 가지는 결정립의 집합으로 이루어지는 다결정질의 전구막을 형성한다. 이어서, 조사공정을 행하여, 이 전구막에 빔강도가 조사대상이 되는 면적구획의 중앙부에서는 낮고 주변부에서는 높은 에너지빔을 조사하여 이 결정립을 대입경화하여 이 전구막을 다결정 반도체박막으로 전환한다. 이어서, 제1 가공공정을 행하여, 이 다결정 반도체박막을 활성층으로서 박막 트랜지스터를 형성한다. 또한, 제2 가공공정을 행하여, 상기 박막트랜지스터에 접속하여 화소전극을 형성한다. 최후에, 조립공정을 행하여,미리 대향 전극이 형성된 대향기판을 소정의 간극을 통하여 이 절연기판에 접합한 후, 이 간극에 액정재료를 봉입하여, 액티브매트릭스형의 액정표시장치를 완성한다.
본 발명에 의하면, 처음에 절연기판상에 저압화학기상성장(LPCVD) 또는 상압화학기상성장 (APCVD)에 의하여 다결정실리콘 등의 전구막을 성막한다. 이 전구막에 대하여 레이저빔 등의 에너지빔을 조사하여 결정화시킨다. 이때, LPCVD 또는 APCVD에 의하여 성막된 다결정실리콘은 실질적으로 수소를 함유하고 있지 않다. 전구막의 수소농도가 낮으므로 용이하게 대입경화하는 것이 가능하다. 이상의 방법에 의하여, 절연기판상에 형성한 박막반도체를 에너지빔을 사용하여 고품질이며 대입경의 그레인을 가지는 다결정반도체로 전환하는 것이 가능하게 된다.
다음에, 도면을 참조하여 본 발명의 적합한 실시예를 상세히 설명한다.
제1A도는 본 발명에 관한 신규의 다결정반도체박막의 작성방법을 나타낸 모식도이다. 제1B도는 비교를 위하여 종래의 다결정반도체박막의 작성방법을 나타내고 있다. 본 발명에 의하면, 제1A도에 나타낸 바와 같이, 먼저 성막공정을 행하여 절연기판(도시하지 않음)상에 소정의 성막조건에서 반도체 층을 성장시켜서 전구막(前驅膜)(1)을 형성한다. 이 전구막(1)은 미소한 결정립(2)의 집합으로 이루어지고 다결정질이다. 다음에, 조사(照射)공정을 행하여 레이저 등의 에너지빔을 조사하여 열이력(熱履歷)을 가하여 결정립을 대입경화하여 전구막을 다결정반도체박막(3)으로 전환한다. 구체적으로는, 예를 들면 절연기판상에 LPCVD 또는 APCVD 등의 방법을 이용하여, 성막온도 500℃∼650℃에서 3nm 이상의 입경을 가지는 다결정실리콘을 전구막(1)으로서 성막한다. 이 성막방법을 액티브매트릭스형 액정표시장치의 제조에 적용하는 경우에는 절연기판으로서 유리 등의 투명재료를 사용한다. 다결정실리콘에 함유되는 결정립(2)은 최소한 3nm정도의 입경을 가지는 것이 바람직하다. 입경이 이 이하이면 다결정질이라고 하기 보다도 오히려 비정질에 가까운 상태로 된다. 바람직하기로는 LPCVD 등으로 30∼50nm의 입경사이즈를 가지는 다결정실리콘을 성막한다. LPCVD에서는 예를 들면 원료기체로서 100%의 SiH4를 사용하고 있다. 이 실란의 직접 분해에 의하여 다결정실리콘을 화학기상(氣相)성장시킨다. 500℃∼600℃정도의 성막온도에서 원하는 입경을 실현할 수 있다. 절연기판의 재료로서는 이 성막온도에 견딜 수 있는 유리재료 등을 사용하면 된다. 실란의 직접분해에 의하여 성막하므로, 다결정 실리콘에는 실질상 수소가 함유되어 있지 않다. 가령, 미소량의 수소가 함유되어 있어도, 성막온도가 400℃보다 높으므로, 수소는 성막단계에서 방출된다. 다음에, 조사공정에서는 예를 들면 308nm의 파장을 가지는 엑시머레이저를 에너지밀도 150∼450mJ/cm2, 펄스계속시간 100∼1000ns 정도, 기판온도 20~450℃ 정도의 범위에서 조사한다. 엑시머 레이저펄스의 원숏조사에 의하여, 다결정실리콘은 일단 용융된 후 재결정화된다. 이 열이력에 의하여 결정립이 대입경화된다.
한편, 제1B도에 나타낸 참고예에서는, 플라즈마 화학기상성장(PCVD)에 의하여 비정질실리콘을 성막하여 전구막(1)으로 하고 있다. PCVD에서는 실란과 수소의 혼합가스를 원료기체로 하여 플라즈마분해에 의하여 비정질실리콘을 성장시킨다.기판온도는 180℃∼350℃ 정도이다. 원료기체 중에 다량의 수소를 함유하는 동시에 성막온도가 450℃ 이하이므로, 비정질실리콘에는 예를 들면 15∼20% 정도의 수소가 함유되어 있다. 이 비정질실리콘으로 이루어지는 전구막(1)에 레이저조사를 가하면 다결정화된 반도체박막(3)이 얻어진다.
전술한 바와 같이, 레이저어닐링을 행함으로써, 다결정실리콘과 비정질실리콘은 함께 결정화가 진행한다. 제1A도에 나타낸 바와 같이, 전구막으로서 다결정실리콘을 사용한 경우, 레이저조사전의 상태에 있어서의 결정립(2)의 입경은 레이저조사에 의하여 대폭으로 확대되어 있다. 레이저조사후의 입경은 예를 들면 500nm에 달한다. 한편, 제1B도에 나타낸 바와 같이, 비정질실리콘을 전구막(1)으로서 사용한 경우, 레이저조사에 의하여 일단 반도체박막(3)을 얻고 있지만, 그 결정입경은 다결정실리콘을 전구막으로서 사용한 경우에 비하여 작다.
표 1에, 이와 같이 하여 작성한 다결정반도체박막의 평균결정입경과 에너지밀도와의 관계를 나타낸다. 비교를 위하여, 비정질실리콘에 동일한 레이저어닐링을 행한 결과도 함께 나타낸다. 그리고, 표 1에 나타낸 결정입경의 데이터는 제2도에 나타낸 방법으로 산출한 것이다. 즉, 결정입경은 투과형 전자현미경(TEM)에 의하여 개개의 결정립의 장경 a과 단경 b을 실측하고, 양자의 적(積)의 평방근을 계산하여 구하였다. 표 1의 측정결과로부터 명백한 바와 같이, 비정질실리콘을 전구막으로 한 경우, 평균결정입경이 에너지밀도에 크게 의존하고 있으며, 대입경을 얻기 위한 조건이 좁은 것을 알았다.
한편, 다결정실리콘을 전구막으로 사용한 경우, 막중의 수소농도가 비정질실리콘에비하여 낮으므로, 레이저조사후의 평균결정입경의 에너지의존성이 작고, 넓은 에너지범위에 걸쳐서 대입경이 얻어지고 있다. 또, 그 결정입경도 비정질실리콘을 사용한 경우보다 크고, 500nm에 달하는 대입경이 얻어지고 있다.
표 1
제3도는 제1A도 및 제1B도에 나타낸 레이저조사의 구체예를 나타내고 있다. 여기서는, 대형의 웨이퍼로 이루어지는 절연기판(11)에 대하여 레이저 펄스(12)를 원숏조사하고 있다. 이 원숏조사영역은, 예를 들면 5×5cm2의 정방형을 가지는 면적구획(13)을 대상으로 하고 있다. 이 면적구획(13)마다 웨이퍼가 분할되어, 원하는 박막반도체장치가 얻어진다. 즉, 개개의 면적구획(13)은 원칩분에 상당한다. 물론, 절연기판(11)의 표면에는 레이저조사에 앞서 미리 다결정실리콘 등의 전구막이 성막되어 있다.
면적구획(13)의 대각선 A-A에 따른 레이저펄스(12)의 단면강도분포를 제4도의 그래프에 나타낸다. 도시한 바와 같이, 레이저빔강도는 조사대상으로 되는 면적구획의 중앙부에서 낮고 주변부에서 높아지도록 설정되어 있다. 구체적으로는, 주변부의 레이저빔강도는 중앙부보다 1∼70%정도 높게 설정한다. 제4도의 그래프는제3도에 나타낸 대각선 A-A에 따른 단면강도분포를 나타내고 있지만, 다른 방위에 대해서도 동일한 강도분포로 되어 있다. 따라서, 대각선 A-A의 중점을 지나는 수선(垂線)을 축으로 하여, 제4도에 나타낸 프로파일을 회전시킨 형상이 레이저펄스의 3차원적인 에너지분포를 나타내게 된다. 이와 같이 에너지분포를 설정함으로써, 주변부로부터의 열방산(熟放散)에 의한 온도저하를 방지할 수 있어서, 레이저조사의 대상으로 될 면적구획 전체에 걸쳐서 균일한 결정입경을 얻을 수 있다. 이와 같은 레이저펄스의 단면강도분포는 간단한 광학계를 사용하여 주변부의 빔강도를 상대적으로 증가시키고, 중앙부의 빔강도를 상대적으로 감소시킴으로써 실현할 수 있다.
제5도는 본 발명의 일 응용예로서, 표시용 박막반도체장치의 제조방법을 나타내고 있다. 본 제조방법은 먼저 최초에 성막공정을 행하여, 유리재료로 이루어지는 투명한 절연기판(31)의 위에 반도체박막(32)을 형성한다. 이 반도체박막(32)은 전구상태에서는 비교적 작은 입경을 가지는 다결정이고, 예를 들면 다결정실리콘으로 이루어진다. 다음에, 반도체박막(32)의 레이저어닐을 포함하는 일련의 처리를 행하여, 1칩분의 면적구획(33)에 박막트랜지스터를 집적형성한다. 본 실시예에서는 면적구획(33)내에 매트릭스어레이(34), 수평주사회로(35), 수직주사회로(36)를 포함하고 있다. 이들에는 모두 박막트랜지스터가 집적형성된다. 최후에, 매트릭스어레이(34)에 1화면분의 화소전극을 형성하여 표시용 박막반도체장치를 완성한다.
상기 제조방법에서는 레이저조사공정을 포함하고 있으며, 면적구획(33)에 대하여 레이저펄스(38)를 원숏으로 조사하여, 1칩분의 반도체박막(32)의 일괄가열처리를 행한다. 이 레이저조사공정은 일괄가열에 의하여 반도체박막(32)의 결정화를 행하는 것을 목적으로 한다. 본 발명의 특징사항으로서, 반도체박막(32)이 전구상태에서 비교적 입경이 작은 다결정이고, 일괄가열에 의하여 용융한 후 다시 결정화하여 비교적 대입경의 다결정으로 전환할 수 있다. 레이저펄스(38)로서 엑시머레이저광을 사용할 수 있다. 엑시머레이저광은 강력한 펄스자외광이므로, 실리콘 등으로 이루어지는 반도체박막(32)의 표면층에서 흡수되어, 그 부분의 온도를 상승시키지만, 절연기판(31)까지 가열하는 일은 없다. 유리재료로 이루어지는 투명절연기판(31)에 예를 들면 두께 30nm의 실리콘막을 LPCVD로 성막한 경우, XeCl 엑시머레이저광을 조사했을 때의 용융 임계치에너지는 130mJ/cm2정도이다. 막두께 전체가 용융되는데는 예를 들면 220mJ/cm2정도의 에너지가 필요하다. 용융되고 나서 고화되기까지의 시간은 대략 70ns이다.
일반적으로, 절연기판(31)은 대형의 웨이퍼로 이루어지고 표시용 박막반도체장치(37)를 다수개 취할 수 있도록 되어 있다. 즉, 웨이퍼에는 미리 복수의 면적구획(33)이 설정되어 있고, 레이저조사공정에서는 개개의 면적구획에 대하여 레이저펄스(38)를 순차 원숏으로 조사한다. 이 경우, 서로 인접하는 면적구획(33)의 사이에 배설된 분리체(39)를 제외하고 개개의 면적구획(33)에 대하여 레이저펄스(38)를 원숏조사한다. 본 예에서는 면적구획(33)은 4각형으로 되어 있고, 이것에 정합(整合)하여 4각형의 단면(40)을 가지는 레이저펄스(38)를 원숏으로 조사한다.
다음에, 제6도 및 제7도를 참조하여, 제5도에 나타낸 표시용 박막반도체 장치의 구체적인 제조방법을 참고를 위하여 설명한다. 먼저, 최초에 제6A도의 공정에서 투명절연기판(61)을 준비한다. 이 투명절연기판(61)은 예를 들면 유리재료로 이루어지고, 내열온도는 600℃를 약간 넘을 정도이다. 이 투명절연기판(61)의 위에 박막트랜지스터의 활성층으로 될 반도체박막(62)을 성막한다. 예를 들면 LPCVD에 의하여 입경이 미세한 다결정실리콘을 성막한다. 다음에, 제6B도의 공정에서 반도체박막(62)을 소정의 형상으로 패터닝하여 박막트랜지스터의 소자영역으로 한다. 소자영역에 대하여 예를 들면 이온주입 등에 의하여 불순물을 도핑하여 소스영역 S 및 드레인영역 D을 형성한다. 다음에, 제6C도의 공정에서 레이저처리효율을 올리기 위하여 반사방지막(63)을 미리 성막한다. 이 반사방지막은 예를 들면 SiO2로 이루어지고, 30nm~100nm의 두께로 퇴적한다. 그리고, 이 반사방지막(63)은 투명절연기판(61)의 내열온도 이하에서 작성할 필요가 있다. 이어서, 제6D도의 공정에서, 반사방지막(63)을 통하여 레이저펄스를 조사한다. 그 에너지는 150mJ/cm2~500mJ/cm2정도이고, 펄스폭은 40nm 이상으로 설정되어 있다. 이 레이저조사에 의하여 반도체박막(62)의 채널영역 Ch으로 될 부분이 결정화하는 동시에, 소스영역 S 및 드레인영역 D에 주입된 불순물의 활성화를 동시에 행할 수 있다. 레이저펄스의 원숏조사에 의하여 투명절연기판(61)의 내열온도 이하에서 실리콘막의 결정화와 불순물의 활성화를 행하는 것이 가능하게 된다.
다음에, 제7E도의 공정으로 이행하여, 레이저 조사 후 불필요하게 된 반사방지막(63)을 박리한다. 그 후 채널영역 Ch의 위에 게이트절연막(66)을 형성한다. 이게이트절연막(66)은 SiO2나 P - SiN 등으로 이루어지고 예를들면 150nm의 두께를 가지고 있다. 게이트절연막(66)의 위에 게이트전극(67)을 형성한다. 그 재료로서 여기서는 알루미늄을 사용하고 있으며, 600℃ 이하에서의 가공을 가능하게 하고 있다. 또한, PSG로 이루어지는 제1 층간절연막(68)을 500nm의 두께로 성막하였다. 이 제1 층간절연막(68)에 소스영역 S에 연통하는 콘택트홀(69)을 개구한다. 다음에, 제7F도의 공정에서 소스영역 S에 연통하는 배선(70)을 패터닝 형성한다. 그 위에 PSG를 500nm의 두께로 성막하여 제2 층간절연막(71)을 형성한다. 제2 층간절연막(71) 및 제1 층간절연막(68)을 통하여 드레인영역 D에 연통하는 콘택트홀(72)을 개구한다. 최후에 , 제7G도의 공정에서 제2 층간절연막(71)의 위에 ITO를 성막하여 소정의 형상으로 패터닝하여 화소전극(73)으로 한다. 이와 같이 하여 표시용 박막반도체장치의 매트릭스어레이에 포함되는 화소전극구동용 박막트랜지스터가 완성된다.
최후에, 제8도는 제5도에 나타낸 표시용 박막반도체장치를 액티브매트릭스 어레이기판으로서 조립된 액티브매트릭스형 액정표시장치의 일예를 나타낸 사시도이다. 도시한 바와 같이, 본 액정표시장치는 액티브매트릭스 어레이기판(101)과 대향기판(102)과 양자의 사이에 보유된 액정(103)을 구비한 패널구조를 가진다. 액티브매트릭스 어레이기판(101)에는 화소어레이(104)와 구동회로부가 집적형성되어 있다. 구동회로부는 수직주사회로(105)와 수평주사회로(106)로 나누어져 있다. 또, 액티브매트릭스 어레이기판(101)의 주변부 상단에는 외부접속용의 단자부(107)가형성되어 있다. 단자부(107)는 배선(108)을 통하여 수직주사회로(105) 및 수평주사회로(106)에 접속되어 있다. 매트릭스어레이(104)는 서로 직교배치한 게이트라인(109) 및 신호라인(110)을 포함하고 있다. 양 라인(109),(110)의 교차부에는 화소전극(111)과 이것을 구동하는 박막트랜지스터(112)가 배설되어 있다. 개개의 박막트랜지스터(112)의 소스전극은 대응하는 신호라인(110)에 접속되고, 게이트전극은 대응하는 게이트라인(109)에 접속되고, 드레인전극은 대응하는 화소전극(111)에 접속되어 있다. 각 게이트라인(109)은 수직주사회로(105)에 접속되고, 각 신호라인(110)은 수평주사회로(106)에 접속되어 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 대면적의 일괄레이저 어닐처리에 있어서 넓은 에너지범위에 걸쳐서 균일 또한 대입경의 결정립을 가지는 다결정반도체박막을 얻을 수 있다. 따라서, 이것을 활성층으로 하는 박막트랜지스터의 특성도 균일 또한 고이동도로 할 수 있으므로, 금후 대면적, 고 해상도의 액티브매트릭스형 액정표시장치를 실현함에 있어서, 본 발명은 매우 큰 효과를 얻는다.
제1A도는 본 발명에 관한 다결정반도체박막의 작성방법을 나타낸 모식도.
제1B도는 종래의 다결정반도체박막의 작성방법을 나타낸 모식도.
제2도는 결정입경의 산출방법을 나타낸 모식도.
제3도는 레이저조사공정의 일예를 나타낸 설명도.
제4도는 레이저의 단면강도분포를 나타낸 그래프.
제5도는 본 발명에 따라서 제조된 표시용 박막반도체장치의 일예를 나타낸 모식적인 사시도.
제6A도∼제6D도는 본 발명에 관한 박막반도체장치의 제조방법의 처리순서를 나타낸 공정도.
제7E도∼제7G도는 본 발명에 관한 박막반도체장치의 제조방법의 처리순서를 나타낸 공정도.
제8도는 본 발명에 따라서 제조된 액티브매트릭스형 액정표시장치의 일예를 나타낸 모식적인 사시도.
* 도면의 주요부분에 대한 부호의 설명
(1) : 전구막, (2) : 결정립, (3) : 다결정반도체박막.

Claims (18)

  1. 절연기판상에 반도체층을 성장시켜서 미소한 결정립의 집합으로 이루어지는 다결정질의 전구막(前驅膜)을 형성하는 성막공정과,
    상기 전구막에 빔강도가 조사대상이 되는 면적구획의 중앙부에서는 낮고 주변부에서는 높은 에너지빔을 조사(照射)하여 상기 결정립을 대입경화하여 상기 전구막을 다결정 반도체박막으로 전환하는 조사공정을 포함하는 것을 특징으로 하는 다결정 반도체박막의 작성방법.
  2. 제1항에 있어서, 상기 반도체층 성막공정은 화학기상성장(CVD)에 의하여 500∼650℃의 온도에서 행하는 것을 특징으로 하는 다결정 반도체박막의 작성 방법.
  3. 제2항에 있어서, 상기 화학기상성장(CVD)은 저압화학기상성장(LPCVD) 또는 상압화학기상성장(APCVD)인 것을 특징으로 하는 다결정반도체박막의 작성방법.
  4. 제1항에 있어서, 상기 결정립은 3nm 이상의 입경을 가지는 것을 특징으로 하는 다결정반도체박막의 작성방법.
  5. 제1항에 있어서, 상기 반도체층 성막공정은 실질적으로 수소를 함유시키지 않은 조건에서 행하는 것을 특징으로 하는 다결정반도체박막의 작성방법.
  6. 제1항에 있어서, 상기 조사공정은 엑시머레이저펄스로 이루어지는 에너지빔으로 행하는 것을 특징으로 하는 다결정반도체박막의 작성방법.
  7. 제6항에 있어서, 상기 엑시머레이저펄스로 이루어지는 에너지빔을 원숏으로 조사하는 것을 특징으로 하는 다결정반도체박막의 작성방법.
  8. 절연기판상에 반도체층을 성장시켜서 미소한 결정립의 집합으로 이루어지는 다결정질의 막을 형성하는 성막공정과,
    상기 다결정질의 막에 빔강도가 조사대상인 면적구획의 중앙부에서는 낮고 주변부에서는 높은 에너지빔을 조사하여 상기 결정립을 대입경화하여 상기 다결정질의 막을 다결정 반도체박막으로 전환하는 조사공정과,
    상기 다결정 반도체박막을 활성층으로서 박막트랜지스터를 집적형성하는 가공공정을 포함하는 것을 특징으로 하는 박막반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 반도체층 성막공정은 화학기상성장(CVD)에 의하여 500∼650℃의 성막온도에서 행하는 것을 특징으로 하는 박막반도체장치의 제조방법.
  10. 제8항에 있어서, 상기 결정립은 3nm 이상의 입경을 가지는 것을 특징으로 하는 박막반도체장치의 제조방법.
  11. 제8항에 있어서, 상기 반도체층 성막공정은 실질적으로 수소를 함유시키지 않은 성막조건에서 행하는 것을 특징으로 하는 박막반도체장치의 제조방법.
  12. 제8항에 있어서, 상기 조사공정은 엑시머 레이저펄스로 이루어지는 에너지빔으로 행하는 것을 특징으로 하는 박막반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 엑시머레이저로 이루어지는 에너지빔을 원숏으로 조사하는 것을 특징으로 하는 박막반도체장치의 제조방법.
  14. 절연기판상에 반도체층을 성장시켜서 미소한 결정립의 집합으로 이루어지는 다결정질의 막을 형성하는 성막공정과,
    상기 다결정질의 막에 빔강도가 조사대상인 면적구획의 중앙부에서는 낮고 주변부에서는 높은 에너지빔을 조사하여 상기 결정립을 대입경화하여 상기 다결정질의 막을 다결정 반도체박막으로 전환하는 조사공정과,
    상기 다결정 반도체박막을 박막트랜지스터(TFT)의 활성층으로서 박막트랜지스터를 형성하는 제1 가공공정과,
    상기 박막트랜지스터에 접속하여 화소전극을 형성하는 제2 가공공정과,
    대향전극이 형성된 대향기판을 소정의 간극을 통하여 상기 절연기판에 접합하는 공정과,
    상기 간극에 액정재료를 봉입하는 조립공정을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제14항에 있어서, 상기 성막공정은 화학기상성장(CVD)에 의하여 500∼650℃의 성막온도에서 행하는 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제14항에 있어서, 상기 결정립은 3nm 이상의 입경을 가지는 것을 특징으로 하는 액정표시장치의 제조방법.
  17. 제14항에 있어서, 상기 조사공정은 엑시머 레이저펄스로 이루어지는 에너지빔으로 행하는 것을 특징으로 하는 액정표시장치의 제조방법.
  18. 제17항에 있어서, 상기 엑시머 레이저로 이루어지는 에너지빔을 원숏으로 조사하는 것을 특징으로 하는 액정표시장치의 제조방법.
KR1019950035897A 1994-10-19 1995-10-18 다결정반도체박막의작성방법 KR100398829B1 (ko)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU749571B2 (en) * 1998-07-02 2002-06-27 Astropower Inc. Silicon thin-film, integrated solar cell, module, and methods of manufacturing the same
JP2000183358A (ja) * 1998-07-17 2000-06-30 Sony Corp 薄膜半導体装置の製造方法
JP3156776B2 (ja) * 1998-08-03 2001-04-16 日本電気株式会社 レーザ照射方法
US6506635B1 (en) * 1999-02-12 2003-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of forming the same
KR100324871B1 (ko) * 1999-06-25 2002-02-28 구본준, 론 위라하디락사 박막트랜지스터 제조방법
US6193482B1 (en) * 1999-10-22 2001-02-27 Chih-Ming Chen Structure of a piston of an air-filing device
US6521492B2 (en) * 2000-06-12 2003-02-18 Seiko Epson Corporation Thin-film semiconductor device fabrication method
US6544465B1 (en) * 2000-08-18 2003-04-08 Micron Technology, Inc. Method for forming three dimensional structures from liquid with improved surface finish
JP2002176180A (ja) * 2000-12-06 2002-06-21 Hitachi Ltd 薄膜半導体素子及びその製造方法
JP4135347B2 (ja) * 2001-10-02 2008-08-20 株式会社日立製作所 ポリシリコン膜生成方法
JP4474108B2 (ja) * 2002-09-02 2010-06-02 株式会社 日立ディスプレイズ 表示装置とその製造方法および製造装置
US20060006467A1 (en) * 2004-07-07 2006-01-12 Yoshiaki Nakazaki Transistor structure and circuit suitable for input/output protection of liquid crystal display device
JP4529855B2 (ja) 2005-09-26 2010-08-25 日新電機株式会社 シリコン物体形成方法及び装置
JP4434115B2 (ja) 2005-09-26 2010-03-17 日新電機株式会社 結晶性シリコン薄膜の形成方法及び装置
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN101680091A (zh) * 2007-06-15 2010-03-24 纳克公司 反应性气流沉积和无机箔的合成

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62297289A (ja) * 1986-06-17 1987-12-24 Matsushita Electronics Corp 単結晶薄膜の形成方法
JPH04163910A (ja) * 1990-10-29 1992-06-09 Seiko Epson Corp 半導体薄膜の製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309224A (en) * 1978-10-06 1982-01-05 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device
US4409724A (en) * 1980-11-03 1983-10-18 Texas Instruments Incorporated Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby
US4448632A (en) * 1981-05-25 1984-05-15 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor devices
US4933296A (en) * 1985-08-02 1990-06-12 General Electric Company N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays
JP2600929B2 (ja) * 1989-01-27 1997-04-16 松下電器産業株式会社 液晶画像表示装置およびその製造方法
JPH02258689A (ja) * 1989-03-31 1990-10-19 Canon Inc 結晶質薄膜の形成方法
US5290712A (en) * 1989-03-31 1994-03-01 Canon Kabushiki Kaisha Process for forming crystalline semiconductor film
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
JPH0456325A (ja) * 1990-06-26 1992-02-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5365875A (en) * 1991-03-25 1994-11-22 Fuji Xerox Co., Ltd. Semiconductor element manufacturing method
JP3092761B2 (ja) * 1991-12-02 2000-09-25 キヤノン株式会社 画像表示装置及びその製造方法
US5372836A (en) * 1992-03-27 1994-12-13 Tokyo Electron Limited Method of forming polycrystalling silicon film in process of manufacturing LCD
CN1088002A (zh) * 1992-11-16 1994-06-15 东京电子株式会社 制造液晶显示器基板及评价半导体晶体的方法与装置
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JP3165304B2 (ja) * 1992-12-04 2001-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体処理装置
JPH06232069A (ja) * 1993-02-04 1994-08-19 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US5471330A (en) * 1993-07-29 1995-11-28 Honeywell Inc. Polysilicon pixel electrode
US5513594A (en) * 1993-10-20 1996-05-07 Mcclanahan; Adolphus E. Clamp with wafer release for semiconductor wafer processing equipment
US5529951A (en) * 1993-11-02 1996-06-25 Sony Corporation Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation
JPH07230104A (ja) * 1993-12-24 1995-08-29 Toshiba Corp アクティブマトリクス型表示素子及びその製造方法
JPH07249591A (ja) * 1994-03-14 1995-09-26 Matsushita Electric Ind Co Ltd 半導体薄膜のレーザーアニール方法及び薄膜半導体素子
JP3326654B2 (ja) * 1994-05-02 2002-09-24 ソニー株式会社 表示用半導体チップの製造方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5756364A (en) * 1994-11-29 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Laser processing method of semiconductor device using a catalyst
US5550066A (en) * 1994-12-14 1996-08-27 Eastman Kodak Company Method of fabricating a TFT-EL pixel

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62297289A (ja) * 1986-06-17 1987-12-24 Matsushita Electronics Corp 単結晶薄膜の形成方法
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