JP2002176180A - 薄膜半導体素子及びその製造方法 - Google Patents

薄膜半導体素子及びその製造方法

Info

Publication number
JP2002176180A
JP2002176180A JP2000376561A JP2000376561A JP2002176180A JP 2002176180 A JP2002176180 A JP 2002176180A JP 2000376561 A JP2000376561 A JP 2000376561A JP 2000376561 A JP2000376561 A JP 2000376561A JP 2002176180 A JP2002176180 A JP 2002176180A
Authority
JP
Japan
Prior art keywords
thin film
crystal
semiconductor
semiconductor device
cluster
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000376561A
Other languages
English (en)
Inventor
Takuo Tamura
太久夫 田村
Kiyoshi Ogata
潔 尾形
Yoichi Takahara
洋一 高原
Kazuhiko Horikoshi
和彦 堀越
Hirokatsu Yamaguchi
裕功 山口
Osamu Okura
理 大倉
Hironobu Abe
広伸 阿部
Masakazu Saito
雅和 斉藤
Yoshinobu Kimura
嘉伸 木村
Toshihiko Itoga
敏彦 糸賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2000376561A priority Critical patent/JP2002176180A/ja
Priority to TW090112110A priority patent/TW490743B/zh
Priority to EP01305976A priority patent/EP1213769A3/en
Priority to KR10-2001-0043323A priority patent/KR100431909B1/ko
Priority to US09/910,314 priority patent/US6657227B2/en
Priority to CNB011407077A priority patent/CN1197169C/zh
Publication of JP2002176180A publication Critical patent/JP2002176180A/ja
Priority to US10/299,218 priority patent/US6716688B2/en
Priority to US10/773,950 priority patent/US6903371B2/en
Priority to US11/123,496 priority patent/US7227186B2/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/969Simultaneous formation of monocrystalline and polycrystalline regions

Abstract

(57)【要約】 【課題】 (111)優先配向をした粒径ばらつきの小
さい結晶粒子の集合体を形成する。 【解決の手段】 非晶質シリコン膜に対してレーザ光を
複数回照射させることによって、複数の結晶粒子から構
成され、かつ隣接する結晶粒子の境界部分での突起の発
生を抑制した。これにより、少なくとも2個以上の結晶
粒子の集合体であるクラスタ結晶を少なくとも一部に内
在させた多結晶シリコン薄膜素子を実現し、200cm
2/Vs以上の高移動度特性を可能にした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は薄膜半導体素子、特
に低温poly−Siを用いた薄膜トランジスタ素子に
係り、それを用いた液晶表示素子またはエレクトロルミ
ネッセンス表示素子等のフラットパネルディスプレイ及
びそれらの製造方法に関する。
【0002】
【従来の技術】従来、フラットパネルディスプレイに用
いられている薄膜半導体素子は、例えば(1)‘99年
最新液晶プロセス技術(日経BP社刊,1999年)5
4頁に記載されているように、ガラス基板上にPE−C
VD(Plasma EnhancementChemical Vapor Depositio
n)法を用いて非晶質シリコン膜を形成した後、この非
晶質シリコン膜に含まれる水素を低減するための脱水素
アニール処理を行い、次にエキシマレーザアニール処理
によって多結晶化していた。
【0003】また例えば、(2)特開平11−3548
01号公報に記載された結晶性半導体薄膜の形成方法に
よれば、非晶質シリコン膜をオゾンを含む溶液を用いた
洗浄を施して非晶質シリコン膜上に酸化膜を形成後、フ
ッ酸水にて酸化膜を除去し、その後レーザアニール処理
を行うことにより、表面の突起発生を防止した多結晶シ
リコン膜を得ていた。
【0004】
【発明が解決しようとする課題】多結晶シリコン膜の結
晶粒径と電子移動度との間には相関があり,結晶粒径が
小さいと電子移動度も小さくなる。これは電子移動度が
結晶粒界における電子の散乱によって支配されることが
1つの原因として挙げられる。
【0005】レーザアニール処理という方法を用いて非
結晶シリコン膜の結晶化を行った場合,レーザの照射エ
ネルギー密度が小さいと十分な大きさに結晶が成長せ
ず,結晶後の多結晶シリコン膜の粒径が高々100nm
以下でしかない。
【0006】この時、上記した従来技術(1)を用いた
場合、レーザの照射エネルギー密度を大きくすることに
よって,結晶粒径の増大を図ることが可能である。しか
しながら結晶粒径の増大とともに,結晶粒界において少
なくとも50nm以上の突起が発生し、素子形成プロセ
スへの適用に大きな問題を引き起こしていた。即ち、大
きな突起を有する結晶化シリコン膜の上に絶縁膜を形成
するとき、突起が絶縁膜を突き破ってその特性を損なわ
せることがあった。
【0007】一方、上記した従来技術(2)を用いるこ
とによってレーザアニール処理後の結晶粒界に起因した
突起を低減させることが可能である。しかしながらレー
ザアニール処理前にフッ酸水処理や純水等を用いた洗浄
処理を施すことが必須条件であるため、プロセスが複雑
になるばかりでなく、スループットの低下という結晶化
シリコン薄膜の生産に大きな課題を残していた。
【0008】本発明の目的は,上記した課題を解決し、
結晶粒界における突起の形成を大幅に低減させることに
よって高電子移動度を有し、かつ信頼性の高い多結晶ポ
リシリコン膜を提供することにある。
【0009】
【課題を解決するための手段】上記した目的は、基板上
方に半導体薄膜を形成し、この半導体薄膜が粒子径50
0nm以下なる複数の結晶粒子から構成され、かつ少な
くとも2個以上の結晶粒子が集合したクラスタ結晶を少
なくともその一部に内在させることによって達成され
る。
【0010】結晶粒子はSi、Ge、またはSiGeか
らなり、これらの結晶粒子で構成されたクラスタ結晶に
おいて、個々の結晶粒子が接する部分は個々の結晶粒子
が結晶学的に同方位を有するため,見かけ上は結晶粒界
が存在するにもかかわらず実質的には単一の結晶と同等
の特性を発揮させることが出来る。
【0011】そして、上記したクラスタ結晶を構成する
個々の結晶粒子の結晶方位は、少なくとも透過電子顕微
鏡による結晶格子像観察または電子線後方散乱回折を用
いた回折パターン観察によって同定される。
【0012】本発明は、上記したクラスタ結晶を少なく
ともその一部に内在させた半導体薄膜であって、その平
均膜厚が10nm以上100nm以下とすることにより
達成される。
【0013】更にまた、優先配向性の指標として結晶面
のX線回折強度比を用いることが可能であって、基板面
に平行する面のX線回折測定による(111)面のX線
回折強度と(220)面のX線回折強度との比が5以上
であることにより達成される。
【0014】そして、その表面凹凸(Rmax)を30
nm以下で、表面凹凸の標準偏差(RMS)を10nm
以下とし、結晶粒界における突起を小さくすることによ
って達成される。
【0015】そして本発明では、半導体薄膜の平均電子
移動度を200cm2/V・S以上とすることにより達
成される。
【0016】また、上記した半導体薄膜を用いた薄膜ト
ランジスタにおいて、この半導体薄膜は基板面に平行な
方向に(111)優先配向した結晶粒子の集合体であっ
て、結晶粒子の少なくとも2個以上が集合したクラスタ
結晶をその薄膜内に内在させることにより達成される。
【0017】そして、上記したクラスタ結晶を含む結晶
性半導体薄膜は、基板上に非晶質半導体薄膜を成膜した
のち、この非晶質薄膜をレーザ光を用いて複数回照射
し、非晶質薄膜の少なくとも一部分を結晶化させること
によって形成されるのであって、結晶の配向性に優れ、
しかも結晶粒界における突起の発生を抑制させた結晶性
半導体薄膜の形成を可能にする。
【0018】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて具体的に説明する。
【0019】図1は本実施例である多結晶シリコン薄膜
の形成工程を説明するための工程概略図である。ここで
はシリコン薄膜の場合を例示するが、ゲルマニウム薄膜
あるいはシリコン−ゲルマニウム化合物の薄膜であって
も同様に扱うことが出来る。
【0020】先ず、ひとつの例としてコーニング705
9ガラスを基板として、このガラス基板上に良く知られ
たプラズマCVD法を用いて窒化珪素膜(膜厚50n
m)を形成する。そして、この上に同じくプラズマCV
D法を用いて酸化珪素膜(膜厚100nm)を成膜す
る。更に、プラズマCVD法を用いて非晶質シリコン膜
(膜厚50nm)を成膜する。
【0021】次に、例えば450℃の炉体中で30分
間、上記した基板上の薄膜をアニール処理することによ
って、非晶質シリコン膜中に含まれる水素の脱離処理を
行う。
【0022】その後、上記した脱水素処理を行った非晶
質シリコン膜を例えばXeClレーザ(波長308n
m)を用いてレーザ結晶化を行った。なお本実施例では
レーザ光のエネルギー密度は300〜500mJ/cm
2とした。
【0023】また本実施例では非晶質シリコン膜の同一
個所に対してレーザ光を複数回照射することにより,非
晶質シリコン膜の結晶化を行っている。ここで、複数回
照射する方法として,一回目のレーザ光を照射したあ
と,レーザ光を所定の間隔で非晶質シリコン膜上をスキ
ャンさせ、そして再びレーザ光の照射を行なうというス
テップを繰り返すようにした。このようにレーザ光の照
射及び所定の間隔でスキャンを繰り返すことによって、
非晶質シリコン膜の同一個所が実質的には複数回のレー
ザ光が照射されることになる。
【0024】尚、レーザ光の照射回数、レーザ光のビー
ム幅、レーザ光のスキャン幅等は目的に応じて適宜選択
される。例えば、レーザ光のビーム幅を600μm、そ
のスキャン幅を30μmとすれば,非晶質シリコン膜の
同一個所に照射されるレーザ光の照射回数は20回とな
る。
【0025】図2はレーザ光の照射回数を1〜20回の
範囲で変化させ、またレーザ光のエネルギー密度を30
0〜500mJ/cm2の範囲で変化させて非晶質シリコ
ン膜の結晶化を行った結果を表わしている。横軸はレー
ザ光の照射回数を、そして縦軸は所定の回数をレーザ光
照射した領域の平均結晶粒径である。
【0026】上記した結晶粒径の測定は,一例として良
く知られた走査電子顕微鏡観察を用い、その顕微鏡写真
に基づいて結晶粒子の長軸と短軸を測長し,その平均値
を当該の結晶粒子の粒径と定義した。
【0027】また、走査電子顕微鏡により結晶粒径を算
出する場合,個々の結晶粒子の結晶粒界を明瞭に識別す
るために,あらかじめ結晶化させた多結晶シリコン膜の
表面をフッ酸水溶液を用いたライトエッチング処理を行
っている。また平均結晶粒径は,10μm×10μmの
範囲内にある結晶粒子を全て観察し,その個々の結晶粒
子について粒径を測定したのち,その平均値を当該のレ
ーザ光照射条件における平均結晶粒径と定義した。
【0028】図2から明らかのように、300mJ/c
2のエネルギー密度でレーザ光を照射した場合,レー
ザ光を一回だけ照射した場合の平均結晶粒径は約150
nmであるが,20回照射した場合の平均結晶粒径は4
50nmであり,レーザ光の照射回数に伴って平均結晶
粒径は著しく増大することが判った。この傾向は400
mJ/cm2あるいは500mJ/cm2のレーザエネル
ギー密度においても同様である。
【0029】ここで注目すべきことは、レーザ光のエネ
ルギー密度を500mJ/cm2、その照射回数を1回
とした場合の平均結晶粒径は約450nmであり、この
粒径は、例えばレーザ光のエネルギー密度を300mJ
/cm2、その照射回数を20回とした場合の平均結晶
粒径がほぼ同一の大きさを示すということである。
【0030】即ち、非晶質シリコン膜に対してある程度
の大きなエネルギー密度を有するレーザ光を照射すれば
それに対応した大きさの結晶粒径を持つシリコン結晶が
形成され、またそれよりも小さなエネルギー密度を有す
るレーザ光であってもレーザ光を複数回照射すれば同程
度の大きさの結晶粒子に成長することを意味している。
【0031】しかしながら同程度の大きさの結晶粒子で
あっても、後述するようにその結晶粒子が示す結晶学的
性質や物理的、電気的性質が大きく異なるのである。
【0032】上記の条件で作製した結晶シリコン膜につ
いて、その表面凹凸の評価を良く知られたAFM法を用
いて行い、その結果を図3に示す。
【0033】横軸はレーザ光の照射回数であり、1〜2
0回の範囲で変化させた。またパラメータとしてレーザ
光のエネルギー密度を300〜500mJ/cm2の範囲
で変化させた。各条件で作成した各試料の任意の点につ
いて20μm×20μmの範囲で結晶薄膜の表面形状を
測定した。この測定範囲における最大高低差をRmax
として凹凸の指標とし、それを縦軸に表わした。
【0034】その結果、300mJ/cm2のエネルギ
ー密度でレーザ光を照射した場合,1回のレーザ光照射
におけるRmaxは約20nmであって、この値はレー
ザ光の照射回数にはほとんど依存しない。また、レーザ
光のエネルギー密度を400mJ/cm2あるいは50
0mJ/cm2と変化させた場合、表面凹凸の絶対値は
増加するが、レーザ光の照射回数にはほとんど依存しな
いことが判明した。
【0035】例えば400mJ/cm2のエネルギー密
度を有するレーザ光を照射した場合,1回の照射におけ
るRmaxは50nm程度であるが,20回の照射では
Rmaxは45nm程度である。また500mJ/cm
2のエネルギー密度の場合、1回のレーザ光照射におけ
るRmaxは70nm程度であって、20回照射でもR
maxは65nm程度である。
【0036】上記の図2に示した平均結晶粒径と図3に
示した表面凹凸(Rmax)との結果を総合的に検討
し、次のことが明確になった。
【0037】即ち、非晶質シリコン膜に対してレーザ光
を照射して結晶化を行なう場合、レーザ光の照射回数を
増加させるに従って平均結晶粒径は著しく増加するが、
その表面凹凸(Rmax)は殆んど変化せず、特に表面
凹凸(Rmax)は最初のレーザ光照射で形成された表
面凹凸がその後行なわれる複数回のレーザ光照射におい
ても保存されることである。
【0038】本実施例においては、300mJ/cm2
のエネルギー密度で20回のレーザ光を照射した場合と
500mJ/cm2のエネルギー密度で1回だけのレー
ザ光照射を行った場合を比較すれば、何れの場合におい
ても平均結晶粒径は450nm程度であるが、表面凹凸
(Rmax)は著しく異なっており、前者の照射条件に
おけるRmaxが約18nmであることに対して後者の
照射条件ではRmaxは65nmである。
【0039】換言すれば、非晶質シリコン膜にレーザ光
を照射して、表面凹凸(Rmax)を小さく保ったま
ま,レーザ光の照射領域における結晶粒径だけを大きく
する場合,比較的低いエネルギー密度を有するレーザ光
を複数回照射することが極めて有効であることが判明し
た。
【0040】次に、レーザ光のエネルギー密度と照射回
数との関係を形成された多結晶シリコン結晶の表面形状
という観点で検討した。図4A及びBはレーザ光のエネ
ルギー密度が300mJ/cm2の場合であり、図5A
及びBはレーザ光のエネルギー密度が500mJ/cm
2の場合である。また、図4A及び図5Aはレーザ光の
照射回数が1回の場合であり、また図4B及び図5Bは
照射回数が20回の場合である。
【0041】これらの結果からも明らかのように、30
0mJ/cm2のエネルギー密度で1回のレーザ光照射
を行なった場合、小さな結晶粒子が多数形成されている
が(図4A)、同じエネルギー密度で複数回のレーザ光
照射を行うことによって小さな結晶粒子が複数個集合し
てひとつの大きなクラスタ結晶を形成している(図4
B)。しかしながら、500mJ/cm2のエネルギー
密度で1回だけレーザ光を照射した場合、結晶粒子その
ものは大きくなるが、上記した図4Bに示されたような
小さな結晶粒子の集合した痕跡は認められない(図5
A)。尚、更にレーザ光の照射を繰り返すことによって
部分的にクラスタ結晶に成長する(図5B)。
【0042】上記したSEM観察による表面形状の結果
からも明らかのように、比較的エネルギー密度の小さい
レーザ光を複数回照射することによって、本来小さな表
面突起を有する結晶粒子が、表面突起の大きさを保った
まま結晶粒子のみが集合して、おおきな結晶、すなわち
クラスタ結晶を形成すると考えられる。
【0043】次に、上記したレーザ光照射領域のX線回
折法による測定結果を図6に示す。この例では、300
mJ/cm2のエネルギー密度で20回のレーザ光照射
を行い、非晶質シリコン膜の結晶化を行った場合であ
る。
【0044】この結果、レーザ光の照射によって結晶化
の生じた領域において、(111)結晶面と(220)
結晶面とを示す明瞭なピークが観察された。
【0045】そこで、非晶質から結晶質への結晶成長の
程度を表す指数として、(111)結晶面における回折
強度と(220)結晶面における回折強度との比((1
11)/(220)回折強度比)を結晶配向率と定義し
た。
【0046】一般的には多結晶シリコン膜が完全にラン
ダム配向している場合の結晶配向率は約1.8である。
この値が大きくなるほど、(111)結晶面に配向の揃
った結晶であると言える。
【0047】図7はレーザ光照射条件(エネルギー密度
と照射回数)と結晶配向率との関係を表わしている。
【0048】この図からも明らかのように、例えば30
0mJ/cm2のエネルギー密度で1回のレーザ光照射
を行った場合、(111)/(220)強度比である結
晶配向率はランダム配向に近い値を示している。そして
レーザ光の照射回数が増加するに従って、(111)結
晶配向率は著しく増加し始める。この傾向は他のエネル
ギー密度を有するレーザ光の場合も同様である。
【0049】しかしながら、特筆すべきことは300m
J/cm2に比較して大きなエネルギー密度を有するレ
ーザ光、例えば400mJ/cm2あるいは500mJ
/cm2のエネルギー密度を有するレーザ光を1回だけ
照射する場合よりも、300mJ/cm2のエネルギー
密度を有するレーザ光を20回照射した場合の方が結晶
配向率が大きくなることである。言い換えれば、より高
い(111)配向性を実現させることが可能である。
【0050】尚、本実施例においてレーザ光の照射回数
を20回とした時、レーザ光のエネルギー密度300m
J/cm2、400mJ/cm2、500mJ/cm2
対して、結晶配向率は各々6、10、12という大きな
値を示す。
【0051】この理由は、前述の図2におけるレーザ光
の照射条件と結晶粒径との関係について述べたように、
非晶質シリコン膜にレーザ光を照射するという方法を用
いて結晶成長を促す場合、複数回のレーザ光を照射する
という作用がレーザ光照射によって形成された個々の結
晶粒子を更に集合させながら成長を繰り返し、その過程
において同時に(111)結晶面に結晶方位を揃えつつ
成長するため、その結果として優れた結晶配向性を示す
と考えられる。
【0052】上記したように、複数回のレーザ光照射に
よって結晶粒子を集合させ、ひとつのクラスタ結晶が形
成されると言うことを確認する手法として、良く知られ
た透過電子顕微鏡を用いた結晶格子像の観察が有効であ
る。
【0053】図8は300mJ/cm2のエネルギー密
度を有するレーザ光を20回照射した場合の多結晶シリ
コン膜において、結晶粒子が集合した境界部分の断面透
過電子顕微鏡写真を示したものである。結晶粒子の集合
体であるクラスタ結晶の大きさは約500nmである。
この図からも明確であるように上記した境界部分では結
晶粒子Aと結晶粒子Bとが結晶学的に方位を同じくして
接している。
【0054】言い換えれば、所定のエネルギー密度を有
するレーザ光を複数回照射させることによって少なくと
も2個以上の結晶粒子を集合させたクラスタ結晶は、実
質的に単一の結晶と同等の性質を有していると考えるこ
とが出来る。
【0055】図8では透過電子顕微鏡写真による評価結
果を示したが,結晶性の評価可能な他の手法を用いても
同様の評価結果を得ることが可能である。
【0056】図9はレーザ光照射を行った多結晶シリコ
ン膜の結晶学的方位を、良く知られた電子線後方散乱回
折法を用いて評価した例である。
【0057】電子線後方散乱回折法は,100nm程度
に収束された電子線を測定対象物に照射し,測定対象物
からの回折線を検出することによって,測定対象物の結
晶学的方位を決定する方法である。特に照射する電子線
の径が100nm程度であるため,結晶表面における結
晶粒子個々の結晶方位を解析することが可能である。
【0058】図9では、先の図4Bに示した場合とほぼ
同一の領域について電子線後方散乱回折による測定を行
った結果を模式的に示した。図中、太線で囲まれた領域
がクラスタ結晶(図中、クラスタ結晶A、クラスタ結晶
B等で表わす)であり、クラスタ結晶の内部には複数の
小粒径結晶(図中、a1、a2等で表わす)が集合して
いる状態を表わしている。そして、クラスタ結晶内部の
細線で示した部分が隣接する結晶粒子の境界領域を表わ
している。
【0059】上記した結晶粒子を電子線後方散乱回折法
を用いて詳細に調べ、結晶方位の同じ物には同一の記号
を用いて図中に識別して示した。この結果、多結晶シリ
コン膜は種々の結晶方位を有するクラスタ結晶で構成さ
れるが、ひとつのクラスタ結晶を構成する個々の結晶粒
子はすべて同一の方位を示しており,粒界は存在するけ
れどもクラスタ結晶自身が実質上単一の結晶と同等の性
質を有していることが判明した。
【0060】以上で説明したように、非晶質シリコン膜
に対してレーザ光を複数回照射することによって隣接す
る結晶粒子の境界における突起の発生を抑制し、かつ結
晶方位の揃った結晶粒子の集合体である大きなサイズの
クラスタ結晶を成長させることが可能である。
【0061】尚、本実施例では基板としてコーニング7
059ガラスを用いたが、これに限定されることなく石
英やPET(ポリエチレンテレフタレート)等の透明基
板を用いても良い。また上記の本実施例では非晶質シリ
コン膜をプラズマCVD法を用いて成膜した後に、雰囲
気温度が450℃である炉体中でアニールすることによ
って,膜中に含まれる脱水素処理を行っているが,この
非晶質シリコン膜の形成方法はLPCVD法(低圧化学
的気相法)やスパッタリング法、蒸着法等のであっても
良い。
【0062】更に、薄膜の材料はシリコンに限定される
ことなく、少なくともシリコンまたはゲルマニウムを含
む混合物であっても良い。また、結晶化の方法も本実施
例で述べたXeClレーザ(波長308nm)に限ら
ず、エキシマレーザであるKrFレーザ(波長248n
m)やYAGレーザ、Arレーザ等であっても構わな
い。
【0063】次に、他の実施例として、上記した多結晶
シリコン膜を用いた薄膜トランジスタについて説明す
る。
【0064】図10は薄膜トランジスタの概要を示す断
面図であって、ガラス基板11上の第1下地層12、第
2下地層13、半導体シリコン層14,絶縁層15,電
極層16,絶縁層17,コンタクトホール18,電極1
9の積層構造からなっている。
【0065】先ず、コーニング7059ガラス基板11
上に良く知られたプラズマCVD法を用いて第1の下地
層である窒化珪素膜12(膜厚50nm)を形成する。
そして、この上に同じくプラズマCVD法を用いて第2
の下地層である酸化珪素膜13(膜厚100nm)を成
膜する。更に、プラズマCVD法を用いて非晶質シリコ
ン膜14(膜厚50nm)を成膜する。ガラス基板は石
英やPET(ポリエチレンテレフタレート)等の透明基
板であっても良い。また、LPCVD法(低圧化学的気
相法)やスパッタリング法あるいは蒸着法等を用いて非
晶質シリコン膜14を形成しても良い。
【0066】次に非晶質シリコン膜14を形成したガラ
ス基板11を450℃の炉体中で30分間のアニール処
理を行ない、非晶質シリコン膜14の脱水素処理を行
う。この際炉体中の雰囲気は窒素雰囲気にて行った。
【0067】その後、上記した非晶質シリコン膜14を
XeClレーザ(波長308nm,パルス幅20nse
c)を用いて結晶化を行った。レーザ光の種類はエキシ
マレーザであるKrFレーザ(波長248nm)、YA
Gレーザ、Arレーザ等であっても構わない。結晶化の
条件は、レーザ光のエネルギー密度を300〜500m
J/cm2の範囲で、照射回数を1〜20回の範囲で行
った。尚、レーザ光の照射雰囲気は真空中であるが、窒
素雰囲気下で実施しても同様の結果が得られる。
【0068】次に、良く知られたフォトリソグラフィー
法を用いて多結晶シリコン膜22に所定のパターンを形
成する。その後、引き続いて例えばプラズマCVD法を
用いてSiO2からなる絶縁膜15をパターニングされ
た多結晶シリコン膜22を覆うようにして形成する。
尚、本実施例ではSiO2絶縁膜15の膜厚を100n
mとした。
【0069】次に、ゲート電極となる電極層16を良く
知られたスパッタリング法を用いて形成する。ここで
は、電極層16としてTiW(膜厚200nm)を用い
た。
【0070】この電極層16をフォトリソグラフィー法
を用いて所定のパターンに加工した後、電極層16をマ
スクとして上記した多結晶シリコン膜22に対してイオ
ン注入を行い、チャネル領域22a,ソース領域22
b,ドレイン領域22bを形成する。N型半導体を形成
する場合には,N型の不純物としてリンを注入し,また
P型半導体を形成する場合には,P型の不純物として,
ボロンを注入する。
【0071】更に、多結晶シリコン層22に内在するイ
オン注入時のダメージを回復させるため,RTA(ラピ
ッドサーマルアニーリング)法による活性化アニールを
行う。ダメージ層の活性化アニールは炉体を用いたアニ
ール処理であっても可能である。
【0072】その後、再びプラズマCVD法によりSi
2絶縁層17(膜厚500nm)を電極層16を覆う
ようにして形成する。そして、このSiO2絶縁層17
の所定の位置にソース領域22b及びドレイン領域22
bとの電気的な接続を確保するためのコンタクトホール
18を形成し、更にコンタクトホール18の内部を埋め
込むようにしてソース領域22b及びドレイン領域22
bに対応させた電極層19(材質TiW/Alの多層
膜)を形成する。
【0073】最後に、水素中にて400℃、60分のア
ニール処理を施して多結晶シリコン膜を用いた薄膜トラ
ンジスタが完成する。
【0074】図11は、上記の方法で作製された薄膜ト
ランジスタの電子移動度特性と非晶質シリコン膜の結晶
化条件(レーザ光のエネルギー密度、照射回数)との関
係を示した図である。図中には薄膜トランジスタの特性
測定における信頼性を考慮して,各条件に対して50点
の測定を行い、その特性の平均値とばらつきとを併記し
た。
【0075】図11から明らかのように、電子移動度の
平均値はレーザ光の照射回数の増加に伴って顕著な増加
傾向を示し、この傾向はレーザ光のエネルギー密度を変
化させても同様の結果を示す。
【0076】特筆すべきことは、非晶質シリコン膜の結
晶化に用いたレーザ光のエネルギー密度が比較的小さい
場合、例えば300mJ/cm2であっても、そのレー
ザ光の照射回数を増加させることによってレーザ光のエ
ネルギー密度を増加させた場合(500mJ/cm2
とほぼ同様の電子移動度を実現させることが可能であ
り、しかもその特性ばらつきを併せて低減させることが
可能であることが明らかになった。
【0077】一方、レーザ光を20回照射して結晶化を
行った薄膜トランジスタを通常の駆動条件で動作させた
ところ、薄膜トランジスタの特性変動、例えばしきい電
圧値の増加が結晶化時のレーザ光エネルギー密度の大き
い場合ほど顕著であって、薄膜トランジスタとしての機
能が低下することが判明した。この原因は電子の走行す
るチャンネル層22aにおいて、隣接する結晶粒子の境
界部分で形成される突起の大きさが照射エネルギー密度
が高いほど顕著であって(図3参照)、この突起がチャ
ンネル層22aを覆うようにして形成されたゲート絶縁
膜13に対してその絶縁特性を損なわしめるように作用
するためと考えられる。
【0078】従って、上記の結果から、多結晶シリコン
膜を用いた薄膜トランジスタとして大きな電子移動度の
特性を発揮し、かつその信頼性にも優れた素子を実現さ
せるためには、結晶化に用いるレーザ光のエネルギー密
度を適切な値まで低減させ、その照射を繰り返すことが
極めて重要であることが判明した。
【0079】
【発明の効果】上記した知見をアクティブマトリックス
型の液晶表示装置における駆動回路等に応用することに
よって、高品質で優れた表示特性を実現する液晶表示装
置を提供することが可能である。
【図面の簡単な説明】
【図1】実施例である多結晶シリコン薄膜を形成するた
めのプロセスフロー図である。
【図2】実施例であるレーザ光を用いた結晶化条件(照
射エネルギー密度と照射回数)と形成された多結晶シリ
コンの平均結晶粒径との関係を示した図である。
【図3】実施例であるレーザ光を用いた結晶化条件(照
射エネルギー密度と照射回数)と形成された多結晶シリ
コン膜の表面凹凸(Rmax)との関係を示した図であ
る。
【図4】実施例である多結晶シリコン膜の表面SEM写
真であって、結晶化条件はA:レーザ光のエネルギー密
度300mJ/cm2、照射回数1回の場合、B:レー
ザ光のエネルギー密度300mJ/cm2、照射回数2
0回の場合である。
【図5】実施例である多結晶シリコン膜の表面SEM写
真であって、結晶化条件はA:レーザ光のエネルギー密
度500mJ/cm2、照射回数1回の場合、B:レー
ザ光のエネルギー密度500mJ/cm2、照射回数2
0回の場合である。
【図6】実施例の多結晶シリコン膜のX線回折測定結果
を示す典型的な説明図である。
【図7】実施例であるレーザ光を用いた結晶化条件(照
射エネルギー密度と照射回数)と形成された多結晶シリ
コンの(111)結晶配向率との関係を示した図であ
る。
【図8】実施例の多結晶シリコン膜における結晶粒子と
その境界部分を説明するための透過電子顕微鏡写真であ
る。
【図9】電子線後方散乱回折法を用いて、実施例の多結
晶シリコン膜におけるクラスタ結晶の様子とその結晶配
向性との関係を説明するための模式図である。
【図10】他の実施例である多結晶シリコン膜を用いた
薄膜トランジスタの断面構造図である。
【図11】レーザ光を用いた結晶化条件(照射エネルギ
ー密度と照射回数)と薄膜トランジスタの電子移動度と
の関係を説明するための図である。
【符号の説明】
11…基板、12…第1下地層、13…第2下地層、1
4…非晶質シリコン層、15…絶縁層、16…ゲート電
極層、17…絶縁層、18…コンタクトホール、19…
電極層、22…多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高原 洋一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 堀越 和彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 山口 裕功 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 大倉 理 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 阿部 広伸 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 斉藤 雅和 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 木村 嘉伸 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 糸賀 敏彦 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 Fターム(参考) 5F045 AA06 AA08 AB01 AB04 AB05 AF13 BB12 CA15 HA18 5F052 AA02 BB07 DA02 DA03 DB03 5F110 DD01 DD02 DD03 DD13 DD14 DD17 EE06 EE44 FF02 FF30 GG01 GG02 GG03 GG13 GG16 GG17 GG22 GG43 GG45 GG47 HJ01 HJ13 HJ23 HL03 HL06 HL11 NN04 NN23 NN35 PP03 PP04 PP05 PP13 PP35 QQ24

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】基板の上方に設けられた半導体薄膜であっ
    て、前記半導体薄膜が複数の結晶粒子から構成され、か
    つ少なくとも2個以上の前記結晶粒子が集合したクラス
    タ結晶を少なくともその一部に内在させてなることを特
    徴とする薄膜半導体素子。
  2. 【請求項2】前記クラスタ結晶は、粒子径500nm以
    下の結晶粒子が少なくとも2個以上集合してなることを
    特徴とする請求項1記載の薄膜半導体素子。
  3. 【請求項3】前記クラスタ結晶は、結晶学的方位が略同
    一なる少なくとも2個以上の結晶粒子の集合体であるこ
    とを特徴とする請求項1記載の薄膜半導体素子。
  4. 【請求項4】前記結晶粒子の結晶学的方位が、少なくと
    も透過電子顕微鏡による結晶格子像観察または電子線後
    方散乱回折による回折パターン観察を用いて同定されて
    なることを特徴とする請求項3記載の薄膜半導体素子。
  5. 【請求項5】前記半導体薄膜の基板に垂直な方向の平均
    膜厚が10nm以上100nm以下であることを特徴と
    する請求項1記載の薄膜半導体素子。
  6. 【請求項6】前記半導体薄膜が、少なくともSiまたは
    Ge若しくはSiとGeの混合物の何れかを含んでなる
    ことを特徴とする請求項1記載の薄膜半導体素子。
  7. 【請求項7】前記クラスタ結晶、前記基板の表面に対し
    て略平行な方向に(111)優先配向してなることを特
    徴とする請求項1記載の薄膜半導体素子。
  8. 【請求項8】前記クラスタ結晶が、前記基板の表面に対
    して略平行な方向に(111)優先配向してなり、かつ
    前記クラスタ結晶の(220)結晶面に対する(11
    1)結晶面のX線回折強度比が5以上であることを特徴
    とする請求項1記載の薄膜半導体素子。
  9. 【請求項9】前記半導体薄膜の表面凹凸(Rmax)
    が、30nm以下であることを特徴とする請求項1記載
    の薄膜半導体素子。
  10. 【請求項10】前記半導体薄膜の表面凹凸の標準偏差
    (RMS)が、10nm以下であることを特徴とする請
    求項1記載の薄膜半導体素子。
  11. 【請求項11】前記半導体薄膜の平均電子移動度が、2
    00cm2/V・S以上であることを特徴とする請求項
    1記載の薄膜半導体素子。
  12. 【請求項12】基板の上方に非晶質半導体薄膜を成膜す
    る工程と、該非晶質半導体薄膜にレーザ光を照射して加
    熱する工程を備え、前記レーザ光を複数回照射すること
    によって前記非晶質半導体薄膜の少なくとも一部の領域
    をクラスタ結晶化することを特徴とする薄膜半導体素子
    の製造方法。
  13. 【請求項13】基板の上方に積層して設けられた半導体
    薄膜と、チャネル領域と、絶縁膜と、ゲート電極と、ソ
    ース電極と、ドレイン電極とを備え、前記ソース電極と
    前記ドレイン電極とが前記半導体薄膜の少なくとも一部
    の領域に前記チャネル領域を挟んで設けられたソース領
    域とドレイン領域とに各々接続されてなり、かつ、前記
    半導体薄膜が前記基板の面に対して略平行な方向に(1
    11)優先配向した少なくとも2個以上の結晶粒子が集
    合したクラスタ結晶を少なくともその一部に内在させて
    なることを特徴とする薄膜トランジスタ。
  14. 【請求項14】前記チャネル領域における前記半導体薄
    膜の(220)結晶面に対する(111)結晶面のX線
    回折強度比が、前記ソース領域及び前記ドレイン領域に
    おける前記半導体薄膜の(220)結晶面に対する(1
    11)結晶面のX線回折強度比よりも少なくとも大きい
    ことを特徴とする請求項13記載の薄膜トランジスタ。
  15. 【請求項15】前記チャネル領域における前記半導体薄
    膜の(220)結晶面に対する(111)結晶面のX線
    回折強度比が10以上であることを特徴とする請求項1
    4記載の薄膜トランジスタ。
JP2000376561A 2000-12-06 2000-12-06 薄膜半導体素子及びその製造方法 Pending JP2002176180A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2000376561A JP2002176180A (ja) 2000-12-06 2000-12-06 薄膜半導体素子及びその製造方法
TW090112110A TW490743B (en) 2000-12-06 2001-05-21 Thin film transistor and its manufacture method
EP01305976A EP1213769A3 (en) 2000-12-06 2001-07-11 Thin film transistor and method for manufacturing the same
KR10-2001-0043323A KR100431909B1 (ko) 2000-12-06 2001-07-19 박막 트랜지스터 및 그 제조 방법
US09/910,314 US6657227B2 (en) 2000-12-06 2001-07-19 Transistor with thin film active region having clusters of different crystal orientation
CNB011407077A CN1197169C (zh) 2000-12-06 2001-07-20 薄膜晶体管及其制造方法
US10/299,218 US6716688B2 (en) 2000-12-06 2002-11-18 Irradiation of manufacturing a thin film transistor by laser irradiation
US10/773,950 US6903371B2 (en) 2000-12-06 2004-02-06 Thin film transistor and display using the same
US11/123,496 US7227186B2 (en) 2000-12-06 2005-05-04 Thin film transistor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000376561A JP2002176180A (ja) 2000-12-06 2000-12-06 薄膜半導体素子及びその製造方法

Publications (1)

Publication Number Publication Date
JP2002176180A true JP2002176180A (ja) 2002-06-21

Family

ID=18845406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000376561A Pending JP2002176180A (ja) 2000-12-06 2000-12-06 薄膜半導体素子及びその製造方法

Country Status (6)

Country Link
US (4) US6657227B2 (ja)
EP (1) EP1213769A3 (ja)
JP (1) JP2002176180A (ja)
KR (1) KR100431909B1 (ja)
CN (1) CN1197169C (ja)
TW (1) TW490743B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152978A (ja) * 2002-10-30 2004-05-27 Sumitomo Heavy Ind Ltd シリコン膜加工方法
JP2004265968A (ja) * 2003-02-28 2004-09-24 Semiconductor Energy Lab Co Ltd 結晶性半導体膜の作製方法及び薄膜トランジスタの作製方法
WO2006035663A1 (ja) * 2004-09-27 2006-04-06 The University Of Electro-Communications SiOx粒子の製造方法
JP2009152584A (ja) * 2007-12-06 2009-07-09 Tpo Displays Corp 薄膜トランジスタの製造方法及びその製造方法により得られた薄膜トランジスタを有する有機発光素子表示装置
WO2011061991A1 (ja) * 2009-11-20 2011-05-26 株式会社日本製鋼所 結晶半導体膜の製造方法
JP2015501078A (ja) * 2011-10-07 2015-01-08 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated アルゴンガス希釈によるシリコン含有層を堆積するための方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI263336B (en) * 2000-06-12 2006-10-01 Semiconductor Energy Lab Thin film transistors and semiconductor device
JP2002176180A (ja) * 2000-12-06 2002-06-21 Hitachi Ltd 薄膜半導体素子及びその製造方法
US20020117718A1 (en) * 2001-02-28 2002-08-29 Apostolos Voutsas Method of forming predominantly <100> polycrystalline silicon thin film transistors
US6670224B2 (en) * 2002-01-03 2003-12-30 Industrial Technology Research Institute Method for manufacturing thin film transistors
KR100956339B1 (ko) 2003-02-25 2010-05-06 삼성전자주식회사 규소 결정화 시스템 및 규소 결정화 방법
JP2005191173A (ja) * 2003-12-25 2005-07-14 Hitachi Ltd 表示装置及びその製造方法
JP5122818B2 (ja) * 2004-09-17 2013-01-16 シャープ株式会社 薄膜半導体装置の製造方法
TWI268122B (en) * 2005-01-25 2006-12-01 Au Optronics Corp Semiconductor structure having multilayer of polysilicon and display panel applied with the same
US7381586B2 (en) 2005-06-16 2008-06-03 Industrial Technology Research Institute Methods for manufacturing thin film transistors that include selectively forming an active channel layer from a solution
KR100691061B1 (ko) * 2005-08-30 2007-03-09 엘에스전선 주식회사 초전도 선재용 기판 및 그 제조방법과 초전도 선재
CN101655645B (zh) * 2005-08-30 2011-11-16 友达光电股份有限公司 用于依序侧向结晶技术的掩膜及激光结晶方法
KR101169058B1 (ko) * 2006-03-10 2012-07-26 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조방법
KR100841365B1 (ko) * 2006-12-06 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4411331B2 (ja) * 2007-03-19 2010-02-10 信越化学工業株式会社 磁気記録媒体用シリコン基板およびその製造方法
JP5485517B2 (ja) * 2008-03-17 2014-05-07 株式会社ジャパンディスプレイ 表示装置およびその製造方法
JP2010169853A (ja) * 2009-01-22 2010-08-05 Sony Corp パターン補正方法、露光用マスク、露光用マスクの製造方法および半導体装置の製造方法
KR20110099422A (ko) * 2010-03-02 2011-09-08 삼성전자주식회사 박막 트랜지스터 및 이의 제조 방법
CN104253026A (zh) * 2013-06-27 2014-12-31 上海和辉光电有限公司 制备多晶硅层的方法
CN107946364A (zh) * 2017-10-24 2018-04-20 华南理工大学 具有复合晶型的无机金属氧化物薄膜晶体管及其制造方法
KR20200058622A (ko) * 2018-11-19 2020-05-28 삼성디스플레이 주식회사 다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법
CN113223968A (zh) * 2021-04-12 2021-08-06 华南理工大学 原位氟掺杂的金属氧化物薄膜及其制备方法和薄膜晶体管

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2880175B2 (ja) * 1988-11-30 1999-04-05 株式会社日立製作所 レーザアニール方法及び薄膜半導体装置
US5221630A (en) * 1990-11-19 1993-06-22 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having a two layered structure gate electrode
US6028333A (en) 1991-02-16 2000-02-22 Semiconductor Energy Laboratory Co., Ltd. Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors
US5904550A (en) * 1992-02-28 1999-05-18 Casio Computer Co., Ltd. Method of producing a semiconductor device
CN1088002A (zh) * 1992-11-16 1994-06-15 东京电子株式会社 制造液晶显示器基板及评价半导体晶体的方法与装置
JP3566623B2 (ja) * 1993-02-15 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の製造方法
TW295703B (ja) * 1993-06-25 1997-01-11 Handotai Energy Kenkyusho Kk
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
JPH0878693A (ja) * 1994-08-31 1996-03-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3421882B2 (ja) * 1994-10-19 2003-06-30 ソニー株式会社 多結晶半導体薄膜の作成方法
US6444506B1 (en) * 1995-10-25 2002-09-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing silicon thin film devices using laser annealing in a hydrogen mixture gas followed by nitride formation
JP3109570B2 (ja) 1996-01-27 2000-11-20 株式会社半導体エネルギー研究所 半導体装置作製方法
JPH09289165A (ja) 1996-02-23 1997-11-04 Semiconductor Energy Lab Co Ltd 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
US6190949B1 (en) * 1996-05-22 2001-02-20 Sony Corporation Silicon thin film, group of silicon single crystal grains and formation process thereof, and semiconductor device, flash memory cell and fabrication process thereof
JP4026191B2 (ja) * 1996-05-22 2007-12-26 ソニー株式会社 シリコン単結晶粒子群の形成方法及びフラッシュメモリセルの製造方法
JPH1074697A (ja) 1996-08-29 1998-03-17 Toshiba Corp 多結晶シリコン膜、多結晶シリコンの製造方法、薄膜トランジスタの製造方法、液晶表示装置の製造方法、及びレーザアニール装置
US5981974A (en) * 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
JP4401448B2 (ja) * 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4223590B2 (ja) 1998-06-04 2009-02-12 東芝松下ディスプレイテクノロジー株式会社 多結晶半導体の製造方法
US6294441B1 (en) * 1998-08-18 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6331496B2 (en) * 1998-09-16 2001-12-18 Research Institute Of Advanced Material Gas-Generator, Ltd. High performance ceramic matrix composite
JP2000331932A (ja) * 1999-05-18 2000-11-30 Hitachi Ltd 多結晶半導体薄膜,その製造方法,半導体装置,半導体装置の製造方法および電子装置
TWI243432B (en) * 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
JP2002176180A (ja) * 2000-12-06 2002-06-21 Hitachi Ltd 薄膜半導体素子及びその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152978A (ja) * 2002-10-30 2004-05-27 Sumitomo Heavy Ind Ltd シリコン膜加工方法
JP2004265968A (ja) * 2003-02-28 2004-09-24 Semiconductor Energy Lab Co Ltd 結晶性半導体膜の作製方法及び薄膜トランジスタの作製方法
WO2006035663A1 (ja) * 2004-09-27 2006-04-06 The University Of Electro-Communications SiOx粒子の製造方法
US7803340B2 (en) 2004-09-27 2010-09-28 The University Of Electro-Communications Process for producing siox particles
CN101035742B (zh) * 2004-09-27 2011-01-12 国立大学法人电气通信大学 SiOx粒子的制造方法
JP2009152584A (ja) * 2007-12-06 2009-07-09 Tpo Displays Corp 薄膜トランジスタの製造方法及びその製造方法により得られた薄膜トランジスタを有する有機発光素子表示装置
WO2011061991A1 (ja) * 2009-11-20 2011-05-26 株式会社日本製鋼所 結晶半導体膜の製造方法
JP2011108987A (ja) * 2009-11-20 2011-06-02 Japan Steel Works Ltd:The 結晶半導体膜の製造方法
TWI457989B (zh) * 2009-11-20 2014-10-21 Japan Steel Works Ltd 結晶半導體膜的製造方法
JP2015501078A (ja) * 2011-10-07 2015-01-08 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated アルゴンガス希釈によるシリコン含有層を堆積するための方法

Also Published As

Publication number Publication date
US20020066931A1 (en) 2002-06-06
TW490743B (en) 2002-06-11
CN1357925A (zh) 2002-07-10
KR20020045497A (ko) 2002-06-19
EP1213769A3 (en) 2004-09-29
US20040155295A1 (en) 2004-08-12
US20030094658A1 (en) 2003-05-22
US6903371B2 (en) 2005-06-07
US6716688B2 (en) 2004-04-06
KR100431909B1 (ko) 2004-05-17
US20050202612A1 (en) 2005-09-15
CN1197169C (zh) 2005-04-13
EP1213769A2 (en) 2002-06-12
US6657227B2 (en) 2003-12-02
US7227186B2 (en) 2007-06-05

Similar Documents

Publication Publication Date Title
JP2002176180A (ja) 薄膜半導体素子及びその製造方法
US6670638B2 (en) Liquid crystal display element and method of manufacturing the same
KR100273930B1 (ko) 반도체장치 제작방법
JP3658213B2 (ja) 半導体装置の製造方法
KR100329303B1 (ko) 반도체장치제조방법
JP2002329667A (ja) シリコン薄膜結晶化方法および薄膜トランジスタの製造方法
US6391747B1 (en) Method for forming polycrystalline silicon film
US20060113596A1 (en) Single crystal substrate and method of fabricating the same
JP3432187B2 (ja) 半導体装置の製造方法
KR20030069779A (ko) 박막트랜지스터 및 그 제조방법
JPH10289876A (ja) レーザ結晶化方法及びそれを用いた半導体装置並びに応用機器
JPH11354444A (ja) 多結晶半導体膜の製造方法
JP2002368013A (ja) Cmos型薄膜トランジスタ及びその製造方法
JP3090847B2 (ja) 半導体基板の製造方法および半導体装置の製造方法
JPH07273339A (ja) 薄膜半導体装置の製造方法
US20020197829A1 (en) Method of manufacturing polycrystalline film and semiconductor device
JP3431851B2 (ja) 半導体装置
JPH0541519A (ja) 薄膜トランジスタおよびその製造方法
JP2002124468A (ja) 半導体装置の製造方法および半導体装置
JPH09260284A (ja) 半導体装置の製造方法
JPH0883914A (ja) 多結晶半導体装置及びその製造方法
JP2004128345A (ja) 半導体装置の製造方法および表示装置の製造方法
JP2001308007A (ja) 多結晶半導体膜の形成方法、形成装置、及び多結晶半導体薄膜トランジスタの製造方法
JP2002118266A (ja) 半導体装置の作製方法
KR20050016960A (ko) 전자 디바이스 및 그 제조 방법, 액티브 매트릭스디스플레이 디바이스

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040510

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060104

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060328

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060427

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060626

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090206