JP5485517B2 - 表示装置およびその製造方法 - Google Patents
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Description
図6(a)は、従来の製造方法における第1のアモルファスシリコン膜を形成する工程の後の模式断面図である。図6(b)は、従来の製造方法における第1のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。図6(c)は、従来の製造方法における第1のアモルファスシリコン膜および第2のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。図6(d)は、従来の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。図6(e)は、従来の製造方法における第2のアモルファスシリコン膜を分離する工程の後の模式断面図である。
なお、図6(a)乃至図6(e)の各図は、二点鎖線の右側にa−TFT素子の形成手順を示しており、前記二点鎖線の左側にp−TFT素子の形成手順を示している。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
図1(a)は、アモルファス半導体からなる能動層を有する逆スタガ構造のTFT素子の一構成例を示す模式平面図である。図1(b)は、図1(a)のA−A’線におけるTFT素子の模式断面図である。図1(c)は、多結晶半導体からなる能動層を有する逆スタガ構造のTFT素子の一構成例を示す模式平面図である。図1(d)は、図1(c)のB−B’線におけるTFT素子の模式断面図である。
図2(a)は、実施例1のTFT素子の製造方法における第1のアモルファスシリコン膜を形成する工程の後の模式断面図である。図2(b)は、実施例1のTFT素子の製造方法における第1のアモルファスシリコン膜の一部分を脱水素化する工程の模式断面図である。図2(c)は、実施例1のTFT素子の製造方法における第1のアモルファスシリコン膜の一部分を多結晶化する工程の模式断面図である。図2(d)は、実施例1のTFT素子の製造方法における第1のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。図2(e)は、実施例1のTFT素子の製造方法における第2のアモルファスシリコン膜を形成する工程の後の模式断面図である。図2(f)は、実施例1のTFT素子の製造方法における第1のアモルファスシリコン膜および第2のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。図2(g)は、実施例1のTFT素子の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。図2(h)は、実施例1のTFT素子の製造方法における第2のアモルファスシリコン膜を分離する工程の後の模式断面図である。図2(i)は、実施例1のTFT素子の製造方法における第2の絶縁層を形成する工程の後の模式断面図である。
なお、図2(a)乃至図2(i)の各図は、二点鎖線の右側に図1(b)の断面構成を有するa−TFT素子の形成手順を示しており、前記二点鎖線の左側に図1(d)の断面構成を有するp−TFT素子の形成手順を示している。
図3(a)は、液晶表示パネルの概略構成の一例を示す模式平面図である。図3(b)は、図3(a)のC−C’線における液晶表示パネルの模式断面図である。図3(c)は、液晶表示パネルのTFT基板の概略構成の一例を示す模式平面図である。図3(d)は、液晶表示パネルの1つの画素の等価回路図の一例を示す模式回路図である。
図4(a)は、TFT基板上における1つの画素の概略構成の一例を示す模式平面図である。図4(b)は、図4(a)のD−D’線におけるTFT基板の模式断面図である。
図5(a)は、実施例2のTFT素子の製造方法における第1のアモルファスシリコン膜を脱水素化する工程の後の模式断面図である。図5(b)は、実施例2のTFT素子の製造方法における第1のアモルファスシリコン膜の一部分を多結晶化する工程の模式断面図である。図5(c)は、実施例2のTFT素子の製造方法における第1のアモルファスシリコン膜の一部分を多結晶化する工程の後の模式断面図である。図5(d)は、実施例2のTFT素子の製造方法における第1のアモルファスシリコン膜のアモルファス部分を除去する工程の後の模式断面図である。図5(e)は、実施例2のTFT素子の製造方法における第3のアモルファスシリコン膜および第2のアモルファスシリコン膜を形成する工程の後の模式断面図である。図5(f)は、実施例2のTFT素子の製造方法における第1のアモルファスシリコン膜および第2のアモルファスシリコン膜ならびに第3のアモルファスシリコン膜をエッチングする工程の後の模式断面図である。図5(g)は、実施例2のTFT素子の製造方法におけるソース電極およびドレイン電極を形成する工程の後の模式断面図である。図5(h)は、実施例2のTFT素子の製造方法における第2のアモルファスシリコン膜を分離する工程の後の模式断面図である。
なお、図5(a)乃至図5(h)の各図は、前記二点鎖線の左側にa−TFT素子の形成手順を示しており、前記二点鎖線の左側にp−TFT素子の形成手順を示している。
2…ゲート電極
3…第1の絶縁層
4…半導体層
401a,401p…能動層
402…ソースコンタクト層
403…ドレインコンタクト層
404…擬似能動層
5…配線
6…第2の絶縁層
7a…第1のアモルファスシリコン膜
7a’…第3のアモルファスシリコン膜
7b…脱水素化されたアモルファスシリコン膜
7m…溶融したシリコン
7p…多結晶シリコン
8,9…レーザ
10…第2のアモルファスシリコン膜
11…エッチングレジスト
12…TFT基板
13…対向基板
14…液晶材料
15…シール材
16…下偏光板
17…上偏光板
DA…表示領域
GD…第1の駆動回路
DD…第2の駆動回路
GL,GLn,GLn+1…走査信号線
DL,DLm,DLm+1…映像信号線
Tr…TFT素子(アクティブ素子)
PX…画素電極
CT…対向電極
SD1…ドレイン電極
SD2…ソース電極
TH…スルーホール
ORI…配向膜
Claims (8)
- 絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第1のTFT素子と、多結晶半導体の能動層を有する複数個の第2のTFT素子とが配置されているTFT基板を有する表示装置であって、
前記第1のTFT素子および前記第2のTFT素子は、それぞれ、前記絶縁基板の表面上に、ゲート電極、ゲート絶縁膜、および前記能動層がこの順番で積層された逆スタガ構造であり、かつ、
前記絶縁基板からみた前記能動層の上に、コンタクト層を介して前記能動層に接続するソース電極およびドレイン電極を有し、
前記第2のTFT素子の前記能動層は、前記絶縁基板からみたゲート絶縁膜の上に、多結晶半導体からなる第1の能動層と、アモルファス半導体からなる第2の能動層とがこの順番で積層されており、
前記第1の能動層は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、60ないし70nmであり、
前記第2のTFT素子の前記第1の能動層は、当該第2のTFT素子のチャネル長方向に長く延びる帯状結晶を主とする多結晶半導体であることを特徴とする表示装置。 - 前記第1のTFT素子の能動層は、アモルファス半導体のみからなり、
前記第1のTFT素子の能動層の膜厚と、前記第2のTFT素子の前記第2の能動層の膜厚とが、概ね同じ厚さであることを特徴とする請求項1に記載の表示装置。 - 前記複数個の第1のTFT素子は、前記絶縁基板の前記表面のうちの表示領域にマトリクス状に配置され、
前記複数個の第2のTFT素子は、前記絶縁基板の前記表面のうちの前記表示領域の外側に配置されていることを特徴とする請求項1または請求項2に記載の表示装置。 - 絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第1のTFT素子と、多結晶半導体の能動層を有する複数個の第2のTFT素子とを形成する表示装置の製造方法であって、
前記絶縁基板の表面に、前記各TFT素子のゲート電極、前記各TFT素子のゲート絶縁膜としての機能を有する絶縁層、および第1のアモルファス半導体膜を、この順番で形成する第1の工程と、
前記第1の工程の後、前記第1のアモルファス半導体膜のうちの、前記第2のTFT素子を形成する領域にある部分を多結晶半導体化する第2の工程と、
前記第2の工程の後、一部分を多結晶半導体化した前記第1のアモルファス半導体膜の上に第2のアモルファス半導体膜を形成し、前記第2のアモルファス半導体膜および前記第1のアモルファス半導体膜をエッチングして、前記第1のアモルファス半導体膜からなる前記第1のTFT素子の能動層と、前記多結晶半導体からなる前記第2のTFT素子の能動層を形成する第3の工程と、
前記第3の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各TFT素子のソース電極およびドレイン電極を形成する第4の工程と、
前記第4の工程の後、前記各能動層の上の前記第2のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第5の工程とを有し、
前記第1の工程のうちの前記第1のアモルファス半導体膜を形成する工程は、当該第1のアモルファス半導体膜の膜厚が75nm以上になるように形成し、
前記第2の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第1のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成し、
前記多結晶半導体は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、60ないし70nmであり、
前記あらかじめ定められた方向は、前記第2のTFT素子のチャネル長方向と一致していることを特徴とする表示装置の製造方法。 - 絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第1のTFT素子と、多結晶半導体の能動層を有する複数個の第2のTFT素子とを形成する表示装置の製造方法であって、
前記絶縁基板の表面に、前記各TFT素子のゲート電極、前記各TFT素子のゲート絶縁膜としての機能を有する絶縁層、および第1のアモルファス半導体膜を、この順番で形成する第1の工程と、
前記第1の工程の後、前記第1のアモルファス半導体膜のうちの、前記第2のTFT素子を形成する領域にある部分を多結晶半導体化する第2の工程と、
前記第2の工程の後、一部分を多結晶半導体化した前記第1のアモルファス半導体膜をエッチングして、前記第1のアモルファス半導体膜からなる前記第1のTFT素子の能動層と、前記多結晶半導体からなる前記第2のTFT素子の能動層を形成する第3の工程と、
前記第3の工程の後、前記各TFT素子の能動層の上に、第2のアモルファス半導体膜を形成する第4の工程と、
前記第4の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各TFT素子のソース電極およびドレイン電極を形成する第5の工程と、
前記第5の工程の後、前記各能動層の上の前記第2のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第6の工程とを有し、
前記第1の工程のうちの前記第1のアモルファス半導体膜を形成する工程は、当該第1のアモルファス半導体膜の膜厚が75nm以上になるように形成し、
前記第2の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第1のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成し、
前記多結晶半導体は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、60ないし70nmであり、
前記あらかじめ定められた方向は、前記第2のTFT素子のチャネル長方向と一致していることを特徴とする表示装置の製造方法。 - 絶縁基板の表面に、アモルファス半導体の能動層を有する複数個の第1のTFT素子と、多結晶半導体の能動層を有する複数個の第2のTFT素子とを形成する表示装置の製造方法であって、
前記絶縁基板の表面に、前記各TFT素子のゲート電極、前記各TFT素子のゲート絶縁膜としての機能を有する絶縁層、および第1のアモルファス半導体膜を、この順番で形成する第1の工程と、
前記第1の工程の後、前記第1のアモルファス半導体膜のうちの、前記第2のTFT素子を形成する領域にある部分を多結晶半導体化する第2の工程と、
前記第2の工程の後、前記第1のアモルファス半導体膜のうちの、前記多結晶半導体化された部分のみを残し、他のアモルファス半導体の部分を除去する第3の工程と、
前記第3の工程の後、前記絶縁層の表面全体に第3のアモルファス半導体膜および第2のアモルファス半導体膜を、この順番で形成する第4の工程と、
前記第4の工程の後、前記第2のアモルファス半導体膜、前記第3のアモルファス半導体膜、および前記多結晶半導体をエッチングして、前記第3のアモルファス半導体膜からなる前記第1のTFT素子の能動層と、前記多結晶半導体および前記第3のアモルファス半導体からなる前記第2のTFT素子の能動層を形成する第5の工程と、
前記第5の工程の後、前記絶縁層の表面上から前記各能動層に乗り上げる、前記各TFT素子のソース電極およびドレイン電極を形成する第6の工程と、
前記第6の工程の後、前記各能動層の上の前記第2のアモルファス半導体膜をソースコンタクト層とドレインコンタクト層とに分離する第7の工程とを有し、
前記第1の工程のうちの前記第1のアモルファス半導体膜を形成する工程は、当該第1のアモルファス半導体膜の膜厚が75nm以上になるように形成し、
前記第2の工程は、連続発振レーザをあらかじめ定められた方向に移動させながら前記第1のアモルファス半導体膜を溶融、結晶化させて、前記あらかじめ定められた方向に長く延びる帯状結晶を主とする多結晶半導体を形成し、
前記多結晶半導体は、前記絶縁基板からみて前記ゲート電極の上に位置する部分における膜厚が、60ないし70nmであり、
前記あらかじめ定められた方向は、前記第2のTFT素子のチャネル長方向と一致していることを特徴とする表示装置の製造方法。 - 前記連続発振レーザは、波長が400nmよりも長いことを特徴とする請求項4乃至請求項6のいずれか1項に記載の表示装置の製造方法。
- 前記連続発振レーザは、波長が532nmであることを特徴とする請求項4乃至請求項7のいずれか1項に記載の表示装置の製造方法。
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