CN109860305B - 薄膜晶体管及其制作方法、显示基板和显示装置 - Google Patents

薄膜晶体管及其制作方法、显示基板和显示装置 Download PDF

Info

Publication number
CN109860305B
CN109860305B CN201811588559.5A CN201811588559A CN109860305B CN 109860305 B CN109860305 B CN 109860305B CN 201811588559 A CN201811588559 A CN 201811588559A CN 109860305 B CN109860305 B CN 109860305B
Authority
CN
China
Prior art keywords
substrate
layer
buffer layer
sub
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811588559.5A
Other languages
English (en)
Other versions
CN109860305A (zh
Inventor
操彬彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201811588559.5A priority Critical patent/CN109860305B/zh
Publication of CN109860305A publication Critical patent/CN109860305A/zh
Priority to US16/770,252 priority patent/US11245042B2/en
Priority to PCT/CN2019/116180 priority patent/WO2020134625A1/en
Application granted granted Critical
Publication of CN109860305B publication Critical patent/CN109860305B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了薄膜晶体管及其制作方法、显示基板和显示装置。该薄膜晶体管包括：衬底；缓冲层，缓冲层设置在衬底的表面上；有源层，有源层设置在缓冲层远离衬底的表面上；栅绝缘层，栅绝缘层设置在有源层远离衬底的表面上；栅极，栅极设置在栅绝缘层远离衬底的表面上，且栅极在衬底上的正投影与栅绝缘层在衬底上的正投影部分重叠；其中，薄膜晶体管的有源层的宽度小于栅极的宽度，且栅极在衬底上的正投影覆盖有源层在衬底上的正投影。该薄膜晶体管的有源层的宽度并不受限于栅极的宽度，可以制作得较小，因此该薄膜晶体管可以较为显著地增大开态电流，且工艺简单、容易实现、易于工业化生产。

Description

薄膜晶体管及其制作方法、显示基板和显示装置
技术领域
本发明涉及显示技术领域，具体地，涉及薄膜晶体管及其制作方法、显示基板和显示装置。
背景技术
目前的显示面板主要包括LCD显示面板(Liquid Crystal Display，液晶显示面板)和OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板。在显示面板的相关技术中，TFT(Thin Film Transistor，薄膜晶体管)是显示面板的核心部件，在显示面板中呈阵列分布，作为显示面板像素单元的开关器件。目前的薄膜晶体管有源层的宽度等于栅极的宽度，由于有源层的宽度较长，因此开态电流较小，若直接减小栅极的宽度又较易引发断线。
因而，现有的薄膜晶体管的相关技术仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种工艺简单、容易实现、易于工业化生产、有源层的宽度不受限于栅极的宽度、有源层的宽度可以制作得较小、或者可以增大开态电流的薄膜晶体管。
在本发明的一个方面，本发明提供了一种薄膜晶体管。根据本发明的实施例，该薄膜晶体管包括：衬底；缓冲层，所述缓冲层设置在所述衬底的表面上；有源层，所述有源层设置在所述缓冲层远离所述衬底的表面上；栅绝缘层，所述栅绝缘层设置在所述有源层远离所述衬底的表面上；栅极，所述栅极设置在所述栅绝缘层远离所述衬底的表面上，且所述栅极在所述衬底上的正投影与所述栅绝缘层在所述衬底上的正投影部分重叠；其中，所述薄膜晶体管的有源层的宽度小于所述栅极的宽度，且所述栅极在所述衬底上的正投影覆盖所述有源层在所述衬底上的正投影。该薄膜晶体管的有源层的宽度并不受限于栅极的宽度，故有源层的宽度可以制作得较小，因此该薄膜晶体管可以较为显著地增大开态电流，且工艺简单、容易实现、易于工业化生产。
根据本发明的实施例，所述有源层的两侧还具有导体化层，所述导体化层在所述衬底上的正投影与所述栅极在所述衬底上的正投影部分重叠。
根据本发明的实施例，所述缓冲层包括：第一子缓冲层，所述第一子缓冲层设置在所述衬底的表面上，形成所述第一子缓冲层的材料中含有载流子；第二子缓冲层，所述第二子缓冲层设置在所述第一子缓冲层远离所述衬底的表面上，且具有减薄区域，所述导体化层在所述衬底上的正投影覆盖所述减薄区域在所述衬底上的正投影，所述减薄区域在所述衬底上的正投影与所述栅极在所述衬底上的正投影至少部分重叠。
根据本发明的实施例，所述第二子缓冲层远离所述第一子缓冲层的表面上具有凹槽，位于所述凹槽底部的所述第二子缓冲层构成所述减薄区域。
根据本发明的实施例，所述减薄区域的厚度大于0且小于或等于100nm。
根据本发明的实施例，形成所述第一子缓冲层的材料包括氮化硅。
根据本发明的实施例，形成所述有源层的材料包括非晶铟镓锌氧化物。
根据本发明的实施例，所述有源层的宽度为1μm～3μm。
根据本发明的实施例，该薄膜晶体管还包括：遮光层，所述遮光层设置在所述衬底与所述缓冲层之间，所述遮光层在所述衬底上的正投影覆盖所述有源层在所述衬底上的正投影，且所述遮光层在所述衬底上的正投影的面积小于所述栅极在所述衬底上的正投影的面积。
在本发明的另一个方面，本发明提供了一种制作前面所述的薄膜晶体管的方法。根据本发明的实施例，该方法包括：在衬底的表面上形成缓冲层；在所述缓冲层远离所述衬底的表面上形成有源层；在所述有源层远离所述衬底的表面上依次形成栅绝缘层和栅极，所述栅极在所述衬底上的正投影与所述栅绝缘层在所述衬底上的正投影部分重叠，且使形成的所述薄膜晶体管的有源层的宽度小于所述栅极的宽度，所述栅极在所述衬底上的正投影覆盖所述有源层在所述衬底上的正投影。该方法操作简单、方便，容易实现，易于工业化生产，且制作所得的薄膜晶体管的有源层的宽度并不受限于栅极的宽度，故有源层的宽度可以制作得较小，因此该薄膜晶体管可以较为显著地增大开态电流。
根据本发明的实施例，该方法包括：在所述衬底的表面上形成第一子缓冲层，形成所述第一子缓冲层的材料中含有载流子；在所述第一子缓冲层远离所述衬底的表面上形成具有减薄区域的第二子缓冲层；在所述第二子缓冲层远离所述衬底的表面上形成半导体层；对所述半导体层进行退火处理，以便使所述第一子缓冲层中的所述载流子通过所述第二子缓冲层上的所述减薄区域进入所述半导体层；在所述第二子缓冲层和所述半导体层远离所述衬底的表面上依次形成绝缘层和导电层；通过一次构图工艺对所述导电层和所述绝缘层进行图案化处理，形成所述栅绝缘层和所述栅极；对未被所述栅绝缘层覆盖的所述半导体层进行导体化处理，得到有源层和导体化层。
根据本发明的实施例，形成所述第二子缓冲层包括：在所述第一子缓冲层远离所述衬底的表面上形成第二子缓冲层，在所述第二子缓冲层远离所述衬底的表面上形成凹槽，位于所述凹槽底部的所述第二子缓冲层构成所述减薄区域。
根据本发明的实施例，在所述衬底的表面上形成所述缓冲层之前，进一步包括：在所述衬底的表面上形成遮光层。
在本发明的又一个方面，本发明提供了一种显示基板。根据本发明的实施例，该显示基板包括前面所述的薄膜晶体管。由于前面所述的薄膜晶体管可以较为显著地增大开态电流，因此该显示基板的性能较佳。
在本发明的再一个方面，本发明提供了一种显示装置。根据本发明的实施例，该显示装置包括前面所述的显示基板。由于前面所述的显示基板的性能较佳，因此该显示装置的性能较佳，显示效果好。
附图说明
图1显示了相关技术中的薄膜晶体管的剖面结构示意图。
图2显示了本发明一个实施例的薄膜晶体管的剖面结构示意图。
图3显示了本发明另一个实施例的薄膜晶体管的剖面结构示意图。
图4显示了本发明又一个实施例的薄膜晶体管的剖面结构示意图。
图5显示了本发明再一个实施例的薄膜晶体管的剖面结构示意图。
图6显示了本发明再一个实施例的薄膜晶体管的剖面结构示意图。
图7显示了本发明再一个实施例的薄膜晶体管的剖面结构示意图。
图8显示了本发明一个实施例的制作薄膜晶体管的方法的流程示意图。
图9a、图9b、图9c和图9d显示了本发明另一个实施例的制作薄膜晶体管的方法的流程示意图。
图10显示了本发明又一个实施例的制作薄膜晶体管的方法的流程示意图。
图11a、图11b、图11c、图11d、图11e、图11f、图11g和图11h显示了本发明再一个实施例的制作薄膜晶体管的方法的流程示意图。
图12显示了本发明再一个实施例的制作薄膜晶体管的方法的流程示意图。
图13a和图13b显示了本发明再一个实施例的制作薄膜晶体管的方法的流程示意图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在相关技术中，参照图1，薄膜晶体管10包括在衬底100的表面上依次形成的遮光层200(LS)、遮光层200远离衬底的表面上的缓冲层(包括第一子缓冲层310和第二子缓冲层320)、有源层400、栅绝缘层500、栅极600(Gate)、层间绝缘层700、源极800(S)和漏极900(D)。该薄膜晶体管由于在制作时，在形成栅极600和栅绝缘层500后对有源层400的两侧进行导体化处理，因此薄膜晶体管有源层的宽度L等于栅极600的宽度H，但是这样制作的薄膜晶体管10由于有源层的宽度L较长，因此开态电流较小。而若直接减小栅极500的宽度又较易引发断线。
基于此，在本发明的一个方面，本发明提供了一种薄膜晶体管。根据本发明的实施例，参照图2，该薄膜晶体管10包括：衬底100；缓冲层300，所述缓冲层300设置在所述衬底100的表面上；有源层400，所述有源层400设置在所述缓冲层300远离所述衬底100的表面上；栅绝缘层500，所述栅绝缘层500设置在所述有源层400远离所述衬底100的表面上；栅极600，所述栅极600设置在所述栅绝缘层500远离所述衬底100的表面上，且所述栅极600在所述衬底100上的正投影与所述栅绝缘层500在所述衬底100上的正投影部分重叠；其中，所述薄膜晶体管10的有源层400的宽度L小于所述栅极600的宽度H，且所述栅极600在所述衬底100上的正投影覆盖所述有源层400在所述衬底100上的正投影。该薄膜晶体管10的有源层400的宽度L并不受限于栅极600的宽度H，故有源层400的宽度可以制作得较小，因此该薄膜晶体管10可以较为显著地增大开态电流，且工艺简单、容易实现、易于工业化生产。
根据本发明的实施例，首先，本领域技术人员可以理解，参照图2，在本发明的薄膜晶体管中，还包括层间绝缘层700和源极800、漏极900，层间绝缘层700、源极800、漏极900与其他结构之间的位置关系均为常规薄膜晶体管中层间绝缘层、源极、漏极与其他结构之间的位置关系，在此不再过多赘述；其次，本领域技术人员可以理解，本文中“有源层的宽度”与半导体领域中通常所言的“沟道长度”具有相同的含义，即是指薄膜晶体管在通电后，电流在薄膜晶体管的源极与漏极之间沿有源层流过的距离。
根据本发明的实施例，参照图2，该薄膜晶体管10的有源层400两侧具有导体化层410，所述导体化层410在所述衬底100上的正投影与所述栅极600在所述衬底100上的正投影部分重叠。由此，该薄膜晶体管10的有源层400的宽度L并不受限于栅极600的宽度H，故有源层400的宽度可以制作得较小，因此该薄膜晶体管10可以较为显著地增大开态电流，且工艺简单、容易实现、易于工业化生产。
根据本发明的实施例，形成所述有源层400的材料包括非晶铟镓锌氧化物。由此，材料来源广泛、易得，成本较低，且在制作工艺上易于实现。
根据本发明的实施例，所述有源层400的宽度可以为1μm～3μm。在本发明的一些实施例中，有源层400的宽度可以具体为1μm、2μm或者3μm等。由此，在保证栅极不会发生断线不良的前提下，有源层400的宽度较小，该薄膜晶体管10可以较为显著地增大开态电流。
根据本发明的实施例，参照图3至图6，进一步地，所述缓冲层300包括：第一子缓冲层310，所述第一子缓冲层310设置在所述衬底100的表面上，形成所述第一子缓冲层310的材料中含有载流子；第二子缓冲层320，所述第二子缓冲层320设置在所述第一子缓冲层310远离所述衬底100的表面上。形成第一子缓冲层310的材料可以是氮化硅(SiNx)；形成第二子缓冲层320的材料可以是二氧化硅(SiO2)。由此，材料来源广泛、易得，且成本较低。
根据本发明的实施例，参照图3至图6，发明人巧妙地使其制作所得的薄膜晶体管10中的第二子缓冲层320具有减薄区域321，且所述导体化层410在所述衬底100上的正投影覆盖所述减薄区域321在所述衬底100上的正投影，所述减薄区域321在所述衬底100上的正投影与所述栅极600在所述衬底100上的正投影至少部分重叠，从而通过此种设置实现该薄膜晶体管10的有源层400的宽度L并不受限于栅极600的宽度H，其具体实现方式如下所述。
根据本发明的实施例，所述有源层400和所述导体化层410是通过先在所述第二子缓冲层320的整个表面上形成半导体层，然后再对所述半导体层上进行部分导体化后形成的。
根据本发明的实施例，由于形成第二子缓冲层320的材料可以为二氧化硅；形成第一子缓冲层310的材料可以是氮化硅，而氮化硅材料中含有大量的载流子，例如氢离子等。该薄膜晶体管10的第二子缓冲层320上若具有减薄区域321，在该薄膜晶体管10的制作过程中，可以通过一定的工艺，使得形成第二子缓冲层320的材料中的载流子流入通过第二子缓冲层320上的减薄区域321流入半导体层，从而使得流入载流子的半导体层部分导体化，然后继续该薄膜晶体管10的后续工艺，在后续工艺中仍然可以按照常规工艺(如离子掺杂等)的方式使得半导体层中其他的部分导体化，从而形成前面所述的导体化层410和有源层400，进而通过此种设置实现该薄膜晶体管10的有源层400的宽度L并不受限于栅极600的宽度H，有源层400的宽度可以制作得较小，较为显著地增大开态电流，且工艺简单、容易实现、易于工业化生产。
根据本发明的实施例，所述减薄区域321的厚度可以是大于0且小于或等于100nm。在本发明的一些实施例中，减薄区域的厚度可以具体为1nm、2nm、5nm、10nm、20nm、50nm、80nm或者100nm等。由此，减薄区域321的厚度适中，前面所述的载流子较易通过第二子缓冲层320上的减薄区域321；同时也避免载流子通过第二子缓冲层320上的其他非减薄区域，从而可使该薄膜晶体管正常运行，且同时实现该薄膜晶体管10的有源层400的宽度L并不受限于栅极600的宽度H，有源层400的宽度可以制作得较小，较为显著地增大开态电流。
根据本发明的实施例，减薄区域321在所述衬底100上的正投影只要与所述栅极600在所述衬底100上的正投影存在至少部分重叠即可，也就是说，在不与栅极600在衬底100上的正投影重叠的部分上，第二子缓冲层320也可以具有减薄区域(结构示意图参照图4)。由此，由于在第二子缓冲层320上的减薄区域321延伸至不与栅极600在衬底100的正投影重叠的部分上，可以使得半导体层上更多的部分被导体化，从而在该薄膜晶体管10的后续制作过程中，防止导体化层410断开，导致薄膜制作所得的薄膜晶体管10无法正常使用，且通过此种设置实现该薄膜晶体管10的有源层400的宽度L并不受限于栅极600的宽度H，有源层400的宽度可以制作得较小，从而较为显著地增大开态电流，且工艺简单、容易实现、易于工业化生产。
根据本发明的实施例，减薄区域321的个数也可以为多个。例如，在栅极600两侧的第二子缓冲层320均具有减薄区域321(结构示意图参照图5)。由此，减薄区域321更多，可以使得该薄膜晶体管10的有源层400的宽度L进一步不受限于栅极600的宽度H，有源层400的宽度可以制作得更小，从而进一步增大开态电流。
根据本发明的实施例，减薄区域321的具体减薄的位置不受特别限制，其既可以是在所述第二子缓冲层320远离衬底100的表面进行减薄；也可以是在靠近衬底100的表面进行减薄；还可以是在第二子缓冲层320远离衬底100的表面和靠近衬底100的表面均进行减薄。在本发明的一些实施例中，在第二子缓冲层320远离第一子缓冲层310的表面上形成凹槽，所述第二子缓冲层321在所述凹槽底部构成所述减薄区域321；(结构示意图参照图3至图5)；也可以是在第二子缓冲层320靠近第一子缓冲层310的表面上形成凹槽，所述第二子缓冲层321在所述凹槽顶部构成所述减薄区域321(结构示意图参照图6)。以上两种减薄区域321均可以实现使得该薄膜晶体管10的有源层400的宽度L进一步不受限于栅极600的宽度H，有源层400的宽度可以制作得更小，可以进一步小于该薄膜晶体管10的栅极600的宽度，从而进一步增大开态电流，但相对于图6中所示出的减薄区域321，所述的第二子缓冲层321在所述凹槽底部构成的所述减薄区域321(也就是图3至图5中所示出的减薄区域321)，工艺上更为简单、也较容易实现，更加易于工业化生产。
根据本发明的实施例，参照图7，该薄膜晶体管10还包括：遮光层200，所述遮光层200设置在所述衬底100与所述缓冲层300之间，且所述遮光层200在所述衬底100上的正投影覆盖所述有源层400在所述衬底100上的正投影，且所述遮光层200在所述衬底100上的正投影的面积小于所述栅极600在所述衬底100上的正投影的面积。由此，由于该薄膜晶体管10的有源层400的宽度L不受限于栅极600的宽度H，有源层400的宽度可以制作得更小，因此，该薄膜晶体管10的遮光层200仅遮盖有源层400的即可，其在所述衬底100上的正投影的面积可以小于所述栅极600在所述衬底100上的正投影的面积。
在本发明的另一个方面，本发明提供了一种制作前面所述的薄膜晶体管的方法。根据本发明的实施例，参照图8和图9a至9d，该方法包括以下步骤：
S10：在衬底100的表面上形成缓冲层300(结构示意图参照图9a)。
根据本发明的实施例，在衬底100的表面上形成缓冲层300的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
S20：在所述缓冲层300远离所述衬底100的表面上形成有源层400(结构示意图参照图9b)。
根据本发明的实施例，在所述缓冲层300远离所述衬底100的表面上形成有源层400的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
S30：在所述有源层400远离所述衬底100的表面上依次形成栅绝缘层500和栅极600，所述栅极600在所述衬底100上的正投影与所述栅绝缘层200在所述衬底600上的正投影部分重叠，且使形成的所述薄膜晶体管10的有源层400的宽度L小于所述栅极的宽度H，所述栅极600在所述衬底100上的正投影覆盖所述有源层400在所述衬底100上的正投影(结构示意图参照图9c)。
根据本发明的实施例，在所述有源层400远离所述衬底100的表面上形成栅绝缘层500的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
衬底衬底衬底有源层根据本发明的实施例，衬底形成栅极600的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
S40：形成层间绝缘层700和源极800、漏极900(结构示意图参照图9d)。
根据本发明的实施例，形成层间绝缘层700和源极800、漏极900的工艺均为常规形成层间绝缘层和源极、漏极的工艺，其工艺参数也均为常规工艺参数，在此不再过多赘述。
在本发明的另一些实施例中，参照图10和图11a至11h，进一步地，该方法包括以下步骤：
S100：在所述衬底100的表面上形成第一子缓冲层310，形成所述第一子缓冲层310的材料中含有载流子(结构示意图参照图11a)。
根据本发明的实施例，在所述衬底100的表面上形成第一子缓冲层310的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
S200：在所述第一子缓冲层310远离所述衬底100的表面上形成具有减薄区域321的第二子缓冲层320(结构示意图参照图11b)。
根据本发明的实施例，在所述第一子缓冲层310远离所述衬底100的表面上形成具有减薄区域321的第二子缓冲层320的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
在本发明的一些实施例中，形成所述第二子缓冲层320包括：在所述第一子缓冲层310远离所述衬底100的表面上形成第二子缓冲层320，在所述第二子缓冲层320远离所述衬底100的表面上形成凹槽，位于所述凹槽底部的所述第二子缓冲层320构成所述减薄区域321。由此，工艺简单、容易实现，更加易于工业化生产，可以实现使得该薄膜晶体管10的有源层400的宽度L进一步不受限于栅极600的宽度H，有源层400的宽度可以制作得更小，可以进一步小于该薄膜晶体管10的栅极600的宽度，从而进一步增大开态电流。
S300：在所述第二子缓冲层320远离所述衬底100的表面上形成半导体层399(结构示意图参照图11c)。
根据本发明的实施例，所述第二子缓冲层320远离所述衬底100的表面上形成包括有源层400和位于所述有源层400两侧的导体化层410的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，导体化层410可以是通过将半导体层进行导体化处理后形成的；所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述，导体化处理可以是高温退火处理，以使得第二子缓冲层320中的载流子流入半导体层，从而形成导体化层410。由此，制作工艺简单、方便，容易实现，易于工业化生产。
S400：对所述半导体层399进行退火处理，以便使所述第一子缓冲层310中的所述载流子通过所述第二子缓冲层320上的所述减薄区域321进入所述半导体层399(结构示意图参照图11d)。
根据本发明的实施例，由于在高温下进行退火处理，使得形成第一子缓冲层310的材料中的载流子(如氢离子等)通过第二子缓冲层320上的减薄区域321流入半导体层399，从而使得半导体层399部分导体化(如图11d至图11f中5所示出的结构)；且由于减薄区域321仍然具有一定的厚度，因此也不会有过多的载流子流入半导体层399而导致半导体层399完全导体化，影响薄膜晶体管的性能。
根据本发明的实施例，采用前面所述的减薄区域321的厚度，还可以实现在该薄膜晶体管后续的制作工艺中载流子不会继续流入半导体层399而使得半导体层399完全导体化。由于在退火处理过程中，退火处理的温度通常为360℃～400℃，因此，采用本发明中前面所述的减薄区域321的厚度，可以使得仅在此温度下才能实现载流子流入半导体层399，从而进一步避免了半导体层399的导体化程度过高，进而使得制作所得的薄膜晶体管的有源层的宽度并不受限于栅极的宽度，可以制作得较小，可以较为显著地增大开态电流的前提下，其他各方面的性能也较佳。
S500：在所述第二子缓冲层320和所述半导体层399远离所述衬底100的表面上依次形成绝缘层499和导电层599(结构示意图参照图11e)。
根据本发明的实施例，在所述半导体层399远离所述衬底100的表面上形成绝缘层499的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
根据本发明的实施例，形成导电层599的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。由此，制作工艺简单、方便，容易实现，易于工业化生产。
S600：通过一次构图工艺对所述导电层599和所述绝缘层499进行图案化处理，形成所述栅绝缘层500和所述栅极600(结构示意图参照图11f)。
根据本发明的实施例，所述构图工艺可以是通过在导电层599远离第一子缓冲层310的表面上涂布光刻胶、经过曝光、显影、干法刻蚀、光刻胶剥离等步骤进行的，其中各个步骤的具体工艺参数等均为常规构图工艺的工艺参数，在此不再过多赘述，从而形成所述栅绝缘层500和所述栅极600。由此，制作工艺简单、方便，容易实现，易于工业化生产。
S700：对未被所述栅绝缘层500覆盖的所述半导体层399进行导体化处理，得到有源层400和导体化层410(结构示意图参照图11g)。
根据本发明的实施例，对未被所述栅绝缘层500覆盖的所述半导体层399进行导体化处理的具体工艺可以是等离子体掺杂等，所采用的等离子体可以是H2等离子体、He等离子体、CF4等离子体或者O2等离子体等，进行等离子体掺杂的具体步骤、工艺条件、参数等，均为常规等离子体掺杂的步骤、工艺条件、参数，在此不再过多赘述。由此，得到有源层400和导体化层410，制作工艺简单、方便，容易实现，易于工业化生产。
S800：形成层间绝缘层700和源极800、漏极900(结构示意图参照图11h)。
根据本发明的实施例，步骤S400、步骤S500以及步骤S600的工艺条件、参数等，均与前面所述相同，在此不再过多赘述。
在本发明的再一些实施例中，参照图12和图13a至图13b，在所述衬底100的表面上形成所述缓冲层300之前，该方法进一步包括：
S50：在所述衬底100的表面上形成遮光层200(结构示意图参照图13a)。
根据本发明的实施例，该遮光层200在所述衬底100上的正投影覆盖所述有源层400在所述衬底100上的正投影，且所述遮光层200在所述衬底100上的正投影的面积小于所述栅极600在所述衬底100上的正投影的面积。
根据本发明的实施例，在所述衬底100的表面上形成遮光层200的工艺可以包括真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等，所述真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数均可以为常规真空蒸镀、化学气相沉积、旋涂，以及喷墨打印等的工艺参数，在此不再过多赘述。
在所述衬底100的表面上形成遮光层200以后(S50)，在步骤S10中，在衬底100的表面上形成缓冲层300，且缓冲层300覆盖遮光层200(结构示意图参照图13b)。在本实施例中，其他步骤、条件和参数等均与前面所述相同，在此不再过多赘述。
在本发明的又一个方面，本发明提供了一种显示基板。根据本发明的实施例，该显示基板包括前面所述的薄膜晶体管。由于前面所述的薄膜晶体管可以较为显著地增大开态电流，因此该显示基板的性能较佳。
根据本发明的实施例，该显示基板的形状、构造、制备工艺等均可以为常规显示基板的形状、构造、制作工艺，且本领域技术人员可以理解，除前面所述的薄膜晶体管以外，该显示基板还包括常规显示基板的结构和部件，其结构和部件之间的连接关系也均为常规显示基板中各结构和部件之间的连接关系，在此不再过多赘述。
在本发明的再一个方面，本发明提供了一种显示装置。根据本发明的实施例，该显示装置包括前面所述的显示基板。由于前面所述的显示基板的性能较佳，因此该显示装置的性能较佳，显示效果好。
根据本发明的实施例，该显示装置的形状、构造、制备工艺等均可以为常规显示装置的形状、构造、制作工艺，且本领域技术人员可以理解，除前面所述的显示基板以外，该显示装置还包括常规显示装置的结构和部件，其结构和部件之间的连接关系也均为常规显示装置中各结构和部件之间的连接关系，在此不再过多赘述。
根据本发明的实施例，该显示装置的种类不受特别限制，例如可以包括但不限于手机、平板电脑、可穿戴设备、游戏机等。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (12)

1.一种薄膜晶体管，其特征在于，包括：
衬底；
缓冲层，所述缓冲层设置在所述衬底的表面上；
有源层，所述有源层设置在所述缓冲层远离所述衬底的表面上；
栅绝缘层，所述栅绝缘层设置在所述有源层远离所述衬底的表面上；
栅极，所述栅极设置在所述栅绝缘层远离所述衬底的表面上，且所述栅极在所述衬底上的正投影与所述栅绝缘层在所述衬底上的正投影部分重叠；
其中，所述薄膜晶体管的有源层的宽度小于所述栅极的宽度，且所述栅极在所述衬底上的正投影覆盖所述有源层在所述衬底上的正投影，
所述有源层的两侧还具有导体化层，所述导体化层在所述衬底上的正投影与所述栅极在所述衬底上的正投影部分重叠，
所述缓冲层包括：
第一子缓冲层，所述第一子缓冲层设置在所述衬底的表面上，形成所述第一子缓冲层的材料中含有载流子；
第二子缓冲层，所述第二子缓冲层设置在所述第一子缓冲层远离所述衬底的表面上，且具有减薄区域，所述导体化层在所述衬底上的正投影覆盖所述减薄区域在所述衬底上的正投影，所述减薄区域在所述衬底上的正投影与所述栅极在所述衬底上的正投影至少部分重叠。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二子缓冲层远离所述第一子缓冲层的表面上具有凹槽，位于所述凹槽底部的所述第二子缓冲层构成所述减薄区域。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述减薄区域的厚度大于0且小于或等于100nm。
4.根据权利要求1所述的薄膜晶体管，其特征在于，形成所述第一子缓冲层的材料包括氮化硅。
5.根据权利要求1所述的薄膜晶体管，其特征在于，形成所述有源层的材料包括非晶铟镓锌氧化物。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述有源层的宽度为1μm～3μm。
7.根据权利要求1所述的薄膜晶体管，其特征在于，还包括：
遮光层，所述遮光层设置在所述衬底与所述缓冲层之间，所述遮光层在所述衬底上的正投影覆盖所述有源层在所述衬底上的正投影，且所述遮光层在所述衬底上的正投影的面积小于所述栅极在所述衬底上的正投影的面积。
8.一种制作权利要求1～7中任一项所述的薄膜晶体管的方法，其特征在于，包括：
在所述衬底的表面上形成第一子缓冲层，形成所述第一子缓冲层的材料中含有载流子；
在所述第一子缓冲层远离所述衬底的表面上形成具有减薄区域的第二子缓冲层；
在所述第二子缓冲层远离所述衬底的表面上形成半导体层；
对所述半导体层进行退火处理，以便使所述第一子缓冲层中的所述载流子通过所述第二子缓冲层上的所述减薄区域进入所述半导体层；
在所述第二子缓冲层和所述半导体层远离所述衬底的表面上依次形成绝缘层和导电层；
通过一次构图工艺对所述导电层和所述绝缘层进行图案化处理，形成所述栅绝缘层和所述栅极；
对未被所述栅绝缘层覆盖的所述半导体层进行导体化处理，得到有源层和导体化层。
9.根据权利要求8所述的方法，其特征在于，形成所述第二子缓冲层包括：
在所述第一子缓冲层远离所述衬底的表面上形成第二子缓冲层，在所述第二子缓冲层远离所述衬底的表面上形成凹槽，位于所述凹槽底部的所述第二子缓冲层构成所述减薄区域。
10.根据权利要求8或9所述的方法，其特征在于，在所述衬底的表面上形成所述缓冲层之前，进一步包括：
在所述衬底的表面上形成遮光层。
11.一种显示基板，其特征在于，包括权利要求1～7中任一项所述的薄膜晶体管。
12.一种显示装置，其特征在于，包括权利要求11所述的显示基板。
CN201811588559.5A 2018-12-25 2018-12-25 薄膜晶体管及其制作方法、显示基板和显示装置 Active CN109860305B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201811588559.5A CN109860305B (zh) 2018-12-25 2018-12-25 薄膜晶体管及其制作方法、显示基板和显示装置
US16/770,252 US11245042B2 (en) 2018-12-25 2019-11-07 Thin film transistor, fabricating method thereof, display substrate and display apparatus
PCT/CN2019/116180 WO2020134625A1 (en) 2018-12-25 2019-11-07 Thin film transistor, fabricating method thereof, display substrate and display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811588559.5A CN109860305B (zh) 2018-12-25 2018-12-25 薄膜晶体管及其制作方法、显示基板和显示装置

Publications (2)

Publication Number Publication Date
CN109860305A CN109860305A (zh) 2019-06-07
CN109860305B true CN109860305B (zh) 2020-11-06

Family

ID=66892422

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811588559.5A Active CN109860305B (zh) 2018-12-25 2018-12-25 薄膜晶体管及其制作方法、显示基板和显示装置

Country Status (3)

Country Link
US (1) US11245042B2 (zh)
CN (1) CN109860305B (zh)
WO (1) WO2020134625A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109860305B (zh) * 2018-12-25 2020-11-06 合肥鑫晟光电科技有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
CN110729357A (zh) * 2019-10-22 2020-01-24 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制造方法
CN111463267A (zh) * 2020-04-08 2020-07-28 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示装置
CN111897168A (zh) * 2020-08-21 2020-11-06 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN113054036A (zh) * 2021-03-15 2021-06-29 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示面板、显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW479151B (en) * 1996-10-16 2002-03-11 Seiko Epson Corp Substrate for liquid crystal device, the liquid crystal device and projection-type display
US6982194B2 (en) * 2001-03-27 2006-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101044489B1 (ko) * 2003-12-29 2011-06-27 엘지디스플레이 주식회사 대형 폭의 채널을 구비하는 폴리실리콘 액정표시소자 및그 제조방법
JP5485517B2 (ja) * 2008-03-17 2014-05-07 株式会社ジャパンディスプレイ 表示装置およびその製造方法
CN104681627B (zh) * 2015-03-10 2019-09-06 京东方科技集团股份有限公司 阵列基板、薄膜晶体管及制作方法、显示装置
CN105097948B (zh) * 2015-08-14 2018-12-21 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作方法、显示面板和装置
WO2018053707A1 (en) * 2016-09-21 2018-03-29 Boe Technology Group Co., Ltd. Thin film transistor, display substrate and display panel having the same, and fabricating method thereof
CN107331619A (zh) * 2017-06-28 2017-11-07 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示装置、曝光装置
CN109860305B (zh) * 2018-12-25 2020-11-06 合肥鑫晟光电科技有限公司 薄膜晶体管及其制作方法、显示基板和显示装置

Also Published As

Publication number Publication date
CN109860305A (zh) 2019-06-07
US20210249541A1 (en) 2021-08-12
WO2020134625A1 (en) 2020-07-02
US11245042B2 (en) 2022-02-08

Similar Documents

Publication Publication Date Title
CN109860305B (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
TWI385760B (zh) 製造陣列基板的方法
US9455324B2 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
KR101128333B1 (ko) 어레이 기판 및 이의 제조방법
US9716108B2 (en) Thin film transistor and fabrication method thereof, array substrate, and display device
US8278158B2 (en) Thin film transistor substrate, method of manufacturing the same, and display apparatus having the same
US10236388B2 (en) Dual gate oxide thin-film transistor and manufacturing method for the same
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
US20160172389A1 (en) Thin film transistor and manufacturing method thereof
US7674658B2 (en) Semiconductor device and manufacturing method thereof
WO2020228499A1 (zh) 晶体管器件及其制造方法、显示基板、显示装置
US10361261B2 (en) Manufacturing method of TFT substrate, TFT substrate, and OLED display panel
US20120080677A1 (en) Thin film transistor and manufacturing method thereof, thin film transistor array panel and manufacturing method thereof
US9425270B2 (en) Array substrate structure and contact structure
KR102224457B1 (ko) 표시장치와 그 제조 방법
CN114089571B (zh) 阵列基板及制作方法和显示面板
CN109148535B (zh) 阵列基板及其制造方法、显示面板
CN109037241B (zh) Ltps阵列基板及其制造方法、显示面板
CN108447916B (zh) 薄膜晶体管及其制备方法、阵列基板、显示装置
WO2021179330A1 (zh) 阵列基板及其制作方法
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
CN111029346A (zh) 一种显示面板及其制作方法及电子设备
US20190043897A1 (en) Method for fabricating array substrate, array substrate and display device
CN115588696A (zh) 一种薄膜晶体管、阵列基板及薄膜晶体管的制备方法
KR20120067108A (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant