JP2009059779A - 薄膜トランジスタ、その製造方法、及び表示装置 - Google Patents

Abstract

【課題】高性能化を実現でき、かつ信頼性の高い薄膜トランジスタを提供する。
【解決手段】本発明の一態様に係る薄膜トランジスタは、ゲート電極７と、ゲート電極７の下にゲート絶縁膜６を介して形成されたチャネル領域４ｃ、このチャネル領域４ｃを挟むソース領域４ａ及びドレイン領域４ｂを有する半導体層４と、ソース領域４ａ直上に形成されたソース側−導電薄膜５ａ、ドレイン領域４ｃ直上に形成されたドレイン側−導電薄膜５ｂを有する導電薄膜５とを備え、導電薄膜５のうちの少なくともドレイン側−導電薄膜５ｂは、チャネル領域４ｂ直上まで延在されている。
【選択図】図３

Description

本発明は、薄膜トランジスタ、及び薄膜トランジスタの製造方法に関する。さらに、この薄膜トランジスタが搭載された液晶表示装置、有機ＥＬ表示装置等の表示装置に関する。

液晶表示装置は、薄型パネルの一つであり低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタ等において広く用いられている。また、ＴＶ用途としても広く用いられ、従来のブラウン管に取って代わろうとしている。

近年の液晶表示装置の主流は、複数の信号線と複数の走査線が格子状に配置され、信号線と走査線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）が形成されたアクティブマトリクス型のものである。アクティブマトリクス型は、一般にパッシブマトリクス型より画質が優れており、液晶表示装置の他、有機ＥＬ表示装置等の表示装置においても主流となっている。

表示装置の用途や要求性能に応じて、ＴＦＴの構造や材料が適宜選択されている。ＴＦＴの構造としては、ボトムゲート型（逆スタガ型）やトップゲート型（スタガ型）等のＭＯＳ（Metal Oxide Semiconductor）構造が多く採用されている。ＴＦＴを構成する半導体膜としては、非晶質シリコン薄膜や多結晶シリコン（ポリシリコン）薄膜等がある。

チャネル活性層として多結晶シリコン薄膜を用いたＴＦＴは、電子移動度が高い。多結晶シリコン薄膜を活用することにより、アクティブマトリクス型の表示装置の飛躍的な高性能化が進んでいる。多結晶シリコン薄膜を用いたＴＦＴを表示装置周辺の回路形成に使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。

液晶表示装置において、画素ごとのスイッチング素子として多結晶シリコン薄膜を用いた場合には、その容量を小さくすることができるだけでなく、ドレイン側に接続されるストレージキャパシタの面積も縮小することができる。このため、高解像度で高開口率の液晶表示装置を実現することができる。

有機ＥＬ表示装置は、ＥＬ層を挟持する一対の電極間に電流を流すことによってＥＬ層を発光させる、いわゆる自発光型の表示装置である。このため、有機ＥＬ表示装置は、液晶表示装置に比してコントラストや視野角依存性、応答速度等の点において優れており、高性能表示装置として適用が拡大されている。

アクティブ型有機ＥＬ表示装置の画素内に配設された画素処理信号回路には、非晶質シリコン薄膜や多結晶シリコン薄膜を用いた半導体膜が適用される。多結晶シリコン薄膜を用いたＴＦＴは、電子移動度が高く、長時間電流を流した際に発生するトランジスタの閾電圧シフトの発生も小さいので、広く適用されている。また、多結晶シリコン薄膜を用いたＴＦＴは、画素信号処理回路を制御する周辺回路部にも適用することができる。

従来例に係るＴＦＴの構成について図１０を用いて説明する。図１０は、従来例に係るＬＴＰＳ（Low Temperature Poly Silicon）−ＴＦＴの切断部断面図であり、ソース領域及びドレイン領域が形成されているチャネル長方向に沿って切断した断面構造を示している。従来例に係るＴＦＴ８１８は、図１０に示すように、ガラス等の透明な絶縁基板からなる基板８１上に、下地膜８２が形成されている。下地膜８２の上には、ポリシリコンから成る多結晶半導体層（以下、「半導体層」とも云う）８４が島状に形成されている。この半導体層８４は、ソース領域８４ａ及びドレイン領域８４ｃ、及びこれらの領域間に配置されたチャネル領域８４ｂによって構成される。そして、この半導体層８４を覆うようにゲート絶縁膜８６が形成され、ゲート絶縁膜８６を介してチャネル領域８４ｂの対面にゲート電極８７が形成されている。

ゲート電極８７上には、このゲート電極８７及びゲート絶縁膜８６を覆うように、層間絶縁膜８８が形成されている。そして、層間絶縁膜８８及びゲート絶縁膜８６を貫通するコンタクトホール８９が、半導体層８４のソース領域８４ａ及びドレイン領域８４ｃ上に設けられている。ソース電極９０、ドレイン電極９１は、これらのコンタクトホール８９を介して半導体層８４のソース領域８４ａ及びドレイン領域８４ｃと電気的に接続されている。

従来例に係るＴＦＴ８１８のゲート電極８７に電圧が印加されると、半導体層８４のチャネル領域８４ｂでは、ゲート絶縁膜８６との境界付近に電荷層（反転層）が形成される。このとき、半導体層８４のソース領域８４ａ及びドレイン領域８４ｃ間に電位差が与えられると、反転層を介してソース領域８４ａ及びドレイン領域８４ｃ間に電流が流れる。なお、ｎ型ＴＦＴの場合、実際には反転層に形成された電子が電流の流れと逆方向に移動することによって電流が流れる。

特許文献１には、高い信頼性を達成するために、ゲート電極とＬＤＤ(Lightly Doped Drain)領域とをオーバーラップさせたゲートオーバーラップ構造を有するＴＦＴが提案されている。
特開２０００−２１６３９９号公報 図１

このような表示装置においては、更なる高精細化、若しくは周辺回路部にデータ処理回路やタイミングコントローラ、ＣＰＵを盛り込む高集積化に対する要望が高まっている。このため、極めて高い回路密度が必要となってきている。そして、このような要求を満足させるためには、高性能化を実現でき、かつ信頼性の高い薄膜トランジスタが必要となってきている。

本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、高性能化を実現でき、かつ信頼性の高い薄膜トランジスタを提供することである。

本発明に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極下にゲート絶縁膜を介して形成されたチャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域を有する半導体層と、前記ソース領域直上に形成されたソース側−導電薄膜、前記ドレイン領域直上に形成されたドレイン側−導電薄膜を有する導電薄膜とを備える。そして、前記導電薄膜のうちの少なくとも前記ドレイン側−導電薄膜は、前記チャネル領域直上まで延在されている。

本発明によれば、高性能化を実現でき、かつ信頼性の高い薄膜トランジスタを提供することができるという優れた効果を有する。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。

［実施形態１］
本実施形態１に係る表示装置は、スイッチング素子としてトップゲート型のＭＯＳ構造の薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型の表示装置である。ここでは、表示装置の一例として透過型の液晶表示装置について説明する。図１は、本実施形態１に係る液晶表示装置１００の構成を示す断面図であり、図２は、液晶表示装置１００の構成を示す平面図である。なお、説明の便宜上、図２においては対向基板等の図示を省略している。

液晶表示装置１００は、図１に示すように、液晶表示パネル１０１とバックライト１０２を備えている。液晶表示パネル１０１は、入力される表示信号に基づいて画像表示を行うように構成されている。バックライト１０２は、液晶表示パネル１０１の反視認側に配置されており、液晶表示パネル１０１を介して視認側へ光を照射するように構成されている。バックライト１０２は、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。

液晶表示パネル１０１は、図１及び図２に示すように、薄膜トランジスタアレイ基板（以下、「ＴＦＴアレイ基板」という）１０３、対向基板１０４、シール材１０５、液晶１０６、スペーサ１０７、ゲート線（走査線）１０８、ソース線（信号線）１０９、配向膜１１０、対向電極１１１、偏光板１１２、ゲートドライバＩＣ１１３、ソースドライバＩＣ１１４等を備えている。

ＴＦＴアレイ基板１０３には、図２に示すように、矩形状に形成された表示領域１１５と、この外側に枠状に形成された額縁領域１１６を有する。表示領域１１５には、複数のゲート線１０８と複数のソース線１０９が形成されている。ゲート線１０８は、図２中の横方向に延在し、縦方向に複数並設されている。ソース線１０９は、ゲート線１０８と絶縁層（不図示）を介して交差するように、図２中の縦方向に延在し、横方向に複数並設されている。

ゲート線１０８とソース線１０９の交差点付近には、マトリクス状に薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）１１８が設けられている。そして、隣接するゲート線１０８とソース線１０９とで囲まれた領域に、画素電極（不図示）が形成され、この領域が画素１１７として機能する。ＴＦＴ１１８を構成するゲート、ソース、及びドレインは、それぞれゲート線１０８、ソース線１０９及び画素電極に接続されている。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。この複数の画素１１７が形成されている領域が、表示領域１１５である。

液晶表示パネル１０１は、図１に示すように、互いに対向配置されるＴＦＴアレイ基板１０３及び対向基板１０４と、両基板を接着するシール材１０５とで囲まれる空間に、液晶１０６が封入されている。両基板の間は、スペーサ１０７によって、所定の間隔となるように維持されている。ＴＦＴアレイ基板１０３及び対向基板１０４としては、例えば、光透過性のあるガラス、ポリカーボネート、アクリル樹脂などの絶縁基板が用いられる。

ＴＦＴアレイ基板１０３において、上述した各電極及び配線等の上には配向膜１１０が形成されている。一方、対向基板１０４のＴＦＴアレイ基板１０３に対向する面には、カラーフィルタ（不図示）、ＢＭ（Black Matrix）（不図示）、対向電極１１１、配向膜１１０等が形成されている。また、ＴＦＴアレイ基板１０３及び対向基板１０４の外側の面にはそれぞれ、偏光板１１２が貼着されている。

ＴＦＴアレイ基板１０３の額縁領域１１６には、図２に示すように、ゲートドライバＩＣ１１３及びソースドライバＩＣ１１４が設けられている。ゲート線１０８は、表示領域１１５から額縁領域１１６まで延設されている。そして、ゲート線１０８は、ＴＦＴアレイ基板１０３の端部で、ゲートドライバＩＣ１１３に接続される。ソース線１０９も同様に表示領域１１５から額縁領域１１６まで延設されている。そして、ソース線１０９は、ＴＦＴアレイ基板１０３の端部で、ソースドライバＩＣ１１４と接続される。ゲートドライバＩＣ１１３の近傍には、第１の外部配線１１９が配設されている。また、ソースドライバＩＣ１１４の近傍には、第２の外部配線１２０が配設されている。第１の外部配線１１９、第２の外部配線１２０は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部からの各種信号は、第１の外部配線１１９を介してゲートドライバＩＣ１１３に、第２の外部配線１２０を介してソースドライバＩＣ１１４に供給される。ゲートドライバＩＣ１１３は、外部からの制御信号に基づいてゲート信号（走査信号）をゲート線１０８に供給する。このゲート信号によって、ゲート線１０８が順次選択されることになる。ソースドライバＩＣ１１４は、外部からの制御信号や表示データに基づいて、表示信号をソース線１０９に供給する。これにより、表示データに応じた表示電圧を各画素電極に供給することができる。

なお、ここでは、ゲートドライバＩＣ１１３とソースドライバＩＣ１１４は、ＣＯＧ（Chip On Glass）技術を用いて、ＴＦＴアレイ基板１０３上に直接実装したが、この構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）によりドライバＩＣをＴＦＴアレイ基板１０３に接続してもよい。

上記構成の液晶表示装置１００は、例えば以下のように駆動する。走査信号が、ゲートドライバＩＣ１１３から各ゲート線１０８に供給される。各走査信号によって、１つのゲート線１０８に接続されているすべてのＴＦＴ１１８が同時にオンとなる。一方、表示信号は、ソースドライバＩＣ１１４から各ソース線１０９に供給され、画素電極に表示信号に応じた電荷が蓄積される。表示信号が書き込まれた画素電極と対向電極１１１との電位差に応じて、画素電極と対向電極１１１間の液晶の配列が変化する。これにより、液晶表示パネル１０１を透過する光の透過量が変化する。このように、画素１１７毎に表示電圧を変えることによって、所望の画像を表示することができる。

次に、ＴＦＴアレイ基板１０３の詳細な構成について詳細に説明する。図３（ａ）は、ＴＦＴアレイ基板１０３上に形成されたＴＦＴ１１８近傍の構成を示す上面図である。また、図３（ｂ）は、図３（ａ）のIIIb-IIIb切断部断面図であり、ソース領域及びドレイン領域が形成されているチャネル長方向（図３（ａ）中のＸ方向）に沿って切断した断面構造を示している。ＴＦＴ１１８のチャネル活性層としては、結晶性シリコンである低温ポリシリコンを用いている。

ＴＦＴアレイ基板１０３は、図３に示すように、絶縁性基板１、下地膜２、能動素子として機能する半導体層たる多結晶半導体層４、導電薄膜５、ゲート絶縁膜６、ゲート電極７、第１層間絶縁層８、コンタクトホール９、ソース電極１０、ドレイン電極１１等を有している。

なお、説明の便宜上、図３（ａ）においては、多結晶半導体層４の形状を容易に観察することができるようにゲート絶縁膜６、第１層間絶縁層８、ソース電極１０、ドレイン電極１１の図示を省略し、コンタクトホール９の形成位置のみを記載した。また、多結晶半導体層４のテーパ部も図示を省略している。図３（ａ）中の多結晶半導体層４中の矢印２０は、電流の向きを示している。本実施形態１に係る表示装置においては、このＴＦＴ１１８が表示領域１１５内の画素１１７中に配置される。

絶縁性基板１は、ガラス基板や石英基板などの透過性を有する基板により構成することができる。絶縁性基板１上には、下地膜２が形成されている。下地膜２としては、例えば、透過性絶縁膜であるＳｉＮ膜やＳｉＯ_２膜を用いることができる。下地膜２の上には、島状の多結晶半導体層４が形成されている。

多結晶半導体層４は、図３（ｂ）に示すようにソース領域４ａ、ドレイン領域４ｃ、及びこれらに挟まれたチャネル領域４ｂから構成される。ソース領域４ａ及びドレイン領域４ｃは、不純物を含む導電性領域である。多結晶半導体層４は、端部がテーパ形状となっている。このため、多結晶半導体層４上に成膜されたゲート絶縁膜６が良好に被覆されている。従って、絶縁破壊等の不良を十分抑制することができ、ＴＦＴ１１８の信頼性の向上に寄与している。

ソース領域４ａ及びドレイン領域４ｃの直上層には、それぞれ導電薄膜５がチャネル幅方向（図３中のＹ方向）に亘って積層されている。ここで、ソース領域４ａの上層に形成される導電薄膜５をソース側−導電薄膜５ａとし、ドレイン領域４ｃの上層に形成される導電薄膜５をドレイン側−導電薄膜５ｂとする。これらの導電薄膜５は、例えば、Ｍｏを用い、２０ｎｍの膜厚とすることができる。

ドレイン側−導電薄膜５ｂは、本実施形態１においてはドレイン領域４ｃの直上のみならず、ドレイン領域４ｃと隣接するチャネル領域直上にまで延在されている。すなわち、ドレイン側−導電薄膜５ｂは、ゲート絶縁膜６を介してゲート電極７の一部領域と対向配置するように延在されている。

チャネル領域４ｂ上に形成されるドレイン側−導電薄膜５ｂのチャネル長方向（図３（ａ）中のＸ方向）の幅Ｗ１は、ゲート電極７の一部領域と対向配置するように調整する。ＴＦＴを小型化させる観点から、前記幅Ｗ１は１μｍ以下とすることが好ましい。また、ドレイン領域の端部で形成されるホットキャリアの低減効果をより効果的に発揮させる観点からは、０．５μｍ以上とすることが好ましい。より好ましい範囲は、０．７５μｍ以上、１μｍ以下である。

ソース領域４ａ及びドレイン領域４ｃに一様に電圧を印加する観点から、ソース側−導電薄膜５ａ及びドレイン側−導電薄膜５ｂは、チャネル幅方向（図３（ａ）中のＹ方向）に亘って形成することが好ましい。また、ドレイン側−導電薄膜５ｂのゲート電極７と対向する幅は、チャネル幅方向に亘って略一定に保つことが好ましい。さらに、ドレイン側−導電薄膜５ｂとソース側−導電薄膜５ａとの対向距離を略一定に保つことが好ましい。ドレイン側−導電薄膜５ｂは、ドレイン領域４ｃの全領域上に形成してもよいし、その一部領域に形成してもよい。本実施形態１においては、ドレイン領域４ｃのテーパ部を除く上層全領域に形成した（図３参照）。

ソース側−導電薄膜５ａは、本実施形態１においてはソース領域４ａの直上層の非テーパ部であって、テーパ部との境界端からチャネル幅方向（図３（ａ）中のＸ方向）に略３／４の幅で、チャネル幅方向（図３（ａ）中のＹ方向）に亘って形成されている。ソース側−導電薄膜５ａとドレイン側−導電薄膜５ｂとの対向距離は、略一定とした。これにより、チャネル幅方向に亘って均一な電圧をより効果的に印加することができる。

多結晶半導体層４及び導電薄膜５の上層には、これらと接し、かつ覆うように絶縁層であるゲート絶縁膜６が形成されている。ゲート絶縁膜６上には、チャネル領域４ｂと対向する位置にゲート電極７が形成されている。そして、ゲート絶縁膜６、ゲート電極７を覆うように第１層間絶縁膜８が形成されている。第１層間絶縁膜８、ゲート絶縁膜６には、第１層間絶縁膜８表面から、ソース側−導電薄膜５ａ及びドレイン側−導電薄膜５ｂまで貫通する第１コンタクトホール９がそれぞれ配設されている。そして、第１コンタクトホール９に第１電極が配設されている。第１電極のうち、導電薄膜５を介してそれぞれソース領域４ａと電気的に接続されるものがソース電極１０、ドレイン領域４ｃと電気的に接続されるものがドレイン電極１１として機能する。本実施形態１においては、ソース領域４ａ側、ドレイン領域４ｃ側にそれぞれコンタクトホールが１つ形成されている。

従来例に係るＴＦＴにおいては、図１０に示すように、ソース領域８４ａ及びドレイン８４ｃ領域上に導電薄膜が形成されていない。すなわち、ソース領域及びドレイン領域は、不純物を含む多結晶半導体層（例えば、高濃度のリンやボロンを打ち込んだ（ｎ＋層、ｐ＋層）の多結晶シリコン層）で形成されている。そのため、シート抵抗が数ｋΩと高い。その結果、高濃度不純物半導体層で電圧降下が発生するため、オン電流の低下が発生してしまう。

また、従来例に係るＴＦＴにおいては、長時間電流を流すと、ゲート電界によりドレイン領域８４ｃの端部で発生したホットキャリアが、ゲート絶縁膜中に注入して捕獲され、固定電荷を形成する場合がある。この場合、閾電圧シフト（Ｖｔｈシフト）が起こり、ＴＦＴの信頼性が低下してしまう。

本実施形態１に係るＴＦＴアレイ基板１０３によれば、ソース領域４ａ及びドレイン領域４ｃに低抵抗な導電薄膜５を積層している。導電薄膜５は、５〜５０Ω／□程度の低抵抗な材料から構成されている。このため、ソース配線から供給される電流は、ソース領域４ａ及びドレイン領域４ｃの直上に設けられたソース側−導電薄膜５ａ及びドレイン側−導電薄膜５ｂを流れる。その結果、ソース側−導電薄膜５ａ及びドレイン側−導電薄膜５ｂを含めたソース領域４ａ及びドレイン領域４ｃの抵抗を下げ、オン電流の低下を抑制することがでる。また、低抵抗な導電薄膜５を配設することにより、ホットキャリアをゲート絶縁膜に捕獲させずに、導電薄膜を介してドレイン電極に逃すことができる。すなわち、ゲート絶縁膜に固定電荷が形成されず、Ｖｔｈシフトが発生しない。その結果、信頼性の高いトランジスタを提供することができる。

次に、上記のように構成されたＴＦＴ１１８の製造方法について説明する。図４及び図５は、ＴＦＴ１１８の製造方法を説明するための製造工程図である。はじめに、図４（ａ）に示すように、絶縁性基板１上に下地膜２を形成する。本実施形態１においては、絶縁性基板１上にＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法により、ＳｉＮ膜２ａを成膜し、その上にＳｉＯ_２膜２ｂを成膜する。ＳｉＮ膜２ａの膜厚は、例えば、４０〜６０ｎｍ、ＳｉＯ_２膜２ｂの膜厚は例えば、１８０〜２２０ｎｍとすることができる。なお、下地膜２は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けたものであるので、上記膜構成、膜厚に限定されるものではなく、下地膜を設けなくてもよい。

次に、下地膜２の上層に非晶質半導体膜３をプラズマＣＶＤ法により形成する。本実施形態１においては、非晶質半導体膜３としてアモルファスシリコン（Ｓｉ）膜を用いた。アモルファスシリコン膜は、好ましくは３０〜１００ｎｍ、より好ましくは５０〜７０ｎｍの膜厚に成膜する（図４（ａ）参照）。これら下地膜２及び非晶質半導体膜３は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロン（Ｂ）などの汚染物質が各膜の界面に取り込まれることを防止することができる。

なお、非晶質半導体膜３の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体膜３の膜中に、多量に含有された水素を低減するためである。本実施形態１では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜３を成膜した基板を４５分間保持した。このような処理により、非晶質半導体膜３を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体膜３表面の荒れを抑制することが可能となる。以上の工程により、図４（ａ）に示す構成となる。

続いて、非晶質半導体膜３表面に形成された自然酸化膜をフッ酸などでエッチング除去する。その後、非晶質半導体膜３に対して窒素などのガスを吹き付けながら、図４（ｂ）に示すように、非晶質半導体膜３の上からレーザー光１２を照射する。レーザー光１２は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜３に照射される。本実施形態１では、レーザー光１２としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザーの第２高調波の代わりに、エキシマレーザーを用いることもできる。非晶質半導体膜３に窒素を吹き付けながらレーザー光照射を行うことにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施形態１においては、結晶表面の平均粗さＲａを３ｎｍ以下にまで小さくしている。非晶質半導体膜３にレーザー光を照射することにより、アモルファスシリコン膜を溶融、冷却、固化し、多結晶半導体層４が形成される。

多結晶半導体層４上に、感光性樹脂であるレジストをスピンコートによって塗布する。そしてこの塗布したレジストを露光、現像等、公知の写真製版法を行う。これにより、フォトレジストが所望の形状にパターニングされる。その後、多結晶半導体層４をエッチングし、フォトレジストパターンを除去する。これにより、多結晶半導体層４が所望の形状にパターニングされる。本実施形態１では、ＣＦ_４とＯ_２を混合したガスを用いたドライエッチング法により、多結晶半導体層４を島状に形成した。エッチングに用いられるガスにＯ_２が混合されているため、写真製版法によって形成したレジストを後退させながらエッチングすることが可能となる。従って、多結晶半導体層４は、端部にテーパ形状を有する構造とすることができる。以上の工程により、図５（ａ）に示す構成となる。

次いで、導電薄膜を成膜する。導電薄膜としては、Ｃｒ、Ｍｏ，Ｗ，Ｔｉ，Ｔａあるいはこれらを主成分とする合金膜等とすることができる。本実施形態１では、Ｍｏ膜をおよそ２０ｎｍの膜厚とし、ＤＣマグネトロンを用いたスパッタリング法により形成した。ここで、導電薄膜の膜厚を２０ｎｍとしたが、２５ｎｍ以下であればよい。導電薄膜の膜厚が２５ｎｍを超えると、その後の工程で行う不純物イオンドーピングの際にマスクとして機能してしまう。すなわち、導電薄膜の下層に位置する多結晶半導体層４に不純物イオンが十分に到達できず、導電薄膜５と多結晶半導体層４とのオーミック性コンタクトが得られなくなってしまう。

一方、導電薄膜の膜厚の下限は、特に限定されない。導電薄膜のシート抵抗は、多結晶半導体膜のシート抵抗（数ｋΩ／□）よりも二桁程度小さいので、導電薄膜が僅かにでも成膜されていればソース領域及びドレイン領域に所望の電圧を確実に印加することができる。但し、導電薄膜としてＭｏ、Ｗ若しくはＴｉ等を用いた場合、コンタクトホール形成時に用いられるドライエッチングのガス（例えば、ＣＦ_４／Ｏ_２やＣＨＦ_３／Ｏ_２／Ａｒガス）により導電薄膜が少なからずエッチングされてしまう。コンタクトホール底部の導電薄膜が除去されてしまうと、ソース領域及びドレイン領域に所望の電圧を確実に印加することができなくなってしまう。このため、導電薄膜の膜厚は、上記オーバーエッチングによる削れ量を見越した膜厚とする必要がある。かかる観点からエッチング選択性を考慮して、導電薄膜５の膜厚を１０ｎｍ以上とすることが好ましい。

続いて、導電薄膜５上に感光性樹脂であるレジストをスピンコート等により塗布し、塗布したレジストを露光・現像等の一連の写真製版法により所望の形状にパターニングする。続いて、導電薄膜５をエッチングし、フォトレジストパターンを除去する。一連の工程により、導電薄膜５が所望の形状にパターニングされる。本実施形態１においては、燐酸及び硝酸を混合した薬液を用いてウエットエッチング法により、導電薄膜５を図３に示す構成となるように加工した。

なお、多結晶半導体層４と導電薄膜５は、これらの上部にフォトマスクを配して、導電薄膜５の形成領域と非形成領域で露光量を異ならせた露光を行うことにより、１回の写真製版工程で形成することも可能である。例えば、公知のハーフトーンマスクを用いることができる。具体的には、所望の多結晶半導体層形状部分のフォトレジストをハーフ露光して膜厚を薄く形成し、所望の導電薄膜形状部分のフォトレジスト膜厚を厚く形成すればよい。このようなレジストパターンを用いて、まず、導電薄膜５及び多結晶半導体層４をパターニングする。そして、アッシング処理によって、フォトレジスト膜厚をあらかじめ薄く形成した部分のレジストを除去し、所望の導電薄膜形状部分のフォトレジストパターンのみを残存させる。残したフォトレジストパターンを用いて、再度導電薄膜５をパターニングすればよい。ハーフトーン技術に代えて、グレートーン技術（グレートーンマスク）を用いて１回の写真製版行程で形成してもよい。

次に、多結晶半導体層４及び導電薄膜５の上の基板表面全体を覆うようにゲート絶縁膜６を成膜する。ゲート絶縁膜６としては、ＳｉＮ膜、ＳｉＯ_２膜等が用いられる。本実施形態１では、ゲート絶縁膜６として、ＳｉＯ_２膜を用い、プラズマＣＶＤ法によって５０〜１２０ｎｍの膜厚に成膜した。また、多結晶半導体層４の表面平均粗さをＲａ≦３ｎｍとし、多結晶半導体層４パターンの端部をテーパ形状とした。従って、ゲート絶縁膜６の被覆性が高く、初期故障を大幅に低減することが可能となる。以上の工程により、図５（ｂ）に示す構成となる。

次に、ゲート電極７、配線（不図示）及びキャパシタ電極（不図示）を形成するための層を成膜する。この層は、Ｍｏ、Ｃｒ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜により構成することができる。本実施形態では、Ｍｏを膜厚２００〜４００ｎｍとして、ＤＣマグネトロンを用いたスパッタリング法により形成した。そして、公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極７、配線及びキャパシタ電極を形成する。本実施形態１では、ゲート電極７のエッチングは、燐酸と硝酸を混合した薬液を用いたウェットエッチング法により行った。これに代えて、ＳＦ_６とＯ_２を混合したガスを用いたドライエッチング法により行うことも可能である。

次に、形成したゲート電極７をマスクとして、多結晶半導体層４のソース・ドレイン領域に不純物元素を導入する。ここで導入する不純物元素としてＰ、Ａｓ，Ｂを用いることができる。Ｐ若しくはＡｓを導入すればＮＭＯＳを得ることができ、Ｂを導入すればＰＭＯＳを得ることができる。また、ゲート電極７の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴ１１８を同一基板上に作り分けることができる。ＰやＢの不純物元素の導入は、イオンドーピング法を用いて行った。以上の工程により、ゲート電極７、ソース領域４ａ、ドレイン領域４ｃが形成され、図５（ｃ）に示す構成となる。なお、トランジスタの信頼性向上のために、ＬＤＤ(Lightly Doped Drain)構造としてもよい。また、イオンドーピング法に代えて、イオン注入法を用いてもよい。

次に、ゲート電極７の上の基板表面全体を覆うように、第１の層間絶縁膜８を成膜する。本実施形態１では、シリコン酸化膜を膜厚５００〜１０００ｎｍとして、プラズマＣＶＤ法により第１の層間絶縁膜８を成膜した。シリコン酸化膜に代えてシリコン窒化膜を用いてもよい。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持した。これにより、多結晶半導体層４のソース・ドレイン領域に導入した不純物元素がさらに活性化する。以上の工程により、図５（ｄ）に示す構成となる。

次に、形成したゲート絶縁膜６及び第１の層間絶縁膜８を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、多結晶半導体層４のソース領域４ａ及びドレイン領域４ｃの上層に形成された導電薄膜５に到達するコンタクトホール９をそれぞれ形成する。つまり、コンタクトホール９では、ゲート絶縁膜６及び第１の層間絶縁膜８が除去され、導電薄膜５が露出している。本実施形態１では、コンタクトホール９のエッチングは、ＣＨＦ_３、Ｏ_２とＡｒの混合ガスを用いたドライエッチング法により行った。以上の工程により、図５（ｅ）に示す構成となる。

次に、ソース電極１０、ドレイン電極１１及び配線（不図示）を形成するための第１電極層を成膜する。第１電極層は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜であればよい。また、これらを積層させた多層構造としてもよい。本実施形態では、Ｍｏ／Ａｌ／Ｍｏの積層させた構造とし、膜厚はＡｌ膜が２００〜４００ｎｍ、Ａｌ下層及び上層のＭｏ膜が５０〜１５０ｎｍとした。これらは、ＤＣマグネトロンを用いたスパッタリング法により形成した。

次に、形成した第１電極層を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極１０、ドレイン電極１１及び配線（不図示）を形成する。本実施形態１では、これらを形成する手段として、ＳＦ_６とＯ_２の混合ガス及びＣｌ_２とＡｒの混合ガスを用いたドライエッチング法を用いた。以上の工程により、ソース領域４ａ上では、導電薄膜５に接続されるソース電極１０が、ドレイン領域４ｃ上では、導電薄膜５に接続されるドレイン電極１１が形成される。これにより、図５（ｆ）に示す構成となる。

これらの一連の工程を経ることで、ＴＦＴ１１８を製造することができる。続いて、ソース電極及びドレイン電極を覆うように、第２層間絶縁膜１５を成膜し、一連の写真製版工程によりパターニングした後にエッチング処理を行う（図６参照）。本実施形態１においては、ＳｉＮ膜をＣＶＤ法により、膜厚が２００〜３００ｎｍとなるように成膜した。また、第２層間絶縁膜１５の表面からは、ドレイン電極１１に到達する第２コンタクトホール１６を形成する。すなわち、第２コンタクトホール１６においては、第２層間絶縁膜１５が除去され、ドレイン電極１１が露出している。第２コンタクトホール１５のエッチングは、ＣＦ_４とＯ_２の混合ガスを用いたドライエッチング法により行った。

次いで、画素電極等を形成するための第２電極層を成膜する。第２電極層１７としては、ＩＴＯやＩＺＯなどの透明性を有する導電性の薄膜を用いる。本実施形態１においては、ＩＴＯをＤＣマグネトロンを用いたスパッタリング法により、膜厚が８０〜１２０ｎｍとなるように形成した。スパッタリングには、Ａｒガス、Ｏ_２ガス、Ｈ_２Ｏガスを混合したものを用いた。これにより、加工性が容易である非晶質性の透明性導電薄膜が得られる。

その後、形成した第２電極層を公知の写真製版法を用いて、所望の形状にパターニングし画素電極１８を形成した。エッチング工程は、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。そして、非晶質性透明導電薄膜を結晶化するためのアニールを実施する。画素電極１８は、コンタクトホールによってドレイン電極１１に接続される。以上の工程によりＴＦＴアレイ基板が形成される。

本実施形態１によれば、ＴＦＴのソース領域及びドレイン領域上に、それぞれ導電薄膜５が形成されている。低抵抗な導電薄膜５をソース領域４ａ及びドレイン領域４ｃとなる多結晶半導体層４の直上層に積層し、かつドレイン側−導電薄膜５ｂをゲート電極７の一部とゲート絶縁膜を介して対向配置させることにより、オン電流の低下を抑制することができる。すなわち、高性能なＴＦＴを提供することができる。また、ドレイン側−導電薄膜５ｂは、ドレイン領域４ｃと隣接するチャネル領域４ｂの直上層にまで延設されているので、ゲート電界によってドレイン領域４ｃ端部で発生するホットキャリアがゲート絶縁膜に注入、及び捕獲されることを防止することができる。すなわち、ホットキャリアをドレイン側−導電薄膜５ｂを介してドレイン電極に逃すことができる。その結果、閾電圧Ｖｔｈシフトを抑制し、信頼性の高いＴＦＴを提供することができる。

また、本実施形態１によれば、多結晶半導体層の端部をテーパ形状としているので、多結晶半導体層上に成膜するゲート絶縁膜が良好に被覆され、絶縁破壊などの不良を十分に抑制することができる。また、本実施形態１に係る多結晶半導体層４は、膜厚が３０〜１００ｎｍと非常に薄くてゲート絶縁膜／多結晶半導体層の選択比が小さいため、ゲート絶縁膜を除去する際に多結晶半導体層を安定的に残すことが難しかった。本実施形態によれば、導電薄膜５を積層しているので、この問題を改善することができる。

さらに、本実施形態１によれば、ソース領域４ａ及びドレイン領域４ｃのチャネル幅方向に亘って５〜５０Ω／□程度の低抵抗な導電薄膜５を積層しているので、ソース領域４ａ及びドレイン領域４ｃに供給される電圧をチャネル幅方向に対してほぼ一様にすることが可能となる。従って、チャネル幅の広いＴＦＴにおいても、第１コンタクトホール９をチャネル幅方向に均等に配置せずにＴＦＴの性能を維持しつつ、第１コンタクトホール９の個数を低減することが可能となる。

なお、本実施形態１においては、ソース側−導電薄膜５ａ及びドレイン側−導電薄膜５ｂが、チャネル幅方向（図３中のＹ方向）に亘って積層されている例について述べたが、これに限定されるものではない。例えば、チャネル幅方向に複数のブロックに分割されたソース側−導電薄膜５ａ若しくはドレイン側−導電薄膜５ｂを配設してもよい。但し、ホットキャリアを効果的に防止する観点からは、チャネル幅方向全域に亘ってチャネル領域直上にドレイン側−導電薄膜５ｂが延在される構成とすることが好ましい。また、ソース側−導電薄膜５ａとドレイン側−導電薄膜５ｂとの対向する辺の形状は略直線形状に限定されるものではない。また、ソース側−導電薄膜５ａとドレイン側−導電薄膜５ｂとの対向する辺の距離が略一定である例について述べたが、これに限定されるものではない。

また、ソース側−導電薄膜５ａ及びドレイン側−導電薄膜５ｂは、テーパ部に積層することもできる。さらに、テーパ部から延在される下地膜２上の一部にまで亘って被覆するように形成してもよい。また、本実施形態１においては、多結晶半導体層にテーパ部を有している例について述べたが、テーパ部は設けなくてもよい。

[実施形態２]
次に、上記実施形態とは異なる構造のＴＦＴの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。図７（ａ）は、本実施形態２に係るＴＦＴアレイ基板上に形成されたＴＦＴ２１８近傍の構成を示す上面図である。また、図７（ｂ）は、図７（ａ）のXIIIb-XIIIb切断部断面図であり、ソース領域及びドレイン領域が形成されているチャネル長方向（図７（ａ）中のＸ方向）に沿って切断した断面構造を示している。

本実施形態２に係るＴＦＴ２１８は、以下の点を除いて上記実施形態１のＴＦＴと同様の構成となっている。すなわち、上記実施形態１においては、ソース側−導電薄膜５ａが、ソース領域４ａの直上層の一部に配設されていたのに対し、本実施形態２においては、ソース側−導電薄膜２５ａが、ソース領域４ａの直上層のテーパ部を除く全領域に配設されている点が異なる(図７参照)。また、ソース側−導電薄膜２５ａは、ソース領域４ａの直上のみならず、ソース領域４ａと隣接するチャネル領域直上にまで延在されている点が異なる。すなわち、ソース側−導電薄膜２５ａは、ゲート絶縁膜６を介してゲート電極７の一部領域と対向配置するように延在されている。

チャネル領域４ｂ上に形成されるソース側−導電薄膜２５ａのチャネル長方向の幅Ｗ２は、ゲート電極７の一部領域と対向配置するように調整する。ＴＦＴを小型化させる観点からは、前記幅Ｗ２は、１μｍ以下とすることが好ましい。

本実施形態２に係るＴＦＴ１２８によれば、ドレイン側−導電薄膜２５ｂのみならず、ソース側−導電薄膜２５ａを、チャネル領域直上にまで延在させている。これにより、ソース領域４ａ及びドレイン領域４ｃ領域を流れる電流は、ソース側−導電薄膜５ａ及びドレイン側−導電薄膜５ｂを流れるようになる。その結果、ソース領域４ａ及びドレイン領域４ｃの抵抗をより効果的に下げ、トランジスタのオン電流の低下を抑制することがでる。すなわち、高性能なＴＦＴを提供することができる。

[実施形態３]
次に、上記実施形態１とは異なる構造のＴＦＴの一例について説明する。図８（ａ）は、本実施形態３に係るＴＦＴアレイ基板上に形成されたＴＦＴ３１８近傍の構成を示す上面図である。また、図８（ｂ）は、図８（ａ）のＩＸｂ−ＩＸｂ切断部断面図であり、ソース領域及びドレイン領域が形成されているチャネル長方向（図８（ａ）中のＸ方向）に沿って切断した断面構造を示している。

本実施形態３に係るＴＦＴ３１８は、以下の点を除いて上記実施形態１に係るＴＦＴ１１８と同様の構成となっている。すなわち、上記実施形態１において図６に示すように、第１層間絶縁膜８の表面から第１コンタクトホール９を介して、ソース領域４ａ上の導電薄膜５とソース電極１０が接続され、かつドレイン領域４ｃ上の導電薄膜５とドレイン電極１１が接続されている。また、ドレイン電極１１は、第２層間絶縁膜１５の表面に形成された第２コンタクトホール１６を介して、ドレイン電極１１と画素電極１７が接続されている。一方、本実施形態３においては、図８（ｂ）に示すように第２層間絶縁膜１５の表面からソース領域４ａの上層にある導電薄膜５まで貫通する導電薄膜接続用コンタクトホール４２と、第１層間絶縁膜８上に形成された第１電極層４１と接続される第１電極接続用コンタクトホール４３を備えている。

従来、ソース領域、ドレイン領域と画素電極とは、画素電極が透明導電性酸化膜であるために、これらを直接コンタクトさせて良好なコンタクト抵抗を得ることは困難であった。これは、画素電極と多結晶半導体層との界面において、多結晶半導体層が酸化されて、界面に絶縁性の酸化物が形成されてしまうためである。

本実施形態３によれば、多結晶半導体層４上に導電性薄膜を形成しているため、画素電極と導電薄膜を、直接コンタクトホールを介して接続した場合においても、良好なコンタクト抵抗を得ることができる。

上記従来例においては、画素電極は、金属性の導電膜であるソース・ドレイン電極を介してコンタクトさせていた。このため、以下のような工程により製造していた。すなわち、まず、第１層間絶縁膜を形成した後にコンタクトホールを形成して、ソース電極及びドレイン電極を形成する。次いで、ソース電極及びドレイン電極の上層に第２層間絶縁膜を形成し、画素電極とドレイン電極を接続するためのコンタクトホールを接続する、という工程により製造していた。

本実施形態３によれば、第１層間絶縁膜と第２層間絶縁膜を形成した後に、コンタクトホールを同時にパターニングして、配線間を画素電極に用いる透明性導電膜で接続することが可能となる。その結果、写真製版工程数を削減することが可能となり、生産性を向上させることができる。

[実施形態４]
図９（ａ）は、本実施形態４に係るＴＦＴアレイ基板上に形成されたＴＦＴ４１８近傍の構成を示す上面図である。また、図９（ｂ）は、図９（ａ）のＸｂ−Ｘｂ切断部断面図であり、ソース領域及びドレイン領域が形成されているチャネル長方向（図９（ａ）中のＸ方向）に沿って切断した断面構造を示している。

本実施形態４に係るＴＦＴ４１８は、以下の点を除いて上記実施形態１に係るＴＦＴ１１８と同様の構成となっている。すなわち、上記実施形態１においては、ソース領域４ａ及びドレイン領域４ｃのチャネル長方向の幅が一定であったのに対し、本実施形態４においては、ソース領域４４ａ及びドレイン領域４４ｃのチャネル長方向の幅が場所により異なる。具体的には、ソース領域４４ａ及びドレイン領域４４ｃにおいて、コンタクトホール９の形成領域近傍Ａ１のチャネル長方向の寸法よりも、コンタクトホールの形成領域非近傍Ａ２のチャネル長方向の寸法を小さく構成した。これに合せて、ソース領域４４ａの直上層に形成するソース側−導電薄膜４５ａも同様に、コンタクトホール９の形成領域近傍Ａ１のチャネル長方向の寸法Ｄ１よりも、コンタクトホールの形成領域非近傍Ａ２のチャネル長方向の寸法Ｄ２を小さくした。ドレイン領域４４ｃ及びチャネル領域４４ｂの一部の領域に形成されるドレイン側−導電薄膜４５ｂにおいても、ドレイン領域４４ｃの形状に合わせて、ソース側−導電薄膜４５ａと同様に形成した。

本実施形態４に係るＴＦＴ４１８によれば、ソース領域４４ａ及びドレイン領域４４ｃのチャネル幅方向に亘って低抵抗な導電薄膜５を積層している。導電薄膜は、５〜５０Ω／□程度の低抵抗な材料から構成されているため、ソース領域４４ａ及びドレイン領域４４ｃに供給される電圧をチャネル幅方向に対してほぼ一様にすることが可能となる。従って、チャネル幅の広いＴＦＴにおいても、第１コンタクトホール９をチャネル幅方向に均等に配置せずにＴＦＴの性能を維持しつつ、第１コンタクトホール９の個数を低減することができる。

このため、第１コンタクトホールのレイアウト領域の占める面積を縮小することができる。具体的には、図９（ａ）に示すように、ソース領域４４ａにおいて、第１コンタクトホール９の形成領域非近傍Ａ２のチャネル長方向の寸法Ｄ４を、第１コンタクトホール９の形成領域近傍Ａ１のチャネル長方向の寸法Ｄ３よりも小さくすることができる。ドレイン領域４４ｃにおいても同様である。また、ソース側−導電薄膜４５ａの場合には、第１コンタクトホール９の形成領域非近傍Ａ２のチャネル長方向の寸法Ｄ２を、第１コンタクトホール９の形成領域近傍Ａ１のチャネル長方向の寸法Ｄ１よりも小さくすることができる。その結果、周辺回路の集積化を達成し、狭額縁化、表示領域の高開口率化、高解像度化に寄与することが可能となる

なお、導電薄膜は、多結晶半導体層の上層のみならず、多結晶半導体層の側壁部、及び多結晶半導体層の近傍に亘る絶縁基板１上に一体的に形成してもよい。例えば、ソース領域及びドレイン領域をそれぞれチャネル長方向の寸法を全領域においてＤ４とし、コンタクトホール９の形成領域非近傍Ａ２においては、導電薄膜は多結晶半導体層の上層にのみ形成する。そして、コンタクトホール９の形成領域近傍Ａ１においては、多結晶半導体層の側壁部、及び多結晶半導体層の近傍に亘って導電薄膜を形成する構成とすることもできる。コンタクトホールは、多結晶半導体層と導電薄膜が積層されていない非積層領域に形成することも可能である。導電薄膜を設けることにより、設計自由度を高めることができる。

本発明に係るＴＦＴを、有機ＥＬ表示装置等に搭載することも可能である。典型的な有機ＥＬ表示装置の場合、ＴＦＴ１１８のドレイン電極１１上にコンタクトホールを有する平坦化膜が設けられる。そして、アノード電極が平坦化膜上に形成され、コンタクトホールを介してドレイン電極と接続する。本発明においては、能動素子として使用する半導体層として、特に多結晶シリコン薄膜に好適に用いることができるが、これに限定されるものではない。

実施形態１に係る液晶表示装置の構成を示す断面図。 実施形態１に係る液晶表示装置の構成を示す平面図。 （ａ）は、実施形態１に係るＴＦＴ近傍の構成を示す上面図。（ｂ）は、（ａ）のIIIb-IIIb切断部断面図。 （ａ）及び（ｂ）は、実施形態１に係るＴＦＴの製造工程図。 (ａ)〜（ｅ）は、実施形態１に係るＴＦＴの製造工程図。 実施形態１に係るＴＦＴアレイ基板の構成を示す断面図。 （ａ）は、実施形態２に係るＴＦＴ近傍の構成を示す上面図。（ｂ）は、（ａ）のVIIb-VIIb切断部断面図。 （ａ）は、実施形態３に係るＴＦＴ近傍の構成を示す上面図。（ｂ）は、（ａ）のVIIIb-VIIIb切断部断面図。 （ａ）は、実施形態４に係るＴＦＴ近傍の構成を示す上面図。（ｂ）は、（ａ）のIXb-IXb切断部断面図。 従来例に係るＴＦＴ近傍の構成を示す断面図。

符号の説明

１ 絶縁性基板
２ 下地膜
３ 非晶質半導体膜
４、４４ 多結晶半導体層
４ａ、４４ａ ソース領域
４ｂ、４４ｂ チャネル領域
４ｃ、４４ｃ ドレイン領域
５，２５，３５，４５ 導電薄膜
５ａ、２５ａ、３５ａ、４５ａ ソース側−導電薄膜
５ｂ、２５ｂ、３５ｂ、４５ｂ ドレイン側−導電薄膜
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁層
９ コンタクトホール
１０ ソース電極
１１ ドレイン電極
１２ レーザー光
１５ 第２層間絶縁膜
１６ 第２コンタクトホール
１７ 第２電極層
１８ 画素電極
４２ 導電薄膜接続用コンタクトホール
４３ 電極接続用コンタクトホール
１００ 液晶表示装置
１０１ 液晶表示パネル
１０２ バックライト
１０３ アレイ基板
１０４ 対向基板
１０５ シール材
１０６ 液晶
１０７ スペーサ
１０８ ゲート線
１０９ ソース線
１１０ 配向膜
１１１ 対向電極
１１２ 偏光板
１１５ 表示領域
１１６ 額縁領域
１１７ 画素
１１８，２１８，３１８，４１８ ＴＦＴ
１１９ 第１の外部配線
１２０ 第２の外部配線

Claims (10)

1. ゲート電極と、
   前記ゲート電極下にゲート絶縁膜を介して形成されたチャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域を有する半導体層と、
   前記ソース領域直上に形成されたソース側−導電薄膜、前記ドレイン領域直上に形成されたドレイン側−導電薄膜を有する導電薄膜とを備え、
   前記導電薄膜のうちの少なくとも前記ドレイン側−導電薄膜は、前記チャネル領域直上まで延在されている薄膜トランジスタ。
2. 前記ソース側−導電薄膜は、前記チャネル領域直上まで延在されていることを特徴とする請求項1に記載の薄膜トランジスタ。
3. 前記ドレイン側−導電薄膜、及び前記ソース側−導電薄膜は、前記チャネル領域直上に形成されるチャネル長方向の幅を１μｍ以下とすることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
4. 前記ソース側−導電薄膜、及び前記ドレイン側−導電薄膜は、チャネル幅方向に亘って形成されていることを特徴とする請求項１、２、又は３に記載の薄膜トランジスタ。
5. 前記ソース側−導電薄膜と前記ドレイン側−導電薄膜との対向距離が、略一定であることを特徴とする請求項１〜４のいずれか1項に記載の薄膜トランジスタ。
6. 基板上にソース／ドレイン領域、及び前記ソース／ドレイン領域間に配置されたチャネル領域を有する半導体層を形成する工程と、
   前記ソース領域直上にソース側−導電薄膜を、前記ドレイン領域直上にドレイン側−導電薄膜を有する導電薄膜を形成する工程と、
   前記半導体層上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極層を形成する工程とを備え、
   前記導電薄膜のうちの少なくとも前記ドレイン側−導電薄膜を、前記チャネル領域直上まで延在するように形成する薄膜トランジスタの製造方法。
7. 前記半導体層及び前記導電薄膜上にフォトマスクを配して、前記導電薄膜の形成領域と非形成領域で露光量を異ならせた露光を行うことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
8. 前記フォトマスクとして、ハーフトーンマスク又はグレートーンマスクを用いることを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
9. 請求項１〜５のいずれか1項に記載の薄膜トランジスタが搭載された表示装置。
10. 基板上に形成され、ソース／ドレイン領域、及び前記ソース／ドレイン領域間に配置されたチャネル領域を有する半導体層と、
    前記ソース領域の直上に形成されたソース側−導電薄膜と、前記ドレイン領域の直上に形成されたドレイン側−導電薄膜を有する導電薄膜と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、
    前記ゲート電極及び前記ゲート絶縁膜を覆う第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された第１電極層と、
    前記第１電極層上に形成された第２層間絶縁膜と、
    前記第２層間絶縁膜上に形成され、導電薄膜接続用コンタクトホールを介して前記導電薄膜に接続されると共に、第１電極層接続用コンタクトホールを介して前記第１電極層に接続された第２電極層とを備え、
    前記導電薄膜のうちの少なくとも前記ドレイン側−導電薄膜は、前記チャネル領域直上まで延在されている表示装置。

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