JP2008263128A - 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 - Google Patents

Abstract

【課題】高信頼性で性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること
【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、基板１上に形成され、ソース／ドレイン領域３１ａ、及びチャネル領域３２ａを有し、ソース／ドレイン領域３１ａのチャネル幅方向の寸法がチャネル領域３２ａのチャネル幅よりも小さく形成された半導体層３ａと、半導体層３ａ上に形成されたゲート絶縁膜４ａと、ゲート絶縁膜４ａを介してチャネル領域３２ａの対面に配置されるゲート電極５と、ゲート電極５及びゲート絶縁膜４ａを覆う層間絶縁膜６と、層間絶縁膜６及びゲート絶縁膜４ａを貫通するコンタクトホール７ａ、７ｂを介してソース／ドレイン領域３１ａと接続するメタル電極８と、を備えるものである。
【選択図】 図２

Description

本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関する。

液晶や有機ＥＬを用いた表示装置では、ガラス基板等のアレイ基板上に形成された薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が、スイッチング素子等として使用されている。特に、低温ポリシリコンを半導体層として用いたＴＦＴ（ＬＴＰＳ−ＴＦＴ：低温ポリシリコンＴＦＴ）は、移動度が大きく、良好な半導体特性を有する。そのため、スイッチング素子のＴＦＴだけでなく、これらのスイッチング素子を動作させるための駆動回路素子としてもＴＦＴを使うことが可能となる。アレイ基板上に駆動回路を作りこむことで、駆動用のＩＣ（Integrated Circuit：集積回路）の実装が不要になるなどの利点がある。ＬＴＰＳ−ＴＦＴにより、製品の高信頼性、低コスト化などが図られるようになってきている。

図９及び図１０は、従来のＬＴＰＳ−ＴＦＴの構成を示す図である。図９は、従来のＬＴＰＳ−ＴＦＴの構造を示した上面図である。図１０（ａ）は、図９におけるＰ−Ｐ断面図であり、ソース／ドレイン領域が形成されているチャネル長方向（Ｘ方向）に沿って切断した断面構造を示している。また、図１０（ｂ）及び図１０（ｃ）は、図１０（ａ）と垂直なチャネル幅方向（Ｙ方向）に切断した断面図である。図１０（ｂ）は図９におけるＱ−Ｑ断面図であり、チャネル領域の断面構造を示している。図１０（ｃ）は図９におけるＲ−Ｒ断面図であり、ソース／ドレイン領域の断面構造を示している。なお、説明の便宜上のため、図９においてゲート電極は透明に記されている。

図９及び図１０において、ガラス等の透明な絶縁基板からなる基板１上には、下地膜２が形成される。そして、下地膜２上に、ポリシリコンから成る半導体層３が島状に形成されている。半導体層３は、ソース／ドレイン領域３１、及びこれらの領域間に配置されたチャネル領域３２によって構成される。半導体層３を覆うようにゲート絶縁膜４が形成され、ゲート絶縁膜４を介してチャネル領域３２の対面にゲート電極５が形成されている。

ゲート電極５を覆うように、層間絶縁膜６が形成される。層間絶縁膜６及びゲート絶縁膜４を貫通するコンタクトホール７ａ、７ｂが、半導体層３のソース／ドレイン領域３１上に設けられている。また、層間絶縁膜６を貫通するコンタクトホール７ｃがゲート電極５上に設けられている。回路を構成するメタル電極８は、これらのコンタクトホール７ａ、７ｂ、７ｃを介して半導体層３のソース／ドレイン領域３１、及びゲート電極５と電気的に接続される。メタル電極８を覆うように、さらにパッシベーション膜９が形成されている。

図１０において、半導体層３の断面は下部から上部にかけて幅が狭くなる台形状となっており、側壁面がゆるやかなテーパー状になっている（テーパー部３６）。すなわち、半導体層３には、所定の膜厚に形成された領域（通常膜厚部３５）の外周を囲むように、テーパー部３６が形成されている。テーパー部３６は、１０度程度の小さいテーパー角度となるように形成される。

このようなテーパー部３６では、通常膜厚部３５よりも薄い膜厚を有している。この膜厚差により、ソース／ドレイン領域３１において、テーパー部３６と通常膜厚部３５とでは導入される不純物濃度が異なる。その結果、半導体層３の通常膜厚部３５とテーパー部３６とでは異なる特性のトランジスタが形成されてしまう。すなわち、テーパー部３６では通常膜厚部３５よりも低い閾値電圧を持った寄生トランジスタとなる。

図９及び図１０に示すＬＴＰＳ−ＴＦＴのゲート電極５に電圧が印加されると、半導体層３のチャネル領域３２では、ゲート絶縁膜４との境界付近に電荷層（反転層）が形成される。このとき、半導体層３のソース／ドレイン領域３１間に電位差が与えられると、反転層を介してソース／ドレイン領域３１間に電流が流れる。なお、ｎ型ＴＦＴの場合、実際には反転層に形成された電子が電流の流れと逆方向に移動することによって、電流が流れる。

図１１は、従来のＬＴＰＳ−ＴＦＴのトランジスタＩＶ特性（ドレイン電流−ゲート電圧特性）を示したグラフである。上述したように、半導体層３のテーパー部３６ではメインの通常膜厚部３５よりも低いゲート電圧において先にオン状態となり、電流が流れ始める。そのため、ゲート電圧の低い領域でもテーパー部３６による寄生トランジスタの影響によってドレイン電流が立ち上がる。しかし、テーパー部３６のチャネル幅は狭いので、飽和領域ではテーパー部３６に流れるドレイン電流は通常膜厚部３５に比べて小さくなる。よって、飽和領域では通常膜厚部３５のＴＦＴ特性が支配的になる。

従って、図１１のように、ドレイン電流の上昇部に肩（ハンプ）が現れる。なお、図１１では、チャネル幅の値の異なる複数のグラフを示している。このように、従来のＬＴＰＳ−ＴＦＴのトランジスタＩＶ特性では、低電圧領域においてテーパー部３６による寄生トランジスタの影響を受けてしまい、ＴＦＴ特性が不安定になる（例えば、特許文献１〜３）。
特開２００２−３４３９７６号公報 特開２０００−３４９２９６号公報 特開平９−８３１４号公報

しかしながら、ハンプ特性回避のため、半導体層３の側壁面をゆるやかなテーパー状ではなく、垂直に近い角度で形成すると、次のような別の問題が発生する。半導体層３の上にはゲート絶縁膜４がＣＶＤ等により成膜されるが、側壁の部分においてゲート絶縁膜４の膜厚が薄くなってしまう。すなわち、ゲート電極５と半導体層３との間において絶縁耐圧の低下を招くことになり、ゲート絶縁膜４の耐圧性能を低下させる。

このように、トランジスタＩＶ特性におけるハンプ特性の回避と、ゲート絶縁膜４の絶縁耐圧性能向上とを両立させるのは、難しい問題となっている。特に、表示装置の駆動回路では、様々なチャネル幅寸法のＬＴＰＳ−ＴＦＴが必要となる。そのため、これらの問題を両立させることは非常に難しく、現状では、耐圧性能を犠牲にして、３０〜５０度の角度範囲内で半導体層３の側壁が形成されるように制御している。

本発明は、上記のような問題点を解決するためになされたものであり、高信頼性で性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを
目的とする。

本発明にかかる薄膜トランジスタアレイ基板は、基板上に形成され、ソース／ドレイン領域、及び前記ソース／ドレイン領域間に配置されたチャネル領域を有し、前記ソース／ドレイン領域のチャネル幅方向の寸法が前記チャネル領域のチャネル幅よりも小さく形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、前記ゲート電極及び前記ゲート絶縁膜を覆う層間絶縁膜と、前記層間絶縁膜及び前記ゲート絶縁膜を貫通するコンタクトホールを介して前記ソース／ドレイン領域と接続する電極と、を備えるものである。

本発明によれば、高信頼性で性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。

始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。

本発明に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。

基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。

外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。

画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じた電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。

更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。

偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。

次に、本実施の形態に係るＴＦＴ５０の構成について、図２及び図３を用いて詳細に説明する。図２は本実施の形態におけるＴＦＴ５０の構造を示した上面図である。図３（ａ）は、図２におけるＡ−Ａ断面図であり、ソース／ドレイン領域が形成されているチャネル長方向（Ｘ方向）に沿って切断した断面構造を示している。また、図３（ｂ）及び図３（ｃ）は、図３（ａ）と垂直なチャネル幅方向（Ｙ方向）に切断した断面図である。図３（ｂ）は図２におけるＢ−Ｂ断面図であり、チャネル領域の断面構造を示している。図３（ｃ）は図２におけるＣ−Ｃ断面図であり、ソース／ドレイン領域の断面構造を示している。

説明の便宜上のため、図２において、ゲート電極５の下に形成される半導体膜３ａの形状を容易に観察することができるように、ゲート電極５が透明に記されている。また、図２では、層間絶縁膜６はコンタクトホールのみが記載されており、メタル電極８及びパッシベーション膜９については記載されていない。なお、図２及び図３において、電流の向きを矢印で記している。本発明に係る表示装置においては、このＴＦＴ５０が表示領域４１内の画素４７中に配置される。

図２及び図３において、まず、ガラス等の透明な絶縁基板からなる基板１の上に下地膜２が設けられている。下地膜２は、例えばＳｉＯ_２やＳｉＮ等の無機絶縁膜により構成され、基板１上に形成される各素子への不純物拡散を防止する。

下地膜２の上には、半導体層３ａが設けられている。半導体層３ａは、ポリシリコン（多結晶シリコン）膜により形成される。半導体層３ａは、ソース／ドレイン領域３１ａ、及びチャネル領域３２ａを含み、これらの領域は図２及び図３に示すＸ方向に沿って配設される。ソース／ドレイン領域３１ａには不純物が導入されており、不純物の導入されていないチャネル領域３２ａがソース／ドレイン領域３１ａ間に配置されている。

本実施の形態の半導体層３ａはその形状に特徴を有しており、図２に示すように、十字型形状となっている。すなわち、Ｙ方向におけるソース／ドレイン領域３１ａの寸法が、チャネル領域３２ａの寸法より小さくなるように形成されている。よって、ソース／ドレイン領域３１ａのチャネル幅方向の寸法がチャネル領域３２ａのチャネル幅より小さく形成される。チャネル領域３２ａのＹ方向における断面は、図３（ｂ）に示すように、下部から上部にかけて幅が狭くなる台形状となっており、側壁面がゆるやかなテーパー状になっている（テーパー部３６）。すなわち、チャネル領域３２ａでは、Ｙ方向において、通常膜厚部３５の両端にテーパー部３６が設けられている。テーパー部３６では、通常膜厚部３５と接する部分において通常膜厚部３５と略同じ膜厚を有しており、通常膜厚部３５から離れるにつれ、膜厚が徐々に薄くなる。以下、テーパー部３６の側壁面、すなわちチャネル領域３２ａのチャネル幅方向と交差する側壁面を、第１側壁面２１と呼ぶ。テーパー部３６において、第１側壁面のテーパー角度は２０度以下が好ましく、ここでは１０〜２０度とする。

一方、ソース／ドレイン領域３１ａのＹ方向における断面は、図３（ｃ）に示すように、ほぼ矩形に近い形状となっており、側壁面はゆるやかなテーパー状となっていない。すなわち、ソース／ドレイン領域３１ａでは、Ｙ方向において、通常膜厚部３５の両端にはテーパー部３６が設けられていない。以下、ソース／ドレイン領域３１ａのＹ方向の側壁面、すなわちソース／ドレイン領域３１ａのチャネル幅方向と交差する側壁面を、第２側壁面２２と呼ぶ。第２側壁面２２は垂直形状（もしくは、垂直に近い急峻な形状）であることが好ましく、ここでは７５〜９０度とする。従って、第２側壁面２２は、第１側壁面とは異なるテーパー角度を有している。

また、Ｙ方向におけるソース／ドレイン領域３１ａの寸法は、前述のように、チャネル領域３２ａの寸法より小さくなるように形成される。より具体的には、チャネル領域３２ａの通常膜厚部３５よりも小さい寸法でソース／ドレイン領域３１ａが形成されている。よって、ソース／ドレイン領域３１ａ間には、チャネル領域３２ａのテーパー部３６は配置されず、チャネル領域３２ａの通常膜厚部３５のみが配置される。

なお、Ｘ方向における断面において、図３（ａ）に示すように、ソース／ドレイン領域３１ａの側壁面は、第１側壁面２１と同様なテーパー状になっており、端部にテーパー部３６が形成されている。すなわち、半導体層３ａの両端にテーパー部３６が形成されている。また、チャネル領域３２ａは、ソース／ドレイン領域３１ａ間に挟まれていない箇所において側壁面がＹ方向に沿って設けられ、その形状は第２側壁面２２と同様な垂直形状（もしくは、垂直に近い急峻な形状）となっている。

このような十字型形状の半導体層３ａ上に、ゲート絶縁膜４ａが設けられている。本実施の形態では、ゲート絶縁膜４ａは、半導体層３ａ周辺においてパターニングされた形状を有している。半導体層３ａの側壁面のうち、テーパー部３６の設けられた第１側壁面は、ゲート絶縁膜４ａに覆われている。一方、半導体層３ａの側壁面のうちテーパー部３６の設けられていない第２側壁面は、ゲート絶縁膜４ａが半導体層３ａと略同じ寸法でパターニングされているので、覆われていない。

ゲート絶縁膜４ａを介してチャネル領域３２ａの対面にゲート電極５が設けられている。そして、ゲート電極５、及びパターニングされた形状のゲート絶縁膜４ａを覆うように層間絶縁膜６が設けられている。層間絶縁膜６及びゲート絶縁膜４ａを貫通するコンタクトホール７ａ、７ｂが半導体層３ａのソース／ドレイン領域３１ａ上に形成されている。また、層間絶縁膜６を貫通するコンタクトホール７ｃがゲート電極５上に形成されている。

回路を構成するメタル電極８が、コンタクトホール７ａ、７ｂを介して半導体層３ａのソース／ドレイン領域３１ａと電気的に接続している。また、コンタクトホール７ｃを介して、メタル電極８がゲート電極５と電気的に接続している。メタル電極８と層間絶縁膜６とを覆うように、パッシベーション膜９が形成されている。

実際のＴＦＴ５０動作時には、ゲート電極５に電圧が印加されると、半導体層３ａのチャネル領域３２ａでは、ゲート絶縁膜４ａとの境界付近に電荷層（反転層）が形成される。そして、半導体層３ａのソース／ドレイン領域３１ａ間に電位差が与えられると、反転層を介してソース／ドレイン領域３１ａ間に電流が流れる。このとき、チャネル領域３２ａのうち、ソース／ドレイン領域３１ａ間に挟まれた通常膜厚部３５のみの反転層を介して電流が流れることとなる。すなわち、チャネル領域３２ａのテーパー部３６は、ソース／ドレイン領域３１ａ間に挟まれていないので、電流は流れない。従って、テーパー部３６による寄生トランジスタの影響を受けずに、良好なトランジスタＩＶ特性を得ることができる。

次に、本実施の形態におけるＴＦＴアレイ基板の製造方法について、図４〜図７を用いて詳細に説明する。図４は、基板１に絶縁膜２を堆積後、第１のフォトリソグラフィー工程により半導体層３をパターニングした工程を示すものである。図４（ａ）は本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図であり、図４（ｂ）は図４（ａ）のＤ−Ｄの断面図である。まず初めに、基板１上に、下地膜２を形成する。基板１には、ガラス基板や石英基板などの透過性を有する絶縁性基板を用いる。下地膜２として、ＳｉＯ_２やＳｉＮ等の無機絶縁膜をＣＶＤ（Chemical Vapor Deposition）法などにより成膜する。なお、この下地膜２は形成されない場合がある。

次に、下地膜２上に、非結晶シリコンをＣＶＤ法により基板１全面に成膜する。なお、近年は、下地膜２と非結晶シリコンとを連続成膜で行う場合が多い。非結晶シリコン成膜後、エキシマレーザアニールあるいはレーザアニール等により、非結晶シリコンを溶融、冷却、固化して、多結晶シリコン化する。これにより、多結晶シリコン膜が得られる。

そして、第１のフォトリソグラフィー工程により、多結晶シリコン膜上に、島状のレジストパターンを形成する。このレジストパターンをマスクとしてエッチングを行い、多結晶シリコン膜を島状にパターニングする。エッチングでは、ＣＦ_４とＯ_２の混合ガスを用いたドライエッチングを行う。ＣＦ_４やＳＦ_６等のフッ化ガスは、主にシリコンをエッチングガスであるが、Ｏ_２の流量を調整することでレジストパターンも同時にエッチングすることができる。シリコン表面をエッチングしながらレジストパターンを後退させることを、エッチング工程内において繰り返すことで、半導体層３の側壁面がテーパー角度約１０〜２０度のテーパー形状となる。レジストパターンを除去すると、図４に示すような、通常膜厚部３５の外周を囲むようにテーパー部３６が設けられた島状の半導体層３が形成される。

次に、図５を用いて、ゲート絶縁膜４の成膜から第２のフォトリソグラフィー工程に係る工程を述べる。図５（ａ）は、本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図である。図５（ｂ）は図５（ａ）のＥ−Ｅの断面図であり、チャネル長方向（Ｘ方向）に沿って切断した断面構造を示している。また、図５（ｃ）及び図５（ｄ）は、図５（ｂ）と垂直なチャネル幅方向（Ｙ方向）に切断した断面図である。図５（ｃ）は図５（ａ）におけるＦ−Ｆ断面図であり、図５（ｄ）はＧ−Ｇ断面図である。

半導体層３を覆うように、ゲート絶縁膜４を形成する。ゲート絶縁膜４として、膜厚５０〜１００ｎｍ程度のＳｉＯ_２膜やＳｉＮ膜を、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含むプラズマＣＶＤ等の方法により基板１全面に成膜する。半導体層３の通常膜厚部３５上とテーパー部３６上において、ゲート絶縁膜４が略同じ膜厚になるように、成膜条件等を調整することが望ましい。さらに、スパッタ法等を用いて、ゲート電極５となる導電膜５１をゲート絶縁膜４の上全面に成膜する。

その後、第２のフォトリソグラフィー工程により、ゲート電極５となる導電膜５１の上にレジストパターンを形成する。本実施の形態では、ハーフトーンマスク、グレイトーンマスク等の複数階調露光を用いてレジストのパターニングを行う。これらのマスクでは、ゲート電極５となる領域に遮光部１５、ソース／ドレイン領域３１ａとなる半導体層３の領域に中間露光部１６、それ以外の領域には露光部１７が設けられた、図８に示すようなパターンが形成されている。ハーフトーンマスクの中間露光部１６には、露光に用いる波長領域（通常３５０〜４５０ｎｍ）の光の透過量を減少させるような半透過膜が形成される。グレイトーンマスクの中間露光部１６には、光回折現象を利用しながら露光量を減少させるために、露光機の解像度以下のスリットパターンが設けられる。

このようなマスクを用いて、露光量を適宜調節しながら露光を行い、現像する。これにより、図５に示すような十字型形状のレジストパターン１０が形成される。中間露光部１６では露光部１７よりも少なく遮光部１５よりも多い露光量が照射されるため、ソース／ドレイン領域３１ａとなる半導体層３上には、膜厚の薄い薄膜部が形成される。また、ゲート電極５となる領域には、膜厚の厚い厚膜部が形成される。

次に、図６を用いて、ゲート電極５となる導電膜５１の第１のエッチングからレジストパターン１０のアッシングまでの工程を述べる。図６（ａ）は、本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図である。図５の時と同様に、図６（ｂ）は図６（ａ）のＨ−Ｈ断面図である。また、図６（ｃ）は図６（ａ）におけるＩ−Ｉ断面図であり、図６（ｄ）はＪ−Ｊ断面図である。

このレジストパターン１０を介して、ゲート電極５となる導電膜５１の第１のエッチングを行う。このとき、ゲート電極５となる導電膜５１の下に形成されているゲート絶縁膜４と半導体層３も、レジストパターン１０を介してエッチングする。エッチングには、ウェットエッチングもしくはドライエッチングを用いる。ここでは、半導体層３の側壁をゆるやかなテーパー形状にする必要はなく、垂直形状（もしくは、垂直に近い急峻な角度）にすることが望ましい。よって、オーバーエッチングが必要となり、下地膜２も若干エッチングされてしまうことがあるが、特に問題はない。これにより、レジストパターン１０に覆われていないゲート電極５となる導電膜５１、ゲート絶縁膜、及び半導体層３はエッチングにより除去される。そして、ゲート電極５となる導電膜５１が十字型形状にパターニングされるとともに、新たに側壁が設けられた十字型形状の半導体層３ａが形成される。すなわち、ソース／ドレイン領域３１ａとなる領域の少なくともテーパー部３６が除去され、新たな側壁面（第２側壁面）が急峻なテーパー角度で形成される。また、ゲート絶縁膜４もパターニングされ、十字型形状のゲート絶縁膜４ａとなる。ソース／ドレイン領域３１ａとなる領域では、Ｙ方向の幅が狭くなる。

続いて、レジストパターン１０をアッシングする。これにより、レジストパターン１０の薄膜部は除去される。また、レジストパターン１０の厚膜部は膜厚が薄くなり、図６のように、レジストパターン１１として残存する。実際のプロセスでは、レジストパターン１０の薄膜部を除去するのに必要なアッシング量の１．２倍強程度のアッシングを行う。そのため、レジストパターン１０の厚膜部は、このアッシングに耐えうるのに十分な薄膜部との膜厚差が必要である。従って、予め、第２のフォトリソグラフィー工程で膜厚と中間露光量等を調整しておく必要がある。

次に、図７を用いて、ゲート電極５となる導電膜５１の第２のエッチングから不純物導入に係る工程を述べる。図７（ａ）は、本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図である。図５及び図６の時と同様に、図７（ｂ）は図７（ａ）のＫ−Ｋ断面図である。また、図７（ｃ）は図７（ａ）におけるＬ−Ｌ断面図であり、図７（ｄ）はＭ−Ｍ断面図である。

レジストパターン１１を介して、ゲート電極５となる導電膜５１の第２のエッチングを行う。レジストパターン１１に覆われていない導電膜５１が除去され、半導体層３ａのソース／ドレイン領域３１ａとなる領域上のゲート絶縁膜４ａが露出する。これにより、ゲート電極５が形成される。

続いて、ゲート電極５及びこの上に形成されたレジストパターン１１をマスクとして、半導体層３ａに不純物を導入する。ｎ型ＬＴＰＳ−ＴＦＴにおいて、導入する不純物は、例えばリン（Ｐ）等のイオンである。ここでの導入方法は、質量分離を行うイオン注入、質量分離を行わないイオンドーピングのいずれの方法を用いてもよい。これにより、半導体層３ａに不純物が導入され、ソース／ドレイン領域３１ａが自己整合的に形成される。このとき、チャネル領域３２ａはレジストパターン１１に覆われているため、不純物が導入されない。なお、レジストパターン１１をさらにアッシングするか、ゲート電極５となるメタル層のエッチングの際にサイドエッチ量を大きくする等して、ＬＤＤ（Lightly Doped Drain）構造としてもよい。不純物導入後、レジストパターン１１を除去すると、図７に示す構成となる。

その後、ゲート電極５、及びゲート絶縁膜４ａを覆うように層間絶縁膜６を基板１全面に成膜する。ゲート電極５に接続するメタル電極８と、ゲート電極５とのクロス容量を小さくするため、層間絶縁膜６として、膜厚５００ｎｍ以上のＳｉＯ_２膜を形成することが望ましい。又は、ＳｉＯ_２膜とＳｉＮ膜の積層膜を５００ｎｍ以上の膜厚となるよう成膜してもよい。

さらに、第３のフォトリソグラフィー工程により層間絶縁膜６上にレジストパターンを形成し、このレジストパターンを介してドライエッチングを行う。これにより、層間絶縁膜６及びゲート絶縁膜４ａを貫通するコンタクトホール７ａ、７ｂが開口され、半導体層３ａのソース／ドレイン領域３１ａの一部が露出する。また、層間絶縁膜６を貫通するコンタクトホール７ｃが開口されゲート電極５の一部が露出する。

層間絶縁膜６上に、スパッタリング法等により、メタル電極８となるメタル膜を基板１全面に成膜する。メタル電極８となるメタル膜として、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａや、これらの金属を主成分とする合金膜を用いる。また、これらの金属を積層させた積層膜を、メタル電極８となるメタル膜として用いてもよい。例えば、膜厚５０〜１５０ｎｍのＭｏ膜の上に、膜厚２００〜４００ｎｍのＡｌ膜を形成し、さらにその上に膜厚５０〜１５０ｎｍのＭｏ膜を形成した積層膜を用いることができる。

その後、メタル電極８となるメタル膜の上に第４のフォトリソグラフィー工程によりレジストパターンを形成し、このレジストパターンを介してエッチングを行う。ここでは、ＳＦ_６とＯ_２の混合ガス、又はＣｌ_２とＡｒの混合ガスを用いてドライエッチングする。これにより、コンタクトホール７ａ、７ｂ、７ｃを介してソース／ドレイン領域３１ａ及びゲート電極５と接続するメタル電極８が形成される。

これらのメタル電極８を覆うようにパッシベーション膜９を基板１全面に成膜する。パッシベーション膜９には、例えばＳｉＮ膜を用いる。その後、ソース／ドレイン領域３１ａに導入した不純物を活性化させるため、４５０℃の窒素雰囲気中で１時間アニールを行う。そして、第５のフォトリソグラフィー工程により、パッシベーション膜９上にレジストパターンを形成する。このレジストパターンを介してパッシベーション膜９エッチングを行い、所望する領域を開口させる。例えば、ドレイン領域と接続するメタル電極８の表面の一部を露出させてスルーホールを形成する。

以上の工程を経て、本実施の形態に係るＴＦＴアレイ基板が完成する。なお、ｎ型ＴＦＴとｐ型ＴＦＴにより構成されるＣＭＯＳ構造のＬＴＰＳ−ＴＦＴを形成する場合は、ｐ型ＴＦＴ領域のゲート電極形成のための工程を追加する。ここでも、ｎ型ＴＦＴの形成と同様に、複数階調露光を用いて十字型形状の膜厚差を有するレジストパターンを形成する。そして、ｎ型ＴＦＴの形成と同様に、半導体層３ａ、ゲート絶縁膜４ａをエッチングによりパターニングしてから、レジストパターンをアッシングして、エッチングによりゲート電極５を形成する。その後、ｐ型不純物の導入を行う。

また、この後、表示装置となる場合には、必要に応じて以下のように画素電極が形成される。パッシベーション膜９の上に画素電極（不図示）を形成する。画素電極として、透明導電膜などを、スパッタリング法により基板１全面に成膜する。透明導電膜には、酸化インジウムを主成分とするＩＴＯ膜が一般的に用いられる。そして、写真製版、エッチング、レジスト除去の工程を経て、パッシベーション膜９に設けられたスルーホールを介してメタル電極８と接続する画素電極が形成される。

なお、液晶表示装置としてＬＴＰＳ―ＴＦＴを形成する場合、通常、半導体層３ａ及びゲート電極５と同層の対向電極、ゲート絶縁膜４ａと同層のキャパシタ膜により構成される蓄積容量素子を同時に形成している。この場合も、キャパシタ膜の耐圧が問題になることがある。そのため、半導体層３ａと同層の対向電極の側壁面を１０〜２０度程度のテーパー形状となるように形成することで、キャパシタ膜の耐圧の改善が可能である。

以上のように、本実施の形態では、チャネル幅方向に関して、チャネル領域３２ａの第１側壁面はゆるやかなテーパー状になっている。そして、チャネル領域３２ａの通常膜厚部３５よりも小さい寸法で、急峻なテーパー角度の第２側壁面を有するソース／ドレイン領域３１ａが形成されている。すなわち、ソース／ドレイン領域３１ａ間には、チャネル領域３２ａのテーパー部３６は配置されず、チャネル領域３２ａの通常膜厚部３５のみが配置される。これにより、チャネル領域３２ａのうち、ソース／ドレイン領域３１ａ間に挟まれた通常膜厚部３５のみの反転層を介して電流が流れることとなり、チャネル領域３２ａのテーパー部３６には電流が流れない。よって、トランジスタＩＶ特性におけるハンプの発生を回避することができ、ＴＦＴ特性を安定にすることができる。

また、チャネル領域３２ａの第１側壁面がゆるやかなテーパー状となっているので、均一な膜厚のゲート絶縁膜４ａを形成することができ、ゲート電極５とチャネル領域３２ａとの間の絶縁耐性性能を同時に向上することができる。従って、高信頼性で性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することが可能となる。なお、複数階調露光を用いることにより、半導体層３ａのソース／ドレイン領域３１ａの新たな側壁形成と、ゲート電極５形成とを、マスク枚数を増加させることなく同じフォトリソグラフィー工程によって行うことができ、生産性が向上する。

本実施の形態では、ＴＦＴアレイ基板を有するアクティブマトリクス型液晶表示装置について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。

なお、本実施の形態では、第２のフォトリソグラフィー工程において複数階調露光を用いる場合について例示的に説明をしたが、２回のフォトリソグラフィー工程に分割して行ってもよい。その場合は、何通りもの製造方法が考えられるが、一例として例えば、十字型形状のレジストパターンを一度フォトリソグラフィー工程で形成しておき、ゲート電極５となる導電膜５１、ゲート絶縁膜、及び半導体層３をエッチングする。これにより、ゲート電極５となる導電膜５１が十字型形状にパターニングされるとともに、新たに側壁が設けられた十字型形状の半導体層３ａ、十字型形状のゲート絶縁膜４ａを形成する。そして、再度フォトリソグラフィー工程により、ゲート電極５を形成する。このとき、前のフォトリソグラフィー工程でのパターンと、重ね合わせずれが生じてしまうことがある。例えば、フォトリソグラフィー工程の露光機としてステッパーを用いて、同一露光機により２回のフォトリソグラフィー工程を行うと、約±０．５μｍ以下の重ね合わせずれが発生する。従って、これらの重ね合わせずれを考慮したレイアウト設計が必要である。

以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。

本実施の形態に係るＴＦＴアレイ基板の構成を示す正面図である。 本実施の形態におけるＴＦＴの構造を示した上面図である。 本実施の形態におけるＴＦＴの構造を示した断面図である。 本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図及び断面図である。 本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図及び断面図である。 本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図及び断面図である。 本実施の形態に係るＴＦＴアレイ基板の一製造工程における上面図及び断面図である。 本実施の形態に係るＴＦＴアレイ基板の一製造工程において用いるマスクのパターンレイアウトを示した図である。 従来のＬＴＰＳ−ＴＦＴの構成を示した上面図である。 従来のＬＴＰＳ−ＴＦＴの構成を示した断面図である。 従来のＬＴＰＳ−ＴＦＴのトランジスタＩＶ特性を示したグラフである。

符号の説明

１ 基板、２ 下地膜、３、３ａ 半導体層、
４、４ａ ゲート絶縁膜、５ ゲート電極、６ 層間絶縁膜、
７ａ、７ｂ、７ｃ コンタクトホール、８ メタル電極、
９ パッシベーション膜、１０、１１ レジストパターン、
１５ 遮光部、１６ 中間露光部、１７ 露光部、
２１ 第１側壁面、２２ 第２側壁面、
３１、３１ａ ソース／ドレイン領域、３２、３２ａ チャネル領域、
３５ 通常膜厚部、３６ テーパー部、
４１ 表示領域、４２ 額縁領域、
４３ ゲート配線、４３ａ 共通配線、４４ ソース配線、
４５ 走査信号駆動回路、４６ 表示信号駆動回路、
４７ 画素、４８、４９ 外部配線、５０ ＴＦＴ、
５１ 導電膜

Claims (9)

1. 基板上に形成され、ソース／ドレイン領域、及び前記ソース／ドレイン領域間に配置されたチャネル領域を有し、前記ソース／ドレイン領域のチャネル幅方向の寸法が前記チャネル領域のチャネル幅よりも小さく形成された半導体層と、
   前記半導体層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、
   前記ゲート電極及び前記ゲート絶縁膜を覆う層間絶縁膜と、
   前記層間絶縁膜及び前記ゲート絶縁膜を貫通するコンタクトホールを介して前記ソース／ドレイン領域と接続する電極と、を備える薄膜トランジスタアレイ基板。
2. 前記チャネル領域のチャネル幅方向と交差する第１側壁面と、前記ソース／ドレイン領域のチャネル幅方向と交差する第２側壁面とは、異なるテーパー角度を有する請求項１に記載の薄膜トランジスタアレイ基板。
3. 前記第１側壁面は、テーパー角度１０度以上２０度以下のテーパー状に形成されていることを特徴とする請求項２に記載の薄膜トランジスタアレイ基板。
4. 前記第２側壁面は、テーパー角度７５度以上９０度未満に形成されていることを特徴とする請求項２、又は３に記載の薄膜トランジスタアレイ基板。
5. 請求項１乃至４のいずれかに記載の薄膜トランジスタアレイ基板を有する表示装置。
6. 基板上に、側壁面がテーパー状に形成されたテーパー部を有する島状の半導体層を形成する工程と、
   前記半導体層の上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜の上にゲート電極となる導電膜を形成し、前記半導体層の前記テーパー部のうち、ソース／ドレイン領域となる領域のチャネル長方向に沿ったテーパー部を除去して前記半導体層を変形する工程と、
   前記テーパー部が除去された前記半導体層に不純物を導入し、ソース／ドレイン領域、及びチャネル領域を形成する工程と、
   前記ゲート電極及び前記ゲート絶縁膜を覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜及び前記ゲート絶縁膜を貫通するコンタクトホールを介して、前記ソース／ドレイン領域と接続する電極を形成する工程と、を備える薄膜トランジスタアレイ基板の製造方法。
7. 前記半導体層を形成する工程では、側壁面をテーパー角度１０度以上２０度以下のテーパー状に形成することを特徴とする請求項６に記載の薄膜トランジスタアレイ基板の製造方法。
8. 前記半導体層を変形する工程では、前記ソース／ドレイン領域となる領域のチャネル長方向に沿ったテーパー部を除去して、テーパー角度７５度以上９０度未満の側壁面を形成することを特徴とする請求項６、又は７に記載の薄膜トランジスタアレイ基板の製造方法。
9. 前記半導体層を変形する工程は、
   前記ゲート絶縁膜の上に前記ゲート電極となる導電膜を成膜するステップと、
   複数階調露光を用いて膜厚差を有するレジストパターンを前記導電膜上に形成するステップと、
   前記膜厚差を有するレジストパターンを介して、前記ゲート電極となる導電膜、前記ゲート絶縁膜、及び前記半導体層をエッチングし、前記半導体層のソース／ドレイン領域となる領域のチャネル長方向に沿ったテーパー部を除去するステップと、
   前記膜厚差を有するレジストパターンをアッシングして、レジストパターンの薄膜部を除去するステップと、
   前記薄膜部が除去されたレジストパターンを介して、前記ゲート電極となる導電膜をエッチングし、前記ゲート電極を形成するステップと、を備える請求項６乃至８のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。

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