KR20090023109A - 박막 트랜지스터, 그 제조방법, 및 표시장치 - Google Patents

박막 트랜지스터, 그 제조방법, 및 표시장치 Download PDF

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KR20090023109A
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타쿠지 이마무라
토루 타케구치
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미쓰비시덴키 가부시키가이샤
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Abstract

고성능화를 실현할 수 있고, 신뢰성이 높은 박막 트랜지스터를 제공한다. 본 발명의 일 형태에 관련되는 박막 트랜지스터는, 게이트 전극(7)과, 게이트 전극(7) 아래에 게이트 절연막(6)을 사이에 두고 형성된 채널 영역(4c), 이 채널 영역(4c)을 사이에 두고 소스 영역(4a) 및 드레인 영역(4b)을 가지는 반도체층(4)과, 소스 영역(4a) 바로 위에 형성된 소스측-도전 박막(5a), 드레인 영역(4c) 바로 위에 형성된 드레인측-도전 박막(5b)을 가지는 도전 박막(5)을 구비하고, 도전 박막(5) 중 적어도 드레인측-도전 박막(5b)은, 채널 영역(4b) 바로 위까지 연장되어 있다.
트랜지스터, 소스, 드레인, 박막

Description

박막 트랜지스터, 그 제조방법, 및 표시장치{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREFOR, AND DISPLAY APPARATUS}
본 발명은 박막 트랜지스터, 및 박막 트랜지스터의 제조방법에 관한 것이다. 또한, 이 박막 트랜지스터가 탑재된 액정표시장치, 유기EL표시장치 등의 표시장치에 관한 것이다.
액정표시장치는, 초박형 패널의 하나이며 저소비 전력이나 소형 경량이라는 장점을 살려, PC(personal computer)나 휴대정보 단말기기의 모니터 등에 널리 이용되고 있다. 또한 TV용도로도 널리 사용되어, 종래의 브라운관을 대신하려고 하고 있다.
최근의 액정표시장치의 주류는, 복수의 신호선과 복수의 주사선이 격자상으로 배치되고, 신호선과 주사선으로 둘러싸인 화소영역 내에 스위칭 소자로서 박막 트랜지스터(이하, 「TFT」(Thin Film Transistor)라고도 한다)가 형성된 액티브 매트릭스(activematrix)형의 것이다. 액티브 매트릭스형은, 일반적으로 패시브 매트릭스(passivematrix)형보다 화질이 뛰어나, 액정표시장치 외에도, 유기EL표시장치 등의 표시장치에 있어서도 주류가 되었다.
표시장치의 용도나 요구 성능에 따라, TFT의 구조나 재료가 적절히 선택되고 있다. TFT의 구조로서는, 보텀 게이트(bottom gate)형(역 스태거형(staggered type))이나 톱 게이트(top gate)형(스태거형) 등의 MOS;(Metal Oxide Semiconductor) 구조가 많이 채용되고 있다. TFT를 구성하는 반도체막으로서는, 비정질 실리콘(silicone) 박막이나 다결정 실리콘(폴리실리콘(polycrystalline silicon)) 박막 등이 있다.
채널(channel) 활성층으로서 다결정 실리콘 박막을 사용한 TFT는 전자이동도가 높다. 다결정 실리콘 박막을 활용함으로써, 액티브 매트릭스형 표시장치의 비약적인 고성능화가 진행되고 있다. 다결정 실리콘 박막을 사용한 TFT를 표시장치 주변의 회로 형성에 사용함으로써, IC 및 IC 장착 기판의 사용을 줄일 수 있다. 이에 따라 표시장치의 구성을 간략화해서 소형화를 실현하고, 또한 신뢰성을 높일 수 있다.
액정표시장치에 있어서, 화소마다 스위칭소자로서 다결정 실리콘 박막을 사용했을 경우에는, 그 용량을 작게 할 수 있을 뿐만 아니라, 드레인측에 접속되는 스토리지 커패시터의 면적도 축소할 수 있다. 이에 따라, 고해상도 및 고개구율의 액정표시장치를 실현할 수 있다.
유기EL표시장치는, EL층을 끼우는 한 쌍의 전극 간에 전류를 흘려보냄으로써 EL층을 발광시키는, 소위 자발광형 표시장치다. 이 때문에, 유기EL표시장치는, 액정표시장치에 비해서 콘트라스트(contrast)나 시야각 의존성, 응답 속도 등의 점에 서 뛰어나, 고성능 표시장치로서 적용이 확대되고 있다.
액티브형 유기EL표시장치의 화소 내에 설치된 화소신호 처리회로에는, 비정질 실리콘 박막이나 다결정 실리콘 박막을 사용한 반도체막이 적용된다. 다결정 실리콘 박막을 사용한 TFT는, 전자이동도가 높고, 장시간 전류를 흘려보냈을 때에 발생하는 트랜지스터의 임계값전압 쉬프트(shift)의 발생도 작으므로, 널리 적용되고 있다. 또한 다결정 실리콘 박막을 사용한 TFT는, 화소신호 처리회로를 제어하는 주변 회로부에도 적용할 수 있다.
종래예에 관련되는 TFT의 구성에 대해서 도 10을 사용하여 설명한다. 도 10은, 종래예에 관련되는 LTPS(Low Temperature Poly Silicon)-TFT의 절단부 단면도이며, 소스(source) 영역 및 드레인(drain) 영역이 형성되어 있는 채널 길이 방향을 따라 절단한 단면구조를 나타내고 있다. 종래예에 관련되는 TFT(818)는, 도 10에 나타낸 바와 같이 유리(glass) 등의 투명한 절연 기판으로 이루어지는 기판(81) 위에, 하지막(82)이 형성되어 있다. 하지막(82) 위에는, 폴리실리콘으로 이루어진 다결정 반도체층(이하, 「반도체층」이라고도 한다)(84)이 섬모양으로 형성되어 있다. 이 반도체층(84)은, 소스 영역(84a) 및 드레인 영역(84c), 및 이들 영역 간에 배치된 채널 영역(84b)으로 구성된다. 그리고, 이 반도체층(84)을 덮도록 게이트(gate) 절연막(86)이 형성되고, 게이트 절연막(86)을 사이에 두고 채널 영역(84b)의 대면에 게이트 전극(87)이 형성되어 있다.
게이트 전극(87) 위에는, 이 게이트 전극(87) 및 게이트 절연막(86)을 덮도록, 층간 절연막(88)이 형성되어 있다. 그리고, 층간 절연막(88) 및 게이트 절연 막(86)을 관통하는 콘택홀(contact hall)(89)이, 반도체층(84)의 소스 영역(84a) 및 드레인 영역(84c) 위에 설치된다. 소스 전극(90), 드레인 전극(91)은, 이들 콘택홀(89)을 통해 반도체층(84)의 소스 영역(84a) 및 드레인 영역(84c)과 전기적으로 접속되어 있다.
종래예에 관련되는 TFT(818)의 게이트 전극(87)에 전압이 인가되면, 반도체층(84)의 채널 영역(84b)에서는, 게이트 절연막(86)과의 경계 부근에 전하층(반전층)이 형성된다. 이 때, 반도체층(84)의 소스 영역(84a) 및 드레인 영역(84c) 사이에 전위차가 주어지면, 반전층을 통해 소스 영역(84a) 및 드레인 영역(84c) 간에 전류가 흐른다. 이 때 n형 TFT의 경우, 실제로는 반전층에 형성된 전자가 전류의 흐름과 역방향으로 이동함으로써 전류가 흐른다.
특허문헌 1에는, 높은 신뢰성을 달성하기 위해 게이트 전극과 LDD(Lightly Doped Drain) 영역을 오버랩(0verlap) 시킨 게이트 오버랩 구조를 가지는 TFT가 제안되었다.
[특허문헌 1] 일본국 공개특허공보 특개 2000-216399호 도 1
이러한 표시장치에 있어서는, 더욱 고화질화, 혹은 주변 회로부에 데이터(data) 처리 회로나 타이밍 콘트롤러(timing controller), CPU를 포함하는 고집적화에 대한 요망이 높아지고 있다. 이 때문에, 매우 높은 회로 밀도가 필요해졌다. 그리고 이러한 요구를 만족시키기 위해서는, 고성능화를 실현할 수 있고, 신뢰성 높은 박막 트랜지스터가 필요해졌다.
본 발명은 상기 배경을 감안하여 이루어진 것이며, 그 목적으로 하는 점은 고성능화를 실현할 수 있고 신뢰성 높은 박막 트랜지스터를 제공하는 것이다.
본 발명에 따른 박막 트랜지스터는, 게이트 전극과, 상기 게이트 전극 아래에 게이트 절연막을 사이에 두고 형성된 채널 영역, 상기 채널 영역을 사이에 두고 소스 영역 및 드레인 영역을 가지는 반도체층과, 상기 소스 영역 바로 위에 형성된 소스측-도전 박막, 상기 드레인 영역 바로 위에 형성된 드레인측-도전 박막을 가지는 도전 박막을 구비한다. 그리고, 상기 도전 박막 중 적어도 상기 드레인측-도전 박막은, 상기 채널 영역 바로 위까지 연장되어 있다.
본 발명에 의하면, 고성능화를 실현할 수 있고, 신뢰성 높은 박막 트랜지스터를 제공할 수 있는 뛰어난 효과를 가진다.
이하, 본 발명을 적용한 실시예의 일례에 관하여 설명한다. 이 때 본 발명의 취지에 합치하는 한, 다른 실시예도 본 발명의 범주에 속할 수 있다는 것은 말할 필요도 없다.
[실시예 1]
본 실시예 1에 관련되는 표시장치는, 스위칭소자로서 톱 게이트형 MOS 구조의 박막 트랜지스터(TFT)를 가지는 액티브 매트릭스형의 표시장치다. 여기에서는, 표시장치의 일례로서 투과형 액정표시장치에 관하여 설명한다. 도 1은, 본 실시예 1에 관련되는 액정표시장치(100)의 구성을 나타내는 단면도이며, 도 2는, 액정표시장치(100)의 구성을 나타내는 평면도다. 여기에서 설명의 편의상, 도 2에서는 대향기판 등의 도시를 생략하고 있다.
액정표시장치(100)는, 도 1에 나타낸 바와 같이 액정표시패널(101)과 백라이트(back light)(102)를 구비하고 있다. 액정표시패널(101)은, 입력되는 표시 신호에 근거하여 화상표시를 하도록 구성되어 있다. 백라이트(102)는, 액정표시패널(101)의 반시인측에 배치되어 있고, 액정표시패널(101)을 통해 시인측에 빛을 조사하도록 구성되어 있다. 백라이트(102)는, 광원, 도광판, 반사 시트, 확산 시트, 프리즘 시트(prism sheet), 반사 편광 시트 등을 구비한 일반적인 구성의 것을 사용할 수 있다.
액정표시패널(101)은, 도 1 및 도 2에 나타낸 바와 같이, 박막 트랜지스터 어레이 기판(이하, 「TFT어레이 기판」이라고 한다)(103), 대향기판(104), 씰재(105), 액정(106), 스페이서(spacer)(107), 게이트선(주사선)(1O8), 소스선(신호 선)(109), 배향막(110), 대향전극(111), 편광판(112), 게이트 드라이버(gate driver)IC(113), 소스 드라이버IC(114) 등을 구비하고 있다.
TFT어레이 기판(103)에는, 도 2에 나타낸 바와 같이, 사각형 모양으로 형성된 표시 영역(115)과, 이 외측에 테두리 모양으로 형성된 프레임 영역(116)을 가진다. 표시 영역(115)에는, 복수의 게이트선(108)과 복수의 소스선(109)이 형성되어 있다. 게이트선(108)은, 도 2 중의 가로방향으로 연장하고, 세로방향으로 복수 나란하게 설치되어 있다. 소스선(109)은, 게이트선(108)과 절연층(도시 생략)을 통해 교차하도록, 도 2 중의 세로방향으로 연장하고, 가로방향으로 복수 나란하게 설치되어 있다.
게이트선(108)과 소스선(109)의 교차점 부근에는, 매트릭스 모양으로 박막 트랜지스터(Thin Film Transistor:TFT)(118)가 설치된다. 그리고, 인접하는 게이트선(108)과 소스선(109)으로 둘러싸인 영역에, 화소전극(도시 생략)이 형성되고, 이 영역이 화소(117)로서 기능한다. TFT(118)를 구성하는 게이트, 소스, 및 드레인은, 각각 게이트선(108), 소스선(109) 및 화소전극에 접속되어 있다. 화소전극은, 예를 들면 ITO(Indium Tin Oxide) 등의 투명도전성 박막으로 형성되어 있다. 이 복수의 화소(117)가 형성되어 있는 영역이, 표시 영역(115)이다.
액정표시패널(101)은, 도 1에 나타낸 바와 같이, 서로 대향 배치되는 TFT어레이 기판(103) 및 대향기판(104)과, 두 기판을 접착하는 씰재(105)로 둘러싸인 공간에, 액정(106)이 봉입되어 있다. 두 기판의 사이는, 스페이서(107)에 의해, 소정의 간격이 되도록 유지되어 있다. TFT 어레이(array) 기판(103) 및 대향기판(104) 으로서는, 예를 들면 광 투과성이 있는 유리, 폴리카보네이트(poly-carbonate), 아크릴(acryl)수지 등의 절연 기판을 사용할 수 있다.
TFT어레이 기판(103)에 있어서, 전술한 각 전극 및 배선 등 위에는 배향막(110)이 형성되어 있다. 한편, 대향기판(104)의 TFT어레이 기판(103)에 대향하는 면에는, 컬러필터(color filter)(도시 생략), BM(Black Matrix)(도시 생략), 대향전극(111), 배향막(110) 등이 형성되어 있다. 또한 TFT어레이 기판(103) 및 대향기판(104)의 외측의 면에는 각각, 편광판(112)이 점착되어 있다.
TFT어레이 기판(103)의 프레임 영역(116)에는, 도 2에 나타낸 바와 같이, 게이트 드라이버IC(113) 및 소스 드라이버IC(114)가 설치된다. 게이트선(108)은, 표시 영역(115)에서 프레임 영역(116)까지 연장하여 설치되어 있다. 그리고, 게이트선(108)은, TFT어레이 기판(103)의 단부에서, 게이트 드라이버IC(113)에 접속된다. 소스선(109)도 마찬가지로 표시 영역(115)에서 프레임 영역(116)까지 연장하여 설치되어 있다. 그리고, 소스선(109)은, TFT어레이 기판(103)의 단부에서, 소스 드라이버IC(114)과 접속된다. 게이트 드라이버IC(113)의 근방에는, 제1 외부배선(119)이 설치되어 있다. 또한 소스 드라이버IC(114)의 근방에는, 제2 외부배선(120)이 설치되어 있다. 제1 외부배선(119), 제2 외부배선(120)은, 예를 들면 FPC(Flexible Printed Circuit) 등의 배선기판이다.
외부로부터의 각종 신호는, 제1 외부배선(119)을 통해 게이트 드라이버IC(113)에, 제2 외부배선(120)을 통해 소스 드라이버IC(114)에 공급된다. 게이트 드라이버IC(113)는, 외부로부터의 제어신호에 근거하여 게이트 신호(주사 신호)를 게이트선(108)에 공급한다. 이 게이트 신호에 의해, 게이트선(108)이 순차 선택되게 된다. 소스 드라이버IC(114)는, 외부로부터의 제어신호나 표시 데이터에 근거하여 표시 신호를 소스선(109)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소전극에 공급할 수 있다.
또한, 여기에서는, 게이트 드라이버IC(113)와 소스 드라이버IC(114)는 COG(Chip On Glass) 기술을 사용하여, TFT어레이 기판(103) 위에 직접 설치했지만 이 구성에 한정되는 것이 아니다. 예를 들면 TCP(Tape Carrier Package)에 의해 드라이버IC를 TFT어레이 기판(103)에 접속해도 좋다.
상기 구성의 액정표시장치(100)는, 예를 들면 아래와 같이 구동한다. 주사 신호가, 게이트 드라이버IC(113)로부터 각 게이트선(108)에 공급된다. 각 주사 신호에 의해, 1개의 게이트선(108)에 접속되어 있는 모든 TFT(118)가 동시에 온(on)이 된다. 한편, 표시 신호는, 소스 드라이버IC(114)로부터 각 소스선(109)에 공급되어, 화소전극에 표시 신호에 따른 전하가 축적된다. 표시 신호가 기록된 화소전극과 대향전극(111)의 전위차에 따라, 화소전극과 대향전극(111) 사이의 액정의 배열이 변화한다. 이에 따라 액정표시패널(101)을 투과하는 빛의 투과량이 변화한다. 이렇게, 화소(117)마다 표시 전압을 변화시킴으로써, 원하는 화상을 표시할 수 있다.
다음에 TFT어레이 기판(103)의 상세한 구성에 대해서 상세하게 설명한다. 도 3a는, TFT어레이 기판(103) 위에 형성된 TFT(118) 근방의 구성을 나타내는 평면도다. 또한 도 3b는, 도 3a의 IIIb-IIIb 절단부 단면도이며, 소스 영역 및 드레인 영 역이 형성되어 있는 채널 길이 방향(도 3a 중의 X방향)을 따라 절단한 단면구조를 나타내고 있다. TFT(118)의 채널 활성층으로서는, 결정성 실리콘인 저온 폴리실리콘을 사용하고 있다.
TFT어레이 기판(103)은, 도 3에 나타낸 바와 같이, 절연성 기판(1), 하지막(2), 능동소자로서 기능하는 반도체층인 다결정 반도체층(4), 도전 박막(5), 게이트 절연막(6), 게이트 전극(7), 제1 층간 절연층(8), 콘택홀(9), 소스 전극(10), 드레인 전극(11) 등을 가지고 있다.
이 때, 설명의 편의상, 도 3a에서는, 다결정 반도체층(4)의 형상을 용이하게 관찰할 수 있도록 게이트 절연막(6), 제1 층간 절연층(8), 소스 전극(10), 드레인 전극(11)의 도시를 생략하고, 콘택홀(9)의 형성 위치만을 기재했다. 또한 다결정 반도체층(4)의 테이퍼(taper)부도 도시를 생략하고 있다. 도 3a의 다결정 반도체층(4) 중의 화살표(20)는, 전류의 방향을 나타내고 있다. 본 실시예 1에 관련되는 표시장치에 있어서는, 이 TFT(118)가 표시 영역(115) 내의 화소(117) 내에 배치된다.
절연성 기판(1)은, 유리기판이나 석영기판 등의 투과성을 가지는 기판으로 구성할 수 있다. 절연성 기판(1) 위에는, 하지막(2)이 형성되어 있다. 하지막(2)으로서는, 예를 들면 투과성 절연막인 SiN막이나 SiO2막을 사용할 수 있다. 하지막(2) 위에는, 섬 형상의 다결정 반도체층(4)이 형성되어 있다.
다결정 반도체층(4)은, 도 3b에 나타낸 바와 같이, 소스 영역(4a), 드레인 영역(4c), 및 이들 사이에 개재된 채널 영역(4b)으로 구성된다. 소스 영역(4a) 및 드레인 영역(4c)은, 불순물을 포함한 도전성 영역이다. 다결정 반도체층(4)은, 단부가 테이퍼 형상으로 되어 있다. 따라서, 다결정 반도체층(4) 위에 성막된 게이트 절연막(6)이 양호하게 피복되어 있다. 따라서, 절연 파괴 등의 불량을 충분히 억제할 수 있고, TFT(118)의 신뢰성의 향상에 기여하고 있다.
소스 영역(4a) 및 드레인 영역(4c)의 바로 위층에는, 각각 도전 박막(5)이 채널 폭 방향(도 3 중의 Y방향)을 걸쳐서 적층되어 있다. 여기에서, 소스 영역(4a)의 상층에 형성되는 도전 박막(5)을 소스측-도전 박막(5a)이라고 하고, 드레인 영역(4c)의 상층에 형성되는 도전 박막(5)을 드레인측-도전 박막(5b)이라고 한다. 이들 도전 박막(5)은, 예를 들면 Mo를 사용하고, 20nm의 막 두께로 할 수 있다.
드레인측-도전 박막(5b)은, 본 실시예 1에 있어서는 드레인 영역(4c)의 바로 위뿐만 아니라, 드레인 영역(4c)과 인접하는 채널 영역 바로 위에까지 연장되어 있다. 즉, 드레인측-도전 박막(5b)은, 게이트 절연막(6)을 사이에 두고 게이트 전극(7)의 일부 영역과 대향 배치하도록 연장되어 있다.
채널 영역(4b) 위에 형성되는 드레인측-도전 박막(5b)의 채널 길이 방향(도 3a 중의 X방향)의 폭 W1은, 게이트 전극(7)의 일부 영역과 대향 배치하도록 조정한다. TFT를 소형화시키는 관점에서, 상기 폭 W1은 1μm 이하로 하는 것이 바람직하다. 또한 드레인 영역의 단부에서 형성되는 핫 캐리어(hot carrier)의 저감 효과를 더 효과적으로 발휘시키는 관점에서는, 0.5μm 이상으로 하는 것이 바람직하다. 보다 바람직한 범위는, 0.75μm 이상, 1μm 이하다.
소스 영역(4a) 및 드레인 영역(4c)에 균일하게 전압을 인가하는 관점에서, 소스측-도전 박막(5a) 및 드레인측-도전 박막(5b)은, 채널 폭 방향(도 3a 중의 Y방향)에 걸쳐서 형성하는 것이 바람직하다. 또한 드레인측-도전 박막(5b)의 게이트 전극(7)과 대향하는 폭은, 채널 폭 방향에 걸쳐서 대략 일정하게 유지하는 것이 바람직하다. 또한, 드레인측-도전 박막(5b)과 소스측-도전 박막(5a)과의 대향 거리를 대략 일정하게 유지하는 것이 바람직하다. 드레인측-도전 박막(5b)은, 드레인 영역(4c)의 전 영역 위에 형성해도 좋고, 그 일부 영역에 형성해도 좋다. 본 실시예 1에서는, 드레인 영역(4c)의 테이퍼부를 제외한 상층 전 영역에 형성했다(도 3 참조).
소스측-도전 박막(5a)은, 본 실시예 1에 있어서는 소스 영역(4a)의 바로 위층의 비테이퍼부이며, 테이퍼부와의 경계단으로부터 채널 폭 방향(도 3a 중의 X방향)으로 대략 3/4의 폭으로, 채널 폭 방향(도 3a 중의 Y방향)에 걸쳐 형성되어 있다. 소스측-도전 박막(5a)과 드레인측-도전 박막(5b)과의 대향 거리는, 대략 일정하게 했다. 이에 따라 채널 폭 방향에 걸쳐서 균일한 전압을 더 효과적으로 인가할 수 있다.
다결정 반도체층(4) 및 도전 박막(5)의 상층에는, 이것들과 접하고, 또한 덮도록 절연층인 게이트 절연막(6)이 형성되어 있다. 게이트 절연막(6) 위에는, 채널 영역(4b)과 대향하는 위치에 게이트 전극(7)이 형성되어 있다. 그리고, 게이트 절연막(6), 게이트 전극(7)을 덮도록 제1 층간 절연막(8)이 형성되어 있다. 제1 층간 절연막(8), 게이트 절연막(6)에는, 제1 층간 절연막(8) 표면에서, 소스측-도전 박 막(5a) 및 드레인측-도전 박막(5b)까지 관통하는 제1 콘택홀(9)이 각각 설치되어 있다. 그리고 제1 콘택홀(9)에 제1 전극이 배설되어 있다. 제1 전극 중, 도전 박막(5)을 통해 각각 소스 영역(4a)과 전기적으로 접속되는 것이 소스 전극(10), 드레인 영역(4c)과 전기적으로 접속되는 것이 드레인 전극(11)으로서 기능한다. 본 실시예 1에 있어서는, 소스 영역(4a)측, 드레인 영역(4c)측에 각각 콘택홀이 1개 형성되어 있다.
종래예에 관련되는 TFT에 있어서는, 도 10에 나타낸 바와 같이, 소스 영역(84a) 및 드레인(84c) 영역 위에 도전 박막이 형성되어 있지 않다. 즉, 소스 영역 및 드레인 영역은, 불순물을 포함한 다결정 반도체층(예를 들면 고농도의 인(phosphorus)이나 붕소(boron)를 주입한 (n+층, p+층)의 다결정 실리콘층)으로 형성되어 있다. 그 때문에 시트저항이 수kΩ으로 높다. 그 결과, 고농도 불순물 반도체층에서 전압 강하가 발생하기 때문에, 온 전류의 저하가 발생해버린다.
또한 종래예에 관련되는 TFT에 있어서는, 장시간 전류를 흘려보내면, 게이트 전계에 의해 드레인 영역(84c)의 단부에서 발생한 핫 캐리어가, 게이트 절연막 내에 주입되어 포획되고, 고정 전하를 형성할 경우가 있다. 이 경우, 임계값전압 쉬프트(shift)(Vth 쉬프트)가 발생하여, TFT의 신뢰성이 저하해버린다.
본 실시예 1에 관련되는 TFT어레이 기판(103)에 의하면, 소스 영역(4a) 및 드레인 영역(4c)에 저저항의 도전 박막(5)을 적층 하고 있다. 도전 박막(5)은 5∼50Ω/□ 정도의 저저항의 재료로 구성되어 있다. 이 때문에, 소스 배선으로부터 공급되는 전류는, 소스 영역(4a) 및 드레인 영역(4c)의 바로 위에 설치된 소스측-도 전 박막(5a) 및 드레인측-도전 박막(5b)을 흐른다. 그 결과, 소스측-도전 박막(5a) 및 드레인측-도전 박막(5b)을 포함한 소스 영역(4a) 및 드레인 영역(4c)의 저항을 하강시키고, 온 전류의 저하를 억제할 수 있다. 또한 저저항의 도전 박막(5)을 설치함으로써, 핫 캐리어를 게이트 절연막에 포획시키지 않고, 도전 박막을 통해 드레인 전극에 놓칠 수 있다. 즉, 게이트 절연막에 고정 전하가 형성되지 않고, Vth 쉬프트가 발생하지 않는다. 그 결과, 신뢰성 높은 트랜지스터를 제공할 수 있다.
다음에 상기한 바와 같이 구성된 TFT(118)의 제조방법에 관하여 설명한다. 도 4 및 도 5는, TFT(118)의 제조방법을 설명하기 위한 제조 공정도다. 처음에, 도 4a에 나타낸 바와 같이 절연성 기판(1) 위에 하지막(2)을 형성한다. 본 실시예 1에서는, 절연성 기판(1) 위에 CVD(CVD:Chemical Vapor Deposition)법에 의해, SiN막(2a)을 성막하고, 그 위에 SiO2막(2b)을 성막한다. SiN막(2a)의 막 두께는, 예를 들면 40∼60nm, SiO2막(2b)의 막 두께는 예를 들면 180∼220nm로 할 수 있다. 이 때 하지막(2)은, 주로 유리 기판으로부터의 Na 등의 가동 이온이 반도체층에 확산하는 것을 방지할 목적으로 설치하므로, 상기 막 구성, 막 두께에 한정되는 것이 아니고, 하지막을 설치하지 않아도 좋다.
다음에 하지막(2)의 상층에 비정질 반도체막(3)을 플라즈마(plasma)CVD법에 의해 형성한다. 본 실시예 1에서는, 비정질 반도체막(3)으로서 아모포스 실리콘(amorphous silicon)(Si)막을 사용했다. 아모포스 실리콘 막은, 바람직하게는 30∼100nm, 더 바람직하게는 50∼70nm의 막 두께로 성막한다(도 4a 참조). 이들 하지 막(2) 및 비정질 반도체막(3)은, 동일 장치 또는 동일 챔버(cbamber) 내에서 연속적으로 성막하는 것이 바람직하다. 이에 따라 대기 분위기 중에 존재하는 붕소(B) 등의 오염물질이 각 막의 계면에 혼입하는 것을 방지할 수 있다.
이 때 비정질 반도체막(3)의 성막 후에, 고온 중에서 어닐(anneal)을 행하는 것이 바람직하다. 이것은, CVD법에 의해 성막한 비정질 반도체막(3)의 막 중에, 다량으로 함유된 수소를 저감하기 위해서다. 본 실시예 1에서는, 질소분위기의 저진공 상태로 유지한 챔버 내를 480℃ 정도로 가열하고, 비정질 반도체막(3)을 성막한 기판을 45분간 유지했다. 이러한 처리에 의해, 비정질 반도체막(3)을 결정화할 때에, 온도가 상승해도 수소의 급격한 탈리가 발생하지 않는다. 그리고, 비정질 반도체막(3) 표면의 거칠기를 억제하는 것이 가능해 진다. 이상의 공정에 의해, 도 4a에 나타내는 구성이 된다.
계속해서, 비정질 반도체막(3) 표면에 형성된 자연 산화막을 불산 등으로 에칭(etching) 제거한다. 그 후에 비정질 반도체막(3)에 대하여 질소 등의 가스를 뿜어내면서, 도 4b에 나타낸 바와 같이 비정질 반도체막(3) 위에서 레이저(1aser)광(12)을 조사한다. 레이저광(12)은, 소정의 광학계를 통과시켜서 선상의 빔 형상으로 변환된 후, 비정질 반도체막(3)에 조사된다. 본 실시예 1에서는, 레이저광(12)으로서 YAG 레이저의 제2 고조파(발진 파장:532nn)를 사용했다. YAG 레이저의 제2 고조파 대신에, 엑시머 레이저(excimer laser)를 사용할 수도 있다. 비정질 반도체막(3)에 질소를 뿜어내면서 레이저광 조사를 함으로써, 결정립계 부분에 발생하는 융기 높이를 억제할 수 있다. 본 실시예 1에 있어서는, 결정 표면의 평균 거칠기 Ra를 3nm 이하까지 작게 하고 있다. 비정질 반도체막(3)에 레이저광을 조사함으로써, 아모포스 실리콘 막을 용융, 냉각, 고화하고, 다결정 반도체층(4)이 형성된다.
다결정 반도체층(4) 위에, 감광성 수지인 레지스트(resist)를 스핀 코트(spin coating)에 의해 도포한다. 그리고 이 도포한 레지스트를 노광, 현상 등, 공지의 사진제판법을 행한다. 이에 따라 포토레지스트(photo-resist)가 원하는 형상으로 패터닝(patterning) 된다. 그 후에 다결정 반도체층(4)을 에칭하고, 포토레지스트 패턴을 제거한다. 이에 따라 다결정 반도체층(4)이 원하는 형상으로 패터닝 된다. 본 실시예 1에서는, CF4과 02을 혼합한 가스를 사용한 드라이 에칭(dry etching)법에 의해, 다결정 반도체층(4)을 섬모양으로 형성했다. 에칭에 사용되는 가스(gas)에 02이 혼합되어 있기 때문에 사진제판법에 의해 형성한 레지스트를 후퇴시키면서 에칭하는 것이 가능해 진다. 따라서, 다결정 반도체층(4)은, 단부에 테이퍼 형상을 가지는 구조로 할 수 있다. 이상의 공정에 의해, 도 5a에 나타내는 구성이 된다.
이어서, 도전 박막을 성막한다. 도전 박막으로서는, Cr, Mo, W, Ti, Ta 혹은 이것들을 주성분으로 하는 합금막 등으로 할 수 있다. 본 실시예 1에서는, Mo막을 약 20nm의 막 두께로 하고, DC 마그네톤(magnetron)을 사용한 스퍼터링법에 의해 형성했다. 여기에서, 도전 박막의 막 두께를 20nm로 했지만, 25nm 이하면 된다. 도전 박막의 막 두께가 25nm를 넘으면, 그 후의 공정에서 행하는 불순물 이온 도 핑(ion doping)시에 마스크(mask)로서 기능하게 된다. 즉, 도전 박막의 하층에 위치하는 다결정 반도체층(4)에 불순물 이온이 충분하게 도달할 수 없고, 도전 박막(5)과 다결정 반도체층(4)과의 오믹성 접촉을 얻을 수 없게 된다.
한편, 도전 박막의 막 두께의 하한은, 특별하게 한정되지 않는다. 도전 박막의 시트저항은, 다결정 반도체막의 시트저항(수kΩ/□)보다도 두 자리 정도 작으므로, 도전 박막이 약간이라도 성막되어 있으면 소스 영역 및 드레인 영역에 원하는 전압을 확실히 인가할 수 있다. 단, 도전 박막으로서 Mo, W 혹은 Ti 등을 사용했을 경우, 콘택홀 형성시에 사용되는 드라이 에칭의 가스(예를 들면 CF4/02이나 CHF3/02/Ar가스)에 의해 도전 박막이 적지 않게 에칭되어버린다. 콘택홀 저부의 도전 박막이 제거되어버리면, 소스 영역 및 드레인 영역에 원하는 전압을 확실히 인가할 수 없게 된다. 이 때문에, 도전 박막의 막 두께는, 상기 오버 에칭(over etching)에 의한 마모량을 예측한 막 두께로 할 필요가 있다. 이러한 관점에서 에칭 선택성을 고려하여, 도전 박막(5)의 막 두께를 10nm 이상으로 하는 것이 바람직하다.
계속해서, 도전 박막(5) 위에 감광성 수지인 레지스트를 스핀 코트 등에 의해 도포하고, 도포한 레지스트를 노광·현상 등의 일련의 사진제판법에 의해 원하는 형상으로 패터닝 한다. 계속해서, 도전 박막(5)을 에칭하고, 포토레지스트 패턴을 제거한다. 일련의 공정에 의해, 도전 박막(5)이 원하는 형상으로 패터닝 된다. 본 실시예 1에 있어서는, 인산 및 초산을 혼합한 약액을 사용해서 습식 에칭법에 의해, 도전 박막(5)을 도 3에 나타내는 구성이 되도록 가공했다.
이 때 다결정 반도체층(4)과 도전 박막(5)은, 이것들의 상부에 포토마스크를 배치하여, 도전 박막(5)의 형성 영역과 비형성 영역 사이에서 노광량을 다르게 한 노광을 함으로써, 1회의 사진제판공정으로 형성하는 것도 가능하다. 예를 들면 공지의 하프톤 마스크(half-tone mask)를 사용할 수 있다. 구체적으로는, 원하는 다결정 반도체층 형상 부분의 포토레지스트를 하프(half) 노광해서 막 두께를 얇게 형성하고, 원하는 도전 박막 형상 부분의 포토레지스트 막 두께를 두껍게 형성하면 된다. 이러한 레지스트 패턴을 사용하여, 우선, 도전 박막(5) 및 다결정 반도체층(4)을 패터닝 한다. 그리고, 애싱(ashing) 처리에 의해, 포토레지스트 막 두께를 미리 얇게 형성한 부분의 레지스트를 제거하고, 원하는 도전 박막 형상 부분의 포토레지스트 패턴만을 잔존시킨다. 잔존시킨 포토레지스트 패턴을 사용하여, 다시 도전 박막(5)을 패터닝 하면 된다. 하프톤 기술 대신에, 그레이 톤 기술(그레이 톤 마스크(gray-tone mask))을 사용해서 1회의 사진제판공정으로 형성해도 좋다.
다음에 다결정 반도체층(4) 및 도전 박막(5) 위의 기판 표면 전체를 덮도록 게이트 절연막(6)을 성막한다. 게이트 절연막(6)으로서는, SiN막, SiO2막 등을 사용할 수 있다. 본 실시예 1에서는, 게이트 절연막(6)으로서, SiO2막을 사용하고, 플라즈마 CVD법에 의해 50∼120nm의 막 두께로 성막했다. 또한 다결정 반도체층(4)의 표면 평균 거칠기를 Ra≤3nm로 하고, 다결정 반도체층(4) 패턴의 단부를 테이퍼 형상으로 했다. 따라서, 게이트 절연막(6)의 피복성이 높고, 초기 고장을 대폭 저감 하는 것이 가능해 진다. 이상의 공정에 의해, 도 5b에 나타내는 구성이 된다.
다음에 게이트 전극(7), 배선(도시 생략) 및 커패시터 전극(도시 생략)을 형성하기 위한 층을 성막한다. 이 층은, Mo, Cr, W, Ta, Al이나 이것들을 주성분으로 하는 합금막으로 구성할 수 있다. 본 실시예에서는 Mo를 막 두께 200∼400nm로 해서, DC 마그네트론을 사용한 스퍼터링법에 의해 형성했다. 그리고, 공지의 사진제판법을 사용하여, 원하는 형상으로 패터닝 하여, 게이트 전극(7), 배선 및 커패시터 전극을 형성한다. 본 실시예 1에서는, 게이트 전극(7)의 에칭은, 인산과 초산을 혼합한 약액을 사용한 습식 에칭법에 의해 행했다. 이것 대신에, SF6과 02을 혼합한 가스를 사용한 드라이 에칭법에 의해 행하는 것도 가능하다.
다음에 형성한 게이트 전극(7)을 마스크로 삼아서, 다결정 반도체층(4)의 소스·드레인 영역에 불순물원소를 도입한다. 여기에서 도입하는 불순물원소로서 P, As, B를 사용할 수 있다. P 혹은 As를 도입하면 NMOS를 얻을 수 있고, B를 도입하면 PMOS를 얻을 수 있다. 또한 게이트 전극(7)의 가공을 n형 TFT용 게이트 전극과 p형 TFT용 게이트 전극의 2회로 나누어서 행하면, n형과 p형의 TFT(118)를 동일 기판 위에 나누어 제조할 수 있다. P나 B의 불순물원소의 도입은, 이온 도핑법을 사용해서 행했다. 이상의 공정에 의해, 게이트 전극(7), 소스 영역(4a), 드레인 영역(4c)이 형성되어, 도 5c에 나타내는 구성이 된다. 이 때 트랜지스터의 신뢰성 향상을 위해, LDD(Lightly Doped Drain) 구조로 해도 된다. 또한 이온 도핑법 대신에, 이온 주입법을 사용해도 된다.
다음에 게이트 전극(7) 위의 기판 표면 전체를 덮도록, 제1 층간 절연막(8)을 성막한다. 본 실시예 1에서는, 실리콘 산화막을 막 두께 500∼1000nm로 해서, 플라즈마CVD법에 의해 제1 층간 절연막(8)을 성막했다. 실리콘 산화막 대신에 실리콘 질화막을 사용해도 된다. 그리고, 질소분위기 중에서 450℃로 가열한 어닐로에 1시간 정도 유지했다. 이에 따라 다결정 반도체층(4)의 소스·드레인 영역에 도입한 불순물원소가 한층 더 활성화된다. 이상의 공정에 의해 도 5d에 나타내는 구성이 된다.
다음에, 형성한 게이트 절연막(6) 및 제1 층간 절연막(8)을 공지의 사진제판법을 사용해서 원하는 형상으로 패터닝 한다. 여기에서는, 다결정 반도체층(4)의 소스 영역(4a), 및 드레인 영역(4c)의 상층에 형성된 도전 박막(5)에 도달하는 콘택홀(9)을 각각 형성한다. 즉, 콘택홀(9)에서는, 게이트 절연막(6) 및 제1 층간 절연막(8)이 제거되어, 도전 박막(5)이 노출하고 있다. 본 실시예 1에서는, 콘택홀(9)의 에칭은, CHF3, 02과 Ar의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다. 이상의 공정에 의해, 도 5e에 나타내는 구성이 된다.
다음에 소스 전극(10), 드레인 전극(11) 및 배선(도시 생략)을 형성하기 위한 제1 전극층을 성막한다. 제1 전극층은, Mo, Cr, W, Al, Ta나 이것들을 주성분으로 하는 합금막이면 된다. 또한 이것들을 적층시킨 다층구조로 해도 된다. 본 실시예에서는 Mo/Al/Mo의 적층 시킨 구조로 하고, 막 두께는 Al막이 200∼400nm, Al 하층 및 상층의 Mo막이 50∼150nm로 했다. 이것들은 DC 마그네트론을 사용한 스퍼터 링(sputtering)법에 의해 형성했다.
다음에 형성한 제1 전극층을 공지의 사진제판법을 사용해서 원하는 형상으로 패터닝 하여, 소스 전극(10), 드레인 전극(11) 및 배선(도시 생략)을 형성한다. 본 실시예 1에서는, 이것들을 형성하는 수단으로서, SF6과 02의 혼합 가스 및 Cl2와 Ar의 혼합 가스를 사용한 드라이 에칭법을 사용했다. 이상의 공정에 의해, 소스 영역(4a) 위에서는, 도전 박막(5)에 접속되는 소스 전극(10)이, 드레인 영역(4c) 위에서는, 도전 박막(5)에 접속되는 드레인 전극(11)이 형성된다. 이에 따라 도 5f에 나타내는 구성이 된다.
이러한 일련의 공정을 거침으로써 TFT(118)를 제조할 수 있다. 계속해서, 소스 전극 및 드레인 전극을 덮도록, 제2 층간 절연막(15)을 성막하고, 일련의 사진제판공정에 의해 패터닝 한 후에 에칭 처리를 행한다(도 6 참조). 본 실시예 1에서는, SiN막을 CVD법에 의해, 막 두께가 200∼300nm가 되도록 성막했다. 또한 제2 층간 절연막(15)의 표면으로부터는, 드레인 전극(11)에 도달하는 제2 콘택홀(16)을 형성한다. 즉, 제2 콘택홀(16)에 있어서는, 제2 층간 절연막(15)이 제거되어, 드레인 전극(11)이 노출하고 있다. 제2 콘택홀(15)의 에칭은, CF4와 02의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다.
이어서, 화소전극 등을 형성하기 위한 제2 전극층을 성막한다. 제2 전극층으로서는, ITO나 IZO 등의 투명성을 가지는 도전성의 박막을 사용한다. 본 실시예 1에 있어서는, ITO를 DC 마그네트론을 사용한 스퍼터링법에 의해, 막 두께가 80∼ 120nm가 되도록 형성했다. 스퍼터링에는, Ar가스, 02가스, H20가스를 혼합한 것을 사용했다. 이에 따라 가공성이 용이한 비정질성의 투명성 도전 박막을 얻을 수 있다.
그 후에 형성한 제2 전극층을 공지의 사진제판법을 사용하여, 원하는 형상으로 패터닝 하여 화소전극(18)을 형성했다. 에칭 공정은, 옥살산(oxalate)을 주성분으로 하는 약액을 사용한 습식 에칭(wet etching)법에 의해 행했다. 그리고 비정질성 투명도전 박막을 결정화하기 위한 어닐을 실시한다. 화소전극(18)은, 콘택홀에 의해 드레인 전극(11)에 접속된다. 이상의 공정에 의해 TFT어레이 기판이 형성된다.
본 실시예 1에 의하면, TFT의 소스 영역 및 드레인 영역 위에, 각각 도전 박막(5)이 형성되어 있다. 저저항의 도전 박막(5)을 소스 영역(4a) 및 드레인 영역(4c)이 되는 다결정 반도체층(4)의 바로 위층에 적층 하고, 드레인측-도전 박막(5b)을 게이트 전극(7)의 일부와 게이트 절연막을 사이에 두고 대향 배치시킴으로써, 온 전류의 저하를 억제할 수 있다. 즉, 고성능 TFT를 제공할 수 있다. 또한 드레인측-도전 박막(5b)은, 드레인 영역(4c)과 인접하는 채널 영역(4b)의 바로 위층에까지 연장하여 설치되어 있으므로, 게이트 전계에 의해 드레인 영역(4c) 단부에서 발생하는 핫 캐리어가 게이트 절연막에 주입, 및 포획되는 것을 방지할 수 있다. 즉, 핫 캐리어를 드레인측-도전 박막(5b)을 통해 드레인 전극에 놓칠 수 있다. 그 결과, 임계값전압 Vth 쉬프트를 억제하여, 신뢰성 높은 TFT를 제공할 수 있다.
또한 본 실시예 1에 의하면, 다결정 반도체층의 단부를 테이퍼 형상으로 하고 있으므로, 다결정 반도체층 위에 성막하는 게이트 절연막이 양호하게 피복되어, 절연파괴 등의 불량을 충분하게 억제할 수 있다. 또한 본 실시예 1에 관련되는 다결정 반도체층(4)은, 막 두께가 30∼100nm로 상당히 얇아서 게이트 절연막/다결정 반도체층의 선택비가 작기 때문에, 게이트 절연막을 제거할 때에 다결정 반도체층을 안정적으로 남기는 것이 어려웠다. 본 실시예에 의하면, 도전 박막(5)을 적층 하고 있으므로, 이 문제를 개선할 수 있다.
더욱이, 본 실시예 1에 의하면, 소스 영역(4a) 및 드레인 영역(4c)의 채널 폭 방향에 걸쳐서 5∼50Ω/□ 정도의 저저항의 도전 박막(5)을 적층 하고 있으므로, 소스 영역(4a) 및 드레인 영역(4c)에 공급되는 전압을 채널 폭 방향에 대하여 거의 균일하게 할 수 있다. 따라서, 채널 폭이 넓은 TFT에 있어서도, 제1 콘택홀(9)을 채널 폭 방향으로 균등하게 배치하지 않고 TFT의 성능을 유지하면서, 제1 콘택홀(9)의 개수를 저감할 수 있다.
이 때 본 실시예 1에 있어서는, 소스측-도전 박막(5a) 및 드레인측-도전 박막(5b)이, 채널 폭 방향(도 3 중의 Y방향)에 걸쳐서 적층 되어 있는 예에 대해서 서술했지만, 이것에 한정되는 것은 아니다. 예를 들면 채널 폭 방향에 복수의 블록으로 분할된 소스측-도전 박막(5a) 혹은 드레인측-도전 박막(5b)을 설치해도 좋다. 단, 핫 캐리어를 효과적으로 방지하는 관점에서는, 채널 폭 방향 전역에 걸쳐서 채널 영역 바로 위에 드레인측-도전 박막(5b)이 연장되는 구성으로 하는 것이 바람직하다. 또한 소스측-도전 박막(5a)과 드레인측-도전 박막(5b)이 대향하는 변의 형상 은 대략 직선 형상에 한정되는 것은 아니다. 또한 소스측-도전 박막(5a)과 드레인측-도전 박막(5b)이 대향하는 변의 거리가 대략 일정한 예에 대해서 서술했지만, 이것에 한정되는 것은 아니다.
또 소스측-도전 박막(5a) 및 드레인측-도전 박막(5b)은, 테이퍼부에 적층 할 수도 있다. 또한, 테이퍼부에서 연장되는 하지막(2) 위의 일부에까지 걸쳐서 피복하도록 형성해도 좋다. 또한 본 실시예 1에서는, 다결정 반도체층에 테이퍼부를 가지고 있는 예에 대해서 서술했지만, 테이퍼부는 설치하지 않아도 좋다.
[실시예 2]
다음에 상기 실시예와는 다른 구조의 TFT의 일례에 관하여 설명한다. 이 때 이후의 설명에 있어서, 상기 실시예와 동일한 요소 부재는 동일한 부호를 부착하고, 적절히 그 설명을 생략한다. 도 7a는, 본 실시예 2에 관련되는 TFT어레이 기판 위에 형성된 TFT(218) 근방의 구성을 나타내는 평면도다. 또한 도 7b는, 도 7a의 VIIb-VIIb 절단부 단면도이며, 소스 영역 및 드레인 영역이 형성되어 있는 채널 길이 방향(도 7a 중의 Ⅹ방향)을 따라 절단한 단면구조를 나타내고 있다.
본 실시예 2에 관련되는 TFT(218)는, 이하의 점을 제외하고 상기 실시예 1의 TFT와 동일한 구성으로 되어 있다. 즉, 상기 실시예 1에 있어서는, 소스측-도전 박막(5a)이, 소스 영역(4a)의 바로 위층의 일부에 설치되어 있었던 것에 반해, 본 실시예 2에 있어서는, 소스측-도전 박막(25a)이, 소스 영역(4a)의 바로 위층의 테이퍼부를 제외하는 전 영역에 설치되어 있는 점이 다르다(도 7 참조). 또한 소스측-도전 박막(25a)은, 소스 영역(4a)의 바로 위뿐만 아니라, 소스 영역(4a)과 인접하 는 채널 영역 바로 위에까지 연장되어 있는 점이 다르다. 즉, 소스측-도전 박막(25a)는, 게이트 절연막(6)을 사이에 두고 게이트 전극(7)의 일부 영역과 대향 배치하도록 연장되어 있다.
채널 영역(4b) 위에 형성되는 소스측-도전 박막(25a)의 채널 길이 방향의 폭 W2는, 게이트 전극(7)의 일부 영역과 대향 배치하도록 조정한다. TFT를 소형화시키는 관점에서는, 상기 폭 W2는, 1μm 이하로 하는 것이 바람직하다.
본 실시예 2에 관련되는 TFT(128)에 의하면, 드레인측-도전 박막(25b)뿐만 아니라, 소스측-도전 박막(25a)을, 채널 영역 바로 위에까지 연장시키고 있다. 이에 따라 소스 영역(4a) 및 드레인 영역(4c) 영역을 흐르는 전류는, 소스측-도전 박막(5a) 및 드레인측-도전 박막(5b)을 흐르게 된다. 그 결과, 소스 영역(4a) 및 드레인 영역(4c)의 저항을 더 효과적으로 낮추어, 트랜지스터의 온 전류의 저하를 억제할 수 있다. 즉, 고성능의 TFT를 제공할 수 있다.
[실시예 3]
다음에 상기 실시예 1과는 다른 구조의 TFT의 일례에 관하여 설명한다. 도 8a는, 본 실시예 3에 관련되는 TFT어레이 기판 위에 형성된 TFT(318) 근방의 구성을 나타내는 평면도다. 또한 도 8b는, 도 8a의 VIIIb-VIIIb 절단부 단면도이며, 소스 영역 및 드레인 영역이 형성되어 있는 채널 길이 방향(도 8a 중의 Ⅹ방향)을 따라 절단한 단면구조를 나타내고 있다.
본 실시예 3에 관련되는 TFT(318)는, 이하의 점을 제외하고 상기 실시예 1에 관련되는 TFT(118)와 동일한 구성으로 되어 있다. 즉, 상기 실시예 1에 있어서 도 6에 나타낸 바와 같이, 제1 층간 절연막(8)의 표면에서 제1 콘택홀(9)을 통해, 소스 영역(4a) 상의 도전 박막(5)과 소스 전극(10)이 접속되고, 드레인 영역(4c) 상의 도전 박막(5)과 드레인 전극(11)이 접속되어 있다. 또한 드레인 전극(11)은, 제2 층간 절연막(15)의 표면에 형성된 제2 콘택홀(16)을 통해, 드레인 전극(11)과 화소전극(17)이 접속되어 있다. 한편, 본 실시예 3에 있어서는, 도 8b에 나타낸 바와 같이 제2 층간 절연막(15)의 표면에서 소스 영역(4a)의 상층에 있는 도전 박막(35(35a))까지 관통하는 도전 박막 접속용 콘택홀(42)과, 제1 층간 절연막(8) 위에 형성된 제1 전극층(41)과 접속되는 제1 전극 접속용 콘택홀(43)을 구비하고 있다.
종래, 소스 영역, 드레인 영역과 화소전극은, 화소전극이 투명도전성 산화막이기 때문에, 이것들을 직접 콘택(contact) 시켜서 양호한 콘택 저항을 얻는 것은 곤란했다. 이것은, 화소전극과 다결정 반도체층과의 계면에 있어서, 다결정 반도체층이 산화되어서, 계면에 절연성 산화물이 형성되어버리기 때문이다.
본 실시예 3에 의하면, 다결정 반도체층(4) 위에 도전성 박막을 형성하고 있기 때문에, 화소전극과 도전 박막을, 직접 콘택홀을 통해서 접속했을 경우에도, 양호한 콘택 저항을 얻을 수 있다.
상기한 종례의 예에 있어서는, 화소전극은, 금속성 도전막인 소스·드레인 전극을 통해 콘택 시키고 있었다. 이 때문에, 이하와 같은 공정에 의해 제조하고 있었다. 즉, 우선, 제1 층간 절연막을 형성한 후에 콘택홀을 형성하고, 소스 전극 및 드레인 전극을 형성한다. 이어서, 소스 전극 및 드레인 전극의 상층에 제2 층간 절연막을 형성하고, 화소전극과 드레인 전극을 접속하기 위한 콘택홀을 접속하는 공정에 의해 제조하고 있었다.
본 실시예 3에 의하면, 제1 층간 절연막과 제2 층간 절연막을 형성한 후에, 콘택홀을 동시에 패터닝 하여, 배선 간을 화소전극에 사용하는 투명성 도전막으로 접속하는 것이 가능해 진다. 그 결과, 사진제판 공정 수를 삭감할 수 있고, 생산성을 향상시킬 수 있다.
[실시예 4]
도 9a는, 본 실시예 4에 관련되는 TFT어레이 기판 위에 형성된 TFT(418) 근방의 구성을 나타내는 평면도다. 또한 도 9b는, 도 9a의 IXb-IXb 절단부 단면도이며, 소스 영역 및 드레인 영역이 형성되어 있는 채널 길이 방향(도 9a 중의 Ⅹ방향)을 따라 절단한 단면구조를 나타내고 있다.
본 실시예 4에 관련되는 TFT(418)는, 이하의 점을 제외하고 상기 실시예 1에 관련되는 TFT(118)와 동일한 구성으로 되어 있다. 즉, 상기 실시예 1에 있어서는, 소스 영역(4a) 및 드레인 영역(4c)의 채널 길이 방향의 폭이 일정했던 것에 반해, 본 실시예 4에 있어서는, 소스 영역(44a) 및 드레인 영역(44c)의 채널 길이 방향의 폭이 장소에 따라 다르다. 구체적으로는, 소스 영역(44a) 및 드레인 영역(44c)에 있어서, 콘택홀(9)의 형성 영역 근방 Al의 채널 길이 방향의 치수보다도, 콘택홀의 형성 영역 비근방 A2의 채널 길이 방향의 치수를 작게 구성했다. 이것에 맞추어, 소스 영역(44a)의 바로 위층에 형성하는 소스측-도전 박막(45a)도 마찬가지로, 콘택홀(9)의 형성 영역 근방 Al의 채널 길이 방향의 치수 Dl보다도, 콘택홀의 형성 영역 비근방 A2의 채널 길이 방향의 치수 D2를 작게 했다. 드레인 영역(44c) 및 채널 영역(44b)의 일부의 영역에 형성되는 드레인측-도전 박막(45b)에 있어서도, 드레인 영역(44c)의 형상에 맞추어, 소스측-도전 박막(45a)과 마찬가지로 형성했다.
본 실시예 4에 관련되는 TFT(418)에 의하면, 소스 영역(44a) 및 드레인 영역(44c)의 채널 폭 방향에 걸쳐서 저저항의 도전 박막(5)을 적층 하고 있다. 도전 박막은, 5∼50Ω/□ 정도의 저저항의 재료로 구성되어 있기 때문에, 소스 영역(44a) 및 드레인 영역(44c)에 공급되는 전압을 채널 폭 방향에 대하여 거의 균일하게 할 수 있다. 따라서, 채널 폭이 넓은 TFT에 있어서도, 제1 콘택홀(9)을 채널 폭 방향으로 균등하게 배치하지 않고 TFT의 성능을 유지하면서, 제1 콘택홀(9)의 개수를 저감할 수 있다.
이 때문에, 제1 콘택홀의 배치(1ayout) 영역이 차지하는 면적을 축소할 수 있다. 구체적으로는, 도 9a에 나타낸 바와 같이 소스 영역(44a)에 있어서, 제1 콘택홀(9)의 형성 영역 비근방 A2의 채널 길이 방향의 치수 D4를, 제1 콘택홀(9)의 형성 영역 근방 Al의 채널 길이 방향의 치수 D3보다도 작게 할 수 있다. 드레인 영역(44c)에 있어서도 마찬가지다. 또한 소스측-도전 박막(45a)의 경우에는, 제1 콘택홀(9)의 형성 영역 비근방 A2의 채널 길이 방향의 치수 D2를, 제1 콘택홀(9)의 형성 영역 근방 Al의 채널 길이 방향의 치수 Dl보다도 작게 할 수 있다. 그 결과, 주변 회로의 집적화를 달성하고, 프레임 축소, 표시 영역의 고개구율화, 고해상도화에 기여할 수 있다.
이 때 도전 박막은, 다결정 반도체층의 상층뿐만 아니라, 다결정 반도체층의 측벽부, 및 다결정 반도체층의 근방에 걸친 절연 기판(1) 위에 일체로 형성해도 좋다. 예를 들면, 소스 영역 및 드레인 영역을 각각 채널 길이 방향의 치수를 전 영역에서 D4로 하고, 콘택홀(9)의 형성 영역 비근방 A2에 있어서는, 도전 박막은 다결정 반도체층의 상층에만 형성한다. 그리고, 콘택홀(9)의 형성 영역 근방 Al에 있어서는, 다결정 반도체층의 측벽부, 및 다결정 반도체층의 근방에 걸쳐서 도전 박막을 형성하는 구성으로 할 수도 있다. 콘택홀은, 다결정 반도체층과 도전 박막이 적층 되지 않고 있는 비적층 영역에 형성하는 것도 가능하다. 도전 박막을 설치함으로써, 설계 자유도를 높일 수 있다.
본 발명에 따른 TFT를, 유기EL표시장치 등에 탑재하는 것도 가능하다. 전형적인 유기EL표시장치의 경우, TFT(118)의 드레인 전극(11) 위에 콘택홀을 가지는 평탄화 막이 설치된다. 그리고, 애노드(anode) 전극이 평탄화 막 위에 형성되어, 콘택홀을 통해 드레인 전극과 접속한다. 본 발명에 있어서는, 능동소자로서 사용하는 반도체층으로서, 특히 다결정 실리콘 박막에 적합하게 사용할 수 있지만, 이것에 한정되는 것은 아니다.
도 1은 실시예 1에 관련되는 액정표시장치의 구성을 나타내는 단면도.
도 2는 실시예 1에 관련되는 액정표시장치의 구성을 나타내는 평면도.
도 3a는, 실시예 1에 관련되는 TFT 근방의 구성을 나타내는 평면도. 도 3b는 도 3a의 IIIb-IIIb 절단부 단면도.
도 4a 및 4b는, 실시예 1에 관련되는 TFT의 제조 공정도.
도 5a 내지 5f는, 실시예 1에 관련되는 TFT의 제조 공정도.
도 6은 실시예 1에 관련되는 TFT어레이 기판의 구성을 나타내는 단면도.
도 7a는, 실시예 2에 관련되는 TFT 근방의 구성을 나타내는 평면도. 도 7b는 도 7a의 VIIb-VIIb 절단부 단면도.
도 8a는, 실시예 3에 관련되는 TFT 근방의 구성을 나타내는 평면도. 도 8b는 도 8a의 VIIIb-VIIIb 절단부 단면도.
도 9a는, 실시예 4에 관련되는 TFT 근방의 구성을 나타내는 평면도. 도 9b는 도 9a의 IXb-IXb 절단부 단면도.
도 10은 종래예에 관련되는 TFT 근방의 구성을 나타내는 단면도.
[부호의 설명]
1 절연성 기판 2 하지막
3 비정질 반도체막 4, 44 다결정 반도체층
4a, 44a 소스 영역 4b, 44b 채널 영역
4c, 44c 드레인 영역 5, 25, 35, 45 도전 박막
5a, 25a, 35a, 45a 소스측-도전 박막
5b, 25b, 35b, 45b 드레인측-도전 박막
6 게이트 절연막 7 게이트 전극
8 층간 절연층 9 콘택홀
10 소스 전극 11 드레인 전극
12 레이저광 15 제2 층간 절연막
16 제2 콘택홀 17 화소전극
42 도전 박막 접속용 콘택홀 43 전극 접속용 콘택홀
100 액정표시장치 101 액정표시패널
102 백라이트 103 어레이기판
104 대향기판 105 씰재
106 액정 107 스페이서
108 게이트선 109 소스선
110 배향막 111 대향전극
112 편광판 115 표시 영역
116 프레임 영역 117 화소
118, 218, 318, 418 TFT 119 제1 외부배선
120 제2 외부배선

Claims (11)

  1. 게이트 전극과,
    상기 게이트 전극 아래에 게이트 절연막을 사이에 두고 형성된 채널 영역, 상기 채널 영역을 사이에 두고 소스 영역 및 드레인 영역을 가지는 반도체층과,
    상기 소스 영역 바로 위에 형성된 소스측-도전 박막, 상기 드레인 영역 바로 위에 형성된 드레인측-도전 박막을 가지는 도전 박막을 구비하고,
    상기 도전 박막 중 적어도 상기 드레인측-도전 박막은, 상기 채널 영역 바로 위까지 연장되어 있는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 소스측-도전 박막은, 상기 채널 영역 바로 위까지 연장되어 있는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 드레인측-도전 박막은, 상기 채널 영역 바로 위에 형성되는 채널 길이 방향의 폭을 1μm 이하로 하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 2항에 있어서,
    상기 소스측-도전 박막은, 상기 채널 영역 바로 위에 형성되는 채널 길이 방향의 폭을 1μm 이하로 하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 소스측-도전 박막, 및 상기 드레인측-도전 박막은, 채널 폭 방향에 걸쳐서 형성되는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 소스측-도전 박막과 상기 드레인측-도전 박막과의 대향 거리가, 대략 일정한 것을 특징으로 하는 박막 트랜지스터.
  7. 기판 위에 소스/드레인 영역, 및 상기 소스/드레인 영역 간에 배치된 채널 영역을 가지는 반도체층을 형성하는 공정과,
    상기 소스 영역 바로 위에 소스측-도전 박막을, 상기 드레인 영역 바로 위에 드레인측-도전 박막을 가지는 도전 박막을 형성하는 공정과,
    상기 반도체층 위에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 게이트 전극층을 형성하는 공정을 구비하고,
    상기 도전 박막 중 적어도 상기 드레인측-도전 박막을, 상기 채널 영역 바로 위까지 연장하도록 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제 7항에 있어서,
    상기 반도체층 및 상기 도전 박막 위에 포토마스크를 배치하여, 상기 도전 박막의 형성 영역과 비형성 영역 사이에서 노광량을 다르게 한 노광을 행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제 8항에 있어서,
    상기 포토마스크로서, 하프톤 마스크 또는 그레이톤 마스크를 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제 1항 내지 제 6항 중 어느 한 항에 기재된 박막 트랜지스터가 탑재된 표시장치.
  11. 기판 위에 형성되고, 소스/드레인 영역, 및 상기 소스/드레인 영역 간에 배치된 채널 영역을 가지는 반도체층과,
    상기 소스 영역의 바로 위에 형성된 소스측-도전 박막과, 상기 드레인 영역의 바로 위에 형성된 드레인측-도전 박막을 가지는 도전 박막과,
    상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 채널 영역의 대면에 배치되는 게이트 전극과,
    상기 게이트 전극 및 상기 게이트 절연막을 덮는 제1 층간 절연막과,
    상기 제1 층간 절연막 위에 형성된 제1 전극층과,
    상기 제1 전극층 위에 형성된 제2 층간 절연막과,
    상기 제2 층간 절연막 위에 형성되고, 도전 박막 접속용 콘택홀을 통해 상기 도전 박막에 접속되는 것과 함께, 제1 전극층 접속용 콘택홀을 통해 상기 제1 전극층에 접속된 제2 전극층을 구비하고,
    상기 도전 박막 중 적어도 상기 드레인측-도전 박막은, 상기 채널 영역 바로 위까지 연장되어 있는 것을 특징으로 하는 표시장치.
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