KR100915159B1 - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법

Info

Publication number
KR100915159B1
KR100915159B1 KR1020070125934A KR20070125934A KR100915159B1 KR 100915159 B1 KR100915159 B1 KR 100915159B1 KR 1020070125934 A KR1020070125934 A KR 1020070125934A KR 20070125934 A KR20070125934 A KR 20070125934A KR 100915159 B1 KR100915159 B1 KR 100915159B1
Authority
KR
South Korea
Prior art keywords
film
electrode
conductive film
semiconductor layer
contact hole
Prior art date
Application number
KR1020070125934A
Other languages
English (en)
Other versions
KR20080052460A (ko
Inventor
토루 타케구치
타쿠지 이마무라
카즈시 야마요시
토모유키 이리즈미
아츠노리 니시우라
카오루 모토나미
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20080052460A publication Critical patent/KR20080052460A/ko
Application granted granted Critical
Publication of KR100915159B1 publication Critical patent/KR100915159B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

다결정 반도체막을 사용한 박막트랜지스터에 있어서, 유지 용량을 형성할 경우, 용량의 한쪽 전극에도 다결정 반도체막을 사용하는 경우가 많다. 이러한 다결정 반도체막을 가지는 유지 용량과 박막트랜지스터를 구비한 표시 장치에 있어서는, 유지 용량이 반도체막에 기인하는 전압 의존성을 나타내므로 표시 불량을 야기하고 있었다. 본 발명에 따른 표시 장치에 있어서는, 유지 용량(130)의 하부 전극으로서 이용되어 온 다결정 반도체막으로 이루어지는 반도체층 4d의 상층에 금속성 도전막(5)을 적층 했다.

Description

표시 장치 및 그 제조 방법{Display Device and Method of Producing The Same}
본 발명은, 표시 장치, 특히 박막트랜지스터와 유지 용량을 구비한 액티브 매트릭스형 표시 장치에 관한 구조와 그 제조 방법에 관한 것이다.
종래부터 일반적인 박형 패널의 하나인 액정표시 장치(LCD)는, 저소비 전력이나 소형 경량이라는 장점을 살려 PC의 모니터나 휴대 정보단말기기의 모니터 등에 널리 이용되고 있다. 또 최근에는 TV용도로서도 널리 이용되고, 종래의 브라운관에 대체하고 있다. 또한, 액정표시 장치에서 문제가 되는 시야각이나 콘트라스트의 제한이나, 동영상 대응의 고속응답으로의 추종이 곤란하게 되는 문제점을 해결하는 자발광형으로 광 시야각, 고콘트라스트, 고속응답 등, LCD에는 없는 특징을 살린 EL소자와 같은 발광체를 화소 표시부에 사용한 전계발광형 EL표시 장치도 차세대의 박형 패널용 디바이스로서 이용되도록 되어 있다.
이러한 표시 장치의 화소영역에는 박막트랜지스터(TFT)등의 스위치 소자가 형성되어 있다. 자주 사용되는 TFT로서는, 반도체막을 사용한 MOS구조를 들 수 있다. TFT의 구조로서는 반대 스태거형이나 톱 게이트형의 종류가 있으며, 또 규소막 등의 반도체막에도 비정질 반도체막이나 다결정 반도체막이라는 분류가 있지만, 그것들은 표시 장치의 용도나 성능에 의해 적절히 선택된다. 중형이나 대형의 패널에 있어서는, 비정질 반도체막을 사용한 박막트랜지스터(a-Si TFT)가 이용되고 있지만, 소형의 패널에 있어서는 표시 영역의 개구율을 높일 수 있다는 점에서, TFT의 소형화가 가능한 다결정 반도체막을 사용하는 경우가 많다.
즉, 다결정 반도체막을 사용한 박막트랜지스터(LTPS-TFT)를 표시 영역에 사용함으로써, 화소마다 스위칭 트랜지스터의 용량이 작아질 뿐만 아니라 드레인측에 접속하는 유지 용량의 면적도 축소할 수 있기 때문에, 고해상도로 고개구율의 액정표시 장치를 실현할 수 있다. 또한, LTPS-TFT를 표시 영역뿐만 아니라 표시 장치 주변의 회로로서 사용함으로써, IC 및 IC장착 기판을 삭감하여, 표시 장치의 주변을 간략화할 수 있기 때문에, 프레임을 좁게하는 것으로 고신뢰성의 표시 장치를 실현할 수 있다. 이 때문에, 휴대전화용 정도의 소형 패널로 QVGA(화소수;240×320)나 VGA(화소수;480×640)의 고해상도 액정표시 장치에는 LTPS-TFT가 주도적인 역할을 하고 있다. 이와 같이, LTPS-TFT는 a-Si TFT와 비교하여, 성능면에서 큰 우위점이 있어, 금후 더욱 고선명화가 진행되는 것을 예상할 수 있다.
LTPS-TFT에서 이용되는 다결정 반도체막의 작성 방법으로서는, 우선 기판 위의 바탕막으로서 형성된 산화 규소막 등의 상층에 비정질 반도체막을 형성한 후에 레이저광을 조사함으로써 반도체막을 다결정화하는 방법이 알려져 있다. 이러한 다결정 반도체막을 작성한 후 TFT를 제조하는 방법도 알려져 있다. 구체적으로는, 우선 기판 위에 형성한 다결정 반도체막 위에 산화 규소막으로 이루어지는 게이트 절연막을 형성하고, 게이트 전극을 형성한 후에 그 게이트 전극을 마스크로서 게이트 절연막을 통해 다결정 반도체막에 인이나 붕소 등의 불순물을 도입함으로써 소스 드레인 영역을 형성한다. 그 후에 게이트 전극이나 게이트 절연막을 덮도록 층간 절연막을 형성한 후, 소스 드레인 영역에 도달하는 콘택 구멍을 층간 절연막과 게이트 절연막에 개구한다. 층간 절연막 위에 금속막을 형성하고, 콘택 구멍을 통해 소스 드레인 영역에 접속하도록 패터닝하여 소스 드레인 전극을 형성한다.(예를 들면 특허문헌 1, 2참조) 그 후는, 드레인 전극에 접속하도록 화소 전극이나 자발광 소자를 형성함으로써, 액티브 매트릭스형 표시 장치가 형성된다.
LTPS-TFT에 있어서는, 상기에서 설명한 바와 같은 톱 게이트형의 TFT가 일반적으로 이용되고 있다. 이러한 TFT에서는, 게이트 절연막으로서 100nm정도의 매우 얇은 막두께로 형성된 산화 규소막이, 게이트 전극과 다결정 반도체막에 끼워져서 MOS구조를 형성한다. 또한, 이 산화 규소막은 막두께가 매우 얇기 때문에, TFT와 동시에 형성되는 유지 용량의 유전 절연막으로서 병용함으로써, 유지 용량의 면적을 작게할 수 있는 효과도 있다. 이 경우, 유지 용량을 형성하기 위해서는, 우선 게이트 절연막을 통해 하층의 다결정 반도체막에 인이나 붕소 등의 불순물을 도입하여 저저항화한 후에, 게이트 절연막을 통해 저저항화된 다결정 반도체막과 대향하도록, 게이트 절연막 위에 도전막 패턴을 형성하는 것이 일반적이다.(예를 들면 특허문헌 3참조)
그러나, 액티브 매트릭스형 표시 장치의 화소마다 배치되는 유지 용량의 구조는, LTPS-TFT와 a-Si-TFT로 크게 다르다. LTPS -TFT와 동시에 형성되는 유지 용량의 경우에는, 하부 전극에 상당하는 것은 불순물의 도입에 의해 저저항화된 다결정 반도체막으로, 유전 절연막에 해당하는 것은 매우 막두께가 얇은 게이트 절연막이다. 한편, a-Si TFT와 동시에 형성되는 유지 용량에서는, 게이트 배선 및 소스 배선에 사용하는 금속막이 300∼700nm정도의 막두께를 가지는 절연막을 끼우는 구조를 취하는 경우가 많다. 이 때문에, 앞에 설명한 바와 같이, 필요하게 되는 유지 용량의 면적은 LTPS-TFT쪽이 작아도 된다.
그러나, LTPS -TFT의 경우, 유지 용량의 한쪽의 전극을 구성하는 것이 금속막이 아닌 다결정 반도체막이기 때문에, 고저항이라는 문제가 동반한다. 일반적으로는 인 등의 불순물을 도입하여 저저항화를 행하지만, 그래도 시트 저항환산으로 기껏 수 kΩn/□정도까지만 저감할 수 있다. 그 때문에 예를 들면 TFT로부터 유지 용량까지 다결정 반도체막을 인회할 때에는 큰 문제가 된다. 또한, 다결정 반도체막자체가 가지는 반도체의 성질에 유래하여 유지 용량에 전압 의존성이 생기게 되므로, 절연막의 막두께에 대응한 원하는 용량값을 얻을 수 없고, 액티브 매트릭스형 표시 장치의 표시 품질을 저하시킨다는 문제도 있었다. 이러한 문제를 해결하기 위해, 예를 들면 다결정 반도체막의 하층에 금속 등의 도전막을 형성해 두는 기술을 생각할 수 있지만, 레이저광 등의 고온처리에 의한 반도체막의 결정화 시에 도전막이 결정화에 악영향을 미치게 되어, 양질의 다결정 반도체막을 얻을 수 없는 점에서 현실적이지 않다.(예를 들면 특허문헌 4참조)
[특허문헌 1] 일본국 공개특허공보 특개2003-75870호(도 1)
[특허문헌 2] 일본국 공개특허공보 특개평11-261076호(도 1)
[특허문헌 3] 일본국 공개특허공보 특개2000-206566호(도 1)
[특허문헌 4] 일본국 공개특허공보 특개평10-177163호(도 10)
본 발명은 상기와 같은 문제를 해결하기 위한 것으로서, 반도체막을 가지는 유지 용량과 박막트랜지스터를 구비한 표시 장치에 있어서, 반도체막의 고온처리에 영향을 주지 않고 전압 의존성이 없는 유지 용량을 형성함으로써 표시 장치의 표시 품질을 향상시키는 것을 목적으로 한다.
본 발명에 따른 표시 장치에 있어서는, 유지 용량의 하부 전극으로서 종래 사용되어 온 다결정 반도체막의 상층에 도전막을 적층한 것을 특징으로 한다.
본 발명에 따른 표시 장치에 있어서는, 유지 용량의 하부 전극인 다결정 반도체막의 상층에 도전막을 적층했기 때문에, 절연막의 막두께에 따른 원하는 유지 용량값을 얻을 수 있고, 표시 장치의 표시 품질을 향상시킬 수 있다.
도 1은 표시 장치를 구성하는 TFT기판의 구성을 나타내는 평면도다.
도 2는 실시예 1에 따른 표시 장치를 구성하는 TFT와 유지 용량의 구성을 나타내는 단면도다.
도 3은 실시예 1에 따른 표시 장치를 구성하는 TFT와 유지 용량의 제조 방법을 나타내는 제조 공정의 단면도다.
도 4는 실시예 1에 따른 표시 장치를 구성하는 TFT와 유지 용량의 제조 방법을 나타내는 제조 공정의 단면도다.
도 5는 실시예 1에 따른 표시 장치를 구성하는 TFT와 유지 용량의 제조 방법을 나타내는 제조 공정의 단면도다.
도 6은 실시예 1에 따른 표시 장치를 구성하는 TFT와 유지 용량의 제조 방법을 나타내는 제조 공정의 단면도다.
도 7은 실시예 1에 따른 표시 장치를 구성하는 TFT와 유지 용량의 제조 방법을 나타내는 제조 공정의 단면도다.
도 8은 실시예 2에 따른 표시 장치를 구성하는 TFT와 유지 용량의 구성을 나타내는 단면도다.
도 9는 실시예 3에 따른 표시 장치를 구성하는 TFT와 유지 용량의 구성을 나타내는 단면도다.
도 10은 실시예 4에 따른 표시 장치를 구성하는 TFT와 유지 용량의 구성을 나타내는 단면도다.
도 11은 실시예 4에 따른 표시 장치를 구성하는 TFT와 유지 용량의 제조 방법을 나타내는 제조 공정의 단면도다.
도 12는 실시예 4에 따른 표시 장치를 구성하는 TFT와 유지 용량의 제조 방법을 나타내는 제조 공정의 단면도다.
[부호의 설명]
1 : 유리 기판 2 : SiN막
3 : SiO2막 4 : 반도체층
4a : 소스 영역 4b : 드레인 영역
4c : 채널 영역 4d : 유지 용량하부
5 : 도전막 6 : 게이트 절연막
7 : 게이트 전극 8 : 유지 용량의 상부 전극
9 : 제1층간 절연막 10 : 제1콘택홀
11 : 소스 전극 12 : 드레인 전극
13 : 제2층간 절연막 14 : 제2콘택홀
15 : 화소 전극 16 : 다결정 반도체막
17 : 포토레지스트 18 : 접속 전극
19 : 제3콘택홀 110 : TFT기판
111 : 표시 영역 112 : 액틀 영역
115 : 주사신호 구동회로 116 : 표시신호 구동회로
117 : 화소 118, 119 : 외부 배선
120 : TFT 121 : 게이트 배선
122 : 소스 배선 123 : 축적용량 배선
130 : 유지 용량
실시예 1.
처음에, 본 발명에 따른 표시 장치를 구성하는 TFT기판에 대하여 설명한다. 도 1은, 표시 장치에 사용되는 TFT기판의 구성을 나타내는 정면도다. 본 발명에 따른 표시 장치는, 액정표시 장치를 예로서 설명하지만, 어디까지나 예시적인 것이며, 유기 EL표시 장치 등의 평면형 표시 장치(플랫 패널 디스플레이)등을 사용하는 것도 가능하다.
본 발명에 따른 표시 장치는, TFT기판(110)을 가지고 있다. TFT기판(110)은, 예를 들면 TFT어레이 기판이다. TFT기판(110)에는, 표시 영역(111)과 표시 영역(111)을 둘러싸도록 설치된 액틀 영역(112)이 설치된다. 이 표시 영역(111)에는, 복수의 게이트 배선(주사 신호선)(121)과 복수의 소스 배선(표시 신호선)(122)이 형성되어 있다. 복수의 게이트 배선(121)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(122)은 평행하게 설치된다. 게이트 배선(121)과 소스 배선(122)은, 서로 교차하도록 형성되어 있다. 게이트 배선(121)과 소스 배선(122)은 직교하고 있다. 그리고, 인접하는 게이트 배선(121)과 소스 배선(122)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, TFT기판(110)에서는, 화소(117)가 매트릭스 모양으로 배열된다. 또한, 게이트 배선(121)과 평행하게 화소(117)를 횡단하는 축적 용량배선(123)이 형성되어 있다.
또한 TFT기판(110)의 액틀 영역(112)에는, 주사신호 구동회로(115)와 표시신호 구동회로(116)가 설치된다. 게이트 배선(121)은, 표시 영역(111)으로부터 액틀 영역(112)까지 연장하여 설치되어 있다. 게이트 배선(121)은, TFT기판(110)의 단부에서, 주사신호 구동회로(115)에 접속된다. 소스 배선(122)도 마찬가지로, 표시 영역(111)에서 액틀 영역(112)까지 연장하여 설치되어 있다. 소스 배선(122)은, TFT기판(110)의 단부에서, 표시신호 구동회로(116)와 접속된다. 주사신호 구동회로(115)의 근방에는, 외부 배선 118이 접속되어 있다. 또한 표시신호 구동회로(116)의 근방에는, 외부 배선 119가 접속되어 있다. 외부 배선(118, 119)는, 예1를 들면 FPC(Flexible Printed Circuit)등의 배선 기판이다.
외부 배선(118, 119)을 통해 주사신호 구동회로(115) 및 표시신호 구동회로(116)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로(115)는 외부로부터의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(121)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(121)이 순차 선택되어 간다. 표시신호 구동회로(116)는 외부로부터의 제어신호나, 표시 데이터에 의거하여 표시 신호를 소스 배선(122)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급할 수 있다.
화소(117) 안에는, 적어도 하나의 TFT(120)와, TFT(120)와 접속하는 유지 용량(130)이 형성되어 있다. TFT(120)는 소스 배선(122)과 게이트 배선(121)의 교차점 근방에 배치된다. 예를 들면 이 TFT(120)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(121)으로부터의 게이트 신호에 의해, 스위칭소자인 TFT(120)가 온 한다. 이에 따라 소스 배선(122)으로부터, TFT의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향 전극 사이에, 표시 전압에 따른 전계가 생긴다. 한편, 유지 용량(130)에 있어서는 TFT(120)뿐만아니라, 유지 용량배선(123)을 통해 대향 전극과도 전기적으로 접속되어 있다. 따라서, 유지 용량(130)은, 화소 전극과 대향 전극 사이의 용량과 병렬로 접속된다. 또한 TFT기판(110)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한 TFT기판(110)에는, 대향 기판이 대향하여 배치되어 있다. 대향 기판은, 예를 들면 칼라필터 기판으로, 시인측에 배치된다. 대향 기판에는, 칼라필터, 블랙 매트릭스(BM), 대향 전극 및 배향막 등이 형성되어 있다. 또한, 대향 전극은, TFT기판(110)측에 배치되는 경우도 있다. 그리고, TFT기판(110)과 대향 기판 사이에 액정층이 끼워진다. 즉, TFT기판(110)과 대향 기판 사이에는 액정이 주입된다. 또한 TFT기판(110)과 대향 기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 설치된다.
화소 전극과 대향 전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.
따라서, 편광 상태에 따라서, 대향 기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시할 수 있다. 또한, 이들 일련의 동작으로, 유지 용량(130)에 있어서는 화소 전극과 대향 전극 사이의 전계와 병렬로 전계를 형성함으로써, 표시 전압의 유지에 기여한다.
다음에 TFT기판(110)에 설치된 TFT(120)와 유지 용량(130)의 구성에 대해 도 2를 사용하여 설명한다. 도 2는, 실시예 1에 따른 표시 장치에 있어서의 TFT(120)와 유지 용량(130)의 단면도다. 절연성 기판인 유리 기판(1)위의 SiN막(2)과 SiO2막(3)위에 폴리실리콘 등으로 이루어지는 반도체층(4)이 형성되어 있다. 반도체층(4)은 TFT(120)에 있어서 소스 영역(4a), 채널 영역(4c), 드레인 영역(4b)을 가지고, 유지 용량(130)에 있어서 유지 용량하부(4d)(반도체 연장부라고도 함)를 가지고 있다. 소스 영역(4a)과 드레인 영역(4b)에는 불순물이 도입되고, 채널 영역(4c)보다는 저저항이 된다. 또한 유지 용량하부(4d)위에는 도전막(5)이 형성되고, 유지 용량하부(4d)와 도전막(5)의 적층구조는 유지 용량(130)의 하부 전극으로서 기능한다. 또한, 도 2에서는, 유지 용량하부(4d)와 드레인 영역(4b)의 경계에 관해서는 기재하지 않지만, 도전막(5)의 하부에 해당하는 것이 유지 용량하부(4d)로서 이하에 설명한다. 다음에 반도체층(4)과 도전막(5)과 SiO2막(3)위를 덮도록 SiO2로 이루어지는 게이트 절연막(6)이 형성된다. 게이트 절연막(6)의 상층에는, 반도체층(4)의 일부인 채널 영역(4c)과 대향하도록 하여 게이트 전극(7)이 도전막(5)과 대향하도록 유지 용량의 상부 전극(8)이 형성되어 있다. 여기에서 유지 용량(130)은, 반도체층(4)과 도전막(5)의 적층구조와, 유지 용량의 상부 전극(8)과, 유전 절연막으로서의 게이트 절연막(6)으로 구성되어 있다.
또한, 게이트 전극(7)과 유지 용량의 상부 전극(8)을 덮도록 하여 형성되는 제1층간 절연막(9)과 게이트 절연막(6)에는 제1콘택홀(10)이 개구되고, 제1층간 절연막(9)위의 소스 전극(11), 드레인 전극(12)이 제1콘택홀(10)을 통해, 각각 소스 영역(4a)과 드레인 영역(4b)에 접속되어 있다. 여기에서, 소스 전극(11)은 소스 배선(122)과 일체로 형성되어도 된다. 소스 전극(11)과 드레인 전극(12)을 덮도록 형성되는 제2층간 절연막(13)에는 제2콘택홀(14)이 개구되고, 제2층간 절연막(13)위에 형성되는 화소 전극(15)과 드레인 전극(12)은 제2콘택홀(14)을 통해 접속되어 있다. 여기에서는 도시하지 않지만, 화소 전극(15)에 의해 액정이나 자발광 재료등의 전기광학재료에 전압이 인가됨으로써 표시가 행해진다. 이와 같이, 저저항인 도전막도 유지 용량의 하부 전극으로서 기능함으로써, 하부 전극에는 원하는 전압을 확실하게 인가하는 것이 가능하게 되고, 안정된 용량을 형성할 수 있는 효과를 나타낸다. 이와 같이 하여 완성된 TFT기판(110)을 사용함으로써, 전압 의존성이 없는 유지 용량을 형성할 수 있기 때문에, 절연 막두께에 대응한 원하는 용량값을 가지고, 초기고장이 적은 표시 장치를 얻을 수 있다.
다음에 본 실시예 1에 있어서의 표시 장치의 TFT기판의 제조 방법에 대해, 도 3부터 도 7를 사용하여 설명한다. 도 3부터 도 7은, 도 2에서 나타낸 단면도에 관한 제조 공정을 나타낸 공정단면도다. 우선, 도 3a를 참조하여, 유리나 석영 등의 광 투과성을 가지는 재료로 이루어지는 절연성 기판인 유리 기판(1)위에 CVD법을 사용하여, 광 투과성의 절연막인 SiN막(2)이나 SiO2막(3)을 반도체층(4)의 바탕막으로서 형성한다. 본 실시예에서는 유리 기판 위에 SiN막을 40∼60nm의 막두께로 성막하고, 또한 SiO2막을 180∼220nm의 막두께로 성막하는 적층구조로 했다. 이들 바탕막은 주로 유리 기판(1)으로부터의 Na등의 가동 이온이 반도체층(4)으로 확산되는 것을 방지할 목적으로 설치한 것으로, 상기의 막구성이나 막두께에 한정되는 것은 아니다.
바탕막 위에 비정질 반도체막을 CVD법에 의해 형성한다. 본 실시예에서는, 비정질 반도체막으로서 실리콘 막을 사용했다. 실리콘 막은 30∼100nm, 바람직하게는 60∼80nm의 막두께로 성막한다. 이들 바탕막 및 비정질 반도체막은, 동일 장치 또는 동일 챔버내에서 연속적으로 성막하는 것이 바람직하다. 이에 따라 대기 분위기중에 존재하는 붕소 등의 오염물질이 각막의 계면으로 들어가는 것을 방지할 수 있다. 또한, 비정질 반도체막의 성막후에 고온중에서 어닐을 행하는 것이 바람직하다. 이것은, CVD법에 의해 성막한 비정질 반도체막의 막 안에 다량으로 함유된 수소를 저감하기 위해 행한다. 본 실시예에 있어서는, 질소분위기의 저진공상태에서 유지한 챔버내를 480℃정도로 가열하여, 비정질 반도체막을 성막한 기판을 45분간유지했다. 이러한 처리를 행해 둠으로써, 비정질 반도체막을 결정화할 때, 온도가 상승해도 수소의 과격한 탈리는 일어나지 않는다. 그리고, 비정질 반도체막의 결정후에 발생하는 표면 거칠기를 억제할 수 있다.
그리고, 비정질 반도체막 표면에 형성된 자연 산화막을 불산 등으로 에칭 제거한다. 다음에 비정질 반도체막에 대하여 질소 등의 가스를 뿜으면서, 비정질 반도체막 위에서부터 레이저광을 조사한다. 레이저광은 소정의 광학계를 거쳐 선상의 빔으로 변환된 후, 비정질 반도체막에 조사된다. 본 실시예에서는, 레이저 광으로서 YAG레이저의 제2고조파(발진 파장:532nm)를 사용했지만, YAG레이저의 제2고조파 대신에 엑시머레이저를 사용할 수도 있다. 여기에서, 질소를 분출하면서 비정질 반도체막에 레이저광을 조사함으로써, 결정입계 부분에 발생하는 융기 높이를 억제할 수 있다. 이와 같이 하여, 뒤에 반도체층(4)에 가공되는 다결정 반도체막(16)이 형성된다.
다음에 유지 용량형성 영역의 하부 전극을 형성하기 위한 도전막(5)을 성막한다. 도전막(5)은, Cr, Mo, W, Ta나 이들을 주성분으로 하는 합금막이면 된다. 본 실시예에 있어서는, Mo막을 약 20nm의 막두께로서 DC마그네트론 스퍼터링법에 의해 형성했다. 여기에서, 도전막(5)의 막두께를 20nm으로 했지만, 25nm 이하이면 된다. 도전막(5)의 막두께를 25nm이하로 함으로써, 이 후에 행하는 불순물 이온 도핑시에, 하층의 반도체층(4)까지 불순물 이온이 도달하므로, 도전막(5)과 반도체층(4) 사이에 양호한 오믹성 콘택을 얻을 수 있는 효과를 나타낸다.
다음에 형성된 도전막(5) 위에 감광성 수지인 포토레지스트(17)를 스핀 코트에 의해 도포하고, 도포한 포토레지스트(17)를 공지한 사진제판에 의해 노광·현상했다. 이에 따라 포토레지스트(17)는 원하는 형상으로 패터닝 된다. 또한 도전막(5)의 에칭은, 질산과 인산을 혼합한 약액을 사용한 습식 에칭법에 의해 행했다. 이에 따라 도 3b에 나타내는 바와 같이 도전막(5)이 패터닝 된다. 여기에서 도전막(5)은 도 2에서 나타낸 바와 같이 유지 용량하부(4d)위에 형성된다.
다음에 도 3c를 참조하여, 다결정 반도체막(16)을 공지한 사진제판법을 사용해서 원하는 형상으로 패터닝하고, 반도체층(4)을 형성했다. 본 실시예에서는, CF4와 02를 혼합한 가스를 사용한 드라이 에칭법에 의해 섬 형상으로 반도체층(4)을 가공했다. 또한 에칭 가스에 02를 혼합하고 있기 때문에, 사진제판법에 의해 형성한 포토레지스트(17)를 후퇴시키면서 에칭하는 것이 가능하게 된다. 따라서, 반도체층(4)은 단부에 테이퍼 형상을 가지는 구조로 할 수 있다.
다결정 반도체막(16)과 그 위에 접하고 있었던 도전막(5)의 패터닝에 공지한 하프톤 마스크를 사용함으로써, 1회의 사진제판공정으로 형성하는 것도 가능하다. 즉, 다결정 반도체막의 형성 부분의 포토레지스트를 하프 노광하여 막두께를 얇게 형성하고, 도전막 형상부분의 포토레지스트의 막두께를 두껍게 형성한다. 이러한 레지스트 패턴을 사용하여 도전막 및 다결정 반도체막을 패터닝 한다. 다음에 애싱 처리에 의해 포토레지스트의 막두께를 미리 얇게 형성한 부분의 레지스트를 제거하고, 원하는 도전막 형상부분의 포토레지스트 패턴만을 잔존시킨다. 남긴 포토레지스트 패턴을 사용하여 다시, 도전막을 패터닝 하면 된다.
이하, 도 4, 도 5를 사용하여 상세하게 설명한다. 도 4a는 다결정 반도체막(16)을 형성한 후의 공정단면도이며, 도 3a와 동일하다. 다음에 도전막(5)위에 도포되어, 공지한 하프톤 마스크를 사용한 하프 노광에 의한 사진제판 후에 현상됨으로써 도 4b에 나타내는 바와 같은 포토레지스트(17)가 형성된다. 도 4b에 있어서 포토레지스트(17)는, 반도체층(4)에 대응하는 영역의 포토레지스트 17a와, 유지 용량(130)에 대응하는 영역의 포토레지스트 17b를 포함한다. 또한, 여기에서 반도체층(4)에 대응하는 영역이라 함은, 최종적으로 반도체층(4)이 형성되기 위해 필요한 포토레지스트 17a의 형성 영역이라는 의미로서, 가공에 따르는 패턴의 축소 등이 생길 경우에는, 그것들을 예상한 영역이 필요한 것은 물론이다. 포토레지스트 17b도 동일하다.
본 실시예에 있어서는 포지티브형의 포토레지스트를 사용했지만, 포지티브형 레지스트는 노광량이 큰 만큼 현상 후에 잔존하는 포토레지스트의 막두께가 얇아진다. 그 때문에 도 4b에 나타내는 형상의 포토레지스트(17)를 형성하기 위해 노광할 때에는, 반도체층(4)에 있어서 유지 용량하부(4d)이외의 영역 17a로의 조사 광량이, 유지 용량하부(4d)에 해당하는 영역 17b로의 조사 광량보다는 크고, 반도체층(4)을 형성하지 않는 영역으로의 조사 광량보다는 작아지도록 하면 된다. 본 실시예에 있어서는, 노광 부위마다 조사 광량이 조정되도록, 투과 광량이 적어도 2단계에서 다른 영역을 가지는 하프 노광용의 포토마스크를 사용하여 노광을 행했다. 이러한 포토마스크를 사용함으로써, 노광 회수를 1회로 행하는 것이 가능하다.
여기에서, 유지 용량하부(4d)이외의 영역에 약한 광량으로 조사를 행하는 노광 공정과, 반도체층(4)이외의 영역에 강한 광량으로 조사를 행하는 노광 공정으로 나누어도 좋다. 이 경우에는, 노광 공정이 2회 필요하지만, 투과 광량이 적어도 2단계에서 다른 하프 노광용의 포토마스크는 불필요하여, 일반적인 포토마스크에서도 도 4b에 나타내는 포토레지스트(17)를 형성하는 것이 가능하다. 또한 네가티브형의 레지스트를 사용했을 경우, 노광시의 조사 광량의 대소관계는 역이 되는 것은 물론이다.
도 4b에 나타내는 포토레지스트(17)를 마스크로 하여 도전막(5)을 에칭한 후에, 다결정 반도체막(16)을 에칭하여 반도체층(4)에 가공한 상태를 도 4c에 나타낸다. 본 실시예에서는, 도전막(5)으로서 Mo합금막을 사용했기 때문에, CF4와 02의 혼합 가스를 사용한 드라이에칭을 사용했다. 02가 혼합되어 있으므로, 포토레지스트(17)의 패턴 단부를 후퇴시키면서 에칭할 수 있고, 도전막(5)과 반도체층(4)은 그 패턴 단부가 테이퍼 형상이 되도록 가공된다.
다음에 도 5a를 참조하여, 유지 용량하부(4d)에 해당하는 영역에만 포토레지스트 17b가 잔존할 때까지 포토레지스트(17)의 막두께를 감소해 간다. 본 실시예에 있어서는, 02가스를 사용한 애싱에 의해, 포토레지스트(17)의 막두께를 일정하게 감소시켰다. 또한, 애싱 시간은 미리 결정해 두어도 되고, 도전막(5)이 애싱의 플라즈마에 노출되었을 때 발생하는 발광 현상을 모니터하여 결정해도 좋다. 또한, 여기에서는 도전막(5)과 다결정 반도체막(16)을 에칭한 후에, 포토레지스트(17)의 막두께를 감소했지만, 이 2개의 공정은 동시에 행해도 된다. 즉, 에칭되는 막의 막두께나 에칭 속도의 비율을 고려한 에칭에 의해, 도 4b에서 나타내는 상태에서 갑자기 도 5a에 나타내는 상태로 이행해도 상관없다.
다음에 도 5b를 참조하여, 포토레지스트 17b를 마스크로서 도전막(5)을 에칭 제거한다. 바탕층의 반도체층(4)을 에칭하지 않는 선택성을 가진 에칭이 바람직하지만, 도전막(5)과 반도체층(4)의 계면에 발생하는 반응층도 에칭 제거해도 좋다. 본 실시예에 있어서는, 도전막(5)으로서 Mo합금을 사용했기 때문에 인산과 질산을 혼합한 약액을 사용한 습식 에칭에 의해 도전막(5)을 에칭 제거했다.
이상의 공정에 의해, 1회의 사진제판공정에 의해 도 5b에 나타내는 바와 같은 구조, 즉 도전막(5)의 패턴이 반도체층(4)의 패턴 내에 있어서 원하는 위치에 배치되는 구조를 얻을 수 있다. 환언하면, 도전막(5)이 형성되는 영역은 반도체층(4)이 형성되는 영역의 내부이다. 또한 이러한 구조를 취함으로써, 제조 방법에 있어서도, 도전막(5)과 다결정 반도체막(16)을 각각 패터닝 하는 것보다도 사진제판공정을 하나 감소시킬 수 있고, 생산성을 향상시킬 수 있다.
다음에 TFT와 유지 용량의 공정단면도인 도 6을 참조하여, 게이트 절연막(6)을 기판표면 전체를 덮도록 형성한다. 즉, 반도체층(4) 및 도전막(5)위에 게이트 절연막(6)을 성막한다. 게이트 절연막(6)으로서는, SiN막, SiO2막 등이 사용된다. 본 실시예에서는, 게이트 절연막(6)으로서 SiO2막을 사용하여, CVD법으로 80∼100nm의 막두께로 성막했다. 또한 반도체층(4)의 표면 거칠기를 3nm이하로 하고, 게이트 전극(7)과 교차하는 패턴의 단부를 테이퍼 형상으로 하고 있기 때문에, 게이트 절연막(6)의 피복성은 높고, 초기고장을 대폭 저감하는 것이 가능하게 된다.
또한, 게이트 전극(7) 및 배선을 형성하기 위한 도전막을 성막한 후, 공지한 사진제판법을 사용하여, 원하는 형상으로 패터닝 하고, 유지 용량의 상부 전극(8)이나 게이트 전극(7)이나 게이트 배선(121)(도 1을 참조)을 형성한다. 유지 용량의 상부 전극(8)은, 도전막(5)과 대향하도록 하여 형성한다. 유지 용량의 상부 전극(8)이나 게이트 전극(7)으로서는, Cr, Mo, W, Ta나 이들을 주성분으로 하는 합금막 등이 이용된다. 본 실시예에 있어서는, DC마그네트론을 사용한 스퍼터링법에 의해 Mo를 주성분으로 하는 합금막을 막두께 200∼400nm의 막두께로 성막했다. 또한 도전막의 에칭은, 질산과 인산을 혼합한 약액을 사용한 습식 에칭법에 의해 행했다.
다음에 형성한 게이트 전극(7)을 마스크로서 게이트 절연막(6)을 통해 반도체층(4)에 불순물을 도입한다. 여기에서 도입하는 불순물 원소로서 P, B를 사용할 수 있다. P를 도입하면 n형의 TFT를 형성할 수 있다. 또한 게이트 전극(7)의 가공을 n형 TFT용 게이트 전극과 p형 TFT용 게이트 전극의 2회로 나누어 행하면, n형과 p형의 TFT를 동일기판 위에 나누어서 형성하여, CMOS구성을 형성할 수 있다.(도시 생략) 여기에서, P이나 B의 불순물 원소의 도입에는 이온 도핑법을 사용하여 행했다. 이 이온 도핑법에 있어서는, 유리 기판(1)의 표면과 수직방향으로부터 이온을 조사하는 공지한 방법을 사용해도 되지만, 경사 방향으로부터 이온을 조사해도 된다.
이온 도핑법에 의해, 도 6에 나타내는 바와 같이 불순물이 도입된 소스 영역(4a)과 드레인 영역(4b)이 형성되는 동시에, 게이트 전극(7)에 의해 마스크 되어 불순물이 도입되지 않은 채널 영역(4c)도 형성된다. 또한 유지 용량하부(4d)의 상층에는 도전막(5)이 형성되어 있지만, 먼저 설명한 바와 같이 도전막(5)의 막두께는 25nm이하로 얇다. 따라서, 예를 들면 도전막(5)이 유지 용량의 상부 전극(8)에 피복되지 않고 비어져 나온 영역이 있는 경우에는, 그 영역에 있어서의 유지 용량하부(4d)에도 불순물이 도입되어, 도전막(5)과 반도체층(4) 사이에 오믹성 콘택을 얻을 수 있다. 또한 도전막(5)에 그러한 비어져 나온 영역이 없는 경우에 있어서도, 이온조사를 경사 방향에서 행함으로써 유지 용량의 상부 전극(8)을 피하여 유지 용량하부(4d)에 불순물을 도입할 수 있는 경우에는 같은 효과를 나타낸다.
이상의 공정에 의해, 도 6에 나타내는 바와 같이, TFT가 형성되는 영역에 있어서는 게이트 전극(7)과 게이트 절연막(6)과 반도체층(4)의 적층구조가 형성되는 한편, 유지 용량이 형성되는 영역에 있어서는 유지 용량의 상부 전극(8)과 게이트 절연막(6)과 도전막(5)과 유지 용량하부(4d)의 적층구조가 형성된다.
다음에 본 실시에 따른 TFT와 유지 용량의 공정단면도인 도 7을 참조하여, 제1층간 절연막(9)을 기판표면 전체를 덮도록 성막한다. 즉, 게이트 전극(7)위에 제1층간 절연막(9)을 성막한다. 본 실시예에서는, CVD법에 의해 막두께 500∼700nm의 SiO2막을 성막하여, 제1층간 절연막(9)으로 했다. 그리고, 질소분위기중에서 450℃로 가열한 어닐 로에 1시간 정도 유지했다. 이것은, 반도체층(4)의 소스 영역(4a), 드레인 영역(4b)으로 도입한 불순물 원소를 활성화시키기 위해 행한다. 또한, 제 1층간 절연막(9)은 SiO2막에 한정되지 않고 SiN막이나 유기막이어도 된다.
또한, 형성한 게이트 절연막(6)과 제1층간 절연막(9)을 공지한 사진제판법을 사용하여 원하는 형상으로 패터닝 한다. 여기에서는, 반도체층(4)의 소스 영역(4a) 및 드레인 영역(4b)에 도달하는 제1콘택홀(10)을 형성한다. 즉, 제1콘택홀(10)에서는, 게이트 절연막(6)과 제1층간 절연막(9)이 제거되어, 반도체층(4)의 소스 영역(4a)과 드레인 영역(4b)이 노출하고 있다. 본 실시예에서는, 제1콘택홀(10)의 에칭은, CHF3, 02와 Ar의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다.
다음에 본 실시에 따른 TFT와 유지 용량의 단면도인 도 7을 참조하여, 제1층간 절연막(9)위에 제1콘택홀(10)을 덮도록 하여 도전막을 성막하고, 공지한 사진제판법을 사용하여 원하는 형상으로 패터닝 하고, 신호선인 소스 전극(11), 드레인 전극(12) 및 소스 배선(122)(도 1을 참조)을 형성한다. 본 실시예에 있어서의 도전막으로서는, DC마그네트론을 사용한 스퍼터링법에 의해, Mo막과 Al막과 Mo막을 연속으로 성막함으로써 형성한 Mo/Al/Mo의 적층구조를 사용했다. 막두께는, Al막을 200∼400nm으로 하고, Mo막을 50∼150nm으로 했다. 또한 도전막의 에칭은, SF6과 02의 혼합 가스 및 Cl2와 Ar의 혼합 가스를 사용한 드라이 에칭법으로 행했다. 이상의 공정에 의해, 도 2나 도 7에 나타내는 바와 같이 소스 영역(4a)위에서는 반도체층(4)에 접속되는 소스 전극(11)이 형성된다. 또 드레인 영역(4b)위에서는 반도체층(4)에 접속되는 드레인 전극(12)이 형성된다.
이들 일련의 공정을 거치는 것으로, TFT(120) 및 유지 용량(130)을 형성할 수 있다. TFT에 직렬로 접속되는 유지 용량을 형성하는 것은, 반도체층(4)뿐만아니라, 상층에 도전막(5)을 형성한 적층구조이다. 이와 같이, 저저항인 도전막도 유지 용량의 하부 전극으로서 기능함으로써, 하부 전극에는 원하는 전압을 확실하게 인가하는 것이 가능하게 되어, 안정된 용량을 형성할 수 있는 효과를 나타낸다.
이상과 같이 형성된 TFT를 액티브 매트릭스형의 표시 장치에 적용할 때는 드레인 전극(12)에 화소 전극을 부가한다. 이하, 도 7로부터 또한 화소 전극을 형성한 상황을 나타내는 단면도인 도 2를 참조하여 설명한다. 우선, 제2층간 절연막(13)을 기판표면 전체를 덮도록 성막한다. 즉, 소스 전극(11)과 드레인 전극(12)위에 제2층간 절연막(13)을 성막한다. 그 후에 공지한 사진제판법을 사용하여 드레인 전극(12)에 도달하는 제2콘택홀(14)을 제2층간 절연막(13)에 개구한다. 본 실시예에서는, CVD법에 의해 막두께 200∼300nm의 SiN막을 성막하여, 제2층간 절연막(13)으로 했다. 제2콘택홀(14)의 개구는, CF4와 02의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다.
다음에 화소 전극을 형성하기 위해, ITO나 IZO등의 투명성을 가지는 도전막을 성막하고, 공지한 사진제판법에 의해 원하는 형상으로 패터닝하여 화소 전극(15)을 형성한다. 본 실시예에 있어서는, Ar가스, 02가스, H20가스를 혼합한 가스를 사용한 DC마그네트론을 사용한 스퍼터링법에 의해, 가공성이 뛰어난 비정질의 투명도전막을 도전막으로서 성막했다. 여기에서, 화소 전극(15)은 제2콘택홀(14)을 통해, 드레인 전극(12)과 접속하도록 패터닝 된다. 또한 도전막의 에칭은, 옥살산을 주성분으로 하는 약액을 사용한 습식 에칭법에 의해 행했다.
이 후는, 불필요한 레지스트를 제거후에 어닐을 함으로써, 비정질성 투명도전막으로 이루어지는 화소 전극(15)을 결정화하여, 표시 장치에 이용되는 TFT기판(110)이 완성된다. 실시예 1에 있어서는, TFT에 직렬로 접속되는 유지 용량을 형성하는 반도체층 위만 도전막을 형성했다. 이와 같이, 저저항인 도전막도 유지 용량의 하부 전극으로서 기능함으로써, 하부 전극에는 원하는 전압을 확실하게 인가하는 것이 가능하게 되어, 안정된 용량을 형성할 수 있는 효과를 나타낸다. 이와 같이 하여 완성된 TFT기판(110)을 사용함으로써, 전압 의존성이 없는 유지 용량을 형성할 수 있으므로, 절연 막두께에 대응한 원하는 용량값을 가지고, 초기고장이 적은 표시 장치를 얻을 수 있다.
실시예 2.
실시예 1에 있어서는, 유지 용량의 하부 전극을 형성하는 반도체층인 유지 용량하부의 상부에만 도전막을 형성했다. 실시예 2에 있어서는, 반도체층의 상부에 형성하는 도전막을 유지 용량뿐만아니라, 드레인 영역에 있어서 드레인 전극과 콘택 하는 부분과, 소스 영역에 있어서 소스 전극과 콘택하는 부분에도 형성한 것을 특징으로 한다. 실시예 2에 따른 표시 장치에 있어서의 TFT(120)와 유지 용량(130)의 단면도를 도 8에 나타낸다.
도 8에 있어서, 도전막(5)은 유지 용량(130)뿐만아니라, 그것으로부터 연장되어 TFT(120)의 드레인 영역(4b)위까지 형성되어 있다. 또한 소스 영역(4a)위에도 형성되어 있다. 즉, 도전막(5)으로서는 유지 용량(130)뿐만아니라, 소스 영역(4a)위에 형성된 도전막(5)과 드레인 영역(4b)위에 형성된 도전막(5)이 있다. 이 구조에 의해, 실시예 1에서 얻어지는 효과에 더하여 제1콘택홀(10)을 개구할 때 발생하기 쉬운 반도체층(4)의 펀치스루를 방지할 수 있는 효과를 나타낸다. 또한, 도전막(5)을 유지 용량(130)에서 TFT(120)까지 연장함으로써, TFT(120)와 유지 용량(130) 사이의 배선 접속 저항을 저감할 수 있는 효과를 나타낸다. 또한, 도전막(5)에, Mo나 Mo를 주성분으로 하는 막을 사용했을 경우에는, 콘택홀을 형성했을 때에 드라이에칭 가스의 침전물이 부착되기 어려워, 소스 전극이나 드레인 전극과의 양호한 전기적 콘택 특성을 얻을 수 있다는 효과를 나타낸다.
제조 방법에 대해 실시예 1과 다른 점은, 도전막(5)의 패터닝 형상이 다른 점뿐이므로 상세한 설명은 생략한다. 또한 공지한 하프톤 마스크를 사용하는 방법에 있어서도, 포토레지스트(17)의 가장 두꺼운 형성 영역 17b를 유지 용량하부(4d)위에서 드레인 영역(4b)위까지 연장하여, 소스 영역(4a)위에도 형성하는 것을 제외하면, 실시예 1과 동일하기 때문에 설명은 생략한다. 또한, 본 실시예 2에 있어서도 도전막(5)의 막두께는 25nm이하로 하고 있기 때문에, 도전막(5)의 하층이라도 이온 도핑에 의해 소스 영역(4a)이나 드레인 영역(4b)으로 불순물을 도입하는 것은 가능하다.
또한, 도 8에 있어서 도전막(5)은 유지 용량하부(4d)로부터 드레인 영역(4b)까지 연장하고 있지만, 반드시 연장시킬 필요는 없다. 드레인 영역(4b)과 유지 용량하부(4d)의 상부에만 도전막(5)을 형성해도 좋다. TFT와 유지 용량 사이의 배선 접속 저항을 저감시키는 효과는 없지만, 제1콘택홀(10)을 개구할 때의 반도체층(4)의 펀치스루를 방지하는 효과는 발휘한다. 이들의 효과에 의해 표시 장치에 있어서도 표시 품질을 향상할 수 있는 효과를 나타낸다.
실시예 3.
본 실시예 3에 있어서의 표시 장치에 있어서의 TFT(120)와 유지 용량(130)의 단면도를 도 9에 나타낸다. 본 실시예 3에 있어서는, 게이트 절연막(6)과 제1층간 절연막(9)에 형성되는 제1콘택홀(10)과, 제2층간 절연막(13)에 형성되는 제2콘택홀(14)은 거의 같은 위치에 겹쳐서 형성되어 있는 점과, 드레인 전극(12)을 통하지 않고 화소 전극(15)과 도전막(5)이 직접 접속되어 있는 점이 실시예 1, 2와는 다르다. 또한 제조 방법에서는, 드레인 전극(12)의 유무와, 제1콘택홀(10)의 형성 시기가 다를 뿐이다. 즉, 실시예 2에 있어서는, 제1층간 절연막(9)을 형성한 후에 제1콘택홀(10)을 개구하는 데 대해, 본 실시예 3에 있어서는 제2층간 절연막(13)을 형성한 후에 제2콘택홀(14)과 제1콘택홀(10)을 연속하여 개구하고, 그 후에 형성하는 화소 전극(15)이 제2콘택홀(14)과 제1콘택홀(10)을 통해 적어도 드레인 영역(4b)위에 형성된 도전막(5)과 직접 접속하는 것을 특징으로 한다.
종래의 구조에 있어서, 화소 전극(15)을 투명도전성 산화막에 의해 형성하고, 소스 드레인 영역 4a, 4b와 화소 전극(15)을 직접 콘택 시킨 경우에는, 화소 전극(15)인 투명도전성 산화막과 반도체층(4)의 계면에 있어서 반도체층(4)이 산화되어 계면에 절연성의 산화물이 형성된다. 이 때문에, 화소 전극(15)과 반도체층(4)을 직접 콘택 시켜서 양호한 콘택 저항을 얻는 것은 곤란하여, 금속막인 소스 전극(11), 드레인 전극(12)을 통해 콘택 시키고 있었다. 그 때문에 실시예 1에 있어서도 반도체층(4)과 화소 전극(15)은 적어도 드레인 전극(12)을 통해 접속하고 있었다. 그러나, 도 9에 나타내는 본 실시예 3에 따른 TFT구조에서는, 반도체층(4)위에 도전막(5)을 형성하고 있기 때문에, 드레인 전극(12)을 통하지 않고 접속한 경우에도 반도체층(4)이 산화되지 않고 양호한 콘택 저항을 얻을 수 있다.
또한 본 실시예 3에 있어서는, 구조상, 화소 전극(15)과 도전막(5)의 접속에 영향을 주는 콘택홀 개구 공정이 1회만으로 되어 있는 것도 특징으로 한다. 즉, 콘택홀의 개구에는 드라이 에칭법을 사용하는 것이 일반적이지만, 그 경우, 개구시에 바탕에 손상을 주거나, 노출한 바탕을 피복하는 잔사물을 생성하거나 함으로써 전기적인 콘택을 저해하는 경우가 있다. 그 때문에 콘택홀 개구 공정이 보다 적은 본 실시예 3에 있어서는, 실시예 1, 2와 비교하여 더욱 콘택 저항을 저감할 수 있는 효과를 나타내는 것이다. 또한, 본 실시예 3에 있어서는, 실시예 2와 마찬가지로, 콘택홀 개구시에 수반하는 반도체층(4)의 펀치스루를 방지하는 효과도 가진다. 이들의 효과에 의해 표시 장치에 있어서도 표시 품질을 향상할 수 있다는 효과를 나타낸다.
실시예 4.
실시예 4에 있어서의 표시 장치를 구성하는 TFT(120)와 유지 용량(130)의 단면도를 도 10에 나타낸다. 유리 기판(1)위의 SiN막(2)과 SiO2막(3)위에 반도체층으로서 폴리실리콘 등으로 이루어지는 다결정 반도체막(4)이 형성되어 있다. 반도체층(4)은 TFT(120)에 있어서 소스 영역(4a), 채널 영역(4c), 드레인 영역(4b)을 가지고, 유지 용량(130)에 있어서 유지 용량하부(4d)를 가지고 있다. 소스 영역(4a)과 드레인 영역(4b)에는 불순물이 도입되고, 채널 영역(4c)보다는 저저항이 되고 있다. 또한 유지 용량하부(4d)위에는 도전막(5)이 형성되고, 유지 용량하부(4d)와 도전막(5)의 적층구조는 유지 용량(130)의 하부 전극으로서 기능한다. 도전막(5)은 또한, 소스 영역(4a)과 드레인 영역(4b) 위에도 형성되어 있다. 반도체층(4)과 도전막(5)과 SiO2막(3)위를 덮도록 SiO2로 이루어지는 게이트 절연막(6)이 형성된다. 게이트 절연막(6)의 상층에는, 채널 영역(4c)과 대향하도록 하여 게이트 전극(7)이 형성되고, 유지 용량(130)에 있어서도 도전막(5)과 대향하도록 유지 용량의 상부 전극(8)이 형성되어 있다. 여기에서 유지 용량(130)은, 유지 용량하부(4d)와 도전막(5)의 적층구조와, 유지 용량의 상부 전극(8)과, 유전 절연막으로서의 게이트 절연막(6)으로 구성되어 있다.
게이트 전극(7)이나 유지 용량의 상부 전극(8)을 덮도록 하여 제1층간 절연막(9)이 형성되고, 제1층간 절연막(9)위에는 소스 전극(11)이 형성되고, 그것들을 덮도록 하여 제2층간 절연막(13)이 성막되어 있다. 제2층간 절연막(13)에는 제2콘택홀(14a, 14b)이 형성되고, 제1층간 절연막(9)과 게이트 절연막(6)에는 제1콘택홀(10a, 10b)이 형성되어 있다. 제1콘택홀 10a와 제2콘택홀 14a, 제1콘택홀 10b와 제2콘택홀 14b는 각각 같은 위치에서 겹쳐서 형성되어 있고, 각각이 소스 영역(4a)위에 형성된 도전막(5)과, 드레인 영역(4b)위에 형성된 도전막(5)에 도달한다. 또한, 제2층간 절연막(13)에는 소스 전극(11)에 도달하도록 제3콘택홀(19)이 형성되어 있다.
또한, 여기에서, 제1콘택홀 10a는, 게이트 절연막(6)과 제1층간 절연막(9)에 개구되어 소스 영역(4a)위에 형성된 도전막(5)을 개구하는 콘택홀이며, 제1콘택홀 10b는, 게이트 절연막(6)과 제1층간 절연막(9)으로 개구되어 드레인 영역(4b)위에 형성된 도전막(5)을 개구하는 콘택홀이다. 또한 제2콘택홀 14a는, 제2층간 절연막(13)에 형성되어, 제1콘택홀 10a와 같은 위치에서 겹치고 있으며, 제2콘택홀 14b는, 제2층간 절연막(13)에 형성되어, 제1콘택홀 10b와 같은 위치에서 겹치고 있다. 또한 제3콘택홀(19)도 제2콘택홀(14a, 14b)도 마찬가지로, 제2층간 절연막(13)에 형성되어 있지만, 제2콘택홀(14a, 14b)의 바닥에서 접속하는 부는 소스 영역(4a)이나 드레인 영역(4b) 혹은 그 상부에 형성된 도전막(5)이다. 한편, 개구부의 구멍 바닥에서 접속하는 부가 소스 전극(11)일 경우, 구별하기 위해서 제3콘택홀(19)로 하고 있다.
제2층간 절연막(13)위에는, 투명성 산화 도전막 등으로 이루어지는 화소 전극(15)과 접속 전극(18)이 형성되어 있다. 실시예 3과 마찬가지로, 화소 전극(15)은 제1콘택홀 10b와 제2콘택홀 14b를 통해, 드레인 영역(4b)위에 형성되는 도전막(5)과 접속하고 있다. 또한 접속 전극(18)은 제1콘택홀 10a와 제2콘택홀 14a를 통해 소스 영역(4a)위에 형성되는 도전막(5)과 접속하고, 또한, 제3콘택홀(19)을 통해 소스 전극(11)과 접속한다. 즉, 제3콘택홀(19)과 제1콘택홀 10a와 콘택홀 14a를 통하는 것에 의해, 접속 전극(18)은 소스 전극(11)과 소스 영역(4a)위에 형성되는 도전막(5)을 접속하고 있다. 여기에서는 도시하지 않지만, 화소 전극(15)에 의해 액정이나 자발광 재료 등의 전기광학재료에 전압이 인가됨으로써 표시가 행해진다.
종래에는 일단 제1층간 절연막(9)과 게이트 절연막(6)에 제1콘택홀(10)을 형성하여, 소스 전극(11)과 드레인 전극(12)을 형성하고, 또한 제2의 층간 절연막(13)을 형성한 후에 화소 전극(15)과 드레인 전극(12)을 접속하기 위한 콘택홀을 형성해야 하지만, 본 실시예 4에 따른 TFT의 구조에 있어서는, 제1∼제3콘택홀을 동시에 패터닝하여 배선간을 화소 전극(15)과 마찬가지로 투명성 도전막인 접속 전극(18)에 의해 접속하는 것이 가능하게 된다. 이 결과, 사진제판 공정수를 삭감하는 것이 가능하게 되어 생산성이 향상되는 효과를 나타낸다. 또한 본 실시예 4에 있어서도, 실시예 2, 3과 마찬가지로, 콘택홀 개구에 따르는 반도체층의 펀치스루를 방지하는 것이 가능하다. 또한 실시예 1∼3과 같이 저저항인 도전막도 유지 용량의 하부 전극으로서 기능함으로써, 하부 전극에는 원하는 전압을 확실하게 인가하는 것이 가능하게 되고, 안정된 용량을 형성할 수 있는 효과를 나타낸다. 이와 같이 하여 완성된 TFT기판(110)을 사용함으로써, 전압 의존성이 없는 유지 용량을 형성할 수 있기 때문에, 절연 막두께에 대응한 원하는 용량값을 가지고, 초기고장이 적은 표시 장치를 얻을 수 있다.
다음에 본 실시예 4에 따른 표시 장치에 있어서의 TFT와 유지 용량의 제조 방법에 대하여 설명한다. 제1층간 절연막(9)을 성막하는 공정까지는 실시예 2, 3과 동일하므로 설명은 생략한다. 도 11을 참조하여, 제1층간 절연막(9)을 성막후에 도전막을 성막하고, 공지한 사진제판법을 사용하여 원하는 형상으로 패터닝 하고, 소스 전극(11) 및 소스 배선(122)(도 1을 참조)을 형성한다. 본 실시예 4에 있어서의 도전막으로서는, DC마그네트론을 사용한 스퍼터링법에 의해, Mo막과 Al막과 Mo막을 연속으로 성막함으로써 형성한 Mo/Al/Mo의 적층구조를 사용했다. 막두께는, Al막을 200∼400nm으로 하고, Mo막을 50∼150nm으로 했다. 또한 도전막의 에칭은, SF6과 02의 혼합 가스 및 Cl2와 Ar의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다. 또한, 본 실시예 4에 있어서는, 소스 전극(11)이 다른 배선과 접속하는 개소는 상층뿐이므로 하층의 Mo막은 없어도 되고, 상층이 Mo막으로 하층이 Al막 혹은 Al합금막으로 이루어지는 적층막으로 형성해도 좋다.
그 후에 제2층간 절연막(13)을 기판표면 전체를 덮도록 성막한다. 즉, 소스 전극(11)과 소스 배선 위에 제2층간 절연막(13)을 성막한다. 그 후에 도 12를 참조하여, 공지한 사진제판법과 에칭법을 사용하여 소스 전극(11)에 도달하는 제3콘택홀(19)을 제2층간 절연막(13)에 개구한다. 그와 동시에, 소스 영역(4a)위와 드레인 영역(4b)위에 형성된 도전막(5)에 도달하도록, 제2층간 절연막(13)과 제1층간 절연막(9)과 게이트 절연막(6)에 제2콘택홀(14a, 14b)과 제1콘택홀(10a, 10b)을 개구한다. 본 실시예에서는, CVD법에 의해 막두께 200∼300nm의 SiN막을 성막하여, 제2층간 절연막(13)으로 했다. 제1∼제3콘택홀의 개구는, CF4와 02의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다.
다음에 화소 전극(15)과 접속 전극(18)을 형성하기 위해, ITO나 IZO등의 투명성을 가지는 도전막을 성막하고, 공지한 사진제판법에 의해 원하는 형상으로 패터닝하여 화소 전극(15)과 접속 전극(18)을 형성한다. 여기에서, 화소 전극(15)은 제1콘택홀 10b와 제2콘택홀 14b를 통해, 드레인 영역(4b)위에 형성된 도전막(5)과 접속하도록 패터닝 된다. 또한 접속 전극(18)은, 제1콘택홀 10a와 제2콘택홀 14a를 통해, 소스 영역(4a)위에 형성된 도전막(5)과 접속하는 것 같이, 제3콘택홀(19)을 통해 소스 전극(11)과 접속되도록 형성된다. 본 실시예에 있어서는, Ar가스, 02가스, H20가스를 혼합한 가스를 사용한 DC마그네트론을 사용한 스퍼터링법에 의해, 가공성에 뛰어난 비정질의 투명도전막을 도전막으로서 성막했다. 또한 도전막의 에칭은, 옥살산을 주성분으로 하는 약액을 사용한 습식 에칭법에 의해 행했다.
이 후는, 불필요한 레지스트를 제거후에 어닐을 함으로써, 비정질성 투명도전막으로 이루어지는 화소 전극(15)과 접속 전극(18)을 결정화하여, 표시 장치에 이용되는 TFT기판(110)이 완성된다. 본 실시예 4에 있어서는, 실시예 1∼3과 마찬가지로 TFT에 직렬로 접속되는 유지 용량을 형성하는 반도체층 위에 도전막을 형성했다. 이와 같이, 저저항인 도전막도 유지 용량의 하부 전극으로서 기능함으로써, 하부 전극에는 원하는 전압을 확실하게 인가하는 것이 가능하게 되고, 안정된 용량을 형성할 수 있는 효과를 나타낸다. 또한 실시예 2와 마찬가지로 드레인 영역이나 소스 영역의 상부에도 도전막을 형성했기 때문에, 콘택홀을 개구할 때의 반도체층의 펀치스루를 방지하는 효과를 나타낸다. 또한, 실시예 3과 마찬가지로, 화소 전극과 드레인 영역 위에 형성된 도전막을 접속하는 콘택홀 개구 공정을 1공정으로 줄였기 때문에 더욱 콘택 저항을 저감할 수 있는 효과를 나타낸다. 마지막으로 본 실시예 4에 있어서는, 제1∼제3콘택홀을 동시에 패터닝하여 배선간을 접속 전극에 의해 접속함으로써, 사진제판 공정수를 삭감하는 것이 가능하게 되어 생산성이 향상되는 효과를 나타낸다.
이와 같이 하여 완성된 TFT기판(110)을 사용함으로써, 전압 의존성이 없는 유지 용량을 형성할 수 있기 때문에, 절연 막두께에 대응한 원하는 용량값을 가지고, 초기고장이 적은 표시 장치를 얻을 수 있다. 또 사진제판 공정수가 적기 때문에 비용이 저렴한 표시 장치를 얻을 수 있다.

Claims (12)

  1. 절연성 기판 위에, 박막트랜지스터와 화소 전극과 유지 용량을 구비하는 표시 장치에 있어서,
    상기 박막트랜지스터는,
    반도체층과,
    상기 반도체층 위를 덮는 게이트 절연막과,
    상기 게이트 절연막을 통해 상기 반도체층과 대향하는 영역을 가지는 게이트 전극과,
    상기 반도체층과 전기적으로 접속하는 소스 전극을 구비하고,
    상기 화소 전극은, 상기 반도체층과 전기적으로 접속되고,
    상기 유지 용량은,
    상기 반도체층이 연장하여 이루어지는 반도체 연장부와 상기 반도체 연장부의 상층에 접하여 형성되는 도전막의 적층구조로 이루어지는 유지 용량의 하부전극과,
    상기 게이트 절연막을 통해 상기 하부전극과 대향하는 유지 용량의 상부 전극으로 구성되는 것을 특징으로 하는 표시 장치.
  2. 제 1항에 있어서,
    상기 반도체층의 드레인 영역위에 형성된 도전막과,
    상기 게이트 절연막과 상기 게이트 전극을 피복하는 제1층간 절연막과,
    상기 제1층간 절연막과 상기 게이트 절연막에 형성된 제1콘택홀과,
    상기 제1층간 절연막의 상층에 형성된 제2층간 절연막과,
    상기 제2층간 절연막에 형성된 제2콘택홀을 더 구비한 표시 장치로서,
    상기 드레인 영역 위에 형성된 도전막은, 상기 제1콘택홀과 상기 제2콘택홀을 통해 상기 화소 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 표시 장치.
  3. 제 2항에 있어서,
    상기 제1층간 절연막의 상층에 형성된 드레인 전극을 더 구비한 표시 장치로서,
    상기 드레인 영역 위에 형성된 도전막은, 상기 제1콘택홀을 통해 상기 드레인 전극과 전기적으로 접속되고,
    상기 드레인 전극은 상기 제2콘택홀을 통해 상기 화소 전극과 접속되어 있는 것을 특징으로 하는 표시 장치.
  4. 제 2항에 있어서,
    상기 드레인 영역 위에 형성된 도전막은, 상기 제1콘택홀과 상기 제2콘택홀을 통해 상기 화소 전극과 직접 접속되어 있는 것을 특징으로 하는 표시 장치.
  5. 제 2항에 있어서,
    상기 반도체층의 소스 영역 위에 형성된 도전막을 더 구비한 표시 장치로서,
    상기 소스 전극은 상기 제1층간 절연막 위에 형성되고,
    상기 소스 영역 위에 형성된 도전막은, 상기 제1콘택홀을 통해 상기 소스 전극과 접속되어 있는 것을 특징으로 하는 표시 장치.
  6. 제 4항에 있어서,
    상기 반도체층의 소스 영역 위에 형성된 도전막과,
    상기 제1층간 절연막 위에 형성된 소스 전극과,
    상기 제2층간 절연막에 있어서 상기 소스 전극을 개구하도록 형성된 제3콘택홀과,
    상기 제1콘택홀과 상기 제2콘택홀을 통해 상기 소스 영역 위에 형성된 도전막과 접속하고, 상기 제3콘택홀을 통해 상기 소스 전극과 접속하는 접속 전극을 더 구비하는 것을 특징으로 하는 표시 장치.
  7. 제 6항에 있어서,
    상기 접속 전극은, 상기 화소 전극과 같은 레이어에 형성되어 있는 것을 특징으로 하는 표시 장치.
  8. 제 2항에 있어서,
    상기 도전막은, 상기 박막트랜지스터로부터 상기 유지 용량까지 연장되어 있는 것을 특징으로 하는 표시 장치.
  9. 제 1항에 있어서,
    상기 도전막이 형성되는 영역은, 상기 반도체층이 형성되는 영역의 내부인 것을 특징으로 하는 표시 장치.
  10. 제 9항에 있어서,
    상기 도전막은, Mo 또는 Mo를 주성분으로 하는 합금막으로 형성되어 있는 것을 특징으로 하는 표시 장치.
  11. 삭제
  12. 청구항 1에 기재된 표시 장치의 제조 방법으로서,
    절연성 기판 위에 다결정 반도체막을 형성하는 공정과,
    상기 다결정 반도체막위에 도전막을 형성하는 공정과,
    상기 도전막 위에 레지스트를 도포하는 공정과,
    상기 반도체층을 형성하는 영역에만 상기 레지스트가 남도록, 상기 반도체 연장부에 해당하는 영역의 상기 레지스트 막두께가 다른 영역보다 두꺼워지도록 상기 레지스트를 가공하는 공정과,
    상기 도전막을 에칭한 후 상기 다결정 반도체막을 에칭하여 상기 반도체층으로 가공하고, 상기 반도체 연장부에 해당하는 영역 이외의 상기 레지스트를 제거하는 공정과,
    상기 반도체 연장부에 해당하는 영역 이외의 상기 도전막을 제거하여, 상기 반도체 연장부와 상기 도전막의 적층구조를 형성하는 공정과,
    상기 레지스트를 제거하는 공정과,
    상기 도전막과 상기 반도체층 위에 상기 게이트 절연막을 성막하는 공정과,
    상기 반도체층과 대향하도록, 상기 게이트 절연막 위에 상기 게이트 전극과 상기 유지 용량의 상부 전극을 형성하는 공정과,
    상기 반도체층과 접속하는 상기 소스 전극을 형성하는 공정과,
    상기 반도체층과 접속하는 상기 화소 전극을 형성하는 공정을 구비한 것을 특징으로 하는 표시 장치의 제조 방법.
KR1020070125934A 2006-12-07 2007-12-06 표시 장치 및 그 제조 방법 KR100915159B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00330528 2006-12-07
JP2006330528A JP4967631B2 (ja) 2006-12-07 2006-12-07 表示装置

Publications (2)

Publication Number Publication Date
KR20080052460A KR20080052460A (ko) 2008-06-11
KR100915159B1 true KR100915159B1 (ko) 2009-09-03

Family

ID=39496941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070125934A KR100915159B1 (ko) 2006-12-07 2007-12-06 표시 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7754541B2 (ko)
JP (1) JP4967631B2 (ko)
KR (1) KR100915159B1 (ko)
CN (1) CN101196668B (ko)
TW (1) TW200834198A (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009057444A1 (ja) * 2007-11-02 2009-05-07 Sharp Kabushiki Kaisha 回路基板及び表示装置
KR101876819B1 (ko) * 2011-02-01 2018-08-10 삼성디스플레이 주식회사 박막트랜지스터 기판 및 그의 제조방법
JP2012208294A (ja) * 2011-03-29 2012-10-25 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置、投射型表示装置および電子機器
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
KR101903671B1 (ko) * 2011-10-07 2018-10-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN102646632B (zh) 2012-03-08 2014-04-02 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
CN102709328B (zh) * 2012-05-25 2013-07-03 京东方科技集团股份有限公司 一种阵列基板、其制造方法、显示面板及显示装置
CN103456740B (zh) * 2013-08-22 2016-02-24 京东方科技集团股份有限公司 像素单元及其制造方法、阵列基板和显示装置
CN105321825A (zh) * 2015-11-18 2016-02-10 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管及其制作方法
CN106158882B (zh) * 2016-09-27 2019-02-26 厦门天马微电子有限公司 一种显示装置、显示面板、阵列基板及其制作方法
CN107170753B (zh) * 2017-05-10 2020-04-07 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
WO2019028670A1 (en) * 2017-08-08 2019-02-14 Boe Technology Group Co., Ltd. MATRIX SUBSTRATE, DISPLAY APPARATUS, AND METHOD FOR MANUFACTURING MATRIX SUBSTRATE
JP6774464B2 (ja) * 2018-08-24 2020-10-21 株式会社Ｊｏｌｅｄ 半導体基板および発光装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001330857A (ja) * 2000-03-17 2001-11-30 Seiko Epson Corp 電気光学装置
JP2002182244A (ja) * 2000-12-15 2002-06-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2003121878A (ja) * 1998-11-26 2003-04-23 Seiko Epson Corp 電気光学装置及び電子機器
JP2005037741A (ja) * 2003-07-16 2005-02-10 Seiko Epson Corp アクティブマトリクス基板、表示装置、及び電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10153801A (ja) * 1990-04-11 1998-06-09 Seiko Epson Corp 液晶パネルの製造方法
JP3024620B2 (ja) 1990-04-11 2000-03-21 セイコーエプソン株式会社 液晶パネルの製造方法
JP2800956B2 (ja) * 1992-03-10 1998-09-21 シャープ株式会社 アクティブマトリクス基板
JPH1138439A (ja) * 1997-07-16 1999-02-12 Toshiba Corp アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置
US6369410B1 (en) 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JPH11261076A (ja) 1998-03-13 1999-09-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000206566A (ja) 1999-01-18 2000-07-28 Toshiba Corp 薄膜半導体装置
JP3753613B2 (ja) * 2000-03-17 2006-03-08 セイコーエプソン株式会社 電気光学装置及びそれを用いたプロジェクタ
JP2002359252A (ja) * 2000-09-29 2002-12-13 Toshiba Corp 平面表示装置及びその製造方法
US7701130B2 (en) * 2001-08-24 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Luminous device with conductive film
JP2003075870A (ja) 2001-09-06 2003-03-12 Toshiba Corp 平面表示装置およびその製造方法
KR100971950B1 (ko) * 2003-06-30 2010-07-23 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
KR20070049740A (ko) * 2005-11-09 2007-05-14 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP2007173652A (ja) * 2005-12-23 2007-07-05 Mitsubishi Electric Corp 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003121878A (ja) * 1998-11-26 2003-04-23 Seiko Epson Corp 電気光学装置及び電子機器
JP2001330857A (ja) * 2000-03-17 2001-11-30 Seiko Epson Corp 電気光学装置
JP2002182244A (ja) * 2000-12-15 2002-06-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2005037741A (ja) * 2003-07-16 2005-02-10 Seiko Epson Corp アクティブマトリクス基板、表示装置、及び電子機器

Also Published As

Publication number Publication date
JP2008145578A (ja) 2008-06-26
US20080135909A1 (en) 2008-06-12
CN101196668B (zh) 2010-12-22
TW200834198A (en) 2008-08-16
JP4967631B2 (ja) 2012-07-04
US7754541B2 (en) 2010-07-13
KR20080052460A (ko) 2008-06-11
CN101196668A (zh) 2008-06-11

Similar Documents

Publication Publication Date Title
KR100915159B1 (ko) 표시 장치 및 그 제조 방법
US7745824B2 (en) Semiconductor device and method of manufacturing the same
JP5266645B2 (ja) 薄膜トランジスタと該薄膜トランジスタを用いた表示装置
US9305942B2 (en) TFT array substrate having metal oxide part and method for manufacturing the same and display device
US20080265254A1 (en) Thin film transistor array substrate, method of manufacturing same, and display device
US20100133541A1 (en) Thin film transistor array substrate, its manufacturing method, and liquid crystal display device
US20080283841A1 (en) Tft substrate and manufacturing method, and display device with the same
KR20090039623A (ko) 박막 트랜지스터 장치 및 그 제조방법과, 표시장치
US7923725B2 (en) Semiconductor device and a method of manufacturing the same
JP5324758B2 (ja) 薄膜トランジスタ、表示装置、およびその製造方法
KR20050064398A (ko) 액정표시소자 및 그 제조방법
JP5221082B2 (ja) Ｔｆｔ基板
JP2009210681A (ja) 表示装置及びその製造方法
JPH10209452A (ja) 薄膜トランジスタ及びその製造方法
JP2008263128A (ja) 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
JP2010245438A (ja) 薄膜トランジスタ、表示装置、及びそれらの製造方法
KR100492728B1 (ko) 드레인영역의 활성층의 일부가 제거된 액정표시소자 및 그제조방법
JP2009224396A (ja) 薄膜トランジスタ基板、およびその製造方法、並びに表示装置
CN117631389A (zh) 显示面板及其制作方法
CN115360141A (zh) 金属氧化物薄膜晶体管阵列基板及其制作方法
JP2008263059A (ja) 半導体装置、その製造方法、及び表示装置
JP2009059779A (ja) 薄膜トランジスタ、その製造方法、及び表示装置
JP2008270613A (ja) 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
JP2009267281A (ja) 半導体装置およびその製造方法
JP2009283522A (ja) Ｔｆｔの製造方法及びｔｆｔ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140808

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee