JPH1138439A - アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置Info
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- JPH1138439A JPH1138439A JP19144397A JP19144397A JPH1138439A JP H1138439 A JPH1138439 A JP H1138439A JP 19144397 A JP19144397 A JP 19144397A JP 19144397 A JP19144397 A JP 19144397A JP H1138439 A JPH1138439 A JP H1138439A
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Abstract
(57)【要約】
【課題】画素電極の面積を拡大することが可能であると
ともに、蓄積容量電極の面積を拡大することなく所望の
蓄積容量を形成することが可能であり、且つ広開口率化
が可能なアクティブマトリクス基板及びその製造方法並
びにアクティブマトリクス型液晶表示装置を提供するこ
とを目的とする。 【解決手段】画素電極111は、TFT100の上に積
層された表面保護膜110上に形成されている。TFT
100と同一の層には、ヴィアホール114を介して画
素電極111と電気的に接続された容量形成用電極11
2が形成されている。ガラス基板101上に形成された
蓄積容量電極103と、ゲート絶縁膜104を介して形
成された容量形成用電極112との間で蓄積容量を形成
する。
ともに、蓄積容量電極の面積を拡大することなく所望の
蓄積容量を形成することが可能であり、且つ広開口率化
が可能なアクティブマトリクス基板及びその製造方法並
びにアクティブマトリクス型液晶表示装置を提供するこ
とを目的とする。 【解決手段】画素電極111は、TFT100の上に積
層された表面保護膜110上に形成されている。TFT
100と同一の層には、ヴィアホール114を介して画
素電極111と電気的に接続された容量形成用電極11
2が形成されている。ガラス基板101上に形成された
蓄積容量電極103と、ゲート絶縁膜104を介して形
成された容量形成用電極112との間で蓄積容量を形成
する。
Description
【0001】
【発明の属する技術分野】この発明は、アクティブ素子
としてたとえば薄膜トランジスタを用いたアクティブマ
トリクス型液晶表示装置に係り、特にこのアクティブマ
トリクス型液晶表示装置のアレイ基板の構造及びその製
造方法に関する。
としてたとえば薄膜トランジスタを用いたアクティブマ
トリクス型液晶表示装置に係り、特にこのアクティブマ
トリクス型液晶表示装置のアレイ基板の構造及びその製
造方法に関する。
【0002】
【従来の技術】近年、大画面化、及び高精細化が可能な
表示装置として、透明な絶縁基板上に形成した非晶質硅
素薄膜トランジスタをアクティブ素子すなわちスイッチ
ング素子として利用したアクティブマトリクス型液晶表
示装置の開発が進められている。この非晶質硅素薄膜ト
ランジスタの一例としての逆スタガード型の非晶質硅素
薄膜トランジスタ(以下、TFTと称する)は、例えば
図5及び図6に示したような構造に形成される。すなわ
ち、図5に示すように、TFTは、各画素毎における行
選択線すなわち走査線502と列選択線すなわち信号線
509との交差部付近に配置される。
表示装置として、透明な絶縁基板上に形成した非晶質硅
素薄膜トランジスタをアクティブ素子すなわちスイッチ
ング素子として利用したアクティブマトリクス型液晶表
示装置の開発が進められている。この非晶質硅素薄膜ト
ランジスタの一例としての逆スタガード型の非晶質硅素
薄膜トランジスタ(以下、TFTと称する)は、例えば
図5及び図6に示したような構造に形成される。すなわ
ち、図5に示すように、TFTは、各画素毎における行
選択線すなわち走査線502と列選択線すなわち信号線
509との交差部付近に配置される。
【0003】このTFTを備えるアクティブマトリクス
型液晶表示装置のアレイ基板は、図6に示すように、絶
縁基板501上に配置された走査線の一部をなすゲート
電極502と、遮光性の導電性部材によって形成された
蓄積容量電極503と、ゲート絶縁膜504を介して形
成された非晶質硅素薄膜505と、この非晶質珪素薄膜
505上にゲート電極502に対して自己整合的に形成
されているとともに窒化硅素からなる無機保護膜506
とを有している。このアレイ基板に備えられるTFTの
ソース電極及びドレイン電極は、無機保護膜506に自
己整合的に形成された低抵抗半導体層としてのオーミッ
クコンタクト層507、及びこのオーミックコンタクト
層507表面に形成された金属反応層508により形成
される。
型液晶表示装置のアレイ基板は、図6に示すように、絶
縁基板501上に配置された走査線の一部をなすゲート
電極502と、遮光性の導電性部材によって形成された
蓄積容量電極503と、ゲート絶縁膜504を介して形
成された非晶質硅素薄膜505と、この非晶質珪素薄膜
505上にゲート電極502に対して自己整合的に形成
されているとともに窒化硅素からなる無機保護膜506
とを有している。このアレイ基板に備えられるTFTの
ソース電極及びドレイン電極は、無機保護膜506に自
己整合的に形成された低抵抗半導体層としてのオーミッ
クコンタクト層507、及びこのオーミックコンタクト
層507表面に形成された金属反応層508により形成
される。
【0004】このような構造のTFTすなわち非晶質硅
素薄膜トランジスタは、トランジスタ自体を非常に小さ
くできるとともに、トランジスタの高性能化を図ること
が可能である。
素薄膜トランジスタは、トランジスタ自体を非常に小さ
くできるとともに、トランジスタの高性能化を図ること
が可能である。
【0005】一方、表示開口部を決定する透明電極とし
ての画素電極511が、例えば図6に示すように、TF
T上に形成された絶縁性の表面保護膜510上に形成さ
れることにより、TFT及び各選択線との電気的接触が
無い構成とすることが可能となるとともに、高開口率化
が図られている。これは、画素電極がゲート絶縁膜上に
形成される場合、すなわちTFTを構成するゲート電
極、ドレイン電極、半導体層、信号線、走査線といった
配線のいずれかと同一な層上に形成される場合、画素電
極がリソグラフィ重ね合わせ制度を考慮して2μm乃至
4μm程度のマージンをとって同層に位置するパターン
から内側に配置されなければならないためである。
ての画素電極511が、例えば図6に示すように、TF
T上に形成された絶縁性の表面保護膜510上に形成さ
れることにより、TFT及び各選択線との電気的接触が
無い構成とすることが可能となるとともに、高開口率化
が図られている。これは、画素電極がゲート絶縁膜上に
形成される場合、すなわちTFTを構成するゲート電
極、ドレイン電極、半導体層、信号線、走査線といった
配線のいずれかと同一な層上に形成される場合、画素電
極がリソグラフィ重ね合わせ制度を考慮して2μm乃至
4μm程度のマージンをとって同層に位置するパターン
から内側に配置されなければならないためである。
【0006】
【発明が解決しようとする課題】ところで、ゲート絶縁
膜上に画素電極を配置した場合には、ゲート絶縁膜を介
して画素電極と蓄積容量電極との間で蓄積容量を形成し
ていたが、図5及び図6に示したような構造の場合に
は、ゲート絶縁膜504及び表面保護膜510を介して
画素電極511と蓄積容量電極503との間で蓄積容量
が形成される。すなわち、図5及び図6に示したような
構造では、画素電極511と蓄積容量電極503との間
隔が広がるため、蓄積容量が減少する。したがって、所
望の蓄積容量を形成するためには、蓄積容量電極503
の面積を大きくする必要がある。蓄積容量電極503
は、遮光性の導電性部材によって形成されるため、蓄積
容量電極503の面積が大きくなると、結果的に開口率
を低下させてしまう問題が発生する。
膜上に画素電極を配置した場合には、ゲート絶縁膜を介
して画素電極と蓄積容量電極との間で蓄積容量を形成し
ていたが、図5及び図6に示したような構造の場合に
は、ゲート絶縁膜504及び表面保護膜510を介して
画素電極511と蓄積容量電極503との間で蓄積容量
が形成される。すなわち、図5及び図6に示したような
構造では、画素電極511と蓄積容量電極503との間
隔が広がるため、蓄積容量が減少する。したがって、所
望の蓄積容量を形成するためには、蓄積容量電極503
の面積を大きくする必要がある。蓄積容量電極503
は、遮光性の導電性部材によって形成されるため、蓄積
容量電極503の面積が大きくなると、結果的に開口率
を低下させてしまう問題が発生する。
【0007】そこで、この発明は、上述した事情に基づ
きなされたものであって、画素電極の面積を拡大するこ
とが可能であるとともに、蓄積容量電極の面積を拡大す
ることなく所望の蓄積容量を形成することが可能であ
り、且つ広開口率化が可能なアクティブマトリクス基板
及びその製造方法並びにアクティブマトリクス型液晶表
示装置を提供することを目的とする。
きなされたものであって、画素電極の面積を拡大するこ
とが可能であるとともに、蓄積容量電極の面積を拡大す
ることなく所望の蓄積容量を形成することが可能であ
り、且つ広開口率化が可能なアクティブマトリクス基板
及びその製造方法並びにアクティブマトリクス型液晶表
示装置を提供することを目的とする。
【0008】
【課題を解決するための手段】この発明は、上記問題点
に基づきなされたもので、請求項1によれば、絶縁基板
上に、少なくとも行選択線と列選択線とが形成され、各
々の選択線が交わる領域に非晶質硅素薄膜トランジスタ
が形成されたアクティブマトリクス基板において、絶縁
基板上に配置された蓄積容量電極と、前記蓄積容量電極
上に積層されたゲート絶縁膜を介して対向配置されてい
るとともに、前記蓄積容量電極との間で蓄積容量を形成
する容量形成用電極と、前記ゲート絶縁膜上に少なくと
もドレイン領域とソース領域とを有するとともに、前記
ソース領域が前記列選択線に電気的に接続された非晶質
珪素薄膜トランジスタと、前記非晶質珪素薄膜トランジ
スタ及び前記容量形成用電極を覆うとともに、前記非晶
質珪素薄膜トランジスタのドレイン領域に通じる第1ヴ
ィアホールと、前記容量形成用電極に通じる第2ヴィア
ホールとを有する絶縁性の表面保護膜と、前記表面保護
膜上に形成されているとともに、前記第1及び第2ヴィ
アホールを介して前記ドレイン領域及び前記容量形成用
電極に電気的に接続された透明な導電性部材によって形
成された画素電極と、を備えたことを特徴とするアクテ
ィブマトリクス基板が提供される。
に基づきなされたもので、請求項1によれば、絶縁基板
上に、少なくとも行選択線と列選択線とが形成され、各
々の選択線が交わる領域に非晶質硅素薄膜トランジスタ
が形成されたアクティブマトリクス基板において、絶縁
基板上に配置された蓄積容量電極と、前記蓄積容量電極
上に積層されたゲート絶縁膜を介して対向配置されてい
るとともに、前記蓄積容量電極との間で蓄積容量を形成
する容量形成用電極と、前記ゲート絶縁膜上に少なくと
もドレイン領域とソース領域とを有するとともに、前記
ソース領域が前記列選択線に電気的に接続された非晶質
珪素薄膜トランジスタと、前記非晶質珪素薄膜トランジ
スタ及び前記容量形成用電極を覆うとともに、前記非晶
質珪素薄膜トランジスタのドレイン領域に通じる第1ヴ
ィアホールと、前記容量形成用電極に通じる第2ヴィア
ホールとを有する絶縁性の表面保護膜と、前記表面保護
膜上に形成されているとともに、前記第1及び第2ヴィ
アホールを介して前記ドレイン領域及び前記容量形成用
電極に電気的に接続された透明な導電性部材によって形
成された画素電極と、を備えたことを特徴とするアクテ
ィブマトリクス基板が提供される。
【0009】請求項7によれば、絶縁基板上に、少なく
とも行選択線と列選択線とが形成され、各々の選択線が
交わる領域に非晶質硅素薄膜トランジスタが形成された
アクティブマトリクス基板において、絶縁基板上に蓄積
容量電極を形成し、前記蓄積容量電極上にゲート絶縁膜
を積層し、前記ゲート絶縁膜を介して前記蓄積容量電極
に対向する位置に容量形成用電極を形成するとともに、
前記非晶質珪素薄膜トランジスタのドレイン領域とソー
ス領域と形成し、前記非晶質珪素薄膜トランジスタ及び
前記容量形成用電極を絶縁性の表面保護膜で覆い、前記
表面保護膜に対して前記非晶質珪素薄膜トランジスタの
ドレイン領域に通じる第1ヴィアホールと、前記容量形
成用電極に通じる第2ヴィアホールとを形成し、前記表
面保護膜上に透明な導電性部材からなる画素電極を形成
するとともに、前記第1及び第2ヴィアホールを介して
前記ドレイン領域及び前記容量形成用電極に電気的に接
続することを特徴とするアクティブマトリクス基板の製
造方法が提供される。
とも行選択線と列選択線とが形成され、各々の選択線が
交わる領域に非晶質硅素薄膜トランジスタが形成された
アクティブマトリクス基板において、絶縁基板上に蓄積
容量電極を形成し、前記蓄積容量電極上にゲート絶縁膜
を積層し、前記ゲート絶縁膜を介して前記蓄積容量電極
に対向する位置に容量形成用電極を形成するとともに、
前記非晶質珪素薄膜トランジスタのドレイン領域とソー
ス領域と形成し、前記非晶質珪素薄膜トランジスタ及び
前記容量形成用電極を絶縁性の表面保護膜で覆い、前記
表面保護膜に対して前記非晶質珪素薄膜トランジスタの
ドレイン領域に通じる第1ヴィアホールと、前記容量形
成用電極に通じる第2ヴィアホールとを形成し、前記表
面保護膜上に透明な導電性部材からなる画素電極を形成
するとともに、前記第1及び第2ヴィアホールを介して
前記ドレイン領域及び前記容量形成用電極に電気的に接
続することを特徴とするアクティブマトリクス基板の製
造方法が提供される。
【0010】請求項8によれば、絶縁基板上に、少なく
とも行選択線と列選択線とが形成され、各々の選択線が
交わる領域に非晶質硅素薄膜トランジスタが形成された
アクティブマトリクス基板であって、絶縁基板上に配置
された蓄積容量電極と、前記蓄積容量電極上に積層され
たゲート絶縁膜を介して対向配置されているとともに、
前記蓄積容量電極との間で蓄積容量を形成する容量形成
用電極と、前記ゲート絶縁膜上に少なくともドレイン領
域とソース領域とを有するとともに、前記ソース領域が
前記列選択線に電気的に接続された非晶質珪素薄膜トラ
ンジスタと、前記非晶質珪素薄膜トランジスタ及び前記
容量形成用電極を覆うとともに、前記非晶質珪素薄膜ト
ランジスタのドレイン領域に通じる第1ヴィアホール
と、前記容量形成用電極に通じる第2ヴィアホールとを
有する絶縁性の表面保護膜と、前記表面保護膜上に形成
されているとともに、前記第1及び第2ヴィアホールを
介して前記ドレイン領域及び前記容量形成用電極に電気
的に接続された透明な導電性部材によって形成された画
素電極と、を有するアクティブマトリクス基板と、前記
画素電極に対向配置された透明な導電性部材からなる対
向電極を有する対向基板と、前記アクティブマトリクス
基板と前記対向基板との間に挟持された液晶組成物と、
を備えたことを特徴とするアクティブマトリクス型液晶
表示装置が提供される。
とも行選択線と列選択線とが形成され、各々の選択線が
交わる領域に非晶質硅素薄膜トランジスタが形成された
アクティブマトリクス基板であって、絶縁基板上に配置
された蓄積容量電極と、前記蓄積容量電極上に積層され
たゲート絶縁膜を介して対向配置されているとともに、
前記蓄積容量電極との間で蓄積容量を形成する容量形成
用電極と、前記ゲート絶縁膜上に少なくともドレイン領
域とソース領域とを有するとともに、前記ソース領域が
前記列選択線に電気的に接続された非晶質珪素薄膜トラ
ンジスタと、前記非晶質珪素薄膜トランジスタ及び前記
容量形成用電極を覆うとともに、前記非晶質珪素薄膜ト
ランジスタのドレイン領域に通じる第1ヴィアホール
と、前記容量形成用電極に通じる第2ヴィアホールとを
有する絶縁性の表面保護膜と、前記表面保護膜上に形成
されているとともに、前記第1及び第2ヴィアホールを
介して前記ドレイン領域及び前記容量形成用電極に電気
的に接続された透明な導電性部材によって形成された画
素電極と、を有するアクティブマトリクス基板と、前記
画素電極に対向配置された透明な導電性部材からなる対
向電極を有する対向基板と、前記アクティブマトリクス
基板と前記対向基板との間に挟持された液晶組成物と、
を備えたことを特徴とするアクティブマトリクス型液晶
表示装置が提供される。
【0011】この発明のアクティブマトリクス基板及び
その製造方法並びにアクティブマトリクス型液晶表示装
置によれば、画素電極を非晶質珪素薄膜トランジスタが
形成されている層とは異なる層に形成し、非晶質薄膜ト
ランジスタと同一の層には、容量形成用電極を配置し、
第2ヴィアホールを介して容量形成用電極と画素電極と
を電気的に接続している。このため、非晶質珪素薄膜ト
ランジスタと画素電極とのショートを防止するととも
に、従来と比較して画素電極を広く形成することが可能
となり、また、容量形成用電極及び蓄積容量電極の面積
を大きくすることなく所望の蓄積容量を形成しつつ、開
口率を向上することが可能となる。
その製造方法並びにアクティブマトリクス型液晶表示装
置によれば、画素電極を非晶質珪素薄膜トランジスタが
形成されている層とは異なる層に形成し、非晶質薄膜ト
ランジスタと同一の層には、容量形成用電極を配置し、
第2ヴィアホールを介して容量形成用電極と画素電極と
を電気的に接続している。このため、非晶質珪素薄膜ト
ランジスタと画素電極とのショートを防止するととも
に、従来と比較して画素電極を広く形成することが可能
となり、また、容量形成用電極及び蓄積容量電極の面積
を大きくすることなく所望の蓄積容量を形成しつつ、開
口率を向上することが可能となる。
【0012】また、容量形成用電極は、非晶質珪素薄膜
トランジスタのソース領域及びドレイン領域を形成する
工程で同時に形成することが可能であるため、上述した
ような構造のアクティブマトリクス基板を作製するため
の工程数が増えることを防止できる。
トランジスタのソース領域及びドレイン領域を形成する
工程で同時に形成することが可能であるため、上述した
ような構造のアクティブマトリクス基板を作製するため
の工程数が増えることを防止できる。
【0013】
【発明の実施の形態】以下、図面を参照してこの発明に
係るアクティブマトリクス基盤及びその製造方法並びに
アクティブマトリクス型液晶表示装置の実施の形態につ
いて詳細に説明する。
係るアクティブマトリクス基盤及びその製造方法並びに
アクティブマトリクス型液晶表示装置の実施の形態につ
いて詳細に説明する。
【0014】図1は、この発明の一実施の形態に係るア
クティブマトリクス基板における一画素部分の平面図で
あり、図2は、図1に示したアクティブマトリクス基板
におけるA−A′線で破断した部分の断面図であり、図
7は、図1及び図2に示したアクティブマトリクス基板
を利用したアクティブマトリクス型液晶表示装置の構造
の一例を示す断面図である。
クティブマトリクス基板における一画素部分の平面図で
あり、図2は、図1に示したアクティブマトリクス基板
におけるA−A′線で破断した部分の断面図であり、図
7は、図1及び図2に示したアクティブマトリクス基板
を利用したアクティブマトリクス型液晶表示装置の構造
の一例を示す断面図である。
【0015】すなわち、図1及び図2に示したアクティ
ブマトリクス基板は、アクティブ素子すなわちスイッチ
ング素子として、例えば逆スタガード型の非晶質硅素薄
膜トランジスタ(以下、TFTと称する)100を備え
ている。図1に示したように、TFT100は、各画素
毎における行選択線すなわち走査線102と列選択線す
なわち信号線109との交差部付近に配置される。
ブマトリクス基板は、アクティブ素子すなわちスイッチ
ング素子として、例えば逆スタガード型の非晶質硅素薄
膜トランジスタ(以下、TFTと称する)100を備え
ている。図1に示したように、TFT100は、各画素
毎における行選択線すなわち走査線102と列選択線す
なわち信号線109との交差部付近に配置される。
【0016】このTFT100を備えるアクティブマト
リクス基板すなわちアクティブマトリクス型液晶表示装
置のアレイ基板1は、図2に示したように、絶縁基板1
01上に配置された走査線の一部をなす遮光性の導電性
部材によって形成されたゲート電極102と、走査線及
びゲート電極102と同一の遮光性の導電性部材によっ
て形成された蓄積容量電極103と、ゲート絶縁膜10
4を介して形成された非晶質硅素薄膜105と、この非
晶質珪素薄膜105上にゲート電極102に対して自己
整合的に形成されているとともに窒化硅素からなる無機
保護膜106とを有している。
リクス基板すなわちアクティブマトリクス型液晶表示装
置のアレイ基板1は、図2に示したように、絶縁基板1
01上に配置された走査線の一部をなす遮光性の導電性
部材によって形成されたゲート電極102と、走査線及
びゲート電極102と同一の遮光性の導電性部材によっ
て形成された蓄積容量電極103と、ゲート絶縁膜10
4を介して形成された非晶質硅素薄膜105と、この非
晶質珪素薄膜105上にゲート電極102に対して自己
整合的に形成されているとともに窒化硅素からなる無機
保護膜106とを有している。
【0017】このアレイ基板1に備えられるTFT10
0のソース電極100S及びドレイン電極100Dは、
ゲート絶縁膜104上に堆積されているとともに無機保
護膜106に自己整合的に形成された低抵抗半導体層と
してのオーミックコンタクト層107、及びこのオーミ
ックコンタクト層107表面に被覆された金属反応層1
08により形成される。TFT100のソース電極10
0Sは、信号線109に電気的に接続されている。
0のソース電極100S及びドレイン電極100Dは、
ゲート絶縁膜104上に堆積されているとともに無機保
護膜106に自己整合的に形成された低抵抗半導体層と
してのオーミックコンタクト層107、及びこのオーミ
ックコンタクト層107表面に被覆された金属反応層1
08により形成される。TFT100のソース電極10
0Sは、信号線109に電気的に接続されている。
【0018】また、蓄積容量電極103の直上に位置す
るとともに、ゲート絶縁膜104上に堆積されたオーミ
ックコンタクト層107とオーミックコンタクト層10
7上に被覆された金属反応層108により、容量形成用
電極112が形成されている。すなわち、この容量形成
用電極112は、ゲート絶縁膜104を介して蓄積容量
電極103との間で蓄積容量を形成する。
るとともに、ゲート絶縁膜104上に堆積されたオーミ
ックコンタクト層107とオーミックコンタクト層10
7上に被覆された金属反応層108により、容量形成用
電極112が形成されている。すなわち、この容量形成
用電極112は、ゲート絶縁膜104を介して蓄積容量
電極103との間で蓄積容量を形成する。
【0019】TFT100及び信号線109の上には、
表面保護膜110が積層されている。さらに、この表面
保護膜110上には、透明導電性膜によって形成された
画素電極111が配置されている。
表面保護膜110が積層されている。さらに、この表面
保護膜110上には、透明導電性膜によって形成された
画素電極111が配置されている。
【0020】TFT100のドレイン電極100Dは、
ドレイン電極100D上の表面保護膜110を貫通する
ヴィアホール113を介して画素電極111にコンタク
トされている。また、容量形成用電極112は、容量形
成用電極112の上の表面保護膜110を貫通するヴィ
アホール114を介して画素電極111にコンタクトさ
れている。すなわち、容量形成用電極112に電気的に
接続された画素電極111は、ゲート絶縁膜104を介
して蓄積容量電極103に対向して配置されていること
に相当し、容量形成用電極112と蓄積容量電極103
との間で形成した蓄積容量は、画素電極111と蓄積容
量電極103との間で形成される蓄積容量に相当する。
ドレイン電極100D上の表面保護膜110を貫通する
ヴィアホール113を介して画素電極111にコンタク
トされている。また、容量形成用電極112は、容量形
成用電極112の上の表面保護膜110を貫通するヴィ
アホール114を介して画素電極111にコンタクトさ
れている。すなわち、容量形成用電極112に電気的に
接続された画素電極111は、ゲート絶縁膜104を介
して蓄積容量電極103に対向して配置されていること
に相当し、容量形成用電極112と蓄積容量電極103
との間で形成した蓄積容量は、画素電極111と蓄積容
量電極103との間で形成される蓄積容量に相当する。
【0021】画素電極111と容量形成用電極112と
を電気的に接続するためのヴィアホール114は、容量
形成用電極112上のいずれの位置であってもよく、図
1及び図2に示したアレイ基板では、ヴィアホール11
4は、開口部すなわちアレイ基板1に形成された画素電
極111を光が透過する領域内における容量形成用電極
112上、すなわち蓄積容量電極103の直上に相当す
る位置から外れる位置に形成されている。
を電気的に接続するためのヴィアホール114は、容量
形成用電極112上のいずれの位置であってもよく、図
1及び図2に示したアレイ基板では、ヴィアホール11
4は、開口部すなわちアレイ基板1に形成された画素電
極111を光が透過する領域内における容量形成用電極
112上、すなわち蓄積容量電極103の直上に相当す
る位置から外れる位置に形成されている。
【0022】上述したような構造のアレイ基板1を備え
たアクティブマトリクス型液晶表示装置は、図7に示し
たように、アレイ基板1に対向する位置に配置された対
向基板2、及びアレイ基板1と対向基板2との間に挟持
された液晶組成物3を備えている。
たアクティブマトリクス型液晶表示装置は、図7に示し
たように、アレイ基板1に対向する位置に配置された対
向基板2、及びアレイ基板1と対向基板2との間に挟持
された液晶組成物3を備えている。
【0023】対向基板2は、透明な絶縁性基板、例えば
ガラス基板4、ガラス基板4上に配置されたカラーフィ
ルタ5及び遮光膜6、及びカラーフィルタ5及び遮光膜
6上に配置された透明導電性部材によって形成された対
向電極7を有している。カラーフィルタ5は、アレイ基
板1と対向基板2とが対向配置された際に、アレイ基板
1の開口部すなわち画素電極111に対向する位置に配
置され、各画素毎にそれぞれ赤(R)、緑(G)、青
(B)のフィルターが配置されている。また、遮光膜6
は、アレイ基板1と対向基板2とが対向配置された際
に、アレイ基板1の配線部すなわち走査線102、信号
線109及びTFT100に対向する位置に配置され
る。
ガラス基板4、ガラス基板4上に配置されたカラーフィ
ルタ5及び遮光膜6、及びカラーフィルタ5及び遮光膜
6上に配置された透明導電性部材によって形成された対
向電極7を有している。カラーフィルタ5は、アレイ基
板1と対向基板2とが対向配置された際に、アレイ基板
1の開口部すなわち画素電極111に対向する位置に配
置され、各画素毎にそれぞれ赤(R)、緑(G)、青
(B)のフィルターが配置されている。また、遮光膜6
は、アレイ基板1と対向基板2とが対向配置された際
に、アレイ基板1の配線部すなわち走査線102、信号
線109及びTFT100に対向する位置に配置され
る。
【0024】ところで、上述したようなアレイ基板、す
なわちアクティブマトリクス基板1は、以下に示すよう
な製造工程に従って形成される。まず、絶縁基板101
上に行選択線すなわち走査線及びゲート電極102、及
び蓄積容量電極103を形成する。この実施の形態で
は、ゲート電極102及び蓄積容量電極103として、
例えばタンタル(Ta)、モリブデン(Mo)、タング
ステン(W)、チタン(Ti)、クリプトン(Cr)、
アルミニウム(Al)といった金属材料、或いはその合
金の単層膜、或いは積層膜を使用することが可能であ
る。すなわち、これらの金属材料を主成分とする遮光性
の導電膜を絶縁基板101上に成膜した後、パターニン
グすることにより、走査線、ゲート線、及び蓄積容量電
極を形成する。このパターニングの際には、例えばエッ
チング断面に傾斜をつけるテーパーエッチング技術を用
いても良い。
なわちアクティブマトリクス基板1は、以下に示すよう
な製造工程に従って形成される。まず、絶縁基板101
上に行選択線すなわち走査線及びゲート電極102、及
び蓄積容量電極103を形成する。この実施の形態で
は、ゲート電極102及び蓄積容量電極103として、
例えばタンタル(Ta)、モリブデン(Mo)、タング
ステン(W)、チタン(Ti)、クリプトン(Cr)、
アルミニウム(Al)といった金属材料、或いはその合
金の単層膜、或いは積層膜を使用することが可能であ
る。すなわち、これらの金属材料を主成分とする遮光性
の導電膜を絶縁基板101上に成膜した後、パターニン
グすることにより、走査線、ゲート線、及び蓄積容量電
極を形成する。このパターニングの際には、例えばエッ
チング断面に傾斜をつけるテーパーエッチング技術を用
いても良い。
【0025】続いて、これらを覆うように例えば窒化硅
素からなるゲート絶縁膜104、非晶質硅素薄膜10
5、及び、例えば窒化硅素からなる無機保護膜106を
連続的に成膜し、積層膜を形成する。この積層膜は、例
えばプラズマCVD、常圧CVD、あるいは減圧CVD
などの各種CVD法を用いて成膜する。なお、この実施
の形態では、ゲート絶縁膜104の膜厚を4000オン
グストローム、非晶質珪素薄膜の膜厚を500オングス
トローム、無機保護膜106の膜厚を2000オングス
トロームに設定している。また、この実施の形態では、
積層膜の各層を単一材料の単層膜で形成したが、例えば
それぞれが異なる材料からなる積層膜で構成されてもよ
い。
素からなるゲート絶縁膜104、非晶質硅素薄膜10
5、及び、例えば窒化硅素からなる無機保護膜106を
連続的に成膜し、積層膜を形成する。この積層膜は、例
えばプラズマCVD、常圧CVD、あるいは減圧CVD
などの各種CVD法を用いて成膜する。なお、この実施
の形態では、ゲート絶縁膜104の膜厚を4000オン
グストローム、非晶質珪素薄膜の膜厚を500オングス
トローム、無機保護膜106の膜厚を2000オングス
トロームに設定している。また、この実施の形態では、
積層膜の各層を単一材料の単層膜で形成したが、例えば
それぞれが異なる材料からなる積層膜で構成されてもよ
い。
【0026】続いて、絶縁基板101の背面から露光す
る裏面露光技術を用いて、無機保護膜106のパターニ
ングをゲート電極102に対して自己整合的に行う。こ
れにより、ゲート電極102と無機保護膜106とのオ
フセット量を減少させることができ、TFT100が持
つ寄生容量(Cgs)を低減させることができる。
る裏面露光技術を用いて、無機保護膜106のパターニ
ングをゲート電極102に対して自己整合的に行う。こ
れにより、ゲート電極102と無機保護膜106とのオ
フセット量を減少させることができ、TFT100が持
つ寄生容量(Cgs)を低減させることができる。
【0027】続いて、無機保護膜106をマスクにし
て、例えば燐イオンを非晶質硅素薄膜105表面に注入
し、オーミックコンタクト層107を形成する。この実
施の形態では、燐イオンの注入条件として加速電圧(V
i)を30kV、ドーズ量(Ci)を5×1015/cm
2 とした。また、ここでは、燐イオンのみを選択的に注
入したが、例えば水素イオン等と同時に燐イオンを注入
するような非質量分離型のイオン注入法を用いてもよ
い。
て、例えば燐イオンを非晶質硅素薄膜105表面に注入
し、オーミックコンタクト層107を形成する。この実
施の形態では、燐イオンの注入条件として加速電圧(V
i)を30kV、ドーズ量(Ci)を5×1015/cm
2 とした。また、ここでは、燐イオンのみを選択的に注
入したが、例えば水素イオン等と同時に燐イオンを注入
するような非質量分離型のイオン注入法を用いてもよ
い。
【0028】そして、オーミックコンタクト層107、
及び非晶質硅素薄膜105をパターニングする。そし
て、少なくともオーミックコンタクト層107を含む基
板上に例えばTa、Mo、W、Ti、Cr、Alといっ
た高融点金属材料、或いはその合金を被覆し、例えば2
00℃で2時間といった熱処理を施した後、この金属膜
を剥離することで、オーミックコンタクト層107表面
に金属との反応層108を形成する。そして、このオー
ミックコンタクト層107及び金属反応層108をパタ
ーニングすることにより、TFT100のソース領域1
00S及びドレイン領域100Dと、容量形成用電極1
12を形成する。容量形成用電極112は、蓄積容量電
極103のほぼ直上の位置に形成される。
及び非晶質硅素薄膜105をパターニングする。そし
て、少なくともオーミックコンタクト層107を含む基
板上に例えばTa、Mo、W、Ti、Cr、Alといっ
た高融点金属材料、或いはその合金を被覆し、例えば2
00℃で2時間といった熱処理を施した後、この金属膜
を剥離することで、オーミックコンタクト層107表面
に金属との反応層108を形成する。そして、このオー
ミックコンタクト層107及び金属反応層108をパタ
ーニングすることにより、TFT100のソース領域1
00S及びドレイン領域100Dと、容量形成用電極1
12を形成する。容量形成用電極112は、蓄積容量電
極103のほぼ直上の位置に形成される。
【0029】続いて、ゲート絶縁膜109上に信号線1
09を形成し、TFT100のソース電極100Sに電
気的に接続する。この信号線109は、例えば金属反応
層を形成する金属材料と同一の高融点金属材料によって
形成される。
09を形成し、TFT100のソース電極100Sに電
気的に接続する。この信号線109は、例えば金属反応
層を形成する金属材料と同一の高融点金属材料によって
形成される。
【0030】続いて、表面保護膜110として例えば窒
化硅素膜をTFT100付近の凹凸が概略平坦になる程
度の膜厚をもって形成する。続いて、TFT100のド
レイン領域100D、及び容量形成用電極112の直上
に相当する表面保護膜110にそれぞれヴィアホール1
13、114を形成する。
化硅素膜をTFT100付近の凹凸が概略平坦になる程
度の膜厚をもって形成する。続いて、TFT100のド
レイン領域100D、及び容量形成用電極112の直上
に相当する表面保護膜110にそれぞれヴィアホール1
13、114を形成する。
【0031】続いて、表面保護膜110の上に透明導電
性膜として例えばITO膜を例えばスパッタ法により成
膜する。この時、ヴィアホール113、及び114に
も、ITO膜が成膜される。そして、このITO膜の上
にネガ型レジストを塗布し、信号線109、走査線(ゲ
ート線)102、蓄積容量電極103、非晶質硅素薄膜
トランジスタ100をマスクにして、絶縁基板101の
裏面から露光し、かつ、蓄積容量電極103上等の必要
な領域には、再度通常のマスク露光を行って、パターニ
ングすることにより画素電極111を形成する。
性膜として例えばITO膜を例えばスパッタ法により成
膜する。この時、ヴィアホール113、及び114に
も、ITO膜が成膜される。そして、このITO膜の上
にネガ型レジストを塗布し、信号線109、走査線(ゲ
ート線)102、蓄積容量電極103、非晶質硅素薄膜
トランジスタ100をマスクにして、絶縁基板101の
裏面から露光し、かつ、蓄積容量電極103上等の必要
な領域には、再度通常のマスク露光を行って、パターニ
ングすることにより画素電極111を形成する。
【0032】この実施の形態では、画素電極111の面
積が従来の約1.3倍となり、ソース領域100Sと画
素電極111、及び容量形成用電極112が充分低低抗
でありながら、それ自体そして画素電極111とのコン
タクト部分が光透過性を有するため、開口率を低下させ
ずに充分な蓄積容量を保ちつつ画素を構成することが可
能となる。
積が従来の約1.3倍となり、ソース領域100Sと画
素電極111、及び容量形成用電極112が充分低低抗
でありながら、それ自体そして画素電極111とのコン
タクト部分が光透過性を有するため、開口率を低下させ
ずに充分な蓄積容量を保ちつつ画素を構成することが可
能となる。
【0033】また、図2に示すように、信号線109と
画素電極111とが表面保護膜110を挟んで別の層に
形成されているため、信号線109と画素電極111と
の間のショートを防止することができる。このような構
造のアレイ基板を用いて、図7に示したような液晶表示
装置を構成し、画像を表示させたところ、明るくかつ表
面保護膜が充分厚いため信号線109と画素電極111
とのカップリング容量が減少し、クロストークの無い均
一な表示が得られた。
画素電極111とが表面保護膜110を挟んで別の層に
形成されているため、信号線109と画素電極111と
の間のショートを防止することができる。このような構
造のアレイ基板を用いて、図7に示したような液晶表示
装置を構成し、画像を表示させたところ、明るくかつ表
面保護膜が充分厚いため信号線109と画素電極111
とのカップリング容量が減少し、クロストークの無い均
一な表示が得られた。
【0034】この実施の形態では、TFT100を走査
線102から突き出したゲート電極102上に設けた
が、TFT100を直接走査線上に設けてもよく、この
場合は開口率をより高めることができる。また、この実
施の形態では、表面保護膜110の材料として窒化硅素
膜を用いたが、この他に例えば有機材料を用いても良
い。
線102から突き出したゲート電極102上に設けた
が、TFT100を直接走査線上に設けてもよく、この
場合は開口率をより高めることができる。また、この実
施の形態では、表面保護膜110の材料として窒化硅素
膜を用いたが、この他に例えば有機材料を用いても良
い。
【0035】上述した構造のアクティブマトリクス基板
では、画素電極と容量形成用電極とを接続するヴィアホ
ールを開口部に形成したが、図3及び図4に示したアク
ティブマトリクス基板の例のように、容量形成電極31
2と画素電極311との接続用ヴィアホール314の位
置を蓄積容量電極303上に変更してもよい。このよう
な構造のアクティブマトリクス基板の場合、その他の構
造、及び製造プロセスは、図1及び図2に示した例と変
更はない。蓄積容量電極303上にヴィアホール314
を形成することにより開口部の面積をさらに拡大するこ
とが可能となり、所望の蓄積容量を確保しつつ画素電極
の開口率を向上することができる。
では、画素電極と容量形成用電極とを接続するヴィアホ
ールを開口部に形成したが、図3及び図4に示したアク
ティブマトリクス基板の例のように、容量形成電極31
2と画素電極311との接続用ヴィアホール314の位
置を蓄積容量電極303上に変更してもよい。このよう
な構造のアクティブマトリクス基板の場合、その他の構
造、及び製造プロセスは、図1及び図2に示した例と変
更はない。蓄積容量電極303上にヴィアホール314
を形成することにより開口部の面積をさらに拡大するこ
とが可能となり、所望の蓄積容量を確保しつつ画素電極
の開口率を向上することができる。
【0036】上述したように、この発明のアクティブマ
トリクス基板及びその製造方法並びにアクティブマトリ
クス型液晶表示装置によれば、画素電極をTFTが形成
されている層とは異なる層に形成し、TFTと同一の層
には、容量形成用電極を配置し、ヴィアホールを介して
容量形成用電極と画素電極とを電気的に接続している。
このため、TFTと画素電極とのショートを防止すると
ともに、従来と比較して画素電極を広く形成することが
可能となり、また、容量形成用電極及び蓄積容量電極の
面積を大きくすることなく所望の蓄積容量を形成しつ
つ、開口率を向上することが可能となる。
トリクス基板及びその製造方法並びにアクティブマトリ
クス型液晶表示装置によれば、画素電極をTFTが形成
されている層とは異なる層に形成し、TFTと同一の層
には、容量形成用電極を配置し、ヴィアホールを介して
容量形成用電極と画素電極とを電気的に接続している。
このため、TFTと画素電極とのショートを防止すると
ともに、従来と比較して画素電極を広く形成することが
可能となり、また、容量形成用電極及び蓄積容量電極の
面積を大きくすることなく所望の蓄積容量を形成しつ
つ、開口率を向上することが可能となる。
【0037】また、容量形成用電極は、TFTのソース
領域及びドレイン領域を形成する工程で同時に形成する
ことが可能であるため、上述したような構造のアクティ
ブマトリクス基板を作製する際に工程数が増えることも
ない。
領域及びドレイン領域を形成する工程で同時に形成する
ことが可能であるため、上述したような構造のアクティ
ブマトリクス基板を作製する際に工程数が増えることも
ない。
【0038】
【発明の効果】以上説明したように、この発明によれ
ば、画素電極の面積を拡大することが可能であるととも
に、蓄積容量電極の面積を拡大することなく所望の蓄積
容量を形成することが可能であり、且つ広開口率化が可
能なアクティブマトリクス基板及びその製造方法並びに
アクティブマトリクス型液晶表示装置を提供することが
できる。
ば、画素電極の面積を拡大することが可能であるととも
に、蓄積容量電極の面積を拡大することなく所望の蓄積
容量を形成することが可能であり、且つ広開口率化が可
能なアクティブマトリクス基板及びその製造方法並びに
アクティブマトリクス型液晶表示装置を提供することが
できる。
【図1】図1は、この発明の一実施の形態に係るアクテ
ィブマトリクス基板における一画素部分の平面図であ
る。
ィブマトリクス基板における一画素部分の平面図であ
る。
【図2】図2は、図1に示したアクティブマトリクス基
板におけるA−A′線で破断した部分の断面図である。
板におけるA−A′線で破断した部分の断面図である。
【図3】図3は、この発明の他の実施の形態に係るアク
ティブマトリクス基板における一画素部分の平面図であ
る。
ティブマトリクス基板における一画素部分の平面図であ
る。
【図4】図4は、図3に示したアクティブマトリクス基
板におけるB−B′線で破断した部分の断面図である。
板におけるB−B′線で破断した部分の断面図である。
【図5】図5は、従来の非晶質硅素薄膜トランジスタア
レイ基板を概略的に示す平面図である。
レイ基板を概略的に示す平面図である。
【図6】図6は、図5に示した従来の非晶質硅素薄膜ト
ランジスタアレイ基板におけるC−C′線で破断した部
分の断面図である。
ランジスタアレイ基板におけるC−C′線で破断した部
分の断面図である。
【図7】図7は、図1及び図2に示したアクティブマト
リクス基板を利用したアクティブマトリクス型液晶表示
装置の構造の一例を示す断面図である。
リクス基板を利用したアクティブマトリクス型液晶表示
装置の構造の一例を示す断面図である。
1…アクティブマトリクス基板(アレイ基板) 2…対向基板 3…液晶組成物 100…TFT 101…絶縁基板 102…走査線、ゲート電極 103…蓄積容量電極 104…ゲート絶縁膜 105…非晶質硅素薄膜 106…無機保護膜 107…オーミックコンタクト層 108…金属反応層 109…信号線 110…表面保護膜 111…画素電極 112…容量形成用電極 113…ヴィアホール 114…ヴィアホール
Claims (8)
- 【請求項1】絶縁基板上に、少なくとも行選択線と列選
択線とが形成され、各々の選択線が交わる領域に非晶質
硅素薄膜トランジスタが形成されたアクティブマトリク
ス基板において、 絶縁基板上に配置された蓄積容量電極と、 前記蓄積容量電極上に積層されたゲート絶縁膜を介して
対向配置されているとともに、前記蓄積容量電極との間
で蓄積容量を形成する容量形成用電極と、 前記ゲート絶縁膜上に少なくともドレイン領域とソース
領域とを有するとともに、前記ソース領域が前記列選択
線に電気的に接続された非晶質珪素薄膜トランジスタ
と、 前記非晶質珪素薄膜トランジスタ及び前記容量形成用電
極を覆うとともに、前記非晶質珪素薄膜トランジスタの
ドレイン領域に通じる第1ヴィアホールと、前記容量形
成用電極に通じる第2ヴィアホールとを有する絶縁性の
表面保護膜と、 前記表面保護膜上に形成されているとともに、前記第1
及び第2ヴィアホールを介して前記ドレイン領域及び前
記容量形成用電極に電気的に接続された透明な導電性部
材によって形成された画素電極と、 を備えたことを特徴とするアクティブマトリクス基板。 - 【請求項2】前記非晶質珪素薄膜トランジスタのソース
領域及びドレイン領域と、前記容量形成用電極とは、オ
ーミックコンタクト層と、このオーミックコンタクト層
上に形成された金属反応層とを有することを特徴とする
請求項1に記載のアクティブマトリクス基板。 - 【請求項3】絶縁基板上に、少なくとも行選択線と列選
択線とが形成され、各々の選択線が交わる領域には非晶
質硅素薄膜トランジスタが形成され、前記非晶質硅素薄
膜トランジスタは、前記絶縁基板側から少なくともゲー
ト電極、ゲート絶縁膜、非晶質硅素薄膜が順次形成され
てなり、前記非晶質硅素薄膜上には、無機保護膜が前記
ゲート電極に対して自己整合的に形状加工されてなり、
前記非晶質硅素薄膜の一部は、前記無機保護膜に対して
自己整合的に形成されてなるオーミックコンタクト層と
なり、かつ前記オーミックコンタクト層上には、前記オ
ーミックコンタクト層と金属との反応層が形成されてな
り、前記金属反応層からなるソース領域、及びドレイン
領域にはそれぞれ透明電極からなる画素電極、及び列選
択線が接続されているアクティブマトリクス基板におい
て、 前記画素電極は、非晶質硅素薄膜トランジスタ上に形成
された絶縁性の表面保護膜上に位置し、前記表面保護膜
に形成された第1ヴィアホールを通じてドレイン領域に
接続され、かつ、前記表面保護膜に形成された第2ヴィ
アホールを通じて前記オーミックコンタクト層及び金属
反応層からなる容量形成用電極に接続され、この容量形
成用電極が前記ゲート絶縁膜の少なくとも一部を介して
蓄積容量電極との間に蓄積容量を形成して成ることを特
徴とするアクティブマトリクス基板。 - 【請求項4】前記容量形成用電極と画素電極とを接続す
る前記第2ヴィアホールは、前記蓄積容量電極上から外
れる領域に形成されていることを特徴とする請求項1ま
たは3に記載のアクティブマトリクス基板。 - 【請求項5】前記容量形成用電極と画素電極とを接続す
る前記第2ヴィアホールは、前記蓄積容量電極上の領域
に形成されていることを特徴とする請求項1または3に
記載のアクティブマトリクス基板。 - 【請求項6】前記非晶質珪素薄膜トランジスタのソース
領域及びドレイン領域と、前記容量形成用電極に含まれ
る前記金属反応層は、少なくとも前記オーミックコンタ
クト層と高融点金属との反応層であることを特徴とする
請求項2または3に記載のアクティブマトリクス基板。 - 【請求項7】絶縁基板上に、少なくとも行選択線と列選
択線とが形成され、各々の選択線が交わる領域に非晶質
硅素薄膜トランジスタが形成されたアクティブマトリク
ス基板において、 絶縁基板上に蓄積容量電極を形成し、 前記蓄積容量電極上にゲート絶縁膜を積層し、 前記ゲート絶縁膜を介して前記蓄積容量電極に対向する
位置に容量形成用電極を形成するとともに、前記非晶質
珪素薄膜トランジスタのドレイン領域とソース領域と形
成し、 前記非晶質珪素薄膜トランジスタ及び前記容量形成用電
極を絶縁性の表面保護膜で覆い、 前記表面保護膜に対して前記非晶質珪素薄膜トランジス
タのドレイン領域に通じる第1ヴィアホールと、前記容
量形成用電極に通じる第2ヴィアホールとを形成し、 前記表面保護膜上に透明な導電性部材からなる画素電極
を形成するとともに、前記第1及び第2ヴィアホールを
介して前記ドレイン領域及び前記容量形成用電極に電気
的に接続することを特徴とするアクティブマトリクス基
板の製造方法。 - 【請求項8】絶縁基板上に、少なくとも行選択線と列選
択線とが形成され、各々の選択線が交わる領域に非晶質
硅素薄膜トランジスタが形成されたアクティブマトリク
ス基板であって、 絶縁基板上に配置された蓄積容量電極と、 前記蓄積容量電極上に積層されたゲート絶縁膜を介して
対向配置されているとともに、前記蓄積容量電極との間
で蓄積容量を形成する容量形成用電極と、 前記ゲート絶縁膜上に少なくともドレイン領域とソース
領域とを有するとともに、前記ソース領域が前記列選択
線に電気的に接続された非晶質珪素薄膜トランジスタ
と、 前記非晶質珪素薄膜トランジスタ及び前記容量形成用電
極を覆うとともに、前記非晶質珪素薄膜トランジスタの
ドレイン領域に通じる第1ヴィアホールと、前記容量形
成用電極に通じる第2ヴィアホールとを有する絶縁性の
表面保護膜と、 前記表面保護膜上に形成されているとともに、前記第1
及び第2ヴィアホールを介して前記ドレイン領域及び前
記容量形成用電極に電気的に接続された透明な導電性部
材によって形成された画素電極と、 を有するアクティブマトリクス基板と、 前記画素電極に対向配置された透明な導電性部材からな
る対向電極を有する対向基板と、 前記アクティブマトリクス基板と前記対向基板との間に
挟持された液晶組成物と、 を備えたことを特徴とするアクティブマトリクス型液晶
表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19144397A JPH1138439A (ja) | 1997-07-16 | 1997-07-16 | アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19144397A JPH1138439A (ja) | 1997-07-16 | 1997-07-16 | アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置 |
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JP19144397A Pending JPH1138439A (ja) | 1997-07-16 | 1997-07-16 | アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置 |
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Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002082630A (ja) * | 2000-05-12 | 2002-03-22 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
JP2002189429A (ja) * | 2000-09-06 | 2002-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2003157027A (ja) * | 2001-07-27 | 2003-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及び発光装置 |
JP2003330390A (ja) * | 2002-05-16 | 2003-11-19 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
JP2004157543A (ja) * | 2002-11-07 | 2004-06-03 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
US7088401B1 (en) | 1999-06-30 | 2006-08-08 | Nec Lcd Technologies, Ltd. | Liquid crystal display device with less pixel error and method of manufacturing the same |
US7483090B2 (en) | 2004-07-27 | 2009-01-27 | Samsung Electronics Co., Ltd. | Liquid crystal display having first and second subpixel electrodes connected to coupling electrode through respective contact holes and third subpixel electrode separated from the first two but capacitively coupled thereto |
US7754541B2 (en) * | 2006-12-07 | 2010-07-13 | Mitsubishi Electric Corporation | Display device and method of producing the same |
US7977680B2 (en) | 2000-09-06 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having thin film transistors on a metal substrate |
KR101108369B1 (ko) * | 2004-12-31 | 2012-01-30 | 엘지디스플레이 주식회사 | 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법 |
CN109727539A (zh) * | 2018-12-17 | 2019-05-07 | 维沃移动通信有限公司 | 一种显示模组和电子设备 |
US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
-
1997
- 1997-07-16 JP JP19144397A patent/JPH1138439A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7088401B1 (en) | 1999-06-30 | 2006-08-08 | Nec Lcd Technologies, Ltd. | Liquid crystal display device with less pixel error and method of manufacturing the same |
JP2002082630A (ja) * | 2000-05-12 | 2002-03-22 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
JP2002189429A (ja) * | 2000-09-06 | 2002-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2012089839A (ja) * | 2000-09-06 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US7977680B2 (en) | 2000-09-06 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having thin film transistors on a metal substrate |
US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
JP2004061825A (ja) * | 2001-07-27 | 2004-02-26 | Semiconductor Energy Lab Co Ltd | 半導体装置及び発光装置の作製方法 |
US6929986B2 (en) | 2001-07-27 | 2005-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and method of manufacturing the same |
JP2003157027A (ja) * | 2001-07-27 | 2003-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及び発光装置 |
JP2003330390A (ja) * | 2002-05-16 | 2003-11-19 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
JP2004157543A (ja) * | 2002-11-07 | 2004-06-03 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
US7483090B2 (en) | 2004-07-27 | 2009-01-27 | Samsung Electronics Co., Ltd. | Liquid crystal display having first and second subpixel electrodes connected to coupling electrode through respective contact holes and third subpixel electrode separated from the first two but capacitively coupled thereto |
KR101108369B1 (ko) * | 2004-12-31 | 2012-01-30 | 엘지디스플레이 주식회사 | 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법 |
US7754541B2 (en) * | 2006-12-07 | 2010-07-13 | Mitsubishi Electric Corporation | Display device and method of producing the same |
CN109727539A (zh) * | 2018-12-17 | 2019-05-07 | 维沃移动通信有限公司 | 一种显示模组和电子设备 |
WO2020125271A1 (zh) * | 2018-12-17 | 2020-06-25 | 维沃移动通信有限公司 | 显示模组和电子设备 |
CN109727539B (zh) * | 2018-12-17 | 2020-10-30 | 维沃移动通信有限公司 | 一种显示模组和电子设备 |
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