JP2012089839A

JP2012089839A - 半導体装置の作製方法

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Publication number: JP2012089839A
Application number: JP2011223526A
Authority: JP
Inventors: Tatsuya Arao; 達也荒尾; Atsuo Isobe; 敦生磯部; Toru Takayama; 徹高山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-09-06
Filing date: 2011-10-10
Publication date: 2012-05-10
Anticipated expiration: 2021-08-31
Also published as: US6720577B2; US20060071215A1; US20080272376A1; US20020027247A1; US7977680B2; JP5542261B2; US6963084B2; US7405132B2; US20040144983A1

Abstract

【課題】必要十分なキャパシティをもつ保持容量を備えた半導体装置を提供する。
【解決手段】金属表面を有する基板１１と、前記金属表面を有する基板上に形成された絶縁膜１２と、前記絶縁膜上に形成された画素部とを有する半導体装置において、前記画素部は、ＴＦＴと、該ＴＦＴと接続する配線２１とを有しており、保持容量は、前記金属表面を有する基板、前記絶縁膜および前記配線により構成されている。前記絶縁膜の膜厚が薄いほど、また、前記絶縁膜と前記配線の接する領域の面積が大きいほど、大きなキャパシティを得られるので有利である。
【選択図】図１

Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

薄膜トランジスタ（以下、ＴＦＴという）は透明基板上に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的には結晶質珪素膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成する技術が注目されている。ＴＦＴはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。

このような画像表示装置を利用したアプリケーションは様々なものが期待されているが、特に携帯機器への利用が注目されている。そのため、可撓性を有するプラスチックフィルムの上にＴＦＴ素子を形成することが試みられている。

しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のＴＦＴを形成できないのが現状である。そのため、プラスチックフィルムを用いた高性能な液晶表示装置は実現されていない。

また、ＡＭ−ＬＣＤは、基本的には、画像を表示する画素部と、画素部に配列された各画素のＴＦＴを駆動するゲートドライバー回路、各ＴＦＴへ画像信号を送るソースドライバー回路（またはデータドライバー回路）が同一基板上に形成されてなる。

近年では、これら画素部とドライバー回路の他に、信号分割回路やγ補正回路などといった信号処理回路をも同一基板上に設けたシステム・オン・パネルが提案されている。

本発明は、上記問題点を鑑みてなされたものであり、安価な電気光学装置を提供することを課題とする。さらに、基板として可撓性を有する厚さの薄いものを用い、前記基板上に薄膜トランジスタを形成して、軽量化して安価な電気光学装置を提供することを課題とする。さらに、それを表示部として有する安価な電子機器を提供することを課題とする。

さらに、本発明では、画素部に関する改善を行なっている。具体的には、開口率を低下させることなく、大容量を確保しうる保持容量を形成することで、コントラストの優れた電気光学装置を提供することを課題とする。

本発明は、素子形成基板（ＴＦＴなどの素子が形成される基板）として金属表面を有する基板を用い、前記金属表面を有する基板上に必要な素子を形成して電気光学装置を得ることを特徴としている。前記金属表面を有する基板が厚さの薄いものであれば、可撓性を有し、かつ、軽量化した電気光学装置に代表される半導体装置を得ることができる。

なお、前記必要な素子とは、アクティブマトリクス型の電気光学装置ならば画素のスイッチング素子として用いる半導体素子（典型的にはＴＦＴ）を指す。

また、画素部における保持容量は、前記金属表面を有する基板上の絶縁膜を誘電体として、前記金属表面を有する基板と、画素ＴＦＴを構成する半導体層に接続されたドレイン配線によって形成することを特徴とする。

本明細書で開示する発明の構成は、金属表面を有する基板と、前記金属表面を有する基板上に絶縁膜と、該絶縁膜上に画素部とを有する半導体装置であって、前記画素部は、ＴＦＴと、該TFTに接続する配線とを有しており、保持容量は、前記金属表面を有する基板、前記絶縁膜および前記配線により構成されていることを特徴としている。

上記構成において、前記金属表面を有する基板（本明細書中において金属基板と呼ぶ。）は、ステンレス基板や金属元素が基板表面にコーティングしてある基板であることを特徴としている。

また、上記構成において、前記金属表面を有する基板は、耐熱性金属基板である。また、前記金属表面を有する基板の表面粗さの最大高さ（Ｒ_MAX）は、１μｍ以下である。また、前記金属表面を有する基板の表面に存在する凸部の曲率半径は、１μｍ以上であることを特徴としている。

また、上記構成において、前記ステンレス基板の厚さは１０μｍ〜３０μｍであることを特徴としている。

上記構成において、前記絶縁膜としては珪素を含むことが望ましく、前記絶縁膜の膜厚は５０〜５００ｎｍ（好ましくは５０〜３００ｎｍ）であることを特徴としている。

また、上記構成において、前記保持容量は、前記金属基板と、前記絶縁膜と、前記画素ＴＦＴを構成する半導体層に接続している配線によって形成することを特徴としている。

また、上記構成において、前記配線は、前記絶縁膜に接して形成し、かつ、画素電極に接続させることを特徴としている。

また、上記構造を実現するための発明の構成は、金属表面を有する基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に半導体層を形成し、前記半導体層上に第２の絶縁膜を形成し、前記第２の絶縁膜上にゲート電極を形成し、前記半導体層および前記ゲート電極を覆って第３の絶縁膜を形成し、前記第３の絶縁膜を部分的に除去して、前記半導体層の一部および前記第１の絶縁膜の一部を露呈させ、前記半導体層に電気的に接続し、かつ、前記第１の絶縁膜の一部に接する配線を形成することを特徴としている。

上記構成において、前記配線は前記半導体層および前記第１の絶縁膜の一部に接続して形成されることを特徴としている。

また、上記構成において、前記画素部を構成する保持容量は、前記金属基板、前記第１の絶縁膜の一部および配線から形成されることを特徴としている。

また、上記構成において、前記第１の絶縁膜の膜厚が薄いほど、保持容量のキャパシティを大きくすることができる。また、前記第１の絶縁膜と前記配線との接する面積が大きい場合もキャパシティを大きくすることができる。

本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
（ａ）従来のＴＦＴの作製プロセスに適合した、簡単な構造である。
（ｂ）保持容量は、金属表面を有する基板、絶縁膜および配線により形成するが、前記保持容量のキャパシティは、誘電体として機能する下地絶縁膜により適宜変更することが可能である。具体的には、前記下地絶縁膜の膜厚およびエッチングにより露呈させる前記下地絶縁膜の面積によって、前記保持容量のキャパシティを変更することが出来る。
（ｃ）以上の利点を満たした上で、良好な半導体装置を作製できる方法である。
また、前記金属表面を有する基板が厚さの薄いものであれば、可撓性を有し、かつ、軽量化した半導体装置を得ることができる。

本発明が開示する画素ＴＦＴおよび保持容量の作製方法の例を示す図。画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。画素部の構成を示す上面図。アクティブマトリクス型液晶表示装置の作製工程を示す断面図。ＥＬ表示装置の駆動回路及び画素部の断面構造図。（Ａ）ＥＬ表示装置の上面図。（Ｂ）ＥＬ表示装置の駆動回路及び画素部の断面構造図。ＥＬ表示装置の画素部の上面図。電子機器の例を示す図。電子機器の例を示す図。

本発明の実施形態について、以下に図１を用いて説明する。図１は画素ＴＦＴと保持容量の作製工程の断面図を示す。ここでは、画素ＴＦＴとして、シングルゲート構造のＴＦＴを作製している。もちろん、シングルゲート構造に限らずダブルゲート構造やトリプルゲート構造などとしても良い。

まず、素子形成基板となる金属基板１１を用意する。例えば金属基板１１として、ＳＵＳ３０４やＳＵＳ３１６等のステンレス基板や、導電膜が形成された基板等を用いることが出来る。前記導電膜として、代表的には、導電性を有する珪素膜（例えばリンドープ珪素膜、ボロンドープ珪素膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。

また、金属基板における金属表面の凹凸の粗さは、１μｍＲ_MAX以下と平坦なものとすることが好ましい。あるいは、金属基板における金属表面の凹凸の１ｍｍ平方当りの表面粗さが１μｍとなることが好ましい。さらに、その凹凸の凸部の曲率半径は、１μｍ以上、好ましくは１０μｍ以上とする。また、金属基板における金属表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。

次いで、金属基板１１上に下地絶縁膜１２を形成する。前記下地絶縁膜１２は、画素部においては保持容量の誘電体（第１誘電体）としても機能させる。このとき、膜厚の薄い絶縁膜を用いた方が大きなキャパシティを得られるので有利である。

前記下地絶縁膜１２上にドライバーＴＦＴの活性領域となる半導体層（図示せず）および画素ＴＦＴの活性領域となる半導体層１３が形成する。

そして、半導体層を覆ってゲート絶縁膜１４が形成される。代表的には、ゲート絶縁膜１４の膜厚は５〜１５０ｎｍ（好ましくは１０〜２００ｎｍ）とすれば良い。

次に、ゲート絶縁膜１４の上には導電膜１５が形成される。また、導電膜１５の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。（図１（Ａ））

代表的には、導電性を有する珪素膜（例えばリンドープ珪素膜、ボロンドープ珪素膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。

また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を、珪素を含む絶縁膜で覆った構造が有効である。珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（または窒化酸化珪素膜ともいう）を用いることができる。なお、酸化窒化珪素膜とは、酸素、窒素および珪素を所定の割合で含む絶縁膜である。

なお、上記材料で導電膜を形成する時、成膜時の最上層に珪素を含む絶縁膜を設け、珪素を含む絶縁膜と上記材料とを一括でエッチングしてゲート配線パターンを形成することもできる。この場合、ゲート配線の上面のみが珪素を含む絶縁膜で保護された状態となる。

続いて、パターニングを行なって、ゲート電極１６を形成する。なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行なう箇所、または半導体層と交差する箇所を指す。したがって、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。

次に、ドーピング処理を行なって、半導体層に不純物元素を添加する。（図１（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁵／ｃｍ²とし、加速電圧を５〜１００ｋｅＶとして行なう。この場合、導電層１６が不純物元素に対するマスクとなり、自己整合的に不純物領域１８、１９が形成される。

なお、前記ドーピング処理を行う前に、前記ゲート電極をマスクとして前記ゲート絶縁膜を部分的にエッチングし、前記半導体層を部分的に露呈させても良い。このようにすることで、前記半導体膜に不純物元素を添加し易くなり、添加量も少なくて済む。

そして、加熱処理により、不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法、ラピッドサーマルアニール法（ＲＴＡ法）またはレーザアニール法で行なう。

次いで、公知の方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）により作製される窒化珪素膜、窒化酸化珪素膜、または酸化珪素膜により第１層間絶縁膜２０を形成する。（図１（Ｃ））

次いで、公知の技術を用いてソース領域およびドレイン領域に達するコンタクトホールを形成する。同時に画素部においては、後工程で形成されるソース配線およびドレイン配線に囲まれた領域で、かつ、画素ＴＦＴの半導体層と重ならない領域において、第１層間絶縁膜およびゲート絶縁膜をエッチングして、下地膜を部分的に露呈させる。このとき、下地膜を露呈させる領域の面積は、適宜決めることが出来る。露呈させる下地膜の面積が広い方が、広い配線を形成することができ、金属基板、下地膜およびドレイン配線で形成される保持容量は大きなキャパシティを得られるので有利である。さらに、第１層間絶縁膜およびゲート絶縁膜をエッチングする際に、同時に下地膜をエッチングして薄くしておけば、保持容量は大きなキャパシティを得られるので有利である。

続いて、ソース配線またはドレイン配線を形成しＴＦＴを得る。ただし、画素ＴＦＴのドレイン配線は、ドレイン領域と露呈した下地膜を接続させて形成する。（図１（Ｄ））

次いで、公知の技術を用いて水素化処理を行ない、全体を水素化してＴＦＴが完成する。本実施例では比較的低温で行なうことが可能な水素プラズマを用いて水素化処理を行った。

続いて、第２層間絶縁膜２２を形成する。（図１（Ｅ））第２層間絶縁膜２２としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。また、平坦化膜を用いても良い。その後、エッチバックを行なってドレイン配線の一部を露呈させ、画素ＴＦＴのドレイン配線２１に接続させて画素電極２４を形成する。（図１（Ｆ））前記画素電極２４としては、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。

以上のように、図１では金属表面を有する基板、下地膜および画素ＴＦＴのドレイン配線によって画素ＴＦＴにおける保持容量が形成される。前記金属表面を有する基板の電位は定電位とするのが望ましい。

本発明は、基板として金属表面を有する基板を用いているため、透過型の電気光学装置に利用することはできない。しかし、保持容量は最大面積で、ゲート配線およびソース配線で囲まれ、かつ、画素ＴＦＴと重ならない領域を使って形成することができるため、非常にキャパシティの大きな保持容量を効果的に実現することができる。また、誘電体として機能する下地絶縁膜を薄い膜厚にすれば、さらにキャパシティを増やすことが出来る。

以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行なうこととする。

本発明の実施例について、以下に図１を用いて説明する。図１は画素ＴＦＴと保持容量の作製工程の断面図を示す。ここでは、画素ＴＦＴとして、シングルゲート構造のＴＦＴを作製している。もちろん、シングルゲート構造に限らずダブルゲート構造やトリプルゲート構造などとしても良い。また、本発明が本実施例に限定されないことはいうまでもない。

まず、素子形成基板となる金属基板１１を用意する。軽量化を目的として、厚さ１０μｍ〜３０μｍのステンレス基板を用いる場合、ステンレス基板は可撓性を有することから、ガラス基板や合成石英基板に対応した装置を使うときに搬送等において支障が生じる。そのため、例えば、基板ホルダーを用意し、ステンレス基板を基板ホルダーに固定すれば、前記装置に対応できる形状となる。

また、金属基板における金属表面の凹凸の粗さは、１μｍＲ_MAXの１ｍｍ平方当りの表面粗さが１μｍとなることが好ましい。さらに、その凹凸の凸部の曲率半径は、１μｍ以上、好ましくは１０μｍ以上とする。また、金属基板における金属表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。

次いで、金属基板１１上に下地絶縁膜１２を形成する。下地絶縁膜１２は、画素部においては保持容量の誘電体（第１誘電体）としても機能させる。このとき、膜厚の薄い絶縁膜を用いた方が大きなキャパシティを得られるので有利である。
下地絶縁膜としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯxＮy）
、またはこれらの積層膜等を５０〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては公知の成膜方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）を用いる。本実施例では、膜組成において酸素元素より窒素元素を多く含む酸化窒化珪素膜を１５０ｎｍの膜厚で形成した。

前記下地絶縁膜１２上に半導体膜をプラズマＣＶＤ法やスパッタ法などの公知の手段で１０〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さに形成する。なお、前記半導体膜としては、非晶質半導体膜や微結晶半導体膜などがあり、非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。半導体膜の形成手段としては公知の成膜方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）を用いることができ、結晶化方法も公知の方法（固相成長法、レーザ結晶化法、触媒元素を用いた固相成長法等）
を用いることができる。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質珪素膜を形成し、レーザ結晶化法により結晶質珪素膜を形成した。レーザ結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ₄レーザを用いることができる。そして、エッチングを行なって所望の形状の半導体層１３を形成した。

そして、プラズマＣＶＤ法またはスパッタ法を用い、半導体層を覆ってゲート絶縁膜１４が形成される。代表的には、ゲート絶縁膜１４の膜厚は５〜１５０nm（好ましくは１０〜２００nm）とすれば良い。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。

なお、上記材料で導電膜を形成する時、成膜時の最上層に珪素を含む絶縁膜を設け、珪素を含む絶縁膜と上記材料とを一括でエッチングしてゲート配線パターンを形成することもできる。この場合、ゲート配線の上面のみが珪素を含む絶縁膜で保護された状態となる。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる導電膜を形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。

続いて、パターニングを行なって、ゲート電極１６を形成する。

次に、ドーピング処理を行なって、半導体層に不純物元素を添加する。（図１（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁵／ｃｍ²とし、加速電圧を５〜１００ｋｅＶとして行なう。この場合、導電層１６が不純物元素に対するマスクとなり、自己整合的に不純物領域１８、１９が形成される。本実施例では、ドーピング処理として、ｎ型を付与する不純物元素としてリン（P）
を添加し、不純物領域１８、１９のリン濃度が１×１０²⁰〜５×１０²¹／ｃｍ³になるようにした。ここでは、画素ＴＦＴにｎチャネル型ＴＦＴを用いるので、ｎ型を付与する不純物元素のドーピング処理のみ図示したが、駆動回路においてはｐチャネル型ＴＦＴも作製される。ｐ型を付与する不純物元素をドーピングするときはｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスクで覆う。

そして、加熱処理により、不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法、ラピッドサーマルアニール法（ＲＴＡ法）またはレーザアニール法で行なう。本実施例では、温度５５０度で４時間の加熱処理を行なった。

次いで、公知の方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）により作製される窒化珪素膜、窒化酸化珪素膜、または酸化珪素膜により第１層間絶縁膜を形成する。（図１（Ｃ））本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用いた。

続いて、第２層間絶縁膜２２を形成する。（図１（Ｅ））第２層間絶縁膜２２としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。また、平坦化膜を用いても良い。その後、エッチバックを行なうと、第２層間絶縁膜２２はエッチングされて２３で示す形状となり、配線の一部が露呈する。そして、画素ＴＦＴのドレイン配線２１に接続させて画素電極２４を形成する。（図１（Ｆ））前記画素電極２４としては、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。

以上のように、図１では金属表面を有する基板、下地膜および画素ＴＦＴのドレイン配線によって画素ＴＦＴにおける保持容量が形成される。

本発明は、基板として金属表面を有する基板を用いているため、透過型の電気光学装置に利用することはできない。しかし、保持容量は最大面積で、ゲート配線およびソース配線で囲まれ、かつ、画素ＴＦＴと重ならない領域を使って形成することができるため、非常にキャパシティの大きな保持容量を効果的に実現することができる。また、誘電体として機能する下地膜を薄い膜厚にすれば、さらにキャパシティを増やすことが出来る。

本実施例ではアクティブマトリクス基板の作製方法について図２〜図７を用いて説明する。

まず、本実施例では金属表面を有する基板３００を用いる。なお、基板３００としては、ステンレス基板や、ガラス基板上に導電膜を形成したものを用いても良い。

次いで、基板３００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１を形成する。本実施例では下地膜３０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜３０１の１層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜３０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜３０１の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜３０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。

次いで、下地膜上に非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さに成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行なって結晶質半導体膜を得る。（図２（Ａ））半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行ない、さらに結晶化を改善するためのレーザアニ―ル処理を行なって結晶質珪素膜を形成した。
そして、この結晶質半導体膜を、フォトリソグラフィ法を用いたパターニング処理によって、半導体層４０２〜４０５を形成した。

また、レーザ結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザ、Ａｒレーザ、Ｋｒレーザ、ＹＡＧレーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザ等を用いることができる。
また、非線形光学素子により変換された高調波を用いても良い。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、本発明において、ガラス基板と比べ、熱伝導率の高い金属基板を用いているため、レーザビームの照射による熱エネルギーは逃げやすくなる。そのため、ガラス基板や合成石英基板を用いたときのレーザ照射条件よりも高いエネルギーで照射する方が好ましい。

例えば、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザエネルギー密度を１００〜８００ｍＪ／ｃｍ²(代表的には３００〜７００ｍＪ／ｃｍ²)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザエネルギー密度を３００〜１０００ｍＪ／ｃｍ² (代表的には３５０〜８００ｍＪ／ｃｍ²)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状レーザビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行なってもよい。また、連続発振のレーザを用いる場合には、例えば、出力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。

また、半導体層４０２〜４０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。

次いで、半導体層４０２〜４０５を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。

また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。

次いで、図２（Ｂ）に示すように、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。

なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。

次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１４を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１及び第２のエッチング条件で行なう。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。

この後、レジストからなるマスク４１０〜４１４を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。

上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２１（第１の導電層４１７ａ〜４２１ａと第２の導電層４１７ｂ〜４２１ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２１で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。

そして、レジストからなるマスクを除去せずに第１のドーピング処理を行ない、半導体層にｎ型を付与する不純物元素を添加する。（図３（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁵／ｃｍ²とし、加速電圧を６０〜１００ｋｅＶとして行なう。本実施例ではドーズ量を１．５×１０¹⁵／ｃｍ²とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層４１７〜４２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の高濃度不純物領域３０６〜３０９が形成される。第１の高濃度不純物領域３０６〜３０９には１×１０²⁰〜１×１０²¹／ｃｍ²の濃度範囲でｎ型を付与する不純物元素を添加する。

次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう。ここでは、エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層４２８ｂ〜４３２ｂを形成する。一方、第１の導電層４１７ａ〜４２１ａは、ほとんどエッチングされず、第２の形状の導電層４２８〜４３２を形成する。

次いで、レジストからなるマスクを除去せずに、図３（Ｃ）に示すように、第２のドーピング処理を行なう。この場合、第１のドーピング処理よりもドーズ量を下げて、７０〜１２０ｋｅＶの高い加速電圧で、ｎ型を付与する不純物元素を導入する。本実施例ではドーズ量を１．５×１０¹⁴／ｃｍ²とし、加速電圧を９０ｋｅＶとして行ない、図３（Ｂ）で形成された第１の高濃度不純物領域３０６〜３０９より内側の半導体層に新たな不純物領域を形成する。第２のドーピング処理は第２の形状の導電層４２８〜４３２をマスクとして用い、第２の導電層４２８ｂ〜４３２ｂの下方における半導体層にも不純物元素が導入され、新たに第２の高濃度不純物領域４２３ａ〜４２６ａおよび低濃度不純物領域４２３ｂ〜４２６ｂが形成される。

次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４３４ａおよび４３４ｂを形成して、図４（Ａ）に示すように、第３のエッチング処理を行なう。エッチング用ガスにＳＦ₆およびＣｌ₂とを用い、ガス流量比を５０：１０（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、約３０秒のエッチング処理を行なう。基板側（資料ステージ）には１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的には負の自己バイアス電圧を印加する。こうして、前記第３のエッチング処理により、ｐチャネル型ＴＦＴおよび画素部のＴＦＴ（画素ＴＦＴ）のＴａＮ膜をエッチングして、第３の形状の導電層４３５〜４３７を形成する。

次いで、レジストからなるマスクを除去した後、第２の形状の導電層４２８、４３０および第３の形状の導電層４３５〜４３７をマスクとして用い、ゲート絶縁膜４１６を選択的に除去して絶縁層４３９〜４４３を形成する。（図４（Ｂ）
）

次いで、新たにレジストからなるマスク４４５ａ〜４４５ｃを形成して第３のドーピング処理を行なう。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４４６を形成する。第２の導電層４３５ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４４６はジボラン（Ｂ₂Ｈ₆）
を用いたイオンドープ法で形成する。（図４（Ｃ））この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４４５ａ〜４４５ｃで覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域４４６にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０²⁰〜２×１０²¹／ｃｍ³となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、不純物元素（ボロン）を添加しやすい利点を有している。

以上までの工程で、それぞれの半導体層に不純物領域が形成される。

次いで、レジストからなるマスク４４５ａ〜４４５ｃを除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。もちろん、第１の層間絶縁膜４６１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。

次いで、図５（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行なう。この活性化工程はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行なえばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。

なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域４２３ａ、４２５ａ、４２６ａ、４４６ａを結晶化する。そのため、前記不純物領域に前記金属元素がゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。
このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。

また、第１の層間絶縁膜を形成する前に活性化処理を行なっても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行なうことが好ましい。

さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行ない、半導体層を水素化する工程を行なう。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行なっても良い。

また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやＹＡＧレーザ等のレーザビームを照射することが望ましい。

次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。（図５（Ｂ））本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いた。

本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行なうことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。

また、第２の層間絶縁膜４６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。

そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。

また、画素部５０７においては、ソース領域およびドレイン領域に達するコンタクトホールを形成するときに同時に、後工程で形成されるソース配線およびドレイン配線に囲まれた領域で、かつ、画素ＴＦＴの半導体層と重ならない領域において、第１層間絶縁膜、第２層間絶縁膜およびゲート絶縁膜をエッチングして、下地膜を部分的に露呈させる。このとき、下地膜を露呈させる領域の面積は、適宜決めることが出来る。露呈させる下地膜の面積が広い方が、広い配線を形成することができ、金属基板、下地膜およびドレイン配線で形成される保持容量は大きなキャパシティを得られるので有利である。そして、図５（Ｃ）のように、ドレイン配線４７０、ゲート配線４６９、接続電極４６８を形成する。この接続電極４６８によりソース配線（４３６ａと４３６ｂの積層）は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線４６９は、画素ＴＦＴのゲート電極と電気的な接続が形成される。また、ドレイン配線４７０は、画素ＴＦＴのドレイン領域４２６ｈと電気的な接続が形成され、さらに保持容量５０５を形成する一方の電極として機能する。（図５（Ｃ））

続いて、第３層間絶縁膜４７１を形成する。（図６（Ａ））第３層間絶縁膜４７１としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。また、第３層間絶縁膜として平坦化膜を用いても良い。

その後、エッチバックを行なうと、第３層間絶縁膜４７１はエッチングされて４７３で示す形状となり、配線の一部が露呈する。そして、画素ＴＦＴのドレイン配線４７０に接続させて画素電極４７３を形成する。（図６（Ｂ））前記画素電極４７３としては、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。例えば、画素電極４７３としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。

以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。

駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４２３ｃ、ゲート電極の一部を構成する第１の導電層４２８ａと重なる低濃度不純物領域４２３ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域４２３ａを有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４４６ｄ、ゲート電極の外側に形成される不純物領域４４６ｂ、４４６ｃ、ソース領域またはドレイン領域として機能する高濃度不純物領域４４６ａを有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４２５ｃ、ゲート電極の一部を構成する第１の導電層４３０ａと重なる低濃度不純物領域４２５ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域４２５ａを有している。

画素部の画素ＴＦＴ５０４にはチャネル形成領域４２６ｃ、ゲート電極の外側に形成される低濃度不純物領域４２６ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４２６ａを有している。また、保持容量５０５は、下地膜３０１を誘電体として、ドレイン配線４７０と、金属基板３００とで形成している。

また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。

また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図７に示す。なお、図２〜図６に対応する部分には同じ符号を用いている。図６中の鎖線Ａ−Ａ’は図７中の鎖線Ａ―Ａ’で切断した断面図に対応している。

なお、本実施例は実施例１と自由に組み合わせることが可能である。

本実施例では、実施例２で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図８を用いる。

まず、実施例２に従い、図６（Ｂ）の状態のアクティブマトリクス基板を得た後、図６（Ｂ）のアクティブマトリクス基板上、少なくとも画素電極４７３上に配向膜５６７を形成しラビング処理を行なう。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５７２を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。

次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、５７１、平坦化膜５７３を形成する。赤色の着色層５７０と青色の着色層５７２とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。

本実施例では、実施例２に示す基板を用いている。従って、実施例２の画素部の上面図を示す図７では、少なくともゲート配線４６９と画素電極４７３の間隙と、ゲート配線４６９と接続電極４６８の間隙と、接続電極４６８と画素電極４７３の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。

このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。

次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施した。

そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図８に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。
さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。

以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。

また、本実施例は実施例１または２と自由に組み合わせることが可能である。

ここでは、本発明を用いて発光装置の例としてＥＬ（Electro Luminescence：エレクトロルミネセンス）表示装置を作製した例について説明する。

本明細書において、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＩＣを実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンスが得られる有機化合物を含む層（発光層）と陽極層と、陰極層とを有する。また、有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）があり、これらのうちどちらか、あるいは両方の発光を含む。

なお、図９は本発明のＥＬ表示装置の断面図である。同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図９に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例２に従えば得ることができる。

図９において、６００は金属基板であり、該金属基板上に設けられた下地絶縁膜上にはｎチャネル型ＴＦＴ５０１およびｐチャネル型ＴＦＴ５０２からなる駆動回路６１７、ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ６０３およびｎチャネル型ＴＦＴ６０４からなる電流制御ＴＦＴ６０４とが形成されている。また、本実施例では、ＴＦＴはすべてトップゲート型ＴＦＴで形成されている。

図９において、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの説明は実施例２を参照すれば良いので省略する。また、スイッチングＴＦＴ６０３はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているｐチャネル型ＴＦＴである。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、電流制御ＴＦＴ６０４はシングルゲート構造のｎチャネル型ＴＦＴである。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。

スイッチングＴＦＴ６０３のドレイン領域は電流制御ＴＦＴのゲート電極と接続しているが（図示せず）、同時に第１層間絶縁膜６０７および第２層間絶縁膜６０８をエッチングして下地絶縁膜６０１を部分的に露呈させる。このとき、下地絶縁膜６０１を露呈させる領域の面積は、適宜決めることが出来るが、露呈させる下地絶縁膜の面積が広い方が、広い配線を形成することができ、金属基板６００、下地絶縁膜６０１およびドレイン配線６１４で形成される保持容量６０５は大きなキャパシティを得られるので有利である。また、第１層間絶縁膜６０７および第２層間絶縁膜６０８をエッチングする際に、下地絶縁膜６０１をエッチングして薄くすれば、さらに保持容量６０５は大きなキャパシティを得られるので有利である。そして、ソース配線およびドレイン配線を形成しＴＦＴを得る。
ただし、画素部においては、ドレイン領域と露呈した下地絶縁膜６０１を接続するドレイン配線６１４を形成する。

続いて、第３層間絶縁膜６１３を形成する。第３層間絶縁膜６１３として、例えば、樹脂からなる平坦化膜を用いる。平坦化膜を用いることにより、ＴＦＴおよび保持容量による段差を平坦化することは非常に重要である。後に形成されるＥＬ層６１１は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。

続いて、ドレイン配線６１５と接続する画素電極６０９を設ける。画素電極６０９はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。

また、ＥＬ素子６１０は画素電極（陰極）６０９、ＥＬ層６１１および陽極６１２からなる。陽極６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。

なお、本明細書中では発光層（ＥＬ膜）に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層した層の総称をＥＬ層と定義する。但し、ＥＬ層にはＥＬ膜を単層で用いた場合も含むものとする。

また、発光層としては、ＥＬ材料であれば特に限定されないが、例えばニ重項励起により発光する発光材料からなる薄膜、あるいは三重項励起により発光する発光材料からなる薄膜を用いることができる。

なお、ここでは図示しないが陽極６１２を形成した後、ＥＬ素子６１０を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。

次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った後の後のＥＬ表示装置について図１０（Ａ）、（Ｂ）を用いて説明する。図１０（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図であり、図１０（Ｂ）は図１０（Ａ）をＣ−Ｃ’で切断した断面図である。点線で示された７０１は画素部、７０２はソース側駆動回路、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５は第１シール材、７０６は第２シール材である。

なお、７０７はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。

次に、断面構造について図１０（Ｂ）を用いて説明する。絶縁体７００（素子形成基板６００に相当）の上方には画素部、ソース側駆動回路７０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、スイッチング用ＴＦＴのドレイン配線の一部である７１８、下地絶縁膜およびステンレス基板７００によって保持容量を形成している。また、ソース側駆動回路７０９はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。

また、画素電極７１１の両端には第３層間絶縁膜７１２が形成され、画素電極７１１上にはＥＬ層７１３およびＥＬ素子の陽極７１４が形成される。陽極７１４は全画素に共通の配線としても機能し、接続配線７１５を経由してＦＰＣ７１６に電気的に接続されている。さらに、画素部及びソース側駆動回路７０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。

また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材７０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。
そして、第１シール材７０５の内側には空隙７１７が形成されている。なお、第１シール材７０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙７１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。

なお、カバー材７０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材７０４の表面を機械的に保護する役割をもつ。また、カバー材７０４には偏光板（代表的には円偏光板）を貼り付けても良い。

また、カバー材７０４を接着した後、第１シール材７０５の露呈面を覆うように第２シール材７０６を設けている。第２シール材７０６は第１シール材７０５と同じ材料を用いることができる。

以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。

なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることが可能である。

本実施例では、実施例４で得られるＥＬ表示装置において、画素部のさらに詳細な上面構造を図１１に示す。なお、図９に対応する部分には同じ符号を用いている。図９中の鎖線Ｂ−Ｂ’は図１１中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。

スイッチング用ＴＦＴ６０３のソースはソース配線８１５に接続され、ドレインはドレイン配線６１４に接続される。また、ドレイン配線６１４は電流制御用ＴＦＴ６０４のゲート電極８０７に電気的に接続される。また、電流制御用ＴＦＴ６０４のソースは電流供給線８１６に電気的に接続され、ドレインはドレイン配線６１５に電気的に接続される。また、ドレイン配線６１５は点線で示される画素電極（陰極）６０９に電気的に接続される。

このとき、６０５で示される領域には保持容量が形成される。保持容量６０５は、ドレイン配線６１４、下地絶縁膜（図示せず）および金属基板（図示せず）との間で形成される。

上記各実施例１乃至５のいずれか一を実施して形成されたＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの例を図１２および図１３に示す。

図１２（Ａ）はパーソナルコンピュータであり、本体３００１、画像入力部３００２、表示部３００３、キーボード３００４等を含む。本発明を表示部３００３に適用することができる。

図１２（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６等を含む。本発明を表示部３１０２に適用することができる。

図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体３２０１、カメラ部３２０２、受像部３２０３、操作スイッチ３２０４、表示部３２０５等を含む。本発明は表示部３２０５に適用できる。

図１２（Ｄ）はゴーグル型ディスプレイであり、本体３３０１、表示部３３０２、アーム部３３０３等を含む。本発明は表示部３３０２に適用することができる。

図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体３４０１、表示部３４０２、スピーカ部３４０３、記録媒体３４０４、操作スイッチ３４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部３４０２に適用することができる。

図１２（Ｆ）はデジタルカメラであり、本体３５０１、表示部３５０２、接眼部３５０３、操作スイッチ３５０４、受像部（図示しない）等を含む。本発明を表示部３５０２に適用することができる。

図１３（Ａ）は携帯電話であり、本体３９０１、音声出力部３９０２、音声入力部３９０３、表示部３９０４、操作スイッチ３９０５、アンテナ３９０６等を含む。本発明を表示部３９０４に適用することができる。

図１３（Ｂ）は携帯書籍（電子書籍）であり、本体４００１、表示部４００２、４００３、記憶媒体４００４、操作スイッチ４００５、アンテナ４００６等を含む。本発明は表示部４００２、４００３に適用することができる。

図１３（Ｃ）はディスプレイであり、本体４１０１、支持台４１０２、表示部４１０３等を含む。本発明は表示部４１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。

以上の様に、本発明の適用範囲は極めて広く、さまざまな分野の電子機器に適用することが可能である。特に軽量化が要求される電子機器にも好適に用いることが出来る。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。

Claims

導電性表面を有する基板と、
前記導電性表面上に形成された絶縁膜と、
前記絶縁膜上に形成された画素ＴＦＴと、
前記画素ＴＦＴ上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜に形成されたコンタクトホールと、を有し、
前記コンタクトホールを介して前記画素ＴＦＴの活性領域となる半導体膜と電気的に接続された配線が、前記絶縁膜上及び前記第１層間絶縁膜上に形成されており、
前記配線上には、第２層間絶縁膜が形成されており、
前記第２層間絶縁膜上には、前記配線と電気的に接続された画素電極が形成されており、
前記導電性表面、前記絶縁膜および前記配線により容量が構成されていることを特徴とする半導体装置。