JP4540776B2 - 半導体装置および電子機器 - Google Patents
半導体装置および電子機器 Download PDFInfo
- Publication number
- JP4540776B2 JP4540776B2 JP31102399A JP31102399A JP4540776B2 JP 4540776 B2 JP4540776 B2 JP 4540776B2 JP 31102399 A JP31102399 A JP 31102399A JP 31102399 A JP31102399 A JP 31102399A JP 4540776 B2 JP4540776 B2 JP 4540776B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- insulating film
- impurity region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明が属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ表示装置に代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００２】
【従来の技術】
近年、ポリシリコン膜を利用したＴＦＴで回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。
【０００３】
この様なアクティブマトリクス型液晶表示装置は、解像度がXGA、SXGAと高精細になるに従い、画素数だけでも１００万個を超えるようになる。そしてその全てを駆動するためのドライバー回路は非常に複雑かつ多くのＴＦＴによって形成される。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバーともに高い信頼性が確保されなければならない。特に、ドライバー回路で異常が発生すると一列（または一行）の画素が全滅するといった線欠陥と呼ばれる不良を招くことにつながる。
【０００５】
ところが、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【０００６】
本出願人は、ＭＯＳＦＥＴには信頼性の面で三つの有利点があると考えた。そしてその理由として次のような推論をした。図２（Ａ）に示したのはＭＯＳＦＥＴの概略図である。２０１は単結晶シリコン基板に形成されたドレイン領域、２０２はＬＤＤ（ライトドープトドレイン）領域である。また、２０３はフィールド絶縁膜であり、ゲート配線２０４の直下はゲート絶縁膜２０５である。
【０００７】
この時、信頼性の面で三つの有利点があると考えた。まず第１の有利点は、ＬＤＤ領域２０２からドレイン領域２０１に向かって不純物濃度に勾配がみられる点である。図２（Ｂ）に示すように、従来のＭＯＳＦＥＴはＬＤＤ領域２０２からドレイン領域２０１に向かうにつれて次第に不純物濃度が高くなる。この勾配が信頼性を高めるのに効果があると考えた。
【０００８】
次に第２の有利点は、ＬＤＤ領域２０２とゲート配線２０４とがオーバーラップしている点である。この構造はGOLD（gate-drain overlapped LDD）やLATID（large-tilt-angle implanted drain）などが知られている。こうすることでＬＤＤ領域２０２の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。
【０００９】
次に第３の有利点は、ＬＤＤ領域２０２とゲート配線２０４との間にある程度の距離が存在する点である。これはフィールド絶縁膜２０３がゲート配線直下に潜り込むような形で形成されることによる。即ち、オーバーラップ部分のみゲート絶縁膜の膜厚が厚くなった状態となるので、効果的な電界緩和が期待できる。
【００１０】
このように、従来のＭＯＳＦＥＴはＴＦＴと比較するといくつかの有利点をもち、その結果、高い信頼性を有すると考えられる。
【００１１】
また、こういったＭＯＳＦＥＴの利点をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。
【００１２】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【００１３】
【発明が解決しようとする課題】
以上示してきたように、本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時に、ＴＦＴの構造上の問題が信頼性（特にホットキャリア耐性）に影響していると考えた。
【００１４】
本願発明はそのような問題点を克服するための技術であり、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴを実現することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【００１５】
【課題を解決するための手段】
本願発明のＮＴＦＴの活性層は、チャネル形成領域以外に少なくとも三つの異なる不純物濃度を有する三つの不純物領域を含む点に第１の特徴がある。こうすることによって、チャネル形成領域から遠ざかるにつれて（チャネル形成領域からの距離が遠いほど）不純物濃度が次第に高くなるようなＬＤＤ構造が得られる。即ち、ドレイン端（ドレインとチャネル形成領域との境界近傍）での電界緩和によりＴＦＴの信頼性を高めることが可能である。
【００１６】
本出願人の意図するところは、従来例に述べたようなＭＯＳＦＥＴにみられるＬＤＤ部での濃度勾配を、複数の不純物領域で意図的に形成することにある。従って、不純物領域が三つ以上存在しても構わない。
【００１７】
また、本願発明の第２の特徴はゲート配線（ゲート電極も含む）がゲート絶縁膜を介してＬＤＤ領域の少なくとも一部に重なる（オーバーラップする）ような状態で形成される点にある。このような構造の場合、ホットキャリアによる劣化を効果的に抑制することができる。
【００１８】
また、本願発明の第３の特徴は、上記第１の特徴及び第２特徴を組み合わせて相乗効果によりＴＦＴの信頼性を高めることができる点にある。
【００１９】
【発明の実施の形態】
本願発明の一実施形態について図１を用いて説明する。なお、図１では断面図を示し、上面からみた図を図１４に示す。図１において、１０１は絶縁表面を有する基板である。例えば酸化シリコン膜を設けたガラス基板、石英基板、ステンレス基板、金属基板、セラミックス基板またはシリコン基板を用いることができる。
【００２０】
本願発明の特徴は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）の活性層の構成にある。ＮＴＦＴの活性層は、チャネル形成領域１０２、一対の第１不純物領域１０３、一対の第２不純物領域１０４及び一対の第３不純物領域１０５を含んで形成されている。なお、各不純物領域に添加されている不純物とは周期表の１５族に属する元素（代表的にはリン又は砒素）である。
【００２１】
この時、チャネル形成領域１０２は真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層でなる。ボロンはしきい値電圧の制御用やパンチスルー防止用の不純物であり、同様の効果を生むものであれば他の元素で代用することもできる。その場合も濃度はボロンと同程度に添加される。
【００２２】
なお、本願発明で用いることのできる半導体層とはシリコン、ゲルマニウム、又はシリコンゲルマニウムなど、シリコンを主成分とする半導体層だけでなく、ガリウム砒素などの化合物半導体層を用いることも可能である。また、本願発明は活性層に非晶質半導体（アモルファスシリコンなど）を用いたＴＦＴにも結晶を含む半導体（単結晶半導体薄膜、多結晶半導体薄膜、微結晶半導体薄膜を含む）を用いたＴＦＴにも適用できる。
【００２３】
また、ＮＴＦＴの第１不純物領域１０３は０．１〜１μm（代表的には０．１〜０．５μm、好ましくは０．１〜０．２μm）の長さを有し、１×１０15〜１×１０17atoms/cm3（代表的には５×１０15〜５×１０16atoms/cm3、好ましくは１×１０16〜２×１０16atoms/cm3）の濃度で周期表の１５族に属する元素（代表的にはリン）を含む。なお、この時の不純物濃度を（n-）で表すことにする（本明細書ではn-領域を第１不純物領域という）。
【００２４】
なお、本明細書中において、特に指定がない限り「不純物」とは周期表の１３族または周期表の１５族に属する元素を指して用いる。
【００２５】
また、第２不純物領域１０４は、０．５〜２μm（代表的には１〜１．５μm）の長さを有し、１×１０16〜１×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3、好ましくは５×１０17〜１×１０18atoms/cm3）の濃度で周期表の１５族に属する元素を含む。この第２不純物領域に含まれる不純物濃度は第１不純物領域に含まれる不純物濃度の５〜１０倍となるように調節すれば良い。なお、この時の不純物濃度を（n）で表すことにする（本明細書ではn領域を第２不純物領域という）。
【００２６】
また、第３不純物領域１０５は、２〜２０μm（代表的には３〜１０μm）の長さを有し、１×１０19〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）の濃度で周期表の１５族に属する元素を含む。この第３不純物領域１０５はソース配線又はドレイン配線とＴＦＴとを電気的に接続させるためのソース領域またはドレイン領域となる。なお、この時の不純物濃度を（n+）で表すことにする（本明細書ではn+領域を第３不純物領域という）。
【００２７】
さらに、本願発明では、この第３不純物領域１０５がチャネル形成領域１０２の内部から、チャネル形成領域の結晶化に用いた触媒元素をゲッタリングする上で非常に重要な役割を果たす。その効果について簡単に説明する。
【００２８】
本願発明では非晶質半導体膜の結晶化において、結晶化を助長するための触媒元素（代表的にはニッケル）を用いることができる。しかし、ニッケルは金属元素であるため、チャネル形成領域に残存してしまうとリーク電流の要因ともなりうる。即ち、触媒元素を用いた後で、その触媒元素を少なくともチャネル形成領域内から除去するための工程を設けることが望ましい。
【００２９】
本願発明は触媒元素を除去するためにソース領域及びドレイン領域に存在する周期表の１５族に属する元素（好ましくはリン）を用いることに特徴がある。即ち、ソース領域及びドレイン領域（第３不純物領域１０５）を形成した後で、熱処理を行うことによりチャネル形成領域内に残存するニッケルを第３不純物領域１０５にゲッタリング（捕獲）させるのである。こうしてチャネル形成領域１０２内から結晶化に用いた触媒元素を除去することができる。
【００３０】
従って、第３不純物領域１０５にはゲッタリングされた触媒元素が集まって高濃度に存在する。本出願人がＳＩＭＳ（質量二次イオン分析）で調べた結果、１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度で触媒元素が存在することが分かった。ただし、第３不純物領域１０５は電極としての機能を果たせば良いので、触媒元素が大量に存在していても何ら問題は生じない。
【００３１】
その一方で、チャネル形成領域１０２中の触媒元素の濃度はゲッタリング作用により大幅に低減（または除去）される。本出願人がＳＩＭＳで調べた結果、チャネル形成領域１０２中の触媒元素の濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減されていることが分かった。（厳密にはＳＩＭＳ測定はチャネル形成領域１０２と同一組成になるように形成されたパッドを用いて測定した。）このように、同一活性層内であっても位置によって触媒元素の濃度に大きな差（１００〜１０００倍の差）が見られる点も本願発明の特徴となる。
【００３２】
以上のように本願発明のＮＴＦＴの活性層は、最終的に、チャネル形成領域以外に異なる濃度で同一の不純物を含む少なくとも三種類の不純物領域を含む点に特徴がある。このような構造とすることによってチャネル形成領域１０２から第１不純物領域１０３、第２不純物領域１０４、第３不純物領域１０５と遠ざかるにつれて（チャネル形成領域からの距離が遠いほど）不純物（周期表の１５族に属する元素）濃度が次第に高くなるような構成を実現できる。
【００３３】
また、目的は従来例に述べたようなＭＯＳＦＥＴにみられるＬＤＤ部での濃度勾配を、複数の不純物領域で意図的に形成することにあるため、不純物領域が三つ以上存在しても構わない。
【００３４】
こうして形成された活性層の上にはゲート絶縁膜１０６が形成されている。図１の場合、ゲート絶縁膜１０６が第２不純物領域１０４にオーバーラップするような状態で形成されている。これは第２不純物領域１０４を形成する際のプロセス特有の構造であり、本願発明を実施した場合の特徴になる。ゲート絶縁膜１０６はチャネル形成領域１０２、第１不純物領域１０３及び第２不純物領域１０４に接して設けられる。
【００３５】
また、ゲート絶縁膜１０６上にはゲート配線１０７が設けられている。ゲート配線１０７の材料としては、タンタル（Ta）、窒化タンタル（TaN）、チタン（Ti）、クロム（Cr）、タングステン（W）、モリブデン（Mo）、シリコン（Si）、アルミニウム（Al）又は銅（Cu）などの単体金属層または合金層、或いはこれらを組み合わせた積層構造を用いれば良い。
【００３６】
積層構造の代表例としてはTa/Alの積層構造、Ta/Tiの積層構造、Cu/Wの積層構造またはAl/Wの積層構造などが挙げられる。また、金属シリサイドを設けた構造（具体的にはSi/WSix、Si/TiSix、Si/CoSix、またはSi/MoSixなど導電性を持たせたシリコンと金属シリサイドとを組み合わせた構造）としても良い。
【００３７】
ただし、シリコンでなるサイドウォールを形成する際に、シリコンとの選択比の高い材料が上面に現れるようにしておくことが好ましい。これはサイドウォールの形成時にゲート配線までもエッチングされてしまうのを防ぐためである。さもなければ、サイドウォールの形成に際して、ストッパーとして上面を保護膜で保護しておくことが必要となる。
【００３８】
また、後述するが本願発明のＣＭＯＳ回路ではＰＴＦＴにはサイドウォールを設けない構造が有効である。従って、後にサイドウォールのみを除去する工程を含むため、サイドウォールの除去時にゲート配線がエッチングされないような材料選択が必要である。その点、従来例に述べた論文ではシリコンゲートとシリコンサイドウォールとが直接接する構造を有しているため、同論文の構造をそのまま用いても本願発明のＣＭＯＳ回路を実現することはできない。
【００３９】
また、前述したゲッタリング工程の熱処理を行う場合、ゲート配線１０７（または１１３）の耐熱性等に注意が必要である。アルミニウムなどの低融点金属を含む場合には熱処理温度に制限が生じる。また、タンタルは非常に酸化されやすいので窒化シリコン膜などの保護膜を設け、熱処理雰囲気にタンタルが触れないように保護しておく必要がある。
【００４０】
図１に示した窒化シリコン膜１０８はそのために設けてある保護膜である。この窒化シリコン膜１０８に微量のボロンを添加しておくことは有効である。こうすることで熱伝導性が高まり、放熱効果を付与することができる。
【００４１】
このゲート配線１０７の側壁（側部）にはサイドウォール１０９が設けられている。本願発明ではサイドウォール１０９としてシリコンを主成分とする層（具体的にはシリコン層又はシリコンゲルマニウム層）を用いる。特に真性なシリコン層を用いることが望ましい。勿論、非晶質、結晶質または微結晶のいずれでも良い。
【００４２】
本願発明ではサイドウォール１０９が第１不純物領域１０３上にオーバーラップする（絶縁膜１０６を介して第１不純物領域１０３とサイドウォール１０９が重なっている）ような構造とする。このような構造とすることでＭＯＳＦＥＴのGOLD構造やLATID構造の如き利点を得ることが可能である。
【００４３】
また、そのような構造を実現するためには、サイドウォール１０９によって第１不純物領域１０３に電圧が印加されるようにしておく必要がある。サイドウォールを真性シリコン層で形成しておけば、抵抗値は高いがリーク電流も発生するのでサイドウォール部分で容量を作らないという利点がある。即ち、ゲート電圧をオフした時にサイドウォールを誘電体とする蓄積容量が形成されることを防ぐことができる。
【００４４】
また、ＴＦＴの場合、活性層の膜厚が２０〜５０nmと薄くなるため動作している時は空乏層が完全に活性層底部まで広がり、完全空乏型（ＦＤ型：Fully-Depression type）になる。ＦＤ型ＴＦＴをゲートオーバーラップ型にすることでホットキャリアを発生しにくい方向に電界が形成される。逆にＦＤ型ＴＦＴで一般的なオフセット構造とすると、ホットキャリア注入を促進する方向に電界が形成されてしまう恐れがある。
【００４５】
以上のような構造とすることで、本願発明のＮＴＦＴはＭＯＳＦＥＴと同等又はそれ以上の高い信頼性を実現することができる。また、サイドウォール１０９を用いて第１不純物領域１０３にゲート電圧を印加することでゲートオーバーラップ構造と同様の効果を得ることができる。
【００４６】
次に、第１不純物領域１０３、第２不純物領域１０４、及び第３不純物領域１０５をこの順に並べることで、チャネル形成領域１０２からソース領域（またはドレイン領域）１０５に向かって徐々に不純物濃度が高くなるような構造を実現できる。こうすることでＴＦＴのオフ電流を効果的に抑制することができる。
【００４７】
さらに、第２不純物領域１０４がゲート電圧からある程度距離をおいて設けられるので、図２に示したＭＯＳＦＥＴのオーバーラップ部分のように電界緩和の効果が得られる。また、第１不純物領域１０３で発生したホットキャリアは真上のサイドウォール１０９に向かって注入されるので、チャネル形成領域１０２の真上にトラップ準位を形成することがない。
【００４８】
以上は本願発明のＮＴＦＴの説明であるが、Ｐチャネル型ＴＦＴ（以下、ＰＴＦＴという）は基本的にＬＤＤ領域やオフセット領域を設けない構造とする。勿論、ＬＤＤ領域やオフセット領域を設ける構造としても構わないが、ＰＴＦＴはもともと信頼性が高いため、オン電流を稼いでＮＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には得にこの特性バランスが重要である。ただし、本願発明の構造をＰＴＦＴに適用しても構わない。
【００４９】
図１において、ＰＴＦＴの活性層はチャネル形成領域１１０及びソース領域（またはドレイン領域）となる一対の第４不純物領域１１１を有してなる。なお、この時の不純物（周期表の１３族から選ばれた元素、代表的にはボロン）濃度を（p++）で表すことにする（本明細書ではp++領域を第４不純物領域という）。
【００５０】
第４不純物領域１１１は周期表の１３族に属する元素によってＰ型に反転しているが、前工程で周期表の１５族に属する元素も第３不純物領域１０５と同一濃度に添加されている場合は、十分なゲッタリング効果を発揮する。
【００５１】
従って、その場合には第４不純物領域１１１にも結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度で存在する。この場合も第４不純物領域１１１は電極として機能すれば良いので触媒元素が大量に存在していても問題はない。勿論、チャネル形成領域１１０に含まれる触媒元素の濃度は、第４不純物領域１１１の１／１００〜１／１０００であり、濃度としては２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）となる。
【００５２】
また、ゲート絶縁膜１１２はゲート配線１１３をマスクとして自己整合的に形成される。本願発明のプロセス上の特徴としてＮＴＦＴにはサイドウォール１０９が存在し、ＰＴＦＴにはサイドウォールが除去されて残らないという点も挙げられる。
【００５３】
こうしてＮＴＦＴ及びＰＴＦＴを形成したら、第１絶縁膜（第１層間絶縁膜と言っても良い。）１１４で覆い、ソース配線１１５、１１６及びドレイン配線１１７を設ける。図１の構造ではこれら配線を設けた後で保護膜として窒化シリコン層１１８を形成してパッシベーション効果を高めている。その窒化シリコン層１１８上には樹脂材料でなる第２絶縁膜１１９が設けられる。樹脂材料で限定する必要はないが、平坦性を確保する意味で樹脂材料を用いることは効果的である。なお、第２絶縁膜１１９の上に他の膜が形成される場合は、第２層間絶縁膜１１９と呼んでも構わない。
【００５４】
ここまでＮＴＦＴとＰＴＦＴとを相補的に組み合わせてなるＣＭＯＳ回路を例にとって説明してきたが、ＮＴＦＴを用いたＮＭＯＳ回路やＮＴＦＴで形成された画素ＴＦＴに本願発明を適用することも可能である。勿論、ＣＭＯＳ回路を基本単位としたさらに複雑な半導体回路に適用することもできる。
【００５５】
また、本願発明の最も特徴的な点は、ＮＴＦＴのＬＤＤ領域がチャネル形成領域から遠ざかるにつれて不純物濃度が高くなるように多段階に設けられ、且つ、チャネル形成領域内の触媒元素（結晶化で用いられた元素）がＴＦＴの電気特性に支障をきたさないレベルにまで低減されている点にある。
【００５６】
従って、この構成を含む限り、ＴＦＴ構造が限定される必要はなく、トップゲート構造（代表的にはプレーナ構造）にもボトムゲート構造（代表的には逆スタガ構造）にも本願発明を適用することができる。
【００５７】
（本願発明のＮＴＦＴ構造の利点）
本願発明のＮＴＦＴは第１不純物領域（１stLDD領域）と第２不純物領域（２ndLDD領域）というように、ＬＤＤ領域を複数設け、そのうちの一つに対してゲート電極をオーバーラップさせるという構造上の特徴がある。
【００５８】
ここで本願発明の優位性を従来の構造と比較して説明する。図１９（Ａ）、（Ｂ）はＬＤＤ構造のないＮＴＦＴとその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図１９（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を、図１９（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を、そして図１９（Ｇ）、（Ｈ）には本願発明のＮＴＦＴの場合を示す。
【００５９】
なお、図面中においてn+はソース領域またはドレイン領域を、channelはチャネル形成領域を、n-はＬＤＤ領域（nは第２のＬＤＤ領域）を指す。また、Idはドレイン電流、Vgはゲート電圧である。
【００６０】
図１９（Ａ）、（Ｂ）に示すようにＬＤＤ構造がない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【００６１】
次に、ＬＤＤ構造の場合、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図１９（Ｃ）、（Ｄ））
【００６２】
次に、ＬＤＤ領域とゲート電極とがオーバーラップした構造（図１９（Ｃ）、（Ｄ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【００６３】
この場合、オン電流の劣化を十分に抑えることができる反面、通常のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本願発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したのである。
【００６４】
そして、本願発明の構造は図１９（Ｇ）、（Ｈ）に示すように、内側（チャネル形成領域に近い側）のＬＤＤ領域はゲート電極とオーバーラップさせ、外側のＬＤＤ領域はゲート電極とオーバーラップしないように形成する。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を低減することが可能となる。
【００６５】
本出願人は図１９（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。この説明を、図２０を用いて行う。
【００６６】
ＮＴＦＴがオフ状態にある時、ゲート電極４１にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域４２にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜４３のドレイン側端部に非常に大きな電界が形成される。
【００６７】
この時、図２０（Ａ）に示すようにＬＤＤ領域４４には少数キャリアである正孔４５が誘起される。この時のエネルギーバンド図を図２０（Ｂ）に示す。即ち、ドレイン領域４２、ＬＤＤ領域４４、チャネル形成領域４６をつなぐ少数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと考えたのである。
【００６８】
本出願人は、このような電流経路を途中で遮断するためにはゲート電極とオーバーラップしない位置に別の抵抗体、即ち第２のＬＤＤ領域を設ける必要があると考えた。このようにして本願発明の構造に想到したのである。
【００６９】
以上に示したような本願発明の構成について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００７０】
【実施例】
〔実施例１〕
本実施例では図１に示したＣＭＯＳ回路の作製方法について図３、図４を用いて説明する。
【００７１】
まず、ガラス基板３０１上に酸化シリコン膜３０２でなる下地膜を２００nm厚に形成する。下地膜は窒化シリコン膜を積層しても良いし、窒化シリコン膜のみであっても良い。成膜方法はプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法を用いれば良い。勿論、窒化シリコン膜にボロンを添加することは放熱効果を高める上で有効である。
【００７２】
次に、酸化シリコン膜３０２上に５０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法により形成する。その後、特開平７−１３０６５２号公報に記載の技術を用いてアモルファスシリコン膜の結晶化を行い、結晶を含む半導体膜を形成する。この工程について図５を用いて説明する。
【００７３】
まずガラス基板５０１上に下地膜として酸化シリコン膜５０２を設け、その上にアモルファスシリコン膜５０３を形成する。本実施例では酸化シリコン膜５０２とアモルファスシリコン膜５０３とをスパッタ法により連続的に成膜する。次に、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層５０４を形成する。（図５（Ａ））
【００７４】
なお、ニッケル（Ni）以外にも、ゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いても良い。
【００７５】
次に、５００℃１時間の水素だし工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃１４時間）の熱処理を行い、ポリシリコン膜５０５を形成する。こうして得られたポリシリコン膜５０５は非常に優れた結晶性を有することが分かっている。（図５（Ｂ））
【００７６】
ただし、この時、ポリシリコン膜５０５の内部には結晶化に用いたニッケルが高濃度に存在する。実験的にはＳＩＭＳ（質量二次イオン分析）の測定値における最小値で、１×１０18〜１×１０19atoms/cm3の濃度のニッケルが存在することが確かめられている。このニッケルはチャネル形成領域内で容易にシリサイド化しうるため、抵抗の低い電流パス（リーク電流の通り道）として機能することが懸念される。
【００７７】
なお、本出願人は実際のＴＦＴの電気特性を調べているが、この程度のニッケル濃度であればＴＦＴの電気特性に著しい悪影響を与えないことを確かめている。しかしながら、悪影響を与えうる可能性がある限り、少なくともチャネル形成領域からは除去することが望ましいと言える。そのためのゲッタリング工程に関しては後述することにする。
【００７８】
こうしてポリシリコン膜５０５を形成したら、島状にパターニングして図３（Ａ）に示す活性層３０３、３０４を形成する。
【００７９】
なお、ポリシリコン膜５０５を形成した後、エキシマレーザー光を照射して結晶性を高めても良い。また、活性層３０３、３０４を形成した後に行っても構わない。エキシマレーザー光の照射工程は公知の技術を用いれば良いので説明は省略する。
【００８０】
次に、活性層３０３、３０４を覆って酸化窒化シリコン膜（SiOxNyで表される）でなるゲート絶縁膜３０５を形成し、その上にタンタルと窒化タンタルの積層構造でなるゲート配線（ゲート電極を含む）３０６、３０７を形成する。（図３（Ａ））
【００８１】
ゲート絶縁膜３０５の膜厚は１２０nmとする。勿論、酸化窒化シリコン膜以外に酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層構造を用いても構わない。また、ゲート配線３０６、３０７は他の金属を用いることもできるが、後の工程を考慮するとシリコンとのエッチング選択比の高い材料が望ましい。
【００８２】
こうして図３（Ａ）の状態が得られたら、１回目のリンドープ工程（リンの添加工程）を行う。ここではゲート絶縁膜３０５を通して添加するため、加速電圧は８０KeVと高めに設定する。また、こうして形成された第１不純物領域３０８、３０９は長さ（幅）が０．５μm、リン濃度が１×１０17atoms/cm3となるように調節する。なお、リンの代わりに砒素を用いても良い。
【００８３】
また、第１不純物領域３０８、３０９はゲート配線３０６、３０７をマスクとして自己整合的に形成される。この時、ゲート配線３０６、３０７の直下には真性なポリシリコン層が残り、チャネル形成領域３１０、３１１が形成される。ただし、実際には多少ゲート配線の内側に回り込んで添加される分もあるため、ゲート配線３０６、３０７と第１不純物領域３０８、３０９とがオーバーラップするような構造となる。（図３（Ｂ））
【００８４】
次に、ゲート配線３０６、３０７を覆うようにして０．１〜１μm（代表的には０．２〜０．３μm）の厚さのアモルファスシリコン層を形成し、塩素系ガスを用いた異方性エッチングを行うことによりサイドウォール３１２、３１３を形成する。サイドウォール３１２、３１３の幅（ゲート配線の側部からみた厚さ）は０．２μmとする。（図３（Ｃ））
【００８５】
なお、本実施例ではアモルファスシリコン層として不純物を何も添加しないものを用いるため、真性なシリコン層（アンドープシリコン層）でなるサイドウォールが形成される。
【００８６】
図３（Ｃ）の状態が得られたら、２回目のリンドープ工程を行う。この場合も１回目と同様に加速電圧を８０KeVとする。また、今回形成された第２不純物領域３１４、３１５にはリンが１×１０18atoms/cm3の濃度で含まれるようにドーズ量を調節する。
【００８７】
なお、図３（Ｄ）に示すリンドープ工程ではサイドウォール３１２、３１３の真下のみに第１不純物領域３０８、３０９が残る。即ち、この工程で図１に示した第１不純物領域１０３が画定する。この第１不純物領域３０８はＮＴＦＴの１stＬＤＤ領域として機能することになる。
【００８８】
また、図３（Ｄ）の工程ではサイドウォール３１２、３１３にもリンが添加される。実際には加速電圧が高いためリンの濃度プロファイルのテール（裾）がサイドウォール内部に及ぶような状態でリンが分布することが判っている。このリンでサイドウォールの抵抗成分を調節することもできる反面、リンの濃度分布が極端にばらつくと第１不純物領域３０８に印加されるゲート電圧が素子毎に変動する要因ともなりかねないのでドーピング時は精密な制御が必要である。
【００８９】
次に、ＮＴＦＴの一部を覆うレジストマスク３１６を形成する。そして、まずＰＴＦＴのサイドウォール３１３を除去した後、ゲート絶縁膜３０５の一部をドライエッチングして、加工されたゲート絶縁膜３１７、３１８を形成する。（図３（Ｅ））
【００９０】
この時、ゲート絶縁膜３１７がサイドウォール３１２よりも外側に突出している部分の長さ（ゲート絶縁膜３１７が第２不純物領域３１４に接している部分の長さ）が、図１に示す第２不純物領域１０４の長さ（幅）を決定する。しかし、従来はＬＤＤ領域が一種類であったので、その幅のバラツキが電気特性に大きく影響してしまったが、本実施例の場合は実質的にＬＤＤ領域が二種類あるため、第２不純物領域の幅が多少ばらついても問題とはならない。
【００９１】
一方、ゲート絶縁膜３１８はゲート配線３０７をマスクとして自己整合的に形成される。そのため、第１不純物領域３０９、第２不純物領域３１５が露呈するような形となる。
【００９２】
図３（Ｅ）の状態が得られたら、３回目のリンドープ工程を行う。今回は露出した活性層にリンを添加することになるため、加速電圧を１０KeVと低めに設定する。なお、本実施例では第３不純物領域３１９、３２０にリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節する。（図４（Ａ））
【００９３】
この工程ではレジストマスク３１６によって遮蔽された部分（ＮＴＦＴ側）にはリンが添加されないため、その部分には第２不純物領域３１４がそのまま残る。即ち、この工程によって図１に示す第２不純物領域１０４が画定する。また同時に、図１に示す第３不純物領域１０５が画定する。この第２不純物領域３１４は２ndＬＤＤ領域として機能し、第３不純物領域３１９はソース領域又はドレイン領域として機能することになる。
【００９４】
さらに、ＰＴＦＴとなる活性層にはゲート配線３０７をマスクとしてリンが添加されるため、自己整合的に第３不純物領域３２０が形成される。このときのリンのドーズ量は前述の２回目のリンドーズ量よりも５〜１０倍も高いため、第１不純物領域（n-領域）及び第２不純物領域（n領域）は実質的に第３不純物領域（n+領域）と一緒になる。
【００９５】
なお、本実施例では第３不純物領域３１９、３２０の濃度が少なくとも１×１０19atoms/cm3以上（好ましくは１×１０20〜５×１０21atoms/cm3）となるようにリンの添加量を調節することが望ましい。これ以下の濃度であると、効果的なリンによるゲッタリング効果を期待できなくなる恐れがある。
【００９６】
次に、レジストマスク３１６を除去し、新たにＮＴＦＴを覆うレジストマスク３２１を形成する。そして、ボロンドープ工程（ボロンの添加工程）を行う。ここでは加速電圧を１０KeVとし、形成された第４不純物領域３２２に３×１０21atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節した。この時のボロン濃度を（ｐ++）で表すことにする。（（図４（Ｂ））
【００９７】
この工程ではＰＴＦＴ側に形成されていた第３不純物領域（n）３２０をボロンで反転させてＰ型にしている。従って、第４不純物領域３２２にはリンとボロンが混在する。また、この時ゲート配線３０７の内側に回り込んで形成された部分もボロンの回り込みによってＰ型に反転する。
【００９８】
こうすることで図１に示す第４不純物領域１１１が画定する。第４不純物領域３２２はゲート配線３０７をマスクとして完全に自己整合的に形成され、ソース領域又はドレイン領域として機能する。本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、却ってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【００９９】
こうして最終的には図４（Ｂ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域及び第４不純物領域が形成される。
【０１００】
そのようにして図４（Ｂ）の状態が得られたら、レジストマスク３２１を除去した後、保護膜として窒化シリコン膜３２３を形成する。この時、窒化シリコン膜の膜厚は１〜１００nm（代表的には５〜５０nm、好ましくは１０〜３０nm）とする。
【０１０１】
次に、５００〜６５０℃（代表的には５５０〜６００℃）の処理温度で２〜２４時間（代表的には４〜１２時間）の熱処理工程を行う。本実施例では窒素雰囲気中で６００℃１２時間の熱処理とする。（図４（Ｃ））
【０１０２】
この熱処理工程は、第１不純物領域３０８、第２不純物領域３１４、第３不純物領域３１９及び第４不純物領域３２２に添加された不純物（リン及びボロン）を活性化させると同時に、チャネル形成領域３１０、３１１に残存しているニッケルをゲッタリングさせる目的で行われる。
【０１０３】
この熱処理工程では、第３不純物領域３１９と第４不純物領域３２２に添加されているリンがニッケルをゲッタリングする。即ち、ニッケルが矢印の方向に移動し、リンと結合することによって捕獲される。そのため、図４（Ｃ）に示した第３不純物領域３２４と第４不純物領域３２５には高濃度にニッケルが集まる。具体的には、両不純物領域に１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在する。また同時に、チャネル形成領域３１０、３１１内のニッケル濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減される。
【０１０４】
この時、保護膜として設けた窒化シリコン膜３２３はゲート配線の材料として用いたタンタル膜が酸化されるのを防ぐ。ゲート配線が酸化されにくいか、酸化によって形成される酸化膜がエッチングしやすいものであれば問題はないが、タンタル膜は酸化されやすいばかりでなく、酸化タンタル膜が非常にエッチングしにくい膜であるため、窒化シリコン膜３２３を設けることが望ましい。
【０１０５】
こうして図４（Ｃ）に示す熱処理工程（ゲッタリング工程）が終了したら、第１絶縁膜３２６を１μmの厚さに形成する。第１絶縁膜３２６としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用する。
【０１０６】
第１絶縁膜３２６を形成したら、金属材料でなるソース配線３２７、３２８及びドレイン配線３２９を形成する。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の積層配線を用いる。
【０１０７】
また、第１絶縁膜３２６としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０１０８】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜３３０を形成する。さらにその上には保護膜として第２絶縁膜３３１を形成する。この第２絶縁膜３３１としては前記第１絶縁膜３２６と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用する。
【０１０９】
以上のような工程を経て、図４（Ｄ）に示すような構造のＣＭＯＳ回路が完成する。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に向上した。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなる。
【０１１０】
また、従来特開平７−１３０６５２号公報記載の技術を用いた際に懸念されたチャネル形成領域内のニッケル（触媒元素）の影響は、本実施例に示したようなゲッタリング工程を行うことにより解決される。
【０１１１】
なお、本実施例で説明した構造はあくまで一実施例であり、図３、図４に示した構造に限定される必要はない。本願発明で重要な点はＮＴＦＴの活性層の構造であり、その点さえ違えなければ本願発明の効果を得ることができる。
【０１１２】
〔実施例２〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Si（真性なシリコン層またはアンドープシリコン層）を用いたが、本実施例では成膜時にリンを添加したリンドープシリコン層（n+−Si層）またはボロンドープシリコン層（p+−Si層）を用いる。勿論、非晶質でも結晶質でも良いし、微結晶でも良い。
【０１１３】
リンやボロンを添加したシリコン層を用いることでサイドウォール部分が全体的に低抵抗化され、図３（Ｄ）の工程で懸念されたリン濃度のプロファイルばらつきに起因する特性変動の可能性を排除することができる。
【０１１４】
〔実施例３〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Siを用いたが、本実施例では炭素（Ｃ）、窒素（Ｎ）または酸素（Ｏ）のいずれかが含まれたシリコン層を用いてサイドウォールの抵抗成分を高める。勿論、シリコン層は非晶質、結晶質または微結晶のいずれかで良い。また、用いる不純物としては酸素が最も良い。
【０１１５】
即ち、サイドウォールとなるシリコン層を形成する際に１〜５０atomic%（代表的には１０〜３０atomic%）の炭素、窒素または酸素を添加すれば良い。本実施例では２０atomic%の酸素を添加する。
【０１１６】
本実施例の構成とすることでサイドウォールに起因する抵抗成分が大きくなるため、ゲート電圧の印加に対してサイドウォールを誘電体とした容量成分が支配的にきいてくるような構成とすることができる。即ち、高周波駆動した際にサイドウォール部分にも有効なゲート電圧が印加されるようにできる。
【０１１７】
〔実施例４〕
本実施例では、実施例１において活性層となる結晶を含む半導体膜を、特開平８−７８３２９号公報に記載された技術を用いて結晶化した場合の例について説明する。なお、特開平８−７８３２９号公報に記載された技術は、触媒元素を選択的に添加することによって、半導体膜の選択的な結晶化を可能とするものである。同技術を本願発明に適用した場合について図６に説明する。
【０１１８】
まず、ステンレス基板６０１上に酸化シリコン膜６０２を設け、その上にアモルファスシリコン膜６０３、酸化シリコン膜６０４を連続的に形成する。この時、酸化シリコン膜６０４の膜厚は１５０nmとする。
【０１１９】
次に酸化シリコン膜６０４をパターニングして選択的に開口部６０５を形成し、その後、重量換算で１００ppmのニッケルを含む酢酸ニッケル塩溶液を塗布する。形成されたニッケル含有層６０６は開口部６０５の底部のみでアモルファスシリコン膜６０２と接触した状態となる。（図６（Ａ））
【０１２０】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃１４時間）の熱処理を行い、アモルファスシリコン膜の結晶化を行う。この結晶化過程では、ニッケルが接した部分がまず結晶化し、そこから基板にほぼ平行な方向へと結晶成長が進行する。結晶学的には＜１１１＞軸方向に向かって進行することが確かめられている。
【０１２１】
こうして形成されたポリシリコン膜６０７は棒状または針状の結晶が集合してなり、各々の棒状結晶は、巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１２２】
なお、上記公報に記載された技術においてもニッケル（Ni）以外にゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いることができる。
【０１２３】
以上のような技術を用いて結晶を含む半導体膜（ポリシリコン膜やポリシリコンゲルマニウム膜を含む）を形成し、パターニングを行って結晶を含む半導体膜でなる活性層を形成すれば良い。その後の工程は実施例１に従えば良い。勿論、実施例２、３との組み合わせも可能である。
【０１２４】
本実施例の技術を用いて結晶化した結晶を含む半導体膜を用いてＴＦＴを作製した場合、高い電界効果移動度（モビリティ）が得られるが、そのため高い信頼性を要求される。しかしながら、本願発明のＴＦＴ構造を採用することで本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となる。
【０１２５】
〔実施例５〕
本実施例では、実施例１に対して特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を組み合わせた例を示す。
【０１２６】
同公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後にハロゲン元素（代表的には塩素）のゲッタリング作用を用いて除去する技術である。同技術を用いることで活性層中のニッケル濃度を１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減することができる。
【０１２７】
本実施例の構成について図７を用いて説明する。まず基板として耐熱性の高い石英基板７０１を用いる。勿論、シリコン基板やセラミックス基板を用いても良い。石英基板を用いた場合、特に下地膜として酸化シリコン膜を設けなくても基板側からの汚染はない。
【０１２８】
次に実施例１または実施例４の手段を用いてポリシリコン膜（図示せず）を形成し、パターニングして活性層７０２、７０３を形成する。さらに、それら活性層を覆って酸化シリコン膜でなるゲート絶縁膜７０４を形成する。（図７（Ａ））
【０１２９】
ゲート絶縁膜７０４を形成したら、ハロゲン元素を含む雰囲気中において熱処理を行う。本実施例では処理雰囲気を酸素と塩化水素とを混合した酸化性雰囲気とし、処理温度を９５０℃、処理時間を３０分とする。なお、処理温度は７００〜１１５０℃（代表的には８００〜１０００℃）の間で選択すれば良いし、処理時間も１０分〜８時間（代表的には３０分〜２時間）の間で選択すれば良い。（図７（Ｂ））
【０１３０】
この時、ニッケルは揮発性のニッケル塩化物となって処理雰囲気中に離脱し、ポリシリコン膜中のニッケル濃度が低減する。従って、図７（Ｂ）に示した活性層７０５、７０６中に含まれるニッケル濃度は１×１０17atoms/cm3以下に低減される。
【０１３１】
以上のような技術でなる本実施例を用いて活性層を形成し、その後の工程は実施例１に従えば良い。勿論、実施例２〜５のいずれの実施例との組み合わせも可能である。特に本実施例と実施例４との組み合わせは非常に結晶性の高いポリシリコン膜を実現できることが判明している。
【０１３２】
（活性層の結晶構造に関する知見）
上記作製工程に従って形成した半導体層（活性層）は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【０１３３】
また、電子線回折及びエックス線（Ｘ線）回折を利用して活性層の表面（チャネルを形成する部分）が結晶軸に多少のずれが含まれているものの主たる配向面が｛１１０｝面であることを確認した。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【０１３４】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１３５】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１３６】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１３７】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１３８】
本出願人が本願発明を実施して得たポリシリコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１３９】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１４０】
本実施例のポリシリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１４１】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１４２】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得たポリシリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１４３】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。
【０１４４】
またさらに、７００〜１１５０℃という高い温度での熱処理工程によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１４５】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製されたポリシリコン膜のスピン密度は少なくとも 5×1017spins/cm3 以下（好ましくは 3×1017spins/cm3 以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１４６】
以上の事から、本実施例を実施することで得られたポリシリコン膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有するポリシリコン膜をＣＧＳ(Continuous Grain Silicon)と呼んでいる。
【０１４７】
ＣＧＳに関する記載は本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１４８】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴからは次に示す様なデータが得られている。
【０１４９】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs （代表的には 150〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１５０】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１５１】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲイト長： 0.6μｍ
【０１５２】
このリングオシレータによって発振周波数を調べた結果、最大値で1.04ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数100 ＭＨｚの出力パルスが得られた。
【０１５３】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有していることを示している。
【０１５４】
〔実施例６〕
本実施例では、実施例１または４に示したように触媒元素（ニッケルを例にする）を用いてポリシリコン膜を形成した後で、膜中に残存するニッケルを除去する工程を行う例を示す。本実施例ではニッケルを除去する技術として、特開平１０−２７０３６３号公報または特開平１０−２４７７３５号公報に記載された技術を用いた。
【０１５５】
特開平１０−２７０３６３号公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後に周期表の１５族に属する元素（代表的にはリン）のゲッタリング作用を用いて除去する技術である。同技術を用いることで活性層中のニッケル濃度を１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減することができる。
【０１５６】
ここで同技術を本願発明に適用した場合について図２２に示す。まず、実施例１の図５に示した工程に従ってポリシリコン膜５０５を形成する。次に開口部を有するマスク絶縁膜４２１を設け、その状態でリンを添加する。このとき、開口部で露呈したポリシリコン膜には高濃度にリンが添加された領域４２２が形成される。この領域をゲッタリング領域と呼ぶ。（図２２（Ａ））
【０１５７】
ゲッタリング領域４２２には１×１０19〜１×１０21atoms/cm3（代表的には１×１０20atoms/cm3）の濃度でリンが添加される。
【０１５８】
次に、５５０〜６５０℃で４〜１５時間（本実施例では６００℃１２時間）の熱処理を行う。この熱処理によってポリシリコン膜５０５中に残存した触媒元素（本実施例ではニッケル）は、矢印の方向に向かって移動し、ゲッタリング領域４２２中に捕獲（ゲッタリング）される。領域４２２をゲッタリング領域と呼ぶのはそういった理由による。また、こうして形成されたポリシリコン膜４２３は膜中に含まれるニッケル濃度が１×１０17atoms/cm3以下に低減される。
【０１５９】
また、特開平１０−２４７７３５号公報に記載された技術は、特開平８−７８３２９号公報に記載された技術を用いて結晶化した後で、選択的に触媒元素を添加するために用いたマスクをそのままリン添加用のマスクとして用いることを特徴とした技術である。この技術はスループットの向上に非常に効果的である。
【０１６０】
以上のような技術でなる本実施例を用いて結晶を含む半導体膜（ポリシリコン膜やポリシリコンゲルマニウム膜を含む）を形成し、パターニングを行って活性層を形成すれば良い。その後の工程は実施例１に従えば良い。また、本実施例と実施例１に示したゲッタリング技術とを組み合わせることで、さらにチャネル形成領域に残存する触媒元素を低減することが可能となる。勿論、実施例２〜４のいずれの実施例との組み合わせも可能である。
【０１６１】
〔実施例７〕
本実施例では、実施例１に示したゲッタリング工程（図４（Ｃ））で用いた窒化シリコン膜３２３の形成工程を、実施例１とは異なる時点で行う例について図８に示す。
【０１６２】
まず実施例１の工程に従って図３（Ｂ）の工程まで行い、その後、１〜１０nm（好ましくは２〜５nm）厚の窒化シリコン膜８０１を設ける。この窒化シリコン膜８０１の膜厚が厚すぎるとサイドウォール８０２を用いたゲートオーバーラップ構造が実現できなくなるので、薄くすることが好ましい。ただし、後の熱処理工程でゲート配線（タンタルの場合）の酸化を防ぐという効果も損ねないように注意が必要である。
【０１６３】
そして、窒化シリコン膜８０１上にアモルファスシリコン膜（図示せず）を形成し、異方性エッチングによりサイドウォール８０２、８０３を形成する。（図８（Ａ））
【０１６４】
なお、サイドウォール８０２、８０３の構成は実施例２または実施例３のような構成とすることも可能である。
【０１６５】
次に、図８（Ａ）の状態でリンの添加工程を行い、第２不純物領域８０４、８０５を形成する。なお、リンの添加条件はほぼ実施例１と同様で良いが、窒化シリコン膜８０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。
【０１６６】
第２不純物領域８０４、８０５を形成したら、レジストマスク８０６、８０７を形成し、ドライエッチングでゲート絶縁膜の一部をエッチングすることによりゲート絶縁膜８０８、８０９を形成する。（図８（Ｂ））
【０１６７】
次に、図８（Ｂ）の状態で再びリンの添加工程を行い、第３不純物領域８１０を形成する。そして、レジストマスク８０６、８０７を除去した後、レジストマスク８１１を形成してサイドウォール８０３を除去する。その状態でボロンの添加工程を行う。このボロンの添加工程はほぼ実施例１と同様で良いが、前述のように窒化シリコン膜８０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。こうして第４不純物領域８１２が形成される。
【０１６８】
なお、第３不純物領域８１０及び第４不純物領域８１２に含まれるリン濃度やボロン濃度に関しては実施例１で説明した構成とすれば良い。勿論、実施例１の値に限定する必要はない。
【０１６９】
こうして図８（Ｃ）の状態が得られたら、実施例１と同様の条件でゲッタリングのための熱処理工程を行う。この熱処理工程後、第３不純物領域８１３及び第４不純物領域８１４には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在する。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１７０】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成する。本実施例の構造と図１に示した構造との違いは、本実施例の場合においてはＰＴＦＴ側に８０９で示されるような形状のゲート絶縁膜が存在する点と言える。
【０１７１】
本実施例の構造及びプロセスとしても本願発明の効果を何ら妨げることはなく、信頼性の高い半導体装置を作製することができる。なお、本実施例は実施例２〜６と自由に組み合わせることができる。
【０１７２】
〔実施例８〕
本実施例では、実施例７に示した構成を変形させた場合の例について図９を用いて説明する。具体的には、ゲート配線の保護のために設けた窒化シリコン膜を、サイドウォールをマスクとしてエッチングする工程を含むことを特徴とする。
【０１７３】
まず実施例１の工程に従って図８（Ａ）の工程まで行い、その後、窒化シリコン膜８０１を、サイドウォール８０２、８０３をマスクとしてエッチングして９０１、９０２で示されるような形状の窒化シリコン膜とする。（図９（Ａ））
【０１７４】
次に、図９（Ａ）の状態でリンの添加工程を行い、第２不純物領域９０３、９０４を形成する。なお、リンの添加条件はほぼ実施例１と同様で良いが、窒化シリコン膜９０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。
【０１７５】
第２不純物領域９０３、９０４を形成したら、レジストマスク９０５、９０６を形成し、ドライエッチングでゲート絶縁膜をエッチングすることによりゲート絶縁膜９０７、９０８を形成する。（図９（Ｂ））
【０１７６】
次に、図９（Ｂ）の状態で再びリンの添加工程を行い、第３不純物領域９０９を形成する。そして、レジストマスク９０５、９０６を除去した後、レジストマスク９１０を形成してサイドウォール８０３を除去する。その状態でボロンの添加工程を行う。このボロンの添加工程はほぼ実施例１と同様で良いが、前述のように窒化シリコン膜９０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。こうして第４不純物領域９１１が形成される。
【０１７７】
なお、第３不純物領域９０９及び第４不純物領域９１１に含まれるリン濃度やボロン濃度に関しては実施例１で説明した構成とすれば良い。勿論、実施例１の値に限定する必要はない。
【０１７８】
こうして図９（Ｃ）の状態が得られたら、実施例１と同様の条件でゲッタリングのための熱処理工程を行う。この熱処理工程後、第３不純物領域９１２及び第４不純物領域９１３には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在する。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１７９】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成する。本実施例の構造と図１に示した構造との違いは、本実施例の場合においてはＰＴＦＴ側に９０２で示される形状の窒化シリコン膜と９０８で示される形状のゲート絶縁膜とが存在する点と言える。
【０１８０】
本実施例の構造及びプロセスとしても本願発明の効果を何ら妨げることはなく、信頼性の高い半導体装置を作製することができる。なお、本実施例は実施例２〜６と自由に組み合わせることができる。
【０１８１】
〔実施例９〕
実施例１では図３（Ｅ）においてゲート絶縁膜３０５のエッチング工程を行っているが、この工程を省略し、最終工程までゲート絶縁膜３０５を残すことも可能である。本実施例について図１０を用いて説明する。
【０１８２】
実施例１の図３（Ｅ）において、ゲート絶縁膜３０５をエッチングする前の状態を図１０（Ａ）に示す。この状態のまま、図４（Ａ）〜図４（Ｃ）の工程までを行う。その際、図４（Ａ）に示した工程（リンの添加工程）はスルードープ工程（絶縁膜を通して不純物を添加する工程）となる。従って、加速電圧は８０〜１００KeVと高めに設定する必要がある。
【０１８３】
また、同様に図４（Ｂ）のボロンの添加工程もスルードープ工程となる。この場合もやはり加速電圧を高め（７０〜９０KeV）に設定する必要がある。
【０１８４】
また、このようにしてゲッタリングのための熱処理工程までを行うと図１０（Ｂ）に示すような構造のＣＭＯＳ回路が得られる。なお、構造的には図１に示す構造と殆ど同じであるので、詳細な説明は省略する。ここでは特に特徴的な点のみを説明するに必要な符号のみを付ける。
【０１８５】
本実施例の構造とした場合、第３不純物領域１１及び第４不純物領域１２は完全にゲート絶縁膜３０５で覆われた状態となる。即ち、ゲート絶縁膜３０５を成膜した後は活性層が露呈することがないため、処理雰囲気から汚染されるような心配がない。
【０１８６】
また、ゲート配線の保護を目的として設けられる窒化シリコン膜１３はゲート絶縁膜３０５、サイドウォール３１２及び各ゲート配線を覆うような形で形成される点で図１とは異なっている。
【０１８７】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１８８】
〔実施例１０〕
本実施例ではＮＴＦＴ側の第３不純物領域をベアドープ工程（絶縁膜を通さず、活性層に直接的に不純物を添加する工程）で形成し、ＰＴＦＴ側をスルードープ工程で形成する場合について図１１を用いて説明する。
【０１８９】
本実施例では図３（Ｅ）においてレジストマスク３１６の形成と同時にレジストマスク２１を形成する。そして、レジストマスク３１６、２１をマスクとしてゲート絶縁膜３０５をエッチングし、ゲート絶縁膜２２、２３を形成する。（図１１（Ａ））
【０１９０】
この状態のまま、図４（Ａ）〜図４（Ｃ）の工程までを行う。その際、図４（Ａ）に示した工程（リンの添加工程）はベアドープ工程であるので実施例１と同一条件で良い。しかしながら、図４（Ｂ）のボロンの添加工程はスルードープ工程となるので加速電圧を高め（７０〜９０KeV）に設定する必要がある。
【０１９１】
また、このようにしてゲッタリングのための熱処理工程までを行うと図１１（Ｂ）に示すような構造のＣＭＯＳ回路が得られる。なお、構造的には図１に示す構造と殆ど同じであるので、詳細な説明は省略する。ここでは特に特徴的な点のみを説明するに必要な符号のみを付ける。
【０１９２】
本実施例の構造とした場合、第３不純物領域２４はゲート絶縁膜２２が被さらず（実際には多少リンが内側に回り込むのでオーバーラップする）、第４不純物領域２５は完全にゲート絶縁膜２３で覆われた状態となる。
【０１９３】
また、ゲート配線の保護を目的として設けられる窒化シリコン膜２６はゲート絶縁膜２２、第３不純物領域２４、サイドウォール３１２及び各ゲート配線を覆うような形で形成される点で図１とは異なっている。
【０１９４】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１９５】
〔実施例１１〕
実施例１０ではＮＴＦＴの第３不純物領域がベアドープ工程によって形成され、ＰＴＦＴの第４不純物領域がスルードープ工程によって形成されている。本実施例ではその逆に、ＮＴＦＴの第３不純物領域をスルードープ工程によって形成し、ＰＴＦＴの第４不純物領域をベアドープ工程によって形成する例を示す。
【０１９６】
本実施例を実施する場合、図１０（Ａ）の状態で２回目のリンドープ工程を行った後、新たにＮＴＦＴを完全に覆うレジストマスクを設け、ＰＴＦＴのみゲート絶縁膜３０５をエッチングすれば良い。
【０１９７】
そうすることでＮＴＦＴの活性層のみがゲート絶縁膜で覆われた状態となり、ＰＴＦＴ側ではゲート配線の直下のみにゲート絶縁膜が残存する形となる。後の工程は実施例１に従えば良いので説明は省略する。ただし、第３不純物領域を形成するリンドープ工程だけはスルードープとなるので加速電圧を９０KeV程度に設定しておく必要がある。
【０１９８】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１９９】
〔実施例１２〕
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではアクティブマトリクス型液晶表示パネルにおいて画素マトリクス回路（画素部）に本願発明を適用した場合について説明する。説明には図１５を用いる。なお、図１５（Ａ）中においてＡ−Ａ' で切断した断面構造図が図１５（Ｂ）、その等価回路が図１５（Ｃ）に相当する。また、図１５（Ｂ）に示す画素ＴＦＴは同一構造のＮＴＦＴが直列に接続されたダブルゲート構造であるので、片方のみに符号を付して説明することとする。
【０２００】
まず、実施例１の工程に従って、基板１５００上に下地膜１５０１、チャネル形成領域１５０２、第１不純物領域１５０３、第２不純物領域１５０４、第３不純物領域１５０５、１５０６、ゲート絶縁膜１５０７、ゲート配線１５０９、サイドウォール１５０８、窒化シリコン膜１５１０、第１絶縁膜１５１１、ソース配線１５１２、ドレイン配線１５１３を形成する。
【０２０１】
そして、各配線上にパッシベーション膜として窒化シリコン膜１５１４、第２絶縁膜１５１５とを形成する。さらに、その上に第３層間絶縁膜１５１６を形成し、ＩＴＯ（酸化インジウムと酸化スズの化合物）、ＳｎＯ2、酸化亜鉛と酸化インジウムの化合物等の透明導電膜からなる画素電極１５１８を形成する。また、１５１７も画素電極である。
【０２０２】
また、容量部は、容量配線１５２２を上部電極とし、アンドープシリコン層（真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層）１５１９と不純物領域１５２０（第１不純物領域１５０３と同濃度のリンを含む）とでなる下部電極とで、絶縁膜１５２１（ゲート絶縁膜１５０７と同時に形成される）を挟んで形成する。なお、容量配線１５２２は、画素ＴＦＴのゲート配線１５０９と同時に形成され、接地または固定電源に電気的に接続される。
【０２０３】
また、絶縁膜１５２１は、画素ＴＦＴのゲート絶縁膜１５０７と同一の材料で構成される。また、アンドープシリコン層１５１９は、画素ＴＦＴのチャネル形成領域１５０２と同じ材料で構成される。
【０２０４】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。本実施例では一例として透過型ＬＣＤを例にとって説明したがこれに限定されないことは言うまでもない。
【０２０５】
例えば、画素電極の材料として反射性の導電材料を用い、画素電極のパターンの変更、または幾つかの工程の追加または削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【０２０６】
また、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０２０７】
なお、本実施例の構成は実施例１〜１１のいずれの構成とも自由に組み合わせることが可能である。
【０２０８】
〔実施例１３〕
本実施例では、実施例１２とは異なる構造の容量部を形成した例を図１６に示す。基本的な構成は実施例１２とほぼ同様であるので相違点のみに着目して説明する。本実施例の容量部は、第３不純物領域１６０１に接続されている不純物領域（第２不純物領域と同濃度のリンを含む）１６０２と、ゲート絶縁膜と同時に形成された絶縁膜１６０３と容量配線１６０４で形成されている。
【０２０９】
また、ブラックマスク１６０５をＴＦＴ形成側基板に設ける。なお、容量配線１６０４は画素ＴＦＴのソース配線及びドレイン配線と同時に形成され、接地または固定電源に電気的に接続される。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜１１のいずれの実施例との組み合わせも可能である。
【０２１０】
〔実施例１４〕
本実施例では、実施例１２、１３とは異なる容量部を形成した例を図１７に示す。基本的な構成は実施例１２とほぼ同様であるので相違点のみに着目して説明する。まず、実施例１に従って、第２絶縁膜１７０２と、遮光性を有する導電材料からなるブラックマスク１７０３とを形成する。さらに、その上に第３絶縁膜１７０４を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１７０５を形成する。
【０２１１】
なお、ブラックマスク１７０３は画素ＴＦＴ部を覆い、且つ、ドレイン配線１７０１と容量部を形成している。この時、容量部の誘電体は第２絶縁膜１７０２である。また、第２層間絶縁膜１７０２の一部をエッチングして、パッシベーション膜として設けた窒化シリコン膜１７０６を露呈させ、窒化シリコン膜１７０６のみを誘電体として用いる構造とすることもできる。
【０２１２】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜１１のいずれの実施例との組み合わせも可能である。
【０２１３】
〔実施例１５〕
本実施例について図１８を用いて説明する。本実施例では、画素ＴＦＴのチャネル形成領域の下方に絶縁膜１８０１を介して、バックゲート電極１８０２、１８０３を形成する。なお、ここでいうバックゲート電極とは、しきい値電圧の制御やオフ電流を低減する目的で設けられた電極であり、活性層（チャネル形成領域）を挟んでゲート配線とは逆側に設けられた疑似的なゲート電極をいう。
【０２１４】
バックゲート電極１８０２、１８０３は導電性材料であれば問題なく用いることができるが、本願発明では触媒元素のゲッタリング工程で５５０〜６５０℃程度の熱処理工程があるため、その温度に耐える耐熱性を要求する。例えば、ポリシリコン膜（真性であっても不純物が添加されていても良い）を用いたシリコンゲート電極を用いることは有効である。
【０２１５】
また、絶縁膜１８０１はバックゲート電極のゲート絶縁膜として機能するため、ピンホール等の少ない膜質の良い絶縁膜を用いる。本実施例では酸化窒化シリコン膜を用いるが、他にも酸化シリコン膜や窒化シリコン膜を用いることができる。ただし、その上にＴＦＴが作製されるため、できるだけ平坦面を実現できるような材料が望ましい。
【０２１６】
本実施例ではバックゲート電極１８０２、１８０３に電圧を印加することによってチャネル形成領域の電界分布を電気的に変化させ、しきい値電圧の制御やオフ電流の低減を可能とした。特に、本実施例のような画素ＴＦＴに対しては効果的である。
【０２１７】
なお、本実施例の構成は実施例１〜１４のいずれの実施例とも自由に組み合わせることが可能である。
【０２１８】
〔実施例１６〕
本実施例では本願発明を実施して形成したＴＦＴで回路を組み、同一基板上にドライバー回路（シフトレジスタ回路、バッファ回路、サンプリング回路、信号増幅回路など）と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示パネルを作製した場合の例について説明する。
【０２１９】
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではＣＭＯＳ回路を基本単位としたドライバー回路と、ＮＴＦＴを画素ＴＦＴとした画素マトリクス回路とを同一基板上に形成する。なお、画素ＴＦＴはダブルゲート構造やトリプルゲート構造といったいわゆるマルチゲート構造でも良い。
【０２２０】
なお、画素ＴＦＴは実施例１の工程に従ってソース配線及びドレイン配線まで形成した後、ドレイン配線に電気的に接続するように画素電極を形成した構造とすれば良い。本願発明はＮＴＦＴの構造に特徴があり、これを画素ＴＦＴに適用することは公知の技術で容易であるため説明は省略する。
【０２２１】
同一基板上にドライバー回路及び画素マトリクス回路を形成したら、配向膜を形成してＴＦＴ形成側基板（アクティブマトリクス基板）がほぼ完成する。本実施例では画素マトリクス回路に形成される各ＴＦＴに、電気的に液晶素子（電極間に液晶を挟んだ構造を有する素子）を接続した構造とすることで液晶表示装置を得る。
【０２２２】
まず、対向電極と配向膜とを備えた対向基板を用意し、アクティブマトリクス基板と対向基板との間に液晶材料を封入すれば図１２に示す様な構造のアクティブマトリクス型液晶表示装置（液晶表示パネルまたは液晶モジュールともいう）が完成する。液晶材料を封入する工程は、公知のセル組工程を用いれば良いので詳細な説明は省略する。
【０２２３】
なお、図１２において３１は絶縁表面を有する基板、３２は画素マトリクス回路、３３はソースドライバー回路、３４はゲイトドライバー回路、３５は対向基板、３６はＦＰＣ（フレキシブルプリントサーキット）、３７はＤ／Ａコンバータやγ補正回路などの信号処理回路である。なお、複雑な信号処理回路はＩＣチップで形成して、そのＩＣチップをCOGのように基板上に取り付けても良い。
【０２２４】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示パネルやＥＣ（エレクトロクロミックス）表示パネル、イメージセンサ等、他の電気光学装置に適用することも可能である。
【０２２５】
また、本実施例の電気光学装置は実施例１〜１５のどのような組み合わせからなる構成を用いても実現することができる。
〔実施例１７〕
本願発明のＴＦＴ構造は実施例１６に示した電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２２６】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０２２７】
また、本実施例の半導体回路は実施例１〜１５のどのような組み合わせからなる構成を用いても実現することができる。
【０２２８】
〔実施例１８〕
本願発明を実施して形成されたＴＦＴは様々な電気光学装置（実施例１６）や半導体回路（実施例１７）に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本願発明は用いることができる。
【０２２９】
その様な本願発明の電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、パーソナルコンピュータ用ディスプレイ、ＴＶ用ディスプレイ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイともいう）、ナビゲーションシステム（カーナビゲーション等）、パーソナルコンピュータ、画像再生装置（ＤＶＤプレイヤー、ＣＤプレイヤー、ＭＤプレイヤー等）、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１３、図２３および図２４に示す。
【０２３０】
図１３（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の半導体回路は音声出力部２００２、音声入力部２００３又はその他の信号制御回路に、本願発明の電気光学装置は表示部２００４に用いることができる。
【０２３１】
図１３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３又はその他の信号制御回路に用いることができる。
【０２３２】
図１３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３３】
図１３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３４】
図２３（Ａ）はパーソナルコンピュータであり、本体２４０１、映像入力部２４０２、表示部２４０３、キーボード２４０４で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路は映像入力部２４０２又はその他の信号制御回路に用いることができる。
【０２３５】
図２３（Ｂ）はテレビゲーム等の遊戯機器であり、記録媒体２４０８、ＣＰＵ（中央演算処理装置）２４１２等が搭載された本体２４０５、コントローラ２４０９、表示装置２４０７、本体２４０５に組み込まれた表示装置２４０６で構成される。本願発明の電気光学装置は表示部２４０６、２４０７に、本願発明の半導体回路はＣＰＵ２４０２又はその他の信号制御回路に用いることができる。
【０２３６】
表示部２４０７と本体２４０５に組み込まれた表示部２４０６とは、同じ情報を表示してもよいし、前者を主表示部とし、後者を副表示部として記録媒体２４０８の情報を表示したり、機器の動作状態を表示したり、あるいはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体２４０５とコントローラ２４０９と表示部２４０７とは、相互に信号を伝達するために有線通信としてもよいし、センサ部２４１０、２４１１を設けて無線通信または光通信としてもよい。
【０２３７】
図２３（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４１３、表示部２４１４、スピーカ部２４１５、記録媒体２４１６、操作スイッチ２４１７で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２４１４に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３８】
図２３（Ｄ）はデジタルカメラであり、本体２４１８、表示部２４１９、接眼部２４２０、操作スイッチ２４２１、受像部（図示しない）で構成される。本願発明の電気光学装置は表示部２４１９に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３９】
図２４（Ａ）はフロント型プロジェクターであり、光学エンジンを含む投射装置２６０１、スクリーン２６０２で構成される。本願発明の電気光学装置は投射装置２６０１の内部に設置され、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２４０】
図２４（Ｂ）はリア型プロジェクターであり、筐体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置２７０２の内部に設置され、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２４１】
なお、図２４（Ｃ）は、図２４（Ａ）または図２４（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０５〜２８０７、ダイクロイックミラー２８０３、２８０４、光学レンズ２８０８、２８０９、液晶表示装置２８１０、プリズム２８１１、投射光学系２８１２で構成される。投射光学系２８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置２８１０を三つ使用する三板式の例を示したが、これに限定されず、単板式であってもよい。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２４２】
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、光源２８１３、２８１４、合成プリズム２８１５、コリメータレンズ２８１６、２８２０、レンズアレイ２８１７、２８１８、偏光変換素子２８１９で構成される。なお、図２４（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０２４３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１７のどのような組み合わせからなる構成を用いても実現することができる。
【０２４４】
〔実施例１９〕
本実施例では実施例１とは異なる構成のＣＭＯＳ回路の作製工程について図２１を用いて説明する。なお、途中の工程まではほぼ実施例１と同様であるため、変更点を説明する。
【０２４５】
まず、実施例１の工程に従って図３（Ｄ）の工程まで行う。但し、実施例１では活性層３０３、３０４の形成時に特開平７−１３０６５２号公報に記載された技術を用いているが、本実施例ではそのような触媒元素を用いないで結晶化する例を示す。
【０２４６】
本実施例では、５０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をＣＶＤ法またはスパッタ法により形成した後、ＫｒＦを励起ガスとするエキシマレーザー光を照射して結晶化する。勿論、ＸｅＣｌを励起ガスとするエキシマレーザーやＮｄ：ＹＡＧレーザーの第３高調波または第４高調波を用いても良い。さらに、それらのレーザー光の断面形状を線状にすることでスループットを上げることも効果的である。
【０２４７】
なお、本実施例では初期膜をアモルファスシリコン膜としてレーザー結晶化してポリシリコン膜を得ているが、初期膜として微結晶シリコン膜を用いても構わないし、直接ポリシリコン膜を成膜しても良い。勿論、成膜したポリシリコン膜にレーザーアニールを行っても良い。
【０２４８】
また、レーザーアニールの代わりにファーネスアニールを行っても良い。即ち、６００℃程度の電熱炉でアニールすることにより結晶化させても良い。
【０２４９】
このように本実施例ではアモルファスシリコン膜を自然核発生により結晶化させ、それによって形成されたポリシリコン膜を用いて活性層３０３、３０４を形成する。そして、その他は実施例１の工程に従って図３（Ｄ）の状態を得る。
【０２５０】
次に、図２１（Ａ）に示すように、ＮＴＦＴの一部を覆うレジストマスク４０１とＰＴＦＴの全部を覆うレジストマスク４０２を形成する。そして、この状態で図３（Ａ）に示されるゲート絶縁膜３０５をドライエッチングにより加工してゲート絶縁膜４０３を形成する。
【０２５１】
この時、ゲート絶縁膜４０３がサイドウォール３１２よりも外側に突出している部分の長さ（ゲート絶縁膜４０３が第２不純物領域３１４に接している部分の長さ）が、図１に示す第２不純物領域１０４の長さ（幅）を決定する。従って、レジストマスク３１６のマスク合わせは精度良く行うことが必要である。
【０２５２】
図２１（Ａ）の状態が得られたら、３回目のリンドープ工程を行う。今回は露出した活性層にリンを添加することになるため、加速電圧を１０KeVと低めに設定する。なお、こうして形成された第３不純物領域４０４にはリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節する。この時のリン濃度を（n＋）で表すことにする。（図２１（Ｂ））
【０２５３】
この工程ではレジストマスク４０１によって遮蔽された部分にはリンが添加されないため、その部分には第２不純物領域３１４がそのまま残る。従って、ここで図１に示す第２不純物領域１０４が画定する。また同時に、図１に示す第３不純物領域１０５が画定する。
【０２５４】
この第２不純物領域３１４は２ndＬＤＤ領域として機能し、第３不純物領域４０４はソース領域又はドレイン領域として機能することになる。
【０２５５】
次に、レジストマスク４０１、４０２を除去し、新たにＮＴＦＴ全部を覆うレジストマスク４０６を形成する。そして、まずＰＴＦＴのサイドウォール３１３を除去し、さらにゲート絶縁膜３０５をドライエッチングしてゲート配線３０７と同形状のゲート絶縁膜４０７を形成する。（図２１（Ｃ））
【０２５６】
図２１（Ｃ）の状態が得られたら、ボロンドープ工程（ボロンの添加工程）を行う。ここでは加速電圧を１０KeVとし、形成された第４不純物領域４０８に３×１０20atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節する。この時のボロン濃度を（ｐ＋＋）で表すことにする。（図２１（Ｄ））
【０２５７】
この時、ボロンもゲート配線３０７の内側に回り込んで添加されたため、チャネル形成領域３１１はゲート配線３０７の内側に形成される。また、この工程ではＰＴＦＴ側に形成されていた第１不純物領域３０９及び第２不純物領域３１５をボロンで反転させてＰ型にしている。従って、実際にはもともと第１不純物領域だった部分と第２不純物領域だった部分とで抵抗値が変化するが、十分高い濃度でボロンを添加しているので問題とはならない。
【０２５８】
こうすることで図１に示す第４不純物領域１１０が画定する。第４不純物領域４０８はゲート配線３０７をマスクとして完全に自己整合的に形成され、ソース領域又はドレイン領域として機能する。本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、却ってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【０２５９】
こうして最終的には図２１（Ｄ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域及び第４不純物領域が形成される。
【０２６０】
そのようにして図２１（Ｄ）の状態が得られたら、第１絶縁膜４０９を１μmの厚さに形成する。第１絶縁膜４０９としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜（ＳｉＯｘＮｙで示される絶縁膜）、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用する。
【０２６１】
第１絶縁膜４０９を形成したら、金属材料でなるソース配線４１０、４１１及びドレイン配線４１２を形成する。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の三層配線を用いる。
【０２６２】
また、第１絶縁膜４０９としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０２６３】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜４１３を形成する。さらにその上には保護膜として第２層間絶縁膜４１４を形成する。この第２層間絶縁膜４１４としては前記第１絶縁膜４０９と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用する。
【０２６４】
以上のような工程を経て、図２１（Ｅ）に示すような構造のＣＭＯＳ回路が完成する。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に控向上する。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなる。
【０２６５】
なお、本実施例２、３、９〜１５のいずれの構成とも自由に組み合わせて実施することが可能であり、実施例１６〜１８のいずれの構成にも適用しうる。
【０２６６】
〔実施例２０〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示パネル（ＥＬ表示装置ともいう）を作製した例について説明する。なお、本実施例では本願発明を用いて作製したＴＦＴに、電気的にＥＬ素子（電極間にＥＬ層を挟んだ構造を有する素子）を接続した構造とすることでＥＬ表示装置を得る。
【０２６７】
図２５（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２５（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２６８】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてシーリング材（ハウジング材ともいう）４０１８を設ける。なお、シーリング材４０１８は素子部を囲めるような凹部を持つガラス板またはプラスチック板を用いても良いし、紫外線硬化樹脂を用いても良い。シーリング材４０１８として素子部を囲めるような凹部を持つプラスチック板を用いた場合、接着剤４０１９によって基板４０１０に固着させ、基板４０１０との間に密閉空間を形成する。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。
【０２６９】
さらに、シーリング材４０１８と基板４０１０との間の空隙４０２０には不活性ガス（アルゴン、ヘリウム、窒素等）や樹脂を充填しておいたり、酸化バリウム等の乾燥剤を設けておくことが望ましい。これによりＥＬ素子の水分等による劣化を抑制することが可能である。
【０２７０】
また、図２５（Ｂ）は本実施例のＥＬ表示パネルの断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではＮＴＦＴとＰＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。駆動回路用ＴＦＴ４０２２としては、図１に示したＮＴＦＴ及びＰＴＦＴを用いれば良い。また、画素部用ＴＦＴ４０２３には図１に示したＮＴＦＴまたはＰＴＦＴを用いれば良い。
【０２７１】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する遮光性の導電膜でなる画素電極（陰極）４０２７を形成する。画素電極４０２７としては、アルミニウム合金、銅合金、銀合金またはそれらと他の導電膜との積層膜を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２７２】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２７３】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０２７４】
ＥＬ層４０２９を形成したら、その上に陽極４０３０を形成する。陽極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陽極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陽極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２７５】
なお、本実施例では陽極４０３０として、酸化インジウムと酸化スズとの化合物でなる導電膜または酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。どちらも透明導電膜である。そして陽極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陽極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２７６】
４０３１に示された領域において陽極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２７７】
また、配線４０１６はシーリング材４０１８と基板４０１０との間を隙間（但し接着剤４０１９で塞がれている。）を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４０１８の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２７８】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図２６に、上面構造を図２７（Ａ）に、回路図を図２７（Ｂ）に示す。図２６、図２７（Ａ）及び図２７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２７９】
図２６において、基板４１０１上に設けられたスイッチング用ＴＦＴ４１０２は本願発明のＮＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０２８０】
また、電流制御用ＴＦＴ４１０３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ４１０２のドレイン配線４１３５は配線４１３６によって電流制御用ＴＦＴのゲート電極４１３７に電気的に接続されている。また、４１３８で示される配線は、スイッチング用ＴＦＴ４１０２のゲート電極４１３９a、４１３９bを電気的に接続するゲート配線である。
【０２８１】
このとき、電流制御用ＴＦＴ４１０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極（厳密にはゲート電極として機能するサイドウォール）に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２８２】
また、本実施例では電流制御用ＴＦＴ４１０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２８３】
また、図２７（Ａ）に示すように、電流制御用ＴＦＴ４１０３のゲート電極４１３７となる配線は４１０４で示される領域で、電流制御用ＴＦＴ４１０３のドレイン配線４１４０と絶縁膜を介して重なる。このとき、４１０４で示される領域ではコンデンサが形成される。このコンデンサ４１０４は電流制御用ＴＦＴ４１０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４１４０は電流供給線（電源線）４１０１に接続され、常に一定の電圧が加えられている。
【０２８４】
スイッチング用ＴＦＴ４１０２及び電流制御用ＴＦＴ４１０３の上には第１パッシベーション膜４１４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４１４２が形成される。平坦化膜４１４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２８５】
また、４１４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ４１０３のドレインに電気的に接続される。画素電極４１４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２８６】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４１４４a、４１４４bにより形成された溝（画素に相当する）の中に発光層４１４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２８７】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２８８】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２８９】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２９０】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２９１】
本実施例では発光層４１４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４１４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４１４６の上には透明導電膜でなる陽極４１４７が設けられる。本実施例の場合、発光層４１４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２９２】
陽極４１４７まで形成された時点でＥＬ素子４１０５が完成する。なお、ここでいうＥＬ素子４１０５は、画素電極（陰極）４１４３、発光層４１４５、正孔注入層４１４６及び陽極４１４７で形成されたコンデンサを指す。図２７（Ａ）に示すように画素電極４１４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２９３】
ところで、本実施例では、陽極４１４７の上にさらに第２パッシベーション膜４１４８を設けている。第２パッシベーション膜４１４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２９４】
以上のように本願発明のＥＬ表示装置は図２６のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示装置が得られる。
【０２９５】
なお、本実施例の構成は、実施例２〜１３、１５または１９の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０２９６】
〔実施例２１〕
本実施例では、実施例２０に示した画素部において、ＥＬ素子４１０５の構造を反転させた構造について説明する。説明には図２８を用いる。なお、図２７（Ａ）の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２９７】
図２８において、電流制御用ＴＦＴ４３０１は本願発明のＰＴＦＴを用いて形成される。作製プロセスは実施例１を参照すれば良い。
【０２９８】
本実施例では、画素電極（陽極）４１５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２９９】
そして、絶縁膜でなるバンク４１５１a、４１５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層４１５２が形成される。その上にはアルカリ金属錯体（好ましくはカリウムアセチルアセトネート）でなる電子注入層４１５３、アルミニウム合金でなる陰極４１５４が形成される。この場合、陰極４１５４がパッシベーション膜としても機能する。こうしてＥＬ素子４３０２が形成される。
【０３００】
本実施例の場合、発光層４１５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ４３０１はＰＴＦＴで形成することが好ましい。
【０３０１】
なお、本実施例の構成は、実施例２〜１３、１５または１９の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０３０２】
〔実施例２２〕
本実施例では、図２７（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２９に示す。なお、本実施例において、５００１はスイッチング用ＴＦＴ５００２のソース配線、５００３はスイッチング用ＴＦＴ５００２のゲート配線、５００４は電流制御用ＴＦＴ、５００５はコンデンサ、５００６、５００８は電流供給線、５００７はＥＬ素子とする。
【０３０３】
図２９（Ａ）は、二つの画素間で電流供給線５００６を共通とした場合の例である。即ち、二つの画素が電流供給線５００６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３０４】
また、図２９（Ｂ）は、電流供給線５００８をゲート配線５００３と平行に設けた場合の例である。なお、図２９（Ｂ）では電流供給線５００８とゲート配線５００３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線５００８とゲート配線５００３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０３０５】
また、図２９（Ｃ）は、図２９（Ｂ）の構造と同様に電流供給線５００８をゲート配線５００３と平行に設け、さらに、二つの画素を電流供給線５００８を中心に線対称となるように形成する点に特徴がある。また、電流供給線５００８をゲート配線５００３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３０６】
なお、本実施例の構成は、実施例２０または２１の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０３０７】
〔実施例２３〕
実施例２０に示した図２７（Ａ）、図２７（Ｂ）では電流制御用ＴＦＴ４１０３のゲートにかかる電圧を保持するためにコンデンサ４１０４を設ける構造としているが、コンデンサ４１０４を省略することも可能である。
【０３０８】
実施例２０の場合、電流制御用ＴＦＴ４１０３として図２６に示すような本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（厳密にはサイドウォール）と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ４１０４の代わりとして積極的に用いる点に特徴がある。
【０３０９】
この寄生容量のキャパシタンスは上記サイドウォールとＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０３１０】
また、実施例２２に示した図２９（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ５００５を省略することは可能である。
【０３１１】
なお、本実施例の構成は、実施例２０または２１の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０３１２】
〔実施例２４〕
本実施例のＥＬ表示装置について図３０（Ａ）、（Ｂ）を用いて説明する。図２５〜図２９と同じ番号のものは同じ番号を指しているので説明は省略する。また、図３０（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３０（Ａ）をＡ−Ａ’で切断した断面図を図３０（Ｂ）に示す。
【０３１３】
まず実施例２０と同様にＥＬ素子の陽極４０３０までを形成する。そしてＥＬ素子の表面を覆ってパシベーション膜６００３を形成する。さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４はカバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保ち続けられるので好ましい。
【０３１４】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフロライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、本実施例では発光層で発した光が陽極４０３０側へ放射されるため、カバー材６０００は透明なものを用いる。
【０３１５】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシール材（接着剤として機能する）６００２によって接着される。このとき、シール材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シール材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材６００２の内部に乾燥剤を添加してあっても良い。
【０３１６】
なお、本実施例の構造は実施例２１に示したＥＬ表示装置に対して用いることも可能である。
【０３１７】
〔実施例２５〕
本実施例のＥＬ表示装置について図３１（Ａ）、（Ｂ）を用いて説明する。図２５〜図２９と同じ番号のものは同じ番号を指しているので説明は省略する。また、図３１（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３１（Ａ）をＡ−Ａ’で切断した断面図を図３１（Ｂ）に示す。
【０３１８】
本実施例では実施例２４との差異についてのみ説明する。実施例２４ではカバー材６０００を充填材６００４により接着したあと、フレーム材６００１を取り付けたが、本実施例ではカバー材６０００を、基板上に形成したシール材（第１のシール材）７０００により接着し、第１のシール材７０００で囲まれた領域の内側に充填材７００２を充填する。さらに、第１のシール材７０００の外側を別のシール材（第２のシール材）７００１で覆う。第２のシール材７００１はＦＰＣ４０１７も覆うように形成することが好ましい。
【０３１９】
なお、本実施例の構造は実施例２１に示したＥＬ表示装置に対して用いることも可能である。
【０３２０】
【発明の効果】
本願発明を実施することで、ＮＴＦＴの信頼性を高めることが可能となる。従って、厳しい信頼性が要求される高い電気特性（特に高いモビリティ）を有するＮＴＦＴの信頼性を確保することが可能となる。また同時に、特性バランスに優れたＮＴＦＴとＰＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できる。
【０３２１】
さらに、本願発明では半導体の結晶化に用いた触媒元素を低減することができるため、不安定要因の少ない半導体装置を実現できる。しかも触媒元素を低減する工程はソース領域及びドレイン領域の形成及び活性化と同時に行われるため、スループットを低下させるようなこともない。
【０３２２】
また、以上のようにＴＦＴで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の断面を示す図。
【図２】 ＭＯＳＦＥＴの断面構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 ＣＭＯＳ回路の作製工程を示す図。
【図５】 ポリシリコン膜の作製工程を示す図。
【図６】 ポリシリコン膜の作製工程を示す図。
【図７】 ポリシリコン膜の作製工程を示す図。
【図８】 ＣＭＯＳ回路の作製工程を示す図。
【図９】 ＣＭＯＳ回路の作製工程を示す図。
【図１０】 ＣＭＯＳ回路の作製工程を示す図。
【図１１】 ＣＭＯＳ回路の作製工程を示す図。
【図１２】 電気光学装置の外観を示す図。
【図１３】 電子機器の一例を示す図。
【図１４】 ＣＭＯＳ回路を上面からみた図。
【図１５】 画素マトリクス回路の構造を示す図。
【図１６】 画素マトリクス回路の構造を示す図。
【図１７】 画素マトリクス回路の構造を示す図。
【図１８】 画素マトリクス回路の構造を示す図。
【図１９】 各種ＴＦＴ構造を比較するための図。
【図２０】 ＮＴＦＴ（オフ状態）のエネルギーバンドを示す図。
【図２１】 ＣＭＯＳ回路の作製工程を示す図。
【図２２】 ポリシリコン膜の作製工程を示す図。
【図２３】 電子機器の一例を示す図。
【図２４】 電子機器の一例を示す図。
【図２５】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図２６】 ＥＬ表示装置の断面構造を示す図。
【図２７】 ＥＬ表示装置の上面構造及び回路構成を示す図。
【図２８】 ＥＬ表示装置の断面構造を示す図。
【図２９】 ＥＬ表示装置の回路構成を示す図。
【図３０】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図３１】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【発明が属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ表示装置に代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００２】
【従来の技術】
近年、ポリシリコン膜を利用したＴＦＴで回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。
【０００３】
この様なアクティブマトリクス型液晶表示装置は、解像度がXGA、SXGAと高精細になるに従い、画素数だけでも１００万個を超えるようになる。そしてその全てを駆動するためのドライバー回路は非常に複雑かつ多くのＴＦＴによって形成される。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバーともに高い信頼性が確保されなければならない。特に、ドライバー回路で異常が発生すると一列（または一行）の画素が全滅するといった線欠陥と呼ばれる不良を招くことにつながる。
【０００５】
ところが、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【０００６】
本出願人は、ＭＯＳＦＥＴには信頼性の面で三つの有利点があると考えた。そしてその理由として次のような推論をした。図２（Ａ）に示したのはＭＯＳＦＥＴの概略図である。２０１は単結晶シリコン基板に形成されたドレイン領域、２０２はＬＤＤ（ライトドープトドレイン）領域である。また、２０３はフィールド絶縁膜であり、ゲート配線２０４の直下はゲート絶縁膜２０５である。
【０００７】
この時、信頼性の面で三つの有利点があると考えた。まず第１の有利点は、ＬＤＤ領域２０２からドレイン領域２０１に向かって不純物濃度に勾配がみられる点である。図２（Ｂ）に示すように、従来のＭＯＳＦＥＴはＬＤＤ領域２０２からドレイン領域２０１に向かうにつれて次第に不純物濃度が高くなる。この勾配が信頼性を高めるのに効果があると考えた。
【０００８】
次に第２の有利点は、ＬＤＤ領域２０２とゲート配線２０４とがオーバーラップしている点である。この構造はGOLD（gate-drain overlapped LDD）やLATID（large-tilt-angle implanted drain）などが知られている。こうすることでＬＤＤ領域２０２の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。
【０００９】
次に第３の有利点は、ＬＤＤ領域２０２とゲート配線２０４との間にある程度の距離が存在する点である。これはフィールド絶縁膜２０３がゲート配線直下に潜り込むような形で形成されることによる。即ち、オーバーラップ部分のみゲート絶縁膜の膜厚が厚くなった状態となるので、効果的な電界緩和が期待できる。
【００１０】
このように、従来のＭＯＳＦＥＴはＴＦＴと比較するといくつかの有利点をもち、その結果、高い信頼性を有すると考えられる。
【００１１】
また、こういったＭＯＳＦＥＴの利点をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。
【００１２】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【００１３】
【発明が解決しようとする課題】
以上示してきたように、本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時に、ＴＦＴの構造上の問題が信頼性（特にホットキャリア耐性）に影響していると考えた。
【００１４】
本願発明はそのような問題点を克服するための技術であり、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴを実現することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【００１５】
【課題を解決するための手段】
本願発明のＮＴＦＴの活性層は、チャネル形成領域以外に少なくとも三つの異なる不純物濃度を有する三つの不純物領域を含む点に第１の特徴がある。こうすることによって、チャネル形成領域から遠ざかるにつれて（チャネル形成領域からの距離が遠いほど）不純物濃度が次第に高くなるようなＬＤＤ構造が得られる。即ち、ドレイン端（ドレインとチャネル形成領域との境界近傍）での電界緩和によりＴＦＴの信頼性を高めることが可能である。
【００１６】
本出願人の意図するところは、従来例に述べたようなＭＯＳＦＥＴにみられるＬＤＤ部での濃度勾配を、複数の不純物領域で意図的に形成することにある。従って、不純物領域が三つ以上存在しても構わない。
【００１７】
また、本願発明の第２の特徴はゲート配線（ゲート電極も含む）がゲート絶縁膜を介してＬＤＤ領域の少なくとも一部に重なる（オーバーラップする）ような状態で形成される点にある。このような構造の場合、ホットキャリアによる劣化を効果的に抑制することができる。
【００１８】
また、本願発明の第３の特徴は、上記第１の特徴及び第２特徴を組み合わせて相乗効果によりＴＦＴの信頼性を高めることができる点にある。
【００１９】
【発明の実施の形態】
本願発明の一実施形態について図１を用いて説明する。なお、図１では断面図を示し、上面からみた図を図１４に示す。図１において、１０１は絶縁表面を有する基板である。例えば酸化シリコン膜を設けたガラス基板、石英基板、ステンレス基板、金属基板、セラミックス基板またはシリコン基板を用いることができる。
【００２０】
本願発明の特徴は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）の活性層の構成にある。ＮＴＦＴの活性層は、チャネル形成領域１０２、一対の第１不純物領域１０３、一対の第２不純物領域１０４及び一対の第３不純物領域１０５を含んで形成されている。なお、各不純物領域に添加されている不純物とは周期表の１５族に属する元素（代表的にはリン又は砒素）である。
【００２１】
この時、チャネル形成領域１０２は真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層でなる。ボロンはしきい値電圧の制御用やパンチスルー防止用の不純物であり、同様の効果を生むものであれば他の元素で代用することもできる。その場合も濃度はボロンと同程度に添加される。
【００２２】
なお、本願発明で用いることのできる半導体層とはシリコン、ゲルマニウム、又はシリコンゲルマニウムなど、シリコンを主成分とする半導体層だけでなく、ガリウム砒素などの化合物半導体層を用いることも可能である。また、本願発明は活性層に非晶質半導体（アモルファスシリコンなど）を用いたＴＦＴにも結晶を含む半導体（単結晶半導体薄膜、多結晶半導体薄膜、微結晶半導体薄膜を含む）を用いたＴＦＴにも適用できる。
【００２３】
また、ＮＴＦＴの第１不純物領域１０３は０．１〜１μm（代表的には０．１〜０．５μm、好ましくは０．１〜０．２μm）の長さを有し、１×１０15〜１×１０17atoms/cm3（代表的には５×１０15〜５×１０16atoms/cm3、好ましくは１×１０16〜２×１０16atoms/cm3）の濃度で周期表の１５族に属する元素（代表的にはリン）を含む。なお、この時の不純物濃度を（n-）で表すことにする（本明細書ではn-領域を第１不純物領域という）。
【００２４】
なお、本明細書中において、特に指定がない限り「不純物」とは周期表の１３族または周期表の１５族に属する元素を指して用いる。
【００２５】
また、第２不純物領域１０４は、０．５〜２μm（代表的には１〜１．５μm）の長さを有し、１×１０16〜１×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3、好ましくは５×１０17〜１×１０18atoms/cm3）の濃度で周期表の１５族に属する元素を含む。この第２不純物領域に含まれる不純物濃度は第１不純物領域に含まれる不純物濃度の５〜１０倍となるように調節すれば良い。なお、この時の不純物濃度を（n）で表すことにする（本明細書ではn領域を第２不純物領域という）。
【００２６】
また、第３不純物領域１０５は、２〜２０μm（代表的には３〜１０μm）の長さを有し、１×１０19〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）の濃度で周期表の１５族に属する元素を含む。この第３不純物領域１０５はソース配線又はドレイン配線とＴＦＴとを電気的に接続させるためのソース領域またはドレイン領域となる。なお、この時の不純物濃度を（n+）で表すことにする（本明細書ではn+領域を第３不純物領域という）。
【００２７】
さらに、本願発明では、この第３不純物領域１０５がチャネル形成領域１０２の内部から、チャネル形成領域の結晶化に用いた触媒元素をゲッタリングする上で非常に重要な役割を果たす。その効果について簡単に説明する。
【００２８】
本願発明では非晶質半導体膜の結晶化において、結晶化を助長するための触媒元素（代表的にはニッケル）を用いることができる。しかし、ニッケルは金属元素であるため、チャネル形成領域に残存してしまうとリーク電流の要因ともなりうる。即ち、触媒元素を用いた後で、その触媒元素を少なくともチャネル形成領域内から除去するための工程を設けることが望ましい。
【００２９】
本願発明は触媒元素を除去するためにソース領域及びドレイン領域に存在する周期表の１５族に属する元素（好ましくはリン）を用いることに特徴がある。即ち、ソース領域及びドレイン領域（第３不純物領域１０５）を形成した後で、熱処理を行うことによりチャネル形成領域内に残存するニッケルを第３不純物領域１０５にゲッタリング（捕獲）させるのである。こうしてチャネル形成領域１０２内から結晶化に用いた触媒元素を除去することができる。
【００３０】
従って、第３不純物領域１０５にはゲッタリングされた触媒元素が集まって高濃度に存在する。本出願人がＳＩＭＳ（質量二次イオン分析）で調べた結果、１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度で触媒元素が存在することが分かった。ただし、第３不純物領域１０５は電極としての機能を果たせば良いので、触媒元素が大量に存在していても何ら問題は生じない。
【００３１】
その一方で、チャネル形成領域１０２中の触媒元素の濃度はゲッタリング作用により大幅に低減（または除去）される。本出願人がＳＩＭＳで調べた結果、チャネル形成領域１０２中の触媒元素の濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減されていることが分かった。（厳密にはＳＩＭＳ測定はチャネル形成領域１０２と同一組成になるように形成されたパッドを用いて測定した。）このように、同一活性層内であっても位置によって触媒元素の濃度に大きな差（１００〜１０００倍の差）が見られる点も本願発明の特徴となる。
【００３２】
以上のように本願発明のＮＴＦＴの活性層は、最終的に、チャネル形成領域以外に異なる濃度で同一の不純物を含む少なくとも三種類の不純物領域を含む点に特徴がある。このような構造とすることによってチャネル形成領域１０２から第１不純物領域１０３、第２不純物領域１０４、第３不純物領域１０５と遠ざかるにつれて（チャネル形成領域からの距離が遠いほど）不純物（周期表の１５族に属する元素）濃度が次第に高くなるような構成を実現できる。
【００３３】
また、目的は従来例に述べたようなＭＯＳＦＥＴにみられるＬＤＤ部での濃度勾配を、複数の不純物領域で意図的に形成することにあるため、不純物領域が三つ以上存在しても構わない。
【００３４】
こうして形成された活性層の上にはゲート絶縁膜１０６が形成されている。図１の場合、ゲート絶縁膜１０６が第２不純物領域１０４にオーバーラップするような状態で形成されている。これは第２不純物領域１０４を形成する際のプロセス特有の構造であり、本願発明を実施した場合の特徴になる。ゲート絶縁膜１０６はチャネル形成領域１０２、第１不純物領域１０３及び第２不純物領域１０４に接して設けられる。
【００３５】
また、ゲート絶縁膜１０６上にはゲート配線１０７が設けられている。ゲート配線１０７の材料としては、タンタル（Ta）、窒化タンタル（TaN）、チタン（Ti）、クロム（Cr）、タングステン（W）、モリブデン（Mo）、シリコン（Si）、アルミニウム（Al）又は銅（Cu）などの単体金属層または合金層、或いはこれらを組み合わせた積層構造を用いれば良い。
【００３６】
積層構造の代表例としてはTa/Alの積層構造、Ta/Tiの積層構造、Cu/Wの積層構造またはAl/Wの積層構造などが挙げられる。また、金属シリサイドを設けた構造（具体的にはSi/WSix、Si/TiSix、Si/CoSix、またはSi/MoSixなど導電性を持たせたシリコンと金属シリサイドとを組み合わせた構造）としても良い。
【００３７】
ただし、シリコンでなるサイドウォールを形成する際に、シリコンとの選択比の高い材料が上面に現れるようにしておくことが好ましい。これはサイドウォールの形成時にゲート配線までもエッチングされてしまうのを防ぐためである。さもなければ、サイドウォールの形成に際して、ストッパーとして上面を保護膜で保護しておくことが必要となる。
【００３８】
また、後述するが本願発明のＣＭＯＳ回路ではＰＴＦＴにはサイドウォールを設けない構造が有効である。従って、後にサイドウォールのみを除去する工程を含むため、サイドウォールの除去時にゲート配線がエッチングされないような材料選択が必要である。その点、従来例に述べた論文ではシリコンゲートとシリコンサイドウォールとが直接接する構造を有しているため、同論文の構造をそのまま用いても本願発明のＣＭＯＳ回路を実現することはできない。
【００３９】
また、前述したゲッタリング工程の熱処理を行う場合、ゲート配線１０７（または１１３）の耐熱性等に注意が必要である。アルミニウムなどの低融点金属を含む場合には熱処理温度に制限が生じる。また、タンタルは非常に酸化されやすいので窒化シリコン膜などの保護膜を設け、熱処理雰囲気にタンタルが触れないように保護しておく必要がある。
【００４０】
図１に示した窒化シリコン膜１０８はそのために設けてある保護膜である。この窒化シリコン膜１０８に微量のボロンを添加しておくことは有効である。こうすることで熱伝導性が高まり、放熱効果を付与することができる。
【００４１】
このゲート配線１０７の側壁（側部）にはサイドウォール１０９が設けられている。本願発明ではサイドウォール１０９としてシリコンを主成分とする層（具体的にはシリコン層又はシリコンゲルマニウム層）を用いる。特に真性なシリコン層を用いることが望ましい。勿論、非晶質、結晶質または微結晶のいずれでも良い。
【００４２】
本願発明ではサイドウォール１０９が第１不純物領域１０３上にオーバーラップする（絶縁膜１０６を介して第１不純物領域１０３とサイドウォール１０９が重なっている）ような構造とする。このような構造とすることでＭＯＳＦＥＴのGOLD構造やLATID構造の如き利点を得ることが可能である。
【００４３】
また、そのような構造を実現するためには、サイドウォール１０９によって第１不純物領域１０３に電圧が印加されるようにしておく必要がある。サイドウォールを真性シリコン層で形成しておけば、抵抗値は高いがリーク電流も発生するのでサイドウォール部分で容量を作らないという利点がある。即ち、ゲート電圧をオフした時にサイドウォールを誘電体とする蓄積容量が形成されることを防ぐことができる。
【００４４】
また、ＴＦＴの場合、活性層の膜厚が２０〜５０nmと薄くなるため動作している時は空乏層が完全に活性層底部まで広がり、完全空乏型（ＦＤ型：Fully-Depression type）になる。ＦＤ型ＴＦＴをゲートオーバーラップ型にすることでホットキャリアを発生しにくい方向に電界が形成される。逆にＦＤ型ＴＦＴで一般的なオフセット構造とすると、ホットキャリア注入を促進する方向に電界が形成されてしまう恐れがある。
【００４５】
以上のような構造とすることで、本願発明のＮＴＦＴはＭＯＳＦＥＴと同等又はそれ以上の高い信頼性を実現することができる。また、サイドウォール１０９を用いて第１不純物領域１０３にゲート電圧を印加することでゲートオーバーラップ構造と同様の効果を得ることができる。
【００４６】
次に、第１不純物領域１０３、第２不純物領域１０４、及び第３不純物領域１０５をこの順に並べることで、チャネル形成領域１０２からソース領域（またはドレイン領域）１０５に向かって徐々に不純物濃度が高くなるような構造を実現できる。こうすることでＴＦＴのオフ電流を効果的に抑制することができる。
【００４７】
さらに、第２不純物領域１０４がゲート電圧からある程度距離をおいて設けられるので、図２に示したＭＯＳＦＥＴのオーバーラップ部分のように電界緩和の効果が得られる。また、第１不純物領域１０３で発生したホットキャリアは真上のサイドウォール１０９に向かって注入されるので、チャネル形成領域１０２の真上にトラップ準位を形成することがない。
【００４８】
以上は本願発明のＮＴＦＴの説明であるが、Ｐチャネル型ＴＦＴ（以下、ＰＴＦＴという）は基本的にＬＤＤ領域やオフセット領域を設けない構造とする。勿論、ＬＤＤ領域やオフセット領域を設ける構造としても構わないが、ＰＴＦＴはもともと信頼性が高いため、オン電流を稼いでＮＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には得にこの特性バランスが重要である。ただし、本願発明の構造をＰＴＦＴに適用しても構わない。
【００４９】
図１において、ＰＴＦＴの活性層はチャネル形成領域１１０及びソース領域（またはドレイン領域）となる一対の第４不純物領域１１１を有してなる。なお、この時の不純物（周期表の１３族から選ばれた元素、代表的にはボロン）濃度を（p++）で表すことにする（本明細書ではp++領域を第４不純物領域という）。
【００５０】
第４不純物領域１１１は周期表の１３族に属する元素によってＰ型に反転しているが、前工程で周期表の１５族に属する元素も第３不純物領域１０５と同一濃度に添加されている場合は、十分なゲッタリング効果を発揮する。
【００５１】
従って、その場合には第４不純物領域１１１にも結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度で存在する。この場合も第４不純物領域１１１は電極として機能すれば良いので触媒元素が大量に存在していても問題はない。勿論、チャネル形成領域１１０に含まれる触媒元素の濃度は、第４不純物領域１１１の１／１００〜１／１０００であり、濃度としては２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）となる。
【００５２】
また、ゲート絶縁膜１１２はゲート配線１１３をマスクとして自己整合的に形成される。本願発明のプロセス上の特徴としてＮＴＦＴにはサイドウォール１０９が存在し、ＰＴＦＴにはサイドウォールが除去されて残らないという点も挙げられる。
【００５３】
こうしてＮＴＦＴ及びＰＴＦＴを形成したら、第１絶縁膜（第１層間絶縁膜と言っても良い。）１１４で覆い、ソース配線１１５、１１６及びドレイン配線１１７を設ける。図１の構造ではこれら配線を設けた後で保護膜として窒化シリコン層１１８を形成してパッシベーション効果を高めている。その窒化シリコン層１１８上には樹脂材料でなる第２絶縁膜１１９が設けられる。樹脂材料で限定する必要はないが、平坦性を確保する意味で樹脂材料を用いることは効果的である。なお、第２絶縁膜１１９の上に他の膜が形成される場合は、第２層間絶縁膜１１９と呼んでも構わない。
【００５４】
ここまでＮＴＦＴとＰＴＦＴとを相補的に組み合わせてなるＣＭＯＳ回路を例にとって説明してきたが、ＮＴＦＴを用いたＮＭＯＳ回路やＮＴＦＴで形成された画素ＴＦＴに本願発明を適用することも可能である。勿論、ＣＭＯＳ回路を基本単位としたさらに複雑な半導体回路に適用することもできる。
【００５５】
また、本願発明の最も特徴的な点は、ＮＴＦＴのＬＤＤ領域がチャネル形成領域から遠ざかるにつれて不純物濃度が高くなるように多段階に設けられ、且つ、チャネル形成領域内の触媒元素（結晶化で用いられた元素）がＴＦＴの電気特性に支障をきたさないレベルにまで低減されている点にある。
【００５６】
従って、この構成を含む限り、ＴＦＴ構造が限定される必要はなく、トップゲート構造（代表的にはプレーナ構造）にもボトムゲート構造（代表的には逆スタガ構造）にも本願発明を適用することができる。
【００５７】
（本願発明のＮＴＦＴ構造の利点）
本願発明のＮＴＦＴは第１不純物領域（１stLDD領域）と第２不純物領域（２ndLDD領域）というように、ＬＤＤ領域を複数設け、そのうちの一つに対してゲート電極をオーバーラップさせるという構造上の特徴がある。
【００５８】
ここで本願発明の優位性を従来の構造と比較して説明する。図１９（Ａ）、（Ｂ）はＬＤＤ構造のないＮＴＦＴとその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図１９（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を、図１９（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を、そして図１９（Ｇ）、（Ｈ）には本願発明のＮＴＦＴの場合を示す。
【００５９】
なお、図面中においてn+はソース領域またはドレイン領域を、channelはチャネル形成領域を、n-はＬＤＤ領域（nは第２のＬＤＤ領域）を指す。また、Idはドレイン電流、Vgはゲート電圧である。
【００６０】
図１９（Ａ）、（Ｂ）に示すようにＬＤＤ構造がない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【００６１】
次に、ＬＤＤ構造の場合、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図１９（Ｃ）、（Ｄ））
【００６２】
次に、ＬＤＤ領域とゲート電極とがオーバーラップした構造（図１９（Ｃ）、（Ｄ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【００６３】
この場合、オン電流の劣化を十分に抑えることができる反面、通常のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本願発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したのである。
【００６４】
そして、本願発明の構造は図１９（Ｇ）、（Ｈ）に示すように、内側（チャネル形成領域に近い側）のＬＤＤ領域はゲート電極とオーバーラップさせ、外側のＬＤＤ領域はゲート電極とオーバーラップしないように形成する。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を低減することが可能となる。
【００６５】
本出願人は図１９（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。この説明を、図２０を用いて行う。
【００６６】
ＮＴＦＴがオフ状態にある時、ゲート電極４１にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域４２にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜４３のドレイン側端部に非常に大きな電界が形成される。
【００６７】
この時、図２０（Ａ）に示すようにＬＤＤ領域４４には少数キャリアである正孔４５が誘起される。この時のエネルギーバンド図を図２０（Ｂ）に示す。即ち、ドレイン領域４２、ＬＤＤ領域４４、チャネル形成領域４６をつなぐ少数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと考えたのである。
【００６８】
本出願人は、このような電流経路を途中で遮断するためにはゲート電極とオーバーラップしない位置に別の抵抗体、即ち第２のＬＤＤ領域を設ける必要があると考えた。このようにして本願発明の構造に想到したのである。
【００６９】
以上に示したような本願発明の構成について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００７０】
【実施例】
〔実施例１〕
本実施例では図１に示したＣＭＯＳ回路の作製方法について図３、図４を用いて説明する。
【００７１】
まず、ガラス基板３０１上に酸化シリコン膜３０２でなる下地膜を２００nm厚に形成する。下地膜は窒化シリコン膜を積層しても良いし、窒化シリコン膜のみであっても良い。成膜方法はプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法を用いれば良い。勿論、窒化シリコン膜にボロンを添加することは放熱効果を高める上で有効である。
【００７２】
次に、酸化シリコン膜３０２上に５０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法により形成する。その後、特開平７−１３０６５２号公報に記載の技術を用いてアモルファスシリコン膜の結晶化を行い、結晶を含む半導体膜を形成する。この工程について図５を用いて説明する。
【００７３】
まずガラス基板５０１上に下地膜として酸化シリコン膜５０２を設け、その上にアモルファスシリコン膜５０３を形成する。本実施例では酸化シリコン膜５０２とアモルファスシリコン膜５０３とをスパッタ法により連続的に成膜する。次に、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層５０４を形成する。（図５（Ａ））
【００７４】
なお、ニッケル（Ni）以外にも、ゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いても良い。
【００７５】
次に、５００℃１時間の水素だし工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃１４時間）の熱処理を行い、ポリシリコン膜５０５を形成する。こうして得られたポリシリコン膜５０５は非常に優れた結晶性を有することが分かっている。（図５（Ｂ））
【００７６】
ただし、この時、ポリシリコン膜５０５の内部には結晶化に用いたニッケルが高濃度に存在する。実験的にはＳＩＭＳ（質量二次イオン分析）の測定値における最小値で、１×１０18〜１×１０19atoms/cm3の濃度のニッケルが存在することが確かめられている。このニッケルはチャネル形成領域内で容易にシリサイド化しうるため、抵抗の低い電流パス（リーク電流の通り道）として機能することが懸念される。
【００７７】
なお、本出願人は実際のＴＦＴの電気特性を調べているが、この程度のニッケル濃度であればＴＦＴの電気特性に著しい悪影響を与えないことを確かめている。しかしながら、悪影響を与えうる可能性がある限り、少なくともチャネル形成領域からは除去することが望ましいと言える。そのためのゲッタリング工程に関しては後述することにする。
【００７８】
こうしてポリシリコン膜５０５を形成したら、島状にパターニングして図３（Ａ）に示す活性層３０３、３０４を形成する。
【００７９】
なお、ポリシリコン膜５０５を形成した後、エキシマレーザー光を照射して結晶性を高めても良い。また、活性層３０３、３０４を形成した後に行っても構わない。エキシマレーザー光の照射工程は公知の技術を用いれば良いので説明は省略する。
【００８０】
次に、活性層３０３、３０４を覆って酸化窒化シリコン膜（SiOxNyで表される）でなるゲート絶縁膜３０５を形成し、その上にタンタルと窒化タンタルの積層構造でなるゲート配線（ゲート電極を含む）３０６、３０７を形成する。（図３（Ａ））
【００８１】
ゲート絶縁膜３０５の膜厚は１２０nmとする。勿論、酸化窒化シリコン膜以外に酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層構造を用いても構わない。また、ゲート配線３０６、３０７は他の金属を用いることもできるが、後の工程を考慮するとシリコンとのエッチング選択比の高い材料が望ましい。
【００８２】
こうして図３（Ａ）の状態が得られたら、１回目のリンドープ工程（リンの添加工程）を行う。ここではゲート絶縁膜３０５を通して添加するため、加速電圧は８０KeVと高めに設定する。また、こうして形成された第１不純物領域３０８、３０９は長さ（幅）が０．５μm、リン濃度が１×１０17atoms/cm3となるように調節する。なお、リンの代わりに砒素を用いても良い。
【００８３】
また、第１不純物領域３０８、３０９はゲート配線３０６、３０７をマスクとして自己整合的に形成される。この時、ゲート配線３０６、３０７の直下には真性なポリシリコン層が残り、チャネル形成領域３１０、３１１が形成される。ただし、実際には多少ゲート配線の内側に回り込んで添加される分もあるため、ゲート配線３０６、３０７と第１不純物領域３０８、３０９とがオーバーラップするような構造となる。（図３（Ｂ））
【００８４】
次に、ゲート配線３０６、３０７を覆うようにして０．１〜１μm（代表的には０．２〜０．３μm）の厚さのアモルファスシリコン層を形成し、塩素系ガスを用いた異方性エッチングを行うことによりサイドウォール３１２、３１３を形成する。サイドウォール３１２、３１３の幅（ゲート配線の側部からみた厚さ）は０．２μmとする。（図３（Ｃ））
【００８５】
なお、本実施例ではアモルファスシリコン層として不純物を何も添加しないものを用いるため、真性なシリコン層（アンドープシリコン層）でなるサイドウォールが形成される。
【００８６】
図３（Ｃ）の状態が得られたら、２回目のリンドープ工程を行う。この場合も１回目と同様に加速電圧を８０KeVとする。また、今回形成された第２不純物領域３１４、３１５にはリンが１×１０18atoms/cm3の濃度で含まれるようにドーズ量を調節する。
【００８７】
なお、図３（Ｄ）に示すリンドープ工程ではサイドウォール３１２、３１３の真下のみに第１不純物領域３０８、３０９が残る。即ち、この工程で図１に示した第１不純物領域１０３が画定する。この第１不純物領域３０８はＮＴＦＴの１stＬＤＤ領域として機能することになる。
【００８８】
また、図３（Ｄ）の工程ではサイドウォール３１２、３１３にもリンが添加される。実際には加速電圧が高いためリンの濃度プロファイルのテール（裾）がサイドウォール内部に及ぶような状態でリンが分布することが判っている。このリンでサイドウォールの抵抗成分を調節することもできる反面、リンの濃度分布が極端にばらつくと第１不純物領域３０８に印加されるゲート電圧が素子毎に変動する要因ともなりかねないのでドーピング時は精密な制御が必要である。
【００８９】
次に、ＮＴＦＴの一部を覆うレジストマスク３１６を形成する。そして、まずＰＴＦＴのサイドウォール３１３を除去した後、ゲート絶縁膜３０５の一部をドライエッチングして、加工されたゲート絶縁膜３１７、３１８を形成する。（図３（Ｅ））
【００９０】
この時、ゲート絶縁膜３１７がサイドウォール３１２よりも外側に突出している部分の長さ（ゲート絶縁膜３１７が第２不純物領域３１４に接している部分の長さ）が、図１に示す第２不純物領域１０４の長さ（幅）を決定する。しかし、従来はＬＤＤ領域が一種類であったので、その幅のバラツキが電気特性に大きく影響してしまったが、本実施例の場合は実質的にＬＤＤ領域が二種類あるため、第２不純物領域の幅が多少ばらついても問題とはならない。
【００９１】
一方、ゲート絶縁膜３１８はゲート配線３０７をマスクとして自己整合的に形成される。そのため、第１不純物領域３０９、第２不純物領域３１５が露呈するような形となる。
【００９２】
図３（Ｅ）の状態が得られたら、３回目のリンドープ工程を行う。今回は露出した活性層にリンを添加することになるため、加速電圧を１０KeVと低めに設定する。なお、本実施例では第３不純物領域３１９、３２０にリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節する。（図４（Ａ））
【００９３】
この工程ではレジストマスク３１６によって遮蔽された部分（ＮＴＦＴ側）にはリンが添加されないため、その部分には第２不純物領域３１４がそのまま残る。即ち、この工程によって図１に示す第２不純物領域１０４が画定する。また同時に、図１に示す第３不純物領域１０５が画定する。この第２不純物領域３１４は２ndＬＤＤ領域として機能し、第３不純物領域３１９はソース領域又はドレイン領域として機能することになる。
【００９４】
さらに、ＰＴＦＴとなる活性層にはゲート配線３０７をマスクとしてリンが添加されるため、自己整合的に第３不純物領域３２０が形成される。このときのリンのドーズ量は前述の２回目のリンドーズ量よりも５〜１０倍も高いため、第１不純物領域（n-領域）及び第２不純物領域（n領域）は実質的に第３不純物領域（n+領域）と一緒になる。
【００９５】
なお、本実施例では第３不純物領域３１９、３２０の濃度が少なくとも１×１０19atoms/cm3以上（好ましくは１×１０20〜５×１０21atoms/cm3）となるようにリンの添加量を調節することが望ましい。これ以下の濃度であると、効果的なリンによるゲッタリング効果を期待できなくなる恐れがある。
【００９６】
次に、レジストマスク３１６を除去し、新たにＮＴＦＴを覆うレジストマスク３２１を形成する。そして、ボロンドープ工程（ボロンの添加工程）を行う。ここでは加速電圧を１０KeVとし、形成された第４不純物領域３２２に３×１０21atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節した。この時のボロン濃度を（ｐ++）で表すことにする。（（図４（Ｂ））
【００９７】
この工程ではＰＴＦＴ側に形成されていた第３不純物領域（n）３２０をボロンで反転させてＰ型にしている。従って、第４不純物領域３２２にはリンとボロンが混在する。また、この時ゲート配線３０７の内側に回り込んで形成された部分もボロンの回り込みによってＰ型に反転する。
【００９８】
こうすることで図１に示す第４不純物領域１１１が画定する。第４不純物領域３２２はゲート配線３０７をマスクとして完全に自己整合的に形成され、ソース領域又はドレイン領域として機能する。本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、却ってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【００９９】
こうして最終的には図４（Ｂ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域及び第４不純物領域が形成される。
【０１００】
そのようにして図４（Ｂ）の状態が得られたら、レジストマスク３２１を除去した後、保護膜として窒化シリコン膜３２３を形成する。この時、窒化シリコン膜の膜厚は１〜１００nm（代表的には５〜５０nm、好ましくは１０〜３０nm）とする。
【０１０１】
次に、５００〜６５０℃（代表的には５５０〜６００℃）の処理温度で２〜２４時間（代表的には４〜１２時間）の熱処理工程を行う。本実施例では窒素雰囲気中で６００℃１２時間の熱処理とする。（図４（Ｃ））
【０１０２】
この熱処理工程は、第１不純物領域３０８、第２不純物領域３１４、第３不純物領域３１９及び第４不純物領域３２２に添加された不純物（リン及びボロン）を活性化させると同時に、チャネル形成領域３１０、３１１に残存しているニッケルをゲッタリングさせる目的で行われる。
【０１０３】
この熱処理工程では、第３不純物領域３１９と第４不純物領域３２２に添加されているリンがニッケルをゲッタリングする。即ち、ニッケルが矢印の方向に移動し、リンと結合することによって捕獲される。そのため、図４（Ｃ）に示した第３不純物領域３２４と第４不純物領域３２５には高濃度にニッケルが集まる。具体的には、両不純物領域に１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在する。また同時に、チャネル形成領域３１０、３１１内のニッケル濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減される。
【０１０４】
この時、保護膜として設けた窒化シリコン膜３２３はゲート配線の材料として用いたタンタル膜が酸化されるのを防ぐ。ゲート配線が酸化されにくいか、酸化によって形成される酸化膜がエッチングしやすいものであれば問題はないが、タンタル膜は酸化されやすいばかりでなく、酸化タンタル膜が非常にエッチングしにくい膜であるため、窒化シリコン膜３２３を設けることが望ましい。
【０１０５】
こうして図４（Ｃ）に示す熱処理工程（ゲッタリング工程）が終了したら、第１絶縁膜３２６を１μmの厚さに形成する。第１絶縁膜３２６としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用する。
【０１０６】
第１絶縁膜３２６を形成したら、金属材料でなるソース配線３２７、３２８及びドレイン配線３２９を形成する。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の積層配線を用いる。
【０１０７】
また、第１絶縁膜３２６としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０１０８】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜３３０を形成する。さらにその上には保護膜として第２絶縁膜３３１を形成する。この第２絶縁膜３３１としては前記第１絶縁膜３２６と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用する。
【０１０９】
以上のような工程を経て、図４（Ｄ）に示すような構造のＣＭＯＳ回路が完成する。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に向上した。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなる。
【０１１０】
また、従来特開平７−１３０６５２号公報記載の技術を用いた際に懸念されたチャネル形成領域内のニッケル（触媒元素）の影響は、本実施例に示したようなゲッタリング工程を行うことにより解決される。
【０１１１】
なお、本実施例で説明した構造はあくまで一実施例であり、図３、図４に示した構造に限定される必要はない。本願発明で重要な点はＮＴＦＴの活性層の構造であり、その点さえ違えなければ本願発明の効果を得ることができる。
【０１１２】
〔実施例２〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Si（真性なシリコン層またはアンドープシリコン層）を用いたが、本実施例では成膜時にリンを添加したリンドープシリコン層（n+−Si層）またはボロンドープシリコン層（p+−Si層）を用いる。勿論、非晶質でも結晶質でも良いし、微結晶でも良い。
【０１１３】
リンやボロンを添加したシリコン層を用いることでサイドウォール部分が全体的に低抵抗化され、図３（Ｄ）の工程で懸念されたリン濃度のプロファイルばらつきに起因する特性変動の可能性を排除することができる。
【０１１４】
〔実施例３〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Siを用いたが、本実施例では炭素（Ｃ）、窒素（Ｎ）または酸素（Ｏ）のいずれかが含まれたシリコン層を用いてサイドウォールの抵抗成分を高める。勿論、シリコン層は非晶質、結晶質または微結晶のいずれかで良い。また、用いる不純物としては酸素が最も良い。
【０１１５】
即ち、サイドウォールとなるシリコン層を形成する際に１〜５０atomic%（代表的には１０〜３０atomic%）の炭素、窒素または酸素を添加すれば良い。本実施例では２０atomic%の酸素を添加する。
【０１１６】
本実施例の構成とすることでサイドウォールに起因する抵抗成分が大きくなるため、ゲート電圧の印加に対してサイドウォールを誘電体とした容量成分が支配的にきいてくるような構成とすることができる。即ち、高周波駆動した際にサイドウォール部分にも有効なゲート電圧が印加されるようにできる。
【０１１７】
〔実施例４〕
本実施例では、実施例１において活性層となる結晶を含む半導体膜を、特開平８−７８３２９号公報に記載された技術を用いて結晶化した場合の例について説明する。なお、特開平８−７８３２９号公報に記載された技術は、触媒元素を選択的に添加することによって、半導体膜の選択的な結晶化を可能とするものである。同技術を本願発明に適用した場合について図６に説明する。
【０１１８】
まず、ステンレス基板６０１上に酸化シリコン膜６０２を設け、その上にアモルファスシリコン膜６０３、酸化シリコン膜６０４を連続的に形成する。この時、酸化シリコン膜６０４の膜厚は１５０nmとする。
【０１１９】
次に酸化シリコン膜６０４をパターニングして選択的に開口部６０５を形成し、その後、重量換算で１００ppmのニッケルを含む酢酸ニッケル塩溶液を塗布する。形成されたニッケル含有層６０６は開口部６０５の底部のみでアモルファスシリコン膜６０２と接触した状態となる。（図６（Ａ））
【０１２０】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃１４時間）の熱処理を行い、アモルファスシリコン膜の結晶化を行う。この結晶化過程では、ニッケルが接した部分がまず結晶化し、そこから基板にほぼ平行な方向へと結晶成長が進行する。結晶学的には＜１１１＞軸方向に向かって進行することが確かめられている。
【０１２１】
こうして形成されたポリシリコン膜６０７は棒状または針状の結晶が集合してなり、各々の棒状結晶は、巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１２２】
なお、上記公報に記載された技術においてもニッケル（Ni）以外にゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いることができる。
【０１２３】
以上のような技術を用いて結晶を含む半導体膜（ポリシリコン膜やポリシリコンゲルマニウム膜を含む）を形成し、パターニングを行って結晶を含む半導体膜でなる活性層を形成すれば良い。その後の工程は実施例１に従えば良い。勿論、実施例２、３との組み合わせも可能である。
【０１２４】
本実施例の技術を用いて結晶化した結晶を含む半導体膜を用いてＴＦＴを作製した場合、高い電界効果移動度（モビリティ）が得られるが、そのため高い信頼性を要求される。しかしながら、本願発明のＴＦＴ構造を採用することで本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となる。
【０１２５】
〔実施例５〕
本実施例では、実施例１に対して特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を組み合わせた例を示す。
【０１２６】
同公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後にハロゲン元素（代表的には塩素）のゲッタリング作用を用いて除去する技術である。同技術を用いることで活性層中のニッケル濃度を１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減することができる。
【０１２７】
本実施例の構成について図７を用いて説明する。まず基板として耐熱性の高い石英基板７０１を用いる。勿論、シリコン基板やセラミックス基板を用いても良い。石英基板を用いた場合、特に下地膜として酸化シリコン膜を設けなくても基板側からの汚染はない。
【０１２８】
次に実施例１または実施例４の手段を用いてポリシリコン膜（図示せず）を形成し、パターニングして活性層７０２、７０３を形成する。さらに、それら活性層を覆って酸化シリコン膜でなるゲート絶縁膜７０４を形成する。（図７（Ａ））
【０１２９】
ゲート絶縁膜７０４を形成したら、ハロゲン元素を含む雰囲気中において熱処理を行う。本実施例では処理雰囲気を酸素と塩化水素とを混合した酸化性雰囲気とし、処理温度を９５０℃、処理時間を３０分とする。なお、処理温度は７００〜１１５０℃（代表的には８００〜１０００℃）の間で選択すれば良いし、処理時間も１０分〜８時間（代表的には３０分〜２時間）の間で選択すれば良い。（図７（Ｂ））
【０１３０】
この時、ニッケルは揮発性のニッケル塩化物となって処理雰囲気中に離脱し、ポリシリコン膜中のニッケル濃度が低減する。従って、図７（Ｂ）に示した活性層７０５、７０６中に含まれるニッケル濃度は１×１０17atoms/cm3以下に低減される。
【０１３１】
以上のような技術でなる本実施例を用いて活性層を形成し、その後の工程は実施例１に従えば良い。勿論、実施例２〜５のいずれの実施例との組み合わせも可能である。特に本実施例と実施例４との組み合わせは非常に結晶性の高いポリシリコン膜を実現できることが判明している。
【０１３２】
（活性層の結晶構造に関する知見）
上記作製工程に従って形成した半導体層（活性層）は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【０１３３】
また、電子線回折及びエックス線（Ｘ線）回折を利用して活性層の表面（チャネルを形成する部分）が結晶軸に多少のずれが含まれているものの主たる配向面が｛１１０｝面であることを確認した。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【０１３４】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１３５】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１３６】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１３７】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１３８】
本出願人が本願発明を実施して得たポリシリコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１３９】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１４０】
本実施例のポリシリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１４１】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１４２】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得たポリシリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１４３】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。
【０１４４】
またさらに、７００〜１１５０℃という高い温度での熱処理工程によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１４５】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製されたポリシリコン膜のスピン密度は少なくとも 5×1017spins/cm3 以下（好ましくは 3×1017spins/cm3 以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１４６】
以上の事から、本実施例を実施することで得られたポリシリコン膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有するポリシリコン膜をＣＧＳ(Continuous Grain Silicon)と呼んでいる。
【０１４７】
ＣＧＳに関する記載は本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１４８】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴからは次に示す様なデータが得られている。
【０１４９】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs （代表的には 150〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１５０】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１５１】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲイト長： 0.6μｍ
【０１５２】
このリングオシレータによって発振周波数を調べた結果、最大値で1.04ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数100 ＭＨｚの出力パルスが得られた。
【０１５３】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有していることを示している。
【０１５４】
〔実施例６〕
本実施例では、実施例１または４に示したように触媒元素（ニッケルを例にする）を用いてポリシリコン膜を形成した後で、膜中に残存するニッケルを除去する工程を行う例を示す。本実施例ではニッケルを除去する技術として、特開平１０−２７０３６３号公報または特開平１０−２４７７３５号公報に記載された技術を用いた。
【０１５５】
特開平１０−２７０３６３号公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後に周期表の１５族に属する元素（代表的にはリン）のゲッタリング作用を用いて除去する技術である。同技術を用いることで活性層中のニッケル濃度を１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減することができる。
【０１５６】
ここで同技術を本願発明に適用した場合について図２２に示す。まず、実施例１の図５に示した工程に従ってポリシリコン膜５０５を形成する。次に開口部を有するマスク絶縁膜４２１を設け、その状態でリンを添加する。このとき、開口部で露呈したポリシリコン膜には高濃度にリンが添加された領域４２２が形成される。この領域をゲッタリング領域と呼ぶ。（図２２（Ａ））
【０１５７】
ゲッタリング領域４２２には１×１０19〜１×１０21atoms/cm3（代表的には１×１０20atoms/cm3）の濃度でリンが添加される。
【０１５８】
次に、５５０〜６５０℃で４〜１５時間（本実施例では６００℃１２時間）の熱処理を行う。この熱処理によってポリシリコン膜５０５中に残存した触媒元素（本実施例ではニッケル）は、矢印の方向に向かって移動し、ゲッタリング領域４２２中に捕獲（ゲッタリング）される。領域４２２をゲッタリング領域と呼ぶのはそういった理由による。また、こうして形成されたポリシリコン膜４２３は膜中に含まれるニッケル濃度が１×１０17atoms/cm3以下に低減される。
【０１５９】
また、特開平１０−２４７７３５号公報に記載された技術は、特開平８−７８３２９号公報に記載された技術を用いて結晶化した後で、選択的に触媒元素を添加するために用いたマスクをそのままリン添加用のマスクとして用いることを特徴とした技術である。この技術はスループットの向上に非常に効果的である。
【０１６０】
以上のような技術でなる本実施例を用いて結晶を含む半導体膜（ポリシリコン膜やポリシリコンゲルマニウム膜を含む）を形成し、パターニングを行って活性層を形成すれば良い。その後の工程は実施例１に従えば良い。また、本実施例と実施例１に示したゲッタリング技術とを組み合わせることで、さらにチャネル形成領域に残存する触媒元素を低減することが可能となる。勿論、実施例２〜４のいずれの実施例との組み合わせも可能である。
【０１６１】
〔実施例７〕
本実施例では、実施例１に示したゲッタリング工程（図４（Ｃ））で用いた窒化シリコン膜３２３の形成工程を、実施例１とは異なる時点で行う例について図８に示す。
【０１６２】
まず実施例１の工程に従って図３（Ｂ）の工程まで行い、その後、１〜１０nm（好ましくは２〜５nm）厚の窒化シリコン膜８０１を設ける。この窒化シリコン膜８０１の膜厚が厚すぎるとサイドウォール８０２を用いたゲートオーバーラップ構造が実現できなくなるので、薄くすることが好ましい。ただし、後の熱処理工程でゲート配線（タンタルの場合）の酸化を防ぐという効果も損ねないように注意が必要である。
【０１６３】
そして、窒化シリコン膜８０１上にアモルファスシリコン膜（図示せず）を形成し、異方性エッチングによりサイドウォール８０２、８０３を形成する。（図８（Ａ））
【０１６４】
なお、サイドウォール８０２、８０３の構成は実施例２または実施例３のような構成とすることも可能である。
【０１６５】
次に、図８（Ａ）の状態でリンの添加工程を行い、第２不純物領域８０４、８０５を形成する。なお、リンの添加条件はほぼ実施例１と同様で良いが、窒化シリコン膜８０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。
【０１６６】
第２不純物領域８０４、８０５を形成したら、レジストマスク８０６、８０７を形成し、ドライエッチングでゲート絶縁膜の一部をエッチングすることによりゲート絶縁膜８０８、８０９を形成する。（図８（Ｂ））
【０１６７】
次に、図８（Ｂ）の状態で再びリンの添加工程を行い、第３不純物領域８１０を形成する。そして、レジストマスク８０６、８０７を除去した後、レジストマスク８１１を形成してサイドウォール８０３を除去する。その状態でボロンの添加工程を行う。このボロンの添加工程はほぼ実施例１と同様で良いが、前述のように窒化シリコン膜８０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。こうして第４不純物領域８１２が形成される。
【０１６８】
なお、第３不純物領域８１０及び第４不純物領域８１２に含まれるリン濃度やボロン濃度に関しては実施例１で説明した構成とすれば良い。勿論、実施例１の値に限定する必要はない。
【０１６９】
こうして図８（Ｃ）の状態が得られたら、実施例１と同様の条件でゲッタリングのための熱処理工程を行う。この熱処理工程後、第３不純物領域８１３及び第４不純物領域８１４には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在する。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１７０】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成する。本実施例の構造と図１に示した構造との違いは、本実施例の場合においてはＰＴＦＴ側に８０９で示されるような形状のゲート絶縁膜が存在する点と言える。
【０１７１】
本実施例の構造及びプロセスとしても本願発明の効果を何ら妨げることはなく、信頼性の高い半導体装置を作製することができる。なお、本実施例は実施例２〜６と自由に組み合わせることができる。
【０１７２】
〔実施例８〕
本実施例では、実施例７に示した構成を変形させた場合の例について図９を用いて説明する。具体的には、ゲート配線の保護のために設けた窒化シリコン膜を、サイドウォールをマスクとしてエッチングする工程を含むことを特徴とする。
【０１７３】
まず実施例１の工程に従って図８（Ａ）の工程まで行い、その後、窒化シリコン膜８０１を、サイドウォール８０２、８０３をマスクとしてエッチングして９０１、９０２で示されるような形状の窒化シリコン膜とする。（図９（Ａ））
【０１７４】
次に、図９（Ａ）の状態でリンの添加工程を行い、第２不純物領域９０３、９０４を形成する。なお、リンの添加条件はほぼ実施例１と同様で良いが、窒化シリコン膜９０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。
【０１７５】
第２不純物領域９０３、９０４を形成したら、レジストマスク９０５、９０６を形成し、ドライエッチングでゲート絶縁膜をエッチングすることによりゲート絶縁膜９０７、９０８を形成する。（図９（Ｂ））
【０１７６】
次に、図９（Ｂ）の状態で再びリンの添加工程を行い、第３不純物領域９０９を形成する。そして、レジストマスク９０５、９０６を除去した後、レジストマスク９１０を形成してサイドウォール８０３を除去する。その状態でボロンの添加工程を行う。このボロンの添加工程はほぼ実施例１と同様で良いが、前述のように窒化シリコン膜９０１の膜厚分を考慮して、加速電圧及び電力の最適化を行うことが望ましい。こうして第４不純物領域９１１が形成される。
【０１７７】
なお、第３不純物領域９０９及び第４不純物領域９１１に含まれるリン濃度やボロン濃度に関しては実施例１で説明した構成とすれば良い。勿論、実施例１の値に限定する必要はない。
【０１７８】
こうして図９（Ｃ）の状態が得られたら、実施例１と同様の条件でゲッタリングのための熱処理工程を行う。この熱処理工程後、第３不純物領域９１２及び第４不純物領域９１３には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在する。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１７９】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成する。本実施例の構造と図１に示した構造との違いは、本実施例の場合においてはＰＴＦＴ側に９０２で示される形状の窒化シリコン膜と９０８で示される形状のゲート絶縁膜とが存在する点と言える。
【０１８０】
本実施例の構造及びプロセスとしても本願発明の効果を何ら妨げることはなく、信頼性の高い半導体装置を作製することができる。なお、本実施例は実施例２〜６と自由に組み合わせることができる。
【０１８１】
〔実施例９〕
実施例１では図３（Ｅ）においてゲート絶縁膜３０５のエッチング工程を行っているが、この工程を省略し、最終工程までゲート絶縁膜３０５を残すことも可能である。本実施例について図１０を用いて説明する。
【０１８２】
実施例１の図３（Ｅ）において、ゲート絶縁膜３０５をエッチングする前の状態を図１０（Ａ）に示す。この状態のまま、図４（Ａ）〜図４（Ｃ）の工程までを行う。その際、図４（Ａ）に示した工程（リンの添加工程）はスルードープ工程（絶縁膜を通して不純物を添加する工程）となる。従って、加速電圧は８０〜１００KeVと高めに設定する必要がある。
【０１８３】
また、同様に図４（Ｂ）のボロンの添加工程もスルードープ工程となる。この場合もやはり加速電圧を高め（７０〜９０KeV）に設定する必要がある。
【０１８４】
また、このようにしてゲッタリングのための熱処理工程までを行うと図１０（Ｂ）に示すような構造のＣＭＯＳ回路が得られる。なお、構造的には図１に示す構造と殆ど同じであるので、詳細な説明は省略する。ここでは特に特徴的な点のみを説明するに必要な符号のみを付ける。
【０１８５】
本実施例の構造とした場合、第３不純物領域１１及び第４不純物領域１２は完全にゲート絶縁膜３０５で覆われた状態となる。即ち、ゲート絶縁膜３０５を成膜した後は活性層が露呈することがないため、処理雰囲気から汚染されるような心配がない。
【０１８６】
また、ゲート配線の保護を目的として設けられる窒化シリコン膜１３はゲート絶縁膜３０５、サイドウォール３１２及び各ゲート配線を覆うような形で形成される点で図１とは異なっている。
【０１８７】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１８８】
〔実施例１０〕
本実施例ではＮＴＦＴ側の第３不純物領域をベアドープ工程（絶縁膜を通さず、活性層に直接的に不純物を添加する工程）で形成し、ＰＴＦＴ側をスルードープ工程で形成する場合について図１１を用いて説明する。
【０１８９】
本実施例では図３（Ｅ）においてレジストマスク３１６の形成と同時にレジストマスク２１を形成する。そして、レジストマスク３１６、２１をマスクとしてゲート絶縁膜３０５をエッチングし、ゲート絶縁膜２２、２３を形成する。（図１１（Ａ））
【０１９０】
この状態のまま、図４（Ａ）〜図４（Ｃ）の工程までを行う。その際、図４（Ａ）に示した工程（リンの添加工程）はベアドープ工程であるので実施例１と同一条件で良い。しかしながら、図４（Ｂ）のボロンの添加工程はスルードープ工程となるので加速電圧を高め（７０〜９０KeV）に設定する必要がある。
【０１９１】
また、このようにしてゲッタリングのための熱処理工程までを行うと図１１（Ｂ）に示すような構造のＣＭＯＳ回路が得られる。なお、構造的には図１に示す構造と殆ど同じであるので、詳細な説明は省略する。ここでは特に特徴的な点のみを説明するに必要な符号のみを付ける。
【０１９２】
本実施例の構造とした場合、第３不純物領域２４はゲート絶縁膜２２が被さらず（実際には多少リンが内側に回り込むのでオーバーラップする）、第４不純物領域２５は完全にゲート絶縁膜２３で覆われた状態となる。
【０１９３】
また、ゲート配線の保護を目的として設けられる窒化シリコン膜２６はゲート絶縁膜２２、第３不純物領域２４、サイドウォール３１２及び各ゲート配線を覆うような形で形成される点で図１とは異なっている。
【０１９４】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１９５】
〔実施例１１〕
実施例１０ではＮＴＦＴの第３不純物領域がベアドープ工程によって形成され、ＰＴＦＴの第４不純物領域がスルードープ工程によって形成されている。本実施例ではその逆に、ＮＴＦＴの第３不純物領域をスルードープ工程によって形成し、ＰＴＦＴの第４不純物領域をベアドープ工程によって形成する例を示す。
【０１９６】
本実施例を実施する場合、図１０（Ａ）の状態で２回目のリンドープ工程を行った後、新たにＮＴＦＴを完全に覆うレジストマスクを設け、ＰＴＦＴのみゲート絶縁膜３０５をエッチングすれば良い。
【０１９７】
そうすることでＮＴＦＴの活性層のみがゲート絶縁膜で覆われた状態となり、ＰＴＦＴ側ではゲート配線の直下のみにゲート絶縁膜が残存する形となる。後の工程は実施例１に従えば良いので説明は省略する。ただし、第３不純物領域を形成するリンドープ工程だけはスルードープとなるので加速電圧を９０KeV程度に設定しておく必要がある。
【０１９８】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１９９】
〔実施例１２〕
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではアクティブマトリクス型液晶表示パネルにおいて画素マトリクス回路（画素部）に本願発明を適用した場合について説明する。説明には図１５を用いる。なお、図１５（Ａ）中においてＡ−Ａ' で切断した断面構造図が図１５（Ｂ）、その等価回路が図１５（Ｃ）に相当する。また、図１５（Ｂ）に示す画素ＴＦＴは同一構造のＮＴＦＴが直列に接続されたダブルゲート構造であるので、片方のみに符号を付して説明することとする。
【０２００】
まず、実施例１の工程に従って、基板１５００上に下地膜１５０１、チャネル形成領域１５０２、第１不純物領域１５０３、第２不純物領域１５０４、第３不純物領域１５０５、１５０６、ゲート絶縁膜１５０７、ゲート配線１５０９、サイドウォール１５０８、窒化シリコン膜１５１０、第１絶縁膜１５１１、ソース配線１５１２、ドレイン配線１５１３を形成する。
【０２０１】
そして、各配線上にパッシベーション膜として窒化シリコン膜１５１４、第２絶縁膜１５１５とを形成する。さらに、その上に第３層間絶縁膜１５１６を形成し、ＩＴＯ（酸化インジウムと酸化スズの化合物）、ＳｎＯ2、酸化亜鉛と酸化インジウムの化合物等の透明導電膜からなる画素電極１５１８を形成する。また、１５１７も画素電極である。
【０２０２】
また、容量部は、容量配線１５２２を上部電極とし、アンドープシリコン層（真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層）１５１９と不純物領域１５２０（第１不純物領域１５０３と同濃度のリンを含む）とでなる下部電極とで、絶縁膜１５２１（ゲート絶縁膜１５０７と同時に形成される）を挟んで形成する。なお、容量配線１５２２は、画素ＴＦＴのゲート配線１５０９と同時に形成され、接地または固定電源に電気的に接続される。
【０２０３】
また、絶縁膜１５２１は、画素ＴＦＴのゲート絶縁膜１５０７と同一の材料で構成される。また、アンドープシリコン層１５１９は、画素ＴＦＴのチャネル形成領域１５０２と同じ材料で構成される。
【０２０４】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。本実施例では一例として透過型ＬＣＤを例にとって説明したがこれに限定されないことは言うまでもない。
【０２０５】
例えば、画素電極の材料として反射性の導電材料を用い、画素電極のパターンの変更、または幾つかの工程の追加または削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【０２０６】
また、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０２０７】
なお、本実施例の構成は実施例１〜１１のいずれの構成とも自由に組み合わせることが可能である。
【０２０８】
〔実施例１３〕
本実施例では、実施例１２とは異なる構造の容量部を形成した例を図１６に示す。基本的な構成は実施例１２とほぼ同様であるので相違点のみに着目して説明する。本実施例の容量部は、第３不純物領域１６０１に接続されている不純物領域（第２不純物領域と同濃度のリンを含む）１６０２と、ゲート絶縁膜と同時に形成された絶縁膜１６０３と容量配線１６０４で形成されている。
【０２０９】
また、ブラックマスク１６０５をＴＦＴ形成側基板に設ける。なお、容量配線１６０４は画素ＴＦＴのソース配線及びドレイン配線と同時に形成され、接地または固定電源に電気的に接続される。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜１１のいずれの実施例との組み合わせも可能である。
【０２１０】
〔実施例１４〕
本実施例では、実施例１２、１３とは異なる容量部を形成した例を図１７に示す。基本的な構成は実施例１２とほぼ同様であるので相違点のみに着目して説明する。まず、実施例１に従って、第２絶縁膜１７０２と、遮光性を有する導電材料からなるブラックマスク１７０３とを形成する。さらに、その上に第３絶縁膜１７０４を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１７０５を形成する。
【０２１１】
なお、ブラックマスク１７０３は画素ＴＦＴ部を覆い、且つ、ドレイン配線１７０１と容量部を形成している。この時、容量部の誘電体は第２絶縁膜１７０２である。また、第２層間絶縁膜１７０２の一部をエッチングして、パッシベーション膜として設けた窒化シリコン膜１７０６を露呈させ、窒化シリコン膜１７０６のみを誘電体として用いる構造とすることもできる。
【０２１２】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜１１のいずれの実施例との組み合わせも可能である。
【０２１３】
〔実施例１５〕
本実施例について図１８を用いて説明する。本実施例では、画素ＴＦＴのチャネル形成領域の下方に絶縁膜１８０１を介して、バックゲート電極１８０２、１８０３を形成する。なお、ここでいうバックゲート電極とは、しきい値電圧の制御やオフ電流を低減する目的で設けられた電極であり、活性層（チャネル形成領域）を挟んでゲート配線とは逆側に設けられた疑似的なゲート電極をいう。
【０２１４】
バックゲート電極１８０２、１８０３は導電性材料であれば問題なく用いることができるが、本願発明では触媒元素のゲッタリング工程で５５０〜６５０℃程度の熱処理工程があるため、その温度に耐える耐熱性を要求する。例えば、ポリシリコン膜（真性であっても不純物が添加されていても良い）を用いたシリコンゲート電極を用いることは有効である。
【０２１５】
また、絶縁膜１８０１はバックゲート電極のゲート絶縁膜として機能するため、ピンホール等の少ない膜質の良い絶縁膜を用いる。本実施例では酸化窒化シリコン膜を用いるが、他にも酸化シリコン膜や窒化シリコン膜を用いることができる。ただし、その上にＴＦＴが作製されるため、できるだけ平坦面を実現できるような材料が望ましい。
【０２１６】
本実施例ではバックゲート電極１８０２、１８０３に電圧を印加することによってチャネル形成領域の電界分布を電気的に変化させ、しきい値電圧の制御やオフ電流の低減を可能とした。特に、本実施例のような画素ＴＦＴに対しては効果的である。
【０２１７】
なお、本実施例の構成は実施例１〜１４のいずれの実施例とも自由に組み合わせることが可能である。
【０２１８】
〔実施例１６〕
本実施例では本願発明を実施して形成したＴＦＴで回路を組み、同一基板上にドライバー回路（シフトレジスタ回路、バッファ回路、サンプリング回路、信号増幅回路など）と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示パネルを作製した場合の例について説明する。
【０２１９】
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではＣＭＯＳ回路を基本単位としたドライバー回路と、ＮＴＦＴを画素ＴＦＴとした画素マトリクス回路とを同一基板上に形成する。なお、画素ＴＦＴはダブルゲート構造やトリプルゲート構造といったいわゆるマルチゲート構造でも良い。
【０２２０】
なお、画素ＴＦＴは実施例１の工程に従ってソース配線及びドレイン配線まで形成した後、ドレイン配線に電気的に接続するように画素電極を形成した構造とすれば良い。本願発明はＮＴＦＴの構造に特徴があり、これを画素ＴＦＴに適用することは公知の技術で容易であるため説明は省略する。
【０２２１】
同一基板上にドライバー回路及び画素マトリクス回路を形成したら、配向膜を形成してＴＦＴ形成側基板（アクティブマトリクス基板）がほぼ完成する。本実施例では画素マトリクス回路に形成される各ＴＦＴに、電気的に液晶素子（電極間に液晶を挟んだ構造を有する素子）を接続した構造とすることで液晶表示装置を得る。
【０２２２】
まず、対向電極と配向膜とを備えた対向基板を用意し、アクティブマトリクス基板と対向基板との間に液晶材料を封入すれば図１２に示す様な構造のアクティブマトリクス型液晶表示装置（液晶表示パネルまたは液晶モジュールともいう）が完成する。液晶材料を封入する工程は、公知のセル組工程を用いれば良いので詳細な説明は省略する。
【０２２３】
なお、図１２において３１は絶縁表面を有する基板、３２は画素マトリクス回路、３３はソースドライバー回路、３４はゲイトドライバー回路、３５は対向基板、３６はＦＰＣ（フレキシブルプリントサーキット）、３７はＤ／Ａコンバータやγ補正回路などの信号処理回路である。なお、複雑な信号処理回路はＩＣチップで形成して、そのＩＣチップをCOGのように基板上に取り付けても良い。
【０２２４】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示パネルやＥＣ（エレクトロクロミックス）表示パネル、イメージセンサ等、他の電気光学装置に適用することも可能である。
【０２２５】
また、本実施例の電気光学装置は実施例１〜１５のどのような組み合わせからなる構成を用いても実現することができる。
〔実施例１７〕
本願発明のＴＦＴ構造は実施例１６に示した電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２２６】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０２２７】
また、本実施例の半導体回路は実施例１〜１５のどのような組み合わせからなる構成を用いても実現することができる。
【０２２８】
〔実施例１８〕
本願発明を実施して形成されたＴＦＴは様々な電気光学装置（実施例１６）や半導体回路（実施例１７）に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本願発明は用いることができる。
【０２２９】
その様な本願発明の電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、パーソナルコンピュータ用ディスプレイ、ＴＶ用ディスプレイ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイともいう）、ナビゲーションシステム（カーナビゲーション等）、パーソナルコンピュータ、画像再生装置（ＤＶＤプレイヤー、ＣＤプレイヤー、ＭＤプレイヤー等）、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１３、図２３および図２４に示す。
【０２３０】
図１３（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の半導体回路は音声出力部２００２、音声入力部２００３又はその他の信号制御回路に、本願発明の電気光学装置は表示部２００４に用いることができる。
【０２３１】
図１３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３又はその他の信号制御回路に用いることができる。
【０２３２】
図１３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３３】
図１３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３４】
図２３（Ａ）はパーソナルコンピュータであり、本体２４０１、映像入力部２４０２、表示部２４０３、キーボード２４０４で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路は映像入力部２４０２又はその他の信号制御回路に用いることができる。
【０２３５】
図２３（Ｂ）はテレビゲーム等の遊戯機器であり、記録媒体２４０８、ＣＰＵ（中央演算処理装置）２４１２等が搭載された本体２４０５、コントローラ２４０９、表示装置２４０７、本体２４０５に組み込まれた表示装置２４０６で構成される。本願発明の電気光学装置は表示部２４０６、２４０７に、本願発明の半導体回路はＣＰＵ２４０２又はその他の信号制御回路に用いることができる。
【０２３６】
表示部２４０７と本体２４０５に組み込まれた表示部２４０６とは、同じ情報を表示してもよいし、前者を主表示部とし、後者を副表示部として記録媒体２４０８の情報を表示したり、機器の動作状態を表示したり、あるいはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体２４０５とコントローラ２４０９と表示部２４０７とは、相互に信号を伝達するために有線通信としてもよいし、センサ部２４１０、２４１１を設けて無線通信または光通信としてもよい。
【０２３７】
図２３（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４１３、表示部２４１４、スピーカ部２４１５、記録媒体２４１６、操作スイッチ２４１７で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２４１４に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３８】
図２３（Ｄ）はデジタルカメラであり、本体２４１８、表示部２４１９、接眼部２４２０、操作スイッチ２４２１、受像部（図示しない）で構成される。本願発明の電気光学装置は表示部２４１９に、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２３９】
図２４（Ａ）はフロント型プロジェクターであり、光学エンジンを含む投射装置２６０１、スクリーン２６０２で構成される。本願発明の電気光学装置は投射装置２６０１の内部に設置され、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２４０】
図２４（Ｂ）はリア型プロジェクターであり、筐体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置２７０２の内部に設置され、本願発明の半導体回路はその他の信号制御回路に用いることができる。
【０２４１】
なお、図２４（Ｃ）は、図２４（Ａ）または図２４（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０５〜２８０７、ダイクロイックミラー２８０３、２８０４、光学レンズ２８０８、２８０９、液晶表示装置２８１０、プリズム２８１１、投射光学系２８１２で構成される。投射光学系２８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置２８１０を三つ使用する三板式の例を示したが、これに限定されず、単板式であってもよい。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２４２】
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、光源２８１３、２８１４、合成プリズム２８１５、コリメータレンズ２８１６、２８２０、レンズアレイ２８１７、２８１８、偏光変換素子２８１９で構成される。なお、図２４（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０２４３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１７のどのような組み合わせからなる構成を用いても実現することができる。
【０２４４】
〔実施例１９〕
本実施例では実施例１とは異なる構成のＣＭＯＳ回路の作製工程について図２１を用いて説明する。なお、途中の工程まではほぼ実施例１と同様であるため、変更点を説明する。
【０２４５】
まず、実施例１の工程に従って図３（Ｄ）の工程まで行う。但し、実施例１では活性層３０３、３０４の形成時に特開平７−１３０６５２号公報に記載された技術を用いているが、本実施例ではそのような触媒元素を用いないで結晶化する例を示す。
【０２４６】
本実施例では、５０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をＣＶＤ法またはスパッタ法により形成した後、ＫｒＦを励起ガスとするエキシマレーザー光を照射して結晶化する。勿論、ＸｅＣｌを励起ガスとするエキシマレーザーやＮｄ：ＹＡＧレーザーの第３高調波または第４高調波を用いても良い。さらに、それらのレーザー光の断面形状を線状にすることでスループットを上げることも効果的である。
【０２４７】
なお、本実施例では初期膜をアモルファスシリコン膜としてレーザー結晶化してポリシリコン膜を得ているが、初期膜として微結晶シリコン膜を用いても構わないし、直接ポリシリコン膜を成膜しても良い。勿論、成膜したポリシリコン膜にレーザーアニールを行っても良い。
【０２４８】
また、レーザーアニールの代わりにファーネスアニールを行っても良い。即ち、６００℃程度の電熱炉でアニールすることにより結晶化させても良い。
【０２４９】
このように本実施例ではアモルファスシリコン膜を自然核発生により結晶化させ、それによって形成されたポリシリコン膜を用いて活性層３０３、３０４を形成する。そして、その他は実施例１の工程に従って図３（Ｄ）の状態を得る。
【０２５０】
次に、図２１（Ａ）に示すように、ＮＴＦＴの一部を覆うレジストマスク４０１とＰＴＦＴの全部を覆うレジストマスク４０２を形成する。そして、この状態で図３（Ａ）に示されるゲート絶縁膜３０５をドライエッチングにより加工してゲート絶縁膜４０３を形成する。
【０２５１】
この時、ゲート絶縁膜４０３がサイドウォール３１２よりも外側に突出している部分の長さ（ゲート絶縁膜４０３が第２不純物領域３１４に接している部分の長さ）が、図１に示す第２不純物領域１０４の長さ（幅）を決定する。従って、レジストマスク３１６のマスク合わせは精度良く行うことが必要である。
【０２５２】
図２１（Ａ）の状態が得られたら、３回目のリンドープ工程を行う。今回は露出した活性層にリンを添加することになるため、加速電圧を１０KeVと低めに設定する。なお、こうして形成された第３不純物領域４０４にはリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節する。この時のリン濃度を（n＋）で表すことにする。（図２１（Ｂ））
【０２５３】
この工程ではレジストマスク４０１によって遮蔽された部分にはリンが添加されないため、その部分には第２不純物領域３１４がそのまま残る。従って、ここで図１に示す第２不純物領域１０４が画定する。また同時に、図１に示す第３不純物領域１０５が画定する。
【０２５４】
この第２不純物領域３１４は２ndＬＤＤ領域として機能し、第３不純物領域４０４はソース領域又はドレイン領域として機能することになる。
【０２５５】
次に、レジストマスク４０１、４０２を除去し、新たにＮＴＦＴ全部を覆うレジストマスク４０６を形成する。そして、まずＰＴＦＴのサイドウォール３１３を除去し、さらにゲート絶縁膜３０５をドライエッチングしてゲート配線３０７と同形状のゲート絶縁膜４０７を形成する。（図２１（Ｃ））
【０２５６】
図２１（Ｃ）の状態が得られたら、ボロンドープ工程（ボロンの添加工程）を行う。ここでは加速電圧を１０KeVとし、形成された第４不純物領域４０８に３×１０20atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節する。この時のボロン濃度を（ｐ＋＋）で表すことにする。（図２１（Ｄ））
【０２５７】
この時、ボロンもゲート配線３０７の内側に回り込んで添加されたため、チャネル形成領域３１１はゲート配線３０７の内側に形成される。また、この工程ではＰＴＦＴ側に形成されていた第１不純物領域３０９及び第２不純物領域３１５をボロンで反転させてＰ型にしている。従って、実際にはもともと第１不純物領域だった部分と第２不純物領域だった部分とで抵抗値が変化するが、十分高い濃度でボロンを添加しているので問題とはならない。
【０２５８】
こうすることで図１に示す第４不純物領域１１０が画定する。第４不純物領域４０８はゲート配線３０７をマスクとして完全に自己整合的に形成され、ソース領域又はドレイン領域として機能する。本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、却ってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【０２５９】
こうして最終的には図２１（Ｄ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域及び第４不純物領域が形成される。
【０２６０】
そのようにして図２１（Ｄ）の状態が得られたら、第１絶縁膜４０９を１μmの厚さに形成する。第１絶縁膜４０９としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜（ＳｉＯｘＮｙで示される絶縁膜）、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用する。
【０２６１】
第１絶縁膜４０９を形成したら、金属材料でなるソース配線４１０、４１１及びドレイン配線４１２を形成する。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の三層配線を用いる。
【０２６２】
また、第１絶縁膜４０９としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０２６３】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜４１３を形成する。さらにその上には保護膜として第２層間絶縁膜４１４を形成する。この第２層間絶縁膜４１４としては前記第１絶縁膜４０９と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用する。
【０２６４】
以上のような工程を経て、図２１（Ｅ）に示すような構造のＣＭＯＳ回路が完成する。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に控向上する。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなる。
【０２６５】
なお、本実施例２、３、９〜１５のいずれの構成とも自由に組み合わせて実施することが可能であり、実施例１６〜１８のいずれの構成にも適用しうる。
【０２６６】
〔実施例２０〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示パネル（ＥＬ表示装置ともいう）を作製した例について説明する。なお、本実施例では本願発明を用いて作製したＴＦＴに、電気的にＥＬ素子（電極間にＥＬ層を挟んだ構造を有する素子）を接続した構造とすることでＥＬ表示装置を得る。
【０２６７】
図２５（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２５（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２６８】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてシーリング材（ハウジング材ともいう）４０１８を設ける。なお、シーリング材４０１８は素子部を囲めるような凹部を持つガラス板またはプラスチック板を用いても良いし、紫外線硬化樹脂を用いても良い。シーリング材４０１８として素子部を囲めるような凹部を持つプラスチック板を用いた場合、接着剤４０１９によって基板４０１０に固着させ、基板４０１０との間に密閉空間を形成する。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。
【０２６９】
さらに、シーリング材４０１８と基板４０１０との間の空隙４０２０には不活性ガス（アルゴン、ヘリウム、窒素等）や樹脂を充填しておいたり、酸化バリウム等の乾燥剤を設けておくことが望ましい。これによりＥＬ素子の水分等による劣化を抑制することが可能である。
【０２７０】
また、図２５（Ｂ）は本実施例のＥＬ表示パネルの断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではＮＴＦＴとＰＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。駆動回路用ＴＦＴ４０２２としては、図１に示したＮＴＦＴ及びＰＴＦＴを用いれば良い。また、画素部用ＴＦＴ４０２３には図１に示したＮＴＦＴまたはＰＴＦＴを用いれば良い。
【０２７１】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する遮光性の導電膜でなる画素電極（陰極）４０２７を形成する。画素電極４０２７としては、アルミニウム合金、銅合金、銀合金またはそれらと他の導電膜との積層膜を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２７２】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２７３】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０２７４】
ＥＬ層４０２９を形成したら、その上に陽極４０３０を形成する。陽極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陽極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陽極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２７５】
なお、本実施例では陽極４０３０として、酸化インジウムと酸化スズとの化合物でなる導電膜または酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。どちらも透明導電膜である。そして陽極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陽極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２７６】
４０３１に示された領域において陽極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２７７】
また、配線４０１６はシーリング材４０１８と基板４０１０との間を隙間（但し接着剤４０１９で塞がれている。）を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４０１８の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２７８】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図２６に、上面構造を図２７（Ａ）に、回路図を図２７（Ｂ）に示す。図２６、図２７（Ａ）及び図２７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２７９】
図２６において、基板４１０１上に設けられたスイッチング用ＴＦＴ４１０２は本願発明のＮＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０２８０】
また、電流制御用ＴＦＴ４１０３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ４１０２のドレイン配線４１３５は配線４１３６によって電流制御用ＴＦＴのゲート電極４１３７に電気的に接続されている。また、４１３８で示される配線は、スイッチング用ＴＦＴ４１０２のゲート電極４１３９a、４１３９bを電気的に接続するゲート配線である。
【０２８１】
このとき、電流制御用ＴＦＴ４１０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極（厳密にはゲート電極として機能するサイドウォール）に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２８２】
また、本実施例では電流制御用ＴＦＴ４１０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２８３】
また、図２７（Ａ）に示すように、電流制御用ＴＦＴ４１０３のゲート電極４１３７となる配線は４１０４で示される領域で、電流制御用ＴＦＴ４１０３のドレイン配線４１４０と絶縁膜を介して重なる。このとき、４１０４で示される領域ではコンデンサが形成される。このコンデンサ４１０４は電流制御用ＴＦＴ４１０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４１４０は電流供給線（電源線）４１０１に接続され、常に一定の電圧が加えられている。
【０２８４】
スイッチング用ＴＦＴ４１０２及び電流制御用ＴＦＴ４１０３の上には第１パッシベーション膜４１４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４１４２が形成される。平坦化膜４１４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２８５】
また、４１４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ４１０３のドレインに電気的に接続される。画素電極４１４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２８６】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４１４４a、４１４４bにより形成された溝（画素に相当する）の中に発光層４１４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２８７】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２８８】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２８９】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２９０】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２９１】
本実施例では発光層４１４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４１４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４１４６の上には透明導電膜でなる陽極４１４７が設けられる。本実施例の場合、発光層４１４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２９２】
陽極４１４７まで形成された時点でＥＬ素子４１０５が完成する。なお、ここでいうＥＬ素子４１０５は、画素電極（陰極）４１４３、発光層４１４５、正孔注入層４１４６及び陽極４１４７で形成されたコンデンサを指す。図２７（Ａ）に示すように画素電極４１４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２９３】
ところで、本実施例では、陽極４１４７の上にさらに第２パッシベーション膜４１４８を設けている。第２パッシベーション膜４１４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２９４】
以上のように本願発明のＥＬ表示装置は図２６のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示装置が得られる。
【０２９５】
なお、本実施例の構成は、実施例２〜１３、１５または１９の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０２９６】
〔実施例２１〕
本実施例では、実施例２０に示した画素部において、ＥＬ素子４１０５の構造を反転させた構造について説明する。説明には図２８を用いる。なお、図２７（Ａ）の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２９７】
図２８において、電流制御用ＴＦＴ４３０１は本願発明のＰＴＦＴを用いて形成される。作製プロセスは実施例１を参照すれば良い。
【０２９８】
本実施例では、画素電極（陽極）４１５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２９９】
そして、絶縁膜でなるバンク４１５１a、４１５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層４１５２が形成される。その上にはアルカリ金属錯体（好ましくはカリウムアセチルアセトネート）でなる電子注入層４１５３、アルミニウム合金でなる陰極４１５４が形成される。この場合、陰極４１５４がパッシベーション膜としても機能する。こうしてＥＬ素子４３０２が形成される。
【０３００】
本実施例の場合、発光層４１５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ４３０１はＰＴＦＴで形成することが好ましい。
【０３０１】
なお、本実施例の構成は、実施例２〜１３、１５または１９の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０３０２】
〔実施例２２〕
本実施例では、図２７（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２９に示す。なお、本実施例において、５００１はスイッチング用ＴＦＴ５００２のソース配線、５００３はスイッチング用ＴＦＴ５００２のゲート配線、５００４は電流制御用ＴＦＴ、５００５はコンデンサ、５００６、５００８は電流供給線、５００７はＥＬ素子とする。
【０３０３】
図２９（Ａ）は、二つの画素間で電流供給線５００６を共通とした場合の例である。即ち、二つの画素が電流供給線５００６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３０４】
また、図２９（Ｂ）は、電流供給線５００８をゲート配線５００３と平行に設けた場合の例である。なお、図２９（Ｂ）では電流供給線５００８とゲート配線５００３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線５００８とゲート配線５００３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０３０５】
また、図２９（Ｃ）は、図２９（Ｂ）の構造と同様に電流供給線５００８をゲート配線５００３と平行に設け、さらに、二つの画素を電流供給線５００８を中心に線対称となるように形成する点に特徴がある。また、電流供給線５００８をゲート配線５００３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３０６】
なお、本実施例の構成は、実施例２０または２１の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０３０７】
〔実施例２３〕
実施例２０に示した図２７（Ａ）、図２７（Ｂ）では電流制御用ＴＦＴ４１０３のゲートにかかる電圧を保持するためにコンデンサ４１０４を設ける構造としているが、コンデンサ４１０４を省略することも可能である。
【０３０８】
実施例２０の場合、電流制御用ＴＦＴ４１０３として図２６に示すような本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（厳密にはサイドウォール）と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ４１０４の代わりとして積極的に用いる点に特徴がある。
【０３０９】
この寄生容量のキャパシタンスは上記サイドウォールとＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０３１０】
また、実施例２２に示した図２９（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ５００５を省略することは可能である。
【０３１１】
なお、本実施例の構成は、実施例２０または２１の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０３１２】
〔実施例２４〕
本実施例のＥＬ表示装置について図３０（Ａ）、（Ｂ）を用いて説明する。図２５〜図２９と同じ番号のものは同じ番号を指しているので説明は省略する。また、図３０（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３０（Ａ）をＡ−Ａ’で切断した断面図を図３０（Ｂ）に示す。
【０３１３】
まず実施例２０と同様にＥＬ素子の陽極４０３０までを形成する。そしてＥＬ素子の表面を覆ってパシベーション膜６００３を形成する。さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４はカバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保ち続けられるので好ましい。
【０３１４】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフロライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、本実施例では発光層で発した光が陽極４０３０側へ放射されるため、カバー材６０００は透明なものを用いる。
【０３１５】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシール材（接着剤として機能する）６００２によって接着される。このとき、シール材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シール材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材６００２の内部に乾燥剤を添加してあっても良い。
【０３１６】
なお、本実施例の構造は実施例２１に示したＥＬ表示装置に対して用いることも可能である。
【０３１７】
〔実施例２５〕
本実施例のＥＬ表示装置について図３１（Ａ）、（Ｂ）を用いて説明する。図２５〜図２９と同じ番号のものは同じ番号を指しているので説明は省略する。また、図３１（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３１（Ａ）をＡ−Ａ’で切断した断面図を図３１（Ｂ）に示す。
【０３１８】
本実施例では実施例２４との差異についてのみ説明する。実施例２４ではカバー材６０００を充填材６００４により接着したあと、フレーム材６００１を取り付けたが、本実施例ではカバー材６０００を、基板上に形成したシール材（第１のシール材）７０００により接着し、第１のシール材７０００で囲まれた領域の内側に充填材７００２を充填する。さらに、第１のシール材７０００の外側を別のシール材（第２のシール材）７００１で覆う。第２のシール材７００１はＦＰＣ４０１７も覆うように形成することが好ましい。
【０３１９】
なお、本実施例の構造は実施例２１に示したＥＬ表示装置に対して用いることも可能である。
【０３２０】
【発明の効果】
本願発明を実施することで、ＮＴＦＴの信頼性を高めることが可能となる。従って、厳しい信頼性が要求される高い電気特性（特に高いモビリティ）を有するＮＴＦＴの信頼性を確保することが可能となる。また同時に、特性バランスに優れたＮＴＦＴとＰＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できる。
【０３２１】
さらに、本願発明では半導体の結晶化に用いた触媒元素を低減することができるため、不安定要因の少ない半導体装置を実現できる。しかも触媒元素を低減する工程はソース領域及びドレイン領域の形成及び活性化と同時に行われるため、スループットを低下させるようなこともない。
【０３２２】
また、以上のようにＴＦＴで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の断面を示す図。
【図２】 ＭＯＳＦＥＴの断面構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 ＣＭＯＳ回路の作製工程を示す図。
【図５】 ポリシリコン膜の作製工程を示す図。
【図６】 ポリシリコン膜の作製工程を示す図。
【図７】 ポリシリコン膜の作製工程を示す図。
【図８】 ＣＭＯＳ回路の作製工程を示す図。
【図９】 ＣＭＯＳ回路の作製工程を示す図。
【図１０】 ＣＭＯＳ回路の作製工程を示す図。
【図１１】 ＣＭＯＳ回路の作製工程を示す図。
【図１２】 電気光学装置の外観を示す図。
【図１３】 電子機器の一例を示す図。
【図１４】 ＣＭＯＳ回路を上面からみた図。
【図１５】 画素マトリクス回路の構造を示す図。
【図１６】 画素マトリクス回路の構造を示す図。
【図１７】 画素マトリクス回路の構造を示す図。
【図１８】 画素マトリクス回路の構造を示す図。
【図１９】 各種ＴＦＴ構造を比較するための図。
【図２０】 ＮＴＦＴ（オフ状態）のエネルギーバンドを示す図。
【図２１】 ＣＭＯＳ回路の作製工程を示す図。
【図２２】 ポリシリコン膜の作製工程を示す図。
【図２３】 電子機器の一例を示す図。
【図２４】 電子機器の一例を示す図。
【図２５】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図２６】 ＥＬ表示装置の断面構造を示す図。
【図２７】 ＥＬ表示装置の上面構造及び回路構成を示す図。
【図２８】 ＥＬ表示装置の断面構造を示す図。
【図２９】 ＥＬ表示装置の回路構成を示す図。
【図３０】 ＥＬ表示装置の上面構造及び断面構造を示す図。
【図３１】 ＥＬ表示装置の上面構造及び断面構造を示す図。
Claims (8)
- Ｎチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタを有し、
前記Ｎチャネル型薄膜トランジスタは、
第１の島状半導体層と、
前記第１の島状半導体層の上にゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の側壁に形成されたサイドウォールとを有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、前記第１のチャネル形成領域を間に挟んで設けられた一対の第１の低濃度不純物領域と、前記第１のチャネル形成領域及び前記一対の第１の低濃度不純物領域を間に挟んで設けられた一対の第２の低濃度不純物領域と、前記第１のチャネル形成領域、前記一対の第１の低濃度不純物領域、及び前記一対の第２の低濃度不純物領域を間に挟んで設けられた第１のソース領域及び第１のドレイン領域とを有し、
前記第１の低濃度不純物領域は、前記ゲート絶縁膜を介して前記サイドウォールと重なっており、
前記第１のチャネル形成領域及び前記第１の低濃度不純物領域は、前記ゲート絶縁膜を介して前記第１のゲート電極と重なっており、
前記第１の低濃度不純物領域、前記第２の低濃度不純物領域、前記第１のソース領域、及び前記第１のドレイン領域には、導電性を付与する同一の不純物元素が含まれ、
前記第２の低濃度不純物領域は、前記第１の低濃度不純物領域よりも前記不純物元素の濃度が高く、
前記Ｐチャネル型薄膜トランジスタは、
第２の島状半導体層と、
前記第２の島状半導体層の上に前記ゲート絶縁膜を介して形成された第２のゲート電極とを有し、
前記第２の島状半導体層は、第２のチャネル形成領域と、前記第２のチャネル形成領域を間に挟んで設けられた第２のソース領域及び第２のドレイン領域とを有することを特徴とする半導体装置。 - 請求項１において、
前記第１の低濃度不純物領域に含まれる前記不純物元素の濃度は、１×１０１５〜１×１０１７ａｔｏｍｓ／ｃｍ３であることを特徴とする半導体装置。 - 請求項１または２において、
前記第２の低濃度不純物領域に含まれる前記不純物元素の濃度は、前記第１の低濃度不純物領域に含まれる前記不純物元素の濃度の５〜１０倍であることを特徴とする半導体装置。 - 請求項１乃至３のいずれか一において、
前記サイドウォールは導電性を有することを特徴とする半導体装置。 - 請求項１乃至３のいずれか一において、
前記サイドウォールはシリコンを主成分とする材料で形成されていることを特徴とする半導体装置。 - 請求項１乃至３のいずれか一において、
前記サイドウォールは真性なアモルファスシリコンで形成されていることを特徴とする半導体装置。 - 請求項１乃至３のいずれか一において、
前記サイドウォールは１〜５０ａｔｏｍｉｃ％の炭素、窒素、または酸素を含むシリコンで形成されていることを特徴とする半導体装置。 - 請求項１乃至７のいずれか一に記載の半導体装置を用いたことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31102399A JP4540776B2 (ja) | 1998-11-02 | 1999-11-01 | 半導体装置および電子機器 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31163398 | 1998-11-02 | ||
| JP10-311633 | 1998-11-02 | ||
| JP33656198 | 1998-11-10 | ||
| JP10-336561 | 1998-11-10 | ||
| JP31102399A JP4540776B2 (ja) | 1998-11-02 | 1999-11-01 | 半導体装置および電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000208777A JP2000208777A (ja) | 2000-07-28 |
| JP2000208777A5 JP2000208777A5 (ja) | 2007-04-26 |
| JP4540776B2 true JP4540776B2 (ja) | 2010-09-08 |
Family
ID=27339140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31102399A Expired - Fee Related JP4540776B2 (ja) | 1998-11-02 | 1999-11-01 | 半導体装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4540776B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4641581B2 (ja) * | 1998-11-10 | 2011-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| TW484117B (en) | 1999-11-08 | 2002-04-21 | Semiconductor Energy Lab | Electronic device |
| JP2001318627A (ja) | 2000-02-29 | 2001-11-16 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US6864628B2 (en) * | 2000-08-28 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device comprising light-emitting layer having triplet compound and light-emitting layer having singlet compound |
| US6720577B2 (en) * | 2000-09-06 | 2004-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2002200936A (ja) | 2000-11-06 | 2002-07-16 | Semiconductor Energy Lab Co Ltd | 表示装置及び車両 |
| JP4631255B2 (ja) * | 2003-07-16 | 2011-02-16 | セイコーエプソン株式会社 | アクティブマトリクス基板、表示装置、及び電子機器 |
| JP5575455B2 (ja) * | 2009-10-29 | 2014-08-20 | 株式会社ジャパンディスプレイ | 表示装置の製造方法 |
| WO2012086481A1 (ja) * | 2010-12-21 | 2012-06-28 | シャープ株式会社 | 半導体装置およびその製造方法 |
| KR102304337B1 (ko) * | 2013-09-13 | 2021-09-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 장치 |
-
1999
- 1999-11-01 JP JP31102399A patent/JP4540776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000208777A (ja) | 2000-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6784037B2 (en) | Semiconductor device and manufacturing method therefor | |
| US7391054B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6593592B1 (en) | Semiconductor device having thin film transistors | |
| US6674136B1 (en) | Semiconductor device having driver circuit and pixel section provided over same substrate | |
| US6967129B2 (en) | Semiconductor device and fabrication method thereof | |
| JP4159712B2 (ja) | 半導体装置、アクティブマトリクス型表示装置、液晶表示装置、エレクトロルミネッセンス表示装置、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末 | |
| EP1005094A2 (en) | Semiconductor devices having a thin film field-effect transistor and corresponding manufacturing methods | |
| JP3901893B2 (ja) | 半導体装置およびその作製方法 | |
| JP4578609B2 (ja) | 電気光学装置 | |
| JP4536187B2 (ja) | 半導体装置およびその作製方法 | |
| JP4641581B2 (ja) | 半導体装置およびその作製方法 | |
| JP2000349298A (ja) | 電気光学装置およびその作製方法 | |
| JP4583540B2 (ja) | 半導体装置およびその作製方法 | |
| JP4540776B2 (ja) | 半導体装置および電子機器 | |
| JP4536186B2 (ja) | 半導体装置の作製方法 | |
| JP4357672B2 (ja) | 露光装置および露光方法および半導体装置の作製方法 | |
| JP3859915B2 (ja) | 半導体装置の作製方法 | |
| JP4850763B2 (ja) | 半導体装置の作製方法 | |
| JP4850326B2 (ja) | 半導体装置の作製方法 | |
| JP4896286B2 (ja) | 半導体装置の作製方法 | |
| JP4597295B2 (ja) | 半導体装置およびその作製方法 | |
| JP3913689B2 (ja) | 半導体装置及びその作製方法 | |
| JP4618842B2 (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100319 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100525 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100622 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100623 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4540776 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |