JP4850763B2 - 半導体装置の作製方法 - Google Patents
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Description
で形成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置、EL(エレクトロルミネッセンス)表示装置に代表される電気光学装置、および電気光学装置を表示部に用いた電気器具(電子機器ともいう)に関する。
勿論、画素部の保持容量を有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜の酸化物および画素電極で形成しても良い。
但し、説明を簡単にするために、駆動回路では、シフトレジスタ、バッファ等の基本回路であるCMOS回路と、サンプリング回路を形成するnチャネル型TFTとを図示することとする。
)を公知の成膜法で形成する。なお、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にTFTが完成した時点の活性層の膜厚は10〜100nm(好ましくは30〜50nm)となる。
膜を用いる。
また、膜厚は20〜200nm(好ましくは30〜150nm)とすれば良い。
本実施例では50nm厚の窒化シリコン膜を用いる。この保護膜は次に行われる熱処理工程(活性化工程)において、第1配線11、12、ゲート電極121〜124が酸化されて抵抗値が増加するのを防ぐ効果を有する。
の濃度でリンが含まれる。
即ち、Lov領域を配置することでホットキャリア対策とし、さらにLoff領域を配置することで低オフ電流動作を実現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が180°変わるため、ゲート配線を中心に線対称となるような構造としなければならない。なお、場合によってはLov領域のみとすることもありうる。
に対応する。図10(A)において、21は活性層、22は第1配線22aと第2配線22bとでなるゲート配線、23は第1配線22aのみで形成されるゲート電極(三つのゲート電極のうち一つのみに符号を付してある)、24は第1配線24aと第2配線24bとでなる容量配線である。
となる。
また、入出力信号配線324、ゲート配線325が形成される。
これらの有機EL材料や無機材料は公知の材料を用いることができる。
本発明は液晶表示装置2503に用いることができ、本願発明の半導体回路はCPUやメモリ等に用いることができる。
に示した光源光学系は光源を2つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはIRフィルム等を設けてもよい。
101 下地膜
102 結晶質半導体膜
103 結晶質半導体膜
104 保護膜
105,107〜110 レジストマスク
106 p型不純物領域(b)
111〜113 n型不純物領域(b)
114〜117 活性層
118 ゲート絶縁膜
119 第1導電膜
120 第2導電膜
121〜124 ゲート配線
11 後に入出力信号配線となる第1配線
12 後にゲート配線となる第1配線
125〜130 n型不純物領域(c)
131〜134 ゲート絶縁膜
139〜147 n型不純物領域(a)
149、150 p型不純物領域(a)
151 保護膜
152〜156 チャネル形成領域
13、14 第2配線
158〜161 ソース配線
162〜165 ドレイン配線
166 パッシベーション膜
167 第3層間絶縁膜
168 遮蔽膜
169 酸化物
170〜172 画素電極
173 保持容量
201、204、208、213、214 チャネル形成領域
202、205、209、215 ソース領域
203、206、210、216 ドレイン領域
207、211a、212a Lov領域
211b、212b、217〜220 Loff領域
221 n型不純物領域(a)
Claims (5)
- 画素部と駆動回路とを有する半導体装置の作製方法であって、
半導体膜に第1の不純物元素を添加することによって、第1のLDD領域を形成し、
前記半導体膜をパターニングすることによって、前記駆動回路となる領域に前記第1のLDD領域を有する第1の島状半導体膜を形成し、前記画素部となる領域に第2の島状半導体膜を形成し、
前記第1及び第2の島状半導体膜の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に導電膜を形成し、
前記導電膜をパターニングすることによって、前記第1及び第2の島状半導体膜と重ならない第1配線と、前記第1の島状半導体膜の上に前記ゲート絶縁膜を挟んで前記第1のLDD領域と重なる部分を有する第1のゲート電極と、前記第2の島状半導体膜の上に第2のゲート電極と、を形成し、
前記第1及び第2の島状半導体膜に第2の不純物元素を添加することによって、前記第2の島状半導体膜に前記ゲート絶縁膜を挟んで前記第2のゲート電極と重ならない第2のLDD領域を形成し、
前記第1及び第2の島状半導体膜に第3の不純物元素を添加することによって、前記第1の島状半導体膜の前記第1のLDD領域の外側に第1の高濃度不純物領域を形成することで、第1の薄膜トランジスタを形成し、かつ前記第2の島状半導体膜の前記第2のLDD領域の外側に第2の高濃度不純物領域を形成することで、第2の薄膜トランジスタを形成し、
前記第2の不純物元素を活性化した後、前記第1配線の上に、アルミニウムを主成分とする膜により前記第1配線よりも抵抗率の低い第2配線を形成し、
前記第1の不純物元素、前記第2の不純物元素、及び前記第3の不純物元素は同一の導電型であることを特徴とする半導体装置の作製方法。 - 画素部と駆動回路とを有する半導体装置の作製方法であって、
半導体膜に第1の不純物元素を添加することによって、第1のLDD領域を形成し、
前記半導体膜をパターニングすることによって、前記駆動回路となる領域に前記第1のLDD領域を有する第1の島状半導体膜を形成し、前記画素部となる領域に第2の島状半導体膜を形成し、
前記第1及び第2の島状半導体膜の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に導電膜を形成し、
前記導電膜をパターニングすることによって、前記第1及び第2の島状半導体膜と重ならない第1配線と、前記第1の島状半導体膜の上に前記ゲート絶縁膜を挟んで前記第1のLDD領域と重なる部分を有する第1のゲート電極と、前記第2の島状半導体膜の上に第2のゲート電極と、を形成し、
前記第1及び第2の島状半導体膜に第2の不純物元素を添加することによって、前記第2の島状半導体膜に前記ゲート絶縁膜を挟んで前記第2のゲート電極と重ならない第2のLDD領域を形成し、
前記第1及び第2の島状半導体膜に第3の不純物元素を添加することによって、前記第1の島状半導体膜の前記第1のLDD領域の外側に第1の高濃度不純物領域を形成することで、第1の薄膜トランジスタを形成し、かつ前記第2の島状半導体膜の前記第2のLDD領域の外側に第2の高濃度不純物領域を形成することで、第2の薄膜トランジスタを形成し、
酸素が1ppm以下の窒素雰囲気中にて前記第2の不純物元素を活性化した後、前記第1配線の上に、アルミニウムを主成分とする膜により第2配線を形成し、
前記第1の不純物元素、前記第2の不純物元素、及び前記第3の不純物元素は同一の導電型であることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項2のいずれか一項において、
前記第1配線はWであり、前記第2配線はAl−Ndであることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項2のいずれか一項において、
前記第1配線はTaN\Taであり、前記第2配線はAl−Ndであることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項4のいずれか一項において、
保護膜を介して、前記半導体膜に前記第1の不純物元素を添加することを特徴とする半導体装置の作製方法。
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