JP2000349298A - 電気光学装置およびその作製方法 - Google Patents
電気光学装置およびその作製方法Info
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Abstract
(57)【要約】
【課題】 動作性能および信頼性の高い電気光学装置お
よびその作製方法を提供する。 【解決手段】 駆動回路を形成するｎチャネル型ＴＦＴ
３０２にはＬov領域２０７が配置され、ホットキャリア
注入に強いＴＦＴ構造が実現される。また、画素部を形
成するｎチャネル型ＴＦＴ３０４にはＬoff領域２１７
〜２２０が配置され、低オフ電流値のＴＦＴ構造が実現
される。この時、入出力信号配線３０５、ゲート配線３
０６は第１配線と該第１配線よりも抵抗率の低い第２配
線とが積層された配線で形成され、配線抵抗が大幅に低
減されている。
よびその作製方法を提供する。 【解決手段】 駆動回路を形成するｎチャネル型ＴＦＴ
３０２にはＬov領域２０７が配置され、ホットキャリア
注入に強いＴＦＴ構造が実現される。また、画素部を形
成するｎチャネル型ＴＦＴ３０４にはＬoff領域２１７
〜２２０が配置され、低オフ電流値のＴＦＴ構造が実現
される。この時、入出力信号配線３０５、ゲート配線３
０６は第１配線と該第１配線よりも抵抗率の低い第２配
線とが積層された配線で形成され、配線抵抗が大幅に低
減されている。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴという）で形成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部とその周辺に設けられる駆
動回路を同一基板上に設けた液晶表示装置、ＥＬ（エレ
クトロルミネッセンス）表示装置に代表される電気光学
装置、および電気光学装置を表示部に用いた電気器具
（電子機器ともいう）に関する。
板上に薄膜トランジスタ（以下、ＴＦＴという）で形成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部とその周辺に設けられる駆
動回路を同一基板上に設けた液晶表示装置、ＥＬ（エレ
クトロルミネッセンス）表示装置に代表される電気光学
装置、および電気光学装置を表示部に用いた電気器具
（電子機器ともいう）に関する。
【０００２】尚、本願明細書において半導体装置とは、
半導体特性を利用することで機能する装置全般を指し、
上記電気光学装置およびその電気光学装置を表示部に用
いた電気器具も半導体装置に含まれる。
半導体特性を利用することで機能する装置全般を指し、
上記電気光学装置およびその電気光学装置を表示部に用
いた電気器具も半導体装置に含まれる。
【０００３】
【従来の技術】絶縁表面を有する基板上にＴＦＴで形成
した大面積集積回路を有する半導体装置の開発が進んで
いる。アクティブマトリクス型液晶表示装置、ＥＬ表示
装置、および密着型イメージセンサはその代表例として
知られている。特に、結晶質シリコン膜（典型的にはポ
リシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリ
コンＴＦＴと記す）は電界効果移動度が高いことから、
いろいろな機能回路を形成することも可能である。
した大面積集積回路を有する半導体装置の開発が進んで
いる。アクティブマトリクス型液晶表示装置、ＥＬ表示
装置、および密着型イメージセンサはその代表例として
知られている。特に、結晶質シリコン膜（典型的にはポ
リシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリ
コンＴＦＴと記す）は電界効果移動度が高いことから、
いろいろな機能回路を形成することも可能である。
【０００４】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素部
や、ＣＭＯＳ回路を基本としたシフトレジスタ、レベル
シフタ、バッファ、サンプリング回路などの集積回路が
一枚の基板上に形成される。また、密着型イメージセン
サでは、サンプルホールド回路、シフトレジスタ、マル
チプレクサ回路などの画素部を制御するための駆動回路
がＴＦＴを用いて形成されている。
装置には、機能ブロックごとに画像表示を行う画素部
や、ＣＭＯＳ回路を基本としたシフトレジスタ、レベル
シフタ、バッファ、サンプリング回路などの集積回路が
一枚の基板上に形成される。また、密着型イメージセン
サでは、サンプルホールド回路、シフトレジスタ、マル
チプレクサ回路などの画素部を制御するための駆動回路
がＴＦＴを用いて形成されている。
【０００５】これらの駆動回路はそれぞれにおいて動作
条件が必ずしも同一でないので、当然ＴＦＴに要求され
る特性も少なからず異なっている。画素部においては、
スイッチ素子として機能する画素ＴＦＴと補助の保持容
量を設けた構成であり、液晶に電圧を印加して駆動させ
るものである。ここで、液晶は交流で駆動させる必要が
あり、フレーム反転駆動と呼ばれる方式が多く採用され
ている。従って、要求されるＴＦＴの特性はオフ電流値
（ＴＦＴがオフ動作時に流れるドレイン電流値）を十分
低くさせておく必要があった。また、バッファは高い駆
動電圧が印加されるため、高電圧がかかっても壊れない
程度にまで耐圧を高めておく必要があった。また電流駆
動能力を高めるために、オン電流値（ＴＦＴがオン動作
時に流れるドレイン電流値）を十分確保する必要があっ
た。
条件が必ずしも同一でないので、当然ＴＦＴに要求され
る特性も少なからず異なっている。画素部においては、
スイッチ素子として機能する画素ＴＦＴと補助の保持容
量を設けた構成であり、液晶に電圧を印加して駆動させ
るものである。ここで、液晶は交流で駆動させる必要が
あり、フレーム反転駆動と呼ばれる方式が多く採用され
ている。従って、要求されるＴＦＴの特性はオフ電流値
（ＴＦＴがオフ動作時に流れるドレイン電流値）を十分
低くさせておく必要があった。また、バッファは高い駆
動電圧が印加されるため、高電圧がかかっても壊れない
程度にまで耐圧を高めておく必要があった。また電流駆
動能力を高めるために、オン電流値（ＴＦＴがオン動作
時に流れるドレイン電流値）を十分確保する必要があっ
た。
【０００６】しかし、ポリシリコンＴＦＴのオフ電流値
は高くなりやすいといった問題点がある。また、ＩＣな
どで使われるＭＯＳトランジスタと同様にポリシリコン
ＴＦＴにはオン電流値の低下といった劣化現象が観測さ
れる。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられている。
は高くなりやすいといった問題点がある。また、ＩＣな
どで使われるＭＯＳトランジスタと同様にポリシリコン
ＴＦＴにはオン電流値の低下といった劣化現象が観測さ
れる。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられている。
【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物が添加されるソース領域またはド
レイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はＬＤＤ領域と呼ばれてい
る。
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物が添加されるソース領域またはド
レイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はＬＤＤ領域と呼ばれてい
る。
【０００８】また、ホットキャリア注入によるオン電流
値の劣化を防ぐための構造として、いわゆるＧＯＬＤ
（Gate-drain Overlapped LDD）構造が知られてい
る。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲ
ート配線と重なるように配置されているため、ドレイン
近傍のホットキャリア注入を防ぎ、信頼性を向上させる
のに有効である。例えば、「Mutsuko Hatano,Hajime
Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DI
GEST,p523-526,1997」では、シリコンで形成したサイド
ウォールによるＧＯＬＤ構造を開示しているが、他の構
造のＴＦＴと比べ、きわめて優れた信頼性が得られるこ
とが確認されている。
値の劣化を防ぐための構造として、いわゆるＧＯＬＤ
（Gate-drain Overlapped LDD）構造が知られてい
る。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲ
ート配線と重なるように配置されているため、ドレイン
近傍のホットキャリア注入を防ぎ、信頼性を向上させる
のに有効である。例えば、「Mutsuko Hatano,Hajime
Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DI
GEST,p523-526,1997」では、シリコンで形成したサイド
ウォールによるＧＯＬＤ構造を開示しているが、他の構
造のＴＦＴと比べ、きわめて優れた信頼性が得られるこ
とが確認されている。
【０００９】また、アクティブマトリクス型液晶表示装
置の画素部には、数十から数百万個の各画素にＴＦＴが
配置され、そのＴＦＴのそれぞれには画素電極が設けら
れている。液晶を挟んだ対向基板側には対向電極が設け
られており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をＴＦＴの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動し、透過光量を制御し
て画像を表示する仕組みになっている。
置の画素部には、数十から数百万個の各画素にＴＦＴが
配置され、そのＴＦＴのそれぞれには画素電極が設けら
れている。液晶を挟んだ対向基板側には対向電極が設け
られており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をＴＦＴの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動し、透過光量を制御し
て画像を表示する仕組みになっている。
【００１０】ところが、このコンデンサはオフ電流値等
に起因するリーク電流により次第にその蓄積容量が減少
するため、透過光量が変化して画像表示のコントラスト
を低下させる原因となっていた。そこで、従来では容量
配線を設けて、液晶を誘電体とするコンデンサとは別の
コンデンサ（保持容量）を並列に設け、液晶を誘電体と
するコンデンサが損失する容量を補っていた。
に起因するリーク電流により次第にその蓄積容量が減少
するため、透過光量が変化して画像表示のコントラスト
を低下させる原因となっていた。そこで、従来では容量
配線を設けて、液晶を誘電体とするコンデンサとは別の
コンデンサ（保持容量）を並列に設け、液晶を誘電体と
するコンデンサが損失する容量を補っていた。
【００１１】
【発明が解決しようとする課題】しかしながら、画素部
の画素ＴＦＴと、シフトレジスタやバッファなどの駆動
回路のＴＦＴとでは、その要求される特性は必ずしも同
じではない。例えば、画素ＴＦＴにおいては、ゲート配
線に大きな逆バイアス（ｎチャネル型ＴＦＴであればマ
イナス）電圧が印加されるが、駆動回路のＴＦＴは基本
的に逆バイアス電圧が印加されて動作されることはな
い。また、前者の動作速度は後者の１／１００以下で良
い。
の画素ＴＦＴと、シフトレジスタやバッファなどの駆動
回路のＴＦＴとでは、その要求される特性は必ずしも同
じではない。例えば、画素ＴＦＴにおいては、ゲート配
線に大きな逆バイアス（ｎチャネル型ＴＦＴであればマ
イナス）電圧が印加されるが、駆動回路のＴＦＴは基本
的に逆バイアス電圧が印加されて動作されることはな
い。また、前者の動作速度は後者の１／１００以下で良
い。
【００１２】また、ＧＯＬＤ構造は確かにオン電流値の
劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比
べてオフ電流値が大きくなってしまう問題があった。従
って、特に画素ＴＦＴにとっては好ましい構造とは言え
なかった。逆に通常のＬＤＤ構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知ら
れていた。
劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比
べてオフ電流値が大きくなってしまう問題があった。従
って、特に画素ＴＦＴにとっては好ましい構造とは言え
なかった。逆に通常のＬＤＤ構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知ら
れていた。
【００１３】このように、アクティブマトリクス型液晶
表示装置のような複数の集積回路を有する電気光学装置
において、全てのＴＦＴを同じ構造で形成することは必
ずしも好ましくなかった。
表示装置のような複数の集積回路を有する電気光学装置
において、全てのＴＦＴを同じ構造で形成することは必
ずしも好ましくなかった。
【００１４】さらに、従来例に示したように画素部に容
量配線を用いた保持容量を形成して十分な容量を確保し
ようとすると、開口率（一画素の面積に対して画像表示
が可能な面積の割合）を犠牲にしなければならなかっ
た。特に、プロジェクター型表示装置に用いられるよう
な小型の高精細パネルでは、一個当たりの画素面積も小
さいため、容量配線による開口率の低下は問題となって
いた。
量配線を用いた保持容量を形成して十分な容量を確保し
ようとすると、開口率（一画素の面積に対して画像表示
が可能な面積の割合）を犠牲にしなければならなかっ
た。特に、プロジェクター型表示装置に用いられるよう
な小型の高精細パネルでは、一個当たりの画素面積も小
さいため、容量配線による開口率の低下は問題となって
いた。
【００１５】本発明はこのような課題を解決するための
技術であり、電気光学装置の駆動回路や画素部に配置さ
れるＴＦＴの構造を、その機能に応じて適切なものとす
ることにより、電気光学装置の動作性能および信頼性を
向上させることを目的とする。また、そのような電気光
学装置を実現するための作製方法を提供することを課題
とする。
技術であり、電気光学装置の駆動回路や画素部に配置さ
れるＴＦＴの構造を、その機能に応じて適切なものとす
ることにより、電気光学装置の動作性能および信頼性を
向上させることを目的とする。また、そのような電気光
学装置を実現するための作製方法を提供することを課題
とする。
【００１６】また、他の目的として画素部を有する電気
光学装置において、画素に設けられる保持容量の面積を
縮小化し、開口率を向上させるための構造を提供するこ
とを目的とする。また、そのような画素部の作製方法を
提供する。
光学装置において、画素に設けられる保持容量の面積を
縮小化し、開口率を向上させるための構造を提供するこ
とを目的とする。また、そのような画素部の作製方法を
提供する。
【００１７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の構成は、同一基板上に画素部及び駆動回路
を含む電気光学装置において、前記駆動回路のｎチャネ
ル型ＴＦＴのＬＤＤ領域は、一部または全部が該ｎチャ
ネル型ＴＦＴのゲート電極とゲート絶縁膜を挟んで重な
り、前記画素部の画素ＴＦＴのＬＤＤ領域は、該画素Ｔ
ＦＴのゲート電極とゲート絶縁膜を挟んで重ならず、前
記画素ＴＦＴのゲート電極と同一層で且つ同一材料から
なる第１配線に該第１配線よりも抵抗率の低い第２配線
が積層された配線を含むことを特徴とする。
めに本発明の構成は、同一基板上に画素部及び駆動回路
を含む電気光学装置において、前記駆動回路のｎチャネ
ル型ＴＦＴのＬＤＤ領域は、一部または全部が該ｎチャ
ネル型ＴＦＴのゲート電極とゲート絶縁膜を挟んで重な
り、前記画素部の画素ＴＦＴのＬＤＤ領域は、該画素Ｔ
ＦＴのゲート電極とゲート絶縁膜を挟んで重ならず、前
記画素ＴＦＴのゲート電極と同一層で且つ同一材料から
なる第１配線に該第１配線よりも抵抗率の低い第２配線
が積層された配線を含むことを特徴とする。
【００１８】また、上記構成に加えて、前記画素部の保
持容量を有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜
の酸化物および画素電極で形成しても良い。こうするこ
とで非常に小さい面積で保持容量を形成することができ
るため、画素の開口率を向上させることができる。
持容量を有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜
の酸化物および画素電極で形成しても良い。こうするこ
とで非常に小さい面積で保持容量を形成することができ
るため、画素の開口率を向上させることができる。
【００１９】また、本発明の他の構成は、同一基板上に
画素部及び駆動回路を含む電気光学装置において、前記
駆動回路には、ＬＤＤ領域の全部がゲート電極とゲート
絶縁膜を挟んで重なる第１ｎチャネル型ＴＦＴ及びＬＤ
Ｄ領域の一部がゲート電極とゲート絶縁膜を挟んで重な
る第２ｎチャネル型ＴＦＴが含まれ、前記画素部を形成
する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート
電極とゲート絶縁膜を挟んで重ならず、前記画素ＴＦＴ
のゲート電極と同一層で且つ同一材料からなる第１配線
に該第１配線よりも抵抗率の低い第２配線が積層された
配線を含むことを特徴とする。勿論、画素部の保持容量
を有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜の酸化
物および画素電極で形成しても良い。
画素部及び駆動回路を含む電気光学装置において、前記
駆動回路には、ＬＤＤ領域の全部がゲート電極とゲート
絶縁膜を挟んで重なる第１ｎチャネル型ＴＦＴ及びＬＤ
Ｄ領域の一部がゲート電極とゲート絶縁膜を挟んで重な
る第２ｎチャネル型ＴＦＴが含まれ、前記画素部を形成
する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート
電極とゲート絶縁膜を挟んで重ならず、前記画素ＴＦＴ
のゲート電極と同一層で且つ同一材料からなる第１配線
に該第１配線よりも抵抗率の低い第２配線が積層された
配線を含むことを特徴とする。勿論、画素部の保持容量
を有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜の酸化
物および画素電極で形成しても良い。
【００２０】なお、上記構成において、前記駆動回路の
ｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴ
のＬＤＤ領域に比べて好ましくは２〜１０倍の濃度でｎ
型不純物元素を含ませておけば良い。また、前記第１の
ｎチャネル型ＴＦＴはチャネル形成領域の片側（好まし
くはドレイン側）にＬＤＤ領域を配置し、前記第２のｎ
チャネル型ＴＦＴはチャネル形成領域の両側（チャネル
形成領域を挟んだ両側）にＬＤＤ領域を配置しても良
い。
ｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴ
のＬＤＤ領域に比べて好ましくは２〜１０倍の濃度でｎ
型不純物元素を含ませておけば良い。また、前記第１の
ｎチャネル型ＴＦＴはチャネル形成領域の片側（好まし
くはドレイン側）にＬＤＤ領域を配置し、前記第２のｎ
チャネル型ＴＦＴはチャネル形成領域の両側（チャネル
形成領域を挟んだ両側）にＬＤＤ領域を配置しても良
い。
【００２１】また、上記構成において、前記第２配線の
抵抗率は前記第１配線の抵抗率の１／１０〜１／１００
倍とすることが好ましい。具体的には、前記第１配線の
抵抗率は１０〜５００μΩｃｍとし、前記第２配線の抵
抗率は０．１〜１０μΩｃｍとすれば良い。
抵抗率は前記第１配線の抵抗率の１／１０〜１／１００
倍とすることが好ましい。具体的には、前記第１配線の
抵抗率は１０〜５００μΩｃｍとし、前記第２配線の抵
抗率は０．１〜１０μΩｃｍとすれば良い。
【００２２】そのような条件を満たすには、第１配線と
してタンタル、チタン、モリブデン、タングステン、ク
ロム、ニオブもしくはシリコンを含む配線を用い、第２
配線としてアルミニウム、銅もしくは銀を含む配線を用
いれば良い。
してタンタル、チタン、モリブデン、タングステン、ク
ロム、ニオブもしくはシリコンを含む配線を用い、第２
配線としてアルミニウム、銅もしくは銀を含む配線を用
いれば良い。
【００２３】なお、本明細書においてタンタル、チタ
ン、モリブデン、タングステン、クロム、ニオブもしく
はシリコンを含む配線とは、タンタル配線、チタン配
線、モリブデン配線、タングステン配線、クロム配線、
ニオブ配線、シリコン配線、窒化タンタル配線、窒化チ
タン配線、窒化モリブデン配線、窒化タングステン配
線、窒化ニオブ配線またはタンタル、チタン、モリブデ
ン、タングステン、クロム、ニオブもしくはシリコンの
いずれか二つ以上の元素を含む合金からなる配線を指
す。また、これらの配線を積層した配線も含まれる。
ン、モリブデン、タングステン、クロム、ニオブもしく
はシリコンを含む配線とは、タンタル配線、チタン配
線、モリブデン配線、タングステン配線、クロム配線、
ニオブ配線、シリコン配線、窒化タンタル配線、窒化チ
タン配線、窒化モリブデン配線、窒化タングステン配
線、窒化ニオブ配線またはタンタル、チタン、モリブデ
ン、タングステン、クロム、ニオブもしくはシリコンの
いずれか二つ以上の元素を含む合金からなる配線を指
す。また、これらの配線を積層した配線も含まれる。
【００２４】また、本明細書においてアルミニウム、銅
もしくは銀を含む配線とは、アルミニウム配線、銅配
線、銀配線またはアルミニウム、銅もしくは銀のいずれ
か二つ以上の元素を含む合金からなる配線を指す。ま
た、これらの配線を積層した配線も含まれる。
もしくは銀を含む配線とは、アルミニウム配線、銅配
線、銀配線またはアルミニウム、銅もしくは銀のいずれ
か二つ以上の元素を含む合金からなる配線を指す。ま
た、これらの配線を積層した配線も含まれる。
【００２５】また、上記構成にあるように、本願発明は
画素ＴＦＴのゲート電極と同一層で且つ同一材料から
なる第１配線に該第１配線よりも抵抗率の低い第２配線
が積層された配線を含むことを大きな特徴としている。
このような配線はあらゆる配線として用いることが可能
であるが、大きな電流を流す必要のある配線に用いるこ
とが好ましい。
画素ＴＦＴのゲート電極と同一層で且つ同一材料から
なる第１配線に該第１配線よりも抵抗率の低い第２配線
が積層された配線を含むことを大きな特徴としている。
このような配線はあらゆる配線として用いることが可能
であるが、大きな電流を流す必要のある配線に用いるこ
とが好ましい。
【００２６】特に駆動回路へ電気信号を伝送する配線
（以下、入出力信号配線という）もしくはゲート配線に
用いることは有効である。入出力信号配線としては、ク
ロック信号、スタートパルス信号もしくはビデオ信号を
伝送する配線がある。
（以下、入出力信号配線という）もしくはゲート配線に
用いることは有効である。入出力信号配線としては、ク
ロック信号、スタートパルス信号もしくはビデオ信号を
伝送する配線がある。
【００２７】即ち、画素ＴＦＴのゲート電極（前記ｎチ
ャネル型ＴＦＴのゲート電極も同様）と同一層で且つ同
一材料からなる（即ち同時に形成される）第１配線でま
ず入出力信号配線やゲート配線（ゲート電極を含む）を
形成する。そして、ソース領域やドレイン領域の活性化
が終了した後で、前記第１配線の上に該第１配線よりも
抵抗率の低い第２配線を積層し、低抵抗な配線を形成す
る。
ャネル型ＴＦＴのゲート電極も同様）と同一層で且つ同
一材料からなる（即ち同時に形成される）第１配線でま
ず入出力信号配線やゲート配線（ゲート電極を含む）を
形成する。そして、ソース領域やドレイン領域の活性化
が終了した後で、前記第１配線の上に該第１配線よりも
抵抗率の低い第２配線を積層し、低抵抗な配線を形成す
る。
【００２８】この時、第２配線を積層する部分は、微細
加工を必要とせず、できるだけ低抵抗であることを要す
る部分であることが好ましい。即ち、ゲート電極や駆動
回路内部の配線など微細加工を必要とする部分は第１配
線で形成し、微細加工を必要としない部分を第１配線と
第２配線とを積層した配線とすると良い。
加工を必要とせず、できるだけ低抵抗であることを要す
る部分であることが好ましい。即ち、ゲート電極や駆動
回路内部の配線など微細加工を必要とする部分は第１配
線で形成し、微細加工を必要としない部分を第１配線と
第２配線とを積層した配線とすると良い。
【００２９】
【発明の実施の形態】本発明の実施の形態について、以
下に示す実施例でもって詳細な説明を行うこととする。
下に示す実施例でもって詳細な説明を行うこととする。
【００３０】[実施例１]本発明の実施例について図１〜
図４を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路のＴＦＴを同時に作製する方法につ
いて説明する。但し、説明を簡単にするために、駆動回
路では、シフトレジスタ、バッファ等の基本回路である
ＣＭＯＳ回路と、サンプリング回路を形成するｎチャネ
ル型ＴＦＴとを図示することとする。
図４を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路のＴＦＴを同時に作製する方法につ
いて説明する。但し、説明を簡単にするために、駆動回
路では、シフトレジスタ、バッファ等の基本回路である
ＣＭＯＳ回路と、サンプリング回路を形成するｎチャネ
ル型ＴＦＴとを図示することとする。
【００３１】図１（Ａ）において、基板１００には、ガ
ラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板、金属基板またはステンレス基板の表
面に絶縁膜を形成したものを基板としても良い。耐熱性
が許せばプラスチック基板（プラスチックフィルムを含
む）を用いることも可能である。
ラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板、金属基板またはステンレス基板の表
面に絶縁膜を形成したものを基板としても良い。耐熱性
が許せばプラスチック基板（プラスチックフィルムを含
む）を用いることも可能である。
【００３２】そして、基板１００のＴＦＴが形成される
表面には、珪素（シリコン）を含む絶縁膜（本明細書中
では酸化シリコン膜、窒化シリコン膜、または窒化酸化
シリコン膜の総称を指す）からなる下地膜１０１をプラ
ズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さ
に形成する。
表面には、珪素（シリコン）を含む絶縁膜（本明細書中
では酸化シリコン膜、窒化シリコン膜、または窒化酸化
シリコン膜の総称を指す）からなる下地膜１０１をプラ
ズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さ
に形成する。
【００３３】なお、本明細書中において窒化酸化シリコ
ン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸
素、窒素を所定の割合で含む絶縁膜を指す。本実施例で
は、下地膜１０１として、窒素を２０〜５０atomic％
（典型的には２０〜３０atomic％）で含む１００ｎｍ厚
の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典
型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化
酸化シリコン膜との積層膜を用いる。なお、厚さはこの
値に限定する必要はない。また、窒化酸化シリコン膜に
含まれる窒素と酸素の含有比（atomic％比）は３：１〜
１：３（典型的には１：１）とすればよい。また、窒化
酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ 3を原料ガス
として作製すればよい。
ン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸
素、窒素を所定の割合で含む絶縁膜を指す。本実施例で
は、下地膜１０１として、窒素を２０〜５０atomic％
（典型的には２０〜３０atomic％）で含む１００ｎｍ厚
の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典
型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化
酸化シリコン膜との積層膜を用いる。なお、厚さはこの
値に限定する必要はない。また、窒化酸化シリコン膜に
含まれる窒素と酸素の含有比（atomic％比）は３：１〜
１：３（典型的には１：１）とすればよい。また、窒化
酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ 3を原料ガス
として作製すればよい。
【００３４】なお、この下地膜１０１は基板からの不純
物汚染を防ぐために設けられるものであり、石英基板を
用いた場合には必ずしも設けなくても良い。
物汚染を防ぐために設けられるものであり、石英基板を
用いた場合には必ずしも設けなくても良い。
【００３５】次に下地膜１０１の上に３０〜１２０ｎｍ
（好ましくは５０〜７０ｎｍ）の厚さの、非晶質構造を
含む半導体膜（本実施例では非晶質シリコン膜（図示せ
ず））を公知の成膜法で形成する。なお、非晶質構造を
含む半導体膜としては、非晶質半導体膜、微結晶半導体
膜があり、さらに非晶質シリコンゲルマニウム膜などの
非晶質構造を含む化合物半導体膜も含まれる。また、上
記膜厚で形成しておけば、最終的にＴＦＴが完成した時
点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０
〜５０ｎｍ）となる。
（好ましくは５０〜７０ｎｍ）の厚さの、非晶質構造を
含む半導体膜（本実施例では非晶質シリコン膜（図示せ
ず））を公知の成膜法で形成する。なお、非晶質構造を
含む半導体膜としては、非晶質半導体膜、微結晶半導体
膜があり、さらに非晶質シリコンゲルマニウム膜などの
非晶質構造を含む化合物半導体膜も含まれる。また、上
記膜厚で形成しておけば、最終的にＴＦＴが完成した時
点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０
〜５０ｎｍ）となる。
【００３６】そして、特開平７−１３０６５２号公報
（ＵＳＰ５，６４３，８２６号に対応）に記載された技
術に従って、結晶構造を含む半導体膜（本実施例では結
晶質シリコン膜）１０２を形成する。同公報記載の技術
は、非晶質シリコン膜の結晶化に際して、結晶化を助長
（促進）する触媒元素（ニッケル、コバルト、ゲルマニ
ウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種ま
たは複数種の元素、代表的にはニッケル）を用いる結晶
化手段である。
（ＵＳＰ５，６４３，８２６号に対応）に記載された技
術に従って、結晶構造を含む半導体膜（本実施例では結
晶質シリコン膜）１０２を形成する。同公報記載の技術
は、非晶質シリコン膜の結晶化に際して、結晶化を助長
（促進）する触媒元素（ニッケル、コバルト、ゲルマニ
ウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種ま
たは複数種の元素、代表的にはニッケル）を用いる結晶
化手段である。
【００３７】具体的には、非晶質シリコン膜表面に触媒
元素を保持させた状態で加熱処理を行い、非晶質シリコ
ン膜を結晶質シリコン膜に変化させるものである。本実
施例では同公報の実施例１に記載された技術を用いる
が、実施例２に記載された技術を用いても良い。なお、
結晶質シリコン膜には、いわゆる単結晶シリコン膜も多
結晶シリコン膜も含まれるが、本実施例で形成される結
晶質シリコン膜は結晶粒界を有するシリコン膜である。
（図１（Ａ））
元素を保持させた状態で加熱処理を行い、非晶質シリコ
ン膜を結晶質シリコン膜に変化させるものである。本実
施例では同公報の実施例１に記載された技術を用いる
が、実施例２に記載された技術を用いても良い。なお、
結晶質シリコン膜には、いわゆる単結晶シリコン膜も多
結晶シリコン膜も含まれるが、本実施例で形成される結
晶質シリコン膜は結晶粒界を有するシリコン膜である。
（図１（Ａ））
【００３８】非晶質シリコン膜は含有水素量にもよる
が、好ましくは４００〜５５０℃で数時間加熱して脱水
素処理を行い、含有水素量を５atomic％以下として、結
晶化の工程を行うことが望ましい。また、非晶質シリコ
ン膜をスパッタ法や蒸着法などの他の作製方法で形成し
ても良いが、膜中に含まれる酸素、窒素などの不純物元
素を十分低減させておくことが望ましい。
が、好ましくは４００〜５５０℃で数時間加熱して脱水
素処理を行い、含有水素量を５atomic％以下として、結
晶化の工程を行うことが望ましい。また、非晶質シリコ
ン膜をスパッタ法や蒸着法などの他の作製方法で形成し
ても良いが、膜中に含まれる酸素、窒素などの不純物元
素を十分低減させておくことが望ましい。
【００３９】ここでは、下地膜と非晶質シリコン膜と
は、同じ成膜法で形成することが可能であるので両者を
連続形成しても良い。下地膜を形成後、一旦大気雰囲気
にさらされないようにすることで表面の汚染を防ぐこと
が可能となり、作製されるＴＦＴの特性バラツキを低減
させることができる。
は、同じ成膜法で形成することが可能であるので両者を
連続形成しても良い。下地膜を形成後、一旦大気雰囲気
にさらされないようにすることで表面の汚染を防ぐこと
が可能となり、作製されるＴＦＴの特性バラツキを低減
させることができる。
【００４０】次に、結晶質シリコン膜１０２に対してレ
ーザー光源から発する光（レーザー光）を照射（以下、
レーザーアニールという）して結晶性の改善された結晶
質シリコン膜１０３を形成する。レーザー光としては、
パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良
い。また、レーザー光のビーム形状は線状であっても矩
形状であっても構わない。（図１（Ｂ））
ーザー光源から発する光（レーザー光）を照射（以下、
レーザーアニールという）して結晶性の改善された結晶
質シリコン膜１０３を形成する。レーザー光としては、
パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良
い。また、レーザー光のビーム形状は線状であっても矩
形状であっても構わない。（図１（Ｂ））
【００４１】また、レーザー光の代わりにランプから発
する光（ランプ光）を照射（以下、ランプアニールとい
う）しても良い。ランプ光としては、ハロゲンランプ、
赤外ランプ等から発するランプ光を用いることができ
る。
する光（ランプ光）を照射（以下、ランプアニールとい
う）しても良い。ランプ光としては、ハロゲンランプ、
赤外ランプ等から発するランプ光を用いることができ
る。
【００４２】なお、このようにレーザー光またはランプ
光により熱処理（アニール）を施す工程を光アニール工
程という。光アニール工程は短時間で高温熱処理が行え
るため、ガラス基板等の耐熱性の低い基板を用いる場合
にも効果的な熱処理工程を高いスループットで行うこと
ができる。勿論、目的はアニールであるので電熱炉を用
いたファーネスアニール（熱アニールともいう）で代用
することもできる。
光により熱処理（アニール）を施す工程を光アニール工
程という。光アニール工程は短時間で高温熱処理が行え
るため、ガラス基板等の耐熱性の低い基板を用いる場合
にも効果的な熱処理工程を高いスループットで行うこと
ができる。勿論、目的はアニールであるので電熱炉を用
いたファーネスアニール（熱アニールともいう）で代用
することもできる。
【００４３】本実施例では、パルス発振型エキシマレー
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてＸｅＣｌガス
を用い、処理温度を室温、パルス発振周波数を３０Ｈｚ
とし、レーザーエネルギー密度を２５０〜５００mJ/cm2
（代表的には３５０〜４００mJ/cm2）とする。
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてＸｅＣｌガス
を用い、処理温度を室温、パルス発振周波数を３０Ｈｚ
とし、レーザーエネルギー密度を２５０〜５００mJ/cm2
（代表的には３５０〜４００mJ/cm2）とする。
【００４４】上記条件で行われたレーザーアニール工程
は、熱結晶化後に残存した非晶質領域を完全に結晶化す
ると共に、既に結晶化された結晶質領域の欠陥等を低減
する効果を有する。そのため、本工程は光アニールによ
り半導体膜の結晶性を改善する工程、または半導体膜の
結晶化を助長する工程と呼ぶこともできる。このような
効果はランプアニールの条件を最適化することによって
も得ることが可能である。本明細書中ではこのような条
件で行われる光アニールを第１光アニールと呼ぶことに
する。
は、熱結晶化後に残存した非晶質領域を完全に結晶化す
ると共に、既に結晶化された結晶質領域の欠陥等を低減
する効果を有する。そのため、本工程は光アニールによ
り半導体膜の結晶性を改善する工程、または半導体膜の
結晶化を助長する工程と呼ぶこともできる。このような
効果はランプアニールの条件を最適化することによって
も得ることが可能である。本明細書中ではこのような条
件で行われる光アニールを第１光アニールと呼ぶことに
する。
【００４５】次に、結晶質シリコン膜１０３上に後の不
純物添加時のために保護膜１０４を形成する。保護膜１
０４は１００〜２００ｎｍ（好ましくは１３０〜１７０
ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン
膜を用いた。この保護膜１０４は不純物添加時に結晶質
シリコン膜が直接プラズマに曝されないようにするため
と、微妙な濃度制御を可能にするための意味がある。
純物添加時のために保護膜１０４を形成する。保護膜１
０４は１００〜２００ｎｍ（好ましくは１３０〜１７０
ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン
膜を用いた。この保護膜１０４は不純物添加時に結晶質
シリコン膜が直接プラズマに曝されないようにするため
と、微妙な濃度制御を可能にするための意味がある。
【００４６】そして、その上にレジストマスク１０５を
形成し、保護膜１０４を介してｐ型を付与する不純物元
素（以下、ｐ型不純物元素という）を添加する。ｐ型不
純物元素としては、代表的には周期表の１３族に属する
元素、典型的にはボロンまたはガリウムを用いることが
できる。この工程（チャネルドープ工程という）はＴＦ
Ｔのしきい値電圧を制御するための工程である。なお、
ここではジボラン（Ｂ 2Ｈ6）を質量分離しないでプラズ
マ励起したイオンドープ法でボロンを添加した。勿論、
質量分離を行うイオンインプランテーション法を用いて
も良い。
形成し、保護膜１０４を介してｐ型を付与する不純物元
素（以下、ｐ型不純物元素という）を添加する。ｐ型不
純物元素としては、代表的には周期表の１３族に属する
元素、典型的にはボロンまたはガリウムを用いることが
できる。この工程（チャネルドープ工程という）はＴＦ
Ｔのしきい値電圧を制御するための工程である。なお、
ここではジボラン（Ｂ 2Ｈ6）を質量分離しないでプラズ
マ励起したイオンドープ法でボロンを添加した。勿論、
質量分離を行うイオンインプランテーション法を用いて
も良い。
【００４７】この工程により１×１０15〜１×１０18at
oms/cm3（代表的には５×１０16〜５×１０17atoms/c
m3）の濃度でｐ型不純物元素（本実施例ではボロン）を
含む不純物領域１０６を形成する。なお、本明細書中で
は上記濃度範囲でｐ型不純物元素を含む不純物領域（但
し、意図的にｎ型を付与する不純物元素が添加された領
域を除く）をｐ型不純物領域（ｂ）と定義する。（図１
（Ｃ））
oms/cm3（代表的には５×１０16〜５×１０17atoms/c
m3）の濃度でｐ型不純物元素（本実施例ではボロン）を
含む不純物領域１０６を形成する。なお、本明細書中で
は上記濃度範囲でｐ型不純物元素を含む不純物領域（但
し、意図的にｎ型を付与する不純物元素が添加された領
域を除く）をｐ型不純物領域（ｂ）と定義する。（図１
（Ｃ））
【００４８】次に、レジストマスク１０５を除去し、新
たにレジストマスク１０７〜１１０を形成する。そし
て、ｎ型を付与する不純物元素（以下、ｎ型不純物元素
という）を添加してｎ型を呈する不純物領域１１１〜１
１３を形成する。なお、ｎ型不純物元素としては、代表
的には周期表の１５族に属する元素、典型的にはリンま
たは砒素を用いることができる。（図１（Ｄ））
たにレジストマスク１０７〜１１０を形成する。そし
て、ｎ型を付与する不純物元素（以下、ｎ型不純物元素
という）を添加してｎ型を呈する不純物領域１１１〜１
１３を形成する。なお、ｎ型不純物元素としては、代表
的には周期表の１５族に属する元素、典型的にはリンま
たは砒素を用いることができる。（図１（Ｄ））
【００４９】この低濃度不純物領域１１１〜１１３は、
後にＣＭＯＳ回路およびサンプリング回路のｎチャネル
型ＴＦＴにおいて、ＬＤＤ領域として機能させるための
不純物領域である。なお、ここで形成された不純物領域
にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm
3（代表的には５×１０17〜５×１０18atoms/cm3）の濃
度で含まれている。本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と
定義する。
後にＣＭＯＳ回路およびサンプリング回路のｎチャネル
型ＴＦＴにおいて、ＬＤＤ領域として機能させるための
不純物領域である。なお、ここで形成された不純物領域
にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm
3（代表的には５×１０17〜５×１０18atoms/cm3）の濃
度で含まれている。本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と
定義する。
【００５０】なお、ここではフォスフィン（ＰＨ3）を
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを１×１０18atoms/cm3の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。この工程では、保護膜１０７を介して結晶質シリ
コン膜にリンを添加する。
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを１×１０18atoms/cm3の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。この工程では、保護膜１０７を介して結晶質シリ
コン膜にリンを添加する。
【００５１】次に、保護膜１０４を除去し、再びレーザ
ー光の照射工程を行う。ここでもレーザー光としては、
パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良
い。また、レーザー光のビーム形状は線状であっても矩
形状であっても構わない。但し、添加された不純物元素
の活性化が目的であるので、結晶質シリコン膜が溶融し
ない程度のエネルギーで照射することが好ましい。ま
た、保護膜１０４をつけたままレーザーアニール工程を
行うことも可能である。（図１（Ｅ））
ー光の照射工程を行う。ここでもレーザー光としては、
パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良
い。また、レーザー光のビーム形状は線状であっても矩
形状であっても構わない。但し、添加された不純物元素
の活性化が目的であるので、結晶質シリコン膜が溶融し
ない程度のエネルギーで照射することが好ましい。ま
た、保護膜１０４をつけたままレーザーアニール工程を
行うことも可能である。（図１（Ｅ））
【００５２】本実施例では、パルス発振型エキシマレー
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてＫｒＦガスを
用い、処理温度を室温、パルス発振周波数を３０Ｈｚと
し、レーザーエネルギー密度を１００〜３００mJ/cm
2（代表的には１５０〜２５０mJ/cm2）とする。
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてＫｒＦガスを
用い、処理温度を室温、パルス発振周波数を３０Ｈｚと
し、レーザーエネルギー密度を１００〜３００mJ/cm
2（代表的には１５０〜２５０mJ/cm2）とする。
【００５３】上記条件で行われた光アニール工程は、添
加されたｎ型またはｐ型を付与する不純物元素を活性化
すると共に、不純物元素の添加時に非晶質化した半導体
膜を再結晶化する効果を有する。なお、上記条件は半導
体膜を溶融させることなく原子配列の整合性をとり、且
つ、不純物元素を活性化することが好ましい。また、本
工程は光アニールによりｎ型またはｐ型を付与する不純
物元素を活性化する工程、半導体膜を再結晶化する工
程、またはそれらを同時に行う工程と呼ぶこともでき
る。このような効果はランプアニールの条件を最適化す
ることによっても得ることが可能である。本明細書中で
はこのような条件で行われるアニールを第２光アニール
と呼ぶことにする。
加されたｎ型またはｐ型を付与する不純物元素を活性化
すると共に、不純物元素の添加時に非晶質化した半導体
膜を再結晶化する効果を有する。なお、上記条件は半導
体膜を溶融させることなく原子配列の整合性をとり、且
つ、不純物元素を活性化することが好ましい。また、本
工程は光アニールによりｎ型またはｐ型を付与する不純
物元素を活性化する工程、半導体膜を再結晶化する工
程、またはそれらを同時に行う工程と呼ぶこともでき
る。このような効果はランプアニールの条件を最適化す
ることによっても得ることが可能である。本明細書中で
はこのような条件で行われるアニールを第２光アニール
と呼ぶことにする。
【００５４】この工程によりｎ型不純物領域（ｂ）１１
１〜１１３の境界部、即ち、ｎ型不純物領域（ｂ）の周
囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質
的に真性とみなす）との接合部が明確になる。このこと
は、後にＴＦＴが完成した時点において、ＬＤＤ領域と
チャネル形成領域とが非常に良好な接合部を形成しうる
ことを意味する。
１〜１１３の境界部、即ち、ｎ型不純物領域（ｂ）の周
囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質
的に真性とみなす）との接合部が明確になる。このこと
は、後にＴＦＴが完成した時点において、ＬＤＤ領域と
チャネル形成領域とが非常に良好な接合部を形成しうる
ことを意味する。
【００５５】なお、このレーザー光による不純物元素の
活性化は省略することも可能である。また、ファーネス
アニールによる活性化を代用しても良いし、併用しても
構わない。ファーネスアニールによる活性化を行う場合
は、基板の耐熱性を考慮して４５０〜５５０℃程度の熱
処理を行えば良い。
活性化は省略することも可能である。また、ファーネス
アニールによる活性化を代用しても良いし、併用しても
構わない。ファーネスアニールによる活性化を行う場合
は、基板の耐熱性を考慮して４５０〜５５０℃程度の熱
処理を行えば良い。
【００５６】次に、結晶質シリコン膜の不要な部分を除
去して、島状の半導体膜（以下、活性層という）１１４
〜１１７を形成する。（図１（Ｆ））
去して、島状の半導体膜（以下、活性層という）１１４
〜１１７を形成する。（図１（Ｆ））
【００５７】次に、活性層１１４〜１１７を覆ってゲー
ト絶縁膜１１８を形成する。ゲート絶縁膜１１８は、１
０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに
形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ
2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１１５
ｎｍの厚さに形成する。（図２（Ａ））
ト絶縁膜１１８を形成する。ゲート絶縁膜１１８は、１
０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに
形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ
2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１１５
ｎｍの厚さに形成する。（図２（Ａ））
【００５８】次に、ゲート配線（ゲート電極を含む）や
入出力信号配線となる導電膜を形成する。なお、この導
電膜は単層で形成しても良いが、必要に応じて二層、三
層といった積層膜とすることが好ましい。本実施例で
は、第１導電膜１１９と第２導電膜１２０とでなる積層
膜を形成する。（図２（Ｂ））
入出力信号配線となる導電膜を形成する。なお、この導
電膜は単層で形成しても良いが、必要に応じて二層、三
層といった積層膜とすることが好ましい。本実施例で
は、第１導電膜１１９と第２導電膜１２０とでなる積層
膜を形成する。（図２（Ｂ））
【００５９】ここで第１導電膜１１９、第２導電膜１２
０としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）から選ばれた
元素を含む金属膜、または前記元素を主成分とする金属
化合物膜（代表的には窒化タンタル膜、窒化タングステ
ン膜、窒化チタン膜）、または前記元素を組み合わせた
合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金
膜、タングステンシリサイド膜）、若しくはそれらの薄
膜を積層した積層膜を用いることができる。
０としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）から選ばれた
元素を含む金属膜、または前記元素を主成分とする金属
化合物膜（代表的には窒化タンタル膜、窒化タングステ
ン膜、窒化チタン膜）、または前記元素を組み合わせた
合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金
膜、タングステンシリサイド膜）、若しくはそれらの薄
膜を積層した積層膜を用いることができる。
【００６０】なお、第１導電膜１１９は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２０
は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎ
ｍ）とすれば良い。本実施例では、第１導電膜１１９と
して、５０ｎｍ厚の窒化タンタル（ＴａＮ）膜を、第２
導電膜１２０として、３５０ｎｍ厚のタンタル（Ｔａ）
膜を用いる。
（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２０
は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎ
ｍ）とすれば良い。本実施例では、第１導電膜１１９と
して、５０ｎｍ厚の窒化タンタル（ＴａＮ）膜を、第２
導電膜１２０として、３５０ｎｍ厚のタンタル（Ｔａ）
膜を用いる。
【００６１】このほか、窒化タングステン膜とタングス
テン膜との積層膜、窒化タンタル膜のみの単層膜、タン
グステンシリサイド膜も好適である。また、第１導電膜
１１９の下にシリコン膜を２〜２０ｎｍ程度の厚さで形
成する構造（ポリサイド構造）とすると、シリコン膜上
に形成された導電膜の密着性を向上させると同時に、導
電膜の酸化を抑制することができる。
テン膜との積層膜、窒化タンタル膜のみの単層膜、タン
グステンシリサイド膜も好適である。また、第１導電膜
１１９の下にシリコン膜を２〜２０ｎｍ程度の厚さで形
成する構造（ポリサイド構造）とすると、シリコン膜上
に形成された導電膜の密着性を向上させると同時に、導
電膜の酸化を抑制することができる。
【００６２】また、本実施例のように第２導電膜１２０
として金属膜を用いた場合、その表面をアンモニアガス
または窒素ガスを用いたプラズマ雰囲気に曝すことで窒
化することも有効である。こうすることで、金属膜表面
の酸化を抑制することが可能である。
として金属膜を用いた場合、その表面をアンモニアガス
または窒素ガスを用いたプラズマ雰囲気に曝すことで窒
化することも有効である。こうすることで、金属膜表面
の酸化を抑制することが可能である。
【００６３】次に、第１導電膜１１９と第２導電膜１２
０とを一括でエッチングして４００ｎｍ厚のゲート電極
１２１〜１２４、後に入出力信号配線となる第１配線１
１及び後にゲート配線となる第１配線１２を形成する。
この時、駆動回路のｎチャネル型ＴＦＴのゲート電極１
２２、１２３はｎ型不純物領域（ｂ）１１１〜１１３の
一部とゲート絶縁膜を挟んで重なるように形成する。こ
の重なった部分が後にＬov領域となる。なお、ゲート電
極１２４は断面では二つに見えるが、実際は連続的に繋
がった一つのパターンから形成されている。（図２
（Ｃ））
０とを一括でエッチングして４００ｎｍ厚のゲート電極
１２１〜１２４、後に入出力信号配線となる第１配線１
１及び後にゲート配線となる第１配線１２を形成する。
この時、駆動回路のｎチャネル型ＴＦＴのゲート電極１
２２、１２３はｎ型不純物領域（ｂ）１１１〜１１３の
一部とゲート絶縁膜を挟んで重なるように形成する。こ
の重なった部分が後にＬov領域となる。なお、ゲート電
極１２４は断面では二つに見えるが、実際は連続的に繋
がった一つのパターンから形成されている。（図２
（Ｃ））
【００６４】なお、本明細書中ではゲート電極と同一層
で且つ同一材料からなる配線を総称して第１配線と呼
ぶ。また、本明細書中において入出力信号配線とは、Ｆ
ＰＣ（フレキシブルプリントサーキット）等の外部入出
力端子（以下、端子という）から電気光学装置の駆動回
路に伝送される制御信号（スタートパルス信号、クロッ
ク信号など）、画像信号などの各種信号を伝送する入力
信号配線又は出力信号配線の総称である。
で且つ同一材料からなる配線を総称して第１配線と呼
ぶ。また、本明細書中において入出力信号配線とは、Ｆ
ＰＣ（フレキシブルプリントサーキット）等の外部入出
力端子（以下、端子という）から電気光学装置の駆動回
路に伝送される制御信号（スタートパルス信号、クロッ
ク信号など）、画像信号などの各種信号を伝送する入力
信号配線又は出力信号配線の総称である。
【００６５】また、本明細書中では説明の都合によりゲ
ート電極とゲート配線とを区別して記載する場合もある
が、ゲート配線が活性層と重なる部分を特にゲート電極
と呼んでいる。従って、ゲート電極をゲート配線と呼ん
でも何ら差し支えない。
ート電極とゲート配線とを区別して記載する場合もある
が、ゲート配線が活性層と重なる部分を特にゲート電極
と呼んでいる。従って、ゲート電極をゲート配線と呼ん
でも何ら差し支えない。
【００６６】次に、ゲート電極１２１〜１２４、第１配
線１１、１２をマスクとして自己整合的にｎ型不純物元
素（本実施例ではリン）を添加する。こうして形成され
た不純物領域１２５〜１３０には前記ｎ型不純物領域
（ｂ）の１／２〜１／１０（代表的には１／３〜１／
４）の濃度（但し、前述のチャネルドープ工程で添加さ
れたボロン濃度よりも５〜１０倍高い濃度、代表的には
１×１０16〜５×１０18atoms/cm3、典型的には３×１
０17〜３×１０18atoms/cm3、）でリンが添加されるよ
うに調節する。なお、本明細書中では上記濃度範囲でｎ
型不純物元素を含む不純物領域をｎ型不純物領域（ｃ）
と定義する。（図２（Ｄ））
線１１、１２をマスクとして自己整合的にｎ型不純物元
素（本実施例ではリン）を添加する。こうして形成され
た不純物領域１２５〜１３０には前記ｎ型不純物領域
（ｂ）の１／２〜１／１０（代表的には１／３〜１／
４）の濃度（但し、前述のチャネルドープ工程で添加さ
れたボロン濃度よりも５〜１０倍高い濃度、代表的には
１×１０16〜５×１０18atoms/cm3、典型的には３×１
０17〜３×１０18atoms/cm3、）でリンが添加されるよ
うに調節する。なお、本明細書中では上記濃度範囲でｎ
型不純物元素を含む不純物領域をｎ型不純物領域（ｃ）
と定義する。（図２（Ｄ））
【００６７】なお、この工程ではゲート配線で隠された
部分を除いて全てのｎ型不純物領域（ｂ）にも１×１０
16〜５×１０18atoms/cm3の濃度でリンが添加されてい
るが、非常に低濃度であるためｎ型不純物領域（ｂ）と
しての機能には影響を与えない。また、ｎ型不純物領域
（ｂ）１２７〜１３０には既にチャネルドープ工程で１
×１０15〜１×１０18atoms/cm3の濃度のボロンが添加
されているが、この工程ではｐ型不純物領域（ｂ）に含
まれるボロンの５〜１０倍の濃度でリンが添加されるの
で、この場合もボロンはｎ型不純物領域（ｂ）の機能に
は影響を与えないと考えて良い。
部分を除いて全てのｎ型不純物領域（ｂ）にも１×１０
16〜５×１０18atoms/cm3の濃度でリンが添加されてい
るが、非常に低濃度であるためｎ型不純物領域（ｂ）と
しての機能には影響を与えない。また、ｎ型不純物領域
（ｂ）１２７〜１３０には既にチャネルドープ工程で１
×１０15〜１×１０18atoms/cm3の濃度のボロンが添加
されているが、この工程ではｐ型不純物領域（ｂ）に含
まれるボロンの５〜１０倍の濃度でリンが添加されるの
で、この場合もボロンはｎ型不純物領域（ｂ）の機能に
は影響を与えないと考えて良い。
【００６８】但し、厳密にはｎ型不純物領域（ｂ）１１
１〜１１３のうちゲート配線に重なった部分のリン濃度
が２×１０16〜５×１０19atoms/cm3のままであるのに
対し、ゲート配線に重ならない部分はそれに１×１０16
〜５×１０18atoms/cm3の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。
１〜１１３のうちゲート配線に重なった部分のリン濃度
が２×１０16〜５×１０19atoms/cm3のままであるのに
対し、ゲート配線に重ならない部分はそれに１×１０16
〜５×１０18atoms/cm3の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。
【００６９】次に、ゲート電極１２１〜１２４、第１配
線１１、１２をマスクとして自己整合的にゲート絶縁膜
１１８をエッチングする。エッチングはドライエッチン
グ法を用い、エッチングガスとしてはＣＨＦ3ガスを用
いる。但し、エッチングガスはこれに限定する必要はな
い。こうしてゲート配線下にゲート絶縁膜１３１〜１３
４が形成される。（図２（Ｅ））
線１１、１２をマスクとして自己整合的にゲート絶縁膜
１１８をエッチングする。エッチングはドライエッチン
グ法を用い、エッチングガスとしてはＣＨＦ3ガスを用
いる。但し、エッチングガスはこれに限定する必要はな
い。こうしてゲート配線下にゲート絶縁膜１３１〜１３
４が形成される。（図２（Ｅ））
【００７０】このように活性層を露呈させることによっ
て、次に不純物元素の添加工程を行う際に加速電圧を低
くすることができる。そのため、また必要なドーズ量が
少なくて済むのでスループットが向上する。勿論、ゲー
ト絶縁膜をエッチングしないで残し、スルードーピング
によって不純物領域を形成しても良い。
て、次に不純物元素の添加工程を行う際に加速電圧を低
くすることができる。そのため、また必要なドーズ量が
少なくて済むのでスループットが向上する。勿論、ゲー
ト絶縁膜をエッチングしないで残し、スルードーピング
によって不純物領域を形成しても良い。
【００７１】次に、ゲート配線を覆う形でレジストマス
ク１３５〜１３８を形成し、ｎ型不純物元素（本実施例
ではリン）を添加して高濃度にリンを含む不純物領域１
３９〜１４７を形成する。ここでも、フォスフィン（Ｐ
Ｈ3）を用いたイオンドープ法（勿論、イオンインプラ
ンテーション法でも良い）で行い、この領域のリンの濃
度は１×１０20〜１×１０21atoms/cm3（代表的には２
×１０20〜５×１０20atoms/cm3）とする。（図３
（Ａ））
ク１３５〜１３８を形成し、ｎ型不純物元素（本実施例
ではリン）を添加して高濃度にリンを含む不純物領域１
３９〜１４７を形成する。ここでも、フォスフィン（Ｐ
Ｈ3）を用いたイオンドープ法（勿論、イオンインプラ
ンテーション法でも良い）で行い、この領域のリンの濃
度は１×１０20〜１×１０21atoms/cm3（代表的には２
×１０20〜５×１０20atoms/cm3）とする。（図３
（Ａ））
【００７２】なお、本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ａ）と
定義する。また、不純物領域１３９〜１４７が形成され
た領域には既に前工程で添加されたリンまたはボロンが
含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響
は考えなくて良い。従って、本明細書中では不純物領域
１３９〜１４７はｎ型不純物領域（ａ）と言い換えても
構わない。
不純物元素を含む不純物領域をｎ型不純物領域（ａ）と
定義する。また、不純物領域１３９〜１４７が形成され
た領域には既に前工程で添加されたリンまたはボロンが
含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響
は考えなくて良い。従って、本明細書中では不純物領域
１３９〜１４７はｎ型不純物領域（ａ）と言い換えても
構わない。
【００７３】次に、レジストマスク１３５〜１３９を除
去し、新たにレジストマスク１４８を形成する。そし
て、ｐ型不純物元素（本実施例ではボロン）を添加し、
高濃度にボロンを含む不純物領域１４９、１５０を形成
する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法（勿論、イオンインプランテーション法でも良い）
により３×１０20〜３×１０21atoms/cm3（代表的には
５×１０20〜１×１０2 1atoms/cm3）濃度でボロンを添
加する。なお、本明細書中では上記濃度範囲でｐ型不純
物元素を含む不純物領域をｐ型不純物領域（ａ）と定義
する。（図３（Ｂ））
去し、新たにレジストマスク１４８を形成する。そし
て、ｐ型不純物元素（本実施例ではボロン）を添加し、
高濃度にボロンを含む不純物領域１４９、１５０を形成
する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法（勿論、イオンインプランテーション法でも良い）
により３×１０20〜３×１０21atoms/cm3（代表的には
５×１０20〜１×１０2 1atoms/cm3）濃度でボロンを添
加する。なお、本明細書中では上記濃度範囲でｐ型不純
物元素を含む不純物領域をｐ型不純物領域（ａ）と定義
する。（図３（Ｂ））
【００７４】なお、不純物領域１４９、１５０の一部
（前述のｎ型不純物領域（ａ）１３９、１４０）には既
に１×１０20〜１×１０21atoms/cm3の濃度でリンが添
加されているが、ここで添加されるボロンはその少なく
とも３倍以上の濃度で添加される。そのため、予め形成
されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ
型の不純物領域として機能する。従って、本明細書中で
は不純物領域１４９、１５０をｐ型不純物領域（ａ）と
言い換えても構わない。
（前述のｎ型不純物領域（ａ）１３９、１４０）には既
に１×１０20〜１×１０21atoms/cm3の濃度でリンが添
加されているが、ここで添加されるボロンはその少なく
とも３倍以上の濃度で添加される。そのため、予め形成
されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ
型の不純物領域として機能する。従って、本明細書中で
は不純物領域１４９、１５０をｐ型不純物領域（ａ）と
言い換えても構わない。
【００７５】次に、レジストマスク１４８を除去した
後、保護膜１５１を形成する。保護膜１５１としては、
珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シ
リコン膜、窒化酸化シリコン膜またはそれらを組み合わ
せた積層膜で形成すれば良い。また、膜厚は２０〜２０
０ｎｍ（好ましくは３０〜１５０ｎｍ）とすれば良い。
本実施例では５０ｎｍ厚の窒化シリコン膜を用いる。こ
の保護膜は次に行われる熱処理工程（活性化工程）にお
いて、第１配線１１、１２、ゲート電極１２１〜１２４
が酸化されて抵抗値が増加するのを防ぐ効果を有する。
後、保護膜１５１を形成する。保護膜１５１としては、
珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シ
リコン膜、窒化酸化シリコン膜またはそれらを組み合わ
せた積層膜で形成すれば良い。また、膜厚は２０〜２０
０ｎｍ（好ましくは３０〜１５０ｎｍ）とすれば良い。
本実施例では５０ｎｍ厚の窒化シリコン膜を用いる。こ
の保護膜は次に行われる熱処理工程（活性化工程）にお
いて、第１配線１１、１２、ゲート電極１２１〜１２４
が酸化されて抵抗値が増加するのを防ぐ効果を有する。
【００７６】その後、それぞれの濃度で添加されたｎ型
またはｐ型不純物元素を活性化するために熱処理工程を
行う。この工程はファーネスアニール法、レーザーアニ
ール法、またはランプアニール法で行うことができる。
本実施例ではファーネスアニール法で活性化工程を行
う。加熱処理は、窒素雰囲気中において３００〜６５０
℃で３〜１２時間、典型的には４００〜５５０℃で４〜
６時間、ここでは５５０℃、４時間の熱処理を行う。
（図３（Ｃ））
またはｐ型不純物元素を活性化するために熱処理工程を
行う。この工程はファーネスアニール法、レーザーアニ
ール法、またはランプアニール法で行うことができる。
本実施例ではファーネスアニール法で活性化工程を行
う。加熱処理は、窒素雰囲気中において３００〜６５０
℃で３〜１２時間、典型的には４００〜５５０℃で４〜
６時間、ここでは５５０℃、４時間の熱処理を行う。
（図３（Ｃ））
【００７７】この時、本実施例において非晶質シリコン
膜の結晶化に用いた触媒元素（本実施例ではニッケル）
が、矢印で示す方向に移動して、前述の図３（Ａ）の工
程で形成された高濃度にリンを含む領域に捕獲（ゲッタ
リング）される。これはリンによる金属元素のゲッタリ
ング効果に起因する現象であり、この結果、後のチャネ
ル形成領域１５２〜１５６は前記触媒元素の濃度が１×
１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3
以下）となる。
膜の結晶化に用いた触媒元素（本実施例ではニッケル）
が、矢印で示す方向に移動して、前述の図３（Ａ）の工
程で形成された高濃度にリンを含む領域に捕獲（ゲッタ
リング）される。これはリンによる金属元素のゲッタリ
ング効果に起因する現象であり、この結果、後のチャネ
ル形成領域１５２〜１５６は前記触媒元素の濃度が１×
１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3
以下）となる。
【００７８】また逆に、触媒元素のゲッタリングサイト
となった領域（図３（Ａ）の工程で不純物領域１３９〜
１４７が形成された領域）は高濃度に触媒元素が偏析し
て５×１０18atoms/cm3以上（代表的には１×１０19〜
５×１０20atoms/cm3）濃度で存在する。
となった領域（図３（Ａ）の工程で不純物領域１３９〜
１４７が形成された領域）は高濃度に触媒元素が偏析し
て５×１０18atoms/cm3以上（代表的には１×１０19〜
５×１０20atoms/cm3）濃度で存在する。
【００７９】次に、３〜１００％の水素を含む雰囲気中
で、３００〜５５０℃で１〜６時間（本実施例では３５
０℃２時間）の熱処理を行い、活性層を水素化する工程
を行う。この工程は熱的に励起された水素により半導体
層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励
起された水素を用いる）を行っても良い。
で、３００〜５５０℃で１〜６時間（本実施例では３５
０℃２時間）の熱処理を行い、活性層を水素化する工程
を行う。この工程は熱的に励起された水素により半導体
層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励
起された水素を用いる）を行っても良い。
【００８０】活性化工程を終えたら保護膜１５１を選択
的に除去する。この時、第１配線（ゲート電極を含
む）、ゲート絶縁膜、活性層などが保護膜１５１の除去
と同時に除去されてしまわないように注意する必要があ
る。本実施例では保護膜１５１として窒化シリコン膜を
用いているので、フッ酸溶液とフッ化アンモニウム溶液
とを混合したエッチャントを用い、ウェットエッチング
法により容易に除去することができる。なお、除去が容
易な保護膜として、溶液を塗布して形成する酸化シリコ
ン膜を用いることも有効である。
的に除去する。この時、第１配線（ゲート電極を含
む）、ゲート絶縁膜、活性層などが保護膜１５１の除去
と同時に除去されてしまわないように注意する必要があ
る。本実施例では保護膜１５１として窒化シリコン膜を
用いているので、フッ酸溶液とフッ化アンモニウム溶液
とを混合したエッチャントを用い、ウェットエッチング
法により容易に除去することができる。なお、除去が容
易な保護膜として、溶液を塗布して形成する酸化シリコ
ン膜を用いることも有効である。
【００８１】なお、本実施例では保護膜１５１を設けた
状態で活性化工程を行っているが、保護膜を設けない状
態で活性化工程を行っても良い。その場合、ゲート電極
１２１〜１２４、第１配線１１または第１配線１２の表
面に酸化物が形成されないように熱処理雰囲気中の酸素
濃度を極力低減しておくことが好ましい。具体的には酸
素濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下と
する。このようにすれば次の保護膜１５１の除去工程を
省略することができる。
状態で活性化工程を行っているが、保護膜を設けない状
態で活性化工程を行っても良い。その場合、ゲート電極
１２１〜１２４、第１配線１１または第１配線１２の表
面に酸化物が形成されないように熱処理雰囲気中の酸素
濃度を極力低減しておくことが好ましい。具体的には酸
素濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下と
する。このようにすれば次の保護膜１５１の除去工程を
省略することができる。
【００８２】保護膜１５１を除去したら、アルミニウム
またはアルミニウムを主成分とする膜（以下、アルミニ
ウム系薄膜という）を形成し、第１配線よりも抵抗率の
低い第２配線１３、１４を形成する。本実施例では、ア
ルミニウム系薄膜として２wt%のシリコンを含有したア
ルミニウム膜を用い、第２配線１３は入出力信号配線と
なる第１配線１１の上に形成し、第２配線１４はゲート
配線となる第１配線１２の上に形成する。なお、第２配
線１３、１４は第１配線１１、１２の線幅よりも０〜２
μm内側に形成することが望ましい。（図３（Ｄ））
またはアルミニウムを主成分とする膜（以下、アルミニ
ウム系薄膜という）を形成し、第１配線よりも抵抗率の
低い第２配線１３、１４を形成する。本実施例では、ア
ルミニウム系薄膜として２wt%のシリコンを含有したア
ルミニウム膜を用い、第２配線１３は入出力信号配線と
なる第１配線１１の上に形成し、第２配線１４はゲート
配線となる第１配線１２の上に形成する。なお、第２配
線１３、１４は第１配線１１、１２の線幅よりも０〜２
μm内側に形成することが望ましい。（図３（Ｄ））
【００８３】次に、５００ｎｍ〜１．５μm厚の第１層
間絶縁膜１５７を形成する。本実施例では第１層間絶縁
膜１５７として１μm厚の酸化シリコン膜をプラズマＣ
ＶＤ法により形成する。勿論、窒化シリコン膜と酸化シ
リコン膜との積層膜など珪素を含む絶縁膜を組み合わせ
て積層構造としても良い。また、第１層間絶縁膜１５７
として、ポリイミド、アクリル、ポリアミド、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂
膜を用いることも可能である。
間絶縁膜１５７を形成する。本実施例では第１層間絶縁
膜１５７として１μm厚の酸化シリコン膜をプラズマＣ
ＶＤ法により形成する。勿論、窒化シリコン膜と酸化シ
リコン膜との積層膜など珪素を含む絶縁膜を組み合わせ
て積層構造としても良い。また、第１層間絶縁膜１５７
として、ポリイミド、アクリル、ポリアミド、ポリイミ
ドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂
膜を用いることも可能である。
【００８４】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線１５８〜１６１と、ドレイン配線１６２
〜１６５を形成する。なお、図示されていないがＣＭＯ
Ｓ回路を形成するためにドレイン配線１６２、１６３は
同一配線として接続されている。また、図示していない
が、本実施例ではこの電極を、チタン膜を１００ｎｍ、
シリコンを含むアルミニウム膜３００ｎｍ、チタン膜１
５０ｎｍをスパッタ法で連続して形成した３層構造の積
層膜とする。なお、ソース配線もしくはドレイン配線と
して銅配線と窒化チタン配線とを積層しても良い。（図
４（Ａ））
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線１５８〜１６１と、ドレイン配線１６２
〜１６５を形成する。なお、図示されていないがＣＭＯ
Ｓ回路を形成するためにドレイン配線１６２、１６３は
同一配線として接続されている。また、図示していない
が、本実施例ではこの電極を、チタン膜を１００ｎｍ、
シリコンを含むアルミニウム膜３００ｎｍ、チタン膜１
５０ｎｍをスパッタ法で連続して形成した３層構造の積
層膜とする。なお、ソース配線もしくはドレイン配線と
して銅配線と窒化チタン配線とを積層しても良い。（図
４（Ａ））
【００８５】次に、パッシベーション膜１６６として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成する。この時、本実施例では膜の形
成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラ
ズマ処理を行い、成膜後に熱処理を行うと良い。この前
処理により励起された水素が第１層間絶縁膜中に供給さ
れる。この状態で熱処理を行うことで、パッシベーショ
ン膜１６６の膜質を改善するとともに、第１層間絶縁膜
中に添加された水素が下層側に拡散するため、効果的に
活性層を水素化することができる。
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成する。この時、本実施例では膜の形
成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラ
ズマ処理を行い、成膜後に熱処理を行うと良い。この前
処理により励起された水素が第１層間絶縁膜中に供給さ
れる。この状態で熱処理を行うことで、パッシベーショ
ン膜１６６の膜質を改善するとともに、第１層間絶縁膜
中に添加された水素が下層側に拡散するため、効果的に
活性層を水素化することができる。
【００８６】また、パッシベーション膜１６６を形成し
た後に、さらに水素化工程を行っても良い。例えば、３
〜１００％の水素を含む雰囲気中で、３００〜４５０℃
で１〜１２時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。なお、こ
こで後に画素電極とドレイン配線を接続するためのコン
タクトホールを形成する位置において、パッシベーショ
ン膜１６６に開口部を形成しておいても良い。
た後に、さらに水素化工程を行っても良い。例えば、３
〜１００％の水素を含む雰囲気中で、３００〜４５０℃
で１〜１２時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。なお、こ
こで後に画素電極とドレイン配線を接続するためのコン
タクトホールを形成する位置において、パッシベーショ
ン膜１６６に開口部を形成しておいても良い。
【００８７】その後、有機樹脂からなる第２層間絶縁膜
１６７を約１μmの厚さに形成する。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
する。
１６７を約１μmの厚さに形成する。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
する。
【００８８】また、第２層間絶縁膜１６７の一部の層と
して、顔料等で着色した樹脂膜を設け、カラーフィルタ
ーとして用いることも可能である。
して、顔料等で着色した樹脂膜を設け、カラーフィルタ
ーとして用いることも可能である。
【００８９】次に、画素部となる領域において、第２層
間絶縁膜１６７上に遮蔽膜１６８を形成する。なお、本
明細書中では光または電磁波を遮るという意味で遮蔽膜
という文言を用いている。遮蔽膜１６８はアルミニウム
（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム
（Ｃｒ）、タングステン（Ｗ）から選ばれた元素でなる
膜またはいずれかの元素を主成分とする膜で１００〜３
００ｎｍの厚さに形成する。本実施例では1wt%のチタン
を含有させたアルミニウム膜を１２５ｎｍの厚さに形成
する。
間絶縁膜１６７上に遮蔽膜１６８を形成する。なお、本
明細書中では光または電磁波を遮るという意味で遮蔽膜
という文言を用いている。遮蔽膜１６８はアルミニウム
（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム
（Ｃｒ）、タングステン（Ｗ）から選ばれた元素でなる
膜またはいずれかの元素を主成分とする膜で１００〜３
００ｎｍの厚さに形成する。本実施例では1wt%のチタン
を含有させたアルミニウム膜を１２５ｎｍの厚さに形成
する。
【００９０】なお、第２層間絶縁膜１６７上に酸化シリ
コン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この
上に形成する遮蔽膜の密着性を高めることができる。ま
た、有機樹脂で形成された第２層間絶縁膜１６７の表面
にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質
により膜上に形成する遮蔽膜の密着性を向上させること
ができる。
コン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この
上に形成する遮蔽膜の密着性を高めることができる。ま
た、有機樹脂で形成された第２層間絶縁膜１６７の表面
にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質
により膜上に形成する遮蔽膜の密着性を向上させること
ができる。
【００９１】また、このチタンを含有させたアルミニウ
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、駆動回路内で回路間をつ
なぐ接続配線を形成しても良い。但し、その場合は遮蔽
膜または接続配線を形成する材料を成膜する前に、予め
第２層間絶縁膜１６７にコンタクトホールを形成してお
く必要がある。
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、駆動回路内で回路間をつ
なぐ接続配線を形成しても良い。但し、その場合は遮蔽
膜または接続配線を形成する材料を成膜する前に、予め
第２層間絶縁膜１６７にコンタクトホールを形成してお
く必要がある。
【００９２】次に、遮蔽膜１６８の表面に陽極酸化法ま
たはプラズマ酸化法（本実施例では陽極酸化法）により
２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さ
の酸化物１６９を形成する。本実施例では遮蔽膜１６８
としてアルミニウムを主成分とする膜を用いるため、陽
極酸化物１６９として酸化アルミニウム膜（アルミナ
膜）が形成される。
たはプラズマ酸化法（本実施例では陽極酸化法）により
２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さ
の酸化物１６９を形成する。本実施例では遮蔽膜１６８
としてアルミニウムを主成分とする膜を用いるため、陽
極酸化物１６９として酸化アルミニウム膜（アルミナ
膜）が形成される。
【００９３】この陽極酸化処理に際して、まず十分にア
ルカリイオン濃度の小さい酒石酸エチレングリコール溶
液を作製する。これは１５％の酒石酸アンモニウム水溶
液とエチレングリコールとを２：８で混合した溶液であ
り、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節する。そして、この溶液中に陰極となる白
金電極を設け、遮蔽膜１６８が形成されている基板を溶
液に浸し、遮蔽膜１６８を陽極として、一定（数ｍＡ〜
数十ｍＡ）の直流電流を流す。
ルカリイオン濃度の小さい酒石酸エチレングリコール溶
液を作製する。これは１５％の酒石酸アンモニウム水溶
液とエチレングリコールとを２：８で混合した溶液であ
り、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節する。そして、この溶液中に陰極となる白
金電極を設け、遮蔽膜１６８が形成されている基板を溶
液に浸し、遮蔽膜１６８を陽極として、一定（数ｍＡ〜
数十ｍＡ）の直流電流を流す。
【００９４】溶液中の陰極と陽極との間の電圧は陽極酸
化物の成長に従い時間と共に変化するが、定電流のまま
１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到
達電圧４５Ｖに達したところで陽極酸化処理を終了させ
る。このようにして遮蔽膜１６８の表面には厚さ約５０
ｎｍの陽極酸化物１６９を形成することができる。ま
た、その結果、遮蔽膜１６８の膜厚は９０ｎｍとなる。
なお、ここで示した陽極酸化法に係わる数値は一例にす
ぎず、作製する素子の大きさ等によって当然最適値は変
化しうるものである。
化物の成長に従い時間と共に変化するが、定電流のまま
１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到
達電圧４５Ｖに達したところで陽極酸化処理を終了させ
る。このようにして遮蔽膜１６８の表面には厚さ約５０
ｎｍの陽極酸化物１６９を形成することができる。ま
た、その結果、遮蔽膜１６８の膜厚は９０ｎｍとなる。
なお、ここで示した陽極酸化法に係わる数値は一例にす
ぎず、作製する素子の大きさ等によって当然最適値は変
化しうるものである。
【００９５】また、ここでは陽極酸化法を用いて遮蔽膜
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は２０〜１
００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は２０〜１
００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
【００９６】次に、第２層間絶縁膜１６７、パッシベー
ション膜１６６にドレイン配線１６５に達するコンタク
トホールを形成し、画素電極１７０を形成する。なお、
画素電極１７１は画素電極１７０に隣接する別の画素の
画素電極である。画素電極１７０、１７１は、透過型液
晶表示装置とする場合には透明導電膜を用い、反射型の
液晶表示装置とする場合には金属膜を用いれば良い。本
実施例では透過型の液晶表示装置とするために、酸化イ
ンジウムと酸化スズとの化合物膜（ＩＴＯ膜と呼ばれ
る）を１１０ｎｍの厚さにスパッタ法で形成する。
ション膜１６６にドレイン配線１６５に達するコンタク
トホールを形成し、画素電極１７０を形成する。なお、
画素電極１７１は画素電極１７０に隣接する別の画素の
画素電極である。画素電極１７０、１７１は、透過型液
晶表示装置とする場合には透明導電膜を用い、反射型の
液晶表示装置とする場合には金属膜を用いれば良い。本
実施例では透過型の液晶表示装置とするために、酸化イ
ンジウムと酸化スズとの化合物膜（ＩＴＯ膜と呼ばれ
る）を１１０ｎｍの厚さにスパッタ法で形成する。
【００９７】また、この時、画素電極１７０と遮蔽膜１
６８とが陽極酸化物１６９を介して重なり、保持容量
（キャハ゜シタンス・ストレーシ゛）１７２を形成する。なお、この場
合、遮蔽膜１６８をフローティング状態（電気的に孤立
した状態）か固定電位、好ましくはコモン電位（データ
として送られる画像信号の中間電位）に設定しておくこ
とが望ましい。
６８とが陽極酸化物１６９を介して重なり、保持容量
（キャハ゜シタンス・ストレーシ゛）１７２を形成する。なお、この場
合、遮蔽膜１６８をフローティング状態（電気的に孤立
した状態）か固定電位、好ましくはコモン電位（データ
として送られる画像信号の中間電位）に設定しておくこ
とが望ましい。
【００９８】こうして同一基板上に、駆動回路と画素部
とを有したアクティブマトリクス基板が完成する。な
お、図４（Ｂ）においては、駆動回路にはｐチャネル型
ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形
成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦ
Ｔ３０４が形成される。
とを有したアクティブマトリクス基板が完成する。な
お、図４（Ｂ）においては、駆動回路にはｐチャネル型
ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形
成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦ
Ｔ３０４が形成される。
【００９９】なお、本実施例の工程順序は適宜変更して
も構わない。どのような順序としても、最終的に形成さ
れるＴＦＴの構造が図４（Ｂ）のような構造であればア
クティブマトリクス基板の基本的な機能は変化せず、本
発明の効果を損なうものではない。
も構わない。どのような順序としても、最終的に形成さ
れるＴＦＴの構造が図４（Ｂ）のような構造であればア
クティブマトリクス基板の基本的な機能は変化せず、本
発明の効果を損なうものではない。
【０１００】駆動回路のｐチャネル型ＴＦＴ３０１に
は、チャネル形成領域２０１、ソース領域２０２、ドレ
イン領域２０３がそれぞれｐ型不純物領域（ａ）で形成
される。但し、実際にはソース領域またはドレイン領域
の一部に１×１０20〜１×１０ 21atoms/cm3の濃度でリ
ンを含む領域が存在する。また、その領域には図３
（Ｂ）の工程でゲッタリングされた触媒元素が５×１０
18atoms/cm3以上（代表的には１×１０19〜５×１０20a
toms/cm3）濃度で存在する。
は、チャネル形成領域２０１、ソース領域２０２、ドレ
イン領域２０３がそれぞれｐ型不純物領域（ａ）で形成
される。但し、実際にはソース領域またはドレイン領域
の一部に１×１０20〜１×１０ 21atoms/cm3の濃度でリ
ンを含む領域が存在する。また、その領域には図３
（Ｂ）の工程でゲッタリングされた触媒元素が５×１０
18atoms/cm3以上（代表的には１×１０19〜５×１０20a
toms/cm3）濃度で存在する。
【０１０１】また、ｎチャネル型ＴＦＴ３０２には、チ
ャネル形成領域２０４、ソース領域２０５、ドレイン領
域２０６、そしてチャネル形成領域の片側（ドレイン領
域側）に、ゲート絶縁膜を挟んでゲート電極と重なった
領域（本明細書中ではこのような領域をＬov領域とい
う。なお、ovはoverlapの意味で付した。）２０７が形
成される。この時、Ｌov領域２０７は２×１０16〜５×
１０19atoms/cm3の濃度でリンを含み、且つ、ゲート電
極と全部重なるように形成される。
ャネル形成領域２０４、ソース領域２０５、ドレイン領
域２０６、そしてチャネル形成領域の片側（ドレイン領
域側）に、ゲート絶縁膜を挟んでゲート電極と重なった
領域（本明細書中ではこのような領域をＬov領域とい
う。なお、ovはoverlapの意味で付した。）２０７が形
成される。この時、Ｌov領域２０７は２×１０16〜５×
１０19atoms/cm3の濃度でリンを含み、且つ、ゲート電
極と全部重なるように形成される。
【０１０２】また、図４（Ｂ）ではできるだけ抵抗成分
を減らすためにチャネル形成領域２０４の片側のみ（ド
レイン領域側のみ）にＬov領域を配置しているが、チャ
ネル形成領域２０４を挟んで両側に配置しても良い。
を減らすためにチャネル形成領域２０４の片側のみ（ド
レイン領域側のみ）にＬov領域を配置しているが、チャ
ネル形成領域２０４を挟んで両側に配置しても良い。
【０１０３】また、ｎチャネル型ＴＦＴ３０３には、チ
ャネル形成領域２０８、ソース領域２０９、ドレイン領
域２１０、そしてチャネル形成領域の両側にＬＤＤ領域
２１１、２１２が形成される。なお、この構造ではＬＤ
Ｄ領域２１１、２１２の一部がゲート電極と重なるよう
に配置されたために、ゲート絶縁膜を挟んでゲート電極
と重なった領域（Ｌov領域）と、ゲート絶縁膜を挟んで
ゲート電極と重ならない領域（本明細書中ではこのよう
な領域をＬoff領域という。なお、offはoffsetの意味で
付した。）が実現されている。
ャネル形成領域２０８、ソース領域２０９、ドレイン領
域２１０、そしてチャネル形成領域の両側にＬＤＤ領域
２１１、２１２が形成される。なお、この構造ではＬＤ
Ｄ領域２１１、２１２の一部がゲート電極と重なるよう
に配置されたために、ゲート絶縁膜を挟んでゲート電極
と重なった領域（Ｌov領域）と、ゲート絶縁膜を挟んで
ゲート電極と重ならない領域（本明細書中ではこのよう
な領域をＬoff領域という。なお、offはoffsetの意味で
付した。）が実現されている。
【０１０４】ここで図６に示す断面図は図４（Ｂ）に示
したｎチャネル型ＴＦＴ３０３を図３（Ｃ）の工程まで
作製した状態を示す拡大図である。ここに示すように、
ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域
２１１bに区別できる。また、前述のＬov領域２１１aに
は２×１０16〜５×１０19atoms/cm3の濃度でリンが含
まれるが、Ｌoff領域２１１bはその１〜２倍（代表的に
は１．２〜１．５倍）の濃度でリンが含まれる。
したｎチャネル型ＴＦＴ３０３を図３（Ｃ）の工程まで
作製した状態を示す拡大図である。ここに示すように、
ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域
２１１bに区別できる。また、前述のＬov領域２１１aに
は２×１０16〜５×１０19atoms/cm3の濃度でリンが含
まれるが、Ｌoff領域２１１bはその１〜２倍（代表的に
は１．２〜１．５倍）の濃度でリンが含まれる。
【０１０５】また、画素ＴＦＴ３０４には、チャネル形
成領域２１３、２１４、ソース領域２１５、ドレイン領
域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１
８、２１９に接したｎ型不純物領域（ａ）２２１が形成
される。この時、ソース領域２１５、ドレイン領域２１
６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff
領域２１７〜２２０はｎ型不純物領域（ｃ）で形成され
る。
成領域２１３、２１４、ソース領域２１５、ドレイン領
域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１
８、２１９に接したｎ型不純物領域（ａ）２２１が形成
される。この時、ソース領域２１５、ドレイン領域２１
６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff
領域２１７〜２２０はｎ型不純物領域（ｃ）で形成され
る。
【０１０６】本実施例では、画素部および駆動回路が要
求する回路仕様に応じて各回路を形成するＴＦＴの構造
を最適化し、半導体装置の動作性能および信頼性を向上
させることができる。具体的には、ｎチャネル型ＴＦＴ
は回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov
領域またはＬoff領域を使い分けることによって、同一
基板上に高速動作またはホットキャリア対策を重視した
ＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを
実現しうる。
求する回路仕様に応じて各回路を形成するＴＦＴの構造
を最適化し、半導体装置の動作性能および信頼性を向上
させることができる。具体的には、ｎチャネル型ＴＦＴ
は回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov
領域またはＬoff領域を使い分けることによって、同一
基板上に高速動作またはホットキャリア対策を重視した
ＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを
実現しうる。
【０１０７】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重
視するシフトレジスタ、分周波回路（信号分割回路）、
レベルシフタ、バッファなどの駆動回路に適している。
即ち、チャネル形成領域の片側（ドレイン領域側）のみ
にＬov領域を配置することで、できるだけ抵抗成分を低
減させつつホットキャリア対策を重視した構造となって
いる。これは上記回路群の場合、ソース領域とドレイン
領域の機能が変わらず、キャリア（ここでは電子）の移
動する方向が一定だからである。但し、必要に応じてチ
ャネル形成領域の両側にＬov領域を配置することもでき
る。
装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重
視するシフトレジスタ、分周波回路（信号分割回路）、
レベルシフタ、バッファなどの駆動回路に適している。
即ち、チャネル形成領域の片側（ドレイン領域側）のみ
にＬov領域を配置することで、できるだけ抵抗成分を低
減させつつホットキャリア対策を重視した構造となって
いる。これは上記回路群の場合、ソース領域とドレイン
領域の機能が変わらず、キャリア（ここでは電子）の移
動する方向が一定だからである。但し、必要に応じてチ
ャネル形成領域の両側にＬov領域を配置することもでき
る。
【０１０８】また、ｎチャネル型ＴＦＴ３０３はホット
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路（トランスファゲートともいう）に適してい
る。即ち、Ｌov領域を配置することでホットキャリア対
策とし、さらにＬoff領域を配置することで低オフ電流
動作を実現した。また、サンプリング回路はソース領域
とドレイン領域の機能が反転してキャリアの移動方向が
１８０°変わるため、ゲート配線を中心に線対称となる
ような構造としなければならない。なお、場合によって
はＬov領域のみとすることもありうる。
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路（トランスファゲートともいう）に適してい
る。即ち、Ｌov領域を配置することでホットキャリア対
策とし、さらにＬoff領域を配置することで低オフ電流
動作を実現した。また、サンプリング回路はソース領域
とドレイン領域の機能が反転してキャリアの移動方向が
１８０°変わるため、ゲート配線を中心に線対称となる
ような構造としなければならない。なお、場合によって
はＬov領域のみとすることもありうる。
【０１０９】また、ｎチャネル型ＴＦＴ３０４は低オフ
電流動作を重視した画素部、サンプリング回路（サンプ
ルホールド回路）に適している。即ち、オフ電流値を増
加させる要因となりうるＬov領域を配置せず、Ｌoff領
域のみを配置することで低オフ電流動作を実現してい
る。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤ
Ｄ領域をＬoff領域として用いることで、多少オン電流
値を犠牲にしても徹底的にオフ電流値を低減する対策を
打っている。さらに、ｎ型不純物領域（ａ）２２１はオ
フ電流値を低減する上で非常に有効であることが確認さ
れている。
電流動作を重視した画素部、サンプリング回路（サンプ
ルホールド回路）に適している。即ち、オフ電流値を増
加させる要因となりうるＬov領域を配置せず、Ｌoff領
域のみを配置することで低オフ電流動作を実現してい
る。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤ
Ｄ領域をＬoff領域として用いることで、多少オン電流
値を犠牲にしても徹底的にオフ電流値を低減する対策を
打っている。さらに、ｎ型不純物領域（ａ）２２１はオ
フ電流値を低減する上で非常に有効であることが確認さ
れている。
【０１１０】また、チャネル長３〜７μｍに対してｎチ
ャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は
０．１〜３．０μｍ、代表的には０．２〜１．５μｍと
すれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領
域２１１a、２１２aの長さ（幅）は０．１〜３．０μ
ｍ、代表的には０．２〜１．５μｍ、Ｌoff領域２１１
b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的
には１．５〜２．０μｍとすれば良い。また、画素ＴＦ
Ｔ３０４に設けられるＬoff領域２１７〜２２０の長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
ャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は
０．１〜３．０μｍ、代表的には０．２〜１．５μｍと
すれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領
域２１１a、２１２aの長さ（幅）は０．１〜３．０μ
ｍ、代表的には０．２〜１．５μｍ、Ｌoff領域２１１
b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的
には１．５〜２．０μｍとすれば良い。また、画素ＴＦ
Ｔ３０４に設けられるＬoff領域２１７〜２２０の長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
【０１１１】また、本実施例のアクティブマトリクス基
板には、第１配線１１とアルミニウム膜からなる第２配
線１３との積層構造でなる入出力信号配線３０５、第１
配線１２と第２配線１４との積層構造でなるゲート配線
３０６が形成される。ここで、このような積層構造を用
いる理由について以下に述べる。
板には、第１配線１１とアルミニウム膜からなる第２配
線１３との積層構造でなる入出力信号配線３０５、第１
配線１２と第２配線１４との積層構造でなるゲート配線
３０６が形成される。ここで、このような積層構造を用
いる理由について以下に述べる。
【０１１２】入出力信号配線やゲート配線などのよう
に、長い距離にわたって形成されるような配線は低抵抗
であることが求められる。特に、対角４インチ以上のア
クティブマトリクス基板を作製する場合には、このよう
な長い配線の抵抗成分が回路設計に大きく影響する。従
って、アクティブマトリクス基板内に形成する配線の抵
抗は可能な限り低いことが望まれる。
に、長い距離にわたって形成されるような配線は低抵抗
であることが求められる。特に、対角４インチ以上のア
クティブマトリクス基板を作製する場合には、このよう
な長い配線の抵抗成分が回路設計に大きく影響する。従
って、アクティブマトリクス基板内に形成する配線の抵
抗は可能な限り低いことが望まれる。
【０１１３】そこで本実施例では、第１配線１１、１２
のように抵抗率が１０〜５００μΩｃｍ程度の配線に対
して、第２配線１３、１４のように抵抗率が０．１〜１
０μΩｃｍの配線を積層することで配線抵抗を低減する
工夫がなされている。即ち、抵抗率が１０〜５００μΩ
ｃｍ（典型的には１０〜３０μΩｃｍ）である第１配線
に対して、抵抗率が０．１〜１０μΩｃｍ（典型的には
１〜５μΩｃｍ）である第２配線を積層した積層配線と
する。この時、第２配線の抵抗率は第１配線の抵抗率の
１／１０〜１／１００倍であることが好ましい。
のように抵抗率が１０〜５００μΩｃｍ程度の配線に対
して、第２配線１３、１４のように抵抗率が０．１〜１
０μΩｃｍの配線を積層することで配線抵抗を低減する
工夫がなされている。即ち、抵抗率が１０〜５００μΩ
ｃｍ（典型的には１０〜３０μΩｃｍ）である第１配線
に対して、抵抗率が０．１〜１０μΩｃｍ（典型的には
１〜５μΩｃｍ）である第２配線を積層した積層配線と
する。この時、第２配線の抵抗率は第１配線の抵抗率の
１／１０〜１／１００倍であることが好ましい。
【０１１４】但し、本実施例ではそのような構造を入出
力信号配線やゲート配線の一部といった特定の部分に用
いている点に特徴がある。上記のような積層構造を用い
た配線は、パターニング精度の問題で６〜８μmといっ
たように比較的配線幅が広くなってしまう恐れがある。
その場合、微細加工を要するゲート電極や高密度に集積
化された駆動回路内部の接続配線としては不適当であ
る。
力信号配線やゲート配線の一部といった特定の部分に用
いている点に特徴がある。上記のような積層構造を用い
た配線は、パターニング精度の問題で６〜８μmといっ
たように比較的配線幅が広くなってしまう恐れがある。
その場合、微細加工を要するゲート電極や高密度に集積
化された駆動回路内部の接続配線としては不適当であ
る。
【０１１５】また、駆動回路内部においてＴＦＴ同士を
接続する短い配線やゲート電極などは配線抵抗をさほど
気にしなくて良いので、上記第１配線のみでも十分に機
能させることができる。即ち、上記積層構造でなる配線
は微細加工を要しない配線に用いるのが好ましく、微細
加工を要する配線には多少抵抗率を犠牲にしても微細加
工が可能な第１配線のみを用いることが好ましい。
接続する短い配線やゲート電極などは配線抵抗をさほど
気にしなくて良いので、上記第１配線のみでも十分に機
能させることができる。即ち、上記積層構造でなる配線
は微細加工を要しない配線に用いるのが好ましく、微細
加工を要する配線には多少抵抗率を犠牲にしても微細加
工が可能な第１配線のみを用いることが好ましい。
【０１１６】本実施例において、上記積層構造でなる配
線を入出力信号配線３０５とゲート配線（ゲート電極と
して機能する領域を除く）３０６とに用いたのは以上の
ような理由による。勿論、駆動回路内部の配線やゲート
電極であっても、上記積層構造を用いることが可能であ
れば（そのような微細加工が可能であれば）何ら問題な
く用いることができる。
線を入出力信号配線３０５とゲート配線（ゲート電極と
して機能する領域を除く）３０６とに用いたのは以上の
ような理由による。勿論、駆動回路内部の配線やゲート
電極であっても、上記積層構造を用いることが可能であ
れば（そのような微細加工が可能であれば）何ら問題な
く用いることができる。
【０１１７】また、ｐチャネル型ＴＦＴ３０１は自己整
合（セルフアライン）的に形成され、ｎチャネル型ＴＦ
Ｔ３０２〜３０４は非自己整合（ノンセルフアライン）
的に形成されている点も本発明の特徴の一つである。
合（セルフアライン）的に形成され、ｎチャネル型ＴＦ
Ｔ３０２〜３０４は非自己整合（ノンセルフアライン）
的に形成されている点も本発明の特徴の一つである。
【０１１８】また、本実施例のように保持容量の誘電体
として比誘電率が７〜９と高いアルミナ膜を用いること
で、必要な容量を形成するための保持容量の占有面積を
少なくすることが可能である。さらに、本実施例のよう
に画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の
電極とすることで、アクティブマトリクス型液晶表示装
置の画像表示部の開口率を向上させることができる。
として比誘電率が７〜９と高いアルミナ膜を用いること
で、必要な容量を形成するための保持容量の占有面積を
少なくすることが可能である。さらに、本実施例のよう
に画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の
電極とすることで、アクティブマトリクス型液晶表示装
置の画像表示部の開口率を向上させることができる。
【０１１９】なお、本発明は本実施例に示した保持容量
の構造に限定される必要はない。例えば、本出願人によ
る特願平９−３１６５６７号出願や特願平１０−２５４
０９７号出願に記載された保持容量の構造を用いること
もできる。
の構造に限定される必要はない。例えば、本出願人によ
る特願平９−３１６５６７号出願や特願平１０−２５４
０９７号出願に記載された保持容量の構造を用いること
もできる。
【０１２０】[実施例２]本実例では、アクティブマトリ
クス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図５に示すように、図４
（Ｂ）の状態の基板に対し、配向膜４０１を形成する。
本実施例では配向膜としてポリイミド膜を用いる。ま
た、対向基板４０２には、透明導電膜からなる対向電極
４０３と、配向膜４０４とを形成する。なお、対向基板
には必要に応じてカラーフィルターや遮蔽膜を形成して
も良い。
クス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図５に示すように、図４
（Ｂ）の状態の基板に対し、配向膜４０１を形成する。
本実施例では配向膜としてポリイミド膜を用いる。ま
た、対向基板４０２には、透明導電膜からなる対向電極
４０３と、配向膜４０４とを形成する。なお、対向基板
には必要に応じてカラーフィルターや遮蔽膜を形成して
も良い。
【０１２１】次に、配向膜を形成した後、ラビング処理
を施して液晶分子がある一定のプレチルト角を持って配
向するようにする。そして、画素部と、駆動回路が形成
されたアクティブマトリクス基板と対向基板とを、公知
のセル組み工程によってシール材、スペーサ、パターニ
ングによって設けられた樹脂膜（図示せず）などを介し
て貼りあわせる。その後、両基板の間に液晶４０５を注
入し、封止剤（図示せず）によって完全に封止する。液
晶には公知の液晶材料を用いれば良い。このようにして
図５に示すアクティブマトリクス型液晶表示装置が完成
する。
を施して液晶分子がある一定のプレチルト角を持って配
向するようにする。そして、画素部と、駆動回路が形成
されたアクティブマトリクス基板と対向基板とを、公知
のセル組み工程によってシール材、スペーサ、パターニ
ングによって設けられた樹脂膜（図示せず）などを介し
て貼りあわせる。その後、両基板の間に液晶４０５を注
入し、封止剤（図示せず）によって完全に封止する。液
晶には公知の液晶材料を用いれば良い。このようにして
図５に示すアクティブマトリクス型液晶表示装置が完成
する。
【０１２２】次に、このアクティブマトリクス型液晶表
示装置の構成を、図７の斜視図を用いて説明する。尚、
図７は、図１〜図４の断面構造図と対応付けるため、共
通の符号を用いている。アクティブマトリクス基板は、
基板１００上に形成された画素部７０１と、走査（ゲー
ト）信号駆動回路７０２と、画像（ソース）信号駆動回
路７０３で構成される。画素部の画素ＴＦＴ３０４はｎ
チャネル型ＴＦＴであり、周辺に設けられる駆動回路は
ＣＭＯＳ回路を基本として構成されている。走査信号駆
動回路７０２と、画像信号駆動回路７０３はそれぞれゲ
ート配線３０６とソース配線１６１で画素部７０１に接
続されている。また、ＦＰＣ７０４が接続された端子７
０５と駆動回路とが入出力信号配線３０５によって電気
的に接続されている。
示装置の構成を、図７の斜視図を用いて説明する。尚、
図７は、図１〜図４の断面構造図と対応付けるため、共
通の符号を用いている。アクティブマトリクス基板は、
基板１００上に形成された画素部７０１と、走査（ゲー
ト）信号駆動回路７０２と、画像（ソース）信号駆動回
路７０３で構成される。画素部の画素ＴＦＴ３０４はｎ
チャネル型ＴＦＴであり、周辺に設けられる駆動回路は
ＣＭＯＳ回路を基本として構成されている。走査信号駆
動回路７０２と、画像信号駆動回路７０３はそれぞれゲ
ート配線３０６とソース配線１６１で画素部７０１に接
続されている。また、ＦＰＣ７０４が接続された端子７
０５と駆動回路とが入出力信号配線３０５によって電気
的に接続されている。
【０１２３】［実施例３］図８は、実施例２で示したア
クティブマトリクス基板の回路構成の一例を示す。本実
施例のアクティブマトリクス基板は、画像信号駆動回路
８０１、走査信号駆動回路（Ａ）８０７、走査信号駆動
回路（Ｂ）８１１、プリチャージ回路８１２、画素部８
０６を有している。なお、本明細書中において、駆動回
路とは画像信号駆動回路８０１および走査信号駆動回路
８０７を含めた総称である。
クティブマトリクス基板の回路構成の一例を示す。本実
施例のアクティブマトリクス基板は、画像信号駆動回路
８０１、走査信号駆動回路（Ａ）８０７、走査信号駆動
回路（Ｂ）８１１、プリチャージ回路８１２、画素部８
０６を有している。なお、本明細書中において、駆動回
路とは画像信号駆動回路８０１および走査信号駆動回路
８０７を含めた総称である。
【０１２４】画像信号駆動回路８０１は、シフトレジス
タ８０２、レベルシフタ８０３、バッファ８０４、サン
プリング回路８０５を備えている。また、走査信号駆動
回路（Ａ）８０７は、シフトレジスタ８０８、レベルシ
フタ８０９、バッファ８１０を備えている。走査信号駆
動回路（Ｂ）８１１も同様な構成である。
タ８０２、レベルシフタ８０３、バッファ８０４、サン
プリング回路８０５を備えている。また、走査信号駆動
回路（Ａ）８０７は、シフトレジスタ８０８、レベルシ
フタ８０９、バッファ８１０を備えている。走査信号駆
動回路（Ｂ）８１１も同様な構成である。
【０１２５】ここでシフトレジスタ８０２、８０８は駆
動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、回路
を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴ
は図４（Ｂ）の３０２で示される構造が適している。
動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、回路
を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴ
は図４（Ｂ）の３０２で示される構造が適している。
【０１２６】また、レベルシフタ８０３、８０９、バッ
ファ８０４、８１０は、駆動電圧は１４〜１６Ｖと高く
なるが、シフトレジスタと同様に、図４（Ｂ）のｎチャ
ネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。
なお、ゲート配線をダブルゲート構造、トリプルゲート
構造といったマルチゲート構造とすることは、各回路の
信頼性を向上させる上で有効である。
ファ８０４、８１０は、駆動電圧は１４〜１６Ｖと高く
なるが、シフトレジスタと同様に、図４（Ｂ）のｎチャ
ネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。
なお、ゲート配線をダブルゲート構造、トリプルゲート
構造といったマルチゲート構造とすることは、各回路の
信頼性を向上させる上で有効である。
【０１２７】また、サンプリング回路８０５は駆動電圧
が１４〜１６Ｖであるが、ソース領域とドレイン領域が
反転する上、オフ電流値を低減する必要があるので、図
４（Ｂ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回
路が適している。なお、図４（Ｂ）ではｎチャネル型Ｔ
ＦＴしか図示されていないが、実際にサンプリング回路
を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとを組み合わせて形成することになる。
が１４〜１６Ｖであるが、ソース領域とドレイン領域が
反転する上、オフ電流値を低減する必要があるので、図
４（Ｂ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回
路が適している。なお、図４（Ｂ）ではｎチャネル型Ｔ
ＦＴしか図示されていないが、実際にサンプリング回路
を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとを組み合わせて形成することになる。
【０１２８】また、画素部８０６は駆動電圧が１４〜１
６Ｖであり、サンプリング回路８０５よりもさらにオフ
電流値が低いことを要求するので、Ｌov領域を配置しな
い構造とすることが望ましく、図４（Ｂ）のｎチャネル
型ＴＦＴ３０４を画素ＴＦＴとして用いることが望まし
い。
６Ｖであり、サンプリング回路８０５よりもさらにオフ
電流値が低いことを要求するので、Ｌov領域を配置しな
い構造とすることが望ましく、図４（Ｂ）のｎチャネル
型ＴＦＴ３０４を画素ＴＦＴとして用いることが望まし
い。
【０１２９】なお、本実施例の構成は、実施例１に示し
た作製工程に従ってＴＦＴを作製することによって容易
に実現することができる。また、本実施例では画素部と
駆動回路の構成のみ示しているが、実施例１の作製工程
に従えば、その他にも分周波回路（信号分割回路）、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さ
らにはメモリやマイクロプロセッサなどの信号処理回路
（論理回路と言っても良い）を同一基板上に形成するこ
とも可能である。
た作製工程に従ってＴＦＴを作製することによって容易
に実現することができる。また、本実施例では画素部と
駆動回路の構成のみ示しているが、実施例１の作製工程
に従えば、その他にも分周波回路（信号分割回路）、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さ
らにはメモリやマイクロプロセッサなどの信号処理回路
（論理回路と言っても良い）を同一基板上に形成するこ
とも可能である。
【０１３０】このように本発明は、同一基板上に画素部
及び画素部を制御するための駆動回路を含む電気光学装
置、例えば同一基板上に駆動回路及び画素部を具備した
電気光学装置を実現しうる。
及び画素部を制御するための駆動回路を含む電気光学装
置、例えば同一基板上に駆動回路及び画素部を具備した
電気光学装置を実現しうる。
【０１３１】［実施例４］本実施例では、実施例１の作
製工程に従って作製されうる画素部の画素構造について
図９を用いて説明する。なお、本実施例では全てダブル
ゲート構造の画素ＴＦＴを例示しているが、トリプルゲ
ート構造などの他のマルチゲート構造としても良いし、
シングルゲート構造としても良い。
製工程に従って作製されうる画素部の画素構造について
図９を用いて説明する。なお、本実施例では全てダブル
ゲート構造の画素ＴＦＴを例示しているが、トリプルゲ
ート構造などの他のマルチゲート構造としても良いし、
シングルゲート構造としても良い。
【０１３２】まず、図９（Ａ）において、９０１は活性
層、９０２は第１配線９０２aと第２配線９０２bとでな
るゲート配線、９０３は第１配線９０２aのみで形成さ
れるゲート電極、９０４はソース配線である。
層、９０２は第１配線９０２aと第２配線９０２bとでな
るゲート配線、９０３は第１配線９０２aのみで形成さ
れるゲート電極、９０４はソース配線である。
【０１３３】次に、図９（Ｂ）において、９０５は活性
層、９０６は第１配線９０６aと第２配線９０６bとでな
るゲート配線、９０７は第１配線９０６aのみで形成さ
れるゲート電極、９０８はソース配線である。
層、９０６は第１配線９０６aと第２配線９０６bとでな
るゲート配線、９０７は第１配線９０６aのみで形成さ
れるゲート電極、９０８はソース配線である。
【０１３４】次に、図９（Ｃ）において、９０９は活性
層、９１０は第１配線９１０aと第２配線９１０bとでな
るゲート配線、９１１は第１配線９１０aのみで形成さ
れるゲート電極、９１２はソース配線である。
層、９１０は第１配線９１０aと第２配線９１０bとでな
るゲート配線、９１１は第１配線９１０aのみで形成さ
れるゲート電極、９１２はソース配線である。
【０１３５】次に、図９（Ｄ）において、９１３は活性
層、９１４は第１配線９１４aと第２配線９１４bとでな
るゲート配線、９１５は第１配線９１４aのみで形成さ
れるゲート電極、９１６はソース配線である。
層、９１４は第１配線９１４aと第２配線９１４bとでな
るゲート配線、９１５は第１配線９１４aのみで形成さ
れるゲート電極、９１６はソース配線である。
【０１３６】以上のように、どのような画素構造に対し
ても本願発明の構造を用いることは可能である。なお、
本実施例の構成は、実施例１に従って実現可能であり、
実施例２、３のいずれの構成に組み合わせても良い。
ても本願発明の構造を用いることは可能である。なお、
本実施例の構成は、実施例１に従って実現可能であり、
実施例２、３のいずれの構成に組み合わせても良い。
【０１３７】［実施例５］本実施例では、実施例１の作
製工程に従って作製されうる画素部の画素構造について
図１０を用いて説明する。なお、本実施例ではトリプル
ゲート構造の画素ＴＦＴを例示しているが、ダブルゲー
ト構造やシングルゲート構造としても良いことは言うま
でもない。
製工程に従って作製されうる画素部の画素構造について
図１０を用いて説明する。なお、本実施例ではトリプル
ゲート構造の画素ＴＦＴを例示しているが、ダブルゲー
ト構造やシングルゲート構造としても良いことは言うま
でもない。
【０１３８】図１０（Ａ）に示す上面図をＡ−Ａ’に沿
って切断した断面図が図１０（Ｂ）に対応する。図１０
（Ａ）において、２１は活性層、２２は第１配線２２a
と第２配線２２bとでなるゲート配線、２３は第１配線
２２aのみで形成されるゲート電極（三つのゲート電極
のうち一つのみに符号を付してある）、２４は第１配線
２４aと第２配線２４bとでなる容量配線である。
って切断した断面図が図１０（Ｂ）に対応する。図１０
（Ａ）において、２１は活性層、２２は第１配線２２a
と第２配線２２bとでなるゲート配線、２３は第１配線
２２aのみで形成されるゲート電極（三つのゲート電極
のうち一つのみに符号を付してある）、２４は第１配線
２４aと第２配線２４bとでなる容量配線である。
【０１３９】容量配線を形成する第１配線２４aは、一
部で活性層２１と大きく重なるように形成されている。
第１配線２４aと活性層２１との間にはゲート絶縁膜と
同時に形成された（同一層で且つ同一材料からなる）絶
縁膜（保持容量の誘電体）３３が存在し、保持容量２５
が形成されている。
部で活性層２１と大きく重なるように形成されている。
第１配線２４aと活性層２１との間にはゲート絶縁膜と
同時に形成された（同一層で且つ同一材料からなる）絶
縁膜（保持容量の誘電体）３３が存在し、保持容量２５
が形成されている。
【０１４０】また、２６はソース配線、２７はドレイン
配線、２８はソース配線と活性層とのコンタクト部、２
９はドレイン配線と活性層とのコンタクト部、３０は画
素電極（本実施例では透明導電膜）、３１は画素電極と
ドレイン配線とのコンタクト部、３２は画像表示領域で
ある。
配線、２８はソース配線と活性層とのコンタクト部、２
９はドレイン配線と活性層とのコンタクト部、３０は画
素電極（本実施例では透明導電膜）、３１は画素電極と
ドレイン配線とのコンタクト部、３２は画像表示領域で
ある。
【０１４１】本実施例では、入出力信号配線やゲート配
線に用いる第１配線と第２配線とが積層された配線を容
量配線としても用いている点に特徴がある。こうするこ
とにより容量配線の電位をより安定化させることが可能
となり、液晶表示装置の場合には階調表示の正確な表現
が可能となる。
線に用いる第１配線と第２配線とが積層された配線を容
量配線としても用いている点に特徴がある。こうするこ
とにより容量配線の電位をより安定化させることが可能
となり、液晶表示装置の場合には階調表示の正確な表現
が可能となる。
【０１４２】なお、本実施例の構造は実施例１に従って
実現可能であり、実施例２〜４のいずれの構成とも自由
に組み合わせることができる。
実現可能であり、実施例２〜４のいずれの構成とも自由
に組み合わせることができる。
【０１４３】［実施例６］本実施例では、実施例１とは
異なる構造の画素部を有するアクティブマトリクス型液
晶表示装置について図１１を用いて説明する。なお、基
本的な構造は図５と同じであるので異なる部分のみに注
目して説明する。
異なる構造の画素部を有するアクティブマトリクス型液
晶表示装置について図１１を用いて説明する。なお、基
本的な構造は図５と同じであるので異なる部分のみに注
目して説明する。
【０１４４】図１１の構造では画素部を形成する画素Ｔ
ＦＴ（ｎチャネル型ＴＦＴ）３１０の構造が実施例１と
異なる。具体的には、本実施例の場合、チャネル形成領
域４１、４２とｎ型不純物領域（ｃ）でなるＬＤＤ領域
（Ｌoff領域）４３〜４６との間に、オフセット領域４
７〜５０が形成されている点で異なる。
ＦＴ（ｎチャネル型ＴＦＴ）３１０の構造が実施例１と
異なる。具体的には、本実施例の場合、チャネル形成領
域４１、４２とｎ型不純物領域（ｃ）でなるＬＤＤ領域
（Ｌoff領域）４３〜４６との間に、オフセット領域４
７〜５０が形成されている点で異なる。
【０１４５】なお、オフセット領域とは、４７〜５０で
示されるようにチャネル形成領域と同一組成の半導体層
（含まれる不純物元素がチャネル形成領域と同一である
という意味）で、ゲート電極と重ならない領域を指す。
このオフセット領域４７〜５０は単なる抵抗として機能
し、オフ電流値を低減する上で非常に効果がある。
示されるようにチャネル形成領域と同一組成の半導体層
（含まれる不純物元素がチャネル形成領域と同一である
という意味）で、ゲート電極と重ならない領域を指す。
このオフセット領域４７〜５０は単なる抵抗として機能
し、オフ電流値を低減する上で非常に効果がある。
【０１４６】このような構造を実現するには、例えば実
施例１の図２（Ｄ）の工程においてｎ型不純物元素を添
加する前に、厚さ２０〜２００ｎｍ（好ましくは２５〜
１５０ｎｍ）の珪素を含む絶縁膜を、ゲート配線等を覆
って形成しておけば良い。
施例１の図２（Ｄ）の工程においてｎ型不純物元素を添
加する前に、厚さ２０〜２００ｎｍ（好ましくは２５〜
１５０ｎｍ）の珪素を含む絶縁膜を、ゲート配線等を覆
って形成しておけば良い。
【０１４７】こうすることでゲート電極１２４の側壁に
珪素を含む絶縁膜が形成された状態で不純物元素が添加
されるので、その部分がマスクとなってオフセット領域
が形成される。従って、こうして形成されるオフセット
領域の長さは前記珪素を含む絶縁膜の膜厚にほぼ一致
し、２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）
となる。
珪素を含む絶縁膜が形成された状態で不純物元素が添加
されるので、その部分がマスクとなってオフセット領域
が形成される。従って、こうして形成されるオフセット
領域の長さは前記珪素を含む絶縁膜の膜厚にほぼ一致
し、２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）
となる。
【０１４８】この珪素を含む絶縁膜は実施例１で既に説
明しているが、本実施例の場合にはゲート絶縁膜の材料
と同一のものを用いることが好ましい。そうすると、図
２（Ｅ）の工程でゲート絶縁膜と同時に除去することが
できる。
明しているが、本実施例の場合にはゲート絶縁膜の材料
と同一のものを用いることが好ましい。そうすると、図
２（Ｅ）の工程でゲート絶縁膜と同時に除去することが
できる。
【０１４９】なお、本実施例の構造は実施例１の工程の
一部を変更することで実現可能であり、実施例２〜５の
いずれの構成とも自由に組み合わせることができる。
一部を変更することで実現可能であり、実施例２〜５の
いずれの構成とも自由に組み合わせることができる。
【０１５０】［実施例７］本実施例では、実施例１と異
なる作製工程によってアクティブマトリクス基板を作製
する場合について、図１２を用いて説明する。
なる作製工程によってアクティブマトリクス基板を作製
する場合について、図１２を用いて説明する。
【０１５１】まず、実施例１の工程に従って図３（Ｃ）
の工程までを行う。但し、実施例１では保護膜として５
０ｎｍの窒化シリコン膜を用いたが、本実施例では３０
０ｎｍ厚の窒化酸化シリコン膜５１を用いる。（図１２
（Ａ））
の工程までを行う。但し、実施例１では保護膜として５
０ｎｍの窒化シリコン膜を用いたが、本実施例では３０
０ｎｍ厚の窒化酸化シリコン膜５１を用いる。（図１２
（Ａ））
【０１５２】次に、入出力信号配線となる第１配線１
１、ゲート配線となる第１配線１２の上において窒化酸
化シリコン膜５１にコンタクトホールを開け、アルミニ
ウムを主成分とする膜（本実施例では２wt％のシリコン
を添加したアルミニウム膜）でなる低抵抗な第２配線５
３、５４を形成する。（図１２（Ｂ））
１、ゲート配線となる第１配線１２の上において窒化酸
化シリコン膜５１にコンタクトホールを開け、アルミニ
ウムを主成分とする膜（本実施例では２wt％のシリコン
を添加したアルミニウム膜）でなる低抵抗な第２配線５
３、５４を形成する。（図１２（Ｂ））
【０１５３】こうして同一基板上に、駆動回路と画素部
とを有した図１２（Ｃ）のような構造のアクティブマト
リクス基板が完成する。なお、図１２（Ｃ）において
は、駆動回路にはｐチャネル型ＴＦＴ３２０、ｎチャネ
ル型ＴＦＴ３２１、３２２が形成され、画素部にはｎチ
ャネル型ＴＦＴでなる画素ＴＦＴ３２３が形成される。
また、入出力信号配線３２４、ゲート配線３２５が形成
される。
とを有した図１２（Ｃ）のような構造のアクティブマト
リクス基板が完成する。なお、図１２（Ｃ）において
は、駆動回路にはｐチャネル型ＴＦＴ３２０、ｎチャネ
ル型ＴＦＴ３２１、３２２が形成され、画素部にはｎチ
ャネル型ＴＦＴでなる画素ＴＦＴ３２３が形成される。
また、入出力信号配線３２４、ゲート配線３２５が形成
される。
【０１５４】これらのＴＦＴ３２０〜３２３、入出力信
号配線３２４及びゲート配線３２５の機能に関しては、
実施例１で説明した通りであるので、ここでの説明は省
略する。実施例１の図４（Ｂ）に示したアクティブマト
リクス基板と異なる点は保護膜５１が残存している点
と、入出力信号配線３２４とゲート配線３２５の構造が
異なる点のみである。従って、機能及び効果について
は、実施例１と同様のものを得ることができる。
号配線３２４及びゲート配線３２５の機能に関しては、
実施例１で説明した通りであるので、ここでの説明は省
略する。実施例１の図４（Ｂ）に示したアクティブマト
リクス基板と異なる点は保護膜５１が残存している点
と、入出力信号配線３２４とゲート配線３２５の構造が
異なる点のみである。従って、機能及び効果について
は、実施例１と同様のものを得ることができる。
【０１５５】なお、実施例２と組み合わせることでアク
ティブマトリクス型液晶表示装置が完成することは言う
までもなく、実施例３〜６のいずれの構成とも自由に組
み合わせることが可能である。
ティブマトリクス型液晶表示装置が完成することは言う
までもなく、実施例３〜６のいずれの構成とも自由に組
み合わせることが可能である。
【０１５６】［実施例８］実施例１に示した構成におい
て、第２配線としていかなる低抵抗材料を用いても良
い。具体的には、実施例１に示したアルミニウムまたは
アルミニウムを主成分とする膜（アルミニウム系薄膜）
以外に、銅または銅を主成分とする膜（以下、銅系薄膜
という）、銀または銀を主成分とする膜（以下、銀系薄
膜という）、或いはそれらを組み合わせた積層膜を用い
ることが可能である。
て、第２配線としていかなる低抵抗材料を用いても良
い。具体的には、実施例１に示したアルミニウムまたは
アルミニウムを主成分とする膜（アルミニウム系薄膜）
以外に、銅または銅を主成分とする膜（以下、銅系薄膜
という）、銀または銀を主成分とする膜（以下、銀系薄
膜という）、或いはそれらを組み合わせた積層膜を用い
ることが可能である。
【０１５７】さらに、上記アルミニウム系薄膜、胴系薄
膜または銀系薄膜に対して、チタン、窒化チタン、タン
タル、窒化タンタル、タングステン、窒化タングステ
ン、モリブデン、ニオブ等の材料で形成された膜を積層
しても良い。積層する順序は上でも下でも良く、上記第
２配線を挟む構造としても良い。これらの膜は特に第２
配線としてアルミニウム系薄膜を用いる場合に有効であ
り、ヒロック等の発生を防止することができる。
膜または銀系薄膜に対して、チタン、窒化チタン、タン
タル、窒化タンタル、タングステン、窒化タングステ
ン、モリブデン、ニオブ等の材料で形成された膜を積層
しても良い。積層する順序は上でも下でも良く、上記第
２配線を挟む構造としても良い。これらの膜は特に第２
配線としてアルミニウム系薄膜を用いる場合に有効であ
り、ヒロック等の発生を防止することができる。
【０１５８】また、上記アルミニウム系薄膜、胴系薄膜
または銀系薄膜は非常に酸化されやすく絶縁不良の起こ
しやすい材料である。そのため、上記チタン等の薄膜を
第２配線の上表面に積層しておくことで、他の配線との
電気的接触を確保しやすくすることができる。
または銀系薄膜は非常に酸化されやすく絶縁不良の起こ
しやすい材料である。そのため、上記チタン等の薄膜を
第２配線の上表面に積層しておくことで、他の配線との
電気的接触を確保しやすくすることができる。
【０１５９】なお、本実施例の構成は実施例１以外に
も、実施例２〜７のいずれの構成とも自由に組み合わせ
ることが可能である。
も、実施例２〜７のいずれの構成とも自由に組み合わせ
ることが可能である。
【０１６０】［実施例９］実施例１では、結晶構造を含
む半導体膜の形成方法として、結晶化を助長する触媒元
素を用いる例を示したが、本実施例では、そのような触
媒元素を用いずに熱結晶化またはレーザー結晶化によっ
て結晶構造を含む半導体膜を形成する場合を示す。
む半導体膜の形成方法として、結晶化を助長する触媒元
素を用いる例を示したが、本実施例では、そのような触
媒元素を用いずに熱結晶化またはレーザー結晶化によっ
て結晶構造を含む半導体膜を形成する場合を示す。
【０１６１】熱結晶化による場合、非晶質構造を含む半
導体膜を形成した後、６００〜６５０℃の温度で１５〜
２４時間の熱処理工程を行えば良い。即ち、６００℃を
超える温度で熱処理を行うことにより自然核が発生し、
結晶化が進行する。
導体膜を形成した後、６００〜６５０℃の温度で１５〜
２４時間の熱処理工程を行えば良い。即ち、６００℃を
超える温度で熱処理を行うことにより自然核が発生し、
結晶化が進行する。
【０１６２】また、レーザー結晶化による場合、非晶質
構造を含む半導体膜を形成した後、実施例１に示した第
１アニール条件でレーザーアニール工程を行えば良い。
これにより短時間で結晶構造を含む半導体膜を形成する
ことができる。勿論、レーザーアニールの代わりにラン
プアニールを行っても良い。
構造を含む半導体膜を形成した後、実施例１に示した第
１アニール条件でレーザーアニール工程を行えば良い。
これにより短時間で結晶構造を含む半導体膜を形成する
ことができる。勿論、レーザーアニールの代わりにラン
プアニールを行っても良い。
【０１６３】以上のように、本発明に用いる結晶構造を
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例１〜８の
構成と自由に組み合わせることが可能である。
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例１〜８の
構成と自由に組み合わせることが可能である。
【０１６４】［実施例１０］本実施例では、実施例１と
は異なる作製工程でアクティブマトリクス基板を作製す
る場合について説明する。
は異なる作製工程でアクティブマトリクス基板を作製す
る場合について説明する。
【０１６５】実施例１では、特開平７−１３０６５２号
公報に記載された技術を用いて結晶化工程を行い、ソー
ス領域及びドレイン領域の活性化と同時に、結晶化に用
いた触媒元素をソース領域及びドレイン領域中へゲッタ
リングする技術を用いた。
公報に記載された技術を用いて結晶化工程を行い、ソー
ス領域及びドレイン領域の活性化と同時に、結晶化に用
いた触媒元素をソース領域及びドレイン領域中へゲッタ
リングする技術を用いた。
【０１６６】しかし他の方法として、結晶化工程からゲ
ッタリング工程までの工程を特開平１０−２７０３６３
号公報（米国出願番号０９／０５０，１８２に対応）を
用いることも可能である。同公報に記載の技術の場合、
触媒元素を用いて結晶化工程を行った後に、周期表の１
５族に属する元素（代表的にはリン）を含む領域を選択
的に形成してそこに触媒元素をゲッタリングする。
ッタリング工程までの工程を特開平１０−２７０３６３
号公報（米国出願番号０９／０５０，１８２に対応）を
用いることも可能である。同公報に記載の技術の場合、
触媒元素を用いて結晶化工程を行った後に、周期表の１
５族に属する元素（代表的にはリン）を含む領域を選択
的に形成してそこに触媒元素をゲッタリングする。
【０１６７】また、他の方法として、結晶化工程からゲ
ッタリング工程までの工程を特開平１０−２４７７３５
号公報（米国出願番号０９／０３４，０４１に対応）を
用いることも可能である。
ッタリング工程までの工程を特開平１０−２４７７３５
号公報（米国出願番号０９／０３４，０４１に対応）を
用いることも可能である。
【０１６８】以上のように、本発明に用いる結晶構造を
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例１〜８の
構成と自由に組み合わせることが可能である。
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例１〜８の
構成と自由に組み合わせることが可能である。
【０１６９】［実施例１１］本発明では図１０に示すよ
うにゲート配線や容量配線を第１配線と第２配線とを積
層した構造とすることで配線抵抗を低減している。ここ
で第１配線としてＴａＮ＼Ｔａ膜（ＴａＮ膜とＴａ膜と
の積層膜）もしくはＷ膜を用いる場合と、それらに第２
配線としてＡｌ−Ｎｄ（ネオジウムを添加したアルミニ
ウム膜）膜を積層した場合とについて調べた結果を表１
に示す。
うにゲート配線や容量配線を第１配線と第２配線とを積
層した構造とすることで配線抵抗を低減している。ここ
で第１配線としてＴａＮ＼Ｔａ膜（ＴａＮ膜とＴａ膜と
の積層膜）もしくはＷ膜を用いる場合と、それらに第２
配線としてＡｌ−Ｎｄ（ネオジウムを添加したアルミニ
ウム膜）膜を積層した場合とについて調べた結果を表１
に示す。
【０１７０】なお、第１配線と第２配線とを積層するに
際し、本実施例では第１配線を形成した後、酸素が１ｐ
ｐｍ以下の窒素雰囲気中にて５００℃４時間の熱処理を
行い、そして第１配線上に第２の配線を積層してシート
抵抗値を測定した。
際し、本実施例では第１配線を形成した後、酸素が１ｐ
ｐｍ以下の窒素雰囲気中にて５００℃４時間の熱処理を
行い、そして第１配線上に第２の配線を積層してシート
抵抗値を測定した。
【０１７１】
【表１】
【０１７２】表１に示すように、ＴａＮ＼Ｔａ膜を単層
で用いた場合シート抵抗値は１．５８Ω／□であるが、
Ａｌ−Ｎｄ膜を積層することで０．１６Ω／□にまでシ
ート抵抗値が下がった。さらに、このことは第１配線を
露呈させた状態で加熱処理を行っても良好な電気的接続
がなされていることを意味している。
で用いた場合シート抵抗値は１．５８Ω／□であるが、
Ａｌ−Ｎｄ膜を積層することで０．１６Ω／□にまでシ
ート抵抗値が下がった。さらに、このことは第１配線を
露呈させた状態で加熱処理を行っても良好な電気的接続
がなされていることを意味している。
【０１７３】［実施例１２］図２２は実施例１に従って
作製されたｎチャネル型ＴＦＴ３０２のドレイン電流
（ＩＤ）とゲート電圧（ＶＧ）との関係を表すグラフ
（以下、ＩＤ−ＶＧ曲線という）及び電界効果移動度
（μFE）のグラフである。このとき、ソース電圧（Ｖ
Ｓ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖ
とした。なお、実測値はチャネル長（Ｌ）が７．２μ
m、チャネル幅（Ｗ）が８．０μm、ゲート絶縁膜の膜厚
（Ｔox）が１１５ｎｍであった。
作製されたｎチャネル型ＴＦＴ３０２のドレイン電流
（ＩＤ）とゲート電圧（ＶＧ）との関係を表すグラフ
（以下、ＩＤ−ＶＧ曲線という）及び電界効果移動度
（μFE）のグラフである。このとき、ソース電圧（Ｖ
Ｓ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖ
とした。なお、実測値はチャネル長（Ｌ）が７．２μ
m、チャネル幅（Ｗ）が８．０μm、ゲート絶縁膜の膜厚
（Ｔox）が１１５ｎｍであった。
【０１７４】図２２において、太線はストレス試験前、
点線はストレス試験後のＩＤ−ＶＧ曲線および電界効果
移動度を示しているが、ストレス試験前後で曲線に殆ど
変化はなく、ホットキャリア劣化が抑制されていること
が判った。なお、ここで行ったストレス試験は、室温に
てソース電圧０Ｖ、ドレイン電圧２０Ｖ、ゲート電圧４
Ｖをかけた状態で６０秒保持する試験であり、ホットキ
ャリア劣化を促進させる試験である。
点線はストレス試験後のＩＤ−ＶＧ曲線および電界効果
移動度を示しているが、ストレス試験前後で曲線に殆ど
変化はなく、ホットキャリア劣化が抑制されていること
が判った。なお、ここで行ったストレス試験は、室温に
てソース電圧０Ｖ、ドレイン電圧２０Ｖ、ゲート電圧４
Ｖをかけた状態で６０秒保持する試験であり、ホットキ
ャリア劣化を促進させる試験である。
【０１７５】［実施例１３］本発明の構成は、従来のＭ
ＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを
形成する際にも実施することが可能である。即ち、三次
元構造の半導体装置を実現することも可能である。ま
た、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOIT
EC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の
登録商標）などのＳＯＩ基板を用いることも可能であ
る。
ＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを
形成する際にも実施することが可能である。即ち、三次
元構造の半導体装置を実現することも可能である。ま
た、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOIT
EC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の
登録商標）などのＳＯＩ基板を用いることも可能であ
る。
【０１７６】なお、本実施例の構成は、実施例１〜１０
のいずれの構成とも自由に組み合わせることが可能であ
る。
のいずれの構成とも自由に組み合わせることが可能であ
る。
【０１７７】［実施例１４］本発明によって作製された
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
（反強誘電性混合液晶）が挙げられる。
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
（反強誘電性混合液晶）が挙げられる。
【０１７８】例えば、「H.Furue et al.;Characteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。
【０１７９】特に、電場に対して透過率が連続的に変化
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶（Thresholdless Antiferroelectric LCD：ＴＬ−
ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電
気光学応答特性を示すものがあり、その駆動電圧が約±
２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出
されている。そのため、画素部用の電源電圧が５〜８Ｖ
程度で済む場合があり、駆動回路と画素部を同じ電源電
圧で動作させる可能性が示唆されている。即ち、液晶表
示装置全体の低消費電力化を図ることができる。
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶（Thresholdless Antiferroelectric LCD：ＴＬ−
ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電
気光学応答特性を示すものがあり、その駆動電圧が約±
２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出
されている。そのため、画素部用の電源電圧が５〜８Ｖ
程度で済む場合があり、駆動回路と画素部を同じ電源電
圧で動作させる可能性が示唆されている。即ち、液晶表
示装置全体の低消費電力化を図ることができる。
【０１８０】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴ
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴ
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。
【０１８１】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。そういった意
味で実施例１の図４（Ｂ）で示した保持容量は小さい面
積で大きな容量を蓄積することができるので好ましい。
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。そういった意
味で実施例１の図４（Ｂ）で示した保持容量は小さい面
積で大きな容量を蓄積することができるので好ましい。
【０１８２】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。
【０１８３】また、本実施例の構成は、実施例１〜１０
もしくは１３のいずれの構成とも自由に組み合わせるこ
とが可能である。
もしくは１３のいずれの構成とも自由に組み合わせるこ
とが可能である。
【０１８４】［実施例１５］本願発明はアクティブマト
リクス型ＥＬ（エレクトロルミネッセンス）ディスプレ
イ（アクティブマトリクス型ＥＬ表示装置ともいう）に
適用することも可能である。その例を図１３に示す。
リクス型ＥＬ（エレクトロルミネッセンス）ディスプレ
イ（アクティブマトリクス型ＥＬ表示装置ともいう）に
適用することも可能である。その例を図１３に示す。
【０１８５】図１３は本実施例のアクティブマトリクス
型ＥＬディスプレイの回路図である。８１は表示領域を
表しており、その周辺にはＸ方向（ソース側）駆動回路
８２、Ｙ方向（ゲート側）駆動回路８３が設けられてい
る。また、表示領域８１の各画素は、スイッチング用Ｔ
ＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、Ｅ
Ｌ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向
信号線（ソース信号線）８８a（または８８b）、Ｙ方向
信号線（ゲート信号線）８９a（または８９b、８９c）
が接続される。また、電流制御用ＴＦＴ８６には、電源
線９０a、９０bが接続される。
型ＥＬディスプレイの回路図である。８１は表示領域を
表しており、その周辺にはＸ方向（ソース側）駆動回路
８２、Ｙ方向（ゲート側）駆動回路８３が設けられてい
る。また、表示領域８１の各画素は、スイッチング用Ｔ
ＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、Ｅ
Ｌ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向
信号線（ソース信号線）８８a（または８８b）、Ｙ方向
信号線（ゲート信号線）８９a（または８９b、８９c）
が接続される。また、電流制御用ＴＦＴ８６には、電源
線９０a、９０bが接続される。
【０１８６】本実施例のアクティブマトリクス型ＥＬデ
ィスプレイでは、Ｘ方向制御回路８２及びＹ方向制御回
路８３を図４（Ｂ）のｐチャネル型ＴＦＴ３０１並びに
ｎチャネル型ＴＦＴ３０２もしくは３０３を組み合わせ
て形成する。また、スイッチング用ＴＦＴ８４には図４
（Ｂ）のｎチャネル型ＴＦＴ３０４を用い、電流制御用
ＴＦＴ８６には図４（Ｂ）のｐチャネル型ＴＦＴ３０１
を用いる。勿論、ＴＦＴの組み合わせはこれに限定する
必要はない。
ィスプレイでは、Ｘ方向制御回路８２及びＹ方向制御回
路８３を図４（Ｂ）のｐチャネル型ＴＦＴ３０１並びに
ｎチャネル型ＴＦＴ３０２もしくは３０３を組み合わせ
て形成する。また、スイッチング用ＴＦＴ８４には図４
（Ｂ）のｎチャネル型ＴＦＴ３０４を用い、電流制御用
ＴＦＴ８６には図４（Ｂ）のｐチャネル型ＴＦＴ３０１
を用いる。勿論、ＴＦＴの組み合わせはこれに限定する
必要はない。
【０１８７】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイに対して、実施例１、４〜１０もしく
は１３のいずれの構成を組み合わせても良い。
ＥＬディスプレイに対して、実施例１、４〜１０もしく
は１３のいずれの構成を組み合わせても良い。
【０１８８】［実施例１６］本実施例では、本願発明を
用いてＥＬ（エレクトロルミネセンス）表示装置を作製
した例について説明する。なお、図１４（Ａ）は本願発
明のＥＬ表示装置の上面図であり、図１４（Ｂ）はその
断面図である。
用いてＥＬ（エレクトロルミネセンス）表示装置を作製
した例について説明する。なお、図１４（Ａ）は本願発
明のＥＬ表示装置の上面図であり、図１４（Ｂ）はその
断面図である。
【０１８９】図１４（Ａ）において、４００１は基板、
４００２は画素部、４００３はソース側駆動回路、４０
０４はゲート側駆動回路であり、それぞれの駆動回路は
配線４００５を経てＦＰＣ（フレキシブルプリントサー
キット）４００６に至り、外部機器へと接続される。
４００２は画素部、４００３はソース側駆動回路、４０
０４はゲート側駆動回路であり、それぞれの駆動回路は
配線４００５を経てＦＰＣ（フレキシブルプリントサー
キット）４００６に至り、外部機器へと接続される。
【０１９０】このとき、画素部４００２、ソース側駆動
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。
【０１９１】また、図１４（Ｂ）は図１４（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦ
Ｔ）４２０２が形成されている。
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦ
Ｔ）４２０２が形成されている。
【０１９２】本実施例では、駆動ＴＦＴ４２０１には図
４（Ｂ）のｐチャネル型ＴＦＴ３０１とｎチャネル型Ｔ
ＦＴ３０２と同じ構造のＴＦＴが用いられ、電流制御用
ＴＦＴ４２０２には図４（Ｂ）のｐチャネル型ＴＦＴ３
０１と同じ構造のＴＦＴが用いられる。また、画素部４
００２には電流制御用ＴＦＴ４２０２のゲートに接続さ
れた保持容量（図示せず）が設けられる。
４（Ｂ）のｐチャネル型ＴＦＴ３０１とｎチャネル型Ｔ
ＦＴ３０２と同じ構造のＴＦＴが用いられ、電流制御用
ＴＦＴ４２０２には図４（Ｂ）のｐチャネル型ＴＦＴ３
０１と同じ構造のＴＦＴが用いられる。また、画素部４
００２には電流制御用ＴＦＴ４２０２のゲートに接続さ
れた保持容量（図示せず）が設けられる。
【０１９３】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物または酸化インジウムと酸
化亜鉛との化合物を用いることができる。
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物または酸化インジウムと酸
化亜鉛との化合物を用いることができる。
【０１９４】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。
【０１９５】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。
【０１９６】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。
【０１９７】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。
【０１９８】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１と、その第１シール材４１０１によって基板４００１
に貼り合わされたカバー材４１０２で囲まれ、充填材４
１０３により封入されている。
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１と、その第１シール材４１０１によって基板４００１
に貼り合わされたカバー材４１０２で囲まれ、充填材４
１０３により封入されている。
【０１９９】カバー材４１０２としては、ガラス板、金
属板（代表的にはステンレス板）、セラミックス板、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ
Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
属板（代表的にはステンレス板）、セラミックス板、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ
Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
【０２００】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０２０１】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。
【０２０２】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
【０２０３】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路
４００３及びゲート側駆動回路４００４に送られる信号
をＦＰＣ４００６から伝え、ＦＰＣ４００６により外部
機器と電気的に接続される。
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路
４００３及びゲート側駆動回路４００４に送られる信号
をＦＰＣ４００６から伝え、ＦＰＣ４００６により外部
機器と電気的に接続される。
【０２０４】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１４（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１、４〜１１、１３のいずれの構成
を組み合わせて作製しても構わない。
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１４（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１、４〜１１、１３のいずれの構成
を組み合わせて作製しても構わない。
【０２０５】ここで画素部のさらに詳細な断面構造を図
１５に、上面構造を図１６（Ａ）に、回路図を図１６
（Ｂ）に示す。図１５、図１６（Ａ）及び図１６（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。
１５に、上面構造を図１６（Ａ）に、回路図を図１６
（Ｂ）に示す。図１５、図１６（Ａ）及び図１６（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。
【０２０６】図１５において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は図４（Ｂ）のｎチ
ャネル型ＴＦＴ３０４を用いて形成される。従って、構
造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれ
ば良い。また、４４０３で示される配線は、スイッチン
グ用ＴＦＴ４４０２のゲート電極４４０４a、４４０４b
を電気的に接続するゲート配線である。
れたスイッチング用ＴＦＴ４４０２は図４（Ｂ）のｎチ
ャネル型ＴＦＴ３０４を用いて形成される。従って、構
造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれ
ば良い。また、４４０３で示される配線は、スイッチン
グ用ＴＦＴ４４０２のゲート電極４４０４a、４４０４b
を電気的に接続するゲート配線である。
【０２０７】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。
【０２０８】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は図４（Ｂ）のｐチャネル型ＴＦ
Ｔ３０１を用いて形成される。従って、構造の説明はｐ
チャネル型ＴＦＴ３０１の説明を参照すれば良い。な
お、本実施例ではシングルゲート構造としているが、ダ
ブルゲート構造もしくはトリプルゲート構造であっても
良い。
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は図４（Ｂ）のｐチャネル型ＴＦ
Ｔ３０１を用いて形成される。従って、構造の説明はｐ
チャネル型ＴＦＴ３０１の説明を参照すれば良い。な
お、本実施例ではシングルゲート構造としているが、ダ
ブルゲート構造もしくはトリプルゲート構造であっても
良い。
【０２０９】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。
【０２１０】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１１に電気的に接続される。画
素電極４４１０としては酸化インジウムと酸化スズとの
化合物もしくは酸化インジウムと酸化亜鉛との化合物か
らなる導電膜を用いることができる。
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１１に電気的に接続される。画
素電極４４１０としては酸化インジウムと酸化スズとの
化合物もしくは酸化インジウムと酸化亜鉛との化合物か
らなる導電膜を用いることができる。
【０２１１】画素電極４４１０の上にはＥＬ層４４１２
が形成される。なお、図１５では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌ
ｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といっ
た蛍光色素を添加することで発光色を制御することがで
きる。
が形成される。なお、図１５では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌ
ｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といっ
た蛍光色素を添加することで発光色を制御することがで
きる。
【０２１２】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。
【０２１３】次に、ＥＬ層４４１２の上には遮光性の導
電膜からなる陰極４４１３が設けられる。本実施例の場
合、遮光性の導電膜としてアルミニウムとリチウムとの
合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウ
ムと銀との合金膜）を用いても良い。陰極材料として
は、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。
電膜からなる陰極４４１３が設けられる。本実施例の場
合、遮光性の導電膜としてアルミニウムとリチウムとの
合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウ
ムと銀との合金膜）を用いても良い。陰極材料として
は、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。
【０２１４】この陰極４４１３まで形成された時点でＥ
Ｌ素子４４１４が完成する。なお、ここでいうＥＬ素子
４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１
２及び陰極４４１３で形成されたコンデンサを指す。
Ｌ素子４４１４が完成する。なお、ここでいうＥＬ素子
４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１
２及び陰極４４１３で形成されたコンデンサを指す。
【０２１５】次に、本実施例における画素の上面構造を
図１６（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソース領域はソース配線４４１５に接続さ
れ、ドレインはドレイン配線４４０５に接続される。ま
た、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６
のゲート電極４４０７に電気的に接続される。また、電
流制御用ＴＦＴ４４０６のソースは電流供給線４４１６
に電気的に接続され、ドレインはドレイン配線４４１７
に電気的に接続される。また、ドレイン配線４４１７は
点線で示される画素電極（陽極）４４１８に電気的に接
続される。
図１６（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソース領域はソース配線４４１５に接続さ
れ、ドレインはドレイン配線４４０５に接続される。ま
た、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６
のゲート電極４４０７に電気的に接続される。また、電
流制御用ＴＦＴ４４０６のソースは電流供給線４４１６
に電気的に接続され、ドレインはドレイン配線４４１７
に電気的に接続される。また、ドレイン配線４４１７は
点線で示される画素電極（陽極）４４１８に電気的に接
続される。
【０２１６】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電流供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。
持容量が形成される。保持容量４４１９は、電流供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。
【０２１７】なお、本実施例のＥＬ表示装置を作製する
にあたって、実施例１、４〜１０、１３もしくは１４の
構成を自由に組み合わせても良い。
にあたって、実施例１、４〜１０、１３もしくは１４の
構成を自由に組み合わせても良い。
【０２１８】［実施例１７］本実施例では、実施例１６
とは異なる画素構造を有したＥＬ表示装置について説明
する。説明には図１７を用いる。なお、図１５と同一の
符号が付してある部分については実施例１６の説明を参
照すれば良い。
とは異なる画素構造を有したＥＬ表示装置について説明
する。説明には図１７を用いる。なお、図１５と同一の
符号が付してある部分については実施例１６の説明を参
照すれば良い。
【０２１９】図１７では電流制御用ＴＦＴ４５０１とし
て図４（Ｂ）のｎチャネル型ＴＦＴ３０２と同一構造の
ＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲ
ート電極４５０２はスイッチング用ＴＦＴ４４０２のド
レイン配線４４０５に接続されている。また、電流制御
用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４
５０４に電気的に接続されている。
て図４（Ｂ）のｎチャネル型ＴＦＴ３０２と同一構造の
ＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲ
ート電極４５０２はスイッチング用ＴＦＴ４４０２のド
レイン配線４４０５に接続されている。また、電流制御
用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４
５０４に電気的に接続されている。
【０２２０】本実施例では、画素電極４５０４がＥＬ素
子の陰極として機能し、遮光性の導電膜を用いて形成す
る。具体的には、アルミニウムとリチウムとの合金膜を
用いるが、周期表の１族もしくは２族に属する元素から
なる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。
子の陰極として機能し、遮光性の導電膜を用いて形成す
る。具体的には、アルミニウムとリチウムとの合金膜を
用いるが、周期表の１族もしくは２族に属する元素から
なる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。
【０２２１】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図１７では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。
が形成される。なお、図１７では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。
【０２２２】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。
【０２２３】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陽極４５０６で形成されたコンデンサを指す。
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陽極４５０６で形成されたコンデンサを指す。
【０２２４】このとき、電流制御用ＴＦＴ４５０１が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電
流量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０１のドレイン側に、ゲート絶縁膜４５０８を介してゲ
ート電極４５０２に重なるようにＬＤＤ領域４５０９を
設ける本願発明の構造は極めて有効である。
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電
流量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０１のドレイン側に、ゲート絶縁膜４５０８を介してゲ
ート電極４５０２に重なるようにＬＤＤ領域４５０９を
設ける本願発明の構造は極めて有効である。
【０２２５】また、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９との間に
ゲート容量と呼ばれる寄生容量を形成する。このゲート
容量を調節することで図１６（Ａ）、（Ｂ）に示した保
持容量４４１８と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させ
る場合においては、保持容量のキャパシタンスがアナロ
グ駆動方式で動作させる場合よりも小さくて済むため、
ゲート容量で保持容量を代用しうる。
１はゲート電極４５０２とＬＤＤ領域４５０９との間に
ゲート容量と呼ばれる寄生容量を形成する。このゲート
容量を調節することで図１６（Ａ）、（Ｂ）に示した保
持容量４４１８と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させ
る場合においては、保持容量のキャパシタンスがアナロ
グ駆動方式で動作させる場合よりも小さくて済むため、
ゲート容量で保持容量を代用しうる。
【０２２６】なお、本実施例のＥＬ表示装置を作製する
にあたって、実施例１、４〜１０、１３もしくは１４の
構成を自由に組み合わせても良い。
にあたって、実施例１、４〜１０、１３もしくは１４の
構成を自由に組み合わせても良い。
【０２２７】［実施例１８］本実施例では、実施例１６
もしくは実施例１７に示したＥＬ表示装置の画素部に用
いることができる画素構造の例を図１８（Ａ）〜（Ｃ）
に示す。なお、本実施例において、４６０１はスイッチ
ング用ＴＦＴ４６０２のソース配線、４６０３はスイッ
チング用ＴＦＴ４６０２のゲート配線、４６０４は電流
制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６
０８は電流供給線、４６０７はＥＬ素子とする。
もしくは実施例１７に示したＥＬ表示装置の画素部に用
いることができる画素構造の例を図１８（Ａ）〜（Ｃ）
に示す。なお、本実施例において、４６０１はスイッチ
ング用ＴＦＴ４６０２のソース配線、４６０３はスイッ
チング用ＴＦＴ４６０２のゲート配線、４６０４は電流
制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６
０８は電流供給線、４６０７はＥＬ素子とする。
【０２２８】図１８（Ａ）は、二つの画素間で電流供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
線４６０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２２９】また、図１８（Ｂ）は、電流供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図１８（Ｂ）では電流供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図１８（Ｂ）では電流供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。
【０２３０】また、図１８（Ｃ）は、図１８（Ｂ）の構
造と同様に電流供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電流供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４６０８をゲート配線４６０３aもし
くは４６０３bのいずれか一方と重なるように設けるこ
とも有効である。この場合、電源供給線の本数を減らす
ことができるため、画素部をさらに高精細化することが
できる。
造と同様に電流供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電流供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４６０８をゲート配線４６０３aもし
くは４６０３bのいずれか一方と重なるように設けるこ
とも有効である。この場合、電源供給線の本数を減らす
ことができるため、画素部をさらに高精細化することが
できる。
【０２３１】〔実施例１９〕本願発明の電気光学装置や
半導体回路は電気器具の表示部や信号処理回路として用
いることができる。そのような電気器具としては、ビデ
オカメラ、デジタルカメラ、プロジェクター、プロジェ
クションＴＶ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生
装置、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置などが挙げられる。それら電気器具の具体例を
図１９〜２１に示す。
半導体回路は電気器具の表示部や信号処理回路として用
いることができる。そのような電気器具としては、ビデ
オカメラ、デジタルカメラ、プロジェクター、プロジェ
クションＴＶ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生
装置、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置などが挙げられる。それら電気器具の具体例を
図１９〜２１に示す。
【０２３２】図１９（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の電気光学装置は表示部２００
４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いること
ができる。
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の電気光学装置は表示部２００
４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いること
ができる。
【０２３３】図１９（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。
【０２３４】図１９（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
【０２３５】図１９（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はＣＰＵやメモリ等に用
いることができる。
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はＣＰＵやメモリ等に用
いることができる。
【０２３６】図１９（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
【０２３７】図１９（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０３に用いることがで
き、本願発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０３に用いることがで
き、本願発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。
【０２３８】図２０（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本願発明の電気光
学装置は表示部２６０３に、本願発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本願発明の電気光
学装置は表示部２６０３に、本願発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。
【０２３９】図２０（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本願発明の電気光学装置
は表示部２７０３、２７０６に、本願発明の半導体回路
はＣＰＵやメモリ等に用いることができる。
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本願発明の電気光学装置
は表示部２７０３、２７０６に、本願発明の半導体回路
はＣＰＵやメモリ等に用いることができる。
【０２４０】図２０（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本願発明の電気
光学装置は表示部２８０２やＣＰＵやメモリ等に用いる
ことができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本願発明の電気
光学装置は表示部２８０２やＣＰＵやメモリ等に用いる
ことができる。
【０２４１】図２０（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本願発明
の電気光学装置は表示部２９０２やＣＰＵやメモリ等に
用いることができる。
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本願発明
の電気光学装置は表示部２９０２やＣＰＵやメモリ等に
用いることができる。
【０２４２】なお、図１９（Ｅ）のリアプロジェクター
や図１９（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図２１に
示す。なお、図２１（Ａ）は光学エンジンであり、図２
１（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。
や図１９（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図２１に
示す。なお、図２１（Ａ）は光学エンジンであり、図２
１（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。
【０２４３】図２１（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図２１
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図２１
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。
【０２４４】また、図２１（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図２１（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図２１（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。
【０２４５】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電気器具に適用することが可能で
ある。また、本実施例の電気器具は実施例１〜１７のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
広く、あらゆる分野の電気器具に適用することが可能で
ある。また、本実施例の電気器具は実施例１〜１７のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
【０２４６】
【発明の効果】本願発明を用いることで同一基板上に、
回路が要求する仕様に応じて適切な性能の回路を配置す
ることが可能となり、電気光学装置の動作性能や信頼性
を大幅に向上させることができる。
回路が要求する仕様に応じて適切な性能の回路を配置す
ることが可能となり、電気光学装置の動作性能や信頼性
を大幅に向上させることができる。
【０２４７】また、液晶表示装置に代表される電気光学
装置の画素部において、小さい面積で大きなキャパシテ
ィを有する保持容量を形成することができる。そのた
め、開口率（画素面積に対する有効表示面積の割合）を
低下させることなく、十分な保持容量を確保することが
可能となる。
装置の画素部において、小さい面積で大きなキャパシテ
ィを有する保持容量を形成することができる。そのた
め、開口率（画素面積に対する有効表示面積の割合）を
低下させることなく、十分な保持容量を確保することが
可能となる。
【０２４８】また、そのような電気光学装置を表示部と
して有する電気器具の動作性能と信頼性も向上させるこ
とができる。
して有する電気器具の動作性能と信頼性も向上させるこ
とができる。
【図１】 画素部と駆動回路の作製工程を示す図。
【図２】 画素部と駆動回路の作製工程を示す図。
【図３】 画素部と駆動回路の作製工程を示す図。
【図４】 画素部と駆動回路の作製工程を示す図。
【図５】 アクティブマトリクス型液晶表示装置の断
面構造図。
面構造図。
【図６】 ｎチャネル型ＴＦＴのＬＤＤ構造を示す
図。
図。
【図７】 アクティブマトリクス型液晶表示装置の斜
視図。
視図。
【図８】 アクティブマトリクス型液晶表示装置の回
路ブロック図。
路ブロック図。
【図９】 画素部の上面構造を示す図。
【図１０】 画素部の上面構造と断面構造を示す図。
【図１１】 アクティブマトリクス型液晶表示装置の断
面構造図。
面構造図。
【図１２】 画素部と駆動回路の作製工程を示す図。
【図１３】 アクティブマトリクス型ＥＬ表示装置の構
成を示す図。
成を示す図。
【図１４】 ＥＬ表示装置の上面構造及び断面構造を示
す図。
す図。
【図１５】 ＥＬ表示装置の断面構造を示す図。
【図１６】 ＥＬ表示装置の画素部の上面構造および回
路構成を示す図。
路構成を示す図。
【図１７】 ＥＬ表示装置の断面構造を示す図。
【図１８】 ＥＬ表示装置の画素部の回路構成を示す
図。
図。
【図１９】 電気器具の一例を示す図。
【図２０】 電気器具の一例を示す図。
【図２１】 光学エンジンおよび光源光学系の構成を示
す図。
す図。
【図２２】 ＴＦＴのＩｄ−Ｖｇ曲線を示す図。
１００ 基板 １０１ 下地膜 １０２ 結晶質半導体膜 １０３ 結晶質半導体膜 １０４ 保護膜 １０５，１０７〜１１０ レジストマスク １０６ ｐ型不純物領域（ｂ） １１１〜１１３ ｎ型不純物領域（ｂ） １１４〜１１７ 活性層 １１８ ゲート絶縁膜 １１９ 第１導電膜 １２０ 第２導電膜 １２１〜１２４ ゲート配線 １１ 後に入出力信号配線となる第１配線 １２ 後にゲート配線となる第１配線 １２５〜１３０ ｎ型不純物領域（ｃ） １３１〜１３４ ゲート絶縁膜 １３９〜１４７ ｎ型不純物領域（ａ） １４９、１５０ ｐ型不純物領域（ａ） １５１ 保護膜 １５２〜１５６ チャネル形成領域 １３、１４ 第２配線 １５８〜１６１ ソース配線 １６２〜１６５ ドレイン配線 １６６ パッシベーション膜 １６７ 第３層間絶縁膜 １６８ 遮蔽膜 １６９ 酸化物 １７０〜１７２ 画素電極 １７３ 保持容量 ２０１、２０４、２０８、２１３、２１４ チャネル
形成領域 ２０２、２０５、２０９、２１５ ソース領域 ２０３、２０６、２１０、２１６ ドレイン領域 ２０７、２１１a、２１２a Ｌov領域 ２１１b、２１２b、２１７〜２２０ Ｌoff領域 ２２１ ｎ型不純物領域（ａ）
形成領域 ２０２、２０５、２０９、２１５ ソース領域 ２０３、２０６、２１０、２１６ ドレイン領域 ２０７、２１１a、２１２a Ｌov領域 ２１１b、２１２b、２１７〜２２０ Ｌoff領域 ２２１ ｎ型不純物領域（ａ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１２Ｃ ６１３Ａ
Claims (18)
- 【請求項１】同一基板上に画素部及び駆動回路を含む電
気光学装置において、 前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、一
部または全部が該ｎチャネル型ＴＦＴのゲート電極とゲ
ート絶縁膜を挟んで重なり、 前記画素部の画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴ
のゲート電極とゲート絶縁膜を挟んで重ならず、 前記画素ＴＦＴのゲート電極と同一層で且つ同一材料か
らなる第１配線に該第１配線よりも抵抗率の低い第２配
線が積層された配線を含むことを特徴とする電気光学装
置。 - 【請求項２】請求項１において、前記駆動回路のｎチャ
ネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤ
Ｄ領域に比べて２〜１０倍の濃度でｎ型不純物元素が含
まれることを特徴とする電気光学装置。 - 【請求項３】請求項１において、前記駆動回路のｎチャ
ネル型ＴＦＴのＬＤＤ領域には２×１０16〜５×１０19
atoms/cm3の濃度範囲でｎ型不純物元素が含まれ、前記
画素ＴＦＴのＬＤＤ領域には１×１０16〜５×１０18at
oms/cm3の濃度範囲でｎ型不純物元素が含まれているこ
とを特徴とする電気光学装置。 - 【請求項４】同一基板上に画素部及び駆動回路を含む電
気光学装置において、 前記駆動回路には、ＬＤＤ領域の全部がゲート電極とゲ
ート絶縁膜を挟んで重なる第１ｎチャネル型ＴＦＴ及び
ＬＤＤ領域の一部がゲート電極とゲート絶縁膜を挟んで
重なる第２ｎチャネル型ＴＦＴが含まれ、 前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート電極とゲート絶縁膜を挟んで重なら
ず、 前記画素ＴＦＴのゲート電極と同一層で且つ同一材料か
らなる第１配線に該第１配線よりも抵抗率の低い第２配
線が積層された配線を含むことを特徴とする電気光学装
置。 - 【請求項５】請求項４において、前記第１ｎチャネル型
ＴＦＴのＬＤＤ領域および／または前記第２ｎチャネル
型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤＤ領
域に比べて２〜１０倍の濃度でｎ型不純物元素が含まれ
ることを特徴とする電気光学装置。 - 【請求項６】請求項４において、前記第１ｎチャネル型
ＴＦＴのＬＤＤ領域および／または前記第２ｎチャネル
型ＴＦＴのＬＤＤ領域には２×１０16〜５×１０19atom
s/cm 3の濃度範囲でｎ型不純物元素が含まれ、前記画素
ＴＦＴのＬＤＤ領域には１×１０16〜５×１０18atoms/
cm3の濃度範囲でｎ型不純物元素が含まれていることを
特徴とする電気光学装置。 - 【請求項７】請求項１または請求項４において、前記第
１配線に該第１配線よりも抵抗率の低い第２配線が積層
された配線とは入出力信号配線またはゲート配線である
ことを特徴とする電気光学装置。 - 【請求項８】請求項１または請求項４において、前記第
２配線の抵抗率は前記第１配線の抵抗率の１／１０〜１
／１００倍であることを特徴とする電気光学装置。 - 【請求項９】請求項１または請求項４において、前記第
１配線の抵抗率は１０〜５００μΩｃｍであり、前記第
２配線の抵抗率は０．１〜１０μΩｃｍであることを特
徴とする電気光学装置。 - 【請求項１０】請求項１または請求項４において、前記
第１配線はタンタル、チタン、モリブデン、タングステ
ン、クロム、ニオブもしくはシリコンを含む配線であ
り、 前記第２配線はアルミニウム、銅もしくは銀を含む配線
であることを特徴とする電気光学装置。 - 【請求項１１】請求項１または請求項４において、前記
画素ＴＦＴのチャネル形成領域と前記画素ＴＦＴのＬＤ
Ｄ領域との間にオフセット領域を含むことを特徴とする
電気光学装置。 - 【請求項１２】請求項１乃至請求項１１において、前記
画素部にＥＬ素子を含むことを特徴とする電気光学装
置。 - 【請求項１３】請求項１乃至請求項１１に記載の電気光
学装置を表示部として用いたことを特徴とする電気器
具。 - 【請求項１４】同一基板上に画素部及び駆動回路を含む
電気光学装置の作製方法において、 基板上に結晶を含む半導体膜を形成する第１工程と、 前記結晶を含む半導体膜にｐ型不純物元素を添加してｐ
型不純物領域（ｂ）を形成する第２工程と、 前記結晶を含む半導体膜の前記駆動回路のｎチャネル型
ＴＦＴとなる領域にｎ型不純物元素を添加し、ｎ型不純
物領域（ｂ）を形成する第３工程と、 前記第３工程まで終了した結晶を含む半導体膜をパター
ニングして活性層を形成する第４工程と、 前記活性層の上にゲート絶縁膜を形成する第５工程と、 前記ゲート絶縁膜の上に導電膜を形成する第６工程と、 前記導電膜をパターニングして第１配線を形成する第７
工程と、 前記第１配線をマスクとして前記活性層にｎ型不純物元
素を添加し、ｎ型不純物領域（ｃ）を形成する第８工程
と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
加し、ｎ型不純物領域（ａ）を形成する第９工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
加し、ｐ型不純物領域（ａ）を形成する第１０工程と、 加熱処理により前記ｐ型不純物領域（ａ）、前記ｐ型不
純物領域（ｂ）、前記ｎ型不純物領域（ａ）、前記ｎ型
不純物領域（ｂ）および前記ｎ型不純物領域（ｃ）に添
加された不純物元素を活性化する第１１工程と、 前記第１配線の上に第２配線を積層する第１２工程と、 を含むことを特徴とする電気光学装置の作製方法。 - 【請求項１５】同一基板上に画素部及び駆動回路を含む
電気光学装置の作製方法において、 基板上に結晶を含む半導体膜を形成する第１工程と、 前記結晶を含む半導体膜に対して第１光アニールを行う
第２工程と、 前記結晶を含む半導体膜にｐ型不純物元素を添加してｐ
型不純物領域（ｂ）を形成する第３工程と、 前記結晶を含む半導体膜の前記駆動回路のｎチャネル型
ＴＦＴとなる領域にｎ型不純物元素を添加し、ｎ型不純
物領域（ｂ）を形成する第４工程と、 前記第４工程まで終了した結晶を含む半導体膜に対して
第２光アニールを行う第５工程と、 前記第５工程まで終了した結晶を含む半導体膜をパター
ニングして活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上に導電膜を形成する第８工程と、 前記導電膜をパターニングして第１配線を形成する第９
工程と、 前記第１配線をマスクとして前記活性層にｎ型不純物元
素を添加し、ｎ型不純物領域（ｃ）を形成する第１０工
程と、 前記第１配線をマスクとして前記ゲート絶縁膜をエッチ
ングする第１１工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
加し、ｎ型不純物領域（ａ）を形成する第１２工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
加し、ｐ型不純物領域（ａ）を形成する第１３工程と、 加熱処理により前記ｐ型不純物領域（ａ）、前記ｐ型不
純物領域（ｂ）、前記ｎ型不純物領域（ａ）、前記ｎ型
不純物領域（ｂ）および前記ｎ型不純物領域（ｃ）に添
加された不純物元素を活性化する第１４工程と、 前記第１配線の上に第２配線を積層する第１５工程と、 を含むことを特徴とする電気光学装置の作製方法。 - 【請求項１６】請求項１４または請求項１５において、
前記第２配線として抵抗率が前記第１配線の抵抗率の１
／１０〜１／１００倍である配線が形成されることを特
徴とする電気光学装置の作製方法。 - 【請求項１７】請求項１４または請求項１５において、
前記第１配線の材料として抵抗率が１０〜５００μΩｃ
ｍの材料を用い、前記第２配線の材料として抵抗率が
０．１〜１０μΩｃｍである材料を用いることを特徴と
する電気光学装置の作製方法。 - 【請求項１８】請求項１４または請求項１５において、
前記第１配線としてタンタル、チタン、モリブデン、タ
ングステン、クロム、ニオブもしくはシリコンを含む配
線が形成され、 前記第２配線としてアルミニウム、銅もしくは銀を含む
配線が形成されることを特徴とする電気光学装置の作製
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000075017A JP2000349298A (ja) | 1999-03-26 | 2000-03-17 | 電気光学装置およびその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8473699 | 1999-03-26 | ||
| JP11-84736 | 1999-03-26 | ||
| JP2000075017A JP2000349298A (ja) | 1999-03-26 | 2000-03-17 | 電気光学装置およびその作製方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007070422A Division JP4850763B2 (ja) | 1999-03-26 | 2007-03-19 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349298A true JP2000349298A (ja) | 2000-12-15 |
| JP2000349298A5 JP2000349298A5 (ja) | 2007-05-24 |
Family
ID=26425721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000075017A Withdrawn JP2000349298A (ja) | 1999-03-26 | 2000-03-17 | 電気光学装置およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349298A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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| A521 | Written amendment |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100618 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A761 | Written withdrawal of application |
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