JP4869464B2 - 半導体装置およびその作製方法 - Google Patents
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- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。
【０００２】
尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと記す）から成る大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置や密着型イメージセンサはその代表例である。
【０００４】
ＴＦＴはその構造や作製方法によって分類することができる。特に、結晶構造を有する半導体膜を活性層にしたＴＦＴ（結晶質ＴＦＴ）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であった。
【０００５】
尚、本願明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００６】
アクティブマトリクス型液晶表示装置には、機能ブロックごとにｎチャネル型ＴＦＴで構成される画素マトリクス回路（画素部ともいう）や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの集積回路が一枚の基板上に形成された。
【０００７】
また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路などの集積回路がＴＦＴを用いて形成されていた。
【０００８】
これらの回路はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっていた。
【０００９】
例えば、画素部はｎチャネル型ＴＦＴから成るスイッチ素子と補助の信号蓄積容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が採用されている。従って、要求されるＴＦＴの特性は、漏れ電流を十分低減させておく必要があった。
【００１０】
また、バッファ回路は高い駆動電圧が印加されるため、耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流を十分確保する必要があった。
【００１１】
しかし、結晶質ＴＦＴのオフ電流は高くなりやすいといった問題点があった。そして、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴにはオン電流の低下といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられていた。
【００１２】
ＴＦＴの構造には、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
【００１３】
ＬＤＤ構造はさらにゲート電極との位置関係により、ゲート電極とオーバーラップするＧＯＬＤ（Gate-drain Overlapped LDD）構造や、ゲート電極とオーバーラップしないＬＤＤ構造などがある。ＧＯＬＤ構造は、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。例えば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、ＧＯＬＤ構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまう問題があり、大面積集積回路においてすべてのＴＦＴをその構造で形成することは必ずしも好ましくなかった。例えば、画素部を構成するｎチャネル型ＴＦＴでは、オフ電流が増加すると、消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用することは好ましくなかった。
【００１５】
また、ＬＤＤ構造は直列抵抗の増加により、オン電流が低下してしまうことが問題であった。オン電流はＴＦＴのチャネル幅などにより自由に設計できるものではあるが、例えば、バッファ回路を構成するＴＦＴにオフセットＴＦＴを設ける必要は必ずしもなかった。
【００１６】
本発明は、アクティブマトリクス型液晶表示装置やイメージセンサに代表される大面積集積回路を有する半導体装置において、機能回路ごとに最適な構造のＴＦＴを提供することを課題とする。また、そのようなＴＦＴを同一基板上に同一工程で形成する方法を提供することを課題としている。
【００１７】
本発明はこのような課題を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性が得られる結晶質ＴＦＴを実現することを目的としている。そして、そのような結晶質ＴＦＴでさまざまな機能回路を形成した大面積集積回路を有する半導体装置の信頼性を高めることを目的としている。
【００１８】
【課題を解決するための手段】
本発明は上記課題を解決するために、ＬＤＤ構造を有するＴＦＴにおいて、そのＬＤＤ領域がゲート電極とオーバーラップする領域と、オーバーラップしない領域とが一つのＴＦＴに設ける構造とした。
【００１９】
また、本発明はアクティブマトリクス型液晶表示装置やイメージセンサに代表される大面積集積回路を有する半導体装置において、それぞれの機能回路ごとに最適な構造のＴＦＴを実現するために、ＬＤＤ領域がゲート電極とオーバーラップする領域と、オーバーラップしない領域との比をそれぞれのＴＦＴで異ならせることを可能としている。
【００２０】
このような構成とするために、ｎチャネル型ＴＦＴは非自己整合的（ノンセルフアライン）に、一方ｐチャネル型ＴＦＴは自己整合的（セルフアライン）に形成する工程とした。
【００２１】
従って本発明の構成は、絶縁表面を有する基板上に、半導体層とゲート絶縁膜とゲート電極と、そのゲート電極に接続したゲート配線とを有する半導体装置において、ゲート電極と、ゲート配線は第１の導電層から成り、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域と、を有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して、前記ゲート電極と重なっている構造を有している。
【００２２】
本発明に適用される、前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物を使用するものである。また、第２の導電層は、アルミニウム（Ａｌ）、銅（Ｃｕ）、から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物に代表される低抵抗導電性材料である。
【００２３】
そして、本発明は、ｎチャネル型薄膜トランジスタで形成された画素部と、ｎチャネル型薄膜トランジスタと、ｐチャネル型薄膜トランジスタと、で形成されたＣＭＯＳ回路を有する半導体装置に適用することができる。
【００２４】
しかし、前記ＣＭＯＳ回路において、ｐチャネル型ＴＦＴには、本発明構成を必ずしも適用する必要はない。
【００２５】
本発明の他の構成は、一つの画素に、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを有する半導体装置において、前記ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタのゲート電極と、該ゲート電極に接続するゲート配線とは、ゲート絶縁膜に接した第１の導電層から成り、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート電極と重なっていて、前記ｐチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型とは反対の導電型の第３の不純物領域とを有し、前記第３の不純物領域は、前記ゲート電極の外側に設けられていることを特徴としている。
【００２６】
或いは、一つの画素に、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを有する半導体装置において、前記ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタのゲート電極と、該ゲート電極に接続するゲート配線とは、ゲート絶縁膜に接した第１の導電層から成り、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート電極と重なっていて、前記ｐチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型とは反対の導電型の第３の不純物領域とを有し、前記第３の不純物領域の一部は、前記ゲート電極と重なっていることを特徴としている。
【００２７】
また、本発明の構成は、絶縁表面を有する基板上に、半導体層を形成する工程と前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第２の島状半導体層に重なる第２のゲート電極を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程とを有している。
【００２８】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程とを有している。
【００２９】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程とを有している。
【００３０】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して、第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、を有している。
【００３１】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第２の島状半導体層に重なる第２のゲート電極を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、前記第１の導電層から、前記第１の島状半導体層に重なる第１のゲート電極を形成する工程とを有している。
【００３２】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して、第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と、前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、を有している。
【００３３】
上記発明の構成において、前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物で形成されることが望ましい。
【００３４】
【発明の実施の形態】
［実施形態１］
本発明の実施形態を図１と図２により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００３５】
基板１０１はガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板をもちいることも可能である。
【００３６】
そして、基板１０１のＴＦＴが形成される主表面には、窒化シリコン膜から成る下地膜１０２と、酸化シリコン膜から成る下地膜１０３が形成される。これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成されるものであり、基板１０１からＴＦＴに有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのために、窒化シリコン膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化シリコン膜からなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成すれば良い。
【００３７】
勿論、下地膜を窒化シリコン膜からなる下地膜１０２または、酸化シリコン膜ならなる下地膜１０３のどちらか一方のみで形成しても良いが、ＴＦＴの信頼性を考慮すると２層構造とすることが最も望ましかった。
【００３８】
下地膜１０３に接して形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザーアニール法や熱処理による固相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体を適用することも可能である。ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００３９】
または、基板１０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００４０】
半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さとして形成されるものである。プラズマＣＶＤ法で作製される非晶質半導体膜には１０〜４０atom％の割合で膜中に水素が含まれているが、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atom％以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００４１】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜１０２と下地膜１０３と、さらに半導体層を連続形成すると良い。それぞれの膜が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。その結果、ＴＦＴの特性バラツキを発生させる要因の一つをなくすことができた。
【００４２】
非晶質半導体膜を結晶化する工程は、公知のレーザーアニール技術または熱アニールの技術を用いれば良い。また、触媒元素を用いた熱アニールの技術により結晶質半導体膜を用いることもできる。さらに、触媒元素を用いた熱アニールの技術により形成された結晶質半導体膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたＴＦＴ特性を得ることができる。
【００４３】
こうして形成された結晶質半導体膜を、第１のフォトマスクを使用して、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により第２の島状半導体層１０４と、第１の島状半導体層１０５を形成した。
【００４４】
次に、第２の島状半導体層１０４と、第１の島状半導体層１０５との表面に、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成すれば良い。（図１（Ａ））
【００４５】
そして、第２のフォトマスクにより、第２の島状半導体層１０４と、第１の島状半導体層１０５のチャネル形成領域を覆うレジストマスク１０７、１０８を形成した。このとき、配線を形成する領域にもレジストマスク１０９を形成しておいても良い。
【００４６】
そして、ｎ型を付与する不純物元素を添加することにより第２の不純物領域を形成する工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域１１０、１１１が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図１（Ｂ）)
【００４７】
レジストマスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的であった。
【００４８】
そして、ゲート絶縁膜１０６の表面に第１の導電層１１２を形成した。第１の導電層１１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて形成する。そして、第１の導電層１０７の厚さは１０〜１００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図１（Ｃ））
【００４９】
例えば、ＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx（x=2.4<X<2.7）などの化合物を用いることができる。
【００５０】
Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの導電性材料は、ＡｌやＣｕに比べ抵抗率が高いが、作製する回路の面積との関係で、１００ｃｍ2程度までならば問題なく使用することができた。
【００５１】
次に、第３のフォトマスクによりレジストマスク１１３、１１４、１１５、１１６を形成した。レジストマスク１１３は、ｐチャネル型ＴＦＴのゲート電極を形成するためのものであり、レジストマスク１１５、１１６は、ゲート配線およびゲートバスラインを形成するためのものであった。また、レジストマスク１１４は第１の島状半導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマスクとするために設けられた。
【００５２】
第１の導電層はドライエッチング法により不要な部分が除去され、第２のゲート電極１１７と、ゲート配線１１９と、ゲートバスライン１２０が形成された。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良かった。
【００５３】
そして、レジストマスク１１３、１１４、１１５、１１６をそのまま残して、ｐチャネル型ＴＦＴが形成される第２の島状半導体層１０４の一部に、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１（Ｄ）に示すようにボロンが高濃度に添加された第３の不純物領域１２１、１２２が形成された。
【００５４】
図１（Ｄ）で設けられたレジストマスクを除去した後、第４のフォトマスクを用いてレジストマスク１２３、１２４、１２５を形成した。第４のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法により第１のゲート電極１２６が形成された。このとき第１のゲート電極１２６は、第２の不純物領域１１０、１１１の一部とゲート絶縁膜を介して重なるように形成された。（図１（Ｅ））
【００５５】
そして、レジストマスク１２３、１２４、１２５を完全に除去した後、第５のフォトマスクによりレジストマスク１２９、１３０、１３１を形成した。レジストマスク１３０は第１のゲート電極１２６とを覆って、さらに第２の不純物領域１１０、１１１の一部と重なる形で形成されたものであった。レジストマスク１３０は、ＬＤＤ領域のオフセット量を決めるものであった。
【００５６】
また、ここでレジストマスク１３０を使用してゲート絶縁膜の一部を除去して、第１の不純物領域が形成される半導体層の表面を露出させておいても良い。このようにすると、次の工程で実施されるｎ型を付与する不純物元素を添加する工程を効果的に実施することができる。
【００５７】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域１３２とドレイン領域となる第１の不純物領域１３３が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図２（Ａ））
【００５８】
そして、ゲート絶縁膜１０６、第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面に第１の層間絶縁膜１３４、１３５を形成した。第１の層間絶縁膜１３４は窒化シリコン膜であり、５０ｎｍの厚さで形成された。また第１の層間絶縁膜１３５は酸化シリコン膜であり、９５０ｎｍの厚さに形成された。
【００５９】
ここで形成された窒化シリコン膜から成る第１の層間絶縁膜１３４は次の熱処理の工程を行うために必要なものであった。これは第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面が酸化することを防ぐために効果的であった。
【００６０】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００６１】
この熱処理の工程において、窒素雰囲気中に３〜９０％の水素を添加しておいても良い。また、熱処理の工程の後に、さらに３〜１００％の水素雰囲気中で１５０〜５００℃、好ましくは３００〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、１５０〜５００℃、好ましくは２００〜４５０℃の基板温度で水素プラズマ処理をしても良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することにより、ＴＦＴの特性を向上させることができた。
【００６２】
第１の層間絶縁膜１３４、１３５はその後、第６のフォトマスクを用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第２の導電層を形成し、第７のフォトマスクを用いたパターニングの工程によりソース電極１３６、１３７とドレイン電極１３８を形成した。図示していないが、本実施例ではこの電極第２の導電層を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００６３】
以上の工程で、ｐチャネル型ＴＦＴは自己整合的（セルフアライン）に形成され、ｎチャネル型ＴＦＴは非自己整合的（ノンセルフアライン）に形成された。
【００６４】
ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１４２、第１の不純物領域１４５、１４６、第２の不純物領域１４３、１４４が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）１４３ａ、１４４ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）１４３ｂ、１４４ｂがそれぞれ形成された。そして、第１の不純物領域１４５はソース領域として、第１の不純物領域１４６はドレイン領域となった。
【００６５】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１３９、第３の不純物領域１４０、１４１が形成された。そして、第３の不純物領域１４０はソース領域として、第３の不純物領域１４１はドレイン領域となった。（図２（Ｂ））
【００６６】
また、図２（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ' 断面構造、ゲート配線部分のＢ−Ｂ' 断面構造，ゲートバスライン部分のＣ−Ｃ' 断面構造は、図２（Ｂ）と対応している。本発明において、ゲート電極とゲート配線とゲートバスラインとは、第１の導電層から形成されている。
【００６７】
図１と図２では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００６８】
［実施形態２］
本発明の実施形態を図３と図４により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００６９】
まず、実施形態１と同様にして、基板３０１上に、窒化シリコン膜から成る下地膜3０２と、酸化シリコン膜から成る下地膜3０３と、第１の島状半導体層３０５、第２の島状半導体層３０４、ゲート絶縁膜３０６とが形成された。（図３（Ａ））
【００７０】
そして、第２のフォトマスクにより、第２の島状半導体層３０４と、第１の島状半導体層３０５のチャネル形成領域を覆うレジストマスク３０７、３０８を形成した。このとき、配線を形成する領域にもレジストマスク３０９を形成しておいても良い。
【００７１】
そして、ｎ型を付与する不純物元素を添加することにより第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。第１の島状半導体層３０５に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域３１０、３１１が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図３（Ｂ）)
【００７２】
そして、ゲート絶縁膜３０６の表面に第１の導電層３１２を形成した。第１の導電層３１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて形成する。そして、第１の導電層３１２の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図３（Ｃ））
【００７３】
次に、第３のフォトマスクによりレジストマスク３１３、３１４、３１５、３１６を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層３１２の一部を除去して、第１のゲート電極３１８と、第２のゲート電極３１７と、ゲート配線３１９と、ゲートバスライン３２０とが形成された。（図３（Ｄ））
【００７４】
そして、レジストマスク３１３、３１４、３１５、３１６を完全に除去した後、第４のフォトマスクによりレジストマスク３２１、３２２、３２３を形成した。レジストマスク３２２は第１のゲート電極３１８とを覆って、さらに第２の不純物領域３１０、３１１の一部と重なる形で形成されたものであった。レジストマスク３２２は、ＬＤＤ領域のオフセット量を決めるものであった。
【００７５】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域３２５とドレイン領域となる第１の不純物領域３２４が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図３（Ｅ））
【００７６】
次に、第５のフォトマスクによりレジストマスク３２６、３２７、３２８を形成して、ｐチャネル型ＴＦＴが形成される第２の島状半導体層３０４の一部に、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図４（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域３２９、３３０が形成された。
【００７７】
そして、ゲート絶縁膜３０６、第１および第２のゲート電極３１８、３１７、ゲート配線３１９、ゲートバスライン３２０の表面に第１の層間絶縁膜３２９、３３０を形成した。第１の層間絶縁膜３２９は窒化シリコン膜であり、５０ｎｍの厚さで形成された。また第１の層間絶縁膜３３０は酸化シリコン膜であり、９５０ｎｍの厚さに形成された。
【００７８】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極３３１、３３２、ドレイン電極３３３を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域３３７、第１の不純物領域３４０、３４１、第２の不純物領域３３８、３３９が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）３３８ａ、３３９ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）３３８ｂ、３３９ｂがそれぞれ形成された。そして、第１の不純物領域３４０はソース領域として、第１の不純物領域３４１はドレイン領域となった。
【００７９】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域３３４、ソース領域となる第３の不純物領域３３５、ドレイン領域となる第３の不純物領域３３６が形成された。（図４（Ｂ））
【００８０】
また、図４（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−Ｃ'断面構造は、図４（Ｂ）と対応している。本発明において、ゲート電極とゲート配線とゲートバスラインとは、第１の導電層から形成されている。
【００８１】
図３と図４では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００８２】
[実施形態３]
本発明のＴＦＴの構成を図２６を用いてさらに詳細に説明する。尚、ここでは図２６における各符号は、図１および図２の各符号と対応させて用いている。ＬＤＤ領域である第２の不純物領域は、第１のゲート電極１２６とオーバーラップする第２の不純物領域１４４ａと、オーバーラップしない第２の不純物領域１４４ｂとに分けることができる。即ち、ゲート電極とオーバーラップするＬＤＤ領域（Ｌov）とオーバーラップしないＬＤＤ領域（Ｌoff）が形成されている。
【００８３】
ＬＤＤ領域においてＬovとＬoffの長さは実施形態１で示したように３枚のフォトマスクを用いたパターニングにより容易に実施可能である。実施形態１で示した工程では、第２のフォトマスクでレジストマスクを形成し、ｎ型を付与するドーピング工程により第２の不純物領域が形成される。この領域の一部がＬＤＤ領域となる。そして第４のフォトマスクにより、第１のゲート電極が形成され、この時ＬＤＤのオーバーラップ領域（Ｌov）が形成される。さらに第５のフォトマスクで形成されるレジストマスクによりＬＤＤ領域（Ｌoff）が形成された。
【００８４】
しかし、この３枚のフォトマスクは、ドーピング工程において、レジストマスクを形成する目的の他に、ゲート電極をパターニングするためのマスクでもあり、これらの機能を兼用したものであった。
【００８５】
従って、ＬovとＬoffとの長には設計の自由度が与えられ、作製するＴＦＴのサイズとの兼ね合いの中で任意に設定することができた．これは、大面積集積回路においてそれぞれの機能回路ごとに駆動電圧の異なるＴＦＴを作製するような場合、きわめて有益な方法であった。図２６にはその一例として、アクティブマトリクス型液晶表示装置のロジック回路部、バッファ回路部、アナログスイッチ部、および画素部に使用するＴＦＴの設計値の一例を示す。このとき、それぞれのＴＦＴの駆動電圧を考慮して、チャネル長はもとより、ゲート電極とオーバーラップする第２の不純物領域１４４ａとゲート電極とオーバーラップしない第２の不純物領域１４３ｂの長さを適宣設定することができた。
【００８６】
例えば、液晶表示装置のドライバ回路のシフトレジスタ回路のＴＦＴや、バッファ回路のＴＦＴは基本的にオン特性が重視されるので、いわゆるＧＯＬＤ構造だけでも良く、ゲート電極とオーバーラップしない第２の不純物領域１４４ｂは必ずしも設ける必要はなかった。しかし設ける場合は駆動電圧を考慮してＬoffの値を０．５〜３μｍの範囲で設定すれば良かった。耐圧を考慮すればゲート電極とオーバーラップしない第２の不純物領域１４３ｂの値は、駆動電圧が高くなるにしたがって大きくすることが望ましかった。
【００８７】
また、サンプリング回路や、画素部に設けるＴＦＴはオフ電流の増加を防ぐため、例えば、チャネル長が３μｍの場合、ゲート電極とオーバーラップする第２の不純物領域１４３ａを１．５μｍとし、ゲート電極とオーバーラップしない第２の不純物領域１４３ｂを１．５μｍとすれば良かった。勿論、本発明はここで示す設計値に限定されるものでなく、適宣決定すれば良いものである。
【００８８】
一方、ｐチャネル型ＴＦＴには、チャネル形成領域、ソース領域、ドレイン領域だけを形成すれば良かった。勿論、本発明のｎチャネル型ＴＦＴと同様の構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００８９】
[実施形態４]
本発明の実施形態を図５により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００９０】
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク５０１、５０２、５０３を形成した。
【００９１】
そして、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図５（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域５０４、５０５が形成された。
【００９２】
次に、第３のフォトマスクを用い、レジストマスク５０６、５０７、５０８を形成し、第１の島状半導体層の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域５０９、５１０が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図５（Ｂ）)
【００９３】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層５１１を形成した。そして、第１の導電層５１１の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図５（Ｃ））
【００９４】
次に、第４のフォトマスクによりレジストマスク５１２、５１３、５１４、５１５を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層５１１の一部を除去して、第１のゲート電極５１７と、第２のゲート電極５１６と、ゲート配線５１８と、ゲートバスライン５１９とが形成された。（図５（Ｄ））
【００９５】
そして、第５のフォトマスクによりレジストマスク５２０、５２１、５２２を形成した。レジストマスク５２１は第１のゲート電極５１７を覆って、さらに第２の不純物領域５０９、５１０の一部と重なる形で形成されたものであった。レジストマスク５２１は、ＬＤＤ領域のオフセット量を決めるものであった。
【００９６】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域５２４とドレイン領域となる第１の不純物領域５２３が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図５（Ｅ））
【００９７】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極５２７、５２８、ドレイン電極５２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域５３３、第１の不純物領域５３６、５３７、第２の不純物領域５３４、５３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）５３４ａ、５３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）５３４ｂ、５３５ｂがそれぞれ形成された。そして、第１の不純物領域５３６はソース領域として、第１の不純物領域５３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域５３０、ソース領域となる第３の不純物領域５３１、ドレイン領域となる第３の不純物領域５３２が形成された。（図５（Ｆ））
【００９８】
[実施形態５]
本発明の実施形態を図６により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００９９】
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク６０１、６０２、６０３を形成した。
【０１００】
そして、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図６（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域６０４、６０５が形成された。
【０１０１】
そして、第３のフォトマスクによりレジストマスク６０６、６０７、６０８を形成した。そして、第１の島状半導体層１０５にｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。ソース領域となる第１の不純物領域６１０とドレイン領域となる第１の不純物領域６０９が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図６（Ｂ））
【０１０２】
次に、第４のフォトマスクを用い、レジストマスク６１１、６１２、６１３を形成し、第１の島状半導体層１０５の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域６１４、６１５が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図６（Ｃ）)
【０１０３】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層６１６を形成した。そして、第１の導電層６１６の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図６（Ｄ））
【０１０４】
次に、第５のフォトマスクによりレジストマスク６１７、６１８、６１９、６２０を形成した。そしてドライエッチング法により第１の導電層６１６の一部を除去して、第１のゲート電極６２２と、第２のゲート電極６２１と、ゲート配線６２３と、ゲートバスライン６２４とが形成された。（図６（Ｅ））
【０１０５】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極６２７、６２８、ドレイン電極６２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域６３３、第１の不純物領域６３６、６３７、第２の不純物領域６３４、６３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）６３４ａ、６３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）６３４ｂ、６３５ｂがそれぞれ形成された。そして、第１の不純物領域６３６はソース領域として、第１の不純物領域６３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域６３０、ソース領域となる第３の不純物領域６３１、ドレイン領域となる第３の不純物領域６３２が形成された。（図６（Ｆ））
【０１０６】
[実施形態６]
本発明の実施形態を図７により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【０１０７】
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク７０１、７０２、７０３を形成した。
【０１０８】
そして最初に、ｎ型を付与する不純物元素を第１の島状半導体層１０５に選択的に添加して、第１の不純物領域を形成した。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。そして半導体層にリンが添加された領域７０４、７０５が形成された。 (図７（Ａ）)
【０１０９】
次に、第３のフォトマスクを用い、レジストマスク７０６、７０７、７０８を形成し、第１の島状半導体層の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、代表的には１×１０18atoms/cm3とすると良い。そして、半導体層にリンが添加された領域７０９、７１０が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図７（Ｂ）)
【０１１０】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層７１１を形成した。そして、第１の導電層７１１の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図７（Ｃ））
【０１１１】
次に、第４のフォトマスクを使用してレジストマスク７１２、７１３、７１４を形成した。レジストマスク７１２は、第２のゲート電極を形成するためのものであり、レジストマスク７１３は第１の島状半導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマスクとするために設けられた。
【０１１２】
第１の導電層はドライエッチング法により不要な部分が除去され、第２のゲート電極７１５が形成された。そして、ｐチャネル型ＴＦＴが形成される第２の島状半導体層１０４の一部に、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。添加されたｐ型を付与する不純物元素はボロンであり、２×１０20atoms/cm3の濃度に添加した。そして、図７（Ｄ）に示すようにボロンが高濃度に添加された第３の不純物領域７１８、７１９が形成された。
【０１１３】
次に、第５のフォトマスクによりレジストマスク７１８、７１９、７２０、７２１を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層７１６および７１７の一部を除去して、第１のゲート電極７２２と、ゲート配線７２３と、ゲートバスライン７２１とが形成された。（図７（Ｅ））
【０１１４】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極７２７、７２８、ドレイン電極７２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域７３３、第１の不純物領域７３６、７３７、第２の不純物領域７３４、７３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）７３４ａ、７３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）７３４ｂ、７３５ｂがそれぞれ形成された。そして、第１の不純物領域７３６はソース領域として、第１の不純物領域７３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域７３０、ソース領域となる第３の不純物領域７３１、ドレイン領域となる第３の不純物領域７３２が形成された。（図７（Ｆ））
【０１１５】
[実施形態７]
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク８０１、８０２、８０３を形成した。
【０１１６】
そして最初に、ｎ型を付与する不純物元素を第１の島状半導体層１０５に選択的に添加して、第１の不純物領域を形成した。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。そして半導体層にリンが添加された領域８０４、８０５が形成された。 (図８（Ａ）)
【０１１７】
次に、第３のフォトマスクにより、レジストマスク８０６、８０７、８０８を形成し、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図８（Ｂ）に示すようにボロンが高濃度に添加された第３の不純物領域８０９、８１０が形成された。
【０１１８】
次に、第３のフォトマスクを用い、レジストマスク８１１、８１２、８１３を形成し、第１の島状半導体層の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域８１４、８１５が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図８（Ｃ）)
【０１１９】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層８１６を形成した。そして、第１の導電層８１６の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図８（Ｃ））
【０１２０】
次に、第４のフォトマスクによりレジストマスク８１７、８１８、８１９、８２０を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層８１６の一部を除去して、第１のゲート電極８２２と、第２のゲート電極８２１と、ゲート配線８２３と、ゲートバスライン８２４とが形成された。（図８（Ｅ））
【０１２１】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極８２７、８２８、ドレイン電極８２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域８３３、第１の不純物領域８３６、８３７、第２の不純物領域８３４、８３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）８３４ａ、８３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）８３４ｂ、８３５ｂがそれぞれ形成された。そして、第１の不純物領域８３６はソース領域として、第１の不純物領域８３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域８３０、ソース領域となる第３の不純物領域８３１、ドレイン領域となる第３の不純物領域８３２が形成された。（図８（Ｆ））
【０１２２】
[実施形態８]
まず、実施形態１と同じ工程に従い図１（Ｅ）に示す状態を得た。そして図９（Ａ）に示すように、レジストマスク９０１、９０２、９０３を形成した。レジストマスク９０２はｎチャネル型ＴＦＴの第１のゲート電極１２６と、第２の不純物領域の一部を覆う形で形成され、ＬＤＤを形成するためのものであるが、ここではｎチャネル型ＴＦＴのドレイン側のみ形成されるようにした。ＬＤＤは漏れ電流の増加を防ぐが、それはドレイン側のみに設けるだけでも十分効果を得ることができた。（図９（Ａ））
【０１２３】
以降の工程は実施形態１と同様にして行うことで、図９（Ｂ）に示すＣＭＯＳ回路が形成された。そして、ｎチャネル型ＴＦＴにはチャネル形成領域９１４、第１の不純物領域９１７、９１８、第２の不純物領域９１５、９１６が形成された。ここで、第２の不純物領域９１６は、第１のゲート電極とオーバーラップする領域（ＧＯＬＤ領域）９１６ａと、オーバーラップしない領域（ＬＤＤ領域）９１６ｂが形成された。そして、第１の不純物領域９１７はソース領域として、第１の不純物領域９１８はドレイン領域となった。
【０１２４】
[実施形態９]
本実施形態を図１０を用いて説明する。最初に実施形態１と同じ工程に従い、図５（Ｃ）に示す状態を得た。
【０１２５】
そして、フォトマスクを使用して、レジストマスク１０１２、１０１３、１０１４、１０１５を形成し、ドライエッチング法により第１の導電層５１１の一部を除去した。その後、レジストマスクをそのまま使用して、ｎ型を付与する第２のドーピング工程を行い、半導体層１０４、１０５にリンが添加された領域１０１０、１０１１、１０２０、１０２１が形成された。（図１０（Ａ））
【０１２６】
ここでレジストマスクをアッシングおよびアルカリ性の剥離液を使用して完全に除去した。そして再度フォトレジスト膜を形成し、裏面からの露光によるパターニングの工程を行った。このとき、ゲート電極、ゲート配線、およびゲートバスラインのバターンがフォトマスクと同じ役割を果し、レジストマスク１０２２、１０２３、１０２４、１０２５がそれぞれのパターン上に形成された。裏面からの露光は直接光と散乱光を利用して行うもので、光強度や露光時間などの露光条件の調節により、図１０（Ｂ）に示すようにレジストマスクをゲート電極上の内側に形成することができた。
【０１２７】
そして、ドライエッチング法によりゲート電極、ゲート配線、およびゲートバスラインの一部を除去することにより、第１のゲート電極１００２、第２のゲート電極１００１、ゲート配線１００３、ゲートバスライン１００４が形成された。
【０１２８】
以降の工程は実施形態５と同様にして行うことで、図１０（Ｃ）に示すＣＭＯＳ回路が形成された。そして、ｎチャネル型ＴＦＴにはチャネル形成領域１０３４、第１の不純物領域１０３７、１０３８、第２の不純物領域１０３５、１０３６が形成された。ここで、第２の不純物領域は、第１のゲート電極とオーバーラップする領域（ＧＯＬＤ領域）１０３５ａ、１０３６ａと、オーバーラップしない領域（ＬＤＤ領域）１０３５ｂ、１０３６ｂとが形成された。そして、第１の不純物領域１０３７はソース領域として、第１の不純物領域１０３８はドレイン領域となった。
【０１２９】
【実施例】
[実施例１]
本実施例では、本願発明の構成を図１１〜図１３を用い、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【０１３０】
図１１において、基板１１０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板１１０１のＴＦＴが形成される表面に、下地膜１１０２をプラズマＣＶＤ法やスパッタ法で形成した。下地膜１１０２は図示していないが、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さに形成した。また、下地膜１１０２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。
【０１３１】
下地膜１１０２は上記材料の他に、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１の酸化窒化シリコン膜を１０〜１００nmの厚さに形成し、その上にＳｉＨ4、Ｎ2Ｏから作製される第２の酸化窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成した２層構造としても良い。
【０１３２】
第１の酸化窒化シリコン膜は平行平板型のプラズマＣＶＤ法を用いて形成する。第１の酸化窒化シリコン膜は、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、第２の酸化窒化シリコン膜は、ＳｉＨ4を４SCCM、Ｎ2Ｏを４００SCCM、として反応室に導入し、基板温度４００℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。また、第１の酸化窒化シリコン膜は基板を中心に考えて、その内部応力が引張り応力となるように形成する。第２の酸化窒化シリコン膜も同様な方向に内部応力を持たせるが、第１の酸化窒化シリコン膜よりも絶対値で比較して小さい応力となるようにすると良い。
【０１３３】
次に、この下地膜１１０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【０１３４】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされない工程にすることにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができた。
【０１３５】
非晶質シリコン膜を結晶化する工程は、公知のレーザーアニール技術または熱アニールの技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成した。
【０１３６】
尚、本実施例では半導体層を非晶質シリコン膜から結晶質シリコン膜を形成したが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【０１３７】
こうして形成された結晶質シリコン膜を第１のフォトマスクを使用してパターニングし、島状の半導体層１１０３、１１０４、１１０５を形成した。
【０１３８】
次に、島状の半導体層１１０３、１１０４、１１０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１１０６を形成した。ゲート絶縁膜１１０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成した。（図１１（Ａ））
【０１３９】
そして、第２のフォトマスクにより、半導体層１１０３と、半導体層１１０４、１１０５のチャネル形成領域を覆うレジストマスク１１０７、１１０８、１１０９、１１１０、１１１１を形成した。このとき、配線を形成する領域にもレジストマスク１１０９を形成しておいても良い。
【０１４０】
そして、ｎ型を付与する不純物元素を添加して第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１１０６を通してその下の半導体層にリンを添加するために、加速電圧は６５ｋｅＶに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域１１１２、１１１３、１１１４、１１１５、１１１６が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図１１（Ｂ）)
【０１４１】
その後、レジストマスクを除去して、第１の導電層１１１７を全面に形成した。第１の導電層１１１７は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いる。そして、第１の導電層１１１７の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成しておけば良い。ここではＴａをスパッタ法で形成した。（図１１（Ｃ））
【０１４２】
第１の導電層にＴａ膜を用いる場合にはスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。しかし、ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。従って、図示しないが第１の導電膜の下に１０〜５０ｎｍの厚さでＴａＮ膜を形成しておいても良い。同様に図示しないが、第１の導電膜の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、第１の導電膜または第２の導電膜が微量に含有するアルカリ金属元素がゲート絶縁膜１１０６に拡散するのを防ぐことができる。いずれにしても、第１の導電膜は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【０１４３】
その他に、Ｗ膜を用いることも可能であり、その場合はＷをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入してＷ膜を２００nmの厚さに形成する。また、Ｗ膜を６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１４４】
次に、第３のフォトマスクによりレジストマスク１１１８、１１１９、１１２０、１１２１、１１２２、１１２３を形成した。第４のフォトマスクは、ｐチャネル型ＴＦＴのゲート電極と、ＣＭＯＳ回路および画素部のゲート配線、ゲートバスラインを形成するためのものであった。ｎチャネル型ＴＦＴのゲート電極は後の工程で形成するため、第１の導電層１１１７が半導体層１１０４上の全面で残るようにレジストマスク１１１９、１１２３を形成した。
【０１４５】
第１の導電層はドライエッチング法により不要な部分を除去した。ＴａのエッチングはＣＦ4とＯ2の混合ガスにより行われた。そして、ゲート電極１１２４と、ゲート配線１１２６、１１２８と、ゲートバスライン１１２７が形成された。
【０１４６】
そして、レジストマスク１１１８、１１１９、１１２０、１１２１、１１２２、１１２３をそのまま残して、ｐチャネル型ＴＦＴが形成される半導体層１１０３の一部に、ｐ型を付与する不純物元素を添加するの工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１２（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域１１３０、１１３１が形成された。
【０１４７】
図１２（Ａ）で設けられたレジストマスクを除去した後、新たに第４のフォトマスクによりレジストマスク１１２４、１１２５、１１２６、１１２７、１１２８、１１２９、１１３０を形成した。第４のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法によりゲート電極１１３１、１１３２、１１３３が形成された。このときゲート電極１１３１、１１３２、１１３３は第２の不純物領域１１１２、１１１３、１１１４、１１１５、１１１６の一部と重なるように形成された。（図１２（Ｂ））
【０１４８】
そして、レジストマスクを完全に除去した後、新たなレジストマスク１１３５、１１３６、１１３７、１１３８、１１３９、１１４０、１１４１を形成した。レジストマスク１１３６、１１３９、１１４０はｎチャネル型ＴＦＴのゲート電極１１３１、１１３２、１１３３と、第２の不純物領域の一部を覆う形で形成されるものであった。ここで、レジストマスク１１３６、１１３９、１１４０は、ＬＤＤ領域のオフセット量を決めるものであった。
【０１４９】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域１１４３、１１４４とドレイン領域となる第１の不純物領域１１４２、１１４５、１１４６が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶに設定した。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図１２（Ｃ））
【０１５０】
図１２（Ｃ）までの工程が終了したら、第１の層間絶縁膜１１４７、１１４８を形成する工程を行った。最初に窒化シリコン膜１１４７を５０ｎｍの厚さに成膜した。窒化シリコン膜１１４７はプラズマＣＶＤ法で形成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入した。そして、続いて第１の層間絶縁膜１１４８として酸化シリコン膜をＴＥＯＳを５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜した。（図１３）
【０１５１】
そして、熱処理の工程を行った。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【０１５２】
第１の層間絶縁膜１１４７、１１４８はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極１１４９、１１５０、１１５１とドレイン電極１１５２、１１５３を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【０１５３】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１１５７、第１の不純物領域１１６０、１１６１、第２の不純物領域１１５８、１１５９が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）１１５８ａ、１１５９ａ、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）１１５８ｂ、１１５９ｂがそれぞれ形成された。そして、第１の不純物領域１１６０はソース領域として、第１の不純物領域１１６１はドレイン領域となった。
【０１５４】
ｐチャネル型ＴＦＴは、チャネル形成領域１１５４、第３の不純物領域１１５５、１１５６が形成された。そして、第３の不純物領域１１５５はソース領域として、第３の不純物領域１１５６はドレイン領域となった。
【０１５５】
また、画素部のｎチャネル型ＴＦＴはマルチゲート構造であり、チャネル形成領域１１６２、１１６３と第１の不純物領域１１６８、１１６９、１１４５と第２の不純物領域１１６４、１１６５、１１６６、１１６７が形成された。ここで第２の不純物領域は、ゲート電極と重なる領域１１６４ａ、１１６５ａ、１１６６ａ、１１６７ａと重ならない領域１１６４ｂ、１１６５ｂ、１１６６ｂ、１１６７ｂとが形成された。
【０１５６】
こうして図１３に示すように、基板１１０１上にＣＭＯＳ回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素部のｎチャネル型ＴＦＴのドレイン側には、第２の不純物領域と同じ濃度でｎ型を付与する不純物元素が添加された、低濃度不純物領域１１７０、ゲート絶縁膜１１０６、保持容量電極１１７１とが形成され、画素部に設けられる保持容量が同時に形成された。
【０１５７】
［実施例２］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱アニール法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１５８】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図１８に示す。まず基板１８０１に酸化シリコン膜１８０２を設け、その上に非晶質シリコン膜１８０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１８０４を形成した。（図１８（Ａ））
【０１５９】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１８０５を形成した。こうして得られた結晶質シリコン膜１８０５は非常に優れた結晶質を有した。（図１８（Ｂ））
【０１６０】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図１９で説明する。
【０１６１】
まず、ガラス基板１９０１に酸化シリコン膜１９０２を設け、その上に非晶質シリコン膜１９０３、酸化シリコン膜１９０４を連続的に形成した。この時、酸化シリコン膜１９０４の厚さは１５０ｎｍとした。
【０１６２】
次に酸化シリコン膜１９０４をパターニングして、選択的に開孔部１９０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１９０６が形成され、ニッケル含有層１９０６は開孔部１９０５の底部のみで非晶質シリコン膜１９０２と接触した。（図１９（Ａ））
【０１６３】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１９０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１９０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１９（Ｂ）)
【０１６４】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１６５】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１６６】
［実施例３］
本実施例は、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２４７７３５号公報、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１６７】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１６８】
本実施例の構成について図２０を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図２０（Ａ）では、実施例３で示した結晶化の技術を用いて、下地２００２、結晶質シリコン膜２００３が形成された状態を示している。そして、結晶質シリコン膜２００３の表面にマスク用の酸化シリコン膜２００４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。
そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域２００５が設けられた。
【０１６９】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域２００５がゲッタリングサイトとして働き、結晶質シリコン膜２００３に残存していた触媒元素はリンが添加された領域２００５に偏析させることができた。
【０１７０】
そして、マスク用の酸化シリコン膜２００４と、リンが添加された領域２００５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１７１】
［実施例４］
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図２１で説明する。
【０１７２】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板２１０１が用いられた。そして実施例２及び実施例３で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層２１０２、２１０３を形成した。そして、半導体層２１０２、２１０３を覆って、ゲート絶縁膜２１０４を酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さで形成した。（図２１（Ａ））
【０１７３】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図２１（Ｂ））
【０１７４】
その結果、本実施例の条件では、半導体層２１０２、２１０３とゲート絶縁膜２１０４との界面で熱酸化膜が形成され、ゲート絶縁膜２１０７が形成された。また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜２１０４と半導体層２１０２、２１０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができた。
【０１７５】
以上の工程で作製されたゲート絶縁膜２１０７は、絶縁耐圧が高く半導体層２１０５、２１０６とゲート絶縁膜２１０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良かった。
【０１７６】
［実施例５］
本実施例では、実施例２で示した方法で結晶質半導体膜を形成し、実施例１で示す工程でアクティブマトリクス基板を作製方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例１において、図１１（Ａ）で示される半導体層１１０３、１１０４、１１０５は、触媒元素を用いて作製された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存するので、ゲッタリングの工程を実施することが望ましかった。
【０１７７】
ここでは、図１２（Ｂ）に示す工程までそのまま実施した。そして、図２２に示すように、新たなレジストマスク２２０１、１１３６、１１３７、１１３８、１１３９、１１４０を形成した。そして、ｎ型を付与する不純物添加により第１の不純物領域を形成する工程を行った。そして、半導体層にリンが添加された領域２２０２、２２０３、１１４２、１１４３、１１４４、１１４５、１１４６が形成された。（図２２（Ａ））
【０１７８】
ここで、リンが添加された領域２２０２、２２０３にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０19〜１×１０21atoms/cm3であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼさなかった。
【０１７９】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば５００℃、１２時間の加熱処理の工程を行った。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。その結果、チャネル形成領域から触媒元素を除去することができた。（図２２（Ｂ））
【０１８０】
図２２（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従い、アクティブマトリクス基板を作製することができた。
【０１８１】
［実施例６］
本実施例では、実施例１で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図１４で説明する。
【０１８２】
図１３の状態のアクティブマトリクス基板に対して、パッシベーション膜１４０１を形成した。パッシベーション膜１４０１は、窒化シリコン膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜１４０２を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１８３】
さらに第３の層間絶縁膜を形成した。第３の層間絶縁膜１４０４は、ポリイミドなどの有機樹脂膜で形成した。そして、第３の層間絶縁膜１４０４と第２の層間絶縁膜１４０２、パッシベーション膜１４０１にドレイン電極１１５３に達するコンタクトホールを形成し、画素電極１４０５を形成した。画素電極１４０５は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極１４０５を形成した。
【０１８４】
次に、図１５に示すように、配向膜１５０１を第３の層間絶縁膜１４０４と画素電極１４０５との表面に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板１５０２には、透明導電膜１５０３と、配向膜１５０４とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１８５】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料１５０８を注入し、封止剤（図示せず）によって完全に封止した。よって図１５に示すアクティブマトリクス型液晶表示装置が完成した。
【０１８６】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図１６と図１７を用いて説明する。図１６は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板１１０１上に形成された、画素部１６０１と、走査（ゲート）線駆動回路１６０３と、信号(ソース)線駆動回路１６０４で構成される。画素部の画素ＴＦＴ１６００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路１６０３と、信号（ソース）線駆動回路１６０４はそれぞれゲート配線１７０３とソース配線１７０４で画素部１６０１に接続されている。
【０１８７】
図１７は画素部１６０１の上面図であり、ほぼ１画素の上面図である。画素部にはｎチャネル型ＴＦＴが設けられている。ゲート配線１７０２に連続して形成されるゲート電極１７０２は、図示されていないゲート絶縁膜を介してその下の半導体層１７０１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量１７０７が形成されている。また、図１７で示すＡ―Ａ‘、およびＢ−Ｂ’に沿った断面構造は、図１５に示す画素部の断面図に対応している。
【０１８８】
本実施例では、画素ＴＦＴ１６００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１８９】
［実施例７］
図２３は、実施例６で示したアクティブマトリクス型液晶表示装置の回路構成の一例を示す。本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路２３０１、ゲート信号線側駆動回路（Ａ）２３０７、ゲート信号線側駆動回路（Ｂ）２３１１、プリチャージ回路２３１２、画素部２３０６を有している。
【０１９０】
ソース信号線側駆動回路２３０１は、シフトレジスタ回路２３０２、レベルシフタ回路２３０３、バッファ回路２３０４、サンプリング回路２３０５を備えている。
【０１９１】
また、ゲート信号線側駆動回路（Ａ）２３０７は、シフトレジスタ回路２３０８、レベルシフタ回路２３０９、バッファ回路２３１０を備えている。ゲート信号線側駆動回路（Ｂ）２３１１も同様な構成である。
【０１９２】
ここで、それぞれの回路の駆動電圧の一例を示すと、シフトレジスタ回路２３０２、２３０８は１０〜１６Ｖであり、レベルシフタ回路２３０３、２３０９、バッファ回路２３０４、２３１０、サンプリング回路２３０５画素部２３０６は１４〜１６Ｖであった。サンプリング回路２３０５画素部２３０６は印加される電圧の振幅であり、通常極性反転された電圧が交互に印加されていた。
【０１９３】
本発明は、ｎチャネル型ＴＦＴの駆動電圧を考慮して、ＬＤＤ領域となる第２の不純物領域の長さを同一基板上で異ならしめることが容易であり、それぞれの回路を構成するＴＦＴに対して、最適な形状を同一工程で作り込むことができた。
【０１９４】
図２４（Ａ）はシフトレジスタ回路のＴＦＴの構成例を示している。シフトレジスタ回路のｎチャネル型ＴＦＴはシングルゲートであり、ドレイン側にのみＬＤＤ領域となる第２の不純物領域が設けられている。ここで、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０６ａとオーバーラップしないＬＤＤ領域２０６ｂの長さは、例えば、図２６に従えば良く、２０６ａを２．０μｍ、２０６ｂを１．０μｍとして形成することができる。
【０１９５】
図２４（Ｂ）はレベルシフタ回路、バッファ回路のＴＦＴの構成例を示している。これらの回路のｎチャネル型ＴＦＴはダブルゲートとしてあり、ドレイン側にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａ、２０５ｃの長さを２．５μｍとし、オーバーラップしないＬＤＤ領域２０５ｂ、２０５ｄの長さはを２．５μｍとすることができる。
【０１９６】
図２４（Ｃ）はサンプリング回路のＴＦＴの構成例を示している。この回路のｎチャネル型ＴＦＴはシングルゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。ゲート電極とオーバーラッするＬＤＤ領域（ＧＯＬＤ領域）２０５ａと２０６ａ、及びオーバーラップしないＬＤＤ領域２０５ｂと２０６ｂの長さは、それぞれ等しくすることが好ましく、例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａと２０６ａを１．５μｍ、オーバーラップしないＬＤＤ領域２０５ｂと２０６ｂの長さを１．０μｍとすることができる。
【０１９７】
図２４（Ｄ）は画素部の構成例を示している。この回路のｎチャネル型ＴＦＴはマルチゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５a、２０５ｂ、２０６ａ、２０６ｃを１．５μｍ、オーバーラップしないＬＤＤ領域２０６ｂ、２０６ｄの長さを１．５μｍとすることができる。
【０１９８】
［実施例８］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図２５、図３３、図３４で説明する。
【０１９９】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図２５、図３３、図３４に示す。
【０２００】
図２５（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０２０１】
図２５（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【０２０２】
図２５（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【０２０３】
図２５（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０２０４】
図２５（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。
【０２０５】
図３３（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。
【０２０６】
図３３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２０７】
図３３（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。
【０２０８】
図３４（Ａ）はフロント型プロジェクターであり、表示装置３６０１、スクリーン３６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２０９】
図３４（Ｂ）はリア型プロジェクターであり、本体３７０１、表示装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２１０】
なお、図３４（Ｃ）は、図３４（Ａ）及び図３４（Ｂ）中における表示装置３６０１、３７０２の構造の一例を示した図である。表示装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２１１】
また、図３４（Ｄ）は、図３４（Ｃ）中における光源光学系３８１０の構造の一例を示した図である。本実施例では、光源光学系３８１０は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図３４（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。また、本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０２１２】
[実施例９]
本実施例では、本発明を用いてＥＬ（エレクトロルミネッセンス）表示パネル（ＥＬ表示装置ともいう）を作製した例について説明する。
【０２１３】
図２７（Ａ）は本発明を用いたＥＬ表示パネルの上面図である。図２７（Ａ）において、１０は基板、１１は画素部、１２はデータ線側駆動回路、１３は走査線側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０２１４】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてシール材１９を設ける。そして、対向板８０で封止する。対向板８０はガラス板またはプラスチック板を用いても良い。シール１９の外側にはさらに接着剤８１が設けられ、基板１０と対向板８０とを強固に接着すると共に、貼合わせ端面からの水分などが侵入して内部の素子が腐蝕することを防ぐ。こうして基板１０と対向板８０との間に密閉空間を形成する。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。
【０２１５】
さらに、基板１０と対向板８０との間には封止樹脂８３が充填されている。封止樹脂８３にはシリコーン系、エポキシ系、アクリル系、フェノール系などから選ばれた有機樹脂材料を用いる。これによりＥＬ素子の水分等による劣化を防ぐ効果を向上させる。
【０２１６】
また、図２７（Ｂ）は本実施例のＥＬ表示パネルの断面構造であり、基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。駆動回路用ＴＦＴ２２としては、実施例１で示した駆動回路用のｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良い。また、画素部用ＴＦＴ２３には図２に示したｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良い。
【０２１７】
本発明を用いて駆動回路用ＴＦＴ２２、画素部用ＴＦＴ２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）２６の上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０２１８】
次に、ＥＬ層２９を形成する。ＥＬ層２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１９】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０２２０】
ＥＬ層２９を形成したら、その上に陰極３０を形成する。陰極３０とＥＬ層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層２９と陰極３０を連続成膜するか、ＥＬ層２９を不活性雰囲気で形成し、大気解放しないで陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２２１】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料３２を介してＦＰＣ１７に接続される。
【０２２２】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２２３】
また、配線１６はシール１９と基板１０との間を隙間（但し接着剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０２２４】
以上のような構成でなるＥＬ表示パネルにおいて、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図２８に、上面構造を図２９（Ａ）に、回路図を図２９（Ｂ）に示す。図２８、図２９（Ａ）及び図２９（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２２５】
図２８において、基板２４０１上に設けられたスイッチング用ＴＦＴ２４０２は本発明（例えば、実施形態１で図２で示したＴＦＴ）のｎチャネル型ＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。或いは、また、本発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２２６】
また、電流制御用ＴＦＴ２４０３は本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ２４０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０２２７】
このとき、電流制御用ＴＦＴ２４０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極にオーバーラップするようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２２８】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２２９】
また、図２９（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン配線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０２３０】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２３１】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２３２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２３３】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２３４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２３５】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３７】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３８】
陽極４７まで形成された時点でＥＬ素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２９（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２３９】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２４０】
以上のように本願発明のＥＬ表示パネルは図２８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２４１】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４２】
［実施例１０］
本実施例では、実施例１１に示した画素部において、ＥＬ素子２４０５の構造を反転させた構造について説明する。説明には図３０を用いる。なお、図２９（Ａ）の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２４３】
図３０において、電流制御用ＴＦＴ２６０１は本願発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１を参照すれば良い。
【０２４４】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２４５】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。
【０２４６】
本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０２４７】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４８】
［実施例１１］
本実施例では、図２９（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３１に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０２４９】
図３１（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５０】
また、図３１（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。なお、図３１（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２５１】
また、図３１（Ｃ）は、図３１（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５２】
なお、本実施例の構成は、実施例１１または１２の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２５３】
［実施例１２］
実施例１１に示した図２９（Ａ）、図２９（Ｂ）では電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためにコンデンサ２４０４を設ける構造としているが、コンデンサ２４０４を省略することも可能である。
【０２５４】
実施例１３の場合、電流制御用ＴＦＴ２４０３として図２８に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２４０４の代わりとして積極的に用いる点に特徴がある。
【０２５５】
この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２５６】
また、図３１（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０５を省略することは可能である。
【０２５７】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２５８】
[実施例１３]
実施例７で示したの液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２５９】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図３２に示す。図３２に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図３２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２６０】
図３２に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２６１】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２６２】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６３】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２６４】
[実施例１４]
実施形態１〜９または実施例１〜５に記載されたＴＦＴの安定性はＤＣ（直流）バイアスストレス試験から評価した。試験条件はドレイン電圧（Ｖｄ）を１Ｖ一定とし、ゲートに一定の電圧を１分間印加して、その前後のドレイン電流、電界効果移動度などの変化を調べた。ゲートに印加する電圧は０〜７Vまで変化させた。ホットキャリア効果によりＴＦＴが劣化する場合には、この試験によりオン電流や電界効果移動度などの諸特性が低下する。測定に用いたＴＦＴは、チャネル長８μm、チャネル幅８μmであり、ＬＤＤとしてＬovを２μm、Ｌoffを１．５μm設けた構造を用いた。
【０２６５】
図３５は上記構造のｎチャネル型ＴＦＴのゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）の特性（サンプルNo.Ｓ６６５−１４）であり、ドレイン電圧は１Ｖと８Ｖを印加した２つの条件で測定した値を示している。図３５の特性は代表例であり、本発明のＴＦＴはその代表特性として、オン領域の特性として、電界効果移動度が９０〜３００cm2/V・sec、ドレイン電流（Ｖｄ＝１Ｖ、Ｖｇ＝１Ｖ印加時の電流）が１×１０-5〜１×１０-3Ａが得られている。
【０２６６】
図３６は上記ＤＣバイアスストレス試験の結果であり、ドレイン電流（Ｖｄ＝１Ｖ印加時）と電界効果移動度（最大値）のゲートバイアスに対する変化率を示している。図３６（Ａ）はドレイン電流の結果であり殆ど変化していないことを示している。図３６（Ｂ）は電界効果移動度であり、ここではその最大値を記載しているが、変化率は５％以下であり、いずれにしても極めて優れた安定性を示しており、ホットキャリア効果による劣化がないことを示している。
【０２６７】
また、図３５で示したようにオフ領域のドレイン電流（オフ電流）はゲートに印加する電圧が０〜―２０Ｖの範囲において１×１０-9Ａ以下であり、このような低い値はＬoffを設けることにより始めて達成できるものである。
【０２６８】
以上にように、ＴＦＴにＬＤＤ領域（第２の不純物領域）をゲート電極とオーバーラップする領域とオーバーラップしない領域とで形成することにより、ホットキャリア効果による劣化を防ぎ、かつ、オフ領域のドレイン電流を低減させることが可能となることが確認できた。
【０２６９】
【発明の効果】
本願発明を実施することで、安定した結晶質ＴＦＴ動作を得ることができた。その結果、結晶質ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができた。
【０２７０】
また、本発明によれば、ｎチャネル型ＴＦＴのチャネル形成領域とドレイン領域との間に形成される第２の不純物領域において、その第２の不純物領域がゲート電極とオーバーラップする領域（ＧＯＬＤ領域）とオーバーラップしない領域（ＬＤＤ領域）の長さを容易に作り分けることが可能である。具体的には、ＴＦＴの駆動電圧に応じて第２の不純物領域がゲート電極とオーバーラップする領域（ＧＯＬＤ領域）とオーバーラップしない領域（ＬＤＤ領域）の長さを決めることも可能であり、このことは、同一基板内において異なる駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動電圧に応じたＴＦＴを同一工程で作製することを可能とした。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 ＴＦＴの作製工程を示す断面図とＣＭＯＳ回路の平面図。
【図３】 ＴＦＴの作製工程を示す断面図。
【図４】 ＴＦＴの作製工程を示す断面図とＣＭＯＳ回路の平面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 ＴＦＴの作製工程を示す断面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 ＴＦＴの作製工程を示す断面図。
【図９】 ＴＦＴの作製工程を示す断面図。
【図１０】 ＴＦＴの作製工程を示す断面図。
【図１１】 アクティブマトリクス基板の作製工程を示す図。
【図１２】 アクティブマトリクス基板の作製工程を示す図。
【図１３】 アクティブマトリクス基板の作製工程を示す図。
【図１４】 液晶表示装置の作製工程を示す図。
【図１５】 液晶表示装置の断面図。
【図１６】 アクティブマトリクス基板の斜視図。
【図１７】 画素部の画素構造を説明する上面図。
【図１８】 結晶質シリコン膜の作製工程を示す図。
【図１９】 結晶質シリコン膜の作製工程を示す図。
【図２０】 結晶質シリコン膜の作製工程を示す図。
【図２１】 結晶質シリコン膜の作製工程を示す図。
【図２２】 ＴＦＴの作製工程を示す断面図。
【図２３】 アクティブマトリクス型液晶表示装置の一実施形態の回路ブロック図。
【図２４】 本発明のＴＦＴの構成を示す図。
【図２５】 半導体装置の一例を示す図。
【図２６】 本発明のゲート電極とＬＤＤ領域の関係を説明する図。
【図２７】 ＥＬ表示装置の構成を示す上面図及び断面図。
【図２８】 ＥＬ表示装置の画素部の断面図。
【図２９】 ＥＬ表示装置の画素部の上面図と回路図。
【図３０】 ＥＬ表示装置の画素部の断面図。
【図３１】 ＥＬ表示装置の画素部の回路図。
【図３２】 反強誘電性混合液晶の光透過率特性の一例を示す図。
【図３３】 半導体装置の一例を示す図。
【図３４】 半導体装置の一例を示す図。
【図３５】 ゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）の特性を示す図。
【図３６】 ＤＣバイアスストレス試験の結果を示す図。
【符号の説明】
５１７、６２２、７２２、８２２・・第１のゲート電極
５１６、６２１、７１５、８２１・・第２のゲート電極
５１８、６２３、７２３、８２３・・ゲート配線
５１９、６２４、７２４、８２４・・ゲートバスライン
５２７、５２８、６２７、６２８、７２７，７２８、８２７、８２８・・ソース電極
５２９、６２９、７２９、８２９・・ドレイン電極
５３０、５３３、６３０、６３３、７３０、７３３、８３０、８３３・・チャネル形成領域
５３１、５３２、６３１、６３２、７３１、７３２、８３１、８３２・・第３の不純物領域
５３６、５３７、６３６、６３７、７３６、７３７、８３６、８３７・・第１の不純物領域
５３４、５３５、６３４、６３５、７３４、７３５、８３４、８３５・・第２の不純物領域
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。
【０００２】
尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと記す）から成る大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置や密着型イメージセンサはその代表例である。
【０００４】
ＴＦＴはその構造や作製方法によって分類することができる。特に、結晶構造を有する半導体膜を活性層にしたＴＦＴ（結晶質ＴＦＴ）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であった。
【０００５】
尚、本願明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００６】
アクティブマトリクス型液晶表示装置には、機能ブロックごとにｎチャネル型ＴＦＴで構成される画素マトリクス回路（画素部ともいう）や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの集積回路が一枚の基板上に形成された。
【０００７】
また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路などの集積回路がＴＦＴを用いて形成されていた。
【０００８】
これらの回路はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっていた。
【０００９】
例えば、画素部はｎチャネル型ＴＦＴから成るスイッチ素子と補助の信号蓄積容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が採用されている。従って、要求されるＴＦＴの特性は、漏れ電流を十分低減させておく必要があった。
【００１０】
また、バッファ回路は高い駆動電圧が印加されるため、耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流を十分確保する必要があった。
【００１１】
しかし、結晶質ＴＦＴのオフ電流は高くなりやすいといった問題点があった。そして、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴにはオン電流の低下といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられていた。
【００１２】
ＴＦＴの構造には、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
【００１３】
ＬＤＤ構造はさらにゲート電極との位置関係により、ゲート電極とオーバーラップするＧＯＬＤ（Gate-drain Overlapped LDD）構造や、ゲート電極とオーバーラップしないＬＤＤ構造などがある。ＧＯＬＤ構造は、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。例えば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、ＧＯＬＤ構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまう問題があり、大面積集積回路においてすべてのＴＦＴをその構造で形成することは必ずしも好ましくなかった。例えば、画素部を構成するｎチャネル型ＴＦＴでは、オフ電流が増加すると、消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用することは好ましくなかった。
【００１５】
また、ＬＤＤ構造は直列抵抗の増加により、オン電流が低下してしまうことが問題であった。オン電流はＴＦＴのチャネル幅などにより自由に設計できるものではあるが、例えば、バッファ回路を構成するＴＦＴにオフセットＴＦＴを設ける必要は必ずしもなかった。
【００１６】
本発明は、アクティブマトリクス型液晶表示装置やイメージセンサに代表される大面積集積回路を有する半導体装置において、機能回路ごとに最適な構造のＴＦＴを提供することを課題とする。また、そのようなＴＦＴを同一基板上に同一工程で形成する方法を提供することを課題としている。
【００１７】
本発明はこのような課題を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性が得られる結晶質ＴＦＴを実現することを目的としている。そして、そのような結晶質ＴＦＴでさまざまな機能回路を形成した大面積集積回路を有する半導体装置の信頼性を高めることを目的としている。
【００１８】
【課題を解決するための手段】
本発明は上記課題を解決するために、ＬＤＤ構造を有するＴＦＴにおいて、そのＬＤＤ領域がゲート電極とオーバーラップする領域と、オーバーラップしない領域とが一つのＴＦＴに設ける構造とした。
【００１９】
また、本発明はアクティブマトリクス型液晶表示装置やイメージセンサに代表される大面積集積回路を有する半導体装置において、それぞれの機能回路ごとに最適な構造のＴＦＴを実現するために、ＬＤＤ領域がゲート電極とオーバーラップする領域と、オーバーラップしない領域との比をそれぞれのＴＦＴで異ならせることを可能としている。
【００２０】
このような構成とするために、ｎチャネル型ＴＦＴは非自己整合的（ノンセルフアライン）に、一方ｐチャネル型ＴＦＴは自己整合的（セルフアライン）に形成する工程とした。
【００２１】
従って本発明の構成は、絶縁表面を有する基板上に、半導体層とゲート絶縁膜とゲート電極と、そのゲート電極に接続したゲート配線とを有する半導体装置において、ゲート電極と、ゲート配線は第１の導電層から成り、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域と、を有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して、前記ゲート電極と重なっている構造を有している。
【００２２】
本発明に適用される、前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物を使用するものである。また、第２の導電層は、アルミニウム（Ａｌ）、銅（Ｃｕ）、から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物に代表される低抵抗導電性材料である。
【００２３】
そして、本発明は、ｎチャネル型薄膜トランジスタで形成された画素部と、ｎチャネル型薄膜トランジスタと、ｐチャネル型薄膜トランジスタと、で形成されたＣＭＯＳ回路を有する半導体装置に適用することができる。
【００２４】
しかし、前記ＣＭＯＳ回路において、ｐチャネル型ＴＦＴには、本発明構成を必ずしも適用する必要はない。
【００２５】
本発明の他の構成は、一つの画素に、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを有する半導体装置において、前記ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタのゲート電極と、該ゲート電極に接続するゲート配線とは、ゲート絶縁膜に接した第１の導電層から成り、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート電極と重なっていて、前記ｐチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型とは反対の導電型の第３の不純物領域とを有し、前記第３の不純物領域は、前記ゲート電極の外側に設けられていることを特徴としている。
【００２６】
或いは、一つの画素に、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを有する半導体装置において、前記ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタのゲート電極と、該ゲート電極に接続するゲート配線とは、ゲート絶縁膜に接した第１の導電層から成り、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート電極と重なっていて、前記ｐチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型とは反対の導電型の第３の不純物領域とを有し、前記第３の不純物領域の一部は、前記ゲート電極と重なっていることを特徴としている。
【００２７】
また、本発明の構成は、絶縁表面を有する基板上に、半導体層を形成する工程と前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第２の島状半導体層に重なる第２のゲート電極を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程とを有している。
【００２８】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程とを有している。
【００２９】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程とを有している。
【００３０】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して、第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、を有している。
【００３１】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して第１の導電層を形成する工程と、前記第１の導電層から前記第２の島状半導体層に重なる第２のゲート電極を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、前記第１の導電層から、前記第１の島状半導体層に重なる第１のゲート電極を形成する工程とを有している。
【００３２】
また、本発明の他の構成は、絶縁表面を有する基板上に半導体層を形成する工程と、前記半導体層の一部を除去して少なくとも第１の島状半導体層と、第２の島状半導体層とを形成する工程と、前記第１の島状半導体層と第２の島状半導体層とに接してゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第１の不純物領域を形成する工程と、一導電型とは反対の導電型の不純物元素を前記第２の島状半導体層の選択された領域に添加して第３の不純物領域を形成する工程と、一導電型の不純物元素を前記第１の島状半導体層の選択された領域に添加して第２の不純物領域を形成する工程と、前記ゲート絶縁膜に接して、第１の導電層を形成する工程と、前記第１の導電層から前記第１の島状半導体層に重なる第１のゲート電極と、前記第２の島状半導体層に重なる第２のゲート電極とを形成する工程と、を有している。
【００３３】
上記発明の構成において、前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物で形成されることが望ましい。
【００３４】
【発明の実施の形態】
［実施形態１］
本発明の実施形態を図１と図２により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００３５】
基板１０１はガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板をもちいることも可能である。
【００３６】
そして、基板１０１のＴＦＴが形成される主表面には、窒化シリコン膜から成る下地膜１０２と、酸化シリコン膜から成る下地膜１０３が形成される。これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成されるものであり、基板１０１からＴＦＴに有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのために、窒化シリコン膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化シリコン膜からなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成すれば良い。
【００３７】
勿論、下地膜を窒化シリコン膜からなる下地膜１０２または、酸化シリコン膜ならなる下地膜１０３のどちらか一方のみで形成しても良いが、ＴＦＴの信頼性を考慮すると２層構造とすることが最も望ましかった。
【００３８】
下地膜１０３に接して形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザーアニール法や熱処理による固相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体を適用することも可能である。ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００３９】
または、基板１０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００４０】
半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さとして形成されるものである。プラズマＣＶＤ法で作製される非晶質半導体膜には１０〜４０atom％の割合で膜中に水素が含まれているが、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atom％以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００４１】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜１０２と下地膜１０３と、さらに半導体層を連続形成すると良い。それぞれの膜が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。その結果、ＴＦＴの特性バラツキを発生させる要因の一つをなくすことができた。
【００４２】
非晶質半導体膜を結晶化する工程は、公知のレーザーアニール技術または熱アニールの技術を用いれば良い。また、触媒元素を用いた熱アニールの技術により結晶質半導体膜を用いることもできる。さらに、触媒元素を用いた熱アニールの技術により形成された結晶質半導体膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたＴＦＴ特性を得ることができる。
【００４３】
こうして形成された結晶質半導体膜を、第１のフォトマスクを使用して、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により第２の島状半導体層１０４と、第１の島状半導体層１０５を形成した。
【００４４】
次に、第２の島状半導体層１０４と、第１の島状半導体層１０５との表面に、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成すれば良い。（図１（Ａ））
【００４５】
そして、第２のフォトマスクにより、第２の島状半導体層１０４と、第１の島状半導体層１０５のチャネル形成領域を覆うレジストマスク１０７、１０８を形成した。このとき、配線を形成する領域にもレジストマスク１０９を形成しておいても良い。
【００４６】
そして、ｎ型を付与する不純物元素を添加することにより第２の不純物領域を形成する工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域１１０、１１１が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図１（Ｂ）)
【００４７】
レジストマスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的であった。
【００４８】
そして、ゲート絶縁膜１０６の表面に第１の導電層１１２を形成した。第１の導電層１１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて形成する。そして、第１の導電層１０７の厚さは１０〜１００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図１（Ｃ））
【００４９】
例えば、ＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx（x=2.4<X<2.7）などの化合物を用いることができる。
【００５０】
Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの導電性材料は、ＡｌやＣｕに比べ抵抗率が高いが、作製する回路の面積との関係で、１００ｃｍ2程度までならば問題なく使用することができた。
【００５１】
次に、第３のフォトマスクによりレジストマスク１１３、１１４、１１５、１１６を形成した。レジストマスク１１３は、ｐチャネル型ＴＦＴのゲート電極を形成するためのものであり、レジストマスク１１５、１１６は、ゲート配線およびゲートバスラインを形成するためのものであった。また、レジストマスク１１４は第１の島状半導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマスクとするために設けられた。
【００５２】
第１の導電層はドライエッチング法により不要な部分が除去され、第２のゲート電極１１７と、ゲート配線１１９と、ゲートバスライン１２０が形成された。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良かった。
【００５３】
そして、レジストマスク１１３、１１４、１１５、１１６をそのまま残して、ｐチャネル型ＴＦＴが形成される第２の島状半導体層１０４の一部に、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１（Ｄ）に示すようにボロンが高濃度に添加された第３の不純物領域１２１、１２２が形成された。
【００５４】
図１（Ｄ）で設けられたレジストマスクを除去した後、第４のフォトマスクを用いてレジストマスク１２３、１２４、１２５を形成した。第４のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法により第１のゲート電極１２６が形成された。このとき第１のゲート電極１２６は、第２の不純物領域１１０、１１１の一部とゲート絶縁膜を介して重なるように形成された。（図１（Ｅ））
【００５５】
そして、レジストマスク１２３、１２４、１２５を完全に除去した後、第５のフォトマスクによりレジストマスク１２９、１３０、１３１を形成した。レジストマスク１３０は第１のゲート電極１２６とを覆って、さらに第２の不純物領域１１０、１１１の一部と重なる形で形成されたものであった。レジストマスク１３０は、ＬＤＤ領域のオフセット量を決めるものであった。
【００５６】
また、ここでレジストマスク１３０を使用してゲート絶縁膜の一部を除去して、第１の不純物領域が形成される半導体層の表面を露出させておいても良い。このようにすると、次の工程で実施されるｎ型を付与する不純物元素を添加する工程を効果的に実施することができる。
【００５７】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域１３２とドレイン領域となる第１の不純物領域１３３が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図２（Ａ））
【００５８】
そして、ゲート絶縁膜１０６、第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面に第１の層間絶縁膜１３４、１３５を形成した。第１の層間絶縁膜１３４は窒化シリコン膜であり、５０ｎｍの厚さで形成された。また第１の層間絶縁膜１３５は酸化シリコン膜であり、９５０ｎｍの厚さに形成された。
【００５９】
ここで形成された窒化シリコン膜から成る第１の層間絶縁膜１３４は次の熱処理の工程を行うために必要なものであった。これは第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面が酸化することを防ぐために効果的であった。
【００６０】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００６１】
この熱処理の工程において、窒素雰囲気中に３〜９０％の水素を添加しておいても良い。また、熱処理の工程の後に、さらに３〜１００％の水素雰囲気中で１５０〜５００℃、好ましくは３００〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、１５０〜５００℃、好ましくは２００〜４５０℃の基板温度で水素プラズマ処理をしても良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することにより、ＴＦＴの特性を向上させることができた。
【００６２】
第１の層間絶縁膜１３４、１３５はその後、第６のフォトマスクを用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第２の導電層を形成し、第７のフォトマスクを用いたパターニングの工程によりソース電極１３６、１３７とドレイン電極１３８を形成した。図示していないが、本実施例ではこの電極第２の導電層を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００６３】
以上の工程で、ｐチャネル型ＴＦＴは自己整合的（セルフアライン）に形成され、ｎチャネル型ＴＦＴは非自己整合的（ノンセルフアライン）に形成された。
【００６４】
ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１４２、第１の不純物領域１４５、１４６、第２の不純物領域１４３、１４４が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）１４３ａ、１４４ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）１４３ｂ、１４４ｂがそれぞれ形成された。そして、第１の不純物領域１４５はソース領域として、第１の不純物領域１４６はドレイン領域となった。
【００６５】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１３９、第３の不純物領域１４０、１４１が形成された。そして、第３の不純物領域１４０はソース領域として、第３の不純物領域１４１はドレイン領域となった。（図２（Ｂ））
【００６６】
また、図２（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ' 断面構造、ゲート配線部分のＢ−Ｂ' 断面構造，ゲートバスライン部分のＣ−Ｃ' 断面構造は、図２（Ｂ）と対応している。本発明において、ゲート電極とゲート配線とゲートバスラインとは、第１の導電層から形成されている。
【００６７】
図１と図２では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００６８】
［実施形態２］
本発明の実施形態を図３と図４により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００６９】
まず、実施形態１と同様にして、基板３０１上に、窒化シリコン膜から成る下地膜3０２と、酸化シリコン膜から成る下地膜3０３と、第１の島状半導体層３０５、第２の島状半導体層３０４、ゲート絶縁膜３０６とが形成された。（図３（Ａ））
【００７０】
そして、第２のフォトマスクにより、第２の島状半導体層３０４と、第１の島状半導体層３０５のチャネル形成領域を覆うレジストマスク３０７、３０８を形成した。このとき、配線を形成する領域にもレジストマスク３０９を形成しておいても良い。
【００７１】
そして、ｎ型を付与する不純物元素を添加することにより第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。第１の島状半導体層３０５に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域３１０、３１１が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図３（Ｂ）)
【００７２】
そして、ゲート絶縁膜３０６の表面に第１の導電層３１２を形成した。第１の導電層３１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて形成する。そして、第１の導電層３１２の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図３（Ｃ））
【００７３】
次に、第３のフォトマスクによりレジストマスク３１３、３１４、３１５、３１６を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層３１２の一部を除去して、第１のゲート電極３１８と、第２のゲート電極３１７と、ゲート配線３１９と、ゲートバスライン３２０とが形成された。（図３（Ｄ））
【００７４】
そして、レジストマスク３１３、３１４、３１５、３１６を完全に除去した後、第４のフォトマスクによりレジストマスク３２１、３２２、３２３を形成した。レジストマスク３２２は第１のゲート電極３１８とを覆って、さらに第２の不純物領域３１０、３１１の一部と重なる形で形成されたものであった。レジストマスク３２２は、ＬＤＤ領域のオフセット量を決めるものであった。
【００７５】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域３２５とドレイン領域となる第１の不純物領域３２４が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図３（Ｅ））
【００７６】
次に、第５のフォトマスクによりレジストマスク３２６、３２７、３２８を形成して、ｐチャネル型ＴＦＴが形成される第２の島状半導体層３０４の一部に、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図４（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域３２９、３３０が形成された。
【００７７】
そして、ゲート絶縁膜３０６、第１および第２のゲート電極３１８、３１７、ゲート配線３１９、ゲートバスライン３２０の表面に第１の層間絶縁膜３２９、３３０を形成した。第１の層間絶縁膜３２９は窒化シリコン膜であり、５０ｎｍの厚さで形成された。また第１の層間絶縁膜３３０は酸化シリコン膜であり、９５０ｎｍの厚さに形成された。
【００７８】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極３３１、３３２、ドレイン電極３３３を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域３３７、第１の不純物領域３４０、３４１、第２の不純物領域３３８、３３９が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）３３８ａ、３３９ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）３３８ｂ、３３９ｂがそれぞれ形成された。そして、第１の不純物領域３４０はソース領域として、第１の不純物領域３４１はドレイン領域となった。
【００７９】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域３３４、ソース領域となる第３の不純物領域３３５、ドレイン領域となる第３の不純物領域３３６が形成された。（図４（Ｂ））
【００８０】
また、図４（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ'断面構造、ゲート配線部分のＢ−Ｂ'断面構造，ゲートバスライン部分のＣ−Ｃ'断面構造は、図４（Ｂ）と対応している。本発明において、ゲート電極とゲート配線とゲートバスラインとは、第１の導電層から形成されている。
【００８１】
図３と図４では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００８２】
[実施形態３]
本発明のＴＦＴの構成を図２６を用いてさらに詳細に説明する。尚、ここでは図２６における各符号は、図１および図２の各符号と対応させて用いている。ＬＤＤ領域である第２の不純物領域は、第１のゲート電極１２６とオーバーラップする第２の不純物領域１４４ａと、オーバーラップしない第２の不純物領域１４４ｂとに分けることができる。即ち、ゲート電極とオーバーラップするＬＤＤ領域（Ｌov）とオーバーラップしないＬＤＤ領域（Ｌoff）が形成されている。
【００８３】
ＬＤＤ領域においてＬovとＬoffの長さは実施形態１で示したように３枚のフォトマスクを用いたパターニングにより容易に実施可能である。実施形態１で示した工程では、第２のフォトマスクでレジストマスクを形成し、ｎ型を付与するドーピング工程により第２の不純物領域が形成される。この領域の一部がＬＤＤ領域となる。そして第４のフォトマスクにより、第１のゲート電極が形成され、この時ＬＤＤのオーバーラップ領域（Ｌov）が形成される。さらに第５のフォトマスクで形成されるレジストマスクによりＬＤＤ領域（Ｌoff）が形成された。
【００８４】
しかし、この３枚のフォトマスクは、ドーピング工程において、レジストマスクを形成する目的の他に、ゲート電極をパターニングするためのマスクでもあり、これらの機能を兼用したものであった。
【００８５】
従って、ＬovとＬoffとの長には設計の自由度が与えられ、作製するＴＦＴのサイズとの兼ね合いの中で任意に設定することができた．これは、大面積集積回路においてそれぞれの機能回路ごとに駆動電圧の異なるＴＦＴを作製するような場合、きわめて有益な方法であった。図２６にはその一例として、アクティブマトリクス型液晶表示装置のロジック回路部、バッファ回路部、アナログスイッチ部、および画素部に使用するＴＦＴの設計値の一例を示す。このとき、それぞれのＴＦＴの駆動電圧を考慮して、チャネル長はもとより、ゲート電極とオーバーラップする第２の不純物領域１４４ａとゲート電極とオーバーラップしない第２の不純物領域１４３ｂの長さを適宣設定することができた。
【００８６】
例えば、液晶表示装置のドライバ回路のシフトレジスタ回路のＴＦＴや、バッファ回路のＴＦＴは基本的にオン特性が重視されるので、いわゆるＧＯＬＤ構造だけでも良く、ゲート電極とオーバーラップしない第２の不純物領域１４４ｂは必ずしも設ける必要はなかった。しかし設ける場合は駆動電圧を考慮してＬoffの値を０．５〜３μｍの範囲で設定すれば良かった。耐圧を考慮すればゲート電極とオーバーラップしない第２の不純物領域１４３ｂの値は、駆動電圧が高くなるにしたがって大きくすることが望ましかった。
【００８７】
また、サンプリング回路や、画素部に設けるＴＦＴはオフ電流の増加を防ぐため、例えば、チャネル長が３μｍの場合、ゲート電極とオーバーラップする第２の不純物領域１４３ａを１．５μｍとし、ゲート電極とオーバーラップしない第２の不純物領域１４３ｂを１．５μｍとすれば良かった。勿論、本発明はここで示す設計値に限定されるものでなく、適宣決定すれば良いものである。
【００８８】
一方、ｐチャネル型ＴＦＴには、チャネル形成領域、ソース領域、ドレイン領域だけを形成すれば良かった。勿論、本発明のｎチャネル型ＴＦＴと同様の構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００８９】
[実施形態４]
本発明の実施形態を図５により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００９０】
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク５０１、５０２、５０３を形成した。
【００９１】
そして、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図５（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域５０４、５０５が形成された。
【００９２】
次に、第３のフォトマスクを用い、レジストマスク５０６、５０７、５０８を形成し、第１の島状半導体層の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域５０９、５１０が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図５（Ｂ）)
【００９３】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層５１１を形成した。そして、第１の導電層５１１の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図５（Ｃ））
【００９４】
次に、第４のフォトマスクによりレジストマスク５１２、５１３、５１４、５１５を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層５１１の一部を除去して、第１のゲート電極５１７と、第２のゲート電極５１６と、ゲート配線５１８と、ゲートバスライン５１９とが形成された。（図５（Ｄ））
【００９５】
そして、第５のフォトマスクによりレジストマスク５２０、５２１、５２２を形成した。レジストマスク５２１は第１のゲート電極５１７を覆って、さらに第２の不純物領域５０９、５１０の一部と重なる形で形成されたものであった。レジストマスク５２１は、ＬＤＤ領域のオフセット量を決めるものであった。
【００９６】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域５２４とドレイン領域となる第１の不純物領域５２３が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図５（Ｅ））
【００９７】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極５２７、５２８、ドレイン電極５２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域５３３、第１の不純物領域５３６、５３７、第２の不純物領域５３４、５３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）５３４ａ、５３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）５３４ｂ、５３５ｂがそれぞれ形成された。そして、第１の不純物領域５３６はソース領域として、第１の不純物領域５３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域５３０、ソース領域となる第３の不純物領域５３１、ドレイン領域となる第３の不純物領域５３２が形成された。（図５（Ｆ））
【００９８】
[実施形態５]
本発明の実施形態を図６により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【００９９】
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク６０１、６０２、６０３を形成した。
【０１００】
そして、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図６（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域６０４、６０５が形成された。
【０１０１】
そして、第３のフォトマスクによりレジストマスク６０６、６０７、６０８を形成した。そして、第１の島状半導体層１０５にｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。ソース領域となる第１の不純物領域６１０とドレイン領域となる第１の不純物領域６０９が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図６（Ｂ））
【０１０２】
次に、第４のフォトマスクを用い、レジストマスク６１１、６１２、６１３を形成し、第１の島状半導体層１０５の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域６１４、６１５が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図６（Ｃ）)
【０１０３】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層６１６を形成した。そして、第１の導電層６１６の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図６（Ｄ））
【０１０４】
次に、第５のフォトマスクによりレジストマスク６１７、６１８、６１９、６２０を形成した。そしてドライエッチング法により第１の導電層６１６の一部を除去して、第１のゲート電極６２２と、第２のゲート電極６２１と、ゲート配線６２３と、ゲートバスライン６２４とが形成された。（図６（Ｅ））
【０１０５】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極６２７、６２８、ドレイン電極６２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域６３３、第１の不純物領域６３６、６３７、第２の不純物領域６３４、６３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）６３４ａ、６３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）６３４ｂ、６３５ｂがそれぞれ形成された。そして、第１の不純物領域６３６はソース領域として、第１の不純物領域６３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域６３０、ソース領域となる第３の不純物領域６３１、ドレイン領域となる第３の不純物領域６３２が形成された。（図６（Ｆ））
【０１０６】
[実施形態６]
本発明の実施形態を図７により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について説明する。
【０１０７】
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク７０１、７０２、７０３を形成した。
【０１０８】
そして最初に、ｎ型を付与する不純物元素を第１の島状半導体層１０５に選択的に添加して、第１の不純物領域を形成した。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。そして半導体層にリンが添加された領域７０４、７０５が形成された。 (図７（Ａ）)
【０１０９】
次に、第３のフォトマスクを用い、レジストマスク７０６、７０７、７０８を形成し、第１の島状半導体層の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、代表的には１×１０18atoms/cm3とすると良い。そして、半導体層にリンが添加された領域７０９、７１０が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図７（Ｂ）)
【０１１０】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層７１１を形成した。そして、第１の導電層７１１の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図７（Ｃ））
【０１１１】
次に、第４のフォトマスクを使用してレジストマスク７１２、７１３、７１４を形成した。レジストマスク７１２は、第２のゲート電極を形成するためのものであり、レジストマスク７１３は第１の島状半導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマスクとするために設けられた。
【０１１２】
第１の導電層はドライエッチング法により不要な部分が除去され、第２のゲート電極７１５が形成された。そして、ｐチャネル型ＴＦＴが形成される第２の島状半導体層１０４の一部に、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。添加されたｐ型を付与する不純物元素はボロンであり、２×１０20atoms/cm3の濃度に添加した。そして、図７（Ｄ）に示すようにボロンが高濃度に添加された第３の不純物領域７１８、７１９が形成された。
【０１１３】
次に、第５のフォトマスクによりレジストマスク７１８、７１９、７２０、７２１を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層７１６および７１７の一部を除去して、第１のゲート電極７２２と、ゲート配線７２３と、ゲートバスライン７２１とが形成された。（図７（Ｅ））
【０１１４】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極７２７、７２８、ドレイン電極７２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域７３３、第１の不純物領域７３６、７３７、第２の不純物領域７３４、７３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）７３４ａ、７３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）７３４ｂ、７３５ｂがそれぞれ形成された。そして、第１の不純物領域７３６はソース領域として、第１の不純物領域７３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域７３０、ソース領域となる第３の不純物領域７３１、ドレイン領域となる第３の不純物領域７３２が形成された。（図７（Ｆ））
【０１１５】
[実施形態７]
まず、実施形態１と同様にして、図１（Ａ）の状態の基板を形成する。そして、第２のフォトマスクにより、レジストマスク８０１、８０２、８０３を形成した。
【０１１６】
そして最初に、ｎ型を付与する不純物元素を第１の島状半導体層１０５に選択的に添加して、第１の不純物領域を形成した。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この領域のリンの濃度は１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。そして半導体層にリンが添加された領域８０４、８０５が形成された。 (図８（Ａ）)
【０１１７】
次に、第３のフォトマスクにより、レジストマスク８０６、８０７、８０８を形成し、ｐ型を付与する不純物元素を添加して第３の不純物領域を形成する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図８（Ｂ）に示すようにボロンが高濃度に添加された第３の不純物領域８０９、８１０が形成された。
【０１１８】
次に、第３のフォトマスクを用い、レジストマスク８１１、８１２、８１３を形成し、第１の島状半導体層の選択された領域にｎ型を付与する不純物元素を添加して、第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。ここで添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域８１４、８１５が形成された。ここで形成された第２の不純物領域の一部は、ＬＤＤ領域として機能するものである。(図８（Ｃ）)
【０１１９】
そして、ゲート絶縁膜１０６の表面に、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて第１の導電層８１６を形成した。そして、第１の導電層８１６の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。（図８（Ｃ））
【０１２０】
次に、第４のフォトマスクによりレジストマスク８１７、８１８、８１９、８２０を形成した。そしてこのレジストマスクを用い、ドライエッチング法により第１の導電層８１６の一部を除去して、第１のゲート電極８２２と、第２のゲート電極８２１と、ゲート配線８２３と、ゲートバスライン８２４とが形成された。（図８（Ｅ））
【０１２１】
以降、実施形態１と同様に、熱処理の工程を行い、ソース電極８２７、８２８、ドレイン電極８２９を形成して、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域８３３、第１の不純物領域８３６、８３７、第２の不純物領域８３４、８３５が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）８３４ａ、８３５ａと、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）８３４ｂ、８３５ｂがそれぞれ形成された。そして、第１の不純物領域８３６はソース領域として、第１の不純物領域８３７はドレイン領域となった。一方、ｐチャネル型ＴＦＴは、チャネル形成領域８３０、ソース領域となる第３の不純物領域８３１、ドレイン領域となる第３の不純物領域８３２が形成された。（図８（Ｆ））
【０１２２】
[実施形態８]
まず、実施形態１と同じ工程に従い図１（Ｅ）に示す状態を得た。そして図９（Ａ）に示すように、レジストマスク９０１、９０２、９０３を形成した。レジストマスク９０２はｎチャネル型ＴＦＴの第１のゲート電極１２６と、第２の不純物領域の一部を覆う形で形成され、ＬＤＤを形成するためのものであるが、ここではｎチャネル型ＴＦＴのドレイン側のみ形成されるようにした。ＬＤＤは漏れ電流の増加を防ぐが、それはドレイン側のみに設けるだけでも十分効果を得ることができた。（図９（Ａ））
【０１２３】
以降の工程は実施形態１と同様にして行うことで、図９（Ｂ）に示すＣＭＯＳ回路が形成された。そして、ｎチャネル型ＴＦＴにはチャネル形成領域９１４、第１の不純物領域９１７、９１８、第２の不純物領域９１５、９１６が形成された。ここで、第２の不純物領域９１６は、第１のゲート電極とオーバーラップする領域（ＧＯＬＤ領域）９１６ａと、オーバーラップしない領域（ＬＤＤ領域）９１６ｂが形成された。そして、第１の不純物領域９１７はソース領域として、第１の不純物領域９１８はドレイン領域となった。
【０１２４】
[実施形態９]
本実施形態を図１０を用いて説明する。最初に実施形態１と同じ工程に従い、図５（Ｃ）に示す状態を得た。
【０１２５】
そして、フォトマスクを使用して、レジストマスク１０１２、１０１３、１０１４、１０１５を形成し、ドライエッチング法により第１の導電層５１１の一部を除去した。その後、レジストマスクをそのまま使用して、ｎ型を付与する第２のドーピング工程を行い、半導体層１０４、１０５にリンが添加された領域１０１０、１０１１、１０２０、１０２１が形成された。（図１０（Ａ））
【０１２６】
ここでレジストマスクをアッシングおよびアルカリ性の剥離液を使用して完全に除去した。そして再度フォトレジスト膜を形成し、裏面からの露光によるパターニングの工程を行った。このとき、ゲート電極、ゲート配線、およびゲートバスラインのバターンがフォトマスクと同じ役割を果し、レジストマスク１０２２、１０２３、１０２４、１０２５がそれぞれのパターン上に形成された。裏面からの露光は直接光と散乱光を利用して行うもので、光強度や露光時間などの露光条件の調節により、図１０（Ｂ）に示すようにレジストマスクをゲート電極上の内側に形成することができた。
【０１２７】
そして、ドライエッチング法によりゲート電極、ゲート配線、およびゲートバスラインの一部を除去することにより、第１のゲート電極１００２、第２のゲート電極１００１、ゲート配線１００３、ゲートバスライン１００４が形成された。
【０１２８】
以降の工程は実施形態５と同様にして行うことで、図１０（Ｃ）に示すＣＭＯＳ回路が形成された。そして、ｎチャネル型ＴＦＴにはチャネル形成領域１０３４、第１の不純物領域１０３７、１０３８、第２の不純物領域１０３５、１０３６が形成された。ここで、第２の不純物領域は、第１のゲート電極とオーバーラップする領域（ＧＯＬＤ領域）１０３５ａ、１０３６ａと、オーバーラップしない領域（ＬＤＤ領域）１０３５ｂ、１０３６ｂとが形成された。そして、第１の不純物領域１０３７はソース領域として、第１の不純物領域１０３８はドレイン領域となった。
【０１２９】
【実施例】
[実施例１]
本実施例では、本願発明の構成を図１１〜図１３を用い、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【０１３０】
図１１において、基板１１０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板１１０１のＴＦＴが形成される表面に、下地膜１１０２をプラズマＣＶＤ法やスパッタ法で形成した。下地膜１１０２は図示していないが、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さに形成した。また、下地膜１１０２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。
【０１３１】
下地膜１１０２は上記材料の他に、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１の酸化窒化シリコン膜を１０〜１００nmの厚さに形成し、その上にＳｉＨ4、Ｎ2Ｏから作製される第２の酸化窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成した２層構造としても良い。
【０１３２】
第１の酸化窒化シリコン膜は平行平板型のプラズマＣＶＤ法を用いて形成する。第１の酸化窒化シリコン膜は、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、第２の酸化窒化シリコン膜は、ＳｉＨ4を４SCCM、Ｎ2Ｏを４００SCCM、として反応室に導入し、基板温度４００℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。また、第１の酸化窒化シリコン膜は基板を中心に考えて、その内部応力が引張り応力となるように形成する。第２の酸化窒化シリコン膜も同様な方向に内部応力を持たせるが、第１の酸化窒化シリコン膜よりも絶対値で比較して小さい応力となるようにすると良い。
【０１３３】
次に、この下地膜１１０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【０１３４】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされない工程にすることにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができた。
【０１３５】
非晶質シリコン膜を結晶化する工程は、公知のレーザーアニール技術または熱アニールの技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成した。
【０１３６】
尚、本実施例では半導体層を非晶質シリコン膜から結晶質シリコン膜を形成したが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【０１３７】
こうして形成された結晶質シリコン膜を第１のフォトマスクを使用してパターニングし、島状の半導体層１１０３、１１０４、１１０５を形成した。
【０１３８】
次に、島状の半導体層１１０３、１１０４、１１０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１１０６を形成した。ゲート絶縁膜１１０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成した。（図１１（Ａ））
【０１３９】
そして、第２のフォトマスクにより、半導体層１１０３と、半導体層１１０４、１１０５のチャネル形成領域を覆うレジストマスク１１０７、１１０８、１１０９、１１１０、１１１１を形成した。このとき、配線を形成する領域にもレジストマスク１１０９を形成しておいても良い。
【０１４０】
そして、ｎ型を付与する不純物元素を添加して第２の不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１１０６を通してその下の半導体層にリンを添加するために、加速電圧は６５ｋｅＶに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域１１１２、１１１３、１１１４、１１１５、１１１６が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図１１（Ｂ）)
【０１４１】
その後、レジストマスクを除去して、第１の導電層１１１７を全面に形成した。第１の導電層１１１７は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いる。そして、第１の導電層１１１７の厚さは１００〜１０００ｎｍ、好ましくは１５０〜４００ｎｍで形成しておけば良い。ここではＴａをスパッタ法で形成した。（図１１（Ｃ））
【０１４２】
第１の導電層にＴａ膜を用いる場合にはスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。しかし、ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。従って、図示しないが第１の導電膜の下に１０〜５０ｎｍの厚さでＴａＮ膜を形成しておいても良い。同様に図示しないが、第１の導電膜の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、第１の導電膜または第２の導電膜が微量に含有するアルカリ金属元素がゲート絶縁膜１１０６に拡散するのを防ぐことができる。いずれにしても、第１の導電膜は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【０１４３】
その他に、Ｗ膜を用いることも可能であり、その場合はＷをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入してＷ膜を２００nmの厚さに形成する。また、Ｗ膜を６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１４４】
次に、第３のフォトマスクによりレジストマスク１１１８、１１１９、１１２０、１１２１、１１２２、１１２３を形成した。第４のフォトマスクは、ｐチャネル型ＴＦＴのゲート電極と、ＣＭＯＳ回路および画素部のゲート配線、ゲートバスラインを形成するためのものであった。ｎチャネル型ＴＦＴのゲート電極は後の工程で形成するため、第１の導電層１１１７が半導体層１１０４上の全面で残るようにレジストマスク１１１９、１１２３を形成した。
【０１４５】
第１の導電層はドライエッチング法により不要な部分を除去した。ＴａのエッチングはＣＦ4とＯ2の混合ガスにより行われた。そして、ゲート電極１１２４と、ゲート配線１１２６、１１２８と、ゲートバスライン１１２７が形成された。
【０１４６】
そして、レジストマスク１１１８、１１１９、１１２０、１１２１、１１２２、１１２３をそのまま残して、ｐチャネル型ＴＦＴが形成される半導体層１１０３の一部に、ｐ型を付与する不純物元素を添加するの工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１２（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域１１３０、１１３１が形成された。
【０１４７】
図１２（Ａ）で設けられたレジストマスクを除去した後、新たに第４のフォトマスクによりレジストマスク１１２４、１１２５、１１２６、１１２７、１１２８、１１２９、１１３０を形成した。第４のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法によりゲート電極１１３１、１１３２、１１３３が形成された。このときゲート電極１１３１、１１３２、１１３３は第２の不純物領域１１１２、１１１３、１１１４、１１１５、１１１６の一部と重なるように形成された。（図１２（Ｂ））
【０１４８】
そして、レジストマスクを完全に除去した後、新たなレジストマスク１１３５、１１３６、１１３７、１１３８、１１３９、１１４０、１１４１を形成した。レジストマスク１１３６、１１３９、１１４０はｎチャネル型ＴＦＴのゲート電極１１３１、１１３２、１１３３と、第２の不純物領域の一部を覆う形で形成されるものであった。ここで、レジストマスク１１３６、１１３９、１１４０は、ＬＤＤ領域のオフセット量を決めるものであった。
【０１４９】
そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行った。そして、ソース領域となる第１の不純物領域１１４３、１１４４とドレイン領域となる第１の不純物領域１１４２、１１４５、１１４６が形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶに設定した。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図１２（Ｃ））
【０１５０】
図１２（Ｃ）までの工程が終了したら、第１の層間絶縁膜１１４７、１１４８を形成する工程を行った。最初に窒化シリコン膜１１４７を５０ｎｍの厚さに成膜した。窒化シリコン膜１１４７はプラズマＣＶＤ法で形成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入した。そして、続いて第１の層間絶縁膜１１４８として酸化シリコン膜をＴＥＯＳを５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜した。（図１３）
【０１５１】
そして、熱処理の工程を行った。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【０１５２】
第１の層間絶縁膜１１４７、１１４８はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極１１４９、１１５０、１１５１とドレイン電極１１５２、１１５３を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【０１５３】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１１５７、第１の不純物領域１１６０、１１６１、第２の不純物領域１１５８、１１５９が形成された。ここで、第２の不純物領域は、ゲート電極とオーバーラップする領域（ＧＯＬＤ領域）１１５８ａ、１１５９ａ、ゲート電極とオーバーラップしない領域（ＬＤＤ領域）１１５８ｂ、１１５９ｂがそれぞれ形成された。そして、第１の不純物領域１１６０はソース領域として、第１の不純物領域１１６１はドレイン領域となった。
【０１５４】
ｐチャネル型ＴＦＴは、チャネル形成領域１１５４、第３の不純物領域１１５５、１１５６が形成された。そして、第３の不純物領域１１５５はソース領域として、第３の不純物領域１１５６はドレイン領域となった。
【０１５５】
また、画素部のｎチャネル型ＴＦＴはマルチゲート構造であり、チャネル形成領域１１６２、１１６３と第１の不純物領域１１６８、１１６９、１１４５と第２の不純物領域１１６４、１１６５、１１６６、１１６７が形成された。ここで第２の不純物領域は、ゲート電極と重なる領域１１６４ａ、１１６５ａ、１１６６ａ、１１６７ａと重ならない領域１１６４ｂ、１１６５ｂ、１１６６ｂ、１１６７ｂとが形成された。
【０１５６】
こうして図１３に示すように、基板１１０１上にＣＭＯＳ回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素部のｎチャネル型ＴＦＴのドレイン側には、第２の不純物領域と同じ濃度でｎ型を付与する不純物元素が添加された、低濃度不純物領域１１７０、ゲート絶縁膜１１０６、保持容量電極１１７１とが形成され、画素部に設けられる保持容量が同時に形成された。
【０１５７】
［実施例２］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱アニール法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１５８】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図１８に示す。まず基板１８０１に酸化シリコン膜１８０２を設け、その上に非晶質シリコン膜１８０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１８０４を形成した。（図１８（Ａ））
【０１５９】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１８０５を形成した。こうして得られた結晶質シリコン膜１８０５は非常に優れた結晶質を有した。（図１８（Ｂ））
【０１６０】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図１９で説明する。
【０１６１】
まず、ガラス基板１９０１に酸化シリコン膜１９０２を設け、その上に非晶質シリコン膜１９０３、酸化シリコン膜１９０４を連続的に形成した。この時、酸化シリコン膜１９０４の厚さは１５０ｎｍとした。
【０１６２】
次に酸化シリコン膜１９０４をパターニングして、選択的に開孔部１９０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１９０６が形成され、ニッケル含有層１９０６は開孔部１９０５の底部のみで非晶質シリコン膜１９０２と接触した。（図１９（Ａ））
【０１６３】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１９０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１９０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１９（Ｂ）)
【０１６４】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１６５】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１６６】
［実施例３］
本実施例は、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２４７７３５号公報、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１６７】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１６８】
本実施例の構成について図２０を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図２０（Ａ）では、実施例３で示した結晶化の技術を用いて、下地２００２、結晶質シリコン膜２００３が形成された状態を示している。そして、結晶質シリコン膜２００３の表面にマスク用の酸化シリコン膜２００４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。
そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域２００５が設けられた。
【０１６９】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域２００５がゲッタリングサイトとして働き、結晶質シリコン膜２００３に残存していた触媒元素はリンが添加された領域２００５に偏析させることができた。
【０１７０】
そして、マスク用の酸化シリコン膜２００４と、リンが添加された領域２００５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１７１】
［実施例４］
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図２１で説明する。
【０１７２】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板２１０１が用いられた。そして実施例２及び実施例３で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層２１０２、２１０３を形成した。そして、半導体層２１０２、２１０３を覆って、ゲート絶縁膜２１０４を酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さで形成した。（図２１（Ａ））
【０１７３】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図２１（Ｂ））
【０１７４】
その結果、本実施例の条件では、半導体層２１０２、２１０３とゲート絶縁膜２１０４との界面で熱酸化膜が形成され、ゲート絶縁膜２１０７が形成された。また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜２１０４と半導体層２１０２、２１０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができた。
【０１７５】
以上の工程で作製されたゲート絶縁膜２１０７は、絶縁耐圧が高く半導体層２１０５、２１０６とゲート絶縁膜２１０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良かった。
【０１７６】
［実施例５］
本実施例では、実施例２で示した方法で結晶質半導体膜を形成し、実施例１で示す工程でアクティブマトリクス基板を作製方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例１において、図１１（Ａ）で示される半導体層１１０３、１１０４、１１０５は、触媒元素を用いて作製された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存するので、ゲッタリングの工程を実施することが望ましかった。
【０１７７】
ここでは、図１２（Ｂ）に示す工程までそのまま実施した。そして、図２２に示すように、新たなレジストマスク２２０１、１１３６、１１３７、１１３８、１１３９、１１４０を形成した。そして、ｎ型を付与する不純物添加により第１の不純物領域を形成する工程を行った。そして、半導体層にリンが添加された領域２２０２、２２０３、１１４２、１１４３、１１４４、１１４５、１１４６が形成された。（図２２（Ａ））
【０１７８】
ここで、リンが添加された領域２２０２、２２０３にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０19〜１×１０21atoms/cm3であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼさなかった。
【０１７９】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば５００℃、１２時間の加熱処理の工程を行った。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。その結果、チャネル形成領域から触媒元素を除去することができた。（図２２（Ｂ））
【０１８０】
図２２（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従い、アクティブマトリクス基板を作製することができた。
【０１８１】
［実施例６］
本実施例では、実施例１で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図１４で説明する。
【０１８２】
図１３の状態のアクティブマトリクス基板に対して、パッシベーション膜１４０１を形成した。パッシベーション膜１４０１は、窒化シリコン膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜１４０２を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１８３】
さらに第３の層間絶縁膜を形成した。第３の層間絶縁膜１４０４は、ポリイミドなどの有機樹脂膜で形成した。そして、第３の層間絶縁膜１４０４と第２の層間絶縁膜１４０２、パッシベーション膜１４０１にドレイン電極１１５３に達するコンタクトホールを形成し、画素電極１４０５を形成した。画素電極１４０５は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極１４０５を形成した。
【０１８４】
次に、図１５に示すように、配向膜１５０１を第３の層間絶縁膜１４０４と画素電極１４０５との表面に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板１５０２には、透明導電膜１５０３と、配向膜１５０４とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１８５】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料１５０８を注入し、封止剤（図示せず）によって完全に封止した。よって図１５に示すアクティブマトリクス型液晶表示装置が完成した。
【０１８６】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図１６と図１７を用いて説明する。図１６は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板１１０１上に形成された、画素部１６０１と、走査（ゲート）線駆動回路１６０３と、信号(ソース)線駆動回路１６０４で構成される。画素部の画素ＴＦＴ１６００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路１６０３と、信号（ソース）線駆動回路１６０４はそれぞれゲート配線１７０３とソース配線１７０４で画素部１６０１に接続されている。
【０１８７】
図１７は画素部１６０１の上面図であり、ほぼ１画素の上面図である。画素部にはｎチャネル型ＴＦＴが設けられている。ゲート配線１７０２に連続して形成されるゲート電極１７０２は、図示されていないゲート絶縁膜を介してその下の半導体層１７０１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量１７０７が形成されている。また、図１７で示すＡ―Ａ‘、およびＢ−Ｂ’に沿った断面構造は、図１５に示す画素部の断面図に対応している。
【０１８８】
本実施例では、画素ＴＦＴ１６００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１８９】
［実施例７］
図２３は、実施例６で示したアクティブマトリクス型液晶表示装置の回路構成の一例を示す。本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路２３０１、ゲート信号線側駆動回路（Ａ）２３０７、ゲート信号線側駆動回路（Ｂ）２３１１、プリチャージ回路２３１２、画素部２３０６を有している。
【０１９０】
ソース信号線側駆動回路２３０１は、シフトレジスタ回路２３０２、レベルシフタ回路２３０３、バッファ回路２３０４、サンプリング回路２３０５を備えている。
【０１９１】
また、ゲート信号線側駆動回路（Ａ）２３０７は、シフトレジスタ回路２３０８、レベルシフタ回路２３０９、バッファ回路２３１０を備えている。ゲート信号線側駆動回路（Ｂ）２３１１も同様な構成である。
【０１９２】
ここで、それぞれの回路の駆動電圧の一例を示すと、シフトレジスタ回路２３０２、２３０８は１０〜１６Ｖであり、レベルシフタ回路２３０３、２３０９、バッファ回路２３０４、２３１０、サンプリング回路２３０５画素部２３０６は１４〜１６Ｖであった。サンプリング回路２３０５画素部２３０６は印加される電圧の振幅であり、通常極性反転された電圧が交互に印加されていた。
【０１９３】
本発明は、ｎチャネル型ＴＦＴの駆動電圧を考慮して、ＬＤＤ領域となる第２の不純物領域の長さを同一基板上で異ならしめることが容易であり、それぞれの回路を構成するＴＦＴに対して、最適な形状を同一工程で作り込むことができた。
【０１９４】
図２４（Ａ）はシフトレジスタ回路のＴＦＴの構成例を示している。シフトレジスタ回路のｎチャネル型ＴＦＴはシングルゲートであり、ドレイン側にのみＬＤＤ領域となる第２の不純物領域が設けられている。ここで、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０６ａとオーバーラップしないＬＤＤ領域２０６ｂの長さは、例えば、図２６に従えば良く、２０６ａを２．０μｍ、２０６ｂを１．０μｍとして形成することができる。
【０１９５】
図２４（Ｂ）はレベルシフタ回路、バッファ回路のＴＦＴの構成例を示している。これらの回路のｎチャネル型ＴＦＴはダブルゲートとしてあり、ドレイン側にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａ、２０５ｃの長さを２．５μｍとし、オーバーラップしないＬＤＤ領域２０５ｂ、２０５ｄの長さはを２．５μｍとすることができる。
【０１９６】
図２４（Ｃ）はサンプリング回路のＴＦＴの構成例を示している。この回路のｎチャネル型ＴＦＴはシングルゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。ゲート電極とオーバーラッするＬＤＤ領域（ＧＯＬＤ領域）２０５ａと２０６ａ、及びオーバーラップしないＬＤＤ領域２０５ｂと２０６ｂの長さは、それぞれ等しくすることが好ましく、例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５ａと２０６ａを１．５μｍ、オーバーラップしないＬＤＤ領域２０５ｂと２０６ｂの長さを１．０μｍとすることができる。
【０１９７】
図２４（Ｄ）は画素部の構成例を示している。この回路のｎチャネル型ＴＦＴはマルチゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）２０５a、２０５ｂ、２０６ａ、２０６ｃを１．５μｍ、オーバーラップしないＬＤＤ領域２０６ｂ、２０６ｄの長さを１．５μｍとすることができる。
【０１９８】
［実施例８］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図２５、図３３、図３４で説明する。
【０１９９】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図２５、図３３、図３４に示す。
【０２００】
図２５（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０２０１】
図２５（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【０２０２】
図２５（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【０２０３】
図２５（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０２０４】
図２５（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。
【０２０５】
図３３（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。
【０２０６】
図３３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２０７】
図３３（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。
【０２０８】
図３４（Ａ）はフロント型プロジェクターであり、表示装置３６０１、スクリーン３６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２０９】
図３４（Ｂ）はリア型プロジェクターであり、本体３７０１、表示装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２１０】
なお、図３４（Ｃ）は、図３４（Ａ）及び図３４（Ｂ）中における表示装置３６０１、３７０２の構造の一例を示した図である。表示装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２１１】
また、図３４（Ｄ）は、図３４（Ｃ）中における光源光学系３８１０の構造の一例を示した図である。本実施例では、光源光学系３８１０は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図３４（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。また、本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０２１２】
[実施例９]
本実施例では、本発明を用いてＥＬ（エレクトロルミネッセンス）表示パネル（ＥＬ表示装置ともいう）を作製した例について説明する。
【０２１３】
図２７（Ａ）は本発明を用いたＥＬ表示パネルの上面図である。図２７（Ａ）において、１０は基板、１１は画素部、１２はデータ線側駆動回路、１３は走査線側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０２１４】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてシール材１９を設ける。そして、対向板８０で封止する。対向板８０はガラス板またはプラスチック板を用いても良い。シール１９の外側にはさらに接着剤８１が設けられ、基板１０と対向板８０とを強固に接着すると共に、貼合わせ端面からの水分などが侵入して内部の素子が腐蝕することを防ぐ。こうして基板１０と対向板８０との間に密閉空間を形成する。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。
【０２１５】
さらに、基板１０と対向板８０との間には封止樹脂８３が充填されている。封止樹脂８３にはシリコーン系、エポキシ系、アクリル系、フェノール系などから選ばれた有機樹脂材料を用いる。これによりＥＬ素子の水分等による劣化を防ぐ効果を向上させる。
【０２１６】
また、図２７（Ｂ）は本実施例のＥＬ表示パネルの断面構造であり、基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。駆動回路用ＴＦＴ２２としては、実施例１で示した駆動回路用のｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良い。また、画素部用ＴＦＴ２３には図２に示したｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いれば良い。
【０２１７】
本発明を用いて駆動回路用ＴＦＴ２２、画素部用ＴＦＴ２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）２６の上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０２１８】
次に、ＥＬ層２９を形成する。ＥＬ層２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１９】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０２２０】
ＥＬ層２９を形成したら、その上に陰極３０を形成する。陰極３０とＥＬ層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層２９と陰極３０を連続成膜するか、ＥＬ層２９を不活性雰囲気で形成し、大気解放しないで陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２２１】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料３２を介してＦＰＣ１７に接続される。
【０２２２】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２２３】
また、配線１６はシール１９と基板１０との間を隙間（但し接着剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０２２４】
以上のような構成でなるＥＬ表示パネルにおいて、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図２８に、上面構造を図２９（Ａ）に、回路図を図２９（Ｂ）に示す。図２８、図２９（Ａ）及び図２９（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２２５】
図２８において、基板２４０１上に設けられたスイッチング用ＴＦＴ２４０２は本発明（例えば、実施形態１で図２で示したＴＦＴ）のｎチャネル型ＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。或いは、また、本発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２２６】
また、電流制御用ＴＦＴ２４０３は本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ２４０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０２２７】
このとき、電流制御用ＴＦＴ２４０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極にオーバーラップするようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２２８】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２２９】
また、図２９（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン配線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０２３０】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２３１】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２３２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２３３】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２３４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２３５】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３７】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３８】
陽極４７まで形成された時点でＥＬ素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２９（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２３９】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２４０】
以上のように本願発明のＥＬ表示パネルは図２８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２４１】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４２】
［実施例１０］
本実施例では、実施例１１に示した画素部において、ＥＬ素子２４０５の構造を反転させた構造について説明する。説明には図３０を用いる。なお、図２９（Ａ）の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２４３】
図３０において、電流制御用ＴＦＴ２６０１は本願発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１を参照すれば良い。
【０２４４】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２４５】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。
【０２４６】
本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０２４７】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１８の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４８】
［実施例１１］
本実施例では、図２９（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３１に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０２４９】
図３１（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５０】
また、図３１（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。なお、図３１（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２５１】
また、図３１（Ｃ）は、図３１（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５２】
なお、本実施例の構成は、実施例１１または１２の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２５３】
［実施例１２］
実施例１１に示した図２９（Ａ）、図２９（Ｂ）では電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためにコンデンサ２４０４を設ける構造としているが、コンデンサ２４０４を省略することも可能である。
【０２５４】
実施例１３の場合、電流制御用ＴＦＴ２４０３として図２８に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２４０４の代わりとして積極的に用いる点に特徴がある。
【０２５５】
この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２５６】
また、図３１（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０５を省略することは可能である。
【０２５７】
なお、本実施例の構成は、実施形態１〜６及び実施例１〜６の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２５８】
[実施例１３]
実施例７で示したの液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２５９】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図３２に示す。図３２に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図３２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２６０】
図３２に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２６１】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２６２】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６３】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２６４】
[実施例１４]
実施形態１〜９または実施例１〜５に記載されたＴＦＴの安定性はＤＣ（直流）バイアスストレス試験から評価した。試験条件はドレイン電圧（Ｖｄ）を１Ｖ一定とし、ゲートに一定の電圧を１分間印加して、その前後のドレイン電流、電界効果移動度などの変化を調べた。ゲートに印加する電圧は０〜７Vまで変化させた。ホットキャリア効果によりＴＦＴが劣化する場合には、この試験によりオン電流や電界効果移動度などの諸特性が低下する。測定に用いたＴＦＴは、チャネル長８μm、チャネル幅８μmであり、ＬＤＤとしてＬovを２μm、Ｌoffを１．５μm設けた構造を用いた。
【０２６５】
図３５は上記構造のｎチャネル型ＴＦＴのゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）の特性（サンプルNo.Ｓ６６５−１４）であり、ドレイン電圧は１Ｖと８Ｖを印加した２つの条件で測定した値を示している。図３５の特性は代表例であり、本発明のＴＦＴはその代表特性として、オン領域の特性として、電界効果移動度が９０〜３００cm2/V・sec、ドレイン電流（Ｖｄ＝１Ｖ、Ｖｇ＝１Ｖ印加時の電流）が１×１０-5〜１×１０-3Ａが得られている。
【０２６６】
図３６は上記ＤＣバイアスストレス試験の結果であり、ドレイン電流（Ｖｄ＝１Ｖ印加時）と電界効果移動度（最大値）のゲートバイアスに対する変化率を示している。図３６（Ａ）はドレイン電流の結果であり殆ど変化していないことを示している。図３６（Ｂ）は電界効果移動度であり、ここではその最大値を記載しているが、変化率は５％以下であり、いずれにしても極めて優れた安定性を示しており、ホットキャリア効果による劣化がないことを示している。
【０２６７】
また、図３５で示したようにオフ領域のドレイン電流（オフ電流）はゲートに印加する電圧が０〜―２０Ｖの範囲において１×１０-9Ａ以下であり、このような低い値はＬoffを設けることにより始めて達成できるものである。
【０２６８】
以上にように、ＴＦＴにＬＤＤ領域（第２の不純物領域）をゲート電極とオーバーラップする領域とオーバーラップしない領域とで形成することにより、ホットキャリア効果による劣化を防ぎ、かつ、オフ領域のドレイン電流を低減させることが可能となることが確認できた。
【０２６９】
【発明の効果】
本願発明を実施することで、安定した結晶質ＴＦＴ動作を得ることができた。その結果、結晶質ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができた。
【０２７０】
また、本発明によれば、ｎチャネル型ＴＦＴのチャネル形成領域とドレイン領域との間に形成される第２の不純物領域において、その第２の不純物領域がゲート電極とオーバーラップする領域（ＧＯＬＤ領域）とオーバーラップしない領域（ＬＤＤ領域）の長さを容易に作り分けることが可能である。具体的には、ＴＦＴの駆動電圧に応じて第２の不純物領域がゲート電極とオーバーラップする領域（ＧＯＬＤ領域）とオーバーラップしない領域（ＬＤＤ領域）の長さを決めることも可能であり、このことは、同一基板内において異なる駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動電圧に応じたＴＦＴを同一工程で作製することを可能とした。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 ＴＦＴの作製工程を示す断面図とＣＭＯＳ回路の平面図。
【図３】 ＴＦＴの作製工程を示す断面図。
【図４】 ＴＦＴの作製工程を示す断面図とＣＭＯＳ回路の平面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 ＴＦＴの作製工程を示す断面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 ＴＦＴの作製工程を示す断面図。
【図９】 ＴＦＴの作製工程を示す断面図。
【図１０】 ＴＦＴの作製工程を示す断面図。
【図１１】 アクティブマトリクス基板の作製工程を示す図。
【図１２】 アクティブマトリクス基板の作製工程を示す図。
【図１３】 アクティブマトリクス基板の作製工程を示す図。
【図１４】 液晶表示装置の作製工程を示す図。
【図１５】 液晶表示装置の断面図。
【図１６】 アクティブマトリクス基板の斜視図。
【図１７】 画素部の画素構造を説明する上面図。
【図１８】 結晶質シリコン膜の作製工程を示す図。
【図１９】 結晶質シリコン膜の作製工程を示す図。
【図２０】 結晶質シリコン膜の作製工程を示す図。
【図２１】 結晶質シリコン膜の作製工程を示す図。
【図２２】 ＴＦＴの作製工程を示す断面図。
【図２３】 アクティブマトリクス型液晶表示装置の一実施形態の回路ブロック図。
【図２４】 本発明のＴＦＴの構成を示す図。
【図２５】 半導体装置の一例を示す図。
【図２６】 本発明のゲート電極とＬＤＤ領域の関係を説明する図。
【図２７】 ＥＬ表示装置の構成を示す上面図及び断面図。
【図２８】 ＥＬ表示装置の画素部の断面図。
【図２９】 ＥＬ表示装置の画素部の上面図と回路図。
【図３０】 ＥＬ表示装置の画素部の断面図。
【図３１】 ＥＬ表示装置の画素部の回路図。
【図３２】 反強誘電性混合液晶の光透過率特性の一例を示す図。
【図３３】 半導体装置の一例を示す図。
【図３４】 半導体装置の一例を示す図。
【図３５】 ゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）の特性を示す図。
【図３６】 ＤＣバイアスストレス試験の結果を示す図。
【符号の説明】
５１７、６２２、７２２、８２２・・第１のゲート電極
５１６、６２１、７１５、８２１・・第２のゲート電極
５１８、６２３、７２３、８２３・・ゲート配線
５１９、６２４、７２４、８２４・・ゲートバスライン
５２７、５２８、６２７、６２８、７２７，７２８、８２７、８２８・・ソース電極
５２９、６２９、７２９、８２９・・ドレイン電極
５３０、５３３、６３０、６３３、７３０、７３３、８３０、８３３・・チャネル形成領域
５３１、５３２、６３１、６３２、７３１、７３２、８３１、８３２・・第３の不純物領域
５３６、５３７、６３６、６３７、７３６、７３７、８３６、８３７・・第１の不純物領域
５３４、５３５、６３４、６３５、７３４、７３５、８３４、８３５・・第２の不純物領域
Claims (14)
- 第１の回路と第２の回路を有する半導体装置において、
前記第１の回路は第１のｎチャネル型薄膜トランジスタを有し、
前記第２の回路は第２のｎチャネル型薄膜トランジスタを有し、
前記第１のｎチャネル型薄膜トランジスタは、第１の島状半導体層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に導電層から成る第１のゲート電極を有し、
前記第２のｎチャネル型薄膜トランジスタは、第２の島状半導体層上に前記ゲート絶縁膜を有し、前記ゲート絶縁膜上に前記導電層から成る第２のゲート電極を有し、
前記第１の島状半導体層は、
第１のチャネル形成領域と、一導電型の第１の不純物領域と、一導電型の第３の不純物領域と、
前記第１のチャネル形成領域と前記一導電型の第１の不純物領域とに挟まれた一導電型の第２の不純物領域と、
前記第１のチャネル形成領域と前記一導電型の第３の不純物領域とに挟まれた一導電型の第４の不純物領域と、を有し、
前記第２の島状半導体層は、
第２のチャネル形成領域と、一導電型の第５の不純物領域と、一導電型の第７の不純物領域と、
前記第２のチャネル形成領域と前記一導電型の第５の不純物領域とに挟まれた一導電型の第６の不純物領域と、
前記第２のチャネル形成領域と前記一導電型の第７の不純物領域とに挟まれた一導電型の第８の不純物領域と、を有し、
前記一導電型の第２の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第４の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第６の不純物領域は、前記第２のゲート電極と重なっている第１の領域と、前記第２のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第８の不純物領域は、前記第２のゲート電極と重なり、
前記一導電型の第２の不純物領域、前記一導電型の第４の不純物領域、前記一導電型の第６の不純物領域、及び前記一導電型の第８の不純物領域の不純物元素の濃度は１×１０ １６ 〜１×１０ １９ ａｔｏｍｓ／ｃｍ ３ であり、
前記一導電型の第１の不純物領域、前記一導電型の第３の不純物領域、前記一導電型の第５の不純物領域、及び前記一導電型の第７の不純物領域の不純物元素の濃度は１×１０ １９ 〜１×１０ ２１ ａｔｏｍｓ／ｃｍ ３ であることを特徴とする半導体装置。 - 第１の回路と第２の回路を有する半導体装置において、
前記第１の回路は第１のｎチャネル型薄膜トランジスタを有し、
前記第２の回路は第２のｎチャネル型薄膜トランジスタを有し、
前記第１のｎチャネル型薄膜トランジスタは、第１の島状半導体層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に導電層から成る第１のゲート電極を有し、
前記第２のｎチャネル型薄膜トランジスタは、第２の島状半導体層上に前記ゲート絶縁膜を有し、前記ゲート絶縁膜上に前記導電層から成る第２のゲート電極を有し、
前記第１の島状半導体層は、
第１のチャネル形成領域と、一導電型の第１の不純物領域と、一導電型の第３の不純物領域と、
前記第１のチャネル形成領域と前記一導電型の第１の不純物領域とに挟まれた一導電型の第２の不純物領域と、
前記第１のチャネル形成領域と前記一導電型の第３の不純物領域とに挟まれた一導電型の第４の不純物領域と、を有し、
前記第２の島状半導体層は、
第２のチャネル形成領域と、一導電型の第５の不純物領域と、一導電型の第７の不純物領域と、
前記第２のチャネル形成領域と前記一導電型の第５の不純物領域とに挟まれた一導電型の第６の不純物領域と、
前記第２のチャネル形成領域と前記一導電型の第７の不純物領域とに挟まれた一導電型の第８の不純物領域と、を有し、
前記一導電型の第２の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第４の不純物領域は、前記第１のゲート電極と重なり、
前記一導電型の第６の不純物領域は、前記第２のゲート電極と重なっている第１の領域と、前記第２のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第８の不純物領域は、前記第２のゲート電極と重なっている第１の領域と、前記第２のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第２の不純物領域、前記一導電型の第４の不純物領域、前記一導電型の第６の不純物領域、及び前記一導電型の第８の不純物領域の不純物元素の濃度は１×１０ １６ 〜１×１０ １９ ａｔｏｍｓ／ｃｍ ３ であり、
前記一導電型の第１の不純物領域、前記一導電型の第３の不純物領域、前記一導電型の第５の不純物領域、及び前記一導電型の第７の不純物領域の不純物元素の濃度は１×１０ １９ 〜１×１０ ２１ ａｔｏｍｓ／ｃｍ ３ であることを特徴とする半導体装置。 - 第１の回路と第２の回路を有する半導体装置において、
前記第１の回路は第１のｎチャネル型薄膜トランジスタを有し、画素マトリクス回路であり、
前記第２の回路は第２のｎチャネル型薄膜トランジスタを有し、シフトレジスタ回路またはバッファ回路であり、
前記第１のｎチャネル型薄膜トランジスタは、第１の島状半導体層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に導電層から成る第１のゲート電極を有し、
前記第２のｎチャネル型薄膜トランジスタは、第２の島状半導体層上に前記ゲート絶縁膜を有し、前記ゲート絶縁膜上に前記導電層から成る第２のゲート電極を有し、
前記第１の島状半導体層は、
第１のチャネル形成領域と、一導電型の第１の不純物領域と、一導電型の第３の不純物領域と、
前記第１のチャネル形成領域と前記一導電型の第１の不純物領域とに挟まれた一導電型の第２の不純物領域と、
前記第１のチャネル形成領域と前記一導電型の第３の不純物領域とに挟まれた一導電型の第４の不純物領域と、を有し、
前記第２の島状半導体層は、
第２のチャネル形成領域と、一導電型の第５の不純物領域と、一導電型の第７の不純物領域と、
前記第２のチャネル形成領域と前記一導電型の第５の不純物領域とに挟まれた一導電型の第６の不純物領域と、
前記第２のチャネル形成領域と前記一導電型の第７の不純物領域とに挟まれた一導電型の第８の不純物領域と、を有し、
前記一導電型の第２の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第４の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第６の不純物領域及び前記一導電型の第８の不純物領域は、前記第２のゲート電極と重なり、
前記一導電型の第２の不純物領域、前記一導電型の第４の不純物領域、前記一導電型の第６の不純物領域、及び前記一導電型の第８の不純物領域の不純物元素の濃度は１×１０ １６ 〜１×１０ １９ ａｔｏｍｓ／ｃｍ ３ であり、
前記一導電型の第１の不純物領域、前記一導電型の第３の不純物領域、前記一導電型の第５の不純物領域、及び前記一導電型の第７の不純物領域の不純物元素の濃度は１×１０ １９ 〜１×１０ ２１ ａｔｏｍｓ／ｃｍ ３ であることを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一項において、前記第１の回路及び前記第２の回路のうち少なくとも一方はｐチャネル型薄膜トランジスタを有することを特徴とする半導体装置。
- 請求項３において、前記第１の回路はｐチャネル型薄膜トランジスタを有することを特徴とする半導体装置。
- 請求項５において、前記ｐチャネル型薄膜トランジスタには、発光層を有する素子が接続されていることを特徴とする半導体装置。
- 請求項４乃至請求項６のいずれか一項において、前記ｐチャネル型薄膜トランジスタは、第３の島状半導体層上に前記ゲート絶縁膜を有し、前記ゲート絶縁膜上に前記導電層から成る第３のゲート電極を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、前記第３のチャネル形成領域に接する一導電型とは反対の導電型の第９の不純物領域と、前記第３のチャネル形成領域に接する一導電型とは反対の導電型の第１０の不純物領域と、を有し、
前記一導電型とは反対の導電型の第９の不純物領域及び前記一導電型とは反対の導電型の第１０の不純物領域は、前記第３のゲート電極と重ならないことを特徴とする半導体装置。 - 請求項１乃至請求項７のいずれか一項において、前記導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物であることを特徴とする半導体装置。
- 請求項１乃至請求項８のいずれか一項において、前記半導体装置は、液晶表示装置、ＥＬ表示装置、またはイメージセンサであることを特徴とする半導体装置。
- 請求項１乃至請求項９のいずれか一項において、前記半導体装置は、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、または携帯型情報端末から選ばれた一つであることを特徴とする半導体装置。
- 第１の島状半導体層を有する第１の回路と、第２の島状半導体層と第３の島状半導体層とを有する第２の回路と、を有する半導体装置の作製方法において、
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層の一部を除去して少なくとも前記第１の島状半導体層と前記第２の島状半導体層と前記第３の島状半導体層とを形成し、
前記第１の島状半導体層と前記第２の島状半導体層と前記第３の島状半導体層とに接してゲート絶縁膜を形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域と前記第２の島状半導体層の選択された領域とに添加して、前記第１の島状半導体層に第２の不純物領域と第４の不純物領域と、前記第２の島状半導体層に第６の不純物領域と第８の不純物領域と、を形成し、
前記ゲート絶縁膜に接して導電層を形成し、
前記導電層から前記第３の島状半導体層の第３のチャネル形成領域に重なる第３のゲート電極を形成し、
前記一導電型とは反対の導電型の不純物元素を、前記第３の島状半導体層の選択された領域に添加して、前記第３のチャネル形成領域に接する第９の不純物領域と、前記第３のチャネル形成領域に接する第１０の不純物領域と、を形成し、
前記導電層から、前記第１の島状半導体層の第１のチャネル形成領域と前記第２の不純物領域の一部と前記第４の不純物領域の一部とに重なる第１のゲート電極と、前記第２の島状半導体層の第２のチャネル形成領域と前記第６の不純物領域の一部と前記第８の不純物領域の一部とに重なる第２のゲート電極と、を形成し、
前記一導電型の不純物元素を前記第１の島状半導体層の選択された領域と前記第２の島状半導体層の選択された領域とに添加して、前記第１の島状半導体層に第１の不純物領域と第３の不純物領域と、前記第２の島状半導体層に第５の不純物領域と第７の不純物領域と、を形成し、
前記一導電型の第２の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第４の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第６の不純物領域は、前記第２のゲート電極と重なっている第１の領域と、前記第２のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第８の不純物領域は、前記第２のゲート電極と重なり、
前記一導電型とは反対の導電型の第９の不純物領域及び前記一導電型とは反対の導電型の第１０の不純物領域は、前記第３のゲート電極と重ならず、
前記一導電型の第２の不純物領域、前記一導電型の第４の不純物領域、前記一導電型の第６の不純物領域、及び前記一導電型の第８の不純物領域の不純物元素の濃度は１×１０ １６ 〜１×１０ １９ ａｔｏｍｓ／ｃｍ ３ であり、
前記一導電型の第１の不純物領域、前記一導電型の第３の不純物領域、前記一導電型の第５の不純物領域、及び前記一導電型の第７の不純物領域の不純物元素の濃度は１×１０ １９ 〜１×１０ ２１ ａｔｏｍｓ／ｃｍ ３ であることを特徴とする半導体装置の作製方法。 - 第１の島状半導体層を有する第１の回路と、第２の島状半導体層と第３の島状半導体層とを有する第２の回路と、を有する半導体装置の作製方法において、
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層の一部を除去して少なくとも前記第１の島状半導体層と前記第２の島状半導体層と前記第３の島状半導体層とを形成し、
前記第１の島状半導体層と前記第２の島状半導体層と前記第３の島状半導体層とに接してゲート絶縁膜を形成し、
一導電型の不純物元素を前記第１の島状半導体層の選択された領域と前記第２の島状半導体層との選択された領域とに添加して、前記第１の島状半導体層に第２の不純物領域と第４の不純物領域と、前記第２の島状半導体層に第６の不純物領域と第８の不純物領域と、を形成し、
前記ゲート絶縁膜に接して導電層を形成し、
前記導電層から、前記第１の島状半導体層の第１のチャネル形成領域と前記第２の不純物領域の一部と前記第４の不純物領域の一部とに重なる第１のゲート電極と、前記第２の島状半導体層の第２のチャネル形成領域と前記第６の不純物領域の一部と前記第８の不純物領域の一部とに重なる第２のゲート電極と、前記第３の島状半導体層の第３のチャネル形成領域に重なる第３のゲート電極と、を形成し、
前記一導電型の不純物元素を前記第１の島状半導体層の選択された領域と前記第２の島状半導体層の選択された領域とに添加して、前記第１の島状半導体層に第１の不純物領域と第３の不純物領域と、前記第２の島状半導体層に第５の不純物領域と第７の不純物領域と、を形成し、
前記一導電型とは反対の導電型の不純物元素を、前記第３の島状半導体層の選択された領域に添加して、前記第３のチャネル形成領域に接する第９の不純物領域と、前記第３のチャネル形成領域に接する第１０の不純物領域と、を形成し、
前記一導電型の第２の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第４の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第６の不純物領域は、前記第２のゲート電極と重なっている第１の領域と、前記第２のゲート電極と重ならない第２の領域とを有し、
前記一導電型の第８の不純物領域は、前記第２のゲート電極と重なり、
前記一導電型とは反対の導電型の第９の不純物領域及び前記一導電型とは反対の導電型の第１０の不純物領域は、前記第３のゲート電極と重ならず、
前記一導電型の第２の不純物領域、前記一導電型の第４の不純物領域、前記一導電型の第６の不純物領域、及び前記一導電型の第８の不純物領域の不純物元素の濃度は１×１０ １６ 〜１×１０ １９ ａｔｏｍｓ／ｃｍ ３ であり、
前記一導電型の第１の不純物領域、前記一導電型の第３の不純物領域、前記一導電型の第５の不純物領域、及び前記一導電型の第７の不純物領域の不純物元素の濃度は１×１０ １９ 〜１×１０ ２１ ａｔｏｍｓ／ｃｍ ３ であることを特徴とする半導体装置の作製方法。 - 第１の島状半導体層を有する第１の回路と、第２の島状半導体層と第３の島状半導体層とを有する第２の回路と、を有する半導体装置の作製方法において、
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層の一部を除去して少なくとも前記第１の島状半導体層と前記第２の島状半導体層と前記第３の島状半導体層とを形成し、
前記第１の島状半導体層と前記第２の島状半導体層と前記第３の島状半導体層とに接してゲート絶縁膜を形成し、
一導電型の不純物元素を、前記第３の島状半導体層の選択された領域に添加して、第９の不純物領域と第１０の不純物領域と、を形成し、
前記一導電型とは反対の導電型の不純物元素を前記第１の島状半導体層の選択された領域と前記第２の島状半導体層の選択された領域とに添加して、前記第１の島状半導体層に第２の不純物領域と第４の不純物領域と、前記第２の島状半導体層に第６の不純物領域と第８の不純物領域と、を形成し、
前記ゲート絶縁膜に接して導電層を形成し、
前記導電層から、前記第１の島状半導体層の第１のチャネル形成領域と前記第２の不純物領域の一部と前記第４の不純物領域の一部とに重なる第１のゲート電極と、前記第２の島状半導体層の第２のチャネル形成領域と前記第６の不純物領域の一部と前記第８の不純物領域の一部とに重なる第２のゲート電極と、前記第３の島状半導体層の第３のチャネル形成領域と第９の不純物領域の一部と第１０の不純物領域の一部とに重なる第３のゲート電極と、を形成し、
前記一導電型とは反対の導電型の不純物元素を前記第１の島状半導体層の選択された領域と前記第２の島状半導体層の選択された領域とに添加して、前記第１の島状半導体層に第１の不純物領域と第３の不純物領域と、前記第２の島状半導体層に第５の不純物領域と第７の不純物領域と、を形成し、
前記一導電型とは反対の第２の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型とは反対の第４の不純物領域は、前記第１のゲート電極と重なっている第１の領域と、前記第１のゲート電極と重ならない第２の領域とを有し、
前記一導電型とは反対の第６の不純物領域は、前記第２のゲート電極と重なっている第１の領域と、前記第２のゲート電極と重ならない第２の領域とを有し、
前記一導電型とは反対の第８の不純物領域は、前記第２のゲート電極と重なり、
前記一導電型の導電型の第９の不純物領域は、前記第３のゲート電極と重なっている第１の領域と、前記第３のゲート電極と重ならない第２の領域とを有し、
前記一導電型の導電型の第１０の不純物領域は、前記第３のゲート電極と重なっている第１の領域と、前記第３のゲート電極と重ならない第２の領域とを有し、
前記一導電型とは反対の第２の不純物領域、前記一導電型とは反対の第４の不純物領域、前記一導電型とは反対の第６の不純物領域、及び前記一導電型とは反対の第８の不純物領域の不純物元素の濃度は１×１０ １６ 〜１×１０ １９ ａｔｏｍｓ／ｃｍ ３ であり、
前記一導電型とは反対の第１の不純物領域、前記一導電型とは反対の第３の不純物領域、前記一導電型とは反対の第５の不純物領域、及び前記一導電型とは反対の第７の不純物領域の不純物元素の濃度は１×１０ １９ 〜１×１０ ２１ ａｔｏｍｓ／ｃｍ ３ であることを特徴とする半導体装置の作製方法。 - 請求項１１乃至請求項１３のいずれか一項において、前記導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物で形成することを特徴とする半導体装置の作製方法。
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