JP4954366B2 - 半導体装置の作製方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
従来より、画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０００５】
このようなアクティブマトリクス型の液晶表示装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【０００６】
【発明が解決しようとする課題】
従来、上記ＴＦＴのゲート配線材料としてアルミニウムを用いてＴＦＴを作製した場合、熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。そこで、熱処理に耐え得る金属材料、代表的には高い融点を有している金属元素を用いた場合、画面サイズが大面積化すると配線抵抗が高くなる等の問題が発生し、消費電力の増大等を引き起こしていた。
【０００７】
そこで、本発明は、大画面化しても低消費電力を実現した半導体装置の構造およびその作製方法を提供することを課題としている。
【０００８】
【課題を解決するための手段】
本発明は、ソース配線及びゲート配線を低抵抗な材料（代表的にはアルミニウム、銀、銅またはそれらの合金）で形成する。なお、ゲート電極はゲート配線と異なる層に設ける。また、駆動回路のＮＭＯＳ回路は、全てｎチャネル型ＴＦＴで形成し、画素部のＴＦＴもｎチャネル型ＴＦＴで形成する。
【０００９】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、図８（Ａ）に示したようにエンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、図８（Ｂ）に示したようにエンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【００１０】
エンハンスメント型とデプレッション型とを作り分けるには、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を適宜、添加すればよい。
【００１１】
また、画素部のソース配線は、駆動回路部のソース配線とは異なる工程で作製する。
【００１２】
本明細書で開示する発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
第１のｎチャネル型ＴＦＴを備えた画素部と、第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴからなる回路とを備えた駆動回路とを有し、
前記第１のｎチャネル型ＴＦＴ及び前記第２のｎチャネル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴのゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造であることを特徴とする半導体装置である。
【００１３】
また、他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
第１のｎチャネル型ＴＦＴを備えた画素部と、第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴとを備えた駆動回路とを有し、
前記第１のｎチャネル型ＴＦＴのゲート電極は、第２の導電層と同一の幅を有する第１の導電層との積層構造であり、
前記第２及び前記第３のｎチャネル型ＴＦＴのゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造であることを特徴とする半導体装置である。
【００１４】
上記各構成において、前記第２のｎチャネル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路が形成されたことを特徴としている。
【００１５】
また、上記各構成において、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としている。
【００１６】
また、上記各構成において、前記ｎチャネル型ＴＦＴの不純物領域における不純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としている。
【００１７】
また、上記各構成において、前記駆動回路のｎチャネル型ＴＦＴにおけるソース配線と、前記画素部のｎチャネル型ＴＦＴにおけるソース配線は材料が異なることを特徴としている。
【００１８】
また、上記各構成において、前記画素部のソース配線は、Ａｌ、Ｃｕ、またはＡｇを主成分とする材料からなることを特徴としている。
【００１９】
また、上記各構成において、前記画素部のソース配線は、スパッタ法、印刷法、メッキ法、またはこれらの組み合わせにより形成されたことを特徴としている。
【００２０】
また、上記各半導体装置とは、反射型または透過型の液晶モジュールであることを特徴としている。
【００２１】
また、上記構造を実現するための作製方法に関する発明の構成は、
絶縁表面上に駆動回路と画素部とを備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１のゲート電極を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
前記第１のゲート電極をエッチングしてテーパ−部を形成する工程と、
前記第１のゲート電極のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
第１のゲート電極を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上に画素部のソース配線を形成する工程と、
前記画素部のソース配線を覆う第３絶縁膜を形成する工程と、
前記第３絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程と、
を有する半導体装置の作製方法である。
【００２２】
また、上記構造を実現するための作製方法に関する発明の構成は、
絶縁表面上に第１の半導体層と第１のゲート電極を有するｎチャネル型ＴＦＴと第２の半導体層と第２のゲート電極を有するｎチャネル型ＴＦＴとを備えた半導体装置の作製方法であって、
絶縁表面上に第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層及び第２の半導体層上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１のゲート電極を形成する工程と、
前記第１のゲート電極をマスクとして第１の半導体層及び第２の半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
前記第１のゲート電極をエッチングしてテーパ−部を形成する工程と、
前記第１のゲート電極のテーパ−部を通過させて第１の半導体層及び第２の半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
前記第２の半導体層上方における第１のゲート電極のテーパ−部のみを選択的に除去して第２のゲート電極を形成する工程と、
第１のゲート電極及び第２のゲート電極を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上に画素部のソース配線を形成する工程と、
前記画素部のソース配線を覆う第３絶縁膜を形成する工程と、
前記第３絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程と、
を有する半導体装置の作製方法である。
【００２３】
また、上記作製方法に関する構成において、第１のゲート電極を有するｎチャネル型ＴＦＴは、駆動回路のＴＦＴであることを特徴としている。
【００２４】
また、上記各作製方法に関する構成において、第２のゲート電極を有するｎチャネル型ＴＦＴは、画素部のＴＦＴであることを特徴としている。
【００２５】
また、上記各作製方法に関する構成において、前記駆動回路のソース配線と同時に画素電極を形成することを特徴としている。
【００２６】
また、上記各作製方法に関する構成において、前記画素部のソース配線を形成する工程は、スパッタ法、印刷法、メッキ法、またはこれらの組み合わせであることを特徴としている。
【００２７】
また、上記各作製方法に関する構成において、第１のゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造であることを特徴としている。また、前記第１の導電層のうち、第２の導電層と重なっていない領域の断面形状は、テーパー形状であることを特徴としている。
【００２８】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００２９】
まず、基板上に下地絶縁膜を形成した後、第１のフォトリソグラフィ工程によって所望の形状の半導体層を形成する。
【００３０】
次いで、半導体層を覆う絶縁膜（ゲート絶縁膜を含む）を形成する。絶縁膜上に第１の導電膜と第２の導電膜を積層形成する。これらの積層膜を第２のフォトリソグラフィ工程により第１のエッチング処理を行い、第１の導電層及び第２の導電層からなるゲート電極を形成する。なお、本発明において、先にゲート電極を形成した後、層間絶縁膜上にゲート配線を形成する。
【００３１】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、半導体にｎ型を付与する不純物元素（リン等）を添加して自己整合的にｎ型の不純物領域（高濃度）を形成する。
【００３２】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、エッチング条件を変えて第２のエッチング処理を行い、テーパー部を有する第１の導電層（第１の幅）と第２の導電層（第２の幅）を形成する。なお、第１の幅は第２の幅より大きく、ここでの第１の導電層と第２の導電層からなる電極がｎチャネル型ＴＦＴのゲート電極（第１のゲート電極）となる。
【００３３】
次いで、レジストマスクを除去した後、前記第２の導電層をマスクとし、前記第１導電層のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加する。ここで、第２の導電層の下方にはチャネル形成領域が形成され、第１の導電層の下方にはチャネル形成領域から離れるにつれて不純物濃度が徐々に増加する不純物領域（低濃度）を形成する。
【００３４】
この後、オフ電流を低減するためにテーパー部を選択的に除去する場合、マスク数を１枚増やして画素部以外を覆うレジストマスクを形成し、エッチング処理を行って画素部のゲート電極のテーパー部のみを除去すればよい。
【００３５】
次いで、ゲート電極を保護する絶縁膜を形成した後、各半導体層に添加した不純物元素の活性化を行い、さらに絶縁膜上に第３のフォトリソグラフィ工程により低抵抗な金属材料（代表的にはアルミニウム、銀、銅を主成分とする材料）からなるソース配線を画素部のみに形成する。このように本発明では画素部のソース配線を低抵抗な金属材料で形成したため、画素部の面積が大面積化しても十分駆動させることができる。また、マスク数を低減するために、印刷法によりソース配線を形成してもよい。
【００３６】
次いで、層間絶縁膜の形成を行い、第４のフォトリソグラフィ工程によりコンタクトホールを形成する。ここでは不純物領域に達するコンタクトホールと、ゲート電極に達するコンタクトホールと、ソース配線に達するコンタクトホールを形成する。
【００３７】
次いで、低抵抗な金属材料からなる導電膜を形成し、第５のフォトリソグラフィ工程によりゲート配線、ソース配線と不純物領域とを接続する電極、及び画素電極を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコンタクトホールを通じて第１のゲート電極または第２のゲート電極と電気的に接続されている。また、ソース配線は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ソース領域）と電気的に接続されている。また、画素電極は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ドレイン領域）と電気的に接続されている。なお、この導電膜の材料は、画素電極を構成するため反射性の高い金属材料が好ましく、代表的にはアルミニウム、または銀を主成分とする材料を用いる。このように本発明ではゲート配線が低抵抗な金属材料で形成されているため、画素部の面積が大面積化しても十分駆動させることができる。
【００３８】
こうして、合計５回のフォトリソグラフィ工程、即ち、５枚のマスク数で画素ＴＦＴ（ｎチャネル型ＴＦＴ）を有する画素部と、図８（Ａ）に示すようなＥＥＭＯＳ回路（ｎチャネル型ＴＦＴ）を有する駆動回路とを備えた素子基板を形成することができる。なお、ここでは反射型の表示装置を作製する例を示したが透過型の表示装置を作製することも可能である。透過型の表示装置を作製する場合には、透明導電膜のパターニングを行う必要があるため、６枚のマスク数で素子基板を形成することができる。
【００３９】
また、エンハンスメント型とデプレッション型とを組み合わせて図８（Ｂ）に示すようなＥＤＭＯＳ回路を形成する場合、導電膜を形成する前に予めマスクを形成して、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を選択的に添加すればよい。この場合には、６枚のマスク数で素子基板を形成することができる。
【００４０】
また、第３のフォトリソグラフィ法を行わずに、印刷法によって画素部のソース配線を形成した場合には、４枚のマスク数で素子基板を形成することができる。
【００４１】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４２】
【実施例】
［実施例１］
ここでは、同一基板上に画素部（ｎチャネル型ＴＦＴ）と、画素部の周辺に設ける駆動回路のＮＭＯＳ回路を構成するＴＦＴ（ｎチャネル型ＴＦＴからなるＥＥＭＯＳ回路）を同時に作製する方法について図１〜図５を用いて説明する。
【００４３】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、特に限定されず、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４４】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００４５】
次いで、下地膜上に半導体層１０２〜１０５を形成する。半導体層１０２〜１０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０５を形成した。
【００４６】
また、半導体層１０２〜１０５を形成した後、エンハンスメント型とデプレッション型とを作り分けるために微量な不純物元素（ボロンまたはリン）のドーピングを適宜行ってもよい。
【００４７】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００４８】
また、図１４にレーザー照射の様子について簡略に示した。レーザー光源１１０１から出射されたレーザー光は、光学系１１０２及びミラー１１０３によって大型基板に照射する。なお、大型基板上の矢印はレーザー光の走査方向を示している。図１４は、６５０×５５０ｍｍの大型基板１１０５に多面取り、ここでは６個の１２．１インチを形成する例を示した。
【００４９】
次いで、半導体層１０２〜１０５を覆うゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００５０】
次いで、図１（Ａ）に示すように、ゲート絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜１０７ａと、膜厚１００〜４００ｎｍの第２の導電膜１０７ｂとを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０７ａと、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０７ｂを積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００５１】
なお、本実施例では、第１の導電膜１０７ａをＴａＮ、第２の導電膜１０７ｂをＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００５２】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１０８ａ〜１１１ａを形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００５３】
この後、レジストからなるマスク１０８ａ〜１１１ａを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５４】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【００５５】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１３〜１１６（第１の導電層１１３ａ〜１１６ａと第２の導電層１１３ｂ〜１１６ｂ）を形成する。（図１（Ｂ））ここでのチャネル長方向における第１の導電層の幅は、上記実施の形態に示した第１の幅に相当する。図示しないが、ゲート絶縁膜となる絶縁膜１０６のうち、第１の形状の導電層１１３〜１１６で覆われない領域は１０〜２０nm程度エッチングされ薄くなった領域が形成される。
【００５６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図１（Ｃ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１３〜１１６がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にｎ型の不純物領域（高濃度）１１８〜１２１が形成される。不純物領域１１８〜１２１には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５７】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜１０６であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜１０６との選択比が高いので膜減りを抑えることができる。
【００５８】
この第２のエッチング処理により第２の導電層（Ｗ）のテーパー角は７０°となった。この第２のエッチング処理により第２の導電層１２２ｂ〜１２５ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層１２２ａ〜１２５ａを形成する。（図１（Ｄ））図示しないが、実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．１５μｍ程度、即ち線幅全体で０．３μｍ程度後退する。また、ここでのチャネル長方向における第２の導電層の幅が実施の形態に示した第２の幅に相当する。
【００５９】
なお、第１の導電層１２２ａと第２の導電層１２２ｂとで形成された電極は、後の工程で形成されるＣＭＯＳ回路のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層１２５ａと第２の導電層１２５ｂとで形成された電極は、後の工程で形成される保持容量の一方の電極となる。
【００６０】
また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、この場合、絶縁膜１０６のうち、第１の形状の導電層１２２〜１２５で覆われない領域は５０nm程度エッチングされ薄くなった領域が形成される。
【００６１】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行って図２（Ａ）の状態を得る。ドーピングは第２の導電層１２２ｂ〜１２５ｂを不純物元素に対するマスクとして用い、第１の導電層におけるテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる不純物領域（低濃度）１２７〜１３６を自己整合的に形成する。この不純物領域１２７〜１３６へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、且つ、第１の導電層におけるテーパー部の膜厚に従って濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層におけるテーパー部の端部から内側に向かって不純物濃度（Ｐ濃度）が次第に低くなっている。即ち、この第２のドーピング処理により濃度分布が形成される。また、不純物領域（高濃度）１１８〜１２１にも不純物元素がさらに添加され、不純物領域（高濃度）１３７〜１４５を形成する。
【００６２】
なお、本実施例ではテーパ−部の幅（チャネル長方向の幅）は少なくとも０．５μｍ以上であることが好ましく、１．５μｍ〜２μｍが限界である。従って、膜厚にも左右されるが濃度勾配を有する不純物領域（低濃度）のチャネル長方向の幅も１．５μｍ〜２μｍが限界となる。また、ここでは、不純物領域（高濃度）と不純物領域（低濃度）とを別々なものとして図示しているが、実際は、明確な境界はなく、濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と不純物領域（低濃度）との明確な境界もない。
【００６３】
次いで、後に画素部以外をレジストからなるマスク１４６、１４７で覆い、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を選択的にエッチングして、半導体層と重なる領域がなくなるようにする。第３のエッチング処理は、エッチングガスにＷとの選択比が高いＣｌ3を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ3のガス流量比を８０（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に３５０WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを３０秒行った。基板側（試料ステージ）にも５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層１２４ｃが形成される。（図２（Ｂ））
【００６４】
本実施例では第３のエッチング処理を行う例を示したが、第３のエッチングを行う必要がなければ、特に行う必要はない。
【００６５】
次いで、レジストからなるマスク１４６、１４７を除去して第１の層間絶縁膜１５４を形成する。この第１の層間絶縁膜１５４としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。この第１の層間絶縁膜は、膜減りした絶縁膜に後でコンタクトホールを形成する際、半導体層をオーバーエッチングしないようにエッチングストッパーとしての機能を果たすものである。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、第１の層間絶縁膜１５４は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００６６】
次いで、図２（Ｄ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００６７】
また、図示しないが、この活性化処理により不純物元素が拡散してｎ型の不純物領域（低濃度）と不純物領域（高濃度）との境界がほとんどなくなる。
【００６８】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００６９】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のようにゲート電極を保護するため第１の層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００７０】
次いで、水素雰囲気中で熱処理を行って半導体層を水素化する。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を用いてもよい。
【００７１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００７２】
次いで、第１の層間絶縁膜上に画素部のソース配線１２６を形成する。（図３（Ａ））このソース配線１２６は低抵抗な材料、代表的にはアルミニウム、銀、銅またはこれらを主成分とする材料を用いることが好ましい。
【００７３】
本実施例ではスパッタ法によりアルミニウムを主成分とする導電膜を形成し、フォトリソグラフィ法を用いてソース配線１２６を形成した。また、このソース配線の他の作製方法として、印刷法やメッキ法を用いることも可能である。
【００７４】
次いで、画素のソース配線を覆う第２の絶縁膜１５５を形成する。第２の絶縁膜１５５としてはシリコンを主成分とする無機絶縁膜を用いればよい。
【００７５】
ここでは、第１の層間絶縁膜上に画素のソース配線１２６を形成した例を示したが、活性化を行った後、窒化シリコン膜からなる第２の層間絶縁膜を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行った後、第２の層間絶縁膜上に画素のソース配線を形成してもよい。この際の水素化は第２の層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。
【００７６】
次いで、第２の層間絶縁膜１５５上に有機絶縁物材料から成る第３の層間絶縁膜１５６を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域（１３７、１３８、１４９、１５０、１５１、１５３、１４４）に達するコンタクトホールと、画素部のソース配線１２６に達するコンタクトホールと、ゲート電極１２４に達するコンタクトホールと、電極１２５ｂに達するコンタクトホールを形成するためのパターニングを行う。
【００７７】
次いで、不純物領域（１３７、１３８、１４９、１５０）とそれぞれ電気的に接続する電極１５７〜１６０及び駆動回路のソース配線と、不純物領域１４４及び不純物領域１５３と電気的に接続する画素電極１６３と、ソース領域となる不純物領域１５１と画素部のソース配線１２６とを電気的に接続する電極（接続電極）１６１と、ゲート電極１２４と電気的に接続するゲート配線１６２と、電極１２５ｂと電気的に接続する容量配線１６９を形成する。これらの電極及び画素電極の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性に優れた材料を用いる。
【００７８】
また、保持容量２０７の一方の電極として機能する不純物領域１３５、１３６、１４４、１４５には、それぞれｎ型を付与する不純物元素が添加されている。保持容量２０７は、絶縁膜１０６を誘電体として、容量配線１６９と接続された電極１２５ａ、１２５ｂと、半導体層とで形成している。
【００７９】
以上の様にして、ｎチャネル型ＴＦＴ２０３及びｎチャネル型ＴＦＴ２０４からなるＮＭＯＳ回路２０２を含む駆動回路２０１と、ｎチャネルＴＦＴからなる画素ＴＦＴ２０６及び保持容量２０７とを有する画素部２０５とを同一基板上に形成することができる。（図３（Ｂ））本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００８０】
なお、本実施例では、ｎチャネル型ＴＦＴ２０３及びｎチャネル型ＴＦＴ２０４を用いて図８（Ａ）に示すＥＥＭＯＳ回路を構成している。
【００８１】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図５に示す。なお、図３（Ｂ）に対応する部分には同じ符号を用いている。図３（Ｂ）中の鎖線Ａ−Ａ’は図４中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図３（Ｂ）中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。また、図４は画素のソース配線１２６を形成した直後の上面図を示している。
【００８２】
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極１６３の端部をソース配線１２６と重なるように配置形成させている。
【００８３】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を６枚とすることができた。
【００８４】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図６を用いる。
【００８５】
まず、実施例１に従い、図３（Ｂ）の状態のアクティブマトリクス基板を得た後、図３（Ｂ）のアクティブマトリクス基板上に配向膜３０１を形成しラビング処理を行う。なお、本実施例では配向膜３０１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８６】
次いで、対向基板３００を用意する。この対向基板には、着色層３０２、遮光層３０３が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層３０３を設けた。このカラーフィルタと遮光層とを覆う平坦化膜３０４を設けた。次いで、平坦化膜３０４上に透明導電膜からなる対向電極３０５を画素部に形成し、対向基板の全面に配向膜３０６を形成し、ラビング処理を施した。
【００８７】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材３０７で貼り合わせる。シール材３０７にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３０８を注入し、封止剤（図示せず）によって完全に封止する。液晶材料３０８には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００８８】
こうして得られた液晶モジュールの構成を図７の上面図を用いて説明する。なお、図６と対応する部分には同じ符号を用いた。
【００８９】
図７で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）３１１を貼り付ける外部入力端子３０９、外部入力端子と各回路の入力部までを接続する配線３１０などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板３００とがシール材３０７を介して貼り合わされている。
【００９０】
ゲート配線側駆動回路２０１ａと重なるように対向基板側に遮光層３０３ａが設けられ、ソース配線側駆動回路２０１ｂと重なるように対向基板側に遮光層４０３ｂが形成されている。また、画素部２０５上の対向基板側に設けられたカラーフィルタ３０２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９１】
ここでは、カラー化を図るためにカラーフィルタ３０２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００９２】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層３０３ａ、３０３ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００９３】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００９４】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【００９５】
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。
【００９６】
［実施例３］
実施例１に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【００９７】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【００９８】
ここでＥＥＭＯＳ回路の例を図８（Ａ）に、ＥＤＭＯＳ回路の例を図８（Ｂ）に示す。図８（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図８（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【００９９】
なお、図８（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１００】
さらに、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図９に示す。図９において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図９（Ｂ）に示すように、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１０１】
なお、本実施例は実施例１または実施例２と自由に組み合わせることができる。
【０１０２】
［実施例４］
本実施例では画素ＴＦＴは、実施例１と異なるゲート電極を設ける例を図１０に示す。なお、画素部のゲート電極が異なるだけであるので図１０では画素部のみを図示した。
【０１０３】
本実施例は、実施例１の図２（Ｂ）の第３のエッチング処理を行わない例である。従って第１の導電層６０４は絶縁膜を挟んで不純物領域６０３、６０５と重なり、第１の導電層６０７は絶縁膜を挟んで不純物領域６０６、６０８と重なる。
【０１０４】
なお、テーパー部を有する第１の導電層６０４、６０７は、実施例１の第１の導電層１２４ａに相当する。
【０１０５】
本実施例は、実施例１と比較してマスク数を１枚低減することができ、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚とすることができた。
【０１０６】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることができる。
【０１０７】
［実施例５］
実施例１では反射型の液晶表示装置に用いるアクティブマトリクス基板の作製例を示したが、本実施例は透過型の例を示す。なお、画素部が異なるだけであるので図１１では画素部のみを図示した。
【０１０８】
図１１（Ａ）は、実施例１に従って、第３の層間絶縁膜を形成した後、透明導電膜からなる画素電極７００をフォトマスクを用いてパターニングし、コンタクトホールを形成し、各電極及びゲート配線を形成した例である。画素電極７００とする透明導電膜は、例えばＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１０９】
画素電極７００は、画素電極７００と重なる接続電極７０６によって画素ＴＦＴ７０２の不純物領域７０５と電気的に接続される。また、図１１（Ａ）において、７０１はソース配線、７０３、７０４はゲート電極である。また、本実施例では画素電極を形成した後に接続電極を形成した例を示したが、コンタクトホールを形成し、接続電極を形成した後、その接続電極と重なるように透明導電膜からなる画素電極を形成してもよい。
【０１１０】
図１１（Ａ）の構造を得る作製方法では、アクティブマトリクス基板の作製に必要なフォトマスクの数を７枚とすることができた。
【０１１１】
また、図１１（Ｂ）は、実施例４に従って得られる画素ＴＦＴ７０９を用いた透過型の液晶表示装置に用いるアクティブマトリクス基板の例である。なお、図１１（Ａ）と同一の部分には同じ符号を用いた。
【０１１２】
図１１（Ｂ）において、画素ＴＦＴ７０９のゲート電極は、図１１（Ａ）と同様に透明導電膜からなる画素電極７００を形成する。
【０１１３】
図１１（Ｂ）では、図１１（Ａ）とゲート電極の構造が異なっており、第１の導電層７０７、７０８はテーパー部を有している。
【０１１４】
図１１（Ｂ）の構造を得る作製方法では、アクティブマトリクス基板の作製に必要なフォトマスクの数を６枚とすることができた。
【０１１５】
なお、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることができる。
【０１１６】
［実施例６］
本発明は、画素部のソース配線を駆動回路のソース配線と異なる工程で形成することを特徴としている。本実施例では相違点について図１２を用い詳しく説明する。なお、図１２において、簡略化のため画素部のソース配線９１は３本、ゲート配線９２は３本のみ示した。また、画素部のソース配線９１は互いに平行な帯状でその間隔は画素ピッチに等しい。
【０１１７】
なお、図１２はデジタル駆動を行うためのブロック構成である。本実施例では、ソース側駆動回路９３、画素部９４及びゲート側駆動回路９５を有している。なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含めた総称である。
【０１１８】
ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【０１１９】
また、本実施例において、図１２に示すように、ソース側駆動回路９３と画素部９４の間にコンタクト部が存在している。これは、ソース側駆動回路のソース配線と画素部のソース配線９１が異なるプロセスで形成されるためである。本発明では画素部のソース配線を低抵抗な材料で形成するためにソース側駆動回路のソース配線とは異なるプロセスで形成している。
【０１２０】
実施例１では、画素部のソース配線９１はスパッタ法を用いて成膜した後、フォトリソグラフィ法によりエッチングした例を示した。
【０１２１】
本実施例では、他の方法（メッキ法、印刷法）で画素部のソース配線９１を形成する例を説明する。
【０１２２】
図１３（Ａ）にメッキ法（電解メッキ法）を用いて画素部のソース配線８０１を形成した一例を以下に示す。なお、画素部のソース配線８０１はゲート電極８０３、８０４とは異なる層に形成されている。
【０１２３】
メッキ法は、メッキ法により形成しようとする金属イオンを含む水溶液中に直流電流を流し、陰極面に金属膜を形成する方法である。メッキされる金属としては、例えば銅、銀、金、クロム、鉄、ニッケル、白金、またはこれらの合金などを用いることができる。
【０１２４】
また、メッキ法において、膜厚は電流密度と時間とを制御することにより実施者が適宜設定することができる。
【０１２５】
本実施例では、第１の層間絶縁膜上にフォトリソグラフィ法を用いて配線を形成した後、その配線の表面にメッキ法による金属膜（銅）を形成してソース配線を完成させた。銅は電気抵抗が非常に低いため本発明のソース配線に最適である。以降の工程は、実施例１に従えば図１３（Ａ）に示す画素ＴＦＴ８０２を形成することができる。
【０１２６】
また、図１３（Ｂ）に印刷法（スクリーン印刷法）を用いて画素部のソース配線９０１を形成した一例を以下に示す。
【０１２７】
スクリーン印刷は、例えば金属粒子（Ａｇ、Ａｌ等）を混ぜたペースト（希釈剤）またはインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペーストを被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配線を形成するものである。このような印刷法は比較的安価であり、大面積に対応することが可能であるため本発明には適している。
【０１２８】
本実施例では、スクリーン印刷法を用い、第１の層間絶縁膜上に画素部のソース配線のみを行方向に形成した。なお、画素部のソース配線９０１はゲート電極９０３、９０４とは異なる層に形成されている。
【０１２９】
図１３（Ｂ）の構造を得る作製方法では、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚とすることができた。
【０１３０】
また、図１３（Ｃ）に印刷法（スクリーン印刷法）を用いて画素部のソース配線９０６をゲート電極と同じ層に形成した一例を示す。以下、画素のソース配線９０６の位置精度を向上させるために導電層９０５ａ、９０５ｂを設けた例を示す。
【０１３１】
本実施例では、ゲート電極と同じ工程で、導電層９０５ａ、９０５ｂを形成した。次いで、ゲート電極を絶縁膜で覆うことなく不純物元素の活性化を行った。活性化としては、例えば、不活性雰囲気中、減圧下で熱アニールを行うことによって、導電層の酸化による高抵抗化を抑えた。次いで、導電層９０５ａ、９０５ｂの間を埋めるように、印刷法を用いてソース配線９０６を形成した。また、ソース配線９０６に沿って導電層９０５ａ、９０５ｂを設けることによって印刷法で発生しやすい断線を防ぐことができる。
【０１３２】
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、および各種オフセット印刷法を本発明に適用することは可能である。
【０１３３】
以上のように様々な方法で画素部のソース配線９１を形成することができる。
【０１３４】
また、画素部９４は複数の画素を含み、その複数の画素に各々ＴＦＴ素子が設けられている。また、画素部９４は、ゲート側駆動回路と接続しているゲート配線９２が互いに平行に多数設けられている。
【０１３５】
なお、画素部９４を挟んでゲート側駆動回路９５の反対側にもゲート側駆動回路を設けても良い。
【０１３６】
また、アナログ駆動させる場合は、ラッチ回路の代わりにサンプリング回路を設ければよい。
【０１３７】
なお、上記構成は、実施例１乃至５に示した製造工程に従って実現することができる。
【０１３８】
［実施例７］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１３９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１５、図１６に示す。
【０１４０】
図１５（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１４１】
図１５（Ｂ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１４２】
図１５（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１４３】
図１６（Ａ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１４４】
図１６（Ｂ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。
【０１４５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１４６】
【発明の効果】
本発明によりアクティブマトリクス型の液晶表示装置に代表される半導体装置において、画素部の面積が大きくなり大画面化しても低消費電力を実現することができる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 画素の上面図を示す図。
【図５】 画素の上面図を示す図。
【図６】 アクティブマトリクス型液晶表示装置の断面構造図
【図７】 液晶モジュールの外観を示す図。
【図８】 ＮＭＯＳ回路の構成を示す図。
【図９】 シフトレジスタの構成を示す図。
【図１０】 画素部の断面を示す図。
【図１１】 画素部の断面を示す図。
【図１２】 上面図を示す図。
【図１３】 画素部の断面を示す図。
【図１４】 レーザー照射の様子を示す簡略図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。

Claims (11)

  1. 画素部を備えた半導体装置の作製方法であって、
    絶縁表面上に半導体層を形成する工程と、
    前記半導体層に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１の形状を有するゲート電極を形成する工程と、
    前記第１の形状を有するゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
    前記第１の形状を有するゲート電極をエッチングしてテーパー部を形成し第２の形状を有するゲート電極を形成する工程と、
    前記第２の形状を有するゲート電極のテーパー部を通過させて前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
    前記第２の形状を有するゲート電極を覆う第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に前記画素部のソース配線を形成する工程と、
    前記画素部のソース配線を覆う第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に前記画素部のゲート配線を形成する工程と、を有し、
    前記第１の形状を有するゲート電極は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、ＣｒもしくはＮｄのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成され、
    前記画素部のゲート配線は、ＡｌまたはＡｇのいずれかの元素、それらの元素を主成分とする合金またはそれらの積層膜を用いて形成されていることを特徴とする半導体装置の作製方法。
  2. 画素部を備えた半導体装置の作製方法であって、
    絶縁表面上に半導体層を形成する工程と、
    前記半導体層に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１の形状を有するゲート電極を形成する工程と、
    前記第１の形状を有するゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
    前記第１の形状を有するゲート電極をエッチングしてテーパー部を形成し第２の形状を有するゲート電極を形成する工程と、
    前記第２の形状を有するゲート電極のテーパー部を通過させて前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
    前記第２の形状を有するゲート電極のテーパー部のみを選択的に除去して第３の形状を有するゲート電極を形成する工程と、
    前記第３の形状を有するゲート電極を覆う第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に前記画素部のソース配線を形成する工程と、
    前記画素部のソース配線を覆う第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に前記画素部のゲート配線を形成する工程と、を有し、
    前記第１の形状を有するゲート電極は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、ＣｒもしくはＮｄのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成され、
    前記画素部のゲート配線は、ＡｌまたはＡｇのいずれかの元素、それらの元素を主成分とする合金またはそれらの積層膜を用いて形成されていることを特徴とする半導体装置の作製方法。
  3. 請求項１または請求項２において、前記第２の形状を有するゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造であることを特徴とする半導体装置の作製方法。
  4. 第１のｎチャネル型ＴＦＴと、第２のｎチャネル型ＴＦＴを備えた半導体装置の作製方法であって、
    絶縁表面上に前記第１のｎチャネル型ＴＦＴの第１の半導体層および前記第２のｎチャネル型ＴＦＴの第２の半導体層を形成する工程と、
    前記第１の半導体層及び前記第２の半導体層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に前記第１のｎチャネル型ＴＦＴの第１の形状を有する第１ゲート電極を形成し、前記第１絶縁膜上に前記第２のｎチャネル型ＴＦＴの第１の形状を有する第２ゲート電極を形成する工程と、
    前記第１の形状を有する第１ゲート電極及び前記第１の形状を有する第２ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層にｎ型を付与する不純物元素を添加して、前記第１の半導体層にｎ型の第１不純物領域と前記第２の半導体層にｎ型の第３不純物領域を形成する工程と、
    前記第１の形状を有する第１ゲート電極及び前記第１の形状を有する第２ゲート電極をエッチングしてテーパー部を形成し、第２の形状を有する第１ゲート電極及び第２の形状を有する第２ゲート電極を形成する工程と、
    前記第２の形状を有する第１ゲート電極及び第２の形状を有する第２ゲート電極のテーパー部を通過させて、前記第１の半導体層及び前記第２の半導体層にｎ型を付与する不純物元素を添加して、前記第１の半導体層にｎ型の第２不純物領域と前記第２の半導体層にｎ型の第４不純物領域を形成する工程と、
    前記第２の形状を有する第１ゲート電極のテーパー部のみを選択的に除去して第３の形状を有する第１ゲート電極を形成する工程と、
    前記第３の形状を有する第１ゲート電極及び前記第２の形状を有する第２ゲート電極を覆う第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に画素部のソース配線を形成する工程と
    前記画素部のソース配線を覆う第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に画素部のゲート配線、及び駆動回路のソース配線を形成する工程と、を有し、
    前記第１の形状を有する第１ゲート電極及び前記第１の形状を有する第２ゲート電極は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、ＣｒもしくはＮｄのいずれかの元素、それらの元素を主成分とする合金、またはそれらの元素を主成分とする化合物を用いて形成され、
    前記画素部のゲート配線、及び前記駆動回路のソース配線は、ＡｌまたはＡｇのいずれかの元素、それらの元素を主成分とする合金またはそれらの積層膜を用いて形成されていることを特徴とする半導体装置の作製方法。
  5. 請求項４において、前記第２のｎチャネル型ＴＦＴは、前記駆動回路のＴＦＴであることを特徴とする半導体装置の作製方法。
  6. 請求項４または請求項５において、前記第１のｎチャネル型ＴＦＴは、前記画素部のＴＦＴであることを特徴とする半導体装置の作製方法。
  7. 請求項４乃至請求項６のいずれか一項において、前記第２の形状を有する第２ゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造であることを特徴とする半導体装置の作製方法。
  8. 請求項３または請求項７において、前記第１の導電層のうち、前記第２の導電層と重なっていない領域の断面形状は、テーパー形状であることを特徴とする半導体装置の作製方法。
  9. 請求項１乃至請求項８のいずれか一項において、前記画素部のゲート配線と同時に画素電極を形成することを特徴とする半導体装置の作製方法。
  10. 請求項１乃至請求項９のいずれか一項において、前記画素部のソース配線はアルミニウム（Ａｌ）、銅（Ｃｕ）、または銀（Ａｇ）を主成分とする材料からなることを特徴とする半導体装置の作製方法。
  11. 請求項１乃至請求項１０のいずれか一項において、前記画素部のソース配線を形成する工程は、スパッタ法、印刷法、メッキ法、またはこれらの組み合わせであることを特徴とする半導体装置の作製方法。
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