JP4641581B2 - 半導体装置およびその作製方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００２】
【従来の技術】
近年、ポリシリコン膜を利用したＴＦＴで回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。
【０００３】
この様なアクティブマトリクス型液晶表示装置は、解像度がXGA、SXGAと高精細になるに従い、画素数だけでも１００万個を超えるようになる。そしてその全てを駆動するためのドライバー回路は非常に複雑かつ多くのＴＦＴによって形成される。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバーともに高い信頼性が確保されなければならない。特に、ドライバー回路で異常が発生すると一列（または一行）の画素が全滅するといった線欠陥と呼ばれる不良を招くことにつながる。
【０００５】
ところが、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【０００６】
本出願人は、ＭＯＳＦＥＴには信頼性の面で三つの有利点があると考えた。そしてその理由として次のような推論をした。図２（Ａ）に示したのはＭＯＳＦＥＴの概略図である。２０１は単結晶シリコン基板に形成されたドレイン領域、２０２はＬＤＤ（ライトドープトドレイン）領域である。また、２０３はフィールド絶縁膜であり、ゲート配線２０４の直下はゲート絶縁膜２０５である。
【０００７】
この時、信頼性の面で三つの有利点があると考えた。まず第１の有利点は、ＬＤＤ領域２０２からドレイン領域２０１に向かって不純物濃度に勾配がみられる点である。図２（Ｂ）に示すように、従来のＭＯＳＦＥＴはＬＤＤ領域２０２からドレイン領域２０１に向かうにつれて次第に不純物濃度が高くなる。この勾配が信頼性を高めるのに効果があると考えた。
【０００８】
次に第２の有利点は、ＬＤＤ領域２０２とゲート配線２０４とがオーバーラップしている点である。この構造はGOLD（gate-drain overlapped LDD）やLATID（large-tilt-angle implanted drain）などが知られている。こうすることでＬＤＤ領域２０２の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。
【０００９】
次に第３の有利点は、ＬＤＤ領域２０２とゲート配線２０４との間にある程度の距離が存在する点である。これはフィールド絶縁膜２０３がゲート配線直下に潜り込むような形で形成されることによる。即ち、オーバーラップ部分のみゲート絶縁膜の膜厚が厚くなった状態となるので、効果的な電界緩和が期待できる。
【００１０】
このように、従来のＭＯＳＦＥＴはＴＦＴと比較するといくつかの有利点をもち、その結果、高い信頼性を有すると考えられる。
【００１１】
また、こういったＭＯＳＦＥＴの利点をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。
【００１２】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【００１３】
【発明が解決しようとする課題】
以上示してきたように、本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時に、ＴＦＴの構造上の問題が信頼性（特にホットキャリア耐性）に影響していると考えた。
【００１４】
本願発明はそのような問題点を克服するための技術であり、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴを実現することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【００１５】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域と、異なる濃度で１５族に属する元素を含む少なくとも三種類の不純物領域とを含み、
前記少なくとも三種類の不純物領域のうち、前記チャネル形成領域と接する不純物領域は、前記絶縁膜を介して前記サイドウォールと重なっており、
前記ＰＴＦＴの活性層は、チャネル形成領域と、同一濃度で１３族に属する元素を含む二種類の不純物領域とを含み、
前記ＮＴＦＴ及び前記ＰＴＦＴともに、前記チャネル形成領域から最も遠い不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１６】
また、他の発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域、第１不純物領域、第２不純物領域、第３不純物領域の順に並んだ構造を有し、
前記第１不純物領域、前記第２不純物領域及び前記第３不純物領域は各々異なる濃度で１５族に属する元素を含み、
前記第１不純物領域は前記絶縁膜を介して前記サイドウォールと重なっており、
前記ＰＴＦＴの活性層は、チャネル形成領域、第４不純物領域及び第５不純物領域の順に並んだ構造を有し、
前記第４不純物領域及び第５不純物領域は各々同一濃度で１３族に属する元素を含み、
前記第３不純物領域及び前記第５不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１７】
また、他の発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域と、異なる濃度で１５族に属する元素を含む少なくとも三種類の不純物領域とを含み、
前記少なくとも三種類の不純物領域は、前記チャネル形成領域からの距離が遠いほど前記１５族に属する元素の濃度が高く、
前記ＰＴＦＴの活性層は、チャネル形成領域と、同一濃度で１３族に属する元素を含む二種類の不純物領域とを含み、
前記ＮＴＦＴ及び前記ＰＴＦＴともに、前記チャネル形成領域から最も遠い不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１８】
また、他の発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域、第１不純物領域、第２不純物領域、第３不純物領域の順に並んだ構造を有し、
前記第１不純物領域、前記第２不純物領域及び前記第３不純物領域は各々異なる濃度で同一の不純物を含み、
前記第１不純物領域、前記第２不純物領域、前記第３不純物領域の順に前記不純物の濃度が高く、
前記ＰＴＦＴの活性層は、チャネル形成領域、第４不純物領域及び第５不純物領域の順に並んだ構造を有し、
前記第４不純物領域及び第５不純物領域は各々同一濃度で１３族に属する元素を含み、
前記第３不純物領域及び前記第５不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１９】
また、本願発明では活性層の構造（特にＮチャネル型ＴＦＴの場合）に大きな特徴があり、そのため作製方法にも特徴がある。本願発明を実施するための作製方法に関する発明の構成は、
絶縁表面を有する基板上に触媒元素を用いて結晶を含む半導体膜を形成する第１工程と、
前記結晶を含む半導体膜をパターニングして第１活性層及び第２活性層を形成する第２工程と、
前記第１活性層及び前記第２活性層の上に絶縁膜を形成する第３工程と、
前記絶縁膜の上に配線を形成する第４工程と、
前記配線をマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第５工程と、
前記配線の側部にサイドウォールを形成する第６工程と、
前記配線及び前記サイドウォールをマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第７工程と、
前記第１活性層の上にレジストマスクを形成し、前記第２活性層に１３族に属する元素を添加する第８工程と、
前記第１活性層及び前記第２活性層の上にレジストマスクを形成し、前記第１活性層の一部及び前記第２活性層の一部に１５族に属する元素を添加する第９工程と、
窒化シリコン膜を形成する第１０工程と、
熱処理により、前記第１活性層の一部及び前記第２活性層の一部に前記触媒元素を移動させる第１１工程と、
を有することを特徴とする。
【００２０】
また、他の発明の構成は、
絶縁表面を有する基板上に、結晶化を助長する触媒元素を含む活性層を形成する第１工程と、
前記活性層の上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜の上に配線を形成する第３工程と、
前記配線をマスクとして、前記活性層に１５族に属する元素を添加する第４工程と、
前記配線の側部にサイドウォールを形成する第５工程と、
前記配線及び前記サイドウォールをマスクとして、前記活性層に１５族に属する元素を添加する第６工程と、
前記第１絶縁膜の一部を除去し、前記第６工程で形成された前記活性層の一部を露呈させる第７工程と、
前記第７工程で露呈した活性層に１５族に属する元素を添加する第８工程と、
前記配線の上部に接して第２絶縁膜を形成する第９工程と、
前記活性層中の触媒元素の濃度を低減する熱処理を施す第１０工程と、
を有することを特徴とする。
【００２１】
また、他の発明の構成は、
絶縁表面を有する基板上に、結晶化を助長する触媒元素を含む第１活性層及び第２活性層を形成する第１工程と、
前記第１活性層及び前記第２活性層の上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜の上に配線を形成する第３工程と、
前記配線をマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第４工程と、
前記配線の側部にサイドウォールを形成する第５工程と、
前記配線及び前記サイドウォールをマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第６工程と、
前記第１絶縁膜を選択的に除去し、前記第６工程で形成された前記第１活性層の一部及び前記第２活性層の一部を露呈させる第７工程と、
前記第７工程で露呈した前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第８工程と、
前記配線の上部に接して第２絶縁膜を形成する第９工程と、
前記第１活性層及び前記第２活性層中の触媒元素の濃度を低減する熱処理を施す第１０工程と、
前記第２絶縁膜を選択的に除去し、第１０工程で形成された第２活性層の一部を露呈させる第１１工程と、
前記第１１工程で露呈した前記第２活性層を除去する第１２工程と、
前記１絶縁膜を選択的に除去し、前記第２活性層の一部を露呈させる第１３工程と、
前記第１３工程で露呈した前記第２活性層に１３族に属する元素を添加する第１４工程と、
を有することを特徴とする。
【００２２】
【発明の実施の形態】
本願発明の一実施形態について図１を用いて説明する。なお、図１では断面図を示し、上面からみた図を図１１に示す。図１において、１０１は絶縁表面を有する基板である。例えば酸化シリコン膜を設けたガラス基板、石英基板、ステンレス基板、金属基板、セラミックス基板またはシリコン基板を用いることができる。
【００２３】
本願発明の特徴は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）の活性層の構成にある。ＮＴＦＴの活性層は、チャネル形成領域１０２、一対の第１不純物領域１０３、一対の第２不純物領域１０４及び一対の第３不純物領域１０５を含んで形成されている。なお、各不純物領域に添加されている不純物とは１５族に属する元素（代表的にはリン又は砒素）である。
【００２４】
この時、チャネル形成領域１０２（１１０も同様）は真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層でなる。ボロンはしきい値電圧の制御用やパンチスルー防止用の不純物であり、同様の効果を生むものであれば他の元素で代用することもできる。その場合も濃度はボロンと同程度に添加される。
【００２５】
なお、本願発明で用いることのできる半導体層とはシリコン層又はシリコンゲルマニウム層など、シリコンを主成分とする半導体層だけでなく、ガリウム砒素などの化合物半導体層やゲルマニウム単層を用いることも可能である。また、本願発明は活性層に非晶質半導体（アモルファスシリコンなど）を用いたＴＦＴにも結晶を含む半導体（単結晶半導体薄膜、多結晶半導体薄膜、微結晶半導体薄膜を含む）を用いたＴＦＴにも適用できる。
【００２６】
また、ＮＴＦＴの第１不純物領域１０３は０．１〜１μm（代表的には０．１〜０．５μm、好ましくは０．１〜０．２μm）の長さを有し、１×１０15〜１×１０17atoms/cm3（代表的には５×１０15〜５×１０16atoms/cm3、好ましくは１×１０16〜２×１０16atoms/cm3）の濃度で１５族に属する元素（代表的にはリン）を含む。なお、この時の不純物濃度を（n-）で表すことにする（本明細書ではn-領域を第１不純物領域という）。
【００２７】
なお、本明細書中において、特に指定がない限り「不純物」とは１３族または１５族に属する元素を指して用いる。また、各不純物領域は作製プロセスの過程で領域の大きさ（面積）が変化するが、本明細書中では面積が変化しても濃度が変化しない限りは同一の符号で説明するものとする。
【００２８】
また、第２不純物領域１０４は、０．５〜２μm（代表的には１〜１．５μm）の長さを有し、１×１０16〜１×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3、好ましくは５×１０17〜１×１０18atoms/cm3）の濃度で１５族に属する元素を含む。この第２不純物領域に含まれる不純物濃度は第１不純物領域に含まれる不純物濃度の５〜１０倍となるように調節すれば良い。なお、この時の不純物濃度を（n）で表すことにする（本明細書ではn領域を第２不純物領域という）。
【００２９】
また、第３不純物領域１０５は、２〜２０μm（代表的には３〜１０μm）の長さを有し、１×１０19〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）の濃度で１５族に属する元素を含む。この第３不純物領域１０５はソース配線又はドレイン配線とＴＦＴとを電気的に接続させるためのソース領域またはドレイン領域となる。なお、この時の不純物濃度を（n+）で表すことにする（本明細書ではn+領域を第３不純物領域という）。
【００３０】
さらに、本願発明では、この第３不純物領域１０５がチャネル形成領域１０２の内部から、チャネル形成領域の結晶化に用いた触媒元素をゲッタリングする上で非常に重要な役割を果たす。その効果について簡単に説明する。
【００３１】
本願発明では非晶質半導体膜の結晶化において、結晶化を助長するための触媒元素（代表的にはニッケル）を用いる。しかし、ニッケルは金属元素であるため、チャネル形成領域に残存してしまうとリーク電流の要因ともなりうる。即ち、触媒元素を用いた後で、その触媒元素を少なくともチャネル形成領域内から除去するための工程を設けることが望ましい。
【００３２】
本願発明は触媒元素を除去するためにソース領域及びドレイン領域に存在する１５族に属する元素（好ましくはリン）を用いることに特徴がある。即ち、ソース領域及びドレイン領域（第３不純物領域１０５）を形成した後で、熱処理を行うことによりチャネル形成領域内に残存するニッケルを第３不純物領域１０５にゲッタリング（捕獲）させるのである。こうしてチャネル形成領域１０２内から結晶化に用いた触媒元素を除去することができる。
【００３３】
従って、第３不純物領域１０５にはゲッタリングされた触媒元素が集まって高濃度に存在する。本出願人がＳＩＭＳ（質量二次イオン分析）で調べた結果、１×１０18〜１×１０21atoms/cm3（代表的には５×１０18〜５×１０19atoms/cm3）の濃度で触媒元素が存在することが分かった。ただし、第３不純物領域１０５は電極としての機能を果たせば良いので、触媒元素が大量に存在していても何ら問題は生じない。
【００３４】
その一方で、チャネル形成領域１０２中の触媒元素の濃度はゲッタリング作用により大幅に低減（または除去）された。本出願人がＳＩＭＳで調べた結果、チャネル形成領域１０２中の触媒元素の濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減されていることが分かった。このように、同一活性層内であっても位置によって触媒元素の濃度に大きな差（１００〜１０００倍の差）が見られる点も本願発明の特徴となる。
【００３５】
以上のように本願発明のＮＴＦＴの活性層は、最終的に、チャネル形成領域以外に異なる濃度で同一の不純物を含む少なくとも三種類の不純物領域を含む点に特徴がある。このような構造とすることによってチャネル形成領域１０２から第１不純物領域１０３、第２不純物領域１０４、第３不純物領域１０５と遠ざかるにつれて（チャネル形成領域からの距離が遠いほど）不純物（１５族に属する元素）濃度が次第に高くなるような構成を実現できる。
【００３６】
本出願人の意図するところは、従来例に述べたようなＭＯＳＦＥＴにみられるＬＤＤ部での濃度勾配を、複数の不純物領域で意図的に形成することで実現することにある。従って、不純物領域が三つ以上存在しても構わない。
【００３７】
こうして形成された活性層の上にはゲート絶縁膜１０６が形成されている。また、ゲート絶縁膜１０６上にはゲート配線１０７が設けられている。ゲート配線１０７の材料としては、タンタル（Ta）、窒化タンタル（TaN）、チタン（Ti）、クロム（Cr）、タングステン（W）、窒化タングステン（ＷN）、モリブデン（Mo）、シリコン（Si）、アルミニウム（Al）又は銅（Cu）などの単体金属層、或いはこれらを組み合わせた積層構造を用いれば良い。
【００３８】
積層構造の代表例としてはTa/Al、Ta/TaN、Ti/Al、Cu/W、Al/W、Ｗ/ＷＮまたはW/Moの積層構造などが挙げられる。また、金属シリサイドを設けた構造（具体的にはSi/WSix、Si/TiSix、Si/CoSixまたはSi/MoSixなど導電性を持たせたシリコンと金属シリサイドとを組み合わせた構造）としても良い。
【００３９】
ただし、シリコンでなるサイドウォールを形成する際に、シリコンとのエッチングの選択比の高い材料が上面に現れるようにしておくことが好ましい。これはサイドウォールの形成時にゲート配線までもエッチングされてしまうのを防ぐためである。さもなければ、サイドウォールの形成に際して、ストッパーとして上面を保護膜で保護しておくことが必要となる。
【００４０】
また、後述するが本願発明のＣＭＯＳ回路ではＰＴＦＴにはサイドウォールを設けない構造が有効である。従って、後にサイドウォールのみを除去する工程を含むため、サイドウォールの除去時にゲート配線がエッチングされないような材料選択が必要である。その点、従来例に述べた論文ではシリコンゲートとシリコンサイドウォールとが直接接する構造を有しているため、同論文の構造をそのまま用いても本願発明のＣＭＯＳ回路を実現することはできない。
【００４１】
また、前述したゲッタリング工程の熱処理の際、ゲート配線１０７（または１１３）の耐熱性等に注意が必要である。アルミニウムなどの低融点金属を含む場合には熱処理温度に制限が生じる。また、タンタルは非常に酸化されやすいので窒化シリコン膜などの保護膜を設け、熱処理雰囲気にタンタルが触れないように保護しておく必要がある。
【００４２】
図１に示した窒化シリコン膜１０８はそのために設けてある保護膜である。この窒化シリコン膜１０８に微量のボロンを添加しておくことは有効である。こうすることで熱伝導性が高まり、放熱効果を付与することができる。
【００４３】
このゲート配線１０７の側壁（側部）にはサイドウォール１０９が設けられている。本願発明ではサイドウォール１０９としてシリコンを主成分とする層（具体的にはシリコン層又はシリコンゲルマニウム層）を用いる。特に真性なシリコン層を用いることが望ましい。勿論、非晶質、結晶質または微結晶のいずれでも良い。
【００４４】
本願発明ではサイドウォール１０９が第１不純物領域１０３上にオーバーラップする（絶縁膜１０６を介して第１不純物領域１０３とサイドウォール１０９が重なっている）ような構造とする。このような構造とすることでＭＯＳＦＥＴのGOLD構造やLATID構造の如き利点を得ることが可能である。
【００４５】
また、そのような構造を実現するためには、サイドウォール１０９によって第１不純物領域１０３に電圧が印加されるようにしておく必要がある。サイドウォールを真性シリコン層で形成しておけば、抵抗値は高いがリーク電流もある程度発生するのでサイドウォール部分で蓄積容量による電圧残りを作らないという利点がある。
【００４６】
また、ＴＦＴの場合、活性層の膜厚が２０〜５０nmと薄くなるため動作している時は空乏層が完全に活性層底部まで広がり、完全空乏型（ＦＤ型：Fully-Depression type）になる。ＦＤ型ＴＦＴをゲートオーバーラップ型にすることでホットキャリアを発生しにくい方向に電界が形成される。逆にＦＤ型ＴＦＴで一般的なオフセット構造とすると、ホットキャリア注入を促進する方向に電界が形成されてしまう恐れがある。
【００４７】
以上のような構造とすることで、本願発明のＮＴＦＴはＭＯＳＦＥＴと同等又はそれ以上の高い信頼性を実現することができる。また、サイドウォール１０９を用いて第１不純物領域１０３にゲート電圧を印加することでゲートオーバーラップ構造と同様の効果を得ることができる。
【００４８】
次に、第１不純物領域１０３、第２不純物領域１０４、及び第３不純物領域１０５を並べることで、チャネル形成領域１０２からソース領域（またはドレイン領域）１０５に向かって徐々に不純物濃度が高くなるような構造を実現できる。
こうすることによってＴＦＴのオフ電流を効果的に抑制することができる。
【００４９】
さらに、第２不純物領域１０４がゲート電圧からある程度距離をおいて設けられるので、図２（Ａ）に示したＭＯＳＦＥＴのオーバーラップ部分のように電界緩和の効果が得られる。また、第１不純物領域１０３で発生したホットキャリアは真上のサイドウォール１０９に向かって注入されるので、チャネル形成領域１０２の真上にトラップ準位を形成することがない。
【００５０】
以上は本願発明のＮＴＦＴの説明であるが、Ｐチャネル型ＴＦＴ（以下、ＰＴＦＴという）は基本的にＬＤＤ領域やオフセット領域を設けない構造とする。勿論、ＬＤＤ領域やオフセット領域を設ける構造としても構わないが、ＰＴＦＴはもともと信頼性が高いため、オン電流を稼いでＮＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には得にこの特性バランスが重要である。ただし、本願発明の構造をＰＴＦＴに適用しても構わない。
【００５１】
図１において、ＰＴＦＴの活性層はチャネル形成領域１１０、第４不純物領域１１１及び第５不純物領域１１２とで構成される。本明細書中では説明を簡易にするため第４不純物領域１１１と第５不純物領域１１２とを区別しているが、実際にはどちらもＰＴＦＴのソース領域又はドレイン領域として機能する。
【００５２】
なお、この時、第４不純物領域１１１には１３族から選ばれた元素（代表的にはボロン）が５×１０20〜５×１０21atoms/cm3の濃度で添加されている。この不純物濃度を（p++）で表すことにする（本明細書ではp++領域を第４不純物領域という）。
【００５３】
また、第５不純物領域１１２にも１３族から選ばれた元素が第４不純物領域１１１と同一濃度で存在している。さらに、この領域には１５族から選ばれた元素が第３不純物領域１０５と同一濃度に存在する。そのため第５不純物領域１１２は（n+、p++）領域と表すことにする（本明細書ではn+、p++領域を第５不純物領域という）。ただし、１５族に属する元素よりも１３族に属する元素の方が多く添加されているため、Ｐ型を示すことに変わりはない。
【００５４】
即ち、第５不純物領域１１２は１３族に属する元素だけでなく１５族に属する元素も高濃度に含まれているため、十分なゲッタリング効果を発揮する。従って、第５不純物領域１１２にも結晶化に用いた触媒元素が１×１０18〜１×１０21atoms/cm3（代表的には５×１０18〜５×１０19atoms/cm3）の濃度で存在する。勿論、チャネル形成領域１１０に含まれる触媒元素の濃度は、第５不純物領域１１２の１／１００〜１／１０００であり、濃度としては２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）となる。
【００５５】
また、本願発明によるＣＭＯＳ回路の特徴の一つとしてＮＴＦＴにはサイドウォール１０９が存在し、ＰＴＦＴにはサイドウォールが除去されて残らないという点も挙げられる。これはＮＴＦＴをゲートオーバーラップ構造とし、ＰＴＦＴをＬＤＤもオフセットも設けない構造とするためである。
【００５６】
こうしてＮＴＦＴ及びＰＴＦＴを形成したら、第１層間絶縁膜１１４で覆い、ソース配線１１５、１１６及びドレイン配線１１７を設ける。図１の構造ではこれら配線を設けた後で保護膜として窒化シリコン層１１８を形成してパッシベーション効果を高めている。その窒化シリコン層１１８上には樹脂材料でなる第２層間絶縁膜１１９が設けられる。樹脂材料で限定する必要はないが、平坦性を確保する意味で樹脂材料を用いることは効果的である。
【００５７】
ここまでＮＴＦＴとＰＴＦＴとを相補的に組み合わせてなるＣＭＯＳ回路を例にとって説明してきたが、ＮＴＦＴを用いたＮＭＯＳ回路やＮＴＦＴで形成された画素ＴＦＴに本願発明を適用することも可能である。勿論、ＣＭＯＳ回路を基本単位としたさらに複雑な半導体回路に適用することもできる。
【００５８】
また、本願発明の最も特徴的な点は、ＮＴＦＴのＬＤＤ領域がチャネル形成領域から遠ざかるにつれて不純物濃度が高くなるように多段階に設けられ、且つ、チャネル形成領域内の触媒元素（結晶化で用いられた元素）がＴＦＴの電気特性に支障をきたさないレベルにまで低減されている点にある。
【００５９】
従って、この構成を含む限り、ＴＦＴ構造が限定される必要はなく、トップゲート構造（代表的にはプレーナ構造）にもボトムゲート構造（代表的には逆スタガ構造）にも本願発明を適用することができる。
【００６０】
（本願発明のＮＴＦＴ構造の利点）
本願発明のＮＴＦＴは第１不純物領域（１stLDD領域）と第２不純物領域（２ndLDD領域）というように、ＬＤＤ領域を複数設け、そのうちの一つに対してゲート電極をオーバーラップさせるという構造上の特徴がある。
【００６１】
ここで本願発明の優位性を従来の構造と比較して説明する。図３２（Ａ）、（Ｂ）はＬＤＤ構造のないＮＴＦＴとその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図３２（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を、図３２（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を、そして図３２（Ｇ）、（Ｈ）には本願発明のＮＴＦＴの場合を示す。
【００６２】
なお、図面中においてn+はソース領域またはドレイン領域を、channelはチャネル形成領域を、n-はＬＤＤ領域（nは第２のＬＤＤ領域）を指す。また、Idはドレイン電流、Vgはゲート電圧である。
【００６３】
図３２（Ａ）、（Ｂ）に示すようにＬＤＤ構造がない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【００６４】
次に、ＬＤＤ構造の場合、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図３２（Ｃ）、（Ｄ））
【００６５】
次に、ＬＤＤ領域とゲート電極とがオーバーラップした構造（図３２（Ｃ）、（Ｄ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【００６６】
この場合、オン電流の劣化を十分に抑えることができる反面、通常のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本願発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したのである。
【００６７】
そして、本願発明の構造は図３２（Ｇ）、（Ｈ）に示すように、内側（チャネル形成領域に近い側）のＬＤＤ領域はゲート電極とオーバーラップさせ、外側のＬＤＤ領域はゲート電極とオーバーラップしないように形成した。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を低減することが可能となった。
【００６８】
本出願人は図３２（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。この説明を、図３３を用いて行う。
【００６９】
ＮＴＦＴがオフ状態にある時、ゲート電極４１にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域４２にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜４３のドレイン側端部に非常に大きな電界が形成される。
【００７０】
この時、図３３（Ａ）に示すようにＬＤＤ領域４４には正孔４５が誘起される。この時のエネルギーバンド図を図３３（Ｂ）に示す。即ち、ドレイン領域４２、ＬＤＤ領域４４、チャネル形成領域４６をつなぐ小数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと考えたのである。
【００７１】
本出願人は、このような電流経路を途中で遮断するためにはゲート電極とオーバーラップしない位置に別の抵抗体、即ち第２のＬＤＤ領域を設ける必要があると考えた。このようにして本願発明の構造に想到したのである。
【００７２】
以上に示したような本願発明の構成について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００７３】
【実施例】
〔実施例１〕
本実施例では図１に示したＣＭＯＳ回路の作製方法について図３、図４を用いて説明する。
【００７４】
まず、ガラス基板３０１上に酸化シリコン膜３０２でなる下地膜を２００nm厚に形成した。下地膜は窒化シリコン膜を積層しても良いし、窒化シリコン膜のみであっても良い。成膜方法はプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法を用いれば良い。勿論、窒化シリコン膜にボロンを添加することは放熱効果を高める上で有効である。
【００７５】
次に、酸化シリコン膜３０２上に５０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法により形成した。その後、特開平７−１３０６５２号公報に記載の技術を用いてアモルファスシリコン膜の結晶化を行い、結晶を含む半導体膜を形成した。この工程について図５を用いて説明する。
【００７６】
まずガラス基板５０１上に下地膜として酸化シリコン膜５０２を設け、その上にアモルファスシリコン膜５０３を形成した。本実施例では酸化シリコン膜５０２とアモルファスシリコン膜５０３とをスパッタ法により連続的に成膜した。次に、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層５０４を形成した。（図５（Ａ））
【００７７】
なお、ニッケル（Ni）以外にも、ゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いても良い。
【００７８】
次に、５００℃，１時間の水素だし工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃１４時間）の熱処理を行い、ポリシリコン膜５０５を形成した。こうして得られたポリシリコン膜５０５は非常に優れた結晶性を有することが分かっている。（図５（Ｂ））
【００７９】
ただし、この時、ポリシリコン膜５０５の内部には結晶化に用いたニッケルが高濃度に存在していた。本出願人がＳＩＭＳ測定を行った結果、１×１０18〜１×１０19atoms/cm3の濃度で存在することが分かった。このニッケルはチャネル形成領域内で容易にシリサイド化しうるため、抵抗の低い電流パス（リーク電流の通り道）として機能することが懸念される。
【００８０】
なお、本出願人は実際のＴＦＴの電気特性を調べているが、この程度のニッケル濃度であればＴＦＴの電気特性に著しい悪影響を与えないことを確かめている。しかしながら、悪影響を与えうる可能性がある限り、少なくともチャネル形成領域からは除去することが望ましいと言える。そのためのゲッタリング工程に関しては後述することにする。
【００８１】
こうしてポリシリコン膜５０５を形成したら、島状にパターニングして図３（Ａ）に示す活性層３０３、３０４を形成した。
【００８２】
なお、ポリシリコン膜５０５を形成した後、エキシマレーザー光やＹＡＧレーザー光の第２、第３、第４高調波を照射して結晶性を高めても良い。また、活性層３０３、３０４を形成した後に行っても構わない。エキシマレーザー光の照射工程は公知の技術を用いれば良いので説明は省略する。
【００８３】
次に、活性層３０３、３０４を覆って酸化窒化シリコン膜（SiOxNyで表される）でなるゲート絶縁膜３０５を形成し、その上にタンタルと窒化タンタルの積層構造でなるゲート配線（ゲート電極を含む）３０６、３０７を形成した。（図３（Ａ））
【００８４】
ゲート絶縁膜３０５の膜厚は１２０nmとした。勿論、酸化窒化シリコン膜以外に酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層構造を用いても構わない。また、ゲート配線３０６、３０７は他の金属を用いることもできるが、後の工程を考慮するとシリコンとのエッチング選択比の高い材料が望ましい。
【００８５】
こうして図３（Ａ）の状態が得られたら、１回目のリンドープ工程（リンの添加工程）を行った。ここではゲート絶縁膜３０５を通して添加するため、加速電圧は８０KeVと高めに設定した。また、こうして形成された第１不純物領域３０８、３０９は長さ（幅）が０．５μm、リン濃度が１×１０17atoms/cm3となるように調節した。なお、リンの代わりに砒素を用いても良かった。
【００８６】
また、第１不純物領域３０８、３０９はゲート配線３０６、３０７をマスクとして自己整合的に形成された。この時、ゲート配線３０６、３０７の直下には真性なポリシリコン層が残り、チャネル形成領域３１０、３１１が形成された。ただし、実際には多少ゲート配線の内側に回り込んで添加される分もあるため、ゲート配線３０６、３０７と第１不純物領域３０８、３０９とがオーバーラップするような構造となった。（図３（Ｂ））
【００８７】
次に、ゲート配線３０６、３０７を覆うようにして０．１〜１μm（代表的には０．２〜０．３μm）の厚さのアモルファスシリコン層を形成し、塩素系ガスを用いた異方性エッチングを行うことによりサイドウォール３１２、３１３を形成した。サイドウォール３１２、３１３の幅（ゲート配線の側部からみた厚さ）は０．２μmとした。（図３（Ｃ））
【００８８】
なお、本実施例ではアモルファスシリコン層として不純物を何も添加しないものを用いるため、真性なシリコン層（アンドープシリコン層）でなるサイドウォールが形成された。
【００８９】
図３（Ｃ）の状態が得られたら、２回目のリンドープ工程を行った。この場合も１回目と同様に加速電圧を８０KeVとした。また、今回形成された第２不純物領域３１４、３１５にはリンが１×１０18atoms/cm3の濃度で含まれるようにドーズ量を調節した。。
【００９０】
なお、図３（Ｄ）に示すリンドープ工程ではサイドウォール３１２、３１３の真下のみに第１不純物領域３０８、３０９が残る。即ち、この工程で図１に示した第１不純物領域１０３が画定した。この第１不純物領域３０８はＮＴＦＴの１stＬＤＤ領域として機能することになる。
【００９１】
また、図３（Ｄ）の工程ではサイドウォール３１２、３１３にもリンが添加された。実際には加速電圧が高いためリンの濃度プロファイルのテール（裾）がサイドウォール内部に及ぶような状態でリンが分布していた。このリンでサイドウォールの抵抗成分を調節することもできる反面、リンの濃度分布が極端にばらつくと第１不純物領域３０８に印加されるゲート電圧が素子毎に変動する要因ともなりかねないのでドーピング時は精密な制御が必要である。
【００９２】
次に、ＮＴＦＴを覆うレジストマスク３１６を形成し、ＰＴＦＴのサイドウォール３１３を除去した。その後、ボロンドープ工程（ボロンの添加工程）を行った。ここでは加速電圧を７０KeVとし、形成された第４不純物領域３１７に３×１０21atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節した。この時のボロン濃度を（ｐ++）で表すことにする。（図４（Ａ））
【００９３】
このボロンドープ工程によってＰＴＦＴ側に形成されていた第１不純物領域３０９及び第２不純物領域３１５は完全に反転してＰ型になる。この時に添加されるボロン濃度は、次に行われる３回目のリンドープ工程で添加されるリン濃度よりも高く設定しておかなければならない。その点については後述する。
【００９４】
次に、レジストマスク３１６を除去して、新たにレジストマスク３１８、３１９を形成した。その後、３回目のリンドープ工程を行った。加速電圧は９０KeVとした。なお、本実施例では第３不純物領域３２０及び第５不純物領域３２１にリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節した。（図４（Ｂ））
【００９５】
この工程ではレジストマスク３１８によって遮蔽された部分（ＮＴＦＴ側）にはリンが添加されないため、その部分には第２不純物領域３１４がそのまま残った。即ち、この工程によって図１に示す第２不純物領域１０４が画定した。また同時に、図１に示す第３不純物領域１０５が画定した。この第２不純物領域３１４は２ndＬＤＤ領域として機能し、第３不純物領域１０５はソース領域又はドレイン領域として機能することになる。
【００９６】
さらに、ＰＴＦＴとなる活性層ではレジストマスク３１９によって遮蔽された部分の下に第４不純物領域３１７が残った。即ち、この工程によって図１に示す第４不純物領域１１１が画定した。また同時に、図１に示す第５不純物領域１１２が画定した。
【００９７】
なお、本実施例では第３不純物領域３２０及び第５不純物領域３２１のリン濃度が少なくとも１×１０19atoms/cm3以上（好ましくは１×１０20〜５×１０21atoms/cm3）となるようにリンの添加量を調節することが望ましい。これ以下の濃度であると、リンによるゲッタリング効果を期待できなくなる恐れがある。
【００９８】
また、この工程で添加されるリン濃度は前述のボロンドープ時に添加されるボロン濃度よりも低いため、第５不純物領域３２１はＰ型を維持したままとなる。
従って、第４不純物領域３１７と第５不純物領域３２１とを併せてソース領域又はドレイン領域と考えて良い。
【００９９】
また、本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、却ってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【０１００】
こうして最終的には図４（Ｂ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域、第４不純物領域及び第５不純物領域が形成される。
【０１０１】
そのようにして図４（Ｂ）の状態が得られたら、レジストマスク３１８、３１９を除去した後、保護膜として窒化シリコン膜３２２を形成した。この時、窒化シリコン膜の膜厚は１〜１００nm（代表的には５〜５０nm、好ましくは１０〜３０nm）とした。
【０１０２】
次に、５００〜６５０℃（代表的には５５０〜６００℃）の処理温度で２〜２４時間（代表的には４〜１２時間）の熱処理工程を行った。本実施例では窒素雰囲気中で６００℃１２時間の熱処理とした。（図４（Ｃ））
【０１０３】
この熱処理工程は、第１不純物領域３０８、第２不純物領域３１４、第３不純物領域３２０、第４不純物領域３１７及び第５不純物領域３２１に添加された不純物（リン及びボロン）を活性化させると同時に、チャネル形成領域３１０、３１１に残存しているニッケルをゲッタリングさせる目的で行われる。
【０１０４】
この熱処理工程では、第３不純物領域３２０と第５不純物領域３２１に添加されているリンがニッケルをゲッタリングする。即ち、ニッケルが矢印の方向に移動し、リンと結合することによって捕獲される。そのため、図４（Ｃ）に示した第３不純物領域３２３と第５不純物領域３２４には高濃度にニッケルが集まっていた。具体的には、両不純物領域に１×１０18〜１×１０21atoms/cm3（代表的には５×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在した。また同時に、チャネル形成領域３１０、３１１内のニッケル濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減されていることが分かった。
【０１０５】
この時、保護膜として設けた窒化シリコン膜３２２はゲート配線の材料として用いたタンタル膜が酸化されるのを防ぐ。ゲート配線が酸化されにくいか、酸化によって形成される酸化膜がエッチングしやすいものであれば問題はないが、タンタル膜は酸化されやすいばかりでなく、酸化タンタル膜が非常にエッチングしにくい膜であるため、窒化シリコン膜３２２を設けることが望ましかった。
【０１０６】
こうして図４（Ｃ）に示す熱処理工程（ゲッタリング工程）が終了したら、第１層間絶縁膜３２５を１μmの厚さに形成した。第１層間絶縁膜３２５としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用した。
【０１０７】
第１層間絶縁膜３２５を形成したら、金属材料でなるソース配線３２６、３２７及びドレイン配線３２８を形成した。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の積層配線を用いた。
【０１０８】
また、第１層間絶縁膜３２５としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０１０９】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜３２９を形成した。さらにその上には保護膜として第２層間絶縁膜３３０を形成した。この第２層間絶縁膜３３０としては前記第１層間絶縁膜３２５と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用した。
【０１１０】
以上のような工程を経て、図４（Ｄ）に示すような構造のＣＭＯＳ回路が完成した。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に向上した。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなることが分かった。
【０１１１】
また、従来特開平７−１３０６５２号公報記載の技術を用いた際に懸念されたチャネル形成領域内のニッケル（触媒元素）の影響は、本実施例に示したようなゲッタリング工程を行うことにより解決された。
【０１１２】
なお、本実施例で説明した構造はあくまで一実施例であり、図３、図４に示した構造に限定される必要はない。本願発明で重要な点はＮＴＦＴの活性層の構造であり、その点さえ違わなければ本願発明の効果を得ることができる。
【０１１３】
〔実施例２〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Si（真性なシリコン層またはアンドープシリコン層）を用いたが、本実施例では成膜時にリンを添加したリンドープシリコン層（n+−Si層）またはボロンドープシリコン層（p+−Si層）を用いた。勿論、非晶質でも結晶質でも良いし、微結晶でも良かった。
【０１１４】
リンやボロンを添加したシリコン層を用いることでサイドウォール部分が全体的に低抵抗化され、図３（Ｄ）の工程で懸念されたリン濃度のプロファイルばらつきに起因する特性変動の可能性を排除することができた。
【０１１５】
〔実施例３〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Siを用いたが、本実施例では炭素（Ｃ）、窒素（Ｎ）または酸素（Ｏ）のいずれかが含まれたシリコン層を用いてサイドウォールの抵抗成分を高めた。勿論、シリコン層は非晶質、結晶質または微結晶のいずれかで良かった。また、用いる不純物としては酸素が最も良かった。
【０１１６】
即ち、サイドウォールとなるシリコン層を形成する際に１〜５０atomic%（代表的には１０〜３０atomic%）の炭素、窒素または酸素を添加すれば良い。本実施例では２０atomic%の酸素を添加した。
【０１１７】
本実施例の構成とすることでサイドウォールに起因する抵抗成分が大きくなるため、ゲート電圧の印加に対してサイドウォールを誘電体とした容量成分が支配的にきいてくるような構成とすることができた。即ち、高周波駆動した際にサイドウォール部分にも有効なゲート電圧が印加されるようにできた。
【０１１８】
〔実施例４〕
本実施例では、実施例１において活性層となる結晶を含む半導体膜を、特開平８−７８３２９号公報に記載された技術を用いて結晶化した場合の例について説明する。なお、特開平８−７８３２９号公報に記載された技術は、触媒元素を選択的に添加することによって、半導体膜の選択的な結晶化を可能とするものである。同技術を本願発明に適用した場合について図６に説明する。
【０１１９】
まず、ステンレス基板６０１上に酸化シリコン膜６０２を設け、その上にアモルファスシリコン膜６０３、酸化シリコン膜６０４を連続的に形成した。この時、酸化シリコン膜６０４の膜厚は１５０nmとした。
【０１２０】
次に酸化シリコン膜６０４をパターニングして選択的に開口部６０５を形成し、その後、重量換算で１００ppmのニッケルを含む酢酸ニッケル塩溶液を塗布した。形成されたニッケル含有層６０６は開口部６０５の底部のみでアモルファスシリコン膜６０２と接触した状態となった。（図６（Ａ））
【０１２１】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃１４時間）の熱処理を行い、アモルファスシリコン膜の結晶化を行った。この結晶化過程では、ニッケルが接した部分がまず結晶化し、そこから基板にほぼ平行な方向へと結晶成長が進行する。結晶学的には＜１１１＞軸方向に向かって進行することが確かめられている。
【０１２２】
こうして形成されたポリシリコン膜６０７は棒状または針状の結晶が集合してなり、各々の棒状結晶は、巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１２３】
なお、上記公報に記載された技術においてもニッケル（Ni）以外にゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いることができる。
【０１２４】
以上のような技術を用いて結晶を含む半導体膜（ポリシリコン膜やポリシリコンゲルマニウム膜を含む）を形成し、パターニングを行って結晶を含む半導体膜でなる活性層を形成すれば良い。その後の工程は実施例１に従えば良い。勿論、実施例２、３との組み合わせも可能である。
【０１２５】
本実施例の技術を用いて結晶化した結晶を含む半導体膜を用いてＴＦＴを作製した場合、高い電界効果移動度（モビリティ）が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１２６】
〔実施例５〕
本実施例では、実施例１に対して特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を組み合わせた例を示す。
【０１２７】
同公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後にハロゲン元素（代表的には塩素）のゲッタリング作用を用いて除去する技術である。同技術を用いることで活性層中のニッケル濃度を１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減することができる。
【０１２８】
本実施例の構成について図７を用いて説明する。まず基板として耐熱性の高い石英基板７０１を用いた。勿論、シリコン基板やセラミックス基板を用いても良い。石英基板を用いた場合、特に下地膜として酸化シリコン膜を設けなくても基板側からの汚染はない。
【０１２９】
次に実施例１または実施例４の手段を用いてポリシリコン膜（図示せず）を形成し、パターニングして活性層７０２、７０３を形成した。さらに、それら活性層を覆って酸化シリコン膜でなるゲート絶縁膜７０４を形成した。（図７（Ａ））
【０１３０】
ゲート絶縁膜７０４を形成したら、ハロゲン元素を含む雰囲気中において熱処理を行った。本実施例では処理雰囲気を酸素と塩化水素とを混合した酸化性雰囲気とし、処理温度を９５０℃、処理時間を３０分とした。なお、処理温度は７００〜１１５０℃（代表的には８００〜１０００℃）の間で選択すれば良いし、処理時間も１０分〜８時間（代表的には３０分〜２時間）の間で選択すれば良い。
（図７（Ｂ））
【０１３１】
この時、ニッケルは揮発性のニッケル塩化物となって処理雰囲気中に離脱し、ポリシリコン膜中のニッケル濃度が低減する。従って、図７（Ｂ）に示した活性層７０５、７０６中に含まれるニッケル濃度は１×１０17atoms/cm3以下に低減されていた。
【０１３２】
以上のような技術でなる本実施例を用いて活性層を形成し、その後の工程は実施例１に従えば良い。勿論、実施例２〜５のいずれの実施例との組み合わせも可能である。特に本実施例と実施例４との組み合わせは非常に結晶性の高いポリシリコン膜を実現できることが判明している。
【０１３３】
（活性層の結晶構造に関する知見）
上記作製工程に従って形成した活性層は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【０１３４】
また、電子線回折及びエックス線（Ｘ線）回折を利用して活性層の表面（チャネルを形成する部分）が結晶軸に多少のずれが含まれているものの主たる配向面が｛１１０｝面であることを確認した。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【０１３５】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１３６】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１３７】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１３８】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１３９】
本出願人が本願発明を実施して得たポリシリコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１４０】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１４１】
本実施例のポリシリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１４２】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１４３】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得たポリシリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１４４】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。
【０１４５】
またさらに、７００〜１１５０℃という高い温度での熱処理工程によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１４６】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製されたポリシリコン膜のスピン密度は少なくとも 5×10１７spins/cm３ 以下（好ましくは 3×10１７spins/cm３ 以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１４７】
以上の事から、本実施例を実施することで得られたポリシリコン膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有するポリシリコン膜をＣＧＳ(Continuous Grain Silicon)と呼んでいる。
【０１４８】
ＣＧＳに関する記載は本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１４９】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴからは次に示す様なデータが得られている。
【０１５０】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μＦＥ）が、Ｎチャネル型ＴＦＴで 200〜650cm２/Vs （代表的には 300〜500cm２/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm２/Vs （代表的には 150〜200cm２/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖｔｈ）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１５１】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１５２】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲイト長： 0.6μｍ
【０１５３】
このリングオシレータによって発振周波数を調べた結果、最大値で1.04ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数100 ＭＨｚの出力パルスが得られた。
【０１５４】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有していることを示している。
【０１５５】
〔実施例６〕
本願発明では活性層のソース領域またはドレイン領域となる部分を用いて結晶化に用いた触媒元素をゲッタリングしているが、ゲート絶縁膜等を形成する前に予め結晶を含む半導体膜中から触媒元素をゲッタリングしておくことも可能である。
【０１５６】
その場合には、本出願人による特開平１０−２７０３６３号公報または特開平１０−２４７７３５号公報に記載された技術を用いると良い。
【０１５７】
同公報に記載された技術は、結晶を含む半導体膜中に選択的に１５族に属する元素（代表的にはリン）を添加し、その領域をゲッタリング領域として機能させるものである。
【０１５８】
本実施例と実施例１に示したゲッタリング技術とを組み合わせることで、さらにチャネル形成領域に残存する触媒元素を低減することが可能となる。なお、本実施例の技術は実施例５の技術と組み合わせても良い。また、実施例２〜４の実施例との組み合わせも可能である。
【０１５９】
〔実施例７〕
本実施例では実施例１と異なる工程で第３不純物領域及び第５不純物領域を形成する場合について図８を用いて説明する。
【０１６０】
まず、実施例１の工程に従って図４（Ｂ）のリンドープ工程の手前まで進めた。本実施例ではレジストマスク３１８、３１９を形成した後、ゲート絶縁膜３０５をエッチングしてゲート絶縁膜８０１、８０２を形成した。
【０１６１】
そして、その状態でリンドープ工程を行った。本実施例の場合、露呈した活性層に対して直接的にリンを添加することになるので、加速電圧は１０keVと低めに設定した。
【０１６２】
こうして第３不純物領域８０３、第５不純物領域８０４を形成した。なお、第３及び第５不純物領域には１×１０19〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）の濃度でリンが含まれるようにドーズ量を調節した。（図８（Ａ））
【０１６３】
この後、レジストマスク３１８、３１９を除去したら窒化シリコン膜８０５を形成してゲッタリングのための熱処理工程を行った。この熱処理工程の条件に関しては実施例１を参考にすれば良い。（図８（Ｂ））
【０１６４】
」
この熱処理工程によって第３不純物領域８０３及び第５不純物領域８０４にはニッケルが集まり、１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが含まれた第３不純物領域８０６及び第５不純物領域８０７が形成された。これらの領域はＴＦＴと各配線とを接続する電極として機能する。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１６５】
これ以降の工程は実施例１に従えば良い。基本的な構造は図１又は図４（Ｄ）と同様なので説明は省略する。本実施例の場合、最終的にＮＴＦＴのゲート絶縁膜がチャネル形成領域、第１不純物領域及び第２不純物領域に接し、第３不純物領域には接していない点、並びにＰＴＦＴのゲート絶縁膜がチャネル形成領域及び第４不純物領域に接し、第５不純物領域には接していない点に特徴がある。
【０１６６】
なお、本実施例の構成は実施例２〜６のどの実施例とも自由に組み合わせることが可能である。
【０１６７】
〔実施例８〕
本実施例では、実施例１に示したゲッタリング工程（図４（Ｃ））で用いた窒化シリコン膜３２２の形成工程を、実施例１とは異なる時点で行う例について図９に示す。
【０１６８】
まず実施例１の工程に従って図３（Ｂ）の工程まで行い、その後、１〜１０nm（好ましくは２〜５nm）厚の窒化シリコン膜９０１を設けた。この窒化シリコン膜９０１の膜厚が厚すぎるとサイドウォール９０２を用いたゲートオーバーラップ構造が実現できなくなるので、薄くすることが好ましい。ただし、後の熱処理工程でゲート配線（タンタルの場合）の酸化を防ぐという効果も損ねないように注意が必要である。
【０１６９】
そして、窒化シリコン膜９０１上にアモルファスシリコン膜（図示せず）を形成し、異方性エッチングによりサイドウォール９０２、９０３を形成した。（図９（Ａ））
【０１７０】
なお、サイドウォール９０２、９０３の構成は実施例２または実施例３のような構成とすることも可能である。
【０１７１】
次に、図９（Ａ）の状態でリンの添加工程を行い、第２不純物領域９０４を形成した。なお、リンの添加条件はほぼ実施例１と同様で良いが、窒化シリコン膜９０１の膜厚分を考慮して、加速電圧等の最適化を行うことが望ましい。なお、図示しないがこの時点ではＰＴＦＴ側にも第２不純物領域が形成された。
【０１７２】
第２不純物領域９０４を形成したら、レジストマスク９０５を形成し、ボロンドープ工程を行った。このときの条件もほぼ実施例１と同様で良いが、窒化シリコン膜９０１の膜厚を考慮する必要がある。こうして前述のリンドープ工程で形成された第２不純物領域（図示せず）をＰ型に反転させ、第４不純物領域９０６を形成した。（図９（Ｂ））
【０１７３】
次に、レジストマスク９０５を除去し、新たにレジストマスク９０７、９０８を形成した。そしてその状態で再びリンの添加工程を行い、第３不純物領域９０９及び第５不純物領域９１０を形成した。ドーピング条件は実施例１に従えば良いが窒化シリコン膜の膜厚を考慮することは言うまでもない。（図９（Ｃ））
【０１７４】
次に、レジストマスク９０７、９０８を除去した後、実施例１と同様の条件でゲッタリングのための熱処理工程を行った。この熱処理工程後、第３不純物領域９１１及び第５不純物領域９１２には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在した。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１７５】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成した。本実施例によって作製したＣＭＯＳ回路の構造と図１に示したＣＭＯＳ回路の構造とは窒化シリコン膜９０１の形成されている箇所が違うのみでその他は同一である。
【０１７６】
なお、本実施例の構成は実施例２〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１７７】
〔実施例９〕
本実施例では、実施例７と実施例８とを組み合わせた場合の例について図１０を用いて説明する。
【０１７８】
まず実施例８の工程に従って図９（Ｃ）のリンドープ工程の手前まで行った。
そこで窒化シリコン膜９０１及びゲート絶縁膜（図示せず）を、レジストマスク９０７、９０８をマスクとしてエッチングしてゲート絶縁膜１１、１２及び窒化シリコン膜１３、１４を形成した。
【０１７９】
窒化シリコン膜及びゲート絶縁膜のエッチングが終了したら、実施例７の条件に従ってリンの添加工程を行い、第３不純物領域１５及び第５不純物領域１６を形成した。（図１０（Ａ））
【０１８０】
次に、レジストマスク９０７、９０８を除去した後、実施例７（実施例１）と同様の条件でゲッタリングのための熱処理工程を行った。この熱処理工程後、第３不純物領域１７及び第５不純物領域１８には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在した。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１８１】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成した。本実施例によって作製したＣＭＯＳ回路の構造と図１に示した構造とは、ゲート配線を覆う窒化シリコン膜とゲート絶縁膜の形状が異なるのみで他は同一であるので詳細な説明は省略する。
【０１８２】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１８３】
〔実施例１０〕
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではアクティブマトリクス型液晶表示パネルにおいて画素マトリクス回路に本願発明を適用した場合について説明する。説明には図１２を用いる。なお、図１２（Ａ）中においてＡ−Ａ' で切断した断面構造図が図１２（Ｂ）、その等価回路が図１２（Ｃ）に相当する。また、図１２（Ｂ）に示す画素ＴＦＴは同一構造のＮＴＦＴが直列に接続されたダブルゲート構造であるので、片方のみに符号を付して説明することとする。
【０１８４】
まず、実施例１の工程に従って、基板１４００上に下地膜１４０１、チャネル形成領域１４０２、第１不純物領域１４０３、第２不純物領域１４０４、第３不純物領域１４０５、１４０６、ゲート絶縁膜１４０７、ゲート配線１４０９、サイドウォール１４０８、窒化シリコン膜１４１０、第１層間絶縁膜１４１１、ソース配線１４１２、ドレイン配線１４１３を形成した。
【０１８５】
そして、各配線上にパッシベーション膜として窒化シリコン膜１４１４、第２層間絶縁膜１４１５とを形成した。さらに、その上に第３層間絶縁膜１４１６を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１４１８を形成した。また、１４１７も画素電極である。
【０１８６】
また、容量部は、容量配線１４２２を上部電極とし、アンドープシリコン層（真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層）１４１９と不純物領域１４２０（第１不純物領域１４０３と同濃度のリンを含む）とでなる下部電極とで、絶縁膜１４２１（ゲート絶縁膜１４０７から延在する）を挟んで形成した。なお、容量配線１４２２は、画素ＴＦＴのゲート配線１４０９と同時に形成され、接地または固定電圧に接続された。
【０１８７】
また、絶縁膜１４２１は、画素ＴＦＴのゲート絶縁膜１４０７と同一の材料で構成された。また、アンドープシリコン層１４１９は、画素ＴＦＴのチャネル形成領域１４０２と同じ材料で構成された。
【０１８８】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができた。本実施例では一例として透過型ＬＣＤを例にとって説明したがこれに限定されないことは言うまでもない。
【０１８９】
例えば、画素電極の材料として反射性の導電材料を用い、画素電極のパターンの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【０１９０】
また、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０１９１】
なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０１９２】
〔実施例１１〕
本実施例では、実施例１０とは異なる構造の容量部を形成した例を図１３に示す。基本的な構成は実施例１０とほぼ同様であるので相違点のみに着目して説明する。本実施例の容量部は、第３不純物領域１５０１に接続されている不純物領域（第２不純物領域と同濃度のリンを含む）１５０２と、ゲート絶縁膜から延在する絶縁膜１５０３と容量配線１５０４で形成されている。
【０１９３】
また、ブラックマスク１５０５をＴＦＴ形成側基板に設けた。なお、容量配線１５０４は画素ＴＦＴのソース配線及びドレイン配線と同時に形成され、接地または固定電圧に接続される。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜９のいずれの実施例との組み合わせも可能である。
【０１９４】
〔実施例１２〕
本実施例では、実施例１０、１１とは異なる容量部を形成した例を図１４に示す。基本的な構成は実施例１０とほぼ同様であるので相違点のみに着目して説明する。まず、実施例１に従って、第２層間絶縁膜１６０２と、遮光性を有する導電材料からなるブラックマスク１６０３とを形成した。さらに、その上に第３層間絶縁膜を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１６０４を形成した。
【０１９５】
なお、ブラックマスク１６０３は画素ＴＦＴ部を覆い、且つ、ドレイン配線１６０１と容量部を形成している。この時、容量部の誘電体は第２層間絶縁膜１６０２である。また、第２層間絶縁膜１６０２の一部をエッチングして、パッシベーション膜として設けた窒化シリコン膜１６０５を露呈させ、窒化シリコン膜１６０５のみを誘電体として用いる構造とすることもできる。
【０１９６】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜９のいずれの実施例との組み合わせも可能である。
【０１９７】
〔実施例１３〕
本実施例について図１５を用いて説明する。本実施例では、画素ＴＦＴのチャネル形成領域の下方に絶縁膜１７０１を介して、バックゲート電極１７０２、１７０３を形成した。なお、ここでいうバックゲート電極とは、しきい値電圧の制御やオフ電流を低減する目的で設けられた電極であり、活性層（チャネル形成領域）を挟んでゲート配線とは逆側に設けられた疑似的なゲート電極をいう。
【０１９８】
バックゲート電極１７０２、１７０３は導電性材料であれば問題なく用いることができるが、本願発明では触媒元素のゲッタリング工程で５５０〜６５０℃程度の熱処理工程があるため、その温度に耐える耐熱性を要求する。例えば、ポリシリコン膜（真性であっても不純物が添加されていても良い）を用いたシリコンゲート電極を用いることは有効である。
【０１９９】
また、絶縁膜１７０１はバックゲート電極のゲート絶縁膜として機能するため、ピンホール等の少ない膜質の良い絶縁膜を用いる。本実施例では酸化窒化シリコン膜を用いるが、他にも酸化シリコン膜や窒化シリコン膜を用いることができる。ただし、その上にＴＦＴが作製されるため、できるだけ平坦面を実現できるような材料が望ましい。
【０２００】
本実施例ではバックゲート電極１７０２、１７０３に電圧を印加することによってチャネル形成領域の電界分布を電気的に変化させ、しきい値電圧の制御やオフ電流の低減を可能とした。特に、本実施例のような画素ＴＦＴに対しては効果的である。
【０２０１】
なお、本実施例の構成は実施例１〜１２のいずれの実施例とも自由に組み合わせることが可能である。
【０２０２】
〔実施例１４〕
本実施例について図１６を用いて説明する。本実施例は、実施の形態に示した構造とはゲート絶縁膜および保護膜の部分が異なっている例である。なお、図１６では断面図を示し、上面からみた図は図１１に相当する。図１６において、４０１は絶縁表面を有する基板である。
【０２０３】
ＮＴＦＴの活性層は、チャネル形成領域４０２、一対の第１不純物領域４０３、一対の第２不純物領域４０４及び一対の第３不純物領域４０５を含んで形成されている。
【０２０４】
また、チャネル形成領域４０２（４０９も同様）は真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層でなる。
【０２０５】
こうして形成された活性層の上にはゲート絶縁膜４０６、４１１が形成されている。図１６の場合、ゲート絶縁膜４０６が第２不純物領域４０４にオーバーラップするような状態で形成されている。これは第２不純物領域４０４を形成する際のプロセス上の構造である。換言すればゲート絶縁膜４０６はチャネル形成領域４０２、第１不純物領域４０３及び第２不純物領域４０４に接して設けられる。
【０２０６】
また、ゲート絶縁膜４０６、４１１上にはゲート配線４０７、４１２が設けられている。なお、熱処理に耐え得るゲート配線とするため保護膜を形成する方が好ましい。
【０２０７】
また、４０８はサイドウォール、４１３は保護膜、４１４は第１層間絶縁膜、４１５および４１６はソース配線、４１７はドレイン配線、４１８は窒化シリコン層、４１９は第２層間絶縁膜である。
【０２０８】
図１６に示した構造を得る工程の一例について図１７〜図１９を用いて以下に説明する。なお、上面図は図１２（Ａ）と同じである。
【０２０９】
まず、実施例１と同様にして基板１００１上に酸化シリコン膜１００２でなる下地膜を２００nm厚に形成した。なお、基板１００１として、例えばガラス基板、石英基板を用いることができる。
【０２１０】
次に、実施例１と同様にして酸化シリコン膜１００２上に３０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法により形成し、脱水素処理後、触媒元素を用いた熱結晶化法によりポリシリコン膜（結晶質シリコン膜または多結晶シリコン膜）を形成した。
【０２１１】
次いで結晶質シリコン膜をパターニングして図１７（Ａ）に示す島状のシリコン層からなる活性層１００３、１００４を形成した。なお、ポリシリコン膜を形成した後、エキシマレーザー光を照射して結晶性を高めても良い。また、活性層１００３、１００４を形成した後に行っても構わない。エキシマレーザー光の照射工程は公知の技術を用いれば良いので説明は省略する。
【０２１２】
次に、実施例１と同様にして活性層１００３、１００４を覆って酸化シリコン膜でなるゲート絶縁膜１００５を形成し、その上にタンタルと窒化タンタルの積層構造でなるゲート配線（ゲート電極を含む）１００６、１００７を形成した。
ここでのゲート絶縁膜１００５の膜厚は１００nmとした。（図１７（Ａ））
【０２１３】
こうして図１７（Ａ）の状態が得られたら、実施例１と同様にして１回目のリンドープ工程（リンの添加工程）を行った。また、こうして形成された第１不純物領域１００８、１００９は長さ（幅）が０．５μm、リン濃度が１×１０17atoms/cm3となるようにドーズ量を調節した。実施例１と同様にこの時のリン濃度を（n−）で表すことにする。
【０２１４】
第１不純物領域１００８、１００９はゲート配線１００６、１００７をマスクとして自己整合的に形成された。この時、ゲート配線１００６、１００７の直下には真性な結晶質シリコン層が残り、チャネル形成領域１０１０、１０１１が形成された。ただし、実際には多少ゲート配線の内側に回り込んで添加される分もあるため、ゲート配線１００６、１００７と第１不純物領域１００８、１００９とがオーバーラップするような構造となった。（図１７（Ｂ））
【０２１５】
次に、実施例１と同様にしてゲート配線１００６、１００７を覆うようにして０．１〜１μm（代表的には０．２〜０．３μm）の厚さの非晶質シリコン層を形成し、異方性エッチングを行うことによりサイドウォール１０１２、１０１３を形成した。サイドウォール１０１２、１０１３の幅（ゲート配線の側壁からみた厚さ）は０．２μmとした。（図１７（Ｃ））
【０２１６】
なお、本実施例では実施例１と同様に非晶質シリコン層として不純物を何も添加しないものを用いるため、真性なシリコン層でなるサイドウォールが形成された。
【０２１７】
図１７（Ｃ）の状態が得られたら、実施例１と同様にして２回目のリンドープ工程を行った。この場合も１回目と同様に加速電圧を８０KeVとした。また、今回形成された第２不純物領域１０１４、１０１５にはリンが１×１０18atoms/cm3の濃度で含まれるようにドーズ量を調節した。実施例１と同様にこの時のリン濃度を（n）で表すことにする。
【０２１８】
なお、図１７（Ｄ）に示すリンドープ工程ではサイドウォール１０１２、１０１３の真下のみに第１不純物領域１００８、１００９が残る。即ち、この工程で図１６に示した第１不純物領域４０３が画定した。この第１不純物領域４０３は１stＬＤＤ領域として機能することになる。
【０２１９】
次に、ＮＴＦＴの一部を覆うレジストマスク１０１６とＰＴＦＴの一部を覆うレジストマスク１０１７を形成した。そして、この状態でゲート絶縁膜１００５をドライエッチングして加工されたゲート絶縁膜１０１８を形成した。（図１７（Ｅ））この時、ＰＴＦＴにおいては、ＰＴＦＴの一部を覆うレジストマスク１０１７によって、図１７（Ｅ）中に示した距離Ｘ（１〜２０μｍ、代表的には２μｍ）だけ活性層の端部を露出させた。
【０２２０】
また、この時、ゲート絶縁膜１０１８がサイドウォール１０１２よりも外側に突出している部分の長さ（ゲート絶縁膜１０１８が第２不純物領域１０１４に接している部分の長さ）が、図１６に示す第２不純物領域４０４の長さ（幅）を決定する。従って、レジストマスク１０１６、１０１７のマスク合わせは精度良く行うことが必要である。従来はＬＤＤ領域が一つであったので、その幅のバラツキが電気特性に大きく影響してしまったが、本実施例の場合は実質的にＬＤＤ領域が二つあるため、第２不純物領域の幅が多少ばらついても問題とはならなかった。
【０２２１】
図１７（Ｅ）の状態が得られたら、３回目のリンドープ工程を行った。今回は露出した活性層にリンを添加することになるため、加速電圧を１０KeVと低めに設定した。なお、こうして形成された第３不純物領域１０１９、１０２０にはリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節した。この時のリン濃度を（n＋）で表すことにする。（図１８（Ａ））
【０２２２】
この工程ではレジストマスク１０１６によって遮蔽された部分にはリンが添加されないため、その部分には第２不純物領域１０１４がそのまま残る。従って、ここで図１６に示す第２不純物領域４０４が画定した。また同時に、図１６に示す第３不純物領域４０５が画定した。
【０２２３】
この第２不純物領域１０１４は２ndＬＤＤ領域として機能し、第３不純物領域４０５はソース領域又はドレイン領域として機能することになる。
【０２２４】
なお、本実施例では第３不純物領域１０１９、１０２０の濃度が少なくとも１×１０19atoms/cm3以上（好ましくは１×１０20〜５×１０21atoms/cm3）となるようにリンの添加量を調節することが望ましい。これ以下の濃度であると、効果的なリンによるゲッタリング効果を期待できなくなる恐れがある。
【０２２５】
次に、レジストマスク１０１６、１０１７を除去し、ＮＴＦＴ及びＰＴＦＴ全部を覆う保護膜１０２１を形成した。この時、保護膜１０２１として設けた窒化シリコン膜はゲート配線の材料として用いたタンタル膜が酸化されるのを防ぐ。ゲート配線が酸化されにくいか、酸化によって形成される酸化膜がエッチングしやすいものであれば問題はないが、タンタル膜は酸化されやすいばかりでなく、酸化タンタル膜が非常にエッチングしにくい膜であるため、窒化シリコン膜１０２１を設けることが望ましかった。窒化シリコン膜１０２１に代えて、酸化シリコン膜、窒化酸化シリコン膜、またはこれらの積層膜を用いることができ、その膜厚範囲は１〜３０nm、好ましくは５〜２０nm（本実施例では膜厚１０nmの窒化シリコン膜）とした。また、スパッタ法（ボロンを含有したシリコンターゲットを用い、Ａｒガスと窒素ガスを用いた）によるボロンを含む窒化シリコン膜は熱伝導率が高く、放熱層として働くため望ましい。
【０２２６】
次いで、５００〜６５０℃、代表的には５５０〜６００℃で２〜２４時間、代表的には４〜１２時間（本実施例では窒素雰囲気で６００℃１２時間）の熱処理を行った。（図１８（Ｂ））この熱処理は活性層中に残存したニッケルを除去する。本実施例ではニッケルを除去する技術として、特開平１０−２７０３６３号公報に記載された技術を用いた。特開平１０−２７０３６３号公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後に１５族に属する元素（代表的にはリン）のゲッタリング作用を用いて除去する技術である。この熱処理によって活性層中に残存した触媒元素（本実施例ではニッケル）は、矢印の方向に向かって移動し、第３不純物領域１０１９、１０２０中に捕獲（ゲッタリング）される。ただし、熱処理をする前に、第３不純物領域１０１９、１０２０には１×１０19atoms/cm3の濃度以上、好ましくは１×１０20〜５×１０21atoms/cm3の濃度でリンを含有させることが必要である。この第３不純物領域１０１９、１０２０をゲッタリング領域と呼ぶ。
【０２２７】
また、こうして形成されたチャネル領域１０１０、１０１１に含まれるニッケル濃度は、２×１０17atoms/cm3以下、代表的には１×１０14〜５×１０16atoms/cm3にまで低減された。なお、第３不純物領域１０１９、１０２０に含まれるニッケル濃度は、１×１０18〜１×１０21atoms/cm3、代表的には５×１０18〜５×１０19atoms/cm3である。また、この加熱処理によって膜中の不純物（リン及びボロン）を活性化させることができる。なお、ゲート配線１００６、１００７の上部は窒化シリコン膜１０２１と接し、配線の側部はサイドウォール１０１２、１０１３に接しているため、加熱処理による配線の変質（酸化等）はほとんどない。
【０２２８】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの窒化シリコン膜１０２１を除去した。（図１８（Ｃ））
【０２２９】
続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。（図１８（Ｄ））なお、この除去工程によりＰＴＦＴの活性層の幅が決定する。
【０２３０】
さらにゲート絶縁膜１００５をドライエッチングしてゲート配線１００７と同形状のゲート絶縁膜１０２３を形成した。（図１９（Ａ））ここでは、同時に下地膜もエッチングされるが図示しない。
【０２３１】
図１９（Ａ）の状態が得られたら、ボロンドープ工程（ボロンの添加工程）を行った。ここでは加速電圧を１０KeVとし、形成された第４不純物領域１０２４に３×１０21atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節した。この時のボロン濃度を（ｐ＋＋）で表すことにする。（図１９（Ｂ））
【０２３２】
この時、ボロンもゲート配線１００７の内側に回り込んで添加されたため、チャネル形成領域１０１１はゲート配線１００７の内側に形成された。また、この工程ではＰＴＦＴ側に形成されていた第１不純物領域１００９及び第２不純物領域１０１５をボロンで反転させてＰ型にしている。従って、実際にはもともと第１不純物領域だった部分と第２不純物領域だった部分とで抵抗値が変化するが、十分高い濃度でボロンを添加しているので問題とはならない。
【０２３３】
こうすることで図１６に示す第４不純物領域４１０が画定する。第４不純物領域１０２４はゲート配線１００７をマスクとして完全に自己整合的に形成され、ソース領域又はドレイン領域として機能する。本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、かえってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【０２３４】
こうして最終的には図１９（Ｂ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域及び第４不純物領域のみが形成される。
【０２３５】
そのようにして図１９（Ｂ）の状態が得られたら、レジストマスク１０２２を除去した後、ボロンの熱活性化またはレーザー活性化を行った。この際にゲート電極を熱から保護する膜を形成してもよい。次いで、第１層間絶縁膜１０２５を１μｍの厚さに形成した。第１層間絶縁膜１０２５としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用した。
【０２３６】
第１層間絶縁膜１０２５を形成した後、コンタクトホールの形成を行ない、金属材料でなるソース配線１０２６、１０２７及びドレイン配線１０２８を形成した。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の三層配線を用いた。
【０２３７】
また、第１層間絶縁膜１０２５としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０２３８】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜１０２９を形成した。さらにその上に第２層間絶縁膜１０３０を形成した。この第２層間絶縁膜１０３０としては前記第１層間絶縁膜１０２５と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用した。
【０２３９】
以上のような工程を経て、図１９（Ｃ）に示すような構造のＣＭＯＳ回路が完成した。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に向上した。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなることが分かった。
【０２４０】
また、特開平７−１３０６５２号公報記載の従来技術を用いた際に懸念されたチャネル形成領域内のニッケル（触媒元素）の影響は、本実施例に示したようなゲッタリング工程を行うことにより解決された。
【０２４１】
ただし、本実施例で説明した構造はあくまで一実施例であり、図１６〜１９に示した構造に限定される必要はない。本願発明で重要な点はＮＴＦＴの活性層の構造であり、その点さえ違えなければ本願発明の効果を得ることができる。
【０２４２】
なお、本実施例は、実施例２〜６と自由に組み合わせることが可能である。
【０２４３】
〔実施例１５〕
本実施例では、実施例１または実施例１４の結晶化工程において、活性層となる結晶質半導体膜をレーザー光または強光により形成する例を示す。ガラス基板に形成された酸化シリコン膜上に３０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法により形成し、脱水素処理後、エキシマレーザーアニールを行ってポリシリコン膜（結晶質シリコン膜または多結晶シリコン膜）を形成した。
【０２４４】
この結晶化工程は公知のレーザー結晶化技術または熱結晶化技術を用いれば良い。用いるべきレーザーとしては、各種エキシマレーザーのごとき紫外線レーザーや、ＹＡＧレーザー、ガラスレーザー、ルビーレーザーのごとき赤外線、可視光線レーザーが好ましい。また、アルゴンレーザー等の連続発振レーザーでもよい。本実施例ではパルス発振レーザーのKrFエキシマレーザーを線状に加工してアモルファスシリコン膜の結晶化を行った。
【０２４５】
なお、本実施例では初期膜をアモルファスシリコン膜としてレーザーアニールで結晶化してポリシリコン膜を得たが、初期膜として微結晶シリコン膜を用いても構わないし、直接ポリシリコン膜を成膜しても良い。勿論、成膜したポリシリコン膜にレーザーアニールを行っても良い。また、レーザーアニールの代わりにファーネスアニールを行っても良い。また、レーザー結晶化の前に触媒元素（ニッケル等）を初期膜に添加しても良い。
【０２４６】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜を含む）を形成し、パターニングを行って活性層を形成すれば良い。その後の工程は実施例１または実施例１４に従えば良い。
【０２４７】
〔実施例１６〕
本実施例では、図１９（Ａ）で示される実施例１４のゲート絶縁膜１０２３の形成工程を行わず、ゲート絶縁膜を介してボロンドープを行う例を図２０に示す。本実施例は図１８（Ｄ）で示される工程まで実施例１と同一であるため、その工程は省略する。
【０２４８】
本実施例では実施例１４に従い、図１８（Ｄ）で示される状態を得た後、ボロンの添加工程を行った。（図２０（Ａ））ここでは、ゲート絶縁膜１１２３を介して第４不純物領域１１２４に３×１０20atoms/cm3の濃度でボロンが含まれるようにドーズ量及び加速電圧を調節した。
【０２４９】
このようにして図２０（Ａ）の状態が得られたら、レジストマスクを除去した後、ボロンの熱活性化またはレーザー活性化を行った。この際にゲート電極を熱から保護する膜を形成してもよい。次いで、実施例１４と同様にして第１層間絶縁膜１１２５、金属材料でなるソース配線１１２６、１１２７及びドレイン配線１１２８、パッシベーション膜１１２９、第２層間絶縁膜１１３０を形成した。
なお、エッチングレートを考慮して活性層にダメージを与えないようにゲート絶縁膜１１２７と窒化シリコン膜の膜厚を調節し、ソース配線１１２６、１１２３及びドレイン配線１１２８を形成するためのコンタクトホールを概略同じ深さに形成することが好ましい。
【０２５０】
以上のような工程を経て、図２０（Ｂ）に示すような構造のＣＭＯＳ回路が完成した。このようにすることで、工程を簡略化させることができた。本実施例の場合、最終的にＮＴＦＴのゲート絶縁膜がチャネル形成領域、第１不純物領域及び第２不純物領域に接し、第３不純物領域には接していない点、並びにＰＴＦＴのゲート絶縁膜がチャネル形成領域及び第４不純物領域に接している点に特徴がある。勿論、実施例１５との組み合わせも可能である。
【０２５１】
〔実施例１７〕
本実施例では、実施例１４とは異なる時点で保護膜を形成する例を図２１に示した。実施例１４では、第３のリンドープ工程後に保護膜を形成したが、本実施例では、図１７（Ｃ）で示される状態を得た後に、保護膜１２００を形成する工程である。基本的な構成は実施例１と同様であるので、相違点のみに着目して説明する。ただし、簡略化のため、保護膜以外の符号に関しては実施例１４と同一のものを用いた。
【０２５２】
まず、実施例１４に従い図１７（Ｃ）と同一の状態を形成する。次いで、窒化シリコン膜からなる膜厚２０nmの保護膜１２００を形成した。（図２１（Ａ））
【０２５３】
次いで、２回目のリンドープ工程（リンの添加工程）を行い、第２不純物領域を形成した。ただし、保護膜１２００の膜厚も考慮に入れてドーピング条件（ドーズ量、加速電圧等）を調節する。また、２回目のリンドープ工程前に保護膜を形成せずに、２回目のリンドープ工程後に保護膜１２００を形成してもよい。
【０２５４】
次いで、レジストマスク１０１６、１０１７を形成した。次いで、レジストマスク１０１６、１０１７をマスクとして保護膜、ゲート絶縁膜を選択的に除去した。こうして形成された保護膜１２０１とゲート絶縁膜１０１８は同一パターニング形状であり、活性層の一部が露呈する。次いで、３回目のリンドープ工程を行い、第３不純物領域１０１９、１０２０を形成した。（図２１（Ｂ））
【０２５５】
こうして図２１（Ｂ）の状態が得られたら、レジストマスク１０１６、１０１７を除去した。次いで、実施例１４と同様な熱処理工程を行い、膜中の触媒元素を第３不純物領域１０１９、１０２０にゲッタリングさせた。（図２１（Ｃ））
【０２５６】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの保護膜１２０１を除去した。続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。さらにゲート絶縁膜１０１８をドライエッチングしてゲート配線と同形状のゲート絶縁膜１０２３を形成した。次いで、実施例１４と同様なボロンドープを行い、第４不純物領域１０２４を形成した。（図２１（Ｄ））
【０２５７】
以降の工程は、実施例１４に従えば図２１（Ｅ）で示されるＴＦＴが完成する。勿論、実施例１４〜１６のいずれの実施例との組み合わせも可能である。
【０２５８】
このような工程とすることで、ゲート電極の酸化等による劣化を効果的に保護膜で防止することができる。また、ソース配線１０２６及びドレイン配線１０２７の形成時において、第３不純物領域及び第４不純物領域に接して保護膜が設けられていないため、コンタクトホール形成が容易となった。
【０２５９】
〔実施例１８〕
本実施例では、実施例１４とは異なる時点で保護膜を形成する例を図２２に示した。実施例１４では、第３のリンドープ工程後に保護膜を形成したが、本実施例では、図１７（Ｂ）で示される状態を得た後に、保護膜１２１０を形成する工程である。基本的な構成は実施例１と同様であるので、相違点のみに着目して説明する。ただし、簡略化のため、保護膜以外の符号に関しては実施例１４と同一のものを用いた。
【０２６０】
まず、実施例１４に従い図１７（Ｂ）と同一の状態を形成する。次いで、窒化シリコン膜からなる膜厚５nmの保護膜１２１０を形成した。次いで保護膜上にサイドウォールを形成した。保護膜１２１０の膜厚範囲は、１〜１０nm、好ましくは２〜５nmである。この窒化シリコン膜１２１０の膜厚が厚すぎるとサイドウォールを用いたゲートオーバーラップ構造が実現できなくなるので、薄くすることが好ましい。ただし、後の熱処理工程でゲート配線（タンタルの場合）の酸化を防ぐという効果も損ねないように注意が必要である。次いで、２回目のリンドープ工程（リンの添加工程）を行い、第２不純物領域１０１４、１０１５を形成した。（図２２（Ａ））ただし、保護膜１２１０の膜厚も考慮に入れてドーピング条件（ドーズ量、加速電圧等）を調節する。また、２回目のリンドープ工程後に保護膜を形成せずに、２回目のリンドープ工程前に保護膜を形成してもよい。
【０２６１】
次いで、レジストマスク１０１６、１０１７を形成した。次いで、レジストマスク１０１６、１０１７をマスクとして保護膜、ゲート絶縁膜を選択的に除去した。こうして形成された保護膜１２１１とゲート絶縁膜１０１８は同一形状であり、活性層の一部が露呈する。次いで、３回目のリンドープ工程を行い、第３不純物領域１０１９、１０２０を形成した。（図２２（Ｂ））
【０２６２】
こうして図２２（Ｂ）の状態が得られたら、レジストマスク１０１６、１０１７を除去した。次いで、実施例１４と同様な熱処理を行い、活性層中の触媒元素を第３不純物領域１０１９、１０２０にゲッタリングさせた。（図２２（Ｃ））
【０２６３】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの保護膜１２１１を除去した。続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。さらにゲート絶縁膜１０１８をドライエッチングしてゲート配線と同形状のゲート絶縁膜１０２３を形成した。
次いで、実施例１４と同様なボロンドープを行い、第４不純物領域１０２４を形成した。（図２２（Ｄ））
【０２６４】
以降の工程は、実施例１４に従えば図２２（Ｅ）で示されるＴＦＴが完成する。勿論、実施例１４〜１７のいずれの実施例との組み合わせも可能である。
【０２６５】
このような工程とすることで、ゲート電極の酸化等による劣化を効果的に保護膜１２１１で防止することができる。また、ソース配線１０２６及びドレイン配線１０２７の形成時において、第３不純物領域及び第４不純物領域に接して保護膜が設けられていないため、コンタクトホール形成が容易となった。また、サイドウォール形成時において、保護膜をエッチングストッパーとして用いてもよい。
【０２６６】
〔実施例１９〕
本実施例では、実施例１８とは異なる工程例を図２３に示した。本実施例では、図２２（Ｂ）で示される状態を得た後に、保護膜を除去する工程である。基本的な構成は実施例１８と同様であるので、相違点のみに着目して説明する。ただし、簡略化のため、保護膜以外の符号に関しては実施例１８と同一のものを用いた。なお、図２２（Ｂ）と図２３（Ａ）は同一である。
【０２６７】
まず、実施例１８に従い図２２（Ｂ）と同一の状態を形成する。図２２（Ｂ）の状態が得られたら、レジストマスク１０１６、１０１７を除去した。さらに、サイドウォールをマスクとして保護膜１２１１を除去し、保護膜１２１２を形成した。（（図２３（Ｂ））
【０２６８】
次いで、実施例１４と同様な熱処理を行い、触媒元素を第３不純物領域１０１９、１０２０にゲッタリングさせた。（図２３（Ｃ））
【０２６９】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの保護膜１２１２を除去した。続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。さらにゲート絶縁膜１０１８をドライエッチングしてゲート配線と同形状のゲート絶縁膜１０２３を形成した。次いで、実施例１と同様なボロンドープを行い、第４不純物領域１０２４を形成した。（図２３（Ｄ））
【０２７０】
以降の工程は、実施例１８に従えば図２３（Ｅ）で示されるＴＦＴが完成する。勿論、実施例１４〜１８のいずれの実施例との組み合わせも可能である。
【０２７１】
〔実施例２０〕
本実施例では実施例１４に従い、図１７（Ｄ）で示される状態を得た後、レジストマスク１０１６、１０１７を形成して、３回目のリンの添加工程を行った。（図２４（Ａ））ここでは、ゲート絶縁膜１００５を介して第３不純物領域１０１９、１０２０にリンが１×１０20atoms/cm3の濃度で含まれるようにドーズ量及び加速電圧を調節した。
【０２７２】
このようにして図２４（Ａ）の状態が得られたら、ゲート絶縁膜１００５を選択的に除去した後、レジストマスクを除去した。その後、実施例１と同様にして保護膜１０２１を形成し、熱処理を行った。（図２４（Ｂ））
【０２７３】
本実施例ではゲート絶縁膜１００５のエッチング工程を行っているが、この工程を省略し、最終工程までゲート絶縁膜１００５を残すことも可能である。この場合、ゲート絶縁膜１００５を成膜した後は活性層が露呈することがないため、処理雰囲気から汚染されるような心配がない。
【０２７４】
以降の工程は、実施例１４に従えばＴＦＴが完成する。勿論、実施例１４〜１９のいずれの実施例との組み合わせも可能である。
【０２７５】
〔実施例２１〕
本実施例では本願発明を実施して形成したＴＦＴで回路を組み、同一基板上にドライバー回路（シフトレジスタ回路、バッファ回路、サンプリング回路、信号増幅回路など）と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示装置を作製した場合の例について説明する。
【０２７６】
実施例１４ではＣＭＯＳ回路を例にとって説明したが、本実施例ではＣＭＯＳ回路（図１６、図２５）を基本単位としたドライバー回路と、ＮＴＦＴを画素ＴＦＴとした画素マトリクス回路（図２５）とを同一基板上に形成した。図１１（Ａ）中においてＡ−Ａ' で切断した断面構造図が図２５に相当する。また、図２５に示す画素ＴＦＴは同一構造のＮＴＦＴが直列に接続されたダブルゲート構造であるので、片方のみに符号を付して説明する。
【０２７７】
なお、画素ＴＦＴは実施例１４の工程に従ってソース配線及びドレイン配線まで形成した後、ドレイン配線に接続するように画素電極を形成した構造とすれば良い。以下に作製方法を簡略に示す。
【０２７８】
まず、実施例１４の工程に従って、基板１３００上に下地膜１３０１、チャネル形成領域１３０２、第１不純物領域１３０３、第２不純物領域１３０４、第３不純物領域１３０５、１３０６、ゲート絶縁膜１３０７、ゲート配線１３０９、サイドウォール１３０８、保護膜１３１０、第１層間絶縁膜１３１１、ソース配線１３１２、ドレイン配線１３１３を形成した。
【０２７９】
そして、保護膜１３１０が形成された第１層間絶縁膜上に第２層間絶縁膜１３１５とを形成する。さらに、その上に第３層間絶縁膜１３１６を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１３１８を形成した。また、１３１７も画素電極である。
【０２８０】
また、容量部は、容量配線１３２２を上部電極とし、アンドープシリコン層（真性半導体層または１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層）１３１９と不純物領域１３２０とでなる下部電極とで、絶縁膜１３２１を挟んで形成した。なお、容量配線１３２２は、画素ＴＦＴのゲート配線と同時に形成され、接地または固定電圧に接続した。また、絶縁膜１３２１は、画素ＴＦＴのゲート絶縁膜１３０７と同一の材料で構成されている。また、真性な領域１３１９は、画素ＴＦＴのチャネル形成領域と同じ材料で構成されている。また、不純物領域１３２０は、ＣＭOＳ回路のＮＴＦＴの第１不純物領域と同じ材料で構成されている。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。
【０２８１】
〔実施例２２〕
本実施例では、実施例２１とは異なる構造の容量部を形成した例を示す。基本的な構成は実施例２１とほぼ同様であるので相違点のみに着目して説明する。本実施例の容量部は、第３不純物領域３００１に接続されている第２不純物領域３００２と、絶縁膜３００３と容量配線３００４で形成されている。この容量部を備えたＴＦＴ形成側基板の断面構造図を図２６に示した。
【０２８２】
また、ブラックマスク３００５をＴＦＴ形成側基板に設けた。なお、容量配線３００４は画素ＴＦＴのソース配線及びドレイン配線と同時に形成され、接地または固定電圧に接続される。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１４〜２０のいずれの実施例との組み合わせも可能である。
【０２８３】
〔実施例２３〕
本実施例では、実施例２０、２１とは異なる容量部を形成した例を示す。基本的な構成は実施例２１とほぼ同様であるので相違点のみに着目して説明する。まず、実施例１４に従って、保護膜が形成された第１層間絶縁膜上に第２層間絶縁膜３１０２と、遮光性を有する導電材料からなるブラックマスク３１０３とを形成する。さらに、その上に第３層間絶縁膜が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極３１０４を接続する。
【０２８４】
なお、ブラックマスク３１０３は画素ＴＦＴ部を覆い、且つ、ドレイン配線３１０１と容量部を形成している。この容量部を備えたＴＦＴ形成側基板の断面構造図を図２７に示した。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１４〜２０のいずれの実施例との組み合わせも可能である。
【０２８５】
〔実施例２４〕
本実施例では、チャネル形成領域の下方に絶縁膜３２０２を介して、バックゲート電極３２０１を形成した場合の例を図２８に示す。
【０２８６】
このバックゲート電極３２０１へ電子を注入することによってしきい値電圧を変化させ、所望のしきい値電圧に制御することができる。特に、本実施例のような画素ＴＦＴにおいては、しきい値電圧を適宜制御して消費電力を低減することが望ましい。勿論、実施例１４〜２４のいずれの実施例との組み合わせも可能である。
【０２８７】
〔実施例２５〕
本実施例では本願発明を実施して形成したＴＦＴで回路を組み、同一基板上にドライバー回路（シフトレジスタ回路、バッファ回路、サンプリング回路、信号増幅回路など）と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示パネルを作製した場合の例について説明する。
【０２８８】
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではＣＭＯＳ回路を基本単位としたドライバー回路と、ＮＴＦＴを画素ＴＦＴとした画素マトリクス回路とを同一基板上に形成した。なお、画素ＴＦＴはダブルゲート構造やトリプルゲート構造といったいわゆるマルチゲート構造でも良い。
【０２８９】
なお、画素ＴＦＴは実施例１または実施例１４の工程に従ってソース配線及びドレイン配線まで形成した後、ドレイン配線に接続するように画素電極を形成した構造とすれば良い。本願発明はＮＴＦＴの構造に特徴があり、これを画素ＴＦＴに適用することは公知の技術で容易であるため説明は省略する。
【０２９０】
同一基板上にドライバー回路及び画素マトリクス回路を形成したら、配向膜を形成してＴＦＴ形成側基板（アクティブマトリクス基板）がほぼ完成する。そして、対向電極と配向膜とを備えた対向基板を用意し、アクティブマトリクス基板と対向基板との間に液晶材料を封入すれば図２９に示す様な構造のアクティブマトリクス型液晶表示装置（液晶表示パネルまたは液晶モジュールともいう）が完成する。液晶材料を封入する工程は、公知のセル組工程を用いれば良いので詳細な説明は省略する。
【０２９１】
なお、図２９において２１は絶縁表面を有する基板、２２は画素マトリクス回路、２３はソースドライバー回路、２４はゲイトドライバー回路、２５は対向基板、２６はＦＰＣ（フレキシブルプリントサーキット）、２７はＤ／Ａコンバータやγ補正回路などの信号処理回路である。なお、複雑な信号処理回路はＩＣチップで形成して、そのＩＣチップをCOGのように基板上に取り付けても良い。
【０２９２】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示パネル、イメージセンサ等、他の電気光学装置に適用することも可能である。
【０２９３】
また、本実施例の電気光学装置は実施例１〜２４のどのような組み合わせからなる構成を用いても実現することができる。
【０２９４】
〔実施例２６〕
本願発明のＴＦＴ構造は実施例２５に示した電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２９５】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０２９６】
また、本実施例の半導体回路は実施例１〜２５のどのような組み合わせからなる構成を用いても実現することができる。
【０２９７】
〔実施例２７〕
本願発明を実施して形成されたＴＦＴは様々な電気光学装置や半導体回路に適用することができる。即ち、それら電気光学装置や半導体回路を表示部の部品として組み込んだ電子機器全てに本願発明は適用できる。
【０２９８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、、プロジェクションＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３０に示す。
【０２９９】
図３０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明は画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０３００】
図３０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０３０１】
図３０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の信号制御回路に適用できる。
【０３０２】
図３０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０３０３】
図３０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０３０４】
図３０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０３０５】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２６のどのような組み合わせからなる構成を用いても実現することができる。
【０３０６】
〔実施例２８〕
また、実施例２５に示した電気光学装置を用いてプロジェクターに適用することができる。即ち、電気光学装置を表示装置に組み込んだプロジェクターに適用することができる。
【０３０７】
図３１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２で構成される。本発明は投射装置の液晶表示装置やその他の信号制御回路に適用することができる。
【０３０８】
図３１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置の液晶表示装置やその他の信号制御回路に適用することができる。
【０３０９】
なお、図３１（Ｃ）は、図３１（Ａ）及び図３１（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３１０】
また、図３１（Ｄ）は、図３１（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図３１（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３１１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２４のどのような組み合わせからなる構成を用いても実現することができる。
【０３１２】
〔実施例２９〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０３１３】
図３４（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３４（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０３１４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材７０００、密封材（第２のシーリング材）７００１が設けられている。
【０３１５】
また、図３４（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０３１６】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０３１７】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。画素電極４０２７が透明導電膜である場合、画素部用ＴＦＴとしては、Ｐチャネル型ＴＦＴを用いることが好ましい。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０３１８】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０３１９】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０３２０】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０３２１】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０３２２】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０３２３】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０３２４】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０３２５】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３２６】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３２７】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３２８】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３２９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０３３０】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０３３１】
［実施例３０］
本実施例では、本願発明を用いて実施例２９とは異なる形態のＥＬ表示装置を作製した例について、図３５（Ａ）、図３５（Ｂ）を用いて説明する。図３４（Ａ）、図３４（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０３３２】
図３５（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３５（Ａ）をＡ-Ａ'で切断した断面図を図３５（Ｂ）に示す。
【０３３３】
実施例２９に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０３３４】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３３５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３３６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３３７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３３８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０３３９】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０３４０】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０３４１】
［実施例３１］
本実施例ではＥＬ表示パネルにおける画素部のさらに詳細な断面構造を図３６に、上面構造を図３７（Ａ）に、回路図を図３７（Ｂ）に示す。図３６、図３７（Ａ）及び図３７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０３４２】
図３６において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０３４３】
また、電流制御用ＴＦＴ３５０３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０３４４】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、第１不純物領域と第２不純物領域を設ける本願発明の構造は極めて有効である。
【０３４５】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０３４６】
また、図３７（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０３４７】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜５１が設けられ、その上に樹脂絶縁膜でなる平坦化膜５２が形成される。平坦化膜５２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０３４８】
また、５３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。この場合においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを用いることが好ましい。画素電極５３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０３４９】
また、絶縁膜（好ましくは樹脂）で形成されたバンク５４a、５４bにより形成された溝（画素に相当する）の中に発光層５５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０３５０】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０３５１】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０３５２】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０３５３】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０３５４】
本実施例では発光層５５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層５６を設けた積層構造のＥＬ層としている。そして、正孔注入層５６の上には透明導電膜でなる陽極５７が設けられる。本実施例の場合、発光層５５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０３５５】
陽極５７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）５３、発光層５５、正孔注入層５６及び陽極５７で形成されたコンデンサを指す。図３７（Ａ）に示すように画素電極５３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０３５６】
ところで、本実施例では、陽極５７の上にさらに第２パッシベーション膜５８を設けている。第２パッシベーション膜５８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０３５７】
以上のように本願発明のＥＬ表示パネルは図３６のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０３５８】
また、実施例２７の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０３５９】
〔実施例３２〕
本実施例では、実施例３１に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図３８を用いる。なお、図３６の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０３６０】
図３８において、電流制御用ＴＦＴ３６０３は本願発明のＰＴＦＴを用いて形成される。
【０３６１】
本実施例では、画素電極（陽極）６０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０３６２】
そして、絶縁膜でなるバンク６１a、６１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層６２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層６３、アルミニウム合金でなる陰極６４が形成される。この場合、陰極６４がパッシベーション膜としても機能する。こうしてＥＬ素子３６０５が形成される。
【０３６３】
本実施例の場合、発光層６２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０３６４】
また、実施例２７の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０３６５】
〔実施例３３〕
本実施例では、図３７（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３９（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０３６６】
図３９（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３６７】
また、図３９（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図３９（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０３６８】
また、図３９（Ｃ）は、図３９（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３６９】
なお、本実施例の構成は、実施例２９または３０の構成と自由に組み合わせて実施することが可能である。また、実施例２７の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０３７０】
［実施例３４］
実施例３１に示した図３７（Ａ）、図３７（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例３１の場合、電流制御用ＴＦＴ３５０３として本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してシリコンからなるサイドウォールに重なるように設けられた第１不純物領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０３７１】
この寄生容量のキャパシタンスは、上記ゲート電極と第１不純物領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれる第１不純物領域の長さによって決まる。
【０３７２】
また、実施例３３に示した図３９（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０３７３】
なお、本実施例の構成は、実施例２９〜３３の構成と自由に組み合わせて実施することが可能である。また、実施例２７の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０３７４】
【発明の効果】
本願発明を実施することで、ＮＴＦＴの信頼性を高めることが可能となった。
従って、厳しい信頼性が要求される高い電気特性（特に高いモビリティ）を有するＮＴＦＴの信頼性を確保することが可能となった。また同時に、特性バランスに優れたＮＴＦＴとＰＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できた。
【０３７５】
さらに、本願発明では半導体の結晶化に用いた触媒元素を低減することができるため、不安定要因の少ない半導体装置を実現できる。しかも触媒元素を低減する工程はソース領域及びドレイン領域の形成及び活性化と同時に行われるため、スループットを低下させるようなこともない。
【０３７６】
また、以上のようにＴＦＴで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となった。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の断面を示す図。
【図２】 ＭＯＳＦＥＴの断面構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 ＣＭＯＳ回路の作製工程を示す図。
【図５】 ポリシリコン膜の作製工程を示す図。
【図６】 ポリシリコン膜の作製工程を示す図。
【図７】 ポリシリコン膜の作製工程を示す図。
【図８】 ＣＭＯＳ回路の作製工程を示す図。
【図９】 ＣＭＯＳ回路の作製工程を示す図。
【図１０】 ＣＭＯＳ回路の作製工程を示す図。
【図１１】 ＣＭＯＳ回路を上面からみた図。
【図１２】 画素マトリクス回路の構造を示す図。
【図１３】 画素マトリクス回路の構造を示す図。
【図１４】 画素マトリクス回路の構造を示す図。
【図１５】 画素マトリクス回路の構造を示す図。
【図１６】 ＣＭＯＳ回路の断面を示す図。
【図１７】 ＣＭＯＳ回路の作製工程を示す図。
【図１８】 ＣＭＯＳ回路の作製工程を示す図。
【図１９】 ＣＭＯＳ回路の作製工程を示す図。
【図２０】 ＣＭＯＳ回路の作製工程を示す図。
【図２１】 ＣＭＯＳ回路の作製工程を示す図。
【図２２】 ＣＭＯＳ回路の作製工程を示す図。
【図２３】 ＣＭＯＳ回路の作製工程を示す図。
【図２４】 ＣＭＯＳ回路の作製工程を示す図。
【図２５】 画素マトリクス回路の構造を示す図。
【図２６】 画素マトリクス回路の構造を示す図。
【図２７】 画素マトリクス回路の構造を示す図。
【図２８】 画素マトリクス回路の構造を示す図。
【図２９】 電気光学装置の外観を示す図。
【図３０】 電子機器の一例を示す図。
【図３１】 電子機器の一例を示す図。
【図３２】 各種ＴＦＴ構造を比較するための図。
【図３３】 ＮＴＦＴ（オフ状態）のエネルギーバンドを示す図。
【図３４】 ＥＬ表示装置を示す図。
【図３５】 ＥＬ表示装置を示す図。
【図３６】 ＥＬ表示装置の断面構造を示す図。
【図３７】 ＥＬ表示装置の上面図および回路図を示す図。
【図３８】 ＥＬ表示装置の断面構造を示す図。
【図３９】 ＥＬ表示装置の回路図を示す図。
【発明が属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００２】
【従来の技術】
近年、ポリシリコン膜を利用したＴＦＴで回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。
【０００３】
この様なアクティブマトリクス型液晶表示装置は、解像度がXGA、SXGAと高精細になるに従い、画素数だけでも１００万個を超えるようになる。そしてその全てを駆動するためのドライバー回路は非常に複雑かつ多くのＴＦＴによって形成される。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバーともに高い信頼性が確保されなければならない。特に、ドライバー回路で異常が発生すると一列（または一行）の画素が全滅するといった線欠陥と呼ばれる不良を招くことにつながる。
【０００５】
ところが、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【０００６】
本出願人は、ＭＯＳＦＥＴには信頼性の面で三つの有利点があると考えた。そしてその理由として次のような推論をした。図２（Ａ）に示したのはＭＯＳＦＥＴの概略図である。２０１は単結晶シリコン基板に形成されたドレイン領域、２０２はＬＤＤ（ライトドープトドレイン）領域である。また、２０３はフィールド絶縁膜であり、ゲート配線２０４の直下はゲート絶縁膜２０５である。
【０００７】
この時、信頼性の面で三つの有利点があると考えた。まず第１の有利点は、ＬＤＤ領域２０２からドレイン領域２０１に向かって不純物濃度に勾配がみられる点である。図２（Ｂ）に示すように、従来のＭＯＳＦＥＴはＬＤＤ領域２０２からドレイン領域２０１に向かうにつれて次第に不純物濃度が高くなる。この勾配が信頼性を高めるのに効果があると考えた。
【０００８】
次に第２の有利点は、ＬＤＤ領域２０２とゲート配線２０４とがオーバーラップしている点である。この構造はGOLD（gate-drain overlapped LDD）やLATID（large-tilt-angle implanted drain）などが知られている。こうすることでＬＤＤ領域２０２の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。
【０００９】
次に第３の有利点は、ＬＤＤ領域２０２とゲート配線２０４との間にある程度の距離が存在する点である。これはフィールド絶縁膜２０３がゲート配線直下に潜り込むような形で形成されることによる。即ち、オーバーラップ部分のみゲート絶縁膜の膜厚が厚くなった状態となるので、効果的な電界緩和が期待できる。
【００１０】
このように、従来のＭＯＳＦＥＴはＴＦＴと比較するといくつかの有利点をもち、その結果、高い信頼性を有すると考えられる。
【００１１】
また、こういったＭＯＳＦＥＴの利点をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。
【００１２】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【００１３】
【発明が解決しようとする課題】
以上示してきたように、本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時に、ＴＦＴの構造上の問題が信頼性（特にホットキャリア耐性）に影響していると考えた。
【００１４】
本願発明はそのような問題点を克服するための技術であり、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴを実現することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【００１５】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域と、異なる濃度で１５族に属する元素を含む少なくとも三種類の不純物領域とを含み、
前記少なくとも三種類の不純物領域のうち、前記チャネル形成領域と接する不純物領域は、前記絶縁膜を介して前記サイドウォールと重なっており、
前記ＰＴＦＴの活性層は、チャネル形成領域と、同一濃度で１３族に属する元素を含む二種類の不純物領域とを含み、
前記ＮＴＦＴ及び前記ＰＴＦＴともに、前記チャネル形成領域から最も遠い不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１６】
また、他の発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域、第１不純物領域、第２不純物領域、第３不純物領域の順に並んだ構造を有し、
前記第１不純物領域、前記第２不純物領域及び前記第３不純物領域は各々異なる濃度で１５族に属する元素を含み、
前記第１不純物領域は前記絶縁膜を介して前記サイドウォールと重なっており、
前記ＰＴＦＴの活性層は、チャネル形成領域、第４不純物領域及び第５不純物領域の順に並んだ構造を有し、
前記第４不純物領域及び第５不純物領域は各々同一濃度で１３族に属する元素を含み、
前記第３不純物領域及び前記第５不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１７】
また、他の発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域と、異なる濃度で１５族に属する元素を含む少なくとも三種類の不純物領域とを含み、
前記少なくとも三種類の不純物領域は、前記チャネル形成領域からの距離が遠いほど前記１５族に属する元素の濃度が高く、
前記ＰＴＦＴの活性層は、チャネル形成領域と、同一濃度で１３族に属する元素を含む二種類の不純物領域とを含み、
前記ＮＴＦＴ及び前記ＰＴＦＴともに、前記チャネル形成領域から最も遠い不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１８】
また、他の発明の構成は、
活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とを有するＮＴＦＴ及びＰＴＦＴでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＮＴＦＴのみ前記配線の側部にサイドウォールを有し、
前記ＮＴＦＴの活性層は、チャネル形成領域、第１不純物領域、第２不純物領域、第３不純物領域の順に並んだ構造を有し、
前記第１不純物領域、前記第２不純物領域及び前記第３不純物領域は各々異なる濃度で同一の不純物を含み、
前記第１不純物領域、前記第２不純物領域、前記第３不純物領域の順に前記不純物の濃度が高く、
前記ＰＴＦＴの活性層は、チャネル形成領域、第４不純物領域及び第５不純物領域の順に並んだ構造を有し、
前記第４不純物領域及び第５不純物領域は各々同一濃度で１３族に属する元素を含み、
前記第３不純物領域及び前記第５不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０17〜１×１０20atoms/cm3の濃度で存在することを特徴とする。
【００１９】
また、本願発明では活性層の構造（特にＮチャネル型ＴＦＴの場合）に大きな特徴があり、そのため作製方法にも特徴がある。本願発明を実施するための作製方法に関する発明の構成は、
絶縁表面を有する基板上に触媒元素を用いて結晶を含む半導体膜を形成する第１工程と、
前記結晶を含む半導体膜をパターニングして第１活性層及び第２活性層を形成する第２工程と、
前記第１活性層及び前記第２活性層の上に絶縁膜を形成する第３工程と、
前記絶縁膜の上に配線を形成する第４工程と、
前記配線をマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第５工程と、
前記配線の側部にサイドウォールを形成する第６工程と、
前記配線及び前記サイドウォールをマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第７工程と、
前記第１活性層の上にレジストマスクを形成し、前記第２活性層に１３族に属する元素を添加する第８工程と、
前記第１活性層及び前記第２活性層の上にレジストマスクを形成し、前記第１活性層の一部及び前記第２活性層の一部に１５族に属する元素を添加する第９工程と、
窒化シリコン膜を形成する第１０工程と、
熱処理により、前記第１活性層の一部及び前記第２活性層の一部に前記触媒元素を移動させる第１１工程と、
を有することを特徴とする。
【００２０】
また、他の発明の構成は、
絶縁表面を有する基板上に、結晶化を助長する触媒元素を含む活性層を形成する第１工程と、
前記活性層の上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜の上に配線を形成する第３工程と、
前記配線をマスクとして、前記活性層に１５族に属する元素を添加する第４工程と、
前記配線の側部にサイドウォールを形成する第５工程と、
前記配線及び前記サイドウォールをマスクとして、前記活性層に１５族に属する元素を添加する第６工程と、
前記第１絶縁膜の一部を除去し、前記第６工程で形成された前記活性層の一部を露呈させる第７工程と、
前記第７工程で露呈した活性層に１５族に属する元素を添加する第８工程と、
前記配線の上部に接して第２絶縁膜を形成する第９工程と、
前記活性層中の触媒元素の濃度を低減する熱処理を施す第１０工程と、
を有することを特徴とする。
【００２１】
また、他の発明の構成は、
絶縁表面を有する基板上に、結晶化を助長する触媒元素を含む第１活性層及び第２活性層を形成する第１工程と、
前記第１活性層及び前記第２活性層の上に第１絶縁膜を形成する第２工程と、
前記第１絶縁膜の上に配線を形成する第３工程と、
前記配線をマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第４工程と、
前記配線の側部にサイドウォールを形成する第５工程と、
前記配線及び前記サイドウォールをマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第６工程と、
前記第１絶縁膜を選択的に除去し、前記第６工程で形成された前記第１活性層の一部及び前記第２活性層の一部を露呈させる第７工程と、
前記第７工程で露呈した前記第１活性層及び前記第２活性層に１５族に属する元素を添加する第８工程と、
前記配線の上部に接して第２絶縁膜を形成する第９工程と、
前記第１活性層及び前記第２活性層中の触媒元素の濃度を低減する熱処理を施す第１０工程と、
前記第２絶縁膜を選択的に除去し、第１０工程で形成された第２活性層の一部を露呈させる第１１工程と、
前記第１１工程で露呈した前記第２活性層を除去する第１２工程と、
前記１絶縁膜を選択的に除去し、前記第２活性層の一部を露呈させる第１３工程と、
前記第１３工程で露呈した前記第２活性層に１３族に属する元素を添加する第１４工程と、
を有することを特徴とする。
【００２２】
【発明の実施の形態】
本願発明の一実施形態について図１を用いて説明する。なお、図１では断面図を示し、上面からみた図を図１１に示す。図１において、１０１は絶縁表面を有する基板である。例えば酸化シリコン膜を設けたガラス基板、石英基板、ステンレス基板、金属基板、セラミックス基板またはシリコン基板を用いることができる。
【００２３】
本願発明の特徴は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）の活性層の構成にある。ＮＴＦＴの活性層は、チャネル形成領域１０２、一対の第１不純物領域１０３、一対の第２不純物領域１０４及び一対の第３不純物領域１０５を含んで形成されている。なお、各不純物領域に添加されている不純物とは１５族に属する元素（代表的にはリン又は砒素）である。
【００２４】
この時、チャネル形成領域１０２（１１０も同様）は真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層でなる。ボロンはしきい値電圧の制御用やパンチスルー防止用の不純物であり、同様の効果を生むものであれば他の元素で代用することもできる。その場合も濃度はボロンと同程度に添加される。
【００２５】
なお、本願発明で用いることのできる半導体層とはシリコン層又はシリコンゲルマニウム層など、シリコンを主成分とする半導体層だけでなく、ガリウム砒素などの化合物半導体層やゲルマニウム単層を用いることも可能である。また、本願発明は活性層に非晶質半導体（アモルファスシリコンなど）を用いたＴＦＴにも結晶を含む半導体（単結晶半導体薄膜、多結晶半導体薄膜、微結晶半導体薄膜を含む）を用いたＴＦＴにも適用できる。
【００２６】
また、ＮＴＦＴの第１不純物領域１０３は０．１〜１μm（代表的には０．１〜０．５μm、好ましくは０．１〜０．２μm）の長さを有し、１×１０15〜１×１０17atoms/cm3（代表的には５×１０15〜５×１０16atoms/cm3、好ましくは１×１０16〜２×１０16atoms/cm3）の濃度で１５族に属する元素（代表的にはリン）を含む。なお、この時の不純物濃度を（n-）で表すことにする（本明細書ではn-領域を第１不純物領域という）。
【００２７】
なお、本明細書中において、特に指定がない限り「不純物」とは１３族または１５族に属する元素を指して用いる。また、各不純物領域は作製プロセスの過程で領域の大きさ（面積）が変化するが、本明細書中では面積が変化しても濃度が変化しない限りは同一の符号で説明するものとする。
【００２８】
また、第２不純物領域１０４は、０．５〜２μm（代表的には１〜１．５μm）の長さを有し、１×１０16〜１×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3、好ましくは５×１０17〜１×１０18atoms/cm3）の濃度で１５族に属する元素を含む。この第２不純物領域に含まれる不純物濃度は第１不純物領域に含まれる不純物濃度の５〜１０倍となるように調節すれば良い。なお、この時の不純物濃度を（n）で表すことにする（本明細書ではn領域を第２不純物領域という）。
【００２９】
また、第３不純物領域１０５は、２〜２０μm（代表的には３〜１０μm）の長さを有し、１×１０19〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）の濃度で１５族に属する元素を含む。この第３不純物領域１０５はソース配線又はドレイン配線とＴＦＴとを電気的に接続させるためのソース領域またはドレイン領域となる。なお、この時の不純物濃度を（n+）で表すことにする（本明細書ではn+領域を第３不純物領域という）。
【００３０】
さらに、本願発明では、この第３不純物領域１０５がチャネル形成領域１０２の内部から、チャネル形成領域の結晶化に用いた触媒元素をゲッタリングする上で非常に重要な役割を果たす。その効果について簡単に説明する。
【００３１】
本願発明では非晶質半導体膜の結晶化において、結晶化を助長するための触媒元素（代表的にはニッケル）を用いる。しかし、ニッケルは金属元素であるため、チャネル形成領域に残存してしまうとリーク電流の要因ともなりうる。即ち、触媒元素を用いた後で、その触媒元素を少なくともチャネル形成領域内から除去するための工程を設けることが望ましい。
【００３２】
本願発明は触媒元素を除去するためにソース領域及びドレイン領域に存在する１５族に属する元素（好ましくはリン）を用いることに特徴がある。即ち、ソース領域及びドレイン領域（第３不純物領域１０５）を形成した後で、熱処理を行うことによりチャネル形成領域内に残存するニッケルを第３不純物領域１０５にゲッタリング（捕獲）させるのである。こうしてチャネル形成領域１０２内から結晶化に用いた触媒元素を除去することができる。
【００３３】
従って、第３不純物領域１０５にはゲッタリングされた触媒元素が集まって高濃度に存在する。本出願人がＳＩＭＳ（質量二次イオン分析）で調べた結果、１×１０18〜１×１０21atoms/cm3（代表的には５×１０18〜５×１０19atoms/cm3）の濃度で触媒元素が存在することが分かった。ただし、第３不純物領域１０５は電極としての機能を果たせば良いので、触媒元素が大量に存在していても何ら問題は生じない。
【００３４】
その一方で、チャネル形成領域１０２中の触媒元素の濃度はゲッタリング作用により大幅に低減（または除去）された。本出願人がＳＩＭＳで調べた結果、チャネル形成領域１０２中の触媒元素の濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減されていることが分かった。このように、同一活性層内であっても位置によって触媒元素の濃度に大きな差（１００〜１０００倍の差）が見られる点も本願発明の特徴となる。
【００３５】
以上のように本願発明のＮＴＦＴの活性層は、最終的に、チャネル形成領域以外に異なる濃度で同一の不純物を含む少なくとも三種類の不純物領域を含む点に特徴がある。このような構造とすることによってチャネル形成領域１０２から第１不純物領域１０３、第２不純物領域１０４、第３不純物領域１０５と遠ざかるにつれて（チャネル形成領域からの距離が遠いほど）不純物（１５族に属する元素）濃度が次第に高くなるような構成を実現できる。
【００３６】
本出願人の意図するところは、従来例に述べたようなＭＯＳＦＥＴにみられるＬＤＤ部での濃度勾配を、複数の不純物領域で意図的に形成することで実現することにある。従って、不純物領域が三つ以上存在しても構わない。
【００３７】
こうして形成された活性層の上にはゲート絶縁膜１０６が形成されている。また、ゲート絶縁膜１０６上にはゲート配線１０７が設けられている。ゲート配線１０７の材料としては、タンタル（Ta）、窒化タンタル（TaN）、チタン（Ti）、クロム（Cr）、タングステン（W）、窒化タングステン（ＷN）、モリブデン（Mo）、シリコン（Si）、アルミニウム（Al）又は銅（Cu）などの単体金属層、或いはこれらを組み合わせた積層構造を用いれば良い。
【００３８】
積層構造の代表例としてはTa/Al、Ta/TaN、Ti/Al、Cu/W、Al/W、Ｗ/ＷＮまたはW/Moの積層構造などが挙げられる。また、金属シリサイドを設けた構造（具体的にはSi/WSix、Si/TiSix、Si/CoSixまたはSi/MoSixなど導電性を持たせたシリコンと金属シリサイドとを組み合わせた構造）としても良い。
【００３９】
ただし、シリコンでなるサイドウォールを形成する際に、シリコンとのエッチングの選択比の高い材料が上面に現れるようにしておくことが好ましい。これはサイドウォールの形成時にゲート配線までもエッチングされてしまうのを防ぐためである。さもなければ、サイドウォールの形成に際して、ストッパーとして上面を保護膜で保護しておくことが必要となる。
【００４０】
また、後述するが本願発明のＣＭＯＳ回路ではＰＴＦＴにはサイドウォールを設けない構造が有効である。従って、後にサイドウォールのみを除去する工程を含むため、サイドウォールの除去時にゲート配線がエッチングされないような材料選択が必要である。その点、従来例に述べた論文ではシリコンゲートとシリコンサイドウォールとが直接接する構造を有しているため、同論文の構造をそのまま用いても本願発明のＣＭＯＳ回路を実現することはできない。
【００４１】
また、前述したゲッタリング工程の熱処理の際、ゲート配線１０７（または１１３）の耐熱性等に注意が必要である。アルミニウムなどの低融点金属を含む場合には熱処理温度に制限が生じる。また、タンタルは非常に酸化されやすいので窒化シリコン膜などの保護膜を設け、熱処理雰囲気にタンタルが触れないように保護しておく必要がある。
【００４２】
図１に示した窒化シリコン膜１０８はそのために設けてある保護膜である。この窒化シリコン膜１０８に微量のボロンを添加しておくことは有効である。こうすることで熱伝導性が高まり、放熱効果を付与することができる。
【００４３】
このゲート配線１０７の側壁（側部）にはサイドウォール１０９が設けられている。本願発明ではサイドウォール１０９としてシリコンを主成分とする層（具体的にはシリコン層又はシリコンゲルマニウム層）を用いる。特に真性なシリコン層を用いることが望ましい。勿論、非晶質、結晶質または微結晶のいずれでも良い。
【００４４】
本願発明ではサイドウォール１０９が第１不純物領域１０３上にオーバーラップする（絶縁膜１０６を介して第１不純物領域１０３とサイドウォール１０９が重なっている）ような構造とする。このような構造とすることでＭＯＳＦＥＴのGOLD構造やLATID構造の如き利点を得ることが可能である。
【００４５】
また、そのような構造を実現するためには、サイドウォール１０９によって第１不純物領域１０３に電圧が印加されるようにしておく必要がある。サイドウォールを真性シリコン層で形成しておけば、抵抗値は高いがリーク電流もある程度発生するのでサイドウォール部分で蓄積容量による電圧残りを作らないという利点がある。
【００４６】
また、ＴＦＴの場合、活性層の膜厚が２０〜５０nmと薄くなるため動作している時は空乏層が完全に活性層底部まで広がり、完全空乏型（ＦＤ型：Fully-Depression type）になる。ＦＤ型ＴＦＴをゲートオーバーラップ型にすることでホットキャリアを発生しにくい方向に電界が形成される。逆にＦＤ型ＴＦＴで一般的なオフセット構造とすると、ホットキャリア注入を促進する方向に電界が形成されてしまう恐れがある。
【００４７】
以上のような構造とすることで、本願発明のＮＴＦＴはＭＯＳＦＥＴと同等又はそれ以上の高い信頼性を実現することができる。また、サイドウォール１０９を用いて第１不純物領域１０３にゲート電圧を印加することでゲートオーバーラップ構造と同様の効果を得ることができる。
【００４８】
次に、第１不純物領域１０３、第２不純物領域１０４、及び第３不純物領域１０５を並べることで、チャネル形成領域１０２からソース領域（またはドレイン領域）１０５に向かって徐々に不純物濃度が高くなるような構造を実現できる。
こうすることによってＴＦＴのオフ電流を効果的に抑制することができる。
【００４９】
さらに、第２不純物領域１０４がゲート電圧からある程度距離をおいて設けられるので、図２（Ａ）に示したＭＯＳＦＥＴのオーバーラップ部分のように電界緩和の効果が得られる。また、第１不純物領域１０３で発生したホットキャリアは真上のサイドウォール１０９に向かって注入されるので、チャネル形成領域１０２の真上にトラップ準位を形成することがない。
【００５０】
以上は本願発明のＮＴＦＴの説明であるが、Ｐチャネル型ＴＦＴ（以下、ＰＴＦＴという）は基本的にＬＤＤ領域やオフセット領域を設けない構造とする。勿論、ＬＤＤ領域やオフセット領域を設ける構造としても構わないが、ＰＴＦＴはもともと信頼性が高いため、オン電流を稼いでＮＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には得にこの特性バランスが重要である。ただし、本願発明の構造をＰＴＦＴに適用しても構わない。
【００５１】
図１において、ＰＴＦＴの活性層はチャネル形成領域１１０、第４不純物領域１１１及び第５不純物領域１１２とで構成される。本明細書中では説明を簡易にするため第４不純物領域１１１と第５不純物領域１１２とを区別しているが、実際にはどちらもＰＴＦＴのソース領域又はドレイン領域として機能する。
【００５２】
なお、この時、第４不純物領域１１１には１３族から選ばれた元素（代表的にはボロン）が５×１０20〜５×１０21atoms/cm3の濃度で添加されている。この不純物濃度を（p++）で表すことにする（本明細書ではp++領域を第４不純物領域という）。
【００５３】
また、第５不純物領域１１２にも１３族から選ばれた元素が第４不純物領域１１１と同一濃度で存在している。さらに、この領域には１５族から選ばれた元素が第３不純物領域１０５と同一濃度に存在する。そのため第５不純物領域１１２は（n+、p++）領域と表すことにする（本明細書ではn+、p++領域を第５不純物領域という）。ただし、１５族に属する元素よりも１３族に属する元素の方が多く添加されているため、Ｐ型を示すことに変わりはない。
【００５４】
即ち、第５不純物領域１１２は１３族に属する元素だけでなく１５族に属する元素も高濃度に含まれているため、十分なゲッタリング効果を発揮する。従って、第５不純物領域１１２にも結晶化に用いた触媒元素が１×１０18〜１×１０21atoms/cm3（代表的には５×１０18〜５×１０19atoms/cm3）の濃度で存在する。勿論、チャネル形成領域１１０に含まれる触媒元素の濃度は、第５不純物領域１１２の１／１００〜１／１０００であり、濃度としては２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）となる。
【００５５】
また、本願発明によるＣＭＯＳ回路の特徴の一つとしてＮＴＦＴにはサイドウォール１０９が存在し、ＰＴＦＴにはサイドウォールが除去されて残らないという点も挙げられる。これはＮＴＦＴをゲートオーバーラップ構造とし、ＰＴＦＴをＬＤＤもオフセットも設けない構造とするためである。
【００５６】
こうしてＮＴＦＴ及びＰＴＦＴを形成したら、第１層間絶縁膜１１４で覆い、ソース配線１１５、１１６及びドレイン配線１１７を設ける。図１の構造ではこれら配線を設けた後で保護膜として窒化シリコン層１１８を形成してパッシベーション効果を高めている。その窒化シリコン層１１８上には樹脂材料でなる第２層間絶縁膜１１９が設けられる。樹脂材料で限定する必要はないが、平坦性を確保する意味で樹脂材料を用いることは効果的である。
【００５７】
ここまでＮＴＦＴとＰＴＦＴとを相補的に組み合わせてなるＣＭＯＳ回路を例にとって説明してきたが、ＮＴＦＴを用いたＮＭＯＳ回路やＮＴＦＴで形成された画素ＴＦＴに本願発明を適用することも可能である。勿論、ＣＭＯＳ回路を基本単位としたさらに複雑な半導体回路に適用することもできる。
【００５８】
また、本願発明の最も特徴的な点は、ＮＴＦＴのＬＤＤ領域がチャネル形成領域から遠ざかるにつれて不純物濃度が高くなるように多段階に設けられ、且つ、チャネル形成領域内の触媒元素（結晶化で用いられた元素）がＴＦＴの電気特性に支障をきたさないレベルにまで低減されている点にある。
【００５９】
従って、この構成を含む限り、ＴＦＴ構造が限定される必要はなく、トップゲート構造（代表的にはプレーナ構造）にもボトムゲート構造（代表的には逆スタガ構造）にも本願発明を適用することができる。
【００６０】
（本願発明のＮＴＦＴ構造の利点）
本願発明のＮＴＦＴは第１不純物領域（１stLDD領域）と第２不純物領域（２ndLDD領域）というように、ＬＤＤ領域を複数設け、そのうちの一つに対してゲート電極をオーバーラップさせるという構造上の特徴がある。
【００６１】
ここで本願発明の優位性を従来の構造と比較して説明する。図３２（Ａ）、（Ｂ）はＬＤＤ構造のないＮＴＦＴとその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図３２（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を、図３２（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を、そして図３２（Ｇ）、（Ｈ）には本願発明のＮＴＦＴの場合を示す。
【００６２】
なお、図面中においてn+はソース領域またはドレイン領域を、channelはチャネル形成領域を、n-はＬＤＤ領域（nは第２のＬＤＤ領域）を指す。また、Idはドレイン電流、Vgはゲート電圧である。
【００６３】
図３２（Ａ）、（Ｂ）に示すようにＬＤＤ構造がない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【００６４】
次に、ＬＤＤ構造の場合、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図３２（Ｃ）、（Ｄ））
【００６５】
次に、ＬＤＤ領域とゲート電極とがオーバーラップした構造（図３２（Ｃ）、（Ｄ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【００６６】
この場合、オン電流の劣化を十分に抑えることができる反面、通常のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本願発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したのである。
【００６７】
そして、本願発明の構造は図３２（Ｇ）、（Ｈ）に示すように、内側（チャネル形成領域に近い側）のＬＤＤ領域はゲート電極とオーバーラップさせ、外側のＬＤＤ領域はゲート電極とオーバーラップしないように形成した。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を低減することが可能となった。
【００６８】
本出願人は図３２（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。この説明を、図３３を用いて行う。
【００６９】
ＮＴＦＴがオフ状態にある時、ゲート電極４１にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域４２にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜４３のドレイン側端部に非常に大きな電界が形成される。
【００７０】
この時、図３３（Ａ）に示すようにＬＤＤ領域４４には正孔４５が誘起される。この時のエネルギーバンド図を図３３（Ｂ）に示す。即ち、ドレイン領域４２、ＬＤＤ領域４４、チャネル形成領域４６をつなぐ小数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと考えたのである。
【００７１】
本出願人は、このような電流経路を途中で遮断するためにはゲート電極とオーバーラップしない位置に別の抵抗体、即ち第２のＬＤＤ領域を設ける必要があると考えた。このようにして本願発明の構造に想到したのである。
【００７２】
以上に示したような本願発明の構成について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００７３】
【実施例】
〔実施例１〕
本実施例では図１に示したＣＭＯＳ回路の作製方法について図３、図４を用いて説明する。
【００７４】
まず、ガラス基板３０１上に酸化シリコン膜３０２でなる下地膜を２００nm厚に形成した。下地膜は窒化シリコン膜を積層しても良いし、窒化シリコン膜のみであっても良い。成膜方法はプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法を用いれば良い。勿論、窒化シリコン膜にボロンを添加することは放熱効果を高める上で有効である。
【００７５】
次に、酸化シリコン膜３０２上に５０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法により形成した。その後、特開平７−１３０６５２号公報に記載の技術を用いてアモルファスシリコン膜の結晶化を行い、結晶を含む半導体膜を形成した。この工程について図５を用いて説明する。
【００７６】
まずガラス基板５０１上に下地膜として酸化シリコン膜５０２を設け、その上にアモルファスシリコン膜５０３を形成した。本実施例では酸化シリコン膜５０２とアモルファスシリコン膜５０３とをスパッタ法により連続的に成膜した。次に、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層５０４を形成した。（図５（Ａ））
【００７７】
なお、ニッケル（Ni）以外にも、ゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いても良い。
【００７８】
次に、５００℃，１時間の水素だし工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃１４時間）の熱処理を行い、ポリシリコン膜５０５を形成した。こうして得られたポリシリコン膜５０５は非常に優れた結晶性を有することが分かっている。（図５（Ｂ））
【００７９】
ただし、この時、ポリシリコン膜５０５の内部には結晶化に用いたニッケルが高濃度に存在していた。本出願人がＳＩＭＳ測定を行った結果、１×１０18〜１×１０19atoms/cm3の濃度で存在することが分かった。このニッケルはチャネル形成領域内で容易にシリサイド化しうるため、抵抗の低い電流パス（リーク電流の通り道）として機能することが懸念される。
【００８０】
なお、本出願人は実際のＴＦＴの電気特性を調べているが、この程度のニッケル濃度であればＴＦＴの電気特性に著しい悪影響を与えないことを確かめている。しかしながら、悪影響を与えうる可能性がある限り、少なくともチャネル形成領域からは除去することが望ましいと言える。そのためのゲッタリング工程に関しては後述することにする。
【００８１】
こうしてポリシリコン膜５０５を形成したら、島状にパターニングして図３（Ａ）に示す活性層３０３、３０４を形成した。
【００８２】
なお、ポリシリコン膜５０５を形成した後、エキシマレーザー光やＹＡＧレーザー光の第２、第３、第４高調波を照射して結晶性を高めても良い。また、活性層３０３、３０４を形成した後に行っても構わない。エキシマレーザー光の照射工程は公知の技術を用いれば良いので説明は省略する。
【００８３】
次に、活性層３０３、３０４を覆って酸化窒化シリコン膜（SiOxNyで表される）でなるゲート絶縁膜３０５を形成し、その上にタンタルと窒化タンタルの積層構造でなるゲート配線（ゲート電極を含む）３０６、３０７を形成した。（図３（Ａ））
【００８４】
ゲート絶縁膜３０５の膜厚は１２０nmとした。勿論、酸化窒化シリコン膜以外に酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層構造を用いても構わない。また、ゲート配線３０６、３０７は他の金属を用いることもできるが、後の工程を考慮するとシリコンとのエッチング選択比の高い材料が望ましい。
【００８５】
こうして図３（Ａ）の状態が得られたら、１回目のリンドープ工程（リンの添加工程）を行った。ここではゲート絶縁膜３０５を通して添加するため、加速電圧は８０KeVと高めに設定した。また、こうして形成された第１不純物領域３０８、３０９は長さ（幅）が０．５μm、リン濃度が１×１０17atoms/cm3となるように調節した。なお、リンの代わりに砒素を用いても良かった。
【００８６】
また、第１不純物領域３０８、３０９はゲート配線３０６、３０７をマスクとして自己整合的に形成された。この時、ゲート配線３０６、３０７の直下には真性なポリシリコン層が残り、チャネル形成領域３１０、３１１が形成された。ただし、実際には多少ゲート配線の内側に回り込んで添加される分もあるため、ゲート配線３０６、３０７と第１不純物領域３０８、３０９とがオーバーラップするような構造となった。（図３（Ｂ））
【００８７】
次に、ゲート配線３０６、３０７を覆うようにして０．１〜１μm（代表的には０．２〜０．３μm）の厚さのアモルファスシリコン層を形成し、塩素系ガスを用いた異方性エッチングを行うことによりサイドウォール３１２、３１３を形成した。サイドウォール３１２、３１３の幅（ゲート配線の側部からみた厚さ）は０．２μmとした。（図３（Ｃ））
【００８８】
なお、本実施例ではアモルファスシリコン層として不純物を何も添加しないものを用いるため、真性なシリコン層（アンドープシリコン層）でなるサイドウォールが形成された。
【００８９】
図３（Ｃ）の状態が得られたら、２回目のリンドープ工程を行った。この場合も１回目と同様に加速電圧を８０KeVとした。また、今回形成された第２不純物領域３１４、３１５にはリンが１×１０18atoms/cm3の濃度で含まれるようにドーズ量を調節した。。
【００９０】
なお、図３（Ｄ）に示すリンドープ工程ではサイドウォール３１２、３１３の真下のみに第１不純物領域３０８、３０９が残る。即ち、この工程で図１に示した第１不純物領域１０３が画定した。この第１不純物領域３０８はＮＴＦＴの１stＬＤＤ領域として機能することになる。
【００９１】
また、図３（Ｄ）の工程ではサイドウォール３１２、３１３にもリンが添加された。実際には加速電圧が高いためリンの濃度プロファイルのテール（裾）がサイドウォール内部に及ぶような状態でリンが分布していた。このリンでサイドウォールの抵抗成分を調節することもできる反面、リンの濃度分布が極端にばらつくと第１不純物領域３０８に印加されるゲート電圧が素子毎に変動する要因ともなりかねないのでドーピング時は精密な制御が必要である。
【００９２】
次に、ＮＴＦＴを覆うレジストマスク３１６を形成し、ＰＴＦＴのサイドウォール３１３を除去した。その後、ボロンドープ工程（ボロンの添加工程）を行った。ここでは加速電圧を７０KeVとし、形成された第４不純物領域３１７に３×１０21atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節した。この時のボロン濃度を（ｐ++）で表すことにする。（図４（Ａ））
【００９３】
このボロンドープ工程によってＰＴＦＴ側に形成されていた第１不純物領域３０９及び第２不純物領域３１５は完全に反転してＰ型になる。この時に添加されるボロン濃度は、次に行われる３回目のリンドープ工程で添加されるリン濃度よりも高く設定しておかなければならない。その点については後述する。
【００９４】
次に、レジストマスク３１６を除去して、新たにレジストマスク３１８、３１９を形成した。その後、３回目のリンドープ工程を行った。加速電圧は９０KeVとした。なお、本実施例では第３不純物領域３２０及び第５不純物領域３２１にリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節した。（図４（Ｂ））
【００９５】
この工程ではレジストマスク３１８によって遮蔽された部分（ＮＴＦＴ側）にはリンが添加されないため、その部分には第２不純物領域３１４がそのまま残った。即ち、この工程によって図１に示す第２不純物領域１０４が画定した。また同時に、図１に示す第３不純物領域１０５が画定した。この第２不純物領域３１４は２ndＬＤＤ領域として機能し、第３不純物領域１０５はソース領域又はドレイン領域として機能することになる。
【００９６】
さらに、ＰＴＦＴとなる活性層ではレジストマスク３１９によって遮蔽された部分の下に第４不純物領域３１７が残った。即ち、この工程によって図１に示す第４不純物領域１１１が画定した。また同時に、図１に示す第５不純物領域１１２が画定した。
【００９７】
なお、本実施例では第３不純物領域３２０及び第５不純物領域３２１のリン濃度が少なくとも１×１０19atoms/cm3以上（好ましくは１×１０20〜５×１０21atoms/cm3）となるようにリンの添加量を調節することが望ましい。これ以下の濃度であると、リンによるゲッタリング効果を期待できなくなる恐れがある。
【００９８】
また、この工程で添加されるリン濃度は前述のボロンドープ時に添加されるボロン濃度よりも低いため、第５不純物領域３２１はＰ型を維持したままとなる。
従って、第４不純物領域３１７と第５不純物領域３２１とを併せてソース領域又はドレイン領域と考えて良い。
【００９９】
また、本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、却ってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【０１００】
こうして最終的には図４（Ｂ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域、第４不純物領域及び第５不純物領域が形成される。
【０１０１】
そのようにして図４（Ｂ）の状態が得られたら、レジストマスク３１８、３１９を除去した後、保護膜として窒化シリコン膜３２２を形成した。この時、窒化シリコン膜の膜厚は１〜１００nm（代表的には５〜５０nm、好ましくは１０〜３０nm）とした。
【０１０２】
次に、５００〜６５０℃（代表的には５５０〜６００℃）の処理温度で２〜２４時間（代表的には４〜１２時間）の熱処理工程を行った。本実施例では窒素雰囲気中で６００℃１２時間の熱処理とした。（図４（Ｃ））
【０１０３】
この熱処理工程は、第１不純物領域３０８、第２不純物領域３１４、第３不純物領域３２０、第４不純物領域３１７及び第５不純物領域３２１に添加された不純物（リン及びボロン）を活性化させると同時に、チャネル形成領域３１０、３１１に残存しているニッケルをゲッタリングさせる目的で行われる。
【０１０４】
この熱処理工程では、第３不純物領域３２０と第５不純物領域３２１に添加されているリンがニッケルをゲッタリングする。即ち、ニッケルが矢印の方向に移動し、リンと結合することによって捕獲される。そのため、図４（Ｃ）に示した第３不純物領域３２３と第５不純物領域３２４には高濃度にニッケルが集まっていた。具体的には、両不純物領域に１×１０18〜１×１０21atoms/cm3（代表的には５×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在した。また同時に、チャネル形成領域３１０、３１１内のニッケル濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減されていることが分かった。
【０１０５】
この時、保護膜として設けた窒化シリコン膜３２２はゲート配線の材料として用いたタンタル膜が酸化されるのを防ぐ。ゲート配線が酸化されにくいか、酸化によって形成される酸化膜がエッチングしやすいものであれば問題はないが、タンタル膜は酸化されやすいばかりでなく、酸化タンタル膜が非常にエッチングしにくい膜であるため、窒化シリコン膜３２２を設けることが望ましかった。
【０１０６】
こうして図４（Ｃ）に示す熱処理工程（ゲッタリング工程）が終了したら、第１層間絶縁膜３２５を１μmの厚さに形成した。第１層間絶縁膜３２５としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用した。
【０１０７】
第１層間絶縁膜３２５を形成したら、金属材料でなるソース配線３２６、３２７及びドレイン配線３２８を形成した。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の積層配線を用いた。
【０１０８】
また、第１層間絶縁膜３２５としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０１０９】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜３２９を形成した。さらにその上には保護膜として第２層間絶縁膜３３０を形成した。この第２層間絶縁膜３３０としては前記第１層間絶縁膜３２５と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用した。
【０１１０】
以上のような工程を経て、図４（Ｄ）に示すような構造のＣＭＯＳ回路が完成した。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に向上した。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなることが分かった。
【０１１１】
また、従来特開平７−１３０６５２号公報記載の技術を用いた際に懸念されたチャネル形成領域内のニッケル（触媒元素）の影響は、本実施例に示したようなゲッタリング工程を行うことにより解決された。
【０１１２】
なお、本実施例で説明した構造はあくまで一実施例であり、図３、図４に示した構造に限定される必要はない。本願発明で重要な点はＮＴＦＴの活性層の構造であり、その点さえ違わなければ本願発明の効果を得ることができる。
【０１１３】
〔実施例２〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Si（真性なシリコン層またはアンドープシリコン層）を用いたが、本実施例では成膜時にリンを添加したリンドープシリコン層（n+−Si層）またはボロンドープシリコン層（p+−Si層）を用いた。勿論、非晶質でも結晶質でも良いし、微結晶でも良かった。
【０１１４】
リンやボロンを添加したシリコン層を用いることでサイドウォール部分が全体的に低抵抗化され、図３（Ｄ）の工程で懸念されたリン濃度のプロファイルばらつきに起因する特性変動の可能性を排除することができた。
【０１１５】
〔実施例３〕
実施例１ではサイドウォールとして意図的に不純物を添加しないundoped-Siを用いたが、本実施例では炭素（Ｃ）、窒素（Ｎ）または酸素（Ｏ）のいずれかが含まれたシリコン層を用いてサイドウォールの抵抗成分を高めた。勿論、シリコン層は非晶質、結晶質または微結晶のいずれかで良かった。また、用いる不純物としては酸素が最も良かった。
【０１１６】
即ち、サイドウォールとなるシリコン層を形成する際に１〜５０atomic%（代表的には１０〜３０atomic%）の炭素、窒素または酸素を添加すれば良い。本実施例では２０atomic%の酸素を添加した。
【０１１７】
本実施例の構成とすることでサイドウォールに起因する抵抗成分が大きくなるため、ゲート電圧の印加に対してサイドウォールを誘電体とした容量成分が支配的にきいてくるような構成とすることができた。即ち、高周波駆動した際にサイドウォール部分にも有効なゲート電圧が印加されるようにできた。
【０１１８】
〔実施例４〕
本実施例では、実施例１において活性層となる結晶を含む半導体膜を、特開平８−７８３２９号公報に記載された技術を用いて結晶化した場合の例について説明する。なお、特開平８−７８３２９号公報に記載された技術は、触媒元素を選択的に添加することによって、半導体膜の選択的な結晶化を可能とするものである。同技術を本願発明に適用した場合について図６に説明する。
【０１１９】
まず、ステンレス基板６０１上に酸化シリコン膜６０２を設け、その上にアモルファスシリコン膜６０３、酸化シリコン膜６０４を連続的に形成した。この時、酸化シリコン膜６０４の膜厚は１５０nmとした。
【０１２０】
次に酸化シリコン膜６０４をパターニングして選択的に開口部６０５を形成し、その後、重量換算で１００ppmのニッケルを含む酢酸ニッケル塩溶液を塗布した。形成されたニッケル含有層６０６は開口部６０５の底部のみでアモルファスシリコン膜６０２と接触した状態となった。（図６（Ａ））
【０１２１】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃１４時間）の熱処理を行い、アモルファスシリコン膜の結晶化を行った。この結晶化過程では、ニッケルが接した部分がまず結晶化し、そこから基板にほぼ平行な方向へと結晶成長が進行する。結晶学的には＜１１１＞軸方向に向かって進行することが確かめられている。
【０１２２】
こうして形成されたポリシリコン膜６０７は棒状または針状の結晶が集合してなり、各々の棒状結晶は、巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１２３】
なお、上記公報に記載された技術においてもニッケル（Ni）以外にゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いることができる。
【０１２４】
以上のような技術を用いて結晶を含む半導体膜（ポリシリコン膜やポリシリコンゲルマニウム膜を含む）を形成し、パターニングを行って結晶を含む半導体膜でなる活性層を形成すれば良い。その後の工程は実施例１に従えば良い。勿論、実施例２、３との組み合わせも可能である。
【０１２５】
本実施例の技術を用いて結晶化した結晶を含む半導体膜を用いてＴＦＴを作製した場合、高い電界効果移動度（モビリティ）が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１２６】
〔実施例５〕
本実施例では、実施例１に対して特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を組み合わせた例を示す。
【０１２７】
同公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後にハロゲン元素（代表的には塩素）のゲッタリング作用を用いて除去する技術である。同技術を用いることで活性層中のニッケル濃度を１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減することができる。
【０１２８】
本実施例の構成について図７を用いて説明する。まず基板として耐熱性の高い石英基板７０１を用いた。勿論、シリコン基板やセラミックス基板を用いても良い。石英基板を用いた場合、特に下地膜として酸化シリコン膜を設けなくても基板側からの汚染はない。
【０１２９】
次に実施例１または実施例４の手段を用いてポリシリコン膜（図示せず）を形成し、パターニングして活性層７０２、７０３を形成した。さらに、それら活性層を覆って酸化シリコン膜でなるゲート絶縁膜７０４を形成した。（図７（Ａ））
【０１３０】
ゲート絶縁膜７０４を形成したら、ハロゲン元素を含む雰囲気中において熱処理を行った。本実施例では処理雰囲気を酸素と塩化水素とを混合した酸化性雰囲気とし、処理温度を９５０℃、処理時間を３０分とした。なお、処理温度は７００〜１１５０℃（代表的には８００〜１０００℃）の間で選択すれば良いし、処理時間も１０分〜８時間（代表的には３０分〜２時間）の間で選択すれば良い。
（図７（Ｂ））
【０１３１】
この時、ニッケルは揮発性のニッケル塩化物となって処理雰囲気中に離脱し、ポリシリコン膜中のニッケル濃度が低減する。従って、図７（Ｂ）に示した活性層７０５、７０６中に含まれるニッケル濃度は１×１０17atoms/cm3以下に低減されていた。
【０１３２】
以上のような技術でなる本実施例を用いて活性層を形成し、その後の工程は実施例１に従えば良い。勿論、実施例２〜５のいずれの実施例との組み合わせも可能である。特に本実施例と実施例４との組み合わせは非常に結晶性の高いポリシリコン膜を実現できることが判明している。
【０１３３】
（活性層の結晶構造に関する知見）
上記作製工程に従って形成した活性層は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【０１３４】
また、電子線回折及びエックス線（Ｘ線）回折を利用して活性層の表面（チャネルを形成する部分）が結晶軸に多少のずれが含まれているものの主たる配向面が｛１１０｝面であることを確認した。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【０１３５】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１３６】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１３７】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１３８】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１３９】
本出願人が本願発明を実施して得たポリシリコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１４０】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１４１】
本実施例のポリシリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１４２】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１４３】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得たポリシリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１４４】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。
【０１４５】
またさらに、７００〜１１５０℃という高い温度での熱処理工程によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１４６】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製されたポリシリコン膜のスピン密度は少なくとも 5×10１７spins/cm３ 以下（好ましくは 3×10１７spins/cm３ 以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１４７】
以上の事から、本実施例を実施することで得られたポリシリコン膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有するポリシリコン膜をＣＧＳ(Continuous Grain Silicon)と呼んでいる。
【０１４８】
ＣＧＳに関する記載は本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１４９】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴからは次に示す様なデータが得られている。
【０１５０】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μＦＥ）が、Ｎチャネル型ＴＦＴで 200〜650cm２/Vs （代表的には 300〜500cm２/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm２/Vs （代表的には 150〜200cm２/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖｔｈ）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１５１】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１５２】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲイト長： 0.6μｍ
【０１５３】
このリングオシレータによって発振周波数を調べた結果、最大値で1.04ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数100 ＭＨｚの出力パルスが得られた。
【０１５４】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有していることを示している。
【０１５５】
〔実施例６〕
本願発明では活性層のソース領域またはドレイン領域となる部分を用いて結晶化に用いた触媒元素をゲッタリングしているが、ゲート絶縁膜等を形成する前に予め結晶を含む半導体膜中から触媒元素をゲッタリングしておくことも可能である。
【０１５６】
その場合には、本出願人による特開平１０−２７０３６３号公報または特開平１０−２４７７３５号公報に記載された技術を用いると良い。
【０１５７】
同公報に記載された技術は、結晶を含む半導体膜中に選択的に１５族に属する元素（代表的にはリン）を添加し、その領域をゲッタリング領域として機能させるものである。
【０１５８】
本実施例と実施例１に示したゲッタリング技術とを組み合わせることで、さらにチャネル形成領域に残存する触媒元素を低減することが可能となる。なお、本実施例の技術は実施例５の技術と組み合わせても良い。また、実施例２〜４の実施例との組み合わせも可能である。
【０１５９】
〔実施例７〕
本実施例では実施例１と異なる工程で第３不純物領域及び第５不純物領域を形成する場合について図８を用いて説明する。
【０１６０】
まず、実施例１の工程に従って図４（Ｂ）のリンドープ工程の手前まで進めた。本実施例ではレジストマスク３１８、３１９を形成した後、ゲート絶縁膜３０５をエッチングしてゲート絶縁膜８０１、８０２を形成した。
【０１６１】
そして、その状態でリンドープ工程を行った。本実施例の場合、露呈した活性層に対して直接的にリンを添加することになるので、加速電圧は１０keVと低めに設定した。
【０１６２】
こうして第３不純物領域８０３、第５不純物領域８０４を形成した。なお、第３及び第５不純物領域には１×１０19〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）の濃度でリンが含まれるようにドーズ量を調節した。（図８（Ａ））
【０１６３】
この後、レジストマスク３１８、３１９を除去したら窒化シリコン膜８０５を形成してゲッタリングのための熱処理工程を行った。この熱処理工程の条件に関しては実施例１を参考にすれば良い。（図８（Ｂ））
【０１６４】
」
この熱処理工程によって第３不純物領域８０３及び第５不純物領域８０４にはニッケルが集まり、１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが含まれた第３不純物領域８０６及び第５不純物領域８０７が形成された。これらの領域はＴＦＴと各配線とを接続する電極として機能する。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１６５】
これ以降の工程は実施例１に従えば良い。基本的な構造は図１又は図４（Ｄ）と同様なので説明は省略する。本実施例の場合、最終的にＮＴＦＴのゲート絶縁膜がチャネル形成領域、第１不純物領域及び第２不純物領域に接し、第３不純物領域には接していない点、並びにＰＴＦＴのゲート絶縁膜がチャネル形成領域及び第４不純物領域に接し、第５不純物領域には接していない点に特徴がある。
【０１６６】
なお、本実施例の構成は実施例２〜６のどの実施例とも自由に組み合わせることが可能である。
【０１６７】
〔実施例８〕
本実施例では、実施例１に示したゲッタリング工程（図４（Ｃ））で用いた窒化シリコン膜３２２の形成工程を、実施例１とは異なる時点で行う例について図９に示す。
【０１６８】
まず実施例１の工程に従って図３（Ｂ）の工程まで行い、その後、１〜１０nm（好ましくは２〜５nm）厚の窒化シリコン膜９０１を設けた。この窒化シリコン膜９０１の膜厚が厚すぎるとサイドウォール９０２を用いたゲートオーバーラップ構造が実現できなくなるので、薄くすることが好ましい。ただし、後の熱処理工程でゲート配線（タンタルの場合）の酸化を防ぐという効果も損ねないように注意が必要である。
【０１６９】
そして、窒化シリコン膜９０１上にアモルファスシリコン膜（図示せず）を形成し、異方性エッチングによりサイドウォール９０２、９０３を形成した。（図９（Ａ））
【０１７０】
なお、サイドウォール９０２、９０３の構成は実施例２または実施例３のような構成とすることも可能である。
【０１７１】
次に、図９（Ａ）の状態でリンの添加工程を行い、第２不純物領域９０４を形成した。なお、リンの添加条件はほぼ実施例１と同様で良いが、窒化シリコン膜９０１の膜厚分を考慮して、加速電圧等の最適化を行うことが望ましい。なお、図示しないがこの時点ではＰＴＦＴ側にも第２不純物領域が形成された。
【０１７２】
第２不純物領域９０４を形成したら、レジストマスク９０５を形成し、ボロンドープ工程を行った。このときの条件もほぼ実施例１と同様で良いが、窒化シリコン膜９０１の膜厚を考慮する必要がある。こうして前述のリンドープ工程で形成された第２不純物領域（図示せず）をＰ型に反転させ、第４不純物領域９０６を形成した。（図９（Ｂ））
【０１７３】
次に、レジストマスク９０５を除去し、新たにレジストマスク９０７、９０８を形成した。そしてその状態で再びリンの添加工程を行い、第３不純物領域９０９及び第５不純物領域９１０を形成した。ドーピング条件は実施例１に従えば良いが窒化シリコン膜の膜厚を考慮することは言うまでもない。（図９（Ｃ））
【０１７４】
次に、レジストマスク９０７、９０８を除去した後、実施例１と同様の条件でゲッタリングのための熱処理工程を行った。この熱処理工程後、第３不純物領域９１１及び第５不純物領域９１２には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在した。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１７５】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成した。本実施例によって作製したＣＭＯＳ回路の構造と図１に示したＣＭＯＳ回路の構造とは窒化シリコン膜９０１の形成されている箇所が違うのみでその他は同一である。
【０１７６】
なお、本実施例の構成は実施例２〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１７７】
〔実施例９〕
本実施例では、実施例７と実施例８とを組み合わせた場合の例について図１０を用いて説明する。
【０１７８】
まず実施例８の工程に従って図９（Ｃ）のリンドープ工程の手前まで行った。
そこで窒化シリコン膜９０１及びゲート絶縁膜（図示せず）を、レジストマスク９０７、９０８をマスクとしてエッチングしてゲート絶縁膜１１、１２及び窒化シリコン膜１３、１４を形成した。
【０１７９】
窒化シリコン膜及びゲート絶縁膜のエッチングが終了したら、実施例７の条件に従ってリンの添加工程を行い、第３不純物領域１５及び第５不純物領域１６を形成した。（図１０（Ａ））
【０１８０】
次に、レジストマスク９０７、９０８を除去した後、実施例７（実施例１）と同様の条件でゲッタリングのための熱処理工程を行った。この熱処理工程後、第３不純物領域１７及び第５不純物領域１８には１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×１０19atoms/cm3）の濃度でニッケルが存在した。チャネル形成領域とのニッケル濃度の関係は既に説明した通りである。
【０１８１】
以上の工程の後、実施例１と同様の工程を順次行うことによってＣＭＯＳ回路が完成した。本実施例によって作製したＣＭＯＳ回路の構造と図１に示した構造とは、ゲート配線を覆う窒化シリコン膜とゲート絶縁膜の形状が異なるのみで他は同一であるので詳細な説明は省略する。
【０１８２】
なお、本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１８３】
〔実施例１０〕
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではアクティブマトリクス型液晶表示パネルにおいて画素マトリクス回路に本願発明を適用した場合について説明する。説明には図１２を用いる。なお、図１２（Ａ）中においてＡ−Ａ' で切断した断面構造図が図１２（Ｂ）、その等価回路が図１２（Ｃ）に相当する。また、図１２（Ｂ）に示す画素ＴＦＴは同一構造のＮＴＦＴが直列に接続されたダブルゲート構造であるので、片方のみに符号を付して説明することとする。
【０１８４】
まず、実施例１の工程に従って、基板１４００上に下地膜１４０１、チャネル形成領域１４０２、第１不純物領域１４０３、第２不純物領域１４０４、第３不純物領域１４０５、１４０６、ゲート絶縁膜１４０７、ゲート配線１４０９、サイドウォール１４０８、窒化シリコン膜１４１０、第１層間絶縁膜１４１１、ソース配線１４１２、ドレイン配線１４１３を形成した。
【０１８５】
そして、各配線上にパッシベーション膜として窒化シリコン膜１４１４、第２層間絶縁膜１４１５とを形成した。さらに、その上に第３層間絶縁膜１４１６を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１４１８を形成した。また、１４１７も画素電極である。
【０１８６】
また、容量部は、容量配線１４２２を上部電極とし、アンドープシリコン層（真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層）１４１９と不純物領域１４２０（第１不純物領域１４０３と同濃度のリンを含む）とでなる下部電極とで、絶縁膜１４２１（ゲート絶縁膜１４０７から延在する）を挟んで形成した。なお、容量配線１４２２は、画素ＴＦＴのゲート配線１４０９と同時に形成され、接地または固定電圧に接続された。
【０１８７】
また、絶縁膜１４２１は、画素ＴＦＴのゲート絶縁膜１４０７と同一の材料で構成された。また、アンドープシリコン層１４１９は、画素ＴＦＴのチャネル形成領域１４０２と同じ材料で構成された。
【０１８８】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができた。本実施例では一例として透過型ＬＣＤを例にとって説明したがこれに限定されないことは言うまでもない。
【０１８９】
例えば、画素電極の材料として反射性の導電材料を用い、画素電極のパターンの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【０１９０】
また、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０１９１】
なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０１９２】
〔実施例１１〕
本実施例では、実施例１０とは異なる構造の容量部を形成した例を図１３に示す。基本的な構成は実施例１０とほぼ同様であるので相違点のみに着目して説明する。本実施例の容量部は、第３不純物領域１５０１に接続されている不純物領域（第２不純物領域と同濃度のリンを含む）１５０２と、ゲート絶縁膜から延在する絶縁膜１５０３と容量配線１５０４で形成されている。
【０１９３】
また、ブラックマスク１５０５をＴＦＴ形成側基板に設けた。なお、容量配線１５０４は画素ＴＦＴのソース配線及びドレイン配線と同時に形成され、接地または固定電圧に接続される。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜９のいずれの実施例との組み合わせも可能である。
【０１９４】
〔実施例１２〕
本実施例では、実施例１０、１１とは異なる容量部を形成した例を図１４に示す。基本的な構成は実施例１０とほぼ同様であるので相違点のみに着目して説明する。まず、実施例１に従って、第２層間絶縁膜１６０２と、遮光性を有する導電材料からなるブラックマスク１６０３とを形成した。さらに、その上に第３層間絶縁膜を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１６０４を形成した。
【０１９５】
なお、ブラックマスク１６０３は画素ＴＦＴ部を覆い、且つ、ドレイン配線１６０１と容量部を形成している。この時、容量部の誘電体は第２層間絶縁膜１６０２である。また、第２層間絶縁膜１６０２の一部をエッチングして、パッシベーション膜として設けた窒化シリコン膜１６０５を露呈させ、窒化シリコン膜１６０５のみを誘電体として用いる構造とすることもできる。
【０１９６】
このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１〜９のいずれの実施例との組み合わせも可能である。
【０１９７】
〔実施例１３〕
本実施例について図１５を用いて説明する。本実施例では、画素ＴＦＴのチャネル形成領域の下方に絶縁膜１７０１を介して、バックゲート電極１７０２、１７０３を形成した。なお、ここでいうバックゲート電極とは、しきい値電圧の制御やオフ電流を低減する目的で設けられた電極であり、活性層（チャネル形成領域）を挟んでゲート配線とは逆側に設けられた疑似的なゲート電極をいう。
【０１９８】
バックゲート電極１７０２、１７０３は導電性材料であれば問題なく用いることができるが、本願発明では触媒元素のゲッタリング工程で５５０〜６５０℃程度の熱処理工程があるため、その温度に耐える耐熱性を要求する。例えば、ポリシリコン膜（真性であっても不純物が添加されていても良い）を用いたシリコンゲート電極を用いることは有効である。
【０１９９】
また、絶縁膜１７０１はバックゲート電極のゲート絶縁膜として機能するため、ピンホール等の少ない膜質の良い絶縁膜を用いる。本実施例では酸化窒化シリコン膜を用いるが、他にも酸化シリコン膜や窒化シリコン膜を用いることができる。ただし、その上にＴＦＴが作製されるため、できるだけ平坦面を実現できるような材料が望ましい。
【０２００】
本実施例ではバックゲート電極１７０２、１７０３に電圧を印加することによってチャネル形成領域の電界分布を電気的に変化させ、しきい値電圧の制御やオフ電流の低減を可能とした。特に、本実施例のような画素ＴＦＴに対しては効果的である。
【０２０１】
なお、本実施例の構成は実施例１〜１２のいずれの実施例とも自由に組み合わせることが可能である。
【０２０２】
〔実施例１４〕
本実施例について図１６を用いて説明する。本実施例は、実施の形態に示した構造とはゲート絶縁膜および保護膜の部分が異なっている例である。なお、図１６では断面図を示し、上面からみた図は図１１に相当する。図１６において、４０１は絶縁表面を有する基板である。
【０２０３】
ＮＴＦＴの活性層は、チャネル形成領域４０２、一対の第１不純物領域４０３、一対の第２不純物領域４０４及び一対の第３不純物領域４０５を含んで形成されている。
【０２０４】
また、チャネル形成領域４０２（４０９も同様）は真性半導体層又は１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層でなる。
【０２０５】
こうして形成された活性層の上にはゲート絶縁膜４０６、４１１が形成されている。図１６の場合、ゲート絶縁膜４０６が第２不純物領域４０４にオーバーラップするような状態で形成されている。これは第２不純物領域４０４を形成する際のプロセス上の構造である。換言すればゲート絶縁膜４０６はチャネル形成領域４０２、第１不純物領域４０３及び第２不純物領域４０４に接して設けられる。
【０２０６】
また、ゲート絶縁膜４０６、４１１上にはゲート配線４０７、４１２が設けられている。なお、熱処理に耐え得るゲート配線とするため保護膜を形成する方が好ましい。
【０２０７】
また、４０８はサイドウォール、４１３は保護膜、４１４は第１層間絶縁膜、４１５および４１６はソース配線、４１７はドレイン配線、４１８は窒化シリコン層、４１９は第２層間絶縁膜である。
【０２０８】
図１６に示した構造を得る工程の一例について図１７〜図１９を用いて以下に説明する。なお、上面図は図１２（Ａ）と同じである。
【０２０９】
まず、実施例１と同様にして基板１００１上に酸化シリコン膜１００２でなる下地膜を２００nm厚に形成した。なお、基板１００１として、例えばガラス基板、石英基板を用いることができる。
【０２１０】
次に、実施例１と同様にして酸化シリコン膜１００２上に３０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法により形成し、脱水素処理後、触媒元素を用いた熱結晶化法によりポリシリコン膜（結晶質シリコン膜または多結晶シリコン膜）を形成した。
【０２１１】
次いで結晶質シリコン膜をパターニングして図１７（Ａ）に示す島状のシリコン層からなる活性層１００３、１００４を形成した。なお、ポリシリコン膜を形成した後、エキシマレーザー光を照射して結晶性を高めても良い。また、活性層１００３、１００４を形成した後に行っても構わない。エキシマレーザー光の照射工程は公知の技術を用いれば良いので説明は省略する。
【０２１２】
次に、実施例１と同様にして活性層１００３、１００４を覆って酸化シリコン膜でなるゲート絶縁膜１００５を形成し、その上にタンタルと窒化タンタルの積層構造でなるゲート配線（ゲート電極を含む）１００６、１００７を形成した。
ここでのゲート絶縁膜１００５の膜厚は１００nmとした。（図１７（Ａ））
【０２１３】
こうして図１７（Ａ）の状態が得られたら、実施例１と同様にして１回目のリンドープ工程（リンの添加工程）を行った。また、こうして形成された第１不純物領域１００８、１００９は長さ（幅）が０．５μm、リン濃度が１×１０17atoms/cm3となるようにドーズ量を調節した。実施例１と同様にこの時のリン濃度を（n−）で表すことにする。
【０２１４】
第１不純物領域１００８、１００９はゲート配線１００６、１００７をマスクとして自己整合的に形成された。この時、ゲート配線１００６、１００７の直下には真性な結晶質シリコン層が残り、チャネル形成領域１０１０、１０１１が形成された。ただし、実際には多少ゲート配線の内側に回り込んで添加される分もあるため、ゲート配線１００６、１００７と第１不純物領域１００８、１００９とがオーバーラップするような構造となった。（図１７（Ｂ））
【０２１５】
次に、実施例１と同様にしてゲート配線１００６、１００７を覆うようにして０．１〜１μm（代表的には０．２〜０．３μm）の厚さの非晶質シリコン層を形成し、異方性エッチングを行うことによりサイドウォール１０１２、１０１３を形成した。サイドウォール１０１２、１０１３の幅（ゲート配線の側壁からみた厚さ）は０．２μmとした。（図１７（Ｃ））
【０２１６】
なお、本実施例では実施例１と同様に非晶質シリコン層として不純物を何も添加しないものを用いるため、真性なシリコン層でなるサイドウォールが形成された。
【０２１７】
図１７（Ｃ）の状態が得られたら、実施例１と同様にして２回目のリンドープ工程を行った。この場合も１回目と同様に加速電圧を８０KeVとした。また、今回形成された第２不純物領域１０１４、１０１５にはリンが１×１０18atoms/cm3の濃度で含まれるようにドーズ量を調節した。実施例１と同様にこの時のリン濃度を（n）で表すことにする。
【０２１８】
なお、図１７（Ｄ）に示すリンドープ工程ではサイドウォール１０１２、１０１３の真下のみに第１不純物領域１００８、１００９が残る。即ち、この工程で図１６に示した第１不純物領域４０３が画定した。この第１不純物領域４０３は１stＬＤＤ領域として機能することになる。
【０２１９】
次に、ＮＴＦＴの一部を覆うレジストマスク１０１６とＰＴＦＴの一部を覆うレジストマスク１０１７を形成した。そして、この状態でゲート絶縁膜１００５をドライエッチングして加工されたゲート絶縁膜１０１８を形成した。（図１７（Ｅ））この時、ＰＴＦＴにおいては、ＰＴＦＴの一部を覆うレジストマスク１０１７によって、図１７（Ｅ）中に示した距離Ｘ（１〜２０μｍ、代表的には２μｍ）だけ活性層の端部を露出させた。
【０２２０】
また、この時、ゲート絶縁膜１０１８がサイドウォール１０１２よりも外側に突出している部分の長さ（ゲート絶縁膜１０１８が第２不純物領域１０１４に接している部分の長さ）が、図１６に示す第２不純物領域４０４の長さ（幅）を決定する。従って、レジストマスク１０１６、１０１７のマスク合わせは精度良く行うことが必要である。従来はＬＤＤ領域が一つであったので、その幅のバラツキが電気特性に大きく影響してしまったが、本実施例の場合は実質的にＬＤＤ領域が二つあるため、第２不純物領域の幅が多少ばらついても問題とはならなかった。
【０２２１】
図１７（Ｅ）の状態が得られたら、３回目のリンドープ工程を行った。今回は露出した活性層にリンを添加することになるため、加速電圧を１０KeVと低めに設定した。なお、こうして形成された第３不純物領域１０１９、１０２０にはリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節した。この時のリン濃度を（n＋）で表すことにする。（図１８（Ａ））
【０２２２】
この工程ではレジストマスク１０１６によって遮蔽された部分にはリンが添加されないため、その部分には第２不純物領域１０１４がそのまま残る。従って、ここで図１６に示す第２不純物領域４０４が画定した。また同時に、図１６に示す第３不純物領域４０５が画定した。
【０２２３】
この第２不純物領域１０１４は２ndＬＤＤ領域として機能し、第３不純物領域４０５はソース領域又はドレイン領域として機能することになる。
【０２２４】
なお、本実施例では第３不純物領域１０１９、１０２０の濃度が少なくとも１×１０19atoms/cm3以上（好ましくは１×１０20〜５×１０21atoms/cm3）となるようにリンの添加量を調節することが望ましい。これ以下の濃度であると、効果的なリンによるゲッタリング効果を期待できなくなる恐れがある。
【０２２５】
次に、レジストマスク１０１６、１０１７を除去し、ＮＴＦＴ及びＰＴＦＴ全部を覆う保護膜１０２１を形成した。この時、保護膜１０２１として設けた窒化シリコン膜はゲート配線の材料として用いたタンタル膜が酸化されるのを防ぐ。ゲート配線が酸化されにくいか、酸化によって形成される酸化膜がエッチングしやすいものであれば問題はないが、タンタル膜は酸化されやすいばかりでなく、酸化タンタル膜が非常にエッチングしにくい膜であるため、窒化シリコン膜１０２１を設けることが望ましかった。窒化シリコン膜１０２１に代えて、酸化シリコン膜、窒化酸化シリコン膜、またはこれらの積層膜を用いることができ、その膜厚範囲は１〜３０nm、好ましくは５〜２０nm（本実施例では膜厚１０nmの窒化シリコン膜）とした。また、スパッタ法（ボロンを含有したシリコンターゲットを用い、Ａｒガスと窒素ガスを用いた）によるボロンを含む窒化シリコン膜は熱伝導率が高く、放熱層として働くため望ましい。
【０２２６】
次いで、５００〜６５０℃、代表的には５５０〜６００℃で２〜２４時間、代表的には４〜１２時間（本実施例では窒素雰囲気で６００℃１２時間）の熱処理を行った。（図１８（Ｂ））この熱処理は活性層中に残存したニッケルを除去する。本実施例ではニッケルを除去する技術として、特開平１０−２７０３６３号公報に記載された技術を用いた。特開平１０−２７０３６３号公報に記載された技術は、半導体の結晶化に用いたニッケルを、結晶化後に１５族に属する元素（代表的にはリン）のゲッタリング作用を用いて除去する技術である。この熱処理によって活性層中に残存した触媒元素（本実施例ではニッケル）は、矢印の方向に向かって移動し、第３不純物領域１０１９、１０２０中に捕獲（ゲッタリング）される。ただし、熱処理をする前に、第３不純物領域１０１９、１０２０には１×１０19atoms/cm3の濃度以上、好ましくは１×１０20〜５×１０21atoms/cm3の濃度でリンを含有させることが必要である。この第３不純物領域１０１９、１０２０をゲッタリング領域と呼ぶ。
【０２２７】
また、こうして形成されたチャネル領域１０１０、１０１１に含まれるニッケル濃度は、２×１０17atoms/cm3以下、代表的には１×１０14〜５×１０16atoms/cm3にまで低減された。なお、第３不純物領域１０１９、１０２０に含まれるニッケル濃度は、１×１０18〜１×１０21atoms/cm3、代表的には５×１０18〜５×１０19atoms/cm3である。また、この加熱処理によって膜中の不純物（リン及びボロン）を活性化させることができる。なお、ゲート配線１００６、１００７の上部は窒化シリコン膜１０２１と接し、配線の側部はサイドウォール１０１２、１０１３に接しているため、加熱処理による配線の変質（酸化等）はほとんどない。
【０２２８】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの窒化シリコン膜１０２１を除去した。（図１８（Ｃ））
【０２２９】
続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。（図１８（Ｄ））なお、この除去工程によりＰＴＦＴの活性層の幅が決定する。
【０２３０】
さらにゲート絶縁膜１００５をドライエッチングしてゲート配線１００７と同形状のゲート絶縁膜１０２３を形成した。（図１９（Ａ））ここでは、同時に下地膜もエッチングされるが図示しない。
【０２３１】
図１９（Ａ）の状態が得られたら、ボロンドープ工程（ボロンの添加工程）を行った。ここでは加速電圧を１０KeVとし、形成された第４不純物領域１０２４に３×１０21atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節した。この時のボロン濃度を（ｐ＋＋）で表すことにする。（図１９（Ｂ））
【０２３２】
この時、ボロンもゲート配線１００７の内側に回り込んで添加されたため、チャネル形成領域１０１１はゲート配線１００７の内側に形成された。また、この工程ではＰＴＦＴ側に形成されていた第１不純物領域１００９及び第２不純物領域１０１５をボロンで反転させてＰ型にしている。従って、実際にはもともと第１不純物領域だった部分と第２不純物領域だった部分とで抵抗値が変化するが、十分高い濃度でボロンを添加しているので問題とはならない。
【０２３３】
こうすることで図１６に示す第４不純物領域４１０が画定する。第４不純物領域１０２４はゲート配線１００７をマスクとして完全に自己整合的に形成され、ソース領域又はドレイン領域として機能する。本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、かえってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【０２３４】
こうして最終的には図１９（Ｂ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域及び第４不純物領域のみが形成される。
【０２３５】
そのようにして図１９（Ｂ）の状態が得られたら、レジストマスク１０２２を除去した後、ボロンの熱活性化またはレーザー活性化を行った。この際にゲート電極を熱から保護する膜を形成してもよい。次いで、第１層間絶縁膜１０２５を１μｍの厚さに形成した。第１層間絶縁膜１０２５としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用した。
【０２３６】
第１層間絶縁膜１０２５を形成した後、コンタクトホールの形成を行ない、金属材料でなるソース配線１０２６、１０２７及びドレイン配線１０２８を形成した。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の三層配線を用いた。
【０２３７】
また、第１層間絶縁膜１０２５としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０２３８】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜１０２９を形成した。さらにその上に第２層間絶縁膜１０３０を形成した。この第２層間絶縁膜１０３０としては前記第１層間絶縁膜１０２５と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用した。
【０２３９】
以上のような工程を経て、図１９（Ｃ）に示すような構造のＣＭＯＳ回路が完成した。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に向上した。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が良くなるため、動作不良を起こしにくくなることが分かった。
【０２４０】
また、特開平７−１３０６５２号公報記載の従来技術を用いた際に懸念されたチャネル形成領域内のニッケル（触媒元素）の影響は、本実施例に示したようなゲッタリング工程を行うことにより解決された。
【０２４１】
ただし、本実施例で説明した構造はあくまで一実施例であり、図１６〜１９に示した構造に限定される必要はない。本願発明で重要な点はＮＴＦＴの活性層の構造であり、その点さえ違えなければ本願発明の効果を得ることができる。
【０２４２】
なお、本実施例は、実施例２〜６と自由に組み合わせることが可能である。
【０２４３】
〔実施例１５〕
本実施例では、実施例１または実施例１４の結晶化工程において、活性層となる結晶質半導体膜をレーザー光または強光により形成する例を示す。ガラス基板に形成された酸化シリコン膜上に３０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法により形成し、脱水素処理後、エキシマレーザーアニールを行ってポリシリコン膜（結晶質シリコン膜または多結晶シリコン膜）を形成した。
【０２４４】
この結晶化工程は公知のレーザー結晶化技術または熱結晶化技術を用いれば良い。用いるべきレーザーとしては、各種エキシマレーザーのごとき紫外線レーザーや、ＹＡＧレーザー、ガラスレーザー、ルビーレーザーのごとき赤外線、可視光線レーザーが好ましい。また、アルゴンレーザー等の連続発振レーザーでもよい。本実施例ではパルス発振レーザーのKrFエキシマレーザーを線状に加工してアモルファスシリコン膜の結晶化を行った。
【０２４５】
なお、本実施例では初期膜をアモルファスシリコン膜としてレーザーアニールで結晶化してポリシリコン膜を得たが、初期膜として微結晶シリコン膜を用いても構わないし、直接ポリシリコン膜を成膜しても良い。勿論、成膜したポリシリコン膜にレーザーアニールを行っても良い。また、レーザーアニールの代わりにファーネスアニールを行っても良い。また、レーザー結晶化の前に触媒元素（ニッケル等）を初期膜に添加しても良い。
【０２４６】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜を含む）を形成し、パターニングを行って活性層を形成すれば良い。その後の工程は実施例１または実施例１４に従えば良い。
【０２４７】
〔実施例１６〕
本実施例では、図１９（Ａ）で示される実施例１４のゲート絶縁膜１０２３の形成工程を行わず、ゲート絶縁膜を介してボロンドープを行う例を図２０に示す。本実施例は図１８（Ｄ）で示される工程まで実施例１と同一であるため、その工程は省略する。
【０２４８】
本実施例では実施例１４に従い、図１８（Ｄ）で示される状態を得た後、ボロンの添加工程を行った。（図２０（Ａ））ここでは、ゲート絶縁膜１１２３を介して第４不純物領域１１２４に３×１０20atoms/cm3の濃度でボロンが含まれるようにドーズ量及び加速電圧を調節した。
【０２４９】
このようにして図２０（Ａ）の状態が得られたら、レジストマスクを除去した後、ボロンの熱活性化またはレーザー活性化を行った。この際にゲート電極を熱から保護する膜を形成してもよい。次いで、実施例１４と同様にして第１層間絶縁膜１１２５、金属材料でなるソース配線１１２６、１１２７及びドレイン配線１１２８、パッシベーション膜１１２９、第２層間絶縁膜１１３０を形成した。
なお、エッチングレートを考慮して活性層にダメージを与えないようにゲート絶縁膜１１２７と窒化シリコン膜の膜厚を調節し、ソース配線１１２６、１１２３及びドレイン配線１１２８を形成するためのコンタクトホールを概略同じ深さに形成することが好ましい。
【０２５０】
以上のような工程を経て、図２０（Ｂ）に示すような構造のＣＭＯＳ回路が完成した。このようにすることで、工程を簡略化させることができた。本実施例の場合、最終的にＮＴＦＴのゲート絶縁膜がチャネル形成領域、第１不純物領域及び第２不純物領域に接し、第３不純物領域には接していない点、並びにＰＴＦＴのゲート絶縁膜がチャネル形成領域及び第４不純物領域に接している点に特徴がある。勿論、実施例１５との組み合わせも可能である。
【０２５１】
〔実施例１７〕
本実施例では、実施例１４とは異なる時点で保護膜を形成する例を図２１に示した。実施例１４では、第３のリンドープ工程後に保護膜を形成したが、本実施例では、図１７（Ｃ）で示される状態を得た後に、保護膜１２００を形成する工程である。基本的な構成は実施例１と同様であるので、相違点のみに着目して説明する。ただし、簡略化のため、保護膜以外の符号に関しては実施例１４と同一のものを用いた。
【０２５２】
まず、実施例１４に従い図１７（Ｃ）と同一の状態を形成する。次いで、窒化シリコン膜からなる膜厚２０nmの保護膜１２００を形成した。（図２１（Ａ））
【０２５３】
次いで、２回目のリンドープ工程（リンの添加工程）を行い、第２不純物領域を形成した。ただし、保護膜１２００の膜厚も考慮に入れてドーピング条件（ドーズ量、加速電圧等）を調節する。また、２回目のリンドープ工程前に保護膜を形成せずに、２回目のリンドープ工程後に保護膜１２００を形成してもよい。
【０２５４】
次いで、レジストマスク１０１６、１０１７を形成した。次いで、レジストマスク１０１６、１０１７をマスクとして保護膜、ゲート絶縁膜を選択的に除去した。こうして形成された保護膜１２０１とゲート絶縁膜１０１８は同一パターニング形状であり、活性層の一部が露呈する。次いで、３回目のリンドープ工程を行い、第３不純物領域１０１９、１０２０を形成した。（図２１（Ｂ））
【０２５５】
こうして図２１（Ｂ）の状態が得られたら、レジストマスク１０１６、１０１７を除去した。次いで、実施例１４と同様な熱処理工程を行い、膜中の触媒元素を第３不純物領域１０１９、１０２０にゲッタリングさせた。（図２１（Ｃ））
【０２５６】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの保護膜１２０１を除去した。続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。さらにゲート絶縁膜１０１８をドライエッチングしてゲート配線と同形状のゲート絶縁膜１０２３を形成した。次いで、実施例１４と同様なボロンドープを行い、第４不純物領域１０２４を形成した。（図２１（Ｄ））
【０２５７】
以降の工程は、実施例１４に従えば図２１（Ｅ）で示されるＴＦＴが完成する。勿論、実施例１４〜１６のいずれの実施例との組み合わせも可能である。
【０２５８】
このような工程とすることで、ゲート電極の酸化等による劣化を効果的に保護膜で防止することができる。また、ソース配線１０２６及びドレイン配線１０２７の形成時において、第３不純物領域及び第４不純物領域に接して保護膜が設けられていないため、コンタクトホール形成が容易となった。
【０２５９】
〔実施例１８〕
本実施例では、実施例１４とは異なる時点で保護膜を形成する例を図２２に示した。実施例１４では、第３のリンドープ工程後に保護膜を形成したが、本実施例では、図１７（Ｂ）で示される状態を得た後に、保護膜１２１０を形成する工程である。基本的な構成は実施例１と同様であるので、相違点のみに着目して説明する。ただし、簡略化のため、保護膜以外の符号に関しては実施例１４と同一のものを用いた。
【０２６０】
まず、実施例１４に従い図１７（Ｂ）と同一の状態を形成する。次いで、窒化シリコン膜からなる膜厚５nmの保護膜１２１０を形成した。次いで保護膜上にサイドウォールを形成した。保護膜１２１０の膜厚範囲は、１〜１０nm、好ましくは２〜５nmである。この窒化シリコン膜１２１０の膜厚が厚すぎるとサイドウォールを用いたゲートオーバーラップ構造が実現できなくなるので、薄くすることが好ましい。ただし、後の熱処理工程でゲート配線（タンタルの場合）の酸化を防ぐという効果も損ねないように注意が必要である。次いで、２回目のリンドープ工程（リンの添加工程）を行い、第２不純物領域１０１４、１０１５を形成した。（図２２（Ａ））ただし、保護膜１２１０の膜厚も考慮に入れてドーピング条件（ドーズ量、加速電圧等）を調節する。また、２回目のリンドープ工程後に保護膜を形成せずに、２回目のリンドープ工程前に保護膜を形成してもよい。
【０２６１】
次いで、レジストマスク１０１６、１０１７を形成した。次いで、レジストマスク１０１６、１０１７をマスクとして保護膜、ゲート絶縁膜を選択的に除去した。こうして形成された保護膜１２１１とゲート絶縁膜１０１８は同一形状であり、活性層の一部が露呈する。次いで、３回目のリンドープ工程を行い、第３不純物領域１０１９、１０２０を形成した。（図２２（Ｂ））
【０２６２】
こうして図２２（Ｂ）の状態が得られたら、レジストマスク１０１６、１０１７を除去した。次いで、実施例１４と同様な熱処理を行い、活性層中の触媒元素を第３不純物領域１０１９、１０２０にゲッタリングさせた。（図２２（Ｃ））
【０２６３】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの保護膜１２１１を除去した。続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。さらにゲート絶縁膜１０１８をドライエッチングしてゲート配線と同形状のゲート絶縁膜１０２３を形成した。
次いで、実施例１４と同様なボロンドープを行い、第４不純物領域１０２４を形成した。（図２２（Ｄ））
【０２６４】
以降の工程は、実施例１４に従えば図２２（Ｅ）で示されるＴＦＴが完成する。勿論、実施例１４〜１７のいずれの実施例との組み合わせも可能である。
【０２６５】
このような工程とすることで、ゲート電極の酸化等による劣化を効果的に保護膜１２１１で防止することができる。また、ソース配線１０２６及びドレイン配線１０２７の形成時において、第３不純物領域及び第４不純物領域に接して保護膜が設けられていないため、コンタクトホール形成が容易となった。また、サイドウォール形成時において、保護膜をエッチングストッパーとして用いてもよい。
【０２６６】
〔実施例１９〕
本実施例では、実施例１８とは異なる工程例を図２３に示した。本実施例では、図２２（Ｂ）で示される状態を得た後に、保護膜を除去する工程である。基本的な構成は実施例１８と同様であるので、相違点のみに着目して説明する。ただし、簡略化のため、保護膜以外の符号に関しては実施例１８と同一のものを用いた。なお、図２２（Ｂ）と図２３（Ａ）は同一である。
【０２６７】
まず、実施例１８に従い図２２（Ｂ）と同一の状態を形成する。図２２（Ｂ）の状態が得られたら、レジストマスク１０１６、１０１７を除去した。さらに、サイドウォールをマスクとして保護膜１２１１を除去し、保護膜１２１２を形成した。（（図２３（Ｂ））
【０２６８】
次いで、実施例１４と同様な熱処理を行い、触媒元素を第３不純物領域１０１９、１０２０にゲッタリングさせた。（図２３（Ｃ））
【０２６９】
次に、ＮＴＦＴ全部を覆うレジストマスク１０２２を形成した。そして、まずＰＴＦＴの保護膜１２１２を除去した。続いて、ＰＴＦＴのサイドウォール１０１３及び第３の不純物領域１０２０を除去した。さらにゲート絶縁膜１０１８をドライエッチングしてゲート配線と同形状のゲート絶縁膜１０２３を形成した。次いで、実施例１と同様なボロンドープを行い、第４不純物領域１０２４を形成した。（図２３（Ｄ））
【０２７０】
以降の工程は、実施例１８に従えば図２３（Ｅ）で示されるＴＦＴが完成する。勿論、実施例１４〜１８のいずれの実施例との組み合わせも可能である。
【０２７１】
〔実施例２０〕
本実施例では実施例１４に従い、図１７（Ｄ）で示される状態を得た後、レジストマスク１０１６、１０１７を形成して、３回目のリンの添加工程を行った。（図２４（Ａ））ここでは、ゲート絶縁膜１００５を介して第３不純物領域１０１９、１０２０にリンが１×１０20atoms/cm3の濃度で含まれるようにドーズ量及び加速電圧を調節した。
【０２７２】
このようにして図２４（Ａ）の状態が得られたら、ゲート絶縁膜１００５を選択的に除去した後、レジストマスクを除去した。その後、実施例１と同様にして保護膜１０２１を形成し、熱処理を行った。（図２４（Ｂ））
【０２７３】
本実施例ではゲート絶縁膜１００５のエッチング工程を行っているが、この工程を省略し、最終工程までゲート絶縁膜１００５を残すことも可能である。この場合、ゲート絶縁膜１００５を成膜した後は活性層が露呈することがないため、処理雰囲気から汚染されるような心配がない。
【０２７４】
以降の工程は、実施例１４に従えばＴＦＴが完成する。勿論、実施例１４〜１９のいずれの実施例との組み合わせも可能である。
【０２７５】
〔実施例２１〕
本実施例では本願発明を実施して形成したＴＦＴで回路を組み、同一基板上にドライバー回路（シフトレジスタ回路、バッファ回路、サンプリング回路、信号増幅回路など）と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示装置を作製した場合の例について説明する。
【０２７６】
実施例１４ではＣＭＯＳ回路を例にとって説明したが、本実施例ではＣＭＯＳ回路（図１６、図２５）を基本単位としたドライバー回路と、ＮＴＦＴを画素ＴＦＴとした画素マトリクス回路（図２５）とを同一基板上に形成した。図１１（Ａ）中においてＡ−Ａ' で切断した断面構造図が図２５に相当する。また、図２５に示す画素ＴＦＴは同一構造のＮＴＦＴが直列に接続されたダブルゲート構造であるので、片方のみに符号を付して説明する。
【０２７７】
なお、画素ＴＦＴは実施例１４の工程に従ってソース配線及びドレイン配線まで形成した後、ドレイン配線に接続するように画素電極を形成した構造とすれば良い。以下に作製方法を簡略に示す。
【０２７８】
まず、実施例１４の工程に従って、基板１３００上に下地膜１３０１、チャネル形成領域１３０２、第１不純物領域１３０３、第２不純物領域１３０４、第３不純物領域１３０５、１３０６、ゲート絶縁膜１３０７、ゲート配線１３０９、サイドウォール１３０８、保護膜１３１０、第１層間絶縁膜１３１１、ソース配線１３１２、ドレイン配線１３１３を形成した。
【０２７９】
そして、保護膜１３１０が形成された第１層間絶縁膜上に第２層間絶縁膜１３１５とを形成する。さらに、その上に第３層間絶縁膜１３１６を形成し、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極１３１８を形成した。また、１３１７も画素電極である。
【０２８０】
また、容量部は、容量配線１３２２を上部電極とし、アンドープシリコン層（真性半導体層または１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層）１３１９と不純物領域１３２０とでなる下部電極とで、絶縁膜１３２１を挟んで形成した。なお、容量配線１３２２は、画素ＴＦＴのゲート配線と同時に形成され、接地または固定電圧に接続した。また、絶縁膜１３２１は、画素ＴＦＴのゲート絶縁膜１３０７と同一の材料で構成されている。また、真性な領域１３１９は、画素ＴＦＴのチャネル形成領域と同じ材料で構成されている。また、不純物領域１３２０は、ＣＭOＳ回路のＮＴＦＴの第１不純物領域と同じ材料で構成されている。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。
【０２８１】
〔実施例２２〕
本実施例では、実施例２１とは異なる構造の容量部を形成した例を示す。基本的な構成は実施例２１とほぼ同様であるので相違点のみに着目して説明する。本実施例の容量部は、第３不純物領域３００１に接続されている第２不純物領域３００２と、絶縁膜３００３と容量配線３００４で形成されている。この容量部を備えたＴＦＴ形成側基板の断面構造図を図２６に示した。
【０２８２】
また、ブラックマスク３００５をＴＦＴ形成側基板に設けた。なお、容量配線３００４は画素ＴＦＴのソース配線及びドレイン配線と同時に形成され、接地または固定電圧に接続される。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１４〜２０のいずれの実施例との組み合わせも可能である。
【０２８３】
〔実施例２３〕
本実施例では、実施例２０、２１とは異なる容量部を形成した例を示す。基本的な構成は実施例２１とほぼ同様であるので相違点のみに着目して説明する。まず、実施例１４に従って、保護膜が形成された第１層間絶縁膜上に第２層間絶縁膜３１０２と、遮光性を有する導電材料からなるブラックマスク３１０３とを形成する。さらに、その上に第３層間絶縁膜が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極３１０４を接続する。
【０２８４】
なお、ブラックマスク３１０３は画素ＴＦＴ部を覆い、且つ、ドレイン配線３１０１と容量部を形成している。この容量部を備えたＴＦＴ形成側基板の断面構造図を図２７に示した。このようにして、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化することができる。勿論、実施例１４〜２０のいずれの実施例との組み合わせも可能である。
【０２８５】
〔実施例２４〕
本実施例では、チャネル形成領域の下方に絶縁膜３２０２を介して、バックゲート電極３２０１を形成した場合の例を図２８に示す。
【０２８６】
このバックゲート電極３２０１へ電子を注入することによってしきい値電圧を変化させ、所望のしきい値電圧に制御することができる。特に、本実施例のような画素ＴＦＴにおいては、しきい値電圧を適宜制御して消費電力を低減することが望ましい。勿論、実施例１４〜２４のいずれの実施例との組み合わせも可能である。
【０２８７】
〔実施例２５〕
本実施例では本願発明を実施して形成したＴＦＴで回路を組み、同一基板上にドライバー回路（シフトレジスタ回路、バッファ回路、サンプリング回路、信号増幅回路など）と画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示パネルを作製した場合の例について説明する。
【０２８８】
実施例１ではＣＭＯＳ回路を例にとって説明したが、本実施例ではＣＭＯＳ回路を基本単位としたドライバー回路と、ＮＴＦＴを画素ＴＦＴとした画素マトリクス回路とを同一基板上に形成した。なお、画素ＴＦＴはダブルゲート構造やトリプルゲート構造といったいわゆるマルチゲート構造でも良い。
【０２８９】
なお、画素ＴＦＴは実施例１または実施例１４の工程に従ってソース配線及びドレイン配線まで形成した後、ドレイン配線に接続するように画素電極を形成した構造とすれば良い。本願発明はＮＴＦＴの構造に特徴があり、これを画素ＴＦＴに適用することは公知の技術で容易であるため説明は省略する。
【０２９０】
同一基板上にドライバー回路及び画素マトリクス回路を形成したら、配向膜を形成してＴＦＴ形成側基板（アクティブマトリクス基板）がほぼ完成する。そして、対向電極と配向膜とを備えた対向基板を用意し、アクティブマトリクス基板と対向基板との間に液晶材料を封入すれば図２９に示す様な構造のアクティブマトリクス型液晶表示装置（液晶表示パネルまたは液晶モジュールともいう）が完成する。液晶材料を封入する工程は、公知のセル組工程を用いれば良いので詳細な説明は省略する。
【０２９１】
なお、図２９において２１は絶縁表面を有する基板、２２は画素マトリクス回路、２３はソースドライバー回路、２４はゲイトドライバー回路、２５は対向基板、２６はＦＰＣ（フレキシブルプリントサーキット）、２７はＤ／Ａコンバータやγ補正回路などの信号処理回路である。なお、複雑な信号処理回路はＩＣチップで形成して、そのＩＣチップをCOGのように基板上に取り付けても良い。
【０２９２】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示パネル、イメージセンサ等、他の電気光学装置に適用することも可能である。
【０２９３】
また、本実施例の電気光学装置は実施例１〜２４のどのような組み合わせからなる構成を用いても実現することができる。
【０２９４】
〔実施例２６〕
本願発明のＴＦＴ構造は実施例２５に示した電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２９５】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０２９６】
また、本実施例の半導体回路は実施例１〜２５のどのような組み合わせからなる構成を用いても実現することができる。
【０２９７】
〔実施例２７〕
本願発明を実施して形成されたＴＦＴは様々な電気光学装置や半導体回路に適用することができる。即ち、それら電気光学装置や半導体回路を表示部の部品として組み込んだ電子機器全てに本願発明は適用できる。
【０２９８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、、プロジェクションＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３０に示す。
【０２９９】
図３０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明は画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０３００】
図３０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０３０１】
図３０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の信号制御回路に適用できる。
【０３０２】
図３０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０３０３】
図３０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０３０４】
図３０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０３０５】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２６のどのような組み合わせからなる構成を用いても実現することができる。
【０３０６】
〔実施例２８〕
また、実施例２５に示した電気光学装置を用いてプロジェクターに適用することができる。即ち、電気光学装置を表示装置に組み込んだプロジェクターに適用することができる。
【０３０７】
図３１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２で構成される。本発明は投射装置の液晶表示装置やその他の信号制御回路に適用することができる。
【０３０８】
図３１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置の液晶表示装置やその他の信号制御回路に適用することができる。
【０３０９】
なお、図３１（Ｃ）は、図３１（Ａ）及び図３１（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３１０】
また、図３１（Ｄ）は、図３１（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図３１（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３１１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２４のどのような組み合わせからなる構成を用いても実現することができる。
【０３１２】
〔実施例２９〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０３１３】
図３４（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３４（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０３１４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材７０００、密封材（第２のシーリング材）７００１が設けられている。
【０３１５】
また、図３４（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０３１６】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０３１７】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。画素電極４０２７が透明導電膜である場合、画素部用ＴＦＴとしては、Ｐチャネル型ＴＦＴを用いることが好ましい。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０３１８】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０３１９】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０３２０】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０３２１】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０３２２】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０３２３】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０３２４】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０３２５】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３２６】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３２７】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３２８】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３２９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０３３０】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０３３１】
［実施例３０］
本実施例では、本願発明を用いて実施例２９とは異なる形態のＥＬ表示装置を作製した例について、図３５（Ａ）、図３５（Ｂ）を用いて説明する。図３４（Ａ）、図３４（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０３３２】
図３５（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３５（Ａ）をＡ-Ａ'で切断した断面図を図３５（Ｂ）に示す。
【０３３３】
実施例２９に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０３３４】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３３５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３３６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３３７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３３８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０３３９】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０３４０】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０３４１】
［実施例３１］
本実施例ではＥＬ表示パネルにおける画素部のさらに詳細な断面構造を図３６に、上面構造を図３７（Ａ）に、回路図を図３７（Ｂ）に示す。図３６、図３７（Ａ）及び図３７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０３４２】
図３６において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０３４３】
また、電流制御用ＴＦＴ３５０３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０３４４】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、第１不純物領域と第２不純物領域を設ける本願発明の構造は極めて有効である。
【０３４５】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０３４６】
また、図３７（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０３４７】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜５１が設けられ、その上に樹脂絶縁膜でなる平坦化膜５２が形成される。平坦化膜５２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０３４８】
また、５３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。この場合においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを用いることが好ましい。画素電極５３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０３４９】
また、絶縁膜（好ましくは樹脂）で形成されたバンク５４a、５４bにより形成された溝（画素に相当する）の中に発光層５５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０３５０】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０３５１】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０３５２】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０３５３】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０３５４】
本実施例では発光層５５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層５６を設けた積層構造のＥＬ層としている。そして、正孔注入層５６の上には透明導電膜でなる陽極５７が設けられる。本実施例の場合、発光層５５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０３５５】
陽極５７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）５３、発光層５５、正孔注入層５６及び陽極５７で形成されたコンデンサを指す。図３７（Ａ）に示すように画素電極５３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０３５６】
ところで、本実施例では、陽極５７の上にさらに第２パッシベーション膜５８を設けている。第２パッシベーション膜５８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０３５７】
以上のように本願発明のＥＬ表示パネルは図３６のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０３５８】
また、実施例２７の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０３５９】
〔実施例３２〕
本実施例では、実施例３１に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図３８を用いる。なお、図３６の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０３６０】
図３８において、電流制御用ＴＦＴ３６０３は本願発明のＰＴＦＴを用いて形成される。
【０３６１】
本実施例では、画素電極（陽極）６０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０３６２】
そして、絶縁膜でなるバンク６１a、６１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層６２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層６３、アルミニウム合金でなる陰極６４が形成される。この場合、陰極６４がパッシベーション膜としても機能する。こうしてＥＬ素子３６０５が形成される。
【０３６３】
本実施例の場合、発光層６２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０３６４】
また、実施例２７の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０３６５】
〔実施例３３〕
本実施例では、図３７（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３９（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０３６６】
図３９（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３６７】
また、図３９（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図３９（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０３６８】
また、図３９（Ｃ）は、図３９（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３６９】
なお、本実施例の構成は、実施例２９または３０の構成と自由に組み合わせて実施することが可能である。また、実施例２７の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０３７０】
［実施例３４］
実施例３１に示した図３７（Ａ）、図３７（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例３１の場合、電流制御用ＴＦＴ３５０３として本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してシリコンからなるサイドウォールに重なるように設けられた第１不純物領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０３７１】
この寄生容量のキャパシタンスは、上記ゲート電極と第１不純物領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれる第１不純物領域の長さによって決まる。
【０３７２】
また、実施例３３に示した図３９（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０３７３】
なお、本実施例の構成は、実施例２９〜３３の構成と自由に組み合わせて実施することが可能である。また、実施例２７の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０３７４】
【発明の効果】
本願発明を実施することで、ＮＴＦＴの信頼性を高めることが可能となった。
従って、厳しい信頼性が要求される高い電気特性（特に高いモビリティ）を有するＮＴＦＴの信頼性を確保することが可能となった。また同時に、特性バランスに優れたＮＴＦＴとＰＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できた。
【０３７５】
さらに、本願発明では半導体の結晶化に用いた触媒元素を低減することができるため、不安定要因の少ない半導体装置を実現できる。しかも触媒元素を低減する工程はソース領域及びドレイン領域の形成及び活性化と同時に行われるため、スループットを低下させるようなこともない。
【０３７６】
また、以上のようにＴＦＴで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となった。
【図面の簡単な説明】
【図１】 ＣＭＯＳ回路の断面を示す図。
【図２】 ＭＯＳＦＥＴの断面構造を示す図。
【図３】 ＣＭＯＳ回路の作製工程を示す図。
【図４】 ＣＭＯＳ回路の作製工程を示す図。
【図５】 ポリシリコン膜の作製工程を示す図。
【図６】 ポリシリコン膜の作製工程を示す図。
【図７】 ポリシリコン膜の作製工程を示す図。
【図８】 ＣＭＯＳ回路の作製工程を示す図。
【図９】 ＣＭＯＳ回路の作製工程を示す図。
【図１０】 ＣＭＯＳ回路の作製工程を示す図。
【図１１】 ＣＭＯＳ回路を上面からみた図。
【図１２】 画素マトリクス回路の構造を示す図。
【図１３】 画素マトリクス回路の構造を示す図。
【図１４】 画素マトリクス回路の構造を示す図。
【図１５】 画素マトリクス回路の構造を示す図。
【図１６】 ＣＭＯＳ回路の断面を示す図。
【図１７】 ＣＭＯＳ回路の作製工程を示す図。
【図１８】 ＣＭＯＳ回路の作製工程を示す図。
【図１９】 ＣＭＯＳ回路の作製工程を示す図。
【図２０】 ＣＭＯＳ回路の作製工程を示す図。
【図２１】 ＣＭＯＳ回路の作製工程を示す図。
【図２２】 ＣＭＯＳ回路の作製工程を示す図。
【図２３】 ＣＭＯＳ回路の作製工程を示す図。
【図２４】 ＣＭＯＳ回路の作製工程を示す図。
【図２５】 画素マトリクス回路の構造を示す図。
【図２６】 画素マトリクス回路の構造を示す図。
【図２７】 画素マトリクス回路の構造を示す図。
【図２８】 画素マトリクス回路の構造を示す図。
【図２９】 電気光学装置の外観を示す図。
【図３０】 電子機器の一例を示す図。
【図３１】 電子機器の一例を示す図。
【図３２】 各種ＴＦＴ構造を比較するための図。
【図３３】 ＮＴＦＴ（オフ状態）のエネルギーバンドを示す図。
【図３４】 ＥＬ表示装置を示す図。
【図３５】 ＥＬ表示装置を示す図。
【図３６】 ＥＬ表示装置の断面構造を示す図。
【図３７】 ＥＬ表示装置の上面図および回路図を示す図。
【図３８】 ＥＬ表示装置の断面構造を示す図。
【図３９】 ＥＬ表示装置の回路図を示す図。
Claims (10)
- 活性層と、前記活性層上に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜上に接して設けられたゲート配線とをそれぞれ有するＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴによって構成されたＣＭＯＳ回路を含む半導体装置であって、
前記Ｎチャネル型ＴＦＴのみ前記ゲート配線の側部にサイドウォールを有し、
前記Ｎチャネル型ＴＦＴの前記活性層は、第１チャネル形成領域と、前記第１チャネル形成領域と隣接する第１不純物領域と、前記第１不純物領域と隣接する第２不純物領域と、前記第２不純物領域と隣接する第３不純物領域とを有し、
前記第１チャネル形成領域は前記ゲート絶縁膜を介して前記Ｎチャネル型ＴＦＴの前記ゲート配線と重なっており、
前記第１不純物領域は前記ゲート絶縁膜を介して前記サイドウォールと重なっており、
前記第２不純物領域に含まれる１５族に属する元素の濃度は、前記第１不純物領域に含まれる前記１５族に属する元素の濃度よりも高く、
前記第３不純物領域に含まれる前記１５族に属する元素の濃度は、前記第２不純物領域に含まれる前記１５族に属する元素の濃度よりも高く、
前記Ｐチャネル型ＴＦＴの前記活性層は、第２チャネル形成領域と、前記第２チャネル形成領域と隣接する第４不純物領域と、前記第４不純物領域と隣接する第５不純物領域とを有し、
前記第２チャネル形成領域は前記ゲート絶縁膜を介して前記Ｐチャネル型ＴＦＴの前記ゲート配線と重なっており、
前記第４不純物領域及び前記第５不純物領域は同一濃度で１３族に属する元素を含み、
前記第３不純物領域及び前記第５不純物領域には、前記活性層の結晶化に用いた触媒元素が１×１０１７〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度で含まれることを特徴とする半導体装置。 - 請求項１において、
前記触媒元素とはＮｉ、Ｇｅ、Ｃｏ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｐｔ、Ｃｕ、ＡｕまたはＳｉから選ばれた一種または複数種の元素であることを特徴とする半導体装置。 - 請求項１または請求項２において、
前記ゲート配線の少なくとも一部は窒化シリコン膜で覆われていることを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記第３不純物領域及び前記第５不純物領域には前記１５族に属する元素が同一濃度で含まれることを特徴とする半導体装置。 - 請求項４において、
前記第３不純物領域及び前記第５不純物領域に含まれる前記１５族に属する元素の濃度は、前記第５不純物領域に含まれる前記１３族に属する元素の濃度よりも低いことを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか一において、
前記半導体装置とは液晶表示パネル、ＥＬ表示装置またはイメージセンサであることを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一において、
前記半導体装置とはビデオカメラ、デジタルカメラ、プロジェクター、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータまたは携帯情報端末であることを特徴とする半導体装置。 - 絶縁表面を有する基板上に触媒元素を用いて結晶を含む半導体膜を形成し、
前記結晶を含む半導体膜をパターニングして第１活性層及び第２活性層を形成し、
前記第１活性層及び前記第２活性層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記第１活性層及び前記第２活性層上にそれぞれゲート配線を形成し、
前記ゲート配線をマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を第１の濃度で添加し、
前記第１活性層及び前記第２活性層上にそれぞれ形成された前記ゲート配線の側部にサイドウォールを形成し、
前記ゲート配線及び前記サイドウォールをマスクとして、前記第１活性層及び前記第２活性層に前記１５族に属する元素を前記第１の濃度よりも高い第２の濃度で添加し、
前記第１活性層を覆うように第１レジストマスクを形成し、
前記第２活性層上に形成された前記サイドウォールを除去し、
前記第２活性層に前記第２活性層上に形成された前記ゲート配線をマスクとして１３族に属する元素を第３の濃度で添加し、
前記第１レジストマスクを除去し、
前記第１活性層及び前記第２活性層の上に第２レジストマスクを形成し、前記第１活性層の一部及び前記第２活性層の一部に前記１５族に属する元素を前記第３の濃度よりも低い第４の濃度で添加し、
前記第１活性層及び前記第２活性層上にそれぞれ形成された前記ゲート配線と、前記第１活性層上に形成された前記サイドウォールとを覆うように窒化シリコン膜を形成し、
前記第１活性層の一部及び前記第２活性層の一部に前記触媒元素を熱処理により移動させる半導体装置の作製方法であって、
前記第１活性層には第１チャネル形成領域と、前記第１チャネル形成領域と隣接する第１不純物領域と、前記第１不純物領域と隣接する第２不純物領域と、前記第２不純物領域と隣接する第３不純物領域が形成され、
前記第２活性層には第２チャネル形成領域と、前記第２チャネル形成領域に隣接する第４不純物領域と、前記第４不純物領域と隣接する第５不純物領域が形成され、
前記第２不純物領域に含まれる前記１５族に属する元素の濃度は、前記第１不純物領域に含まれる前記１５族に属する元素の濃度よりも高く、
前記第３不純物領域に含まれる前記１５族に属する元素の濃度は、前記第２不純物領域に含まれる前記１５族に属する元素の濃度よりも高く、
前記第４不純物領域及び前記第５不純物領域は同一濃度で前記１３族に属する元素を含み、
前記第５不純物領域には、前記第３不純物領域と同一濃度で前記１５族に属する元素が含まれることを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基板上に、結晶化を助長する触媒元素を含む第１活性層及び第２活性層を形成し、
前記第１活性層及び前記第２活性層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記第１活性層及び前記第２活性層の上にそれぞれゲート配線を形成し、
前記ゲート配線をマスクとして、前記第１活性層及び前記第２活性層に１５族に属する元素を第１の濃度で添加し、
前記第１活性層及び前記第２活性層上に形成された前記ゲート配線の側部にサイドウォールを形成し、
前記ゲート配線及び前記サイドウォールをマスクとして、前記第１活性層及び前記第２活性層に前記１５族に属する元素を前記第１の濃度よりも高い第２の濃度で添加し、
前記第１活性層及び前記第２活性層上に形成された前記ゲート絶縁膜の一部を覆う第１レジストマスクを前記第１活性層上及び前記第２活性層上にそれぞれ形成し、前記第１レジストマスクをマスクとして前記ゲート絶縁膜をエッチングすることによって前記第１活性層の一部及び前記第２活性層の一部を露呈させ、
前記第１活性層及び前記第２活性層の露呈した部分に前記第１レジストマスクをマスクとして用いて前記１５族に属する元素を前記第２の濃度よりも高い第３の濃度で添加し、
前記第１活性層及び前記第２活性層上にそれぞれ形成された前記第１レジストマスクを除去し、
前記第１活性層及び前記第２活性層上にそれぞれ形成された前記ゲート配線と、前記第１活性層上及び前記第２活性層上に形成された前記サイドウォールとを覆うように保護膜を形成し、
前記第１活性層及び前記第２活性層がそれぞれ有するチャネル形成領域中の前記触媒元素の濃度を低減するための熱処理をし、
前記第１活性層を覆うように第２レジストマスクを形成し、
前記第２活性層上に形成された前記保護膜を除去することによって、前記第２活性層の端部、及び前記第２活性層上に形成された前記ゲート配線及び前記サイドウォールを露呈させ、
前記第２活性層の露呈した端部及び前記第２活性層上に形成された前記サイドウォールを除去し、
前記第２活性層上に形成された前記ゲート配線をマスクとして前記ゲート絶縁膜を選択的に除去することによって前記第２活性層の一部を露呈させ、
前記第２活性層の露呈した部分に前記第２活性層上に形成された前記ゲート配線をマスクとして１３族に属する元素を前記第３の濃度よりも高い第４の濃度で添加する半導体装置の作製方法であって、
前記第１活性層には第１チャネル形成領域と、前記第１チャネル形成領域と隣接する第１不純物領域と、前記第１不純物領域と隣接する第２不純物領域と、前記第２不純物領域と隣接する第３不純物領域が形成され、
前記第２活性層には第２チャネル形成領域と、前記第２チャネル形成領域と隣接する第４不純物領域のみが形成され、
前記第２不純物領域に含まれる前記１５族に属する元素の濃度は、前記第１不純物領域に含まれる前記１５族に属する元素の濃度よりも高く、
前記第３不純物領域に含まれる前記１５族に属する元素の濃度は、前記第２不純物領域に含まれる前記１５族に属する元素の濃度よりも高いことを特徴とする半導体装置の作製方法。 - 請求項８または請求項９において、
前記サイドウォールは前記第１不純物領域の上方に形成されることを特徴とする半導体装置の作製方法。
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