JP4536186B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ表示装置に代表される電気光学装置及び本願発明の電気光学装置を用いた電気器具（電子機器）の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気器具も半導体装置である。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと呼ぶ）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶表示装置への応用開発が積極的に進められてきた。結晶質半導体膜を利用したＴＦＴ（結晶性ＴＦＴ）は高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００３】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００４】
ところが、ＴＦＴは必ずしも信頼性の面で単結晶半導体基板に作製されるＭＯＳトランジスタと同等ではないとされている。ＴＦＴはオフ電流（リーク電流）が大きくなり易く、長期にわたって動作させると、移動度やオン電流が低下するといった現象がしばしば観測された。このような現象がおこる原因の一つとして、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化が考えられた。
【０００５】
一方、ＭＯＳトランジスタでは、信頼性を向上させる技術として、ＬＤＤ（Lightly Doped Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。この構造はＴＦＴでも採用されている。従来技術では、ゲート電極をマスクとして、第１の不純物添加の工程によりＬＤＤ領域となる低濃度不純物領域を形成しておき、その後異方性エッチングの技術を利用してゲート電極の両側にサイドウオールを形成し、ゲート電極とサイドウオールをマスクとして第２の不純物添加の工程によりソース・ドレイン領域となる高濃度不純物領域を形成するものである。
【０００６】
さらにＭＯＳトランジスタでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）として知られている。このような構造とすることで、ＬＤＤ領域の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性を高めることができた。
【０００７】
また、こういったＭＯＳＦＥＴの構造をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」という発表論文ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。
【０００８】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【０００９】
【発明が解決しようとする課題】
ＭＯＳトランジスタの技術分野であるように、ＴＦＴで高い信頼性を達成するためには素子の構造面からの検討が必要であった。しかし、前述にある従来の方法では、自己整合的にＬＤＤ領域を形成することができるが、サイドウオール用の膜を異方性エッチングする工程は、ゲート絶縁膜を選択性良く残すことが困難であり、特性バラツキの原因となった。また、オフ電流が高いという問題が残ったままであった。
【００１０】
本発明はこのような問題点を克服するための技術を提供するものであり、ゲート電極とＬＤＤ領域とをオーバーラップさせた新たな構造のＴＦＴを提供することを目的とする。その目的を達成するために、従来技術よりも簡便な方法で、ゲート電極とＬＤＤ領域とをオーバーラップさせた構造のＴＦＴを作製する技術を提供することを目的としている。そして、高い信頼性を有するＴＦＴで回路を形成した信頼性の高い半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本願発明では、ｎチャネル型ＴＦＴのゲート電極を、第１のゲート電極と該第１のゲート電極を覆うように形成された第２のゲート電極で形成する。このとき、第１のゲート電極としてあらゆる導電膜を用いることができるが、本願発明では第２のゲート電極として半導体膜を用いる点に特徴がある。
【００１２】
第２のゲート電極は、ゲート電極としての機能だけでなく、第１のゲート電極を保護する役割も果たす。
【００１３】
また、本願発明ではｎチャネル型ＴＦＴの半導体層（活性層）が、チャネル形成領域、該チャネル形成領域に接して形成された第１の不純物領域及び該第１の不純物領域に接して形成された第２の不純物領域からなっている。前記第２のゲート電極は第１のゲート電極を覆うように形成されるが、さらに第１の不純物領域にも一部が重なるように形成される。
【００１４】
第１の不純物領域はソース領域またはドレイン領域となる第２の不純物領域よりも含まれる不純物元素（ｎチャネル型ＴＦＴなので周期律表の１５族に属する元素）の濃度が低い領域であり、低濃度不純物領域またはＬＤＤ領域と呼ばれる。本願発明では第２のゲート電極をゲート絶縁膜を介して第１の不純物領域に重ねることで、ホットキャリア注入を抑制し、劣化を防ぐ効果を得ている。
【００１５】
さらに、第１の不純物領域には、第２のゲート電極が重ならない領域もあり、その部分が抵抗体として働くため、オフ電流も抑制することができる。
【００１６】
【発明の実施の形態】
本発明の実施の形態について図１（Ａ）を用いて説明する。１０１は絶縁表面を有する基板である。例えば、酸化珪素膜を設けたガラス基板、ステンレス基板、プラスチック基板、セラミックス基板またはシリコン基板を用いることができる。またその他に石英基板を用いても良い。
【００１７】
前記基板上に形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化した結晶質半導体で形成することが望ましい。前記成膜法で形成される微結晶半導体を用いることも可能である。ここで適用できる半導体材料は、珪素、ゲルマニウム、また珪素とゲルマニウム合金、炭化珪素であり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００１８】
図１（Ａ）では前記基板上に形成された、ｎチャネル型及びｐチャネル型ＴＦＴの断面構造を示している。ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート電極は、第１のゲート電極と第２のゲート電極とから成っている。ｎチャネル型ＴＦＴの第１のゲート電極はゲート絶縁膜１１２に接して設けられた第１の導電層１１３と第１の導電層１１３に接して設けられた第２の導電層１１４とからなり、ｐチャネル型ＴＦＴの第１のゲート電極はゲート絶縁膜１１２に接して設けられた第１の導電層１１６と第１の導電層１１６に接して設けられた第２の導電層１１７とからなる。
【００１９】
そして、第２のゲート電極１１５は、ｎチャネル型ＴＦＴの第１のゲート電極を覆って、さらにゲート絶縁膜１１２に接して設けられている。また、第２のゲート電極１１８は、ｐチャネル型ＴＦＴの第１のゲート電極を覆って、さらにゲート絶縁膜１１２に接して設けられている。
【００２０】
第１のゲート電極は珪素（Ｓｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）または銅（Ｃｕ）から選ばれた元素からなる薄膜、それら薄膜を積層した膜、或いはそれら元素のいずれかを含む合金膜で形成されている。
【００２１】
また、第１のゲート電極を構成する第１の導電層１１３、１１６は、珪素、チタン、タンタルなどの元素か、これらの元素を主成分とする合金材料で形成されている。また、第２の導電層１１４、１１７は抵抗率の低い、アルミニウム（Ａｌ）や銅（Ｃｕ）を用いれば良い。ただし、銅を用いる場合は銅を窒化珪素膜で囲んで銅元素の拡散を防ぐ構造とする必要がある。
【００２２】
なお、珪素を用いる場合には珪素膜に対して不純物元素を添加することによって導電性を持たせ、導電性を有する珪素膜（以下、導電性珪素膜という）として用いることになる。
【００２３】
ここで第２の導電層は、液晶表示装置のような大面積の基板に本願発明のＴＦＴを形成することを考慮して、ゲート電極の抵抗を低くする目的で設けられるものである。従って、用途によっては、第１のゲート電極を前記第１の導電層のみで形成しても良い。また、第２の導電層の上にさらに他の導電層を積層しても良い。
【００２４】
第２のゲート電極１１５、１１８は、前記第１のゲート電極と電気的に導通している。本願発明では第２のゲート電極として半導体膜（具体的には導電性珪素膜）を用いる。導電性珪素膜を用いた場合、様々な利点がある。
【００２５】
まず、第２のゲート電極として珪素膜を用いた場合の優位点として、第１のゲート電極に対する被覆性が高い点、ファインパターンが得やすいという点、絶縁膜（特にゲート絶縁膜）中へ拡散する恐れがない点などが挙げられる。また、周期律表の１３族または１５族に属する元素、炭素、窒素、酸素といった元素を添加することで容易に導電性を調節できる点も優位点の一つである。
【００２６】
なお、珪素膜としては、非晶質珪素膜、結晶質珪素膜（多結晶珪素膜と単結晶珪素膜を含む）または微結晶珪素膜を用いることができる。また、珪素膜だけでなく、シリコンゲルマニウム膜などの珪素を主成分とする半導体膜を用いることも可能である。
【００２７】
そして、第２のゲート電極は第１のゲート電極を完全に覆っていて、さらにゲート絶縁膜１１２に延在している。図１１に示すように第１のゲート電極の長さ（線幅）をＬ１、第２のゲート電極の長さ（線幅）をＬ２とすると、Ｌ１＜Ｌ２の関係が保たれていれば良い。具体的には、Ｌ１を０．１〜１０μm（代表的には０．２〜５μm）とし、Ｌ２を０．３〜１４μm（代表的には０．８〜８μm）とするのが好ましい。
【００２８】
しかし、次に述べるように、第１のゲート電極と第２のゲート電極は、半導体層に不純物を添加してソース領域、ドレイン領域またはＬＤＤ領域を形成するためのマスクとして機能するので、その点を考慮してＬ１、Ｌ２の値を決める必要がある。
【００２９】
ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域１０２と、前記チャネル形成領域の両側に接して設けられた第１の不純物領域１０３、１０４と、前記第１の不純物領域１０３、１０４に接して設けられた第２の不純物領域１０５、１０６とから成っている。第１の不純物領域１０３、１０４は、ゲート絶縁膜１１２を介して、第２のゲート電極１１５がゲート絶縁膜と接している領域に重なって設けられている。
【００３０】
ただし、本願発明の最大の特徴は、第１の不純物領域１０３、１０４は全域が第２のゲート電極に重なっているのではなく、その一部のみが重なっているという点にある。即ち、第１の不純物領域は、ゲート絶縁膜１１２を介して第２のゲート電極と重なっている部分（ゲート電圧が印加される部分）と、重なっていない部分（ゲート電圧が印加されない部分）とを含む。
【００３１】
この様子を図１（Ｂ）に示す。なお、図１（Ｂ）の符号は図１（Ａ）の符号に対応している。図１（Ｂ）に示すように、第１の不純物領域（本明細書中では低濃度不純物領域またはＬＤＤ領域ともいう）１０４は、第２のゲート電極１１５とゲート絶縁膜１１２を介して重なっている部分（Gate-overlapped LDD領域１０４a）と重なっていない部分（non-Gate-overlapped LDD領域１０４b）とに区別される。
【００３２】
この様子を上面から見ると図１（Ｃ）に示すようになる。図１（Ｃ）において、半導体層１２５と第２のゲート配線１２６とが交差する部分を特に第２のゲート電極１１５と呼び、この交差によって形成された第２のゲート電極１１５の端部１２７は、第１の不純物領域１０４上に位置する。
【００３３】
本願発明では、Gate-overlapped LDD領域１０４aの長さ（図１１のＬ４に相当する）を０．１〜２μm（代表的には０．３〜１．５μm）とし、non-Gate-overlapped LDD領域１０４b（図１１のＬ５に相当する）を０．１〜２μm（代表的には０．３〜１μm）とするのが好ましいと考えている。
【００３４】
なお、第１の不純物領域１０３、１０４は、０．２〜４μｍ、代表的には０．６〜２．５μｍの長さ（図１１のＬ６に相当する）を有し、ｎ型を付与する不純物元素（周期律表の１５族に属する元素、代表的にはリン又は砒素）の濃度が１×１０16〜１×１０19atoms/cm3、代表的には１×１０17〜５×１０18atoms/cm3である。また、ソース領域１０５とドレイン領域１０６の不純物濃度は、１×１０19〜１×１０21atoms/cm3、代表的には１×１０20〜５×１０20atoms/cm3とすれば良い。
【００３５】
この時、チャネル形成領域１０２は真性な半導体層、またはあらかじめ１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層で構成される。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００３６】
一方、ｐチャネル型ＴＦＴの不純物領域１０８〜１１１（これらをまとめて第３の不純物領域という）には、同じ濃度でｐ型を付与する不純物元素（周期律表の１３族に属する元素、代表的にはボロン）が添加されている。そして、前記ｎチャネル型ＴＦＴのソース領域１０５とドレイン領域１０６に添加される不純物濃度の１．５〜３倍の濃度でｐ型を付与する不純物元素が添加されている。
【００３７】
また、本願発明の作製方法で形成すると、不純物領域１１０、１１１には、前記ｎチャネル型ＴＦＴの第２の不純物領域１０５、１０６と同一濃度の不純物元素（ｎ型を付与する不純物元素）が含まれている。即ち、第３の不純物領域の一部に第２の不純物領域と同一濃度で周期律表の１５族に属する元素含まれていることになる。
【００３８】
以上示したように本願発明はＴＦＴの構造において、ゲート電極を第１のゲート電極と、第１のゲート電極を覆って第２のゲート電極を設けたものであり、図１で示すように第２のゲート電極は、第１のゲート電極とゲート絶縁膜とに接して設けられている。
【００３９】
そして、ゲート絶縁膜を介して半導体層に設けられた第１の不純物領域と、第２のゲート電極がゲート絶縁膜に接している領域とが、部分的に重なって設けられている構造に特徴があり、また、その作製方法に特徴がある。
【００４０】
図１に示すＴＦＴは、特にｎチャネル型ＴＦＴにおいて、いわゆるＬＤＤ領域として機能する第１の低濃度不純物領域１０３、１０４が、ゲート絶縁膜を介して第２のゲート電極と重なって設けられた構造となっているので、ＭＯＳトランジスタのＧＯＬＤ構造やＬＡＴＩＤ構造の如き利点を得ることが可能である。さらに、第１の不純物領域１０３、１０４は前記第２のゲート電極と重ならない部分もあるので、その部分は実質的に抵抗体として機能する。
【００４１】
一方、ｐチャネル型ＴＦＴはこうしたＬＤＤ構造となる低濃度不純物領域は設けないものとする。勿論、低濃度不純物領域を設ける構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本願発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００４２】
こうしてｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが完成したら、第１の層間絶縁膜１１９で覆い、ソース領域１０５、１１１、ドレイン領域１０６、１１０とコンタクトをとったソース電極１２０、１２２、とドレイン電極１２１とを設ける。図１の構造では、これらを設けた後でパッシベーション膜１２３として窒化珪素膜を設けている。さらに樹脂材料でなる第２の層間絶縁膜１２４が設けられている。第２の層間絶縁膜は、樹脂材料に限定される必要はないが、例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために樹脂材料を用いることが好ましい。
【００４３】
図１では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００４４】
（本願発明のｎチャネル型ＴＦＴ構造の利点）
本願発明のｎチャネル型ＴＦＴは第１の不純物領域（ＬＤＤ領域）の一部に対してゲート電極をオーバーラップさせ、ＬＤＤ領域の中にゲート電圧が印加される部分と印加されない部分とを形成するという点に特徴がある。
【００４５】
ここで本願発明の優位性を従来の構造と比較して説明する。図１３（I）の（Ａ）、（Ｂ）はＬＤＤ構造のないｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）とその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図１３（II）の（Ａ）、（Ｂ）は通常のＬＤＤ構造の場合を、図１３（III）の（Ａ）、（Ｂ）はゲート電極をオーバーラップさせたＬＤＤ構造の場合を、そして図１３（IV）の（Ａ）、（Ｂ）には本願発明のｎチャネル型ＴＦＴの場合を示す。
【００４６】
なお、図面中においてn+はソース領域またはドレイン領域を、channelはチャネル形成領域を、n-はＬＤＤ領域を指す。また、Ｉｄはドレイン電流、Ｖｇはゲート電圧である。
【００４７】
図１３（I）の（Ａ）、（Ｂ）に示すようにＬＤＤ構造がない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）もオフ電流も非常に劣化しやすい。
【００４８】
次に、図１３（II）の（Ａ）、（Ｂ）に示すＬＤＤ構造の場合、オフ電流はかなり抑えられ、オン電流もオフ電流もある程度は劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。
【００４９】
次に、図１３（III）の（Ａ）、（Ｂ）に示すＬＤＤ領域とゲート電極とがオーバーラップした構造であるが、この構造はオン電流の劣化を抑制することに重点を置いた構造となっている。
【００５０】
この場合、オン電流の劣化を十分に抑えることができる反面、通常のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本願発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したものである。
【００５１】
そして、本願発明の構造は図１３（IV）の（Ａ）、（Ｂ）に示すように、ＬＤＤ領域の中に、ゲート電極とオーバーラップさせた部分と、オーバーラップさせない部分とを形成するような構造とした。この構造を採用することで、オン電流の劣化を十分に抑制し、且つ、オフ電流を低減することが可能となった。
【００５２】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５３】
［実施例１］
本実施例では、本願発明の構成を液晶表示装置に適用した例を示し、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について、図２と図３を用いて説明する。
【００５４】
なお、画素部を形成する画素ＴＦＴとして本実施例ではｎチャネル型ＴＦＴを用いる。また、オフ電流（ＴＦＴがオフ状態にある時に流れてしまう電流）を低減するためにはダブルゲート構造またはトリプルゲート構造等のマルチゲート構造とするのが好ましい。本実施例の場合、図面上では簡略化してシングルゲート構造で図示しているが、実際にはダブルゲート構造を採用する。
【００５５】
まず基板２０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板２０１のＴＦＴが形成される表面に、酸化珪素で成る下地膜２０２を２００ｎｍの厚さに形成する。下地膜２０２は、さらに窒化珪素膜を積層させても良いし、窒化珪素膜のみであっても良い。
【００５６】
次に、この下地膜２０２の上に５０ｎｍの厚さで、非晶質珪素膜をプラズマＣＶＤ法で形成する。非晶質珪素膜の含有水素量にもよるが、好ましくは４００〜５００℃に加熱して脱水素処理を行い、非晶質珪素膜の含有水素量を５atm％以下として、結晶化の工程を行って結晶質珪素膜とする。
【００５７】
この結晶化の工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜に照射して、結晶質珪素膜とする。
【００５８】
尚、本実施例では初期膜を非晶質珪素膜として用いたが、初期膜として微結晶珪素膜を用いても構わないし、直接結晶質珪素膜を成膜しても良い。
【００５９】
こうして形成された結晶質珪素膜をパターニングして、島状の半導体層（以下、半導体層という）２０３〜２０５を形成する。
【００６０】
次に、半導体層２０３〜２０５を覆って、酸化珪素膜、窒化酸化珪素膜、窒化珪素膜またはそれらの積層膜でなるゲート絶縁膜２０６を形成する。ここではプラズマＣＶＤ法で窒化酸化珪素膜を１００ｎｍの厚さに形成する。そして、図では説明しないが、ゲート絶縁膜２０６の表面に第１のゲート電極を構成する、第１の導電層として導電性珪素膜を１０〜２００ｎｍ（本実施例では５０ｎｍ）に形成し、さらに第２の導電層としてチタン／アルミニウム／チタンの三層構造からなる積層膜を１００〜１０００ｎｍ（本実施例では２００ｎｍ）の厚さで形成する。
【００６１】
そして、公知のパターニング技術により、第１のゲート電極を構成する第１の導電層２０７〜２１０と、第２の導電層の２１１〜２１４が形成される。なお、図２（Ａ）では第２の導電層を簡略化して単層で図示しているが、実際にはアルミニウム膜の上面及び下面をチタンで挟んだ構造となっている。
【００６２】
また、この時、図１１で示した第１のゲート電極の長さＬ１は２μｍとなるようにパターニングする。
【００６３】
第１のゲート電極を構成する第２の導電層として、アルミニウムを用いる場合には、純アルミニウムを用いても良いし、チタン、珪素、スカンジウム、ネオジウムから選ばれた元素が０．１〜５atm％添加されたアルミニウム合金を用いても良い。また銅を用いる場合には、図示しないが、ゲート絶縁膜２０６の表面に窒化珪素膜を設けておくと好ましい。
【００６４】
また、図２では画素部を構成するｎチャネル型ＴＦＴのドレイン側に付加容量部を設ける構造となっている。このとき、付加容量部の配線電極は第１の導電層２１０及び第２の導電層２１４とで形成される。
【００６５】
こうして図２（Ａ）に示す構造が形成されたら、１回目のｎ型不純物を添加する工程を行う。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜２０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。
【００６６】
また、こうして形成された不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域２４１、２４２を形成することになり、ＬＤＤ領域として機能する部分である。従ってこの領域のリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とする。本明細書中では、こうして形成された不純物領域をｎ-領域と呼ぶ。
【００６７】
また、半導体層中に添加された前記不純物元素は、レーザーアニール法や、熱処理により活性化させる必要がある。この工程は、ソース・ドレイン領域を形成する不純物添加の工程のあと実施しても良いが、この段階でレーザーアニール法により活性化させることは効果的である。
【００６８】
この工程で、第１のゲート電極を構成する第１の導電層２０７〜２１０と第２の導電層２１１〜２１４は、リンの添加に対してマスクとして機能する。即ち、ゲート絶縁膜を介して存在する半導体層において、第１のゲート電極の真下にあたる領域にはリンは添加されない。そして、図２（Ｂ）に示すように、リンが添加された低濃度不純物領域２１５〜２２０が形成される。
【００６９】
なお、ここで形成された低濃度不純物領域２２０は後に付加容量部の下部電極として機能することになる。本願発明の作製方法では付加容量部の下部電極としてｎ-領域を用いることができる。また、本明細書中では付加容量の電極を全て容量電極と呼ぶが、説明の必要に応じて「上部電極」または「下部電極」と使い分けることにする。
【００７０】
通常、半導体層を付加容量部の電極として用いる場合には、電圧を加えて半導体層を反転させて電極として機能させなければならない。従来は半導体層が真性であったため比較的大きな電圧をかけなければならなかったが、本願発明ではｎ型半導体層を用いることになるため必要な電圧が小さくて済む（消費電力が小さい）という利点が得られる。
【００７１】
次にフォトレジスト膜２２１、２２２でｎチャネル型ＴＦＴを形成する領域を覆って、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する不純物添加の工程を行う。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、イオンドープ法でジボラン（Ｂ2Ｈ6）を用いて添加する。
【００７２】
ここでも加速電圧を８０ｋｅＶとして、２×１０21atoms/cm3の濃度にボロンを添加する。そして、図２（Ｃ）に示すようにボロンが高濃度に添加された領域２２３、２２４が形成される。この領域は後にｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。
【００７３】
そして、レジストマスク２２１、２２２を除去した後、第２のゲート電極を形成する工程を行う。ここでは、第２のゲート電極の材料に第１の導電層と同一材料である導電性珪素膜を用い、１００〜１０００ｎｍ（本実施例では２００ｎｍ）の厚さに形成する。また、第２のゲート電極の線幅（図１１のＬ３に相当する）を５μmとする。即ち、第１のゲート電極に重ならない部分（図１１のＬ６に相当する）が１．５μmとなるように調節する。
【００７４】
なお、本願発明ではＬ３を０．５〜１８μm（代表的には１．４〜１０μm）、Ｌ６を０．２〜４μm（代表的には０．６〜２．５μm）の範囲から選択すると良い。
【００７５】
また、本実施例では第１のゲート電極に対する被覆性を高めるために、減圧熱ＣＶＤ法により導電性珪素膜（本実施例ではリンを添加した非晶質珪素膜）を形成する。減圧熱ＣＶＤ法で作製された導電性珪素膜はパターン側面に対する被覆性が高いため、本願発明のような構造を実現するには適している。勿論、プラズマＣＶＤ法、スパッタ法を用いても構わないが、第１のゲート電極の側面で断線しないように注意が必要である。
【００７６】
そして、公知の技術によりパターニングを行ってフォトレジスト膜２２５〜２２８を形成し、導電性珪素膜をエッチングして第２のゲート電極２２９〜２３２が形成される。この時、前述のように第２のゲート電極は、第１のゲート電極の両側にそれぞれ１．５μｍの長さ（図１１のＬ６に相当する）でゲート絶縁膜と接する領域が形成されるようにパターニングする。
【００７７】
また、画素部を構成するｎチャネル型ＴＦＴのドレイン側に付加容量部が設けられるが、この付加容量部の電極（上部電極）２３２は第２のゲート電極と同時に形成される。
【００７８】
そして、フォトレジスト膜２２５〜２２８をマスクとして、２回目のｎ型を付与する不純物元素の添加工程を行い、不純物領域２３３〜２３８を形成する。ここでは前述のリン添加工程と同様に、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程でも、ゲート絶縁膜２０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。
【００７９】
そして、ここでリンが添加される領域は、ｎチャネル型ＴＦＴでソース領域またはドレイン領域として機能させるため、この領域のリンの濃度は、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは５×１０20atoms/cm3とする。本明細書中ではこの不純物領域をｎ+領域と呼ぶ。
【００８０】
こうしてｎチャネル型ＴＦＴのソース領域２３３、２３７（または２３８）及びドレイン領域２３４、２３８（または２３７）が形成される。また、ｎチャネル型ＴＦＴのチャネル形成領域２３９、２４０、低濃度不純物領域（ＬＤＤ領域ともいう。図１の第１の不純物領域に相当する）２４１、２４２が画定し、付加容量部の下部電極２４３が画定する。
【００８１】
さらに、ｐチャネル型ＴＦＴのチャネル形成領域２４４も画定する。また、ｐチャネル型ＴＦＴのドレイン領域２２３とソース領域２２４にもｎチャネル型ＴＦＴのソース領域及びドレイン領域と同一濃度でリンが添加される（不純物領域２３５、２３６）が、前の工程でその４倍の濃度でボロンが添加されているため、導電型は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はない。また、不純物領域（図１の第２の不純物領域に相当する）２４５は図２（Ｂ）の工程で添加された濃度のリンと、図２（Ｃ）の工程で添加された濃度のボロンのみを含む領域となる。
【００８２】
こうして図２（Ｄ）の状態が得られたら、フォトレジスト膜２２５〜２２８をマスクとして第２のゲート電極２２９〜２３１及び上部電極２３２の等方性エッチング）を行う。エッチングはヒドラジン、エチレンジアミン、ピロカテコール水溶液（ＥＰＷ）、水酸化カリウムまたはＴＭＡＨ（水酸化テトラメチルアンモニウム）等のエッチャントを用いたウェットエッチング法によっても良いし、ＣＦ4＋Ｏ2等の混合ガスを用いたドライエッチング法によっても良い。本明細書中ではこの工程をサイドエッチング工程という。（図２（Ｅ））
【００８３】
このサイドエッチング工程によって形成された第２のゲート電極２４６〜２４８及び上部電極２４９は、端部が後退してΧμmだけ短くなる。第２のゲート電極はもともと図１１のＬ３に相当する線幅（０．５〜１８μm、代表的には１．４〜１０μm）で形成されていたが、この工程によって図１１のＬ２に相当する線幅（０．３〜１４μm、代表的には０．８〜８μm）となる。
【００８４】
本願発明ではこの距離（図１１のＬ５に相当する）を０．１〜２μm（好ましくは０．３〜１μm）で制御する。本実施例ではサイドエッチングをΧ＝０．５μmで行ったため、図１１に示したＬ４は１μmとなる。
【００８５】
即ち、ｎチャネル型ＴＦＴのＬＤＤ領域２４１、２４２のうち、チャネル形成領域２３９、２４０に近い部分では１μmにわたって第２のゲート電極２４６、２４８と重なり、残りの０．５μmは第２のゲート電極２４６、２４８とは重ならない状態となる。こうして図１で説明したようなｎチャネル型ＴＦＴを実現することができる。
【００８６】
次に、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができる。
【００８７】
熱アニール法では、窒素雰囲気中において５００℃、２時間の加熱処理をして活性化を行う。本実施例では、第１のゲート電極を構成する第２の導電層にアルミニウムを用いたが、導電性珪素膜で形成された第１の導電層と同じく導電性珪素膜で形成された第２のゲート電極がアルミニウム膜（実際にはチタンで挟まれたアルミニウム膜）を覆って形成されているため、導電性珪素膜がブロッキング層として機能して、ヒロックの発生やアルミニウム原子の他の領域への拡散等を防ぐことができる。
【００８８】
また、レーザーアニール法では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して照射することにより活性化を行う。また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られる。またこの工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできる。
【００８９】
次に、第１の層間絶縁膜２５０を１μmの厚さに形成する。第１の層間絶縁膜２５０としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、有機樹脂膜、またはそれらの積層膜をもちいることができる。本実施例では、図示しないが、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とする。
【００９０】
第１の層間絶縁膜２５０を形成したら、次にパターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域にコンタクトホールを形成する。そして、ソース配線（またはソース電極）２５１〜２５３とドレイン配線（またはドレイン電極）２５４、２５５を形成する。図示していないが、本実施例ではこの電極を、チタン膜を１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の膜を、パターニングして形成する。
【００９１】
次に、ソース配線２５１〜２５３とドレイン配線２５４、２５５と、第１の層間絶縁膜２５０を覆ってパッシベーション膜（窒化珪素膜）２５６を形成する。パッシベーション膜２５６は、窒化珪素膜で３００ｎｍの厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜２５７を約２μmの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【００９２】
有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機性樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００９３】
次に、第２の層間絶縁膜２５７の上に、遮光層２５８を形成する。遮光層２５８は金属膜や顔料を含ませた有機樹脂膜で形成すれば良いものである。ここでは、チタン膜をスパッタ法で形成する。
【００９４】
遮光膜２５８を形成したら、第３の層間絶縁膜２５９を形成する。この第３の層間絶縁膜２５９は、第２の層間絶縁膜２５７と同様に、有機樹脂膜を用いて形成すると良い。そして、第２の層間絶縁膜２５７と第３の層間絶縁膜２５９とにドレイン配線２５５に達するコンタクトホールを形成し、画素電極２６０を形成する。
【００９５】
画素電極２６０は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物膜（ＩＴＯ膜）を１００ｎｍの厚さにスパッタ法で形成し、画素電極２６０を形成する。
【００９６】
図３（Ａ）の状態が形成されたら、配向膜２６１を形成する。本実施例では配向膜２６１としてポリイミド膜を用いる。対向側の基板２６２には、透明導電膜２６３と、配向膜２６４とを形成する。配向膜２６１、２６４は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにする。
【００９７】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成された基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（ともに図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料２６５を注入し、図示しない封止剤（シール剤）によって完全に封入する。よって図３（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【００９８】
図１０は完成したアクティブマトリクス型液晶表示装置の外観を表している。基板１００１には画素部１００２、信号線駆動回路（ソースドライバー回路）１００３、走査線駆動回路（ゲートドライバー回路）１００４、信号処理回路（信号分割回路、ＤＡコンバータ回路、γ補正回路等）１００５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１００６が取り付けられている。なお、１００７は対向基板である。
【００９９】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図４と図５を用いて説明する。図４は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板４００上に形成された、画素部４０１と、走査線駆動回路（ゲートドライバー回路）４０２と、信号線駆動回路（ソースドライバー回路）４０３で構成される。
【０１００】
これら駆動回路はＣＭＯＳ回路を基本として構成されている。走査線駆動回路４０２と、信号線駆動回路４０３はそれぞれゲート配線（走査線）５０２とソース配線（信号線）５０３で画素部４０１に接続されている。また、ゲート配線５０２とソース配線５０３との各交点に画素ＴＦＴ５００が配置され、その画素ＴＦＴ５００には直列に付加容量５０６が接続される。さらに、画素ＴＦＴ５００及び付加容量５０６と直列に画素電極５０４が接続される。
【０１０１】
図５（Ａ）は画素部４０１の上面図であり、ほぼ一つの画素の上面図である。画素部にはダブルゲート構造の画素ＴＦＴ（ｎチャネル型ＴＦＴ）５００が設けられている。なお、ゲート配線５０２が図示されていないゲート絶縁膜を介してその下の半導体層５０１と交差している部分を本明細書中ではゲート電極５０８と呼ぶ。
【０１０２】
また、図５（Ａ）に示した画素ＴＦＴ５００をＡ−Ａ'で切断した断面図は図３（Ｂ）に示した画素部の断面図に相当する。図３（Ｂ）の場合、シングルゲート構造で図示されているので実際の断面とは異なるが、本願発明を理解するのに妨げとはならない。
【０１０３】
また、図４に示した付加容量５０６は半導体層５０１と容量線５０５とでゲート絶縁膜（図示せず）を挟んで形成される。なお、容量配線５０５において実質的に付加容量の上部電極（容量電極）として機能する部分が図２（Ｅ）の容量電極２４９である。この容量配線５０５は第２のゲート電極と同時に形成され、第２のゲート電極と平行に設けられる。
【０１０４】
なお、５０７で示されるのはドレイン電極であり、画素ＴＦＴ５００と画素電極５０４とを接続する際に、オーミック接触をとりやすくするために形成された電極である。
【０１０５】
一方、図５（Ｂ）に示すＣＭＯＳ回路をＢ−Ｂ'に沿った断面は、図１に示すＣＭＯＳ回路の断面図となる。なお、図１に対応する部分には同一の符号を付した。図５（Ｂ）において、ゲート電極５１０は、図１における第１の導電層１１３と第２の導電層１１４からなる第１のゲート電極及び第２のゲート電極１１５で構成される。また、ゲート電極５１１は、図１における第１の導電層１１６と第２の導電層１１７からなる第１のゲート電極及び第２のゲート電極１１８で構成される。
【０１０６】
なお、本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１０７】
［実施例２］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１０８】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図６に示す。まず基板６０１に酸化珪素膜６０２を設け、その上に非晶質珪素膜６０３を形成する。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層６０４を形成する。（図６（Ａ））
【０１０９】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃、１４時間）の熱処理を行い、結晶質珪素膜６０５を形成する。こうして得られた結晶質珪素膜６０５は非常に優れた結晶性を有する。（図５（Ｂ））
【０１１０】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図７で説明する。
【０１１１】
まず、ガラス基板７０１に酸化珪素膜７０２を設け、その上に非晶質珪素膜７０３、酸化珪素膜７０４を連続的に形成する。この時、酸化珪素膜７０４の厚さは１５０ｎｍとする。
【０１１２】
次に酸化珪素膜７０４をパターニングして、選択的に開孔部７０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層７０６が形成され、ニッケル含有層７０６は開孔部７０５の底部のみで非晶質珪素膜７０２と接触する。（図７（Ａ））
【０１１３】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃、１４時間）の熱処理を行い、結晶質珪素膜７０７を形成する。この結晶化の過程では、ニッケルが接した非晶質珪素膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質珪素膜７０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１１４】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１１５】
以上のような技術を用いて結晶質半導体膜（結晶質珪素膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となる。
【０１１６】
［実施例３］
本実施例は、実施例１で用いられる半導体層を形成する方法として、実施例２のように非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いる。
【０１１７】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１１８】
本実施例の構成について図８を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図８（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜８０２、結晶質珪素膜８０３が形成された状態を示している。そして、結晶質珪素膜８０３の表面にマスク用の酸化珪素膜８０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質珪素膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質珪素膜にリンが添加された領域８０５が設けられる。
【０１１９】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間（本実施例では６００℃、１２時間）の熱処理を行うと、結晶質珪素膜にリンが添加された領域８０５がゲッタリングサイトとして働き、結晶質珪素膜８０３に残存していた触媒元素はリンが添加された領域８０５に移動させることができる。
【０１２０】
そして、マスク用の酸化珪素膜８０４と、リンが添加された領域８０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atoms/cm3以下にまで低減された結晶質珪素膜を得ることができる。この結晶質珪素膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができる。
【０１２１】
［実施例４］
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図９で説明する。
【０１２２】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板９０１が用いられる。そして実施例２及び実施例３で示した技術を用い、結晶質半導体膜が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層９０２、９０３を形成する。そして、半導体層９０２、９０３を覆って、ゲート絶縁膜９０４を、珪素を主成分とする膜で形成する。本実施例では、プラズマＣＶＤ法で窒化酸化珪素膜を７０ｎｍの厚さで形成する。（図９（Ａ））
【０１２３】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行う。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良い。（図９（Ｂ））
【０１２４】
その結果、本実施例の条件では、半導体層９０２、９０３とゲート絶縁膜９０４との界面で熱酸化膜が形成され、ゲート絶縁膜９０７が形成される。
【０１２５】
以上の工程で作製されたゲート絶縁膜９０７は、絶縁耐圧が高く半導体層９０５、９０６とゲート絶縁膜９０７の界面は非常に良好なものである。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良い。
【０１２６】
勿論、本実施例に実施例２や実施例３を組み合わせることは実施者が適宜決定すれば良い。
【０１２７】
［実施例５］
本実施例では、実施例１と異なる工程順序で結晶質ＴＦＴを作製する例を図１４に示す。具体的には実施例３で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図１に従うものであるので、相違点のみに着目して説明する。
【０１２８】
まず、実施例１の工程に従って図２（Ｅ）の状態を得る。図１４（Ａ）は図２（Ｅ）の状態からフォトレジスト膜２２５〜２２８を除去した状態を表している。ただし、ＴＦＴの活性層となる半導体層の形成には実施例２に示した熱結晶化技術を用いている。
【０１２９】
この時、ｎチャネル型ＴＦＴのソース領域２３３、２３７及びドレイン領域２３４、２３８、並びにｐチャネル型ＴＦＴのソース領域２３６及びドレイン領域２３５には１×１０19〜１×１０21atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度でリンが含まれている。
【０１３０】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が矢印の方向に移動し、前述のソース領域及びドレイン領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができる。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3以下にまで低減することができる。
【０１３１】
図１４（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従い、図３（Ｂ）に示すようなアクティブマトリクス基板を作製することができる。
【０１３２】
なお、本実施例の構成は実施例１〜実施例４のいずれの構成とも自由に組み合わせることが可能である。
【０１３３】
［実施例６］
本実施例では実施例１において図２（Ｅ）に示したサイドエッチング工程を異なる方法で行った場合について説明する。説明には図１５を用いる。
【０１３４】
まず実施例１の工程によって図２（Ｄ）の工程までを終了させる。次に、フォトレジスト膜１５００を形成し、基板側から光を照射してフォトレジスト膜１５００の一部を感光させる。この工程は公知の裏面露光法を用いれば良い。
【０１３５】
この時、第２のゲート電極２２９〜２３１及び容量電極２３２がマスクとなって未感光領域１５０１が形成される。未感光領域１５０１は光の回り込みによって第２のゲート電極よりも内側に形成される。光の回り込み量は露光条件で制御ができるが、この回り込み量が図２（Ｅ）に示した距離（Χμm）を決めることになる。
【０１３６】
なお、本実施例の場合、第２のゲート電極２２９〜２３１及び容量電極２３２を裏面露光用のマスクとして機能させなければならない。そのため、材料の選択と裏面露光用光源を慎重に組み合わせることが必要である。ただし、通常の露光装置に使われるi線、g線やエキシマレーザー光を用いるとすると、その波長の光が吸収される材料を用いることになる。
【０１３７】
露光光源としてどのような波長の光を用いるかによって適切な材料は異なるが、少なくともＴＦＴの半導体層とは異なる材料を選択する必要がある。本実施例ではＴＦＴの半導体層が結晶質珪素膜であるため、第２のゲート電極の材料として非晶質珪素膜を用いる。
【０１３８】
非晶質珪素膜中に不純物元素を添加して、露光光を吸収しうるエネルギーバンドギャップをもたせることも有効である。そのような不純物元素としては、リン、ボロン、炭素、酸素または窒素等の元素が挙げられる。
【０１３９】
こうして図１５（Ａ）の状態が得られたら、フォトレジスト膜１５００を現像してパターン化されたフォトレジスト膜１５０２〜１５０５を形成する。そして、これらのフォトレジスト膜をマスクとして第２のゲート電極２２９〜２３１及び容量電極２３２をエッチングする。
【０１４０】
このエッチング工程によって新たに第２のゲート電極１５０６〜１５０８及び容量電極１５０９が形成される。（図１５（Ｂ））
【０１４１】
この後、実施例１の工程に従えば図３（Ｂ）に示したような構造のアクティブマトリクス基板が完成する。本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１４２】
［実施例７］
本実施例では実施例１と異なる工程でアクティブマトリクス基板を作製する場合について説明する。なお、基本的には実施例１と同様であるので、相違点のみに注目して説明する。
【０１４３】
まず、実施例１の工程に従って図２（Ａ）の状態を得た後、ｐチャネル型ＴＦＴを隠すようにフォトレジスト膜６０を形成する。次に、図２（Ｂ）と同様の条件でリンを添加し、第１の不純物領域となる不純物領域６１〜６４を形成する。（図１６（Ａ））
【０１４４】
次に、図２（Ｄ）の工程に示したようにフォトレジスト膜６５〜６８を形成し、さらに第２のゲート電極６９〜７１及び容量電極７２を形成する。その後、図２（Ｄ）の工程と同様の条件でリンを添加し、高濃度にリンが添加された不純物領域７３〜７８を形成する。（図１６（Ｂ））
【０１４５】
次に、図２（Ｅ）に示した工程に従って電極の端部をエッチングし、第２のゲート電極７９〜８１及び容量電極８２を形成する。（図１６（Ｃ））
【０１４６】
次に、ｎチャネル型ＴＦＴとなる領域をフォトレジスト膜８３、８４で隠し、図２（Ｃ）の工程と同様の条件でボロンを添加した。この工程によりｐチャネル型ＴＦＴの第３の不純物領域（ソース領域８５及びドレイン領域８６）とチャネル形成領域８７が画定する。（図１６（Ｄ））
【０１４７】
この後、実施例１の工程に従えば図３（Ｂ）に示したような構造のアクティブマトリクス基板が完成する。本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１４８】
［実施例８］
本実施例では、実施例１において第１のゲート電極と第２のゲート電極との組み合わせについて例を示す。説明には図１７を用いる。
【０１４９】
図１７（Ａ）は第１の導電層として導電性珪素膜１７０１を用い、第２の導電層としてチタン（Ｔｉ）膜１７０２、アルミニウムを主成分とする膜（代表的にはアルミニウムに０．１〜５wt%のチタン、スカンジウムまたはネオジウムを添加した膜）１７０３、チタン膜１７０４とを積層した積層膜を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。
【０１５０】
図１７（Ｂ）は第１の導電層として導電性珪素膜１７０１を用い、第２の導電層としてモリブデンとタングステンが１：１に混合された合金膜（以下、Ｍｏ−Ｗ膜という）１７０６を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。なお、Ｍｏ−Ｗ膜の代わりにタングステンをタンタルに置き換えたＭｏ−Ｔａ膜を用いても良い。
【０１５１】
図１７（Ｃ）は第１の導電層として導電性珪素膜１７０１を用い、第２の導電層として銅または銅（Ｃｕ）を主成分とする膜（代表的には銅に０．１〜５wt%の他元素を添加した膜）１７０７とチタン膜１７０８とを積層した積層膜を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。
【０１５２】
この場合、銅の拡散を防ぐために上記どちらの導電性珪素膜にも窒素を含有させておくことが好ましい。または、第１のゲート電極と第２のゲート電極との間または第１の導電層と第２の導電層に、電極間または導電層間の導通を妨げない程度の膜厚で窒化珪素膜を設けておくことも有効である。その場合の膜厚は１〜１０nm（代表的には２〜５nm）としておく。
【０１５３】
図１７（Ｄ）は第１の導電層としてチタン膜１７０２を用い、第２の導電層としてアルミニウムを主成分とする膜１７０３、チタン膜１７０４とを積層した積層膜を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。
【０１５４】
以上の組み合わせは代表例であって本願発明に適用できる組み合わせは本実施例に限定されるものではない。例えば、図１７（Ｄ）において、第１のゲート電極として下層にタンタル膜を設け、上層にアルミニウムを主成分とする膜を設けた構成なども可能である。
【０１５５】
また、本実施例に示した導電性珪素膜は周期律表の１３族または１５族に属する元素によって導電性が付与されているが、炭素、酸素または窒素といった元素を添加してあっても構わない。
【０１５６】
また、第１の導電層は、好ましくは導電性珪素膜であるが、他の金属膜（代表的にはチタン膜またはタンタル膜）で代用することは可能である。第１の導電層は第２の導電層の元素がゲート絶縁膜中へと拡散することを防ぐ保護膜も兼ねているので、そのような効果を失わない組み合わせであれば良い。
【０１５７】
なお、本実施例の構成は実施例１〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１５８】
［実施例９］
本実施例では第１のゲート電極の構造に関する一実施例を図１８に示す。図１８（Ａ）は第１のゲート電極として、導電性珪素膜（第１の導電層）１８０１とアルミニウムを主成分とする膜（第２の導電層）１８０２との積層膜を用い、第２のゲート電極として導電性珪素膜１８０３を用いた例である。
【０１５９】
この時、図１８（Ａ）に示すように第２の導電層１８０２の幅を第１の導電層１８０１の幅よりも狭くすることによって、第１のゲート電極を階段状に形成することができる。こうすることによって第２のゲート電極の被覆性が高まり、断線等の不良を防ぐことができる。
【０１６０】
なお、本実施例では段差は一つしか形成されていないが、多数の段差を形成した多段階形状であるとさらに良い。
【０１６１】
図１８（Ａ）に示したような形状は、第２の導電層１８０２をフォトレジスト膜（図示せず）を用いてエッチングした後で、オーバーエッチングを行うことにより膜の側面を横方向にエッチング（サイドエッチング）してフォトレジスト膜よりも細いパターンを形成すれば良い。この時、前述のフォトレジスト膜は傘のように第２の導電層上に残る。これをそのまま用いて導電性珪素膜をエッチングすれば図１８（Ａ）の形状が得られる。
【０１６２】
次に、図１８（Ｂ）に示す構造は、図１８（Ａ）に示した構造において第１の導電層である導電性珪素膜をテーパー状にエッチングした場合の例である。この形状は、図１８（Ａ）の際に説明したように第２の導電層１８０２をサイドエッチングした後、傘のように残ったフォトレジスト膜を使ってエッチングを行えば、導電性珪素膜１８０１にテーパーを形成することができる。
【０１６３】
この時、テーパー角は８〜４０°（好ましくは１０〜３０°）とすれば良い。さらに、図１８（Ａ）、（Ｂ）の構造において第２の導電層をテーパー形状に形成しても有効である。
【０１６４】
なお、本実施例の構成は実施例１〜８のいずれの構成とも自由に組み合わせることが可能である。
【０１６５】
［実施例１０］
本実施例では図１（Ｂ）に示したＬＤＤ領域の構造をドレイン側（ドレイン電極が接続される側）のみに設けた場合の例を図１９に示す。本実施例の実施する場合、実施例１の図２（Ｄ）の工程で、第２のゲート電極を形成する際のパターニングマスクを変更するだけで良い。
【０１６６】
図１９に示すように第２のゲート電極１９０１、１９０２はドレイン側のＬＤＤ領域のみに第２のゲート電極１９０１、１９０２が重なるように形成されている。そのため、ソース側（ソース電極が接続される側）はＬＤＤ領域が形成されない。
【０１６７】
また、画素部に用いられる画素ＴＦＴはソース領域とドレイン領域の機能が逆になる場合もあるので、本実施例の構造は採用しない方が好ましい。
【０１６８】
なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０１６９】
［実施例１１］
本実施例では画素部の付加容量の下部電極として機能する不純物領域を、ｐ型を付与する不純物元素を添加して形成する場合について説明する。説明には図２０を用いる。
【０１７０】
図２０（Ａ）は実施例１の図２（Ｃ）の工程に相当する工程であり、フォトレジスト膜２２２の形状を異ならせた状態である。即ち、本実施例ではフォトレジスト膜２２２を付加容量部に重ならないように形成する。
【０１７１】
この状態でボロンを添加することによって、第３の不純物領域２２３、２２４と同一濃度でボロンが添加された不純物領域２１が形成される。本実施例ではこの不純物領域２１を容量電極（下部電極）ともいう。
【０１７２】
次に実施例１に従って図２（Ｄ）に示した工程を行い、第２のゲート電極と同時に容量電極（上部電極）２３２を形成する。
【０１７３】
こうして容量電極（下部電極）２１と絶縁膜（ゲート絶縁膜から延在する）と容量電極（上部電極）２３２とで付加容量が形成される。この付加容量は画素ＴＦＴと直列に接続される。
【０１７４】
この後の工程を実施例１に従えば、図３（Ｂ）に示すような構造のアクティブマトリクス型基板が完成する。図３（Ｂ）との違いは付加容量の下部電極がｐ型不純物領域で形成されている点である。
【０１７５】
なお、本実施例の構成は実施例１〜１０に示した構成のいずれとも自由に組み合わせることが可能である。
【０１７６】
［実施例１２］
本実施例では、実施例１においてｎ+領域（第２不純物領域）を異なる工程で形成する場合について図２１を用いて説明する。
【０１７７】
まず、実施例１の工程に従って図２（Ｄ）に示したリンの添加工程の直前まで行う。そして、リンを添加する前に第２のゲート電極のサイドエッチング工程を行い、図２１（Ａ）の状態を得る。この時、図２１（Ａ）で用いている符号は図２（Ｄ）、（Ｅ）で用いた符号に対応する。
【０１７８】
次に、フォトレジスト膜２２５〜２２８をマスクとしてゲート絶縁膜のエッチングを行い、パターン化されたゲート絶縁膜３１〜３３を形成する。ゲート絶縁膜のエッチングには公知のドライエッチング法を用いれば良い。この時、絶縁膜３４はゲート絶縁膜３１〜３３と同時に形成された膜であるが、付加容量用の絶縁体として機能するため、厳密にはゲート絶縁膜ではない。
【０１７９】
こうして図２１（Ｂ）の状態を得たら、フォトレジスト膜２２５〜２２８を除去し、第２のゲート電極２４６〜２４８及び容量電極（上部電極）２４９をマスクとしてｎ型を付与する不純物の添加工程を行う。本実施例ではｎ型を付与する不純物としてリンを用いる。（図２１（Ｃ））
【０１８０】
こうしてｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する第２の不純物領域３５〜３８及びｐチャネル型ＴＦＴのソース領域またはドレイン領域として機能する第３の不純物領域３９、４０が形成される。
【０１８１】
このあとの工程は実施例１に従えば良い。完成した液晶表示装置の完成図は図３（Ｂ）とほぼ同様（ゲート絶縁膜がパターニングされているかいないかの違いがあるのみ）なので説明は省略する。
【０１８２】
なお、不純物領域３５〜４０を形成した後で、公知のシリサイド形成工程を行い、不純物領域３５〜４０の表面近傍または全体をシリサイド化することも有効である。図示していないが、本実施例では図２１（Ｃ）の工程の後、コバルト膜を形成してコバルトシリサイド層を形成する。
【０１８３】
こうすることでＴＦＴと配線間の接触抵抗を低減することが可能である。また、その際、第２のゲート電極の表面近傍（または全体）もシリサイド化するので、低抵抗化されてゲート電極としての機能が向上するとともに、ゲート電極と他の配線とのオーミック接触をとる際に接触抵抗を低減することができるという利点がある。
【０１８４】
なお、本実施例の構成は実施例１〜実施例１１のいずれの構成とも自由に組み合わせることが可能である。
［実施例１３］
本実施例では、図１１のＬ４に相当する長さをＴＦＴ形成部と配線部とで異ならせる場合について図２２を用いて説明する。
【０１８５】
図２２において、半導体層４１上には第１のゲート配線（第１のゲート電極含む）４２及び第２のゲート配線（第２のゲート電極含む）４３が形成されている。この時、第２のゲート配線４３は第１のゲート配線４２を覆い隠すように形成されるが、本明細書中では第１のゲート配線４２と重ならない部分の長さをＬ４と定義している（図１１参照）。
【０１８６】
本実施例の場合、ＴＦＴ形成部（半導体層の上）ではＬ４の長さ（ここではＷLDDと表す）を０．１〜２μm（代表的には０．３〜１．５μm）とする。そして、配線部（半導体層の上以外）ではＬ４'の長さ（ここではＷLと表す）を０．０５〜０．５μm（代表的には０．１〜０．３μm）とする。
【０１８７】
即ち、本実施例はＴＦＴ形成部よりも配線形成部の方において第２のゲート配線の線幅を狭くすることに特徴がある。なぜならば配線形成部ではＬ４に相当する領域は必要なく、却って配線の高密度集積化を妨げる要因となってしまうため、可能な限り線幅を狭くした方が好ましいからである。
【０１８８】
従って、本実施例の構成を用いることで配線の高密度集積化が容易となり、延いては半導体装置の高密度集積化が可能となる。なお、本実施例の構成は実施例１〜１２のいずれの構成とも自由に組み合わせることが可能である。
【０１８９】
［実施例１４］
本願発明のＴＦＴ構造は液晶表示装置のような電気光学装置だけでなく、あらゆる半導体回路に用いることが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に用いても良い。
【０１９０】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を用いても良い。
【０１９１】
また、本実施例の半導体回路は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
【０１９２】
［実施例１５］
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１９３】
図２３（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２３（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１９４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１９５】
また、図２３（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１９６】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に用いることができる。本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１９７】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１９８】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１９９】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２００】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２０１】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２０２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２０３】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２０４】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２０５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２０６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２０７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２０８】
但し、ＥＬ素子からの発光方向（光の放射方向）がカバー材側へ向かう場合は、カバー材６０００は透光性を有する必要がある。
【０２０９】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２１０】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１４のいずれの構成を組み合わせて実施しても構わない。
【０２１１】
［実施例１６］
本実施例では、本願発明を用いて実施例１５とは異なる形態のＥＬ表示装置を作製した例について、図２４（Ａ）、２４（Ｂ）を用いて説明する。図２３（Ａ）、２３（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２１２】
図２４（Ａ）は本実施例のＥＬ表示装置の上面図であり、図２４（Ａ）をＡ-Ａ'で切断した断面図を図２４（Ｂ）に示す。
【０２１３】
実施例１５に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０２１４】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２１５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２１６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２１７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２１８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２１９】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０２２０】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２２１】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１４のいずれの構成を組み合わせて実施しても構わない。
【０２２２】
［実施例１７］
実施例１５および１６のような構成からなるＥＬ表示パネルにおいて、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図２５に、上面構造を図２６（Ａ）に、回路図を図２６（Ｂ）に示す。図２５、図２６（Ａ）及び図２６（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２２３】
図２５において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は図１（Ａ）に示した本願発明のｎチャネル型ＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、スイッチング用ＴＦＴ３５０２を図１（Ａ）のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２２４】
また、電流制御用ＴＦＴ３５０３は図１（Ａ）に示した本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３６０１は配線３６０２によって電流制御用ＴＦＴのゲート電極３６０３に電気的に接続されている。また、３６０４で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３６０５を電気的に接続するゲート配線である。
【０２２５】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２２６】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２２７】
また、図２６（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３６０３となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線３６０６と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３６０６は電流供給線（電源線）３５０６に接続される。
【０２２８】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜３６０７が設けられ、その上に樹脂絶縁膜でなる平坦化膜３６０８が形成される。平坦化膜３６０８を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２２９】
また、３６０９は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極３６０９としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２３０】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３６１０により形成された溝（画素に相当する）の中に発光層３６１１が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２３１】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２３２】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２３３】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３４】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３５】
本実施例では発光層３６１１の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３６１２を設けた積層構造のＥＬ層としている。そして、正孔注入層３６１２の上には透明導電膜でなる陽極３６１３が設けられる。本実施例の場合、発光層３６１１で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３６】
陽極３６１３まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）３６０７、発光層３６１１、正孔注入層３６１２及び陽極３６１３で形成されたコンデンサを指す。図２６（Ａ）に示すように画素電極３６０９は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２３７】
ところで、本実施例では、陽極３６１３の上にさらに第２パッシベーション膜３６１４を設けている。第２パッシベーション膜３６１４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２３８】
以上のように本願発明のＥＬ表示装置は図２５のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２３９】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１６のいずれの構成を組み合わせて実施しても構わない。
【０２４０】
〔実施例１８〕
本実施例では、実施例１７に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図２７を用いる。なお、図２５の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２４１】
図２７において、電流制御用ＴＦＴ３５０３は図１（Ａ）のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１を参照すれば良い。
【０２４２】
本実施例では、画素電極（陽極）３６１６として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２４３】
そして、絶縁膜でなるバンク３６１７が形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３６１８が形成される。その上にはアルカリ金属錯体（好ましくはカリウムアセチルアセトネート）でなる電子注入層３６１９、アルミニウム合金でなる陰極３６２０が形成される。この場合、陰極３６２０がパッシベーション膜として機能する。こうしてＥＬ素子３７０１が形成される。
【０２４４】
本実施例の場合、発光層３６１８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２４５】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１６のいずれの構成を組み合わせて実施しても構わない。
【０２４６】
〔実施例１９〕
本実施例では、図２６（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２８（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０２４７】
図２８（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４８】
また、図２８（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図２８（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２４９】
また、図２８（Ｃ）は、図２８（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５０】
なお、本実施例の構成は、実施例１〜１８の構成と自由に組み合わせて実施することが可能である。
【０２５１】
［実施例２０］
実施例１７に示した図２６（Ａ）、２６（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１７の場合、電流制御用ＴＦＴ３５０３として実施例１〜１２に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２５２】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２５３】
また、実施例１９に示した図２８（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０２５４】
なお、本実施例の構成は、実施例１〜１９の構成と自由に組み合わせて実施することが可能である。
［実施例２１］
本願発明の電気光学装置、具体的には本願発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２５５】
また、等方相−コレステリック相−カイラルスメクティック相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティック相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２９に示す。
【０２５６】
図２９に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２９に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２５７】
図２９に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２５８】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２５９】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６０】
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２６１】
なお、本実施例に示す液晶は、実施例１〜１４のいずれの構成を有する液晶表示装置においても用いることが可能である。
【０２６２】
［実施例２２］
本願発明を実施して形成されたＴＦＴは様々な電気光学装置や半導体回路に用いることができる。即ち、電気光学装置や半導体回路を部品として組み込んだ電気器具全てに本願発明は用いることができる。
【０２６３】
上記電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電気器具の具体例を図１２、図３０、３１に示す。
【０２６４】
図１２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２６５】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２６６】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６７】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６８】
図１２（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６９】
図１２（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は液晶表示装置２５０２に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７０】
図３０（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７１】
図３０（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７２】
図３０（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２７３】
図３０（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２７４】
なお、図１２（Ｅ）のリアプロジェクターや図１２（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図３１に示す。なお、図３１（Ａ）は光学エンジンであり、図３１（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２７５】
図３１（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８、３００９、３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図３１（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２７６】
また、図３１（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図３１（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２７７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜２１のどのような組み合わせからなる構成を用いても実現することができる。
【０２７８】
【発明の効果】
本願発明を実施することであらゆる半導体装置に用いられるｎチャネル型ＴＦＴの信頼性を高めることが可能となる。その結果、ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高めることができる。延いては、ｎチャネル型ＴＦＴを回路に含む半導体回路や上記液晶表示装置を部品として組み込んだ電気器具の信頼性も向上する。
【図面の簡単な説明】
【図１】 本実施形態のＴＦＴの断面図。
【図２】 ＴＦＴの作製工程を示す断面図。
【図３】 ＴＦＴの作製工程を示す断面図。
【図４】 アクティブマトリクス基板の斜視図。
【図５】 画素部とＣＭＯＳ回路の上面図。
【図６】 結晶性珪素膜の作製工程を示す図。
【図７】 結晶性珪素膜の作製工程を示す図。
【図８】 結晶性珪素膜の作製工程を示す図。
【図９】 結晶性珪素膜の作製工程を示す図。
【図１０】 液晶表示装置の外観を示す図。
【図１１】 本発明のゲート電極の構成を示す図。
【図１２】 電気器具の一例を示す図。
【図１３】 各種ＴＦＴ構造における電気特性の特徴を示す図。
【図１４】 ＴＦＴの作製工程を示す断面図。
【図１５】 ＴＦＴの作製工程を示す断面図。
【図１６】 ＴＦＴの作製工程を示す断面図。
【図１７】 ゲート電極の構造を示す図。
【図１８】 ゲート電極の構造を示す図。
【図１９】 画素部とＣＭＯＳ回路の断面図。
【図２０】 付加容量の作製工程を示す断面図。
【図２１】 ＴＦＴの作製工程を示す断面図。
【図２２】 ゲート配線（ゲート電極含む）の構成を示す上面図。
【図２３】 ＥＬ表示装置の外観を示す図。
【図２４】 ＥＬ表示装置の外観を示す図。
【図２５】 ＥＬ表示装置の画素部の断面構造を示す図。
【図２６】 ＥＬ表示装置の画素部の上面構造及び回路図を示す図。
【図２７】 ＥＬ表示装置の画素部の断面構造を示す図。
【図２８】 ＥＬ表示装置の画素部の回路図を示す図。
【図２９】 液晶の光学応答特性を示す図。
【図３０】 電気器具の一例を示す図。
【図３１】 光学エンジンの構成を示す図。
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示装置やＥＬ表示装置に代表される電気光学装置及び本願発明の電気光学装置を用いた電気器具（電子機器）の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気器具も半導体装置である。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと呼ぶ）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶表示装置への応用開発が積極的に進められてきた。結晶質半導体膜を利用したＴＦＴ（結晶性ＴＦＴ）は高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００３】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００４】
ところが、ＴＦＴは必ずしも信頼性の面で単結晶半導体基板に作製されるＭＯＳトランジスタと同等ではないとされている。ＴＦＴはオフ電流（リーク電流）が大きくなり易く、長期にわたって動作させると、移動度やオン電流が低下するといった現象がしばしば観測された。このような現象がおこる原因の一つとして、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化が考えられた。
【０００５】
一方、ＭＯＳトランジスタでは、信頼性を向上させる技術として、ＬＤＤ（Lightly Doped Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。この構造はＴＦＴでも採用されている。従来技術では、ゲート電極をマスクとして、第１の不純物添加の工程によりＬＤＤ領域となる低濃度不純物領域を形成しておき、その後異方性エッチングの技術を利用してゲート電極の両側にサイドウオールを形成し、ゲート電極とサイドウオールをマスクとして第２の不純物添加の工程によりソース・ドレイン領域となる高濃度不純物領域を形成するものである。
【０００６】
さらにＭＯＳトランジスタでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）として知られている。このような構造とすることで、ＬＤＤ領域の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性を高めることができた。
【０００７】
また、こういったＭＯＳＦＥＴの構造をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」という発表論文ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。
【０００８】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【０００９】
【発明が解決しようとする課題】
ＭＯＳトランジスタの技術分野であるように、ＴＦＴで高い信頼性を達成するためには素子の構造面からの検討が必要であった。しかし、前述にある従来の方法では、自己整合的にＬＤＤ領域を形成することができるが、サイドウオール用の膜を異方性エッチングする工程は、ゲート絶縁膜を選択性良く残すことが困難であり、特性バラツキの原因となった。また、オフ電流が高いという問題が残ったままであった。
【００１０】
本発明はこのような問題点を克服するための技術を提供するものであり、ゲート電極とＬＤＤ領域とをオーバーラップさせた新たな構造のＴＦＴを提供することを目的とする。その目的を達成するために、従来技術よりも簡便な方法で、ゲート電極とＬＤＤ領域とをオーバーラップさせた構造のＴＦＴを作製する技術を提供することを目的としている。そして、高い信頼性を有するＴＦＴで回路を形成した信頼性の高い半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本願発明では、ｎチャネル型ＴＦＴのゲート電極を、第１のゲート電極と該第１のゲート電極を覆うように形成された第２のゲート電極で形成する。このとき、第１のゲート電極としてあらゆる導電膜を用いることができるが、本願発明では第２のゲート電極として半導体膜を用いる点に特徴がある。
【００１２】
第２のゲート電極は、ゲート電極としての機能だけでなく、第１のゲート電極を保護する役割も果たす。
【００１３】
また、本願発明ではｎチャネル型ＴＦＴの半導体層（活性層）が、チャネル形成領域、該チャネル形成領域に接して形成された第１の不純物領域及び該第１の不純物領域に接して形成された第２の不純物領域からなっている。前記第２のゲート電極は第１のゲート電極を覆うように形成されるが、さらに第１の不純物領域にも一部が重なるように形成される。
【００１４】
第１の不純物領域はソース領域またはドレイン領域となる第２の不純物領域よりも含まれる不純物元素（ｎチャネル型ＴＦＴなので周期律表の１５族に属する元素）の濃度が低い領域であり、低濃度不純物領域またはＬＤＤ領域と呼ばれる。本願発明では第２のゲート電極をゲート絶縁膜を介して第１の不純物領域に重ねることで、ホットキャリア注入を抑制し、劣化を防ぐ効果を得ている。
【００１５】
さらに、第１の不純物領域には、第２のゲート電極が重ならない領域もあり、その部分が抵抗体として働くため、オフ電流も抑制することができる。
【００１６】
【発明の実施の形態】
本発明の実施の形態について図１（Ａ）を用いて説明する。１０１は絶縁表面を有する基板である。例えば、酸化珪素膜を設けたガラス基板、ステンレス基板、プラスチック基板、セラミックス基板またはシリコン基板を用いることができる。またその他に石英基板を用いても良い。
【００１７】
前記基板上に形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化した結晶質半導体で形成することが望ましい。前記成膜法で形成される微結晶半導体を用いることも可能である。ここで適用できる半導体材料は、珪素、ゲルマニウム、また珪素とゲルマニウム合金、炭化珪素であり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００１８】
図１（Ａ）では前記基板上に形成された、ｎチャネル型及びｐチャネル型ＴＦＴの断面構造を示している。ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート電極は、第１のゲート電極と第２のゲート電極とから成っている。ｎチャネル型ＴＦＴの第１のゲート電極はゲート絶縁膜１１２に接して設けられた第１の導電層１１３と第１の導電層１１３に接して設けられた第２の導電層１１４とからなり、ｐチャネル型ＴＦＴの第１のゲート電極はゲート絶縁膜１１２に接して設けられた第１の導電層１１６と第１の導電層１１６に接して設けられた第２の導電層１１７とからなる。
【００１９】
そして、第２のゲート電極１１５は、ｎチャネル型ＴＦＴの第１のゲート電極を覆って、さらにゲート絶縁膜１１２に接して設けられている。また、第２のゲート電極１１８は、ｐチャネル型ＴＦＴの第１のゲート電極を覆って、さらにゲート絶縁膜１１２に接して設けられている。
【００２０】
第１のゲート電極は珪素（Ｓｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）または銅（Ｃｕ）から選ばれた元素からなる薄膜、それら薄膜を積層した膜、或いはそれら元素のいずれかを含む合金膜で形成されている。
【００２１】
また、第１のゲート電極を構成する第１の導電層１１３、１１６は、珪素、チタン、タンタルなどの元素か、これらの元素を主成分とする合金材料で形成されている。また、第２の導電層１１４、１１７は抵抗率の低い、アルミニウム（Ａｌ）や銅（Ｃｕ）を用いれば良い。ただし、銅を用いる場合は銅を窒化珪素膜で囲んで銅元素の拡散を防ぐ構造とする必要がある。
【００２２】
なお、珪素を用いる場合には珪素膜に対して不純物元素を添加することによって導電性を持たせ、導電性を有する珪素膜（以下、導電性珪素膜という）として用いることになる。
【００２３】
ここで第２の導電層は、液晶表示装置のような大面積の基板に本願発明のＴＦＴを形成することを考慮して、ゲート電極の抵抗を低くする目的で設けられるものである。従って、用途によっては、第１のゲート電極を前記第１の導電層のみで形成しても良い。また、第２の導電層の上にさらに他の導電層を積層しても良い。
【００２４】
第２のゲート電極１１５、１１８は、前記第１のゲート電極と電気的に導通している。本願発明では第２のゲート電極として半導体膜（具体的には導電性珪素膜）を用いる。導電性珪素膜を用いた場合、様々な利点がある。
【００２５】
まず、第２のゲート電極として珪素膜を用いた場合の優位点として、第１のゲート電極に対する被覆性が高い点、ファインパターンが得やすいという点、絶縁膜（特にゲート絶縁膜）中へ拡散する恐れがない点などが挙げられる。また、周期律表の１３族または１５族に属する元素、炭素、窒素、酸素といった元素を添加することで容易に導電性を調節できる点も優位点の一つである。
【００２６】
なお、珪素膜としては、非晶質珪素膜、結晶質珪素膜（多結晶珪素膜と単結晶珪素膜を含む）または微結晶珪素膜を用いることができる。また、珪素膜だけでなく、シリコンゲルマニウム膜などの珪素を主成分とする半導体膜を用いることも可能である。
【００２７】
そして、第２のゲート電極は第１のゲート電極を完全に覆っていて、さらにゲート絶縁膜１１２に延在している。図１１に示すように第１のゲート電極の長さ（線幅）をＬ１、第２のゲート電極の長さ（線幅）をＬ２とすると、Ｌ１＜Ｌ２の関係が保たれていれば良い。具体的には、Ｌ１を０．１〜１０μm（代表的には０．２〜５μm）とし、Ｌ２を０．３〜１４μm（代表的には０．８〜８μm）とするのが好ましい。
【００２８】
しかし、次に述べるように、第１のゲート電極と第２のゲート電極は、半導体層に不純物を添加してソース領域、ドレイン領域またはＬＤＤ領域を形成するためのマスクとして機能するので、その点を考慮してＬ１、Ｌ２の値を決める必要がある。
【００２９】
ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域１０２と、前記チャネル形成領域の両側に接して設けられた第１の不純物領域１０３、１０４と、前記第１の不純物領域１０３、１０４に接して設けられた第２の不純物領域１０５、１０６とから成っている。第１の不純物領域１０３、１０４は、ゲート絶縁膜１１２を介して、第２のゲート電極１１５がゲート絶縁膜と接している領域に重なって設けられている。
【００３０】
ただし、本願発明の最大の特徴は、第１の不純物領域１０３、１０４は全域が第２のゲート電極に重なっているのではなく、その一部のみが重なっているという点にある。即ち、第１の不純物領域は、ゲート絶縁膜１１２を介して第２のゲート電極と重なっている部分（ゲート電圧が印加される部分）と、重なっていない部分（ゲート電圧が印加されない部分）とを含む。
【００３１】
この様子を図１（Ｂ）に示す。なお、図１（Ｂ）の符号は図１（Ａ）の符号に対応している。図１（Ｂ）に示すように、第１の不純物領域（本明細書中では低濃度不純物領域またはＬＤＤ領域ともいう）１０４は、第２のゲート電極１１５とゲート絶縁膜１１２を介して重なっている部分（Gate-overlapped LDD領域１０４a）と重なっていない部分（non-Gate-overlapped LDD領域１０４b）とに区別される。
【００３２】
この様子を上面から見ると図１（Ｃ）に示すようになる。図１（Ｃ）において、半導体層１２５と第２のゲート配線１２６とが交差する部分を特に第２のゲート電極１１５と呼び、この交差によって形成された第２のゲート電極１１５の端部１２７は、第１の不純物領域１０４上に位置する。
【００３３】
本願発明では、Gate-overlapped LDD領域１０４aの長さ（図１１のＬ４に相当する）を０．１〜２μm（代表的には０．３〜１．５μm）とし、non-Gate-overlapped LDD領域１０４b（図１１のＬ５に相当する）を０．１〜２μm（代表的には０．３〜１μm）とするのが好ましいと考えている。
【００３４】
なお、第１の不純物領域１０３、１０４は、０．２〜４μｍ、代表的には０．６〜２．５μｍの長さ（図１１のＬ６に相当する）を有し、ｎ型を付与する不純物元素（周期律表の１５族に属する元素、代表的にはリン又は砒素）の濃度が１×１０16〜１×１０19atoms/cm3、代表的には１×１０17〜５×１０18atoms/cm3である。また、ソース領域１０５とドレイン領域１０６の不純物濃度は、１×１０19〜１×１０21atoms/cm3、代表的には１×１０20〜５×１０20atoms/cm3とすれば良い。
【００３５】
この時、チャネル形成領域１０２は真性な半導体層、またはあらかじめ１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加された半導体層で構成される。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００３６】
一方、ｐチャネル型ＴＦＴの不純物領域１０８〜１１１（これらをまとめて第３の不純物領域という）には、同じ濃度でｐ型を付与する不純物元素（周期律表の１３族に属する元素、代表的にはボロン）が添加されている。そして、前記ｎチャネル型ＴＦＴのソース領域１０５とドレイン領域１０６に添加される不純物濃度の１．５〜３倍の濃度でｐ型を付与する不純物元素が添加されている。
【００３７】
また、本願発明の作製方法で形成すると、不純物領域１１０、１１１には、前記ｎチャネル型ＴＦＴの第２の不純物領域１０５、１０６と同一濃度の不純物元素（ｎ型を付与する不純物元素）が含まれている。即ち、第３の不純物領域の一部に第２の不純物領域と同一濃度で周期律表の１５族に属する元素含まれていることになる。
【００３８】
以上示したように本願発明はＴＦＴの構造において、ゲート電極を第１のゲート電極と、第１のゲート電極を覆って第２のゲート電極を設けたものであり、図１で示すように第２のゲート電極は、第１のゲート電極とゲート絶縁膜とに接して設けられている。
【００３９】
そして、ゲート絶縁膜を介して半導体層に設けられた第１の不純物領域と、第２のゲート電極がゲート絶縁膜に接している領域とが、部分的に重なって設けられている構造に特徴があり、また、その作製方法に特徴がある。
【００４０】
図１に示すＴＦＴは、特にｎチャネル型ＴＦＴにおいて、いわゆるＬＤＤ領域として機能する第１の低濃度不純物領域１０３、１０４が、ゲート絶縁膜を介して第２のゲート電極と重なって設けられた構造となっているので、ＭＯＳトランジスタのＧＯＬＤ構造やＬＡＴＩＤ構造の如き利点を得ることが可能である。さらに、第１の不純物領域１０３、１０４は前記第２のゲート電極と重ならない部分もあるので、その部分は実質的に抵抗体として機能する。
【００４１】
一方、ｐチャネル型ＴＦＴはこうしたＬＤＤ構造となる低濃度不純物領域は設けないものとする。勿論、低濃度不純物領域を設ける構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本願発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００４２】
こうしてｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが完成したら、第１の層間絶縁膜１１９で覆い、ソース領域１０５、１１１、ドレイン領域１０６、１１０とコンタクトをとったソース電極１２０、１２２、とドレイン電極１２１とを設ける。図１の構造では、これらを設けた後でパッシベーション膜１２３として窒化珪素膜を設けている。さらに樹脂材料でなる第２の層間絶縁膜１２４が設けられている。第２の層間絶縁膜は、樹脂材料に限定される必要はないが、例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために樹脂材料を用いることが好ましい。
【００４３】
図１では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００４４】
（本願発明のｎチャネル型ＴＦＴ構造の利点）
本願発明のｎチャネル型ＴＦＴは第１の不純物領域（ＬＤＤ領域）の一部に対してゲート電極をオーバーラップさせ、ＬＤＤ領域の中にゲート電圧が印加される部分と印加されない部分とを形成するという点に特徴がある。
【００４５】
ここで本願発明の優位性を従来の構造と比較して説明する。図１３（I）の（Ａ）、（Ｂ）はＬＤＤ構造のないｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）とその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図１３（II）の（Ａ）、（Ｂ）は通常のＬＤＤ構造の場合を、図１３（III）の（Ａ）、（Ｂ）はゲート電極をオーバーラップさせたＬＤＤ構造の場合を、そして図１３（IV）の（Ａ）、（Ｂ）には本願発明のｎチャネル型ＴＦＴの場合を示す。
【００４６】
なお、図面中においてn+はソース領域またはドレイン領域を、channelはチャネル形成領域を、n-はＬＤＤ領域を指す。また、Ｉｄはドレイン電流、Ｖｇはゲート電圧である。
【００４７】
図１３（I）の（Ａ）、（Ｂ）に示すようにＬＤＤ構造がない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）もオフ電流も非常に劣化しやすい。
【００４８】
次に、図１３（II）の（Ａ）、（Ｂ）に示すＬＤＤ構造の場合、オフ電流はかなり抑えられ、オン電流もオフ電流もある程度は劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。
【００４９】
次に、図１３（III）の（Ａ）、（Ｂ）に示すＬＤＤ領域とゲート電極とがオーバーラップした構造であるが、この構造はオン電流の劣化を抑制することに重点を置いた構造となっている。
【００５０】
この場合、オン電流の劣化を十分に抑えることができる反面、通常のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本願発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したものである。
【００５１】
そして、本願発明の構造は図１３（IV）の（Ａ）、（Ｂ）に示すように、ＬＤＤ領域の中に、ゲート電極とオーバーラップさせた部分と、オーバーラップさせない部分とを形成するような構造とした。この構造を採用することで、オン電流の劣化を十分に抑制し、且つ、オフ電流を低減することが可能となった。
【００５２】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５３】
［実施例１］
本実施例では、本願発明の構成を液晶表示装置に適用した例を示し、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について、図２と図３を用いて説明する。
【００５４】
なお、画素部を形成する画素ＴＦＴとして本実施例ではｎチャネル型ＴＦＴを用いる。また、オフ電流（ＴＦＴがオフ状態にある時に流れてしまう電流）を低減するためにはダブルゲート構造またはトリプルゲート構造等のマルチゲート構造とするのが好ましい。本実施例の場合、図面上では簡略化してシングルゲート構造で図示しているが、実際にはダブルゲート構造を採用する。
【００５５】
まず基板２０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板２０１のＴＦＴが形成される表面に、酸化珪素で成る下地膜２０２を２００ｎｍの厚さに形成する。下地膜２０２は、さらに窒化珪素膜を積層させても良いし、窒化珪素膜のみであっても良い。
【００５６】
次に、この下地膜２０２の上に５０ｎｍの厚さで、非晶質珪素膜をプラズマＣＶＤ法で形成する。非晶質珪素膜の含有水素量にもよるが、好ましくは４００〜５００℃に加熱して脱水素処理を行い、非晶質珪素膜の含有水素量を５atm％以下として、結晶化の工程を行って結晶質珪素膜とする。
【００５７】
この結晶化の工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜に照射して、結晶質珪素膜とする。
【００５８】
尚、本実施例では初期膜を非晶質珪素膜として用いたが、初期膜として微結晶珪素膜を用いても構わないし、直接結晶質珪素膜を成膜しても良い。
【００５９】
こうして形成された結晶質珪素膜をパターニングして、島状の半導体層（以下、半導体層という）２０３〜２０５を形成する。
【００６０】
次に、半導体層２０３〜２０５を覆って、酸化珪素膜、窒化酸化珪素膜、窒化珪素膜またはそれらの積層膜でなるゲート絶縁膜２０６を形成する。ここではプラズマＣＶＤ法で窒化酸化珪素膜を１００ｎｍの厚さに形成する。そして、図では説明しないが、ゲート絶縁膜２０６の表面に第１のゲート電極を構成する、第１の導電層として導電性珪素膜を１０〜２００ｎｍ（本実施例では５０ｎｍ）に形成し、さらに第２の導電層としてチタン／アルミニウム／チタンの三層構造からなる積層膜を１００〜１０００ｎｍ（本実施例では２００ｎｍ）の厚さで形成する。
【００６１】
そして、公知のパターニング技術により、第１のゲート電極を構成する第１の導電層２０７〜２１０と、第２の導電層の２１１〜２１４が形成される。なお、図２（Ａ）では第２の導電層を簡略化して単層で図示しているが、実際にはアルミニウム膜の上面及び下面をチタンで挟んだ構造となっている。
【００６２】
また、この時、図１１で示した第１のゲート電極の長さＬ１は２μｍとなるようにパターニングする。
【００６３】
第１のゲート電極を構成する第２の導電層として、アルミニウムを用いる場合には、純アルミニウムを用いても良いし、チタン、珪素、スカンジウム、ネオジウムから選ばれた元素が０．１〜５atm％添加されたアルミニウム合金を用いても良い。また銅を用いる場合には、図示しないが、ゲート絶縁膜２０６の表面に窒化珪素膜を設けておくと好ましい。
【００６４】
また、図２では画素部を構成するｎチャネル型ＴＦＴのドレイン側に付加容量部を設ける構造となっている。このとき、付加容量部の配線電極は第１の導電層２１０及び第２の導電層２１４とで形成される。
【００６５】
こうして図２（Ａ）に示す構造が形成されたら、１回目のｎ型不純物を添加する工程を行う。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜２０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。
【００６６】
また、こうして形成された不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域２４１、２４２を形成することになり、ＬＤＤ領域として機能する部分である。従ってこの領域のリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とする。本明細書中では、こうして形成された不純物領域をｎ-領域と呼ぶ。
【００６７】
また、半導体層中に添加された前記不純物元素は、レーザーアニール法や、熱処理により活性化させる必要がある。この工程は、ソース・ドレイン領域を形成する不純物添加の工程のあと実施しても良いが、この段階でレーザーアニール法により活性化させることは効果的である。
【００６８】
この工程で、第１のゲート電極を構成する第１の導電層２０７〜２１０と第２の導電層２１１〜２１４は、リンの添加に対してマスクとして機能する。即ち、ゲート絶縁膜を介して存在する半導体層において、第１のゲート電極の真下にあたる領域にはリンは添加されない。そして、図２（Ｂ）に示すように、リンが添加された低濃度不純物領域２１５〜２２０が形成される。
【００６９】
なお、ここで形成された低濃度不純物領域２２０は後に付加容量部の下部電極として機能することになる。本願発明の作製方法では付加容量部の下部電極としてｎ-領域を用いることができる。また、本明細書中では付加容量の電極を全て容量電極と呼ぶが、説明の必要に応じて「上部電極」または「下部電極」と使い分けることにする。
【００７０】
通常、半導体層を付加容量部の電極として用いる場合には、電圧を加えて半導体層を反転させて電極として機能させなければならない。従来は半導体層が真性であったため比較的大きな電圧をかけなければならなかったが、本願発明ではｎ型半導体層を用いることになるため必要な電圧が小さくて済む（消費電力が小さい）という利点が得られる。
【００７１】
次にフォトレジスト膜２２１、２２２でｎチャネル型ＴＦＴを形成する領域を覆って、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する不純物添加の工程を行う。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、イオンドープ法でジボラン（Ｂ2Ｈ6）を用いて添加する。
【００７２】
ここでも加速電圧を８０ｋｅＶとして、２×１０21atoms/cm3の濃度にボロンを添加する。そして、図２（Ｃ）に示すようにボロンが高濃度に添加された領域２２３、２２４が形成される。この領域は後にｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。
【００７３】
そして、レジストマスク２２１、２２２を除去した後、第２のゲート電極を形成する工程を行う。ここでは、第２のゲート電極の材料に第１の導電層と同一材料である導電性珪素膜を用い、１００〜１０００ｎｍ（本実施例では２００ｎｍ）の厚さに形成する。また、第２のゲート電極の線幅（図１１のＬ３に相当する）を５μmとする。即ち、第１のゲート電極に重ならない部分（図１１のＬ６に相当する）が１．５μmとなるように調節する。
【００７４】
なお、本願発明ではＬ３を０．５〜１８μm（代表的には１．４〜１０μm）、Ｌ６を０．２〜４μm（代表的には０．６〜２．５μm）の範囲から選択すると良い。
【００７５】
また、本実施例では第１のゲート電極に対する被覆性を高めるために、減圧熱ＣＶＤ法により導電性珪素膜（本実施例ではリンを添加した非晶質珪素膜）を形成する。減圧熱ＣＶＤ法で作製された導電性珪素膜はパターン側面に対する被覆性が高いため、本願発明のような構造を実現するには適している。勿論、プラズマＣＶＤ法、スパッタ法を用いても構わないが、第１のゲート電極の側面で断線しないように注意が必要である。
【００７６】
そして、公知の技術によりパターニングを行ってフォトレジスト膜２２５〜２２８を形成し、導電性珪素膜をエッチングして第２のゲート電極２２９〜２３２が形成される。この時、前述のように第２のゲート電極は、第１のゲート電極の両側にそれぞれ１．５μｍの長さ（図１１のＬ６に相当する）でゲート絶縁膜と接する領域が形成されるようにパターニングする。
【００７７】
また、画素部を構成するｎチャネル型ＴＦＴのドレイン側に付加容量部が設けられるが、この付加容量部の電極（上部電極）２３２は第２のゲート電極と同時に形成される。
【００７８】
そして、フォトレジスト膜２２５〜２２８をマスクとして、２回目のｎ型を付与する不純物元素の添加工程を行い、不純物領域２３３〜２３８を形成する。ここでは前述のリン添加工程と同様に、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程でも、ゲート絶縁膜２０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。
【００７９】
そして、ここでリンが添加される領域は、ｎチャネル型ＴＦＴでソース領域またはドレイン領域として機能させるため、この領域のリンの濃度は、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは５×１０20atoms/cm3とする。本明細書中ではこの不純物領域をｎ+領域と呼ぶ。
【００８０】
こうしてｎチャネル型ＴＦＴのソース領域２３３、２３７（または２３８）及びドレイン領域２３４、２３８（または２３７）が形成される。また、ｎチャネル型ＴＦＴのチャネル形成領域２３９、２４０、低濃度不純物領域（ＬＤＤ領域ともいう。図１の第１の不純物領域に相当する）２４１、２４２が画定し、付加容量部の下部電極２４３が画定する。
【００８１】
さらに、ｐチャネル型ＴＦＴのチャネル形成領域２４４も画定する。また、ｐチャネル型ＴＦＴのドレイン領域２２３とソース領域２２４にもｎチャネル型ＴＦＴのソース領域及びドレイン領域と同一濃度でリンが添加される（不純物領域２３５、２３６）が、前の工程でその４倍の濃度でボロンが添加されているため、導電型は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はない。また、不純物領域（図１の第２の不純物領域に相当する）２４５は図２（Ｂ）の工程で添加された濃度のリンと、図２（Ｃ）の工程で添加された濃度のボロンのみを含む領域となる。
【００８２】
こうして図２（Ｄ）の状態が得られたら、フォトレジスト膜２２５〜２２８をマスクとして第２のゲート電極２２９〜２３１及び上部電極２３２の等方性エッチング）を行う。エッチングはヒドラジン、エチレンジアミン、ピロカテコール水溶液（ＥＰＷ）、水酸化カリウムまたはＴＭＡＨ（水酸化テトラメチルアンモニウム）等のエッチャントを用いたウェットエッチング法によっても良いし、ＣＦ4＋Ｏ2等の混合ガスを用いたドライエッチング法によっても良い。本明細書中ではこの工程をサイドエッチング工程という。（図２（Ｅ））
【００８３】
このサイドエッチング工程によって形成された第２のゲート電極２４６〜２４８及び上部電極２４９は、端部が後退してΧμmだけ短くなる。第２のゲート電極はもともと図１１のＬ３に相当する線幅（０．５〜１８μm、代表的には１．４〜１０μm）で形成されていたが、この工程によって図１１のＬ２に相当する線幅（０．３〜１４μm、代表的には０．８〜８μm）となる。
【００８４】
本願発明ではこの距離（図１１のＬ５に相当する）を０．１〜２μm（好ましくは０．３〜１μm）で制御する。本実施例ではサイドエッチングをΧ＝０．５μmで行ったため、図１１に示したＬ４は１μmとなる。
【００８５】
即ち、ｎチャネル型ＴＦＴのＬＤＤ領域２４１、２４２のうち、チャネル形成領域２３９、２４０に近い部分では１μmにわたって第２のゲート電極２４６、２４８と重なり、残りの０．５μmは第２のゲート電極２４６、２４８とは重ならない状態となる。こうして図１で説明したようなｎチャネル型ＴＦＴを実現することができる。
【００８６】
次に、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができる。
【００８７】
熱アニール法では、窒素雰囲気中において５００℃、２時間の加熱処理をして活性化を行う。本実施例では、第１のゲート電極を構成する第２の導電層にアルミニウムを用いたが、導電性珪素膜で形成された第１の導電層と同じく導電性珪素膜で形成された第２のゲート電極がアルミニウム膜（実際にはチタンで挟まれたアルミニウム膜）を覆って形成されているため、導電性珪素膜がブロッキング層として機能して、ヒロックの発生やアルミニウム原子の他の領域への拡散等を防ぐことができる。
【００８８】
また、レーザーアニール法では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して照射することにより活性化を行う。また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られる。またこの工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできる。
【００８９】
次に、第１の層間絶縁膜２５０を１μmの厚さに形成する。第１の層間絶縁膜２５０としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、有機樹脂膜、またはそれらの積層膜をもちいることができる。本実施例では、図示しないが、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とする。
【００９０】
第１の層間絶縁膜２５０を形成したら、次にパターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域にコンタクトホールを形成する。そして、ソース配線（またはソース電極）２５１〜２５３とドレイン配線（またはドレイン電極）２５４、２５５を形成する。図示していないが、本実施例ではこの電極を、チタン膜を１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の膜を、パターニングして形成する。
【００９１】
次に、ソース配線２５１〜２５３とドレイン配線２５４、２５５と、第１の層間絶縁膜２５０を覆ってパッシベーション膜（窒化珪素膜）２５６を形成する。パッシベーション膜２５６は、窒化珪素膜で３００ｎｍの厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜２５７を約２μmの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【００９２】
有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機性樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００９３】
次に、第２の層間絶縁膜２５７の上に、遮光層２５８を形成する。遮光層２５８は金属膜や顔料を含ませた有機樹脂膜で形成すれば良いものである。ここでは、チタン膜をスパッタ法で形成する。
【００９４】
遮光膜２５８を形成したら、第３の層間絶縁膜２５９を形成する。この第３の層間絶縁膜２５９は、第２の層間絶縁膜２５７と同様に、有機樹脂膜を用いて形成すると良い。そして、第２の層間絶縁膜２５７と第３の層間絶縁膜２５９とにドレイン配線２５５に達するコンタクトホールを形成し、画素電極２６０を形成する。
【００９５】
画素電極２６０は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物膜（ＩＴＯ膜）を１００ｎｍの厚さにスパッタ法で形成し、画素電極２６０を形成する。
【００９６】
図３（Ａ）の状態が形成されたら、配向膜２６１を形成する。本実施例では配向膜２６１としてポリイミド膜を用いる。対向側の基板２６２には、透明導電膜２６３と、配向膜２６４とを形成する。配向膜２６１、２６４は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにする。
【００９７】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成された基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（ともに図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料２６５を注入し、図示しない封止剤（シール剤）によって完全に封入する。よって図３（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【００９８】
図１０は完成したアクティブマトリクス型液晶表示装置の外観を表している。基板１００１には画素部１００２、信号線駆動回路（ソースドライバー回路）１００３、走査線駆動回路（ゲートドライバー回路）１００４、信号処理回路（信号分割回路、ＤＡコンバータ回路、γ補正回路等）１００５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１００６が取り付けられている。なお、１００７は対向基板である。
【００９９】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図４と図５を用いて説明する。図４は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板４００上に形成された、画素部４０１と、走査線駆動回路（ゲートドライバー回路）４０２と、信号線駆動回路（ソースドライバー回路）４０３で構成される。
【０１００】
これら駆動回路はＣＭＯＳ回路を基本として構成されている。走査線駆動回路４０２と、信号線駆動回路４０３はそれぞれゲート配線（走査線）５０２とソース配線（信号線）５０３で画素部４０１に接続されている。また、ゲート配線５０２とソース配線５０３との各交点に画素ＴＦＴ５００が配置され、その画素ＴＦＴ５００には直列に付加容量５０６が接続される。さらに、画素ＴＦＴ５００及び付加容量５０６と直列に画素電極５０４が接続される。
【０１０１】
図５（Ａ）は画素部４０１の上面図であり、ほぼ一つの画素の上面図である。画素部にはダブルゲート構造の画素ＴＦＴ（ｎチャネル型ＴＦＴ）５００が設けられている。なお、ゲート配線５０２が図示されていないゲート絶縁膜を介してその下の半導体層５０１と交差している部分を本明細書中ではゲート電極５０８と呼ぶ。
【０１０２】
また、図５（Ａ）に示した画素ＴＦＴ５００をＡ−Ａ'で切断した断面図は図３（Ｂ）に示した画素部の断面図に相当する。図３（Ｂ）の場合、シングルゲート構造で図示されているので実際の断面とは異なるが、本願発明を理解するのに妨げとはならない。
【０１０３】
また、図４に示した付加容量５０６は半導体層５０１と容量線５０５とでゲート絶縁膜（図示せず）を挟んで形成される。なお、容量配線５０５において実質的に付加容量の上部電極（容量電極）として機能する部分が図２（Ｅ）の容量電極２４９である。この容量配線５０５は第２のゲート電極と同時に形成され、第２のゲート電極と平行に設けられる。
【０１０４】
なお、５０７で示されるのはドレイン電極であり、画素ＴＦＴ５００と画素電極５０４とを接続する際に、オーミック接触をとりやすくするために形成された電極である。
【０１０５】
一方、図５（Ｂ）に示すＣＭＯＳ回路をＢ−Ｂ'に沿った断面は、図１に示すＣＭＯＳ回路の断面図となる。なお、図１に対応する部分には同一の符号を付した。図５（Ｂ）において、ゲート電極５１０は、図１における第１の導電層１１３と第２の導電層１１４からなる第１のゲート電極及び第２のゲート電極１１５で構成される。また、ゲート電極５１１は、図１における第１の導電層１１６と第２の導電層１１７からなる第１のゲート電極及び第２のゲート電極１１８で構成される。
【０１０６】
なお、本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１０７】
［実施例２］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１０８】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図６に示す。まず基板６０１に酸化珪素膜６０２を設け、その上に非晶質珪素膜６０３を形成する。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層６０４を形成する。（図６（Ａ））
【０１０９】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃、１４時間）の熱処理を行い、結晶質珪素膜６０５を形成する。こうして得られた結晶質珪素膜６０５は非常に優れた結晶性を有する。（図５（Ｂ））
【０１１０】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図７で説明する。
【０１１１】
まず、ガラス基板７０１に酸化珪素膜７０２を設け、その上に非晶質珪素膜７０３、酸化珪素膜７０４を連続的に形成する。この時、酸化珪素膜７０４の厚さは１５０ｎｍとする。
【０１１２】
次に酸化珪素膜７０４をパターニングして、選択的に開孔部７０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層７０６が形成され、ニッケル含有層７０６は開孔部７０５の底部のみで非晶質珪素膜７０２と接触する。（図７（Ａ））
【０１１３】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃、１４時間）の熱処理を行い、結晶質珪素膜７０７を形成する。この結晶化の過程では、ニッケルが接した非晶質珪素膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質珪素膜７０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１１４】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１１５】
以上のような技術を用いて結晶質半導体膜（結晶質珪素膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となる。
【０１１６】
［実施例３］
本実施例は、実施例１で用いられる半導体層を形成する方法として、実施例２のように非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いる。
【０１１７】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１１８】
本実施例の構成について図８を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図８（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜８０２、結晶質珪素膜８０３が形成された状態を示している。そして、結晶質珪素膜８０３の表面にマスク用の酸化珪素膜８０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質珪素膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質珪素膜にリンが添加された領域８０５が設けられる。
【０１１９】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間（本実施例では６００℃、１２時間）の熱処理を行うと、結晶質珪素膜にリンが添加された領域８０５がゲッタリングサイトとして働き、結晶質珪素膜８０３に残存していた触媒元素はリンが添加された領域８０５に移動させることができる。
【０１２０】
そして、マスク用の酸化珪素膜８０４と、リンが添加された領域８０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atoms/cm3以下にまで低減された結晶質珪素膜を得ることができる。この結晶質珪素膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができる。
【０１２１】
［実施例４］
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図９で説明する。
【０１２２】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板９０１が用いられる。そして実施例２及び実施例３で示した技術を用い、結晶質半導体膜が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層９０２、９０３を形成する。そして、半導体層９０２、９０３を覆って、ゲート絶縁膜９０４を、珪素を主成分とする膜で形成する。本実施例では、プラズマＣＶＤ法で窒化酸化珪素膜を７０ｎｍの厚さで形成する。（図９（Ａ））
【０１２３】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行う。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良い。（図９（Ｂ））
【０１２４】
その結果、本実施例の条件では、半導体層９０２、９０３とゲート絶縁膜９０４との界面で熱酸化膜が形成され、ゲート絶縁膜９０７が形成される。
【０１２５】
以上の工程で作製されたゲート絶縁膜９０７は、絶縁耐圧が高く半導体層９０５、９０６とゲート絶縁膜９０７の界面は非常に良好なものである。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良い。
【０１２６】
勿論、本実施例に実施例２や実施例３を組み合わせることは実施者が適宜決定すれば良い。
【０１２７】
［実施例５］
本実施例では、実施例１と異なる工程順序で結晶質ＴＦＴを作製する例を図１４に示す。具体的には実施例３で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図１に従うものであるので、相違点のみに着目して説明する。
【０１２８】
まず、実施例１の工程に従って図２（Ｅ）の状態を得る。図１４（Ａ）は図２（Ｅ）の状態からフォトレジスト膜２２５〜２２８を除去した状態を表している。ただし、ＴＦＴの活性層となる半導体層の形成には実施例２に示した熱結晶化技術を用いている。
【０１２９】
この時、ｎチャネル型ＴＦＴのソース領域２３３、２３７及びドレイン領域２３４、２３８、並びにｐチャネル型ＴＦＴのソース領域２３６及びドレイン領域２３５には１×１０19〜１×１０21atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度でリンが含まれている。
【０１３０】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が矢印の方向に移動し、前述のソース領域及びドレイン領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができる。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3以下にまで低減することができる。
【０１３１】
図１４（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従い、図３（Ｂ）に示すようなアクティブマトリクス基板を作製することができる。
【０１３２】
なお、本実施例の構成は実施例１〜実施例４のいずれの構成とも自由に組み合わせることが可能である。
【０１３３】
［実施例６］
本実施例では実施例１において図２（Ｅ）に示したサイドエッチング工程を異なる方法で行った場合について説明する。説明には図１５を用いる。
【０１３４】
まず実施例１の工程によって図２（Ｄ）の工程までを終了させる。次に、フォトレジスト膜１５００を形成し、基板側から光を照射してフォトレジスト膜１５００の一部を感光させる。この工程は公知の裏面露光法を用いれば良い。
【０１３５】
この時、第２のゲート電極２２９〜２３１及び容量電極２３２がマスクとなって未感光領域１５０１が形成される。未感光領域１５０１は光の回り込みによって第２のゲート電極よりも内側に形成される。光の回り込み量は露光条件で制御ができるが、この回り込み量が図２（Ｅ）に示した距離（Χμm）を決めることになる。
【０１３６】
なお、本実施例の場合、第２のゲート電極２２９〜２３１及び容量電極２３２を裏面露光用のマスクとして機能させなければならない。そのため、材料の選択と裏面露光用光源を慎重に組み合わせることが必要である。ただし、通常の露光装置に使われるi線、g線やエキシマレーザー光を用いるとすると、その波長の光が吸収される材料を用いることになる。
【０１３７】
露光光源としてどのような波長の光を用いるかによって適切な材料は異なるが、少なくともＴＦＴの半導体層とは異なる材料を選択する必要がある。本実施例ではＴＦＴの半導体層が結晶質珪素膜であるため、第２のゲート電極の材料として非晶質珪素膜を用いる。
【０１３８】
非晶質珪素膜中に不純物元素を添加して、露光光を吸収しうるエネルギーバンドギャップをもたせることも有効である。そのような不純物元素としては、リン、ボロン、炭素、酸素または窒素等の元素が挙げられる。
【０１３９】
こうして図１５（Ａ）の状態が得られたら、フォトレジスト膜１５００を現像してパターン化されたフォトレジスト膜１５０２〜１５０５を形成する。そして、これらのフォトレジスト膜をマスクとして第２のゲート電極２２９〜２３１及び容量電極２３２をエッチングする。
【０１４０】
このエッチング工程によって新たに第２のゲート電極１５０６〜１５０８及び容量電極１５０９が形成される。（図１５（Ｂ））
【０１４１】
この後、実施例１の工程に従えば図３（Ｂ）に示したような構造のアクティブマトリクス基板が完成する。本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１４２】
［実施例７］
本実施例では実施例１と異なる工程でアクティブマトリクス基板を作製する場合について説明する。なお、基本的には実施例１と同様であるので、相違点のみに注目して説明する。
【０１４３】
まず、実施例１の工程に従って図２（Ａ）の状態を得た後、ｐチャネル型ＴＦＴを隠すようにフォトレジスト膜６０を形成する。次に、図２（Ｂ）と同様の条件でリンを添加し、第１の不純物領域となる不純物領域６１〜６４を形成する。（図１６（Ａ））
【０１４４】
次に、図２（Ｄ）の工程に示したようにフォトレジスト膜６５〜６８を形成し、さらに第２のゲート電極６９〜７１及び容量電極７２を形成する。その後、図２（Ｄ）の工程と同様の条件でリンを添加し、高濃度にリンが添加された不純物領域７３〜７８を形成する。（図１６（Ｂ））
【０１４５】
次に、図２（Ｅ）に示した工程に従って電極の端部をエッチングし、第２のゲート電極７９〜８１及び容量電極８２を形成する。（図１６（Ｃ））
【０１４６】
次に、ｎチャネル型ＴＦＴとなる領域をフォトレジスト膜８３、８４で隠し、図２（Ｃ）の工程と同様の条件でボロンを添加した。この工程によりｐチャネル型ＴＦＴの第３の不純物領域（ソース領域８５及びドレイン領域８６）とチャネル形成領域８７が画定する。（図１６（Ｄ））
【０１４７】
この後、実施例１の工程に従えば図３（Ｂ）に示したような構造のアクティブマトリクス基板が完成する。本実施例の構成は実施例２〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１４８】
［実施例８］
本実施例では、実施例１において第１のゲート電極と第２のゲート電極との組み合わせについて例を示す。説明には図１７を用いる。
【０１４９】
図１７（Ａ）は第１の導電層として導電性珪素膜１７０１を用い、第２の導電層としてチタン（Ｔｉ）膜１７０２、アルミニウムを主成分とする膜（代表的にはアルミニウムに０．１〜５wt%のチタン、スカンジウムまたはネオジウムを添加した膜）１７０３、チタン膜１７０４とを積層した積層膜を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。
【０１５０】
図１７（Ｂ）は第１の導電層として導電性珪素膜１７０１を用い、第２の導電層としてモリブデンとタングステンが１：１に混合された合金膜（以下、Ｍｏ−Ｗ膜という）１７０６を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。なお、Ｍｏ−Ｗ膜の代わりにタングステンをタンタルに置き換えたＭｏ−Ｔａ膜を用いても良い。
【０１５１】
図１７（Ｃ）は第１の導電層として導電性珪素膜１７０１を用い、第２の導電層として銅または銅（Ｃｕ）を主成分とする膜（代表的には銅に０．１〜５wt%の他元素を添加した膜）１７０７とチタン膜１７０８とを積層した積層膜を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。
【０１５２】
この場合、銅の拡散を防ぐために上記どちらの導電性珪素膜にも窒素を含有させておくことが好ましい。または、第１のゲート電極と第２のゲート電極との間または第１の導電層と第２の導電層に、電極間または導電層間の導通を妨げない程度の膜厚で窒化珪素膜を設けておくことも有効である。その場合の膜厚は１〜１０nm（代表的には２〜５nm）としておく。
【０１５３】
図１７（Ｄ）は第１の導電層としてチタン膜１７０２を用い、第２の導電層としてアルミニウムを主成分とする膜１７０３、チタン膜１７０４とを積層した積層膜を用いて第１のゲート電極とする。そして、第１のゲート電極を覆う第２のゲート電極として導電性珪素膜１７０５を用いる。
【０１５４】
以上の組み合わせは代表例であって本願発明に適用できる組み合わせは本実施例に限定されるものではない。例えば、図１７（Ｄ）において、第１のゲート電極として下層にタンタル膜を設け、上層にアルミニウムを主成分とする膜を設けた構成なども可能である。
【０１５５】
また、本実施例に示した導電性珪素膜は周期律表の１３族または１５族に属する元素によって導電性が付与されているが、炭素、酸素または窒素といった元素を添加してあっても構わない。
【０１５６】
また、第１の導電層は、好ましくは導電性珪素膜であるが、他の金属膜（代表的にはチタン膜またはタンタル膜）で代用することは可能である。第１の導電層は第２の導電層の元素がゲート絶縁膜中へと拡散することを防ぐ保護膜も兼ねているので、そのような効果を失わない組み合わせであれば良い。
【０１５７】
なお、本実施例の構成は実施例１〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１５８】
［実施例９］
本実施例では第１のゲート電極の構造に関する一実施例を図１８に示す。図１８（Ａ）は第１のゲート電極として、導電性珪素膜（第１の導電層）１８０１とアルミニウムを主成分とする膜（第２の導電層）１８０２との積層膜を用い、第２のゲート電極として導電性珪素膜１８０３を用いた例である。
【０１５９】
この時、図１８（Ａ）に示すように第２の導電層１８０２の幅を第１の導電層１８０１の幅よりも狭くすることによって、第１のゲート電極を階段状に形成することができる。こうすることによって第２のゲート電極の被覆性が高まり、断線等の不良を防ぐことができる。
【０１６０】
なお、本実施例では段差は一つしか形成されていないが、多数の段差を形成した多段階形状であるとさらに良い。
【０１６１】
図１８（Ａ）に示したような形状は、第２の導電層１８０２をフォトレジスト膜（図示せず）を用いてエッチングした後で、オーバーエッチングを行うことにより膜の側面を横方向にエッチング（サイドエッチング）してフォトレジスト膜よりも細いパターンを形成すれば良い。この時、前述のフォトレジスト膜は傘のように第２の導電層上に残る。これをそのまま用いて導電性珪素膜をエッチングすれば図１８（Ａ）の形状が得られる。
【０１６２】
次に、図１８（Ｂ）に示す構造は、図１８（Ａ）に示した構造において第１の導電層である導電性珪素膜をテーパー状にエッチングした場合の例である。この形状は、図１８（Ａ）の際に説明したように第２の導電層１８０２をサイドエッチングした後、傘のように残ったフォトレジスト膜を使ってエッチングを行えば、導電性珪素膜１８０１にテーパーを形成することができる。
【０１６３】
この時、テーパー角は８〜４０°（好ましくは１０〜３０°）とすれば良い。さらに、図１８（Ａ）、（Ｂ）の構造において第２の導電層をテーパー形状に形成しても有効である。
【０１６４】
なお、本実施例の構成は実施例１〜８のいずれの構成とも自由に組み合わせることが可能である。
【０１６５】
［実施例１０］
本実施例では図１（Ｂ）に示したＬＤＤ領域の構造をドレイン側（ドレイン電極が接続される側）のみに設けた場合の例を図１９に示す。本実施例の実施する場合、実施例１の図２（Ｄ）の工程で、第２のゲート電極を形成する際のパターニングマスクを変更するだけで良い。
【０１６６】
図１９に示すように第２のゲート電極１９０１、１９０２はドレイン側のＬＤＤ領域のみに第２のゲート電極１９０１、１９０２が重なるように形成されている。そのため、ソース側（ソース電極が接続される側）はＬＤＤ領域が形成されない。
【０１６７】
また、画素部に用いられる画素ＴＦＴはソース領域とドレイン領域の機能が逆になる場合もあるので、本実施例の構造は採用しない方が好ましい。
【０１６８】
なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０１６９】
［実施例１１］
本実施例では画素部の付加容量の下部電極として機能する不純物領域を、ｐ型を付与する不純物元素を添加して形成する場合について説明する。説明には図２０を用いる。
【０１７０】
図２０（Ａ）は実施例１の図２（Ｃ）の工程に相当する工程であり、フォトレジスト膜２２２の形状を異ならせた状態である。即ち、本実施例ではフォトレジスト膜２２２を付加容量部に重ならないように形成する。
【０１７１】
この状態でボロンを添加することによって、第３の不純物領域２２３、２２４と同一濃度でボロンが添加された不純物領域２１が形成される。本実施例ではこの不純物領域２１を容量電極（下部電極）ともいう。
【０１７２】
次に実施例１に従って図２（Ｄ）に示した工程を行い、第２のゲート電極と同時に容量電極（上部電極）２３２を形成する。
【０１７３】
こうして容量電極（下部電極）２１と絶縁膜（ゲート絶縁膜から延在する）と容量電極（上部電極）２３２とで付加容量が形成される。この付加容量は画素ＴＦＴと直列に接続される。
【０１７４】
この後の工程を実施例１に従えば、図３（Ｂ）に示すような構造のアクティブマトリクス型基板が完成する。図３（Ｂ）との違いは付加容量の下部電極がｐ型不純物領域で形成されている点である。
【０１７５】
なお、本実施例の構成は実施例１〜１０に示した構成のいずれとも自由に組み合わせることが可能である。
【０１７６】
［実施例１２］
本実施例では、実施例１においてｎ+領域（第２不純物領域）を異なる工程で形成する場合について図２１を用いて説明する。
【０１７７】
まず、実施例１の工程に従って図２（Ｄ）に示したリンの添加工程の直前まで行う。そして、リンを添加する前に第２のゲート電極のサイドエッチング工程を行い、図２１（Ａ）の状態を得る。この時、図２１（Ａ）で用いている符号は図２（Ｄ）、（Ｅ）で用いた符号に対応する。
【０１７８】
次に、フォトレジスト膜２２５〜２２８をマスクとしてゲート絶縁膜のエッチングを行い、パターン化されたゲート絶縁膜３１〜３３を形成する。ゲート絶縁膜のエッチングには公知のドライエッチング法を用いれば良い。この時、絶縁膜３４はゲート絶縁膜３１〜３３と同時に形成された膜であるが、付加容量用の絶縁体として機能するため、厳密にはゲート絶縁膜ではない。
【０１７９】
こうして図２１（Ｂ）の状態を得たら、フォトレジスト膜２２５〜２２８を除去し、第２のゲート電極２４６〜２４８及び容量電極（上部電極）２４９をマスクとしてｎ型を付与する不純物の添加工程を行う。本実施例ではｎ型を付与する不純物としてリンを用いる。（図２１（Ｃ））
【０１８０】
こうしてｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する第２の不純物領域３５〜３８及びｐチャネル型ＴＦＴのソース領域またはドレイン領域として機能する第３の不純物領域３９、４０が形成される。
【０１８１】
このあとの工程は実施例１に従えば良い。完成した液晶表示装置の完成図は図３（Ｂ）とほぼ同様（ゲート絶縁膜がパターニングされているかいないかの違いがあるのみ）なので説明は省略する。
【０１８２】
なお、不純物領域３５〜４０を形成した後で、公知のシリサイド形成工程を行い、不純物領域３５〜４０の表面近傍または全体をシリサイド化することも有効である。図示していないが、本実施例では図２１（Ｃ）の工程の後、コバルト膜を形成してコバルトシリサイド層を形成する。
【０１８３】
こうすることでＴＦＴと配線間の接触抵抗を低減することが可能である。また、その際、第２のゲート電極の表面近傍（または全体）もシリサイド化するので、低抵抗化されてゲート電極としての機能が向上するとともに、ゲート電極と他の配線とのオーミック接触をとる際に接触抵抗を低減することができるという利点がある。
【０１８４】
なお、本実施例の構成は実施例１〜実施例１１のいずれの構成とも自由に組み合わせることが可能である。
［実施例１３］
本実施例では、図１１のＬ４に相当する長さをＴＦＴ形成部と配線部とで異ならせる場合について図２２を用いて説明する。
【０１８５】
図２２において、半導体層４１上には第１のゲート配線（第１のゲート電極含む）４２及び第２のゲート配線（第２のゲート電極含む）４３が形成されている。この時、第２のゲート配線４３は第１のゲート配線４２を覆い隠すように形成されるが、本明細書中では第１のゲート配線４２と重ならない部分の長さをＬ４と定義している（図１１参照）。
【０１８６】
本実施例の場合、ＴＦＴ形成部（半導体層の上）ではＬ４の長さ（ここではＷLDDと表す）を０．１〜２μm（代表的には０．３〜１．５μm）とする。そして、配線部（半導体層の上以外）ではＬ４'の長さ（ここではＷLと表す）を０．０５〜０．５μm（代表的には０．１〜０．３μm）とする。
【０１８７】
即ち、本実施例はＴＦＴ形成部よりも配線形成部の方において第２のゲート配線の線幅を狭くすることに特徴がある。なぜならば配線形成部ではＬ４に相当する領域は必要なく、却って配線の高密度集積化を妨げる要因となってしまうため、可能な限り線幅を狭くした方が好ましいからである。
【０１８８】
従って、本実施例の構成を用いることで配線の高密度集積化が容易となり、延いては半導体装置の高密度集積化が可能となる。なお、本実施例の構成は実施例１〜１２のいずれの構成とも自由に組み合わせることが可能である。
【０１８９】
［実施例１４］
本願発明のＴＦＴ構造は液晶表示装置のような電気光学装置だけでなく、あらゆる半導体回路に用いることが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に用いても良い。
【０１９０】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を用いても良い。
【０１９１】
また、本実施例の半導体回路は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
【０１９２】
［実施例１５］
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１９３】
図２３（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２３（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１９４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１９５】
また、図２３（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１９６】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に用いることができる。本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１９７】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１９８】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１９９】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２００】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２０１】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２０２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２０３】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２０４】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２０５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２０６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２０７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２０８】
但し、ＥＬ素子からの発光方向（光の放射方向）がカバー材側へ向かう場合は、カバー材６０００は透光性を有する必要がある。
【０２０９】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２１０】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１４のいずれの構成を組み合わせて実施しても構わない。
【０２１１】
［実施例１６］
本実施例では、本願発明を用いて実施例１５とは異なる形態のＥＬ表示装置を作製した例について、図２４（Ａ）、２４（Ｂ）を用いて説明する。図２３（Ａ）、２３（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２１２】
図２４（Ａ）は本実施例のＥＬ表示装置の上面図であり、図２４（Ａ）をＡ-Ａ'で切断した断面図を図２４（Ｂ）に示す。
【０２１３】
実施例１５に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０２１４】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２１５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２１６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２１７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２１８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２１９】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０２２０】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２２１】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１４のいずれの構成を組み合わせて実施しても構わない。
【０２２２】
［実施例１７］
実施例１５および１６のような構成からなるＥＬ表示パネルにおいて、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図２５に、上面構造を図２６（Ａ）に、回路図を図２６（Ｂ）に示す。図２５、図２６（Ａ）及び図２６（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２２３】
図２５において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は図１（Ａ）に示した本願発明のｎチャネル型ＴＦＴを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、スイッチング用ＴＦＴ３５０２を図１（Ａ）のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２２４】
また、電流制御用ＴＦＴ３５０３は図１（Ａ）に示した本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３６０１は配線３６０２によって電流制御用ＴＦＴのゲート電極３６０３に電気的に接続されている。また、３６０４で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３６０５を電気的に接続するゲート配線である。
【０２２５】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２２６】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２２７】
また、図２６（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３６０３となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線３６０６と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３６０６は電流供給線（電源線）３５０６に接続される。
【０２２８】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜３６０７が設けられ、その上に樹脂絶縁膜でなる平坦化膜３６０８が形成される。平坦化膜３６０８を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２２９】
また、３６０９は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極３６０９としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２３０】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３６１０により形成された溝（画素に相当する）の中に発光層３６１１が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２３１】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２３２】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２３３】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３４】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３５】
本実施例では発光層３６１１の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３６１２を設けた積層構造のＥＬ層としている。そして、正孔注入層３６１２の上には透明導電膜でなる陽極３６１３が設けられる。本実施例の場合、発光層３６１１で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３６】
陽極３６１３まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）３６０７、発光層３６１１、正孔注入層３６１２及び陽極３６１３で形成されたコンデンサを指す。図２６（Ａ）に示すように画素電極３６０９は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２３７】
ところで、本実施例では、陽極３６１３の上にさらに第２パッシベーション膜３６１４を設けている。第２パッシベーション膜３６１４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２３８】
以上のように本願発明のＥＬ表示装置は図２５のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２３９】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１６のいずれの構成を組み合わせて実施しても構わない。
【０２４０】
〔実施例１８〕
本実施例では、実施例１７に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図２７を用いる。なお、図２５の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２４１】
図２７において、電流制御用ＴＦＴ３５０３は図１（Ａ）のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１を参照すれば良い。
【０２４２】
本実施例では、画素電極（陽極）３６１６として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２４３】
そして、絶縁膜でなるバンク３６１７が形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３６１８が形成される。その上にはアルカリ金属錯体（好ましくはカリウムアセチルアセトネート）でなる電子注入層３６１９、アルミニウム合金でなる陰極３６２０が形成される。この場合、陰極３６２０がパッシベーション膜として機能する。こうしてＥＬ素子３７０１が形成される。
【０２４４】
本実施例の場合、発光層３６１８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２４５】
以上のような構成でなるＥＬ表示装置において、本願発明を用いることができる。本願発明を用いることで、信頼性の高いＥＬ表示装置が得られる。なお、本実施例の構成に実施例１〜実施例１６のいずれの構成を組み合わせて実施しても構わない。
【０２４６】
〔実施例１９〕
本実施例では、図２６（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２８（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０２４７】
図２８（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２４８】
また、図２８（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図２８（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２４９】
また、図２８（Ｃ）は、図２８（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５０】
なお、本実施例の構成は、実施例１〜１８の構成と自由に組み合わせて実施することが可能である。
【０２５１】
［実施例２０］
実施例１７に示した図２６（Ａ）、２６（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１７の場合、電流制御用ＴＦＴ３５０３として実施例１〜１２に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２５２】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２５３】
また、実施例１９に示した図２８（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０２５４】
なお、本実施例の構成は、実施例１〜１９の構成と自由に組み合わせて実施することが可能である。
［実施例２１］
本願発明の電気光学装置、具体的には本願発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２５５】
また、等方相−コレステリック相−カイラルスメクティック相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティック相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２９に示す。
【０２５６】
図２９に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２９に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２５７】
図２９に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２５８】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２５９】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６０】
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２６１】
なお、本実施例に示す液晶は、実施例１〜１４のいずれの構成を有する液晶表示装置においても用いることが可能である。
【０２６２】
［実施例２２］
本願発明を実施して形成されたＴＦＴは様々な電気光学装置や半導体回路に用いることができる。即ち、電気光学装置や半導体回路を部品として組み込んだ電気器具全てに本願発明は用いることができる。
【０２６３】
上記電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電気器具の具体例を図１２、図３０、３１に示す。
【０２６４】
図１２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２６５】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２６６】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６７】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６８】
図１２（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６９】
図１２（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は液晶表示装置２５０２に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７０】
図３０（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７１】
図３０（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７２】
図３０（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２７３】
図３０（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２７４】
なお、図１２（Ｅ）のリアプロジェクターや図１２（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図３１に示す。なお、図３１（Ａ）は光学エンジンであり、図３１（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２７５】
図３１（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８、３００９、３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図３１（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２７６】
また、図３１（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図３１（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２７７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜２１のどのような組み合わせからなる構成を用いても実現することができる。
【０２７８】
【発明の効果】
本願発明を実施することであらゆる半導体装置に用いられるｎチャネル型ＴＦＴの信頼性を高めることが可能となる。その結果、ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高めることができる。延いては、ｎチャネル型ＴＦＴを回路に含む半導体回路や上記液晶表示装置を部品として組み込んだ電気器具の信頼性も向上する。
【図面の簡単な説明】
【図１】 本実施形態のＴＦＴの断面図。
【図２】 ＴＦＴの作製工程を示す断面図。
【図３】 ＴＦＴの作製工程を示す断面図。
【図４】 アクティブマトリクス基板の斜視図。
【図５】 画素部とＣＭＯＳ回路の上面図。
【図６】 結晶性珪素膜の作製工程を示す図。
【図７】 結晶性珪素膜の作製工程を示す図。
【図８】 結晶性珪素膜の作製工程を示す図。
【図９】 結晶性珪素膜の作製工程を示す図。
【図１０】 液晶表示装置の外観を示す図。
【図１１】 本発明のゲート電極の構成を示す図。
【図１２】 電気器具の一例を示す図。
【図１３】 各種ＴＦＴ構造における電気特性の特徴を示す図。
【図１４】 ＴＦＴの作製工程を示す断面図。
【図１５】 ＴＦＴの作製工程を示す断面図。
【図１６】 ＴＦＴの作製工程を示す断面図。
【図１７】 ゲート電極の構造を示す図。
【図１８】 ゲート電極の構造を示す図。
【図１９】 画素部とＣＭＯＳ回路の断面図。
【図２０】 付加容量の作製工程を示す断面図。
【図２１】 ＴＦＴの作製工程を示す断面図。
【図２２】 ゲート配線（ゲート電極含む）の構成を示す上面図。
【図２３】 ＥＬ表示装置の外観を示す図。
【図２４】 ＥＬ表示装置の外観を示す図。
【図２５】 ＥＬ表示装置の画素部の断面構造を示す図。
【図２６】 ＥＬ表示装置の画素部の上面構造及び回路図を示す図。
【図２７】 ＥＬ表示装置の画素部の断面構造を示す図。
【図２８】 ＥＬ表示装置の画素部の回路図を示す図。
【図２９】 液晶の光学応答特性を示す図。
【図３０】 電気器具の一例を示す図。
【図３１】 光学エンジンの構成を示す図。
Claims (7)
- 絶縁表面を有する基板上に半導体層を形成し、
前記半導体層を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記半導体層に周期律表の１５族に属する元素を添加し、
前記第１のゲート電極を覆う半導体膜を形成し、
前記半導体膜上にフォトレジスト膜を形成し、前記半導体膜をエッチングして第２のゲート電極を形成し、
前記フォトレジスト膜をマスクとして、前記半導体層に周期律表の１５族に属する元素を添加し、
前記フォトレジスト膜をマスクとして、前記第２のゲート電極をサイドエッチングすることを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基板上に半導体層を形成し、
前記半導体層を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記半導体層に周期律表の１５族に属する元素を添加し、
前記第１のゲート電極を覆う半導体膜を形成し、
前記半導体膜上に第１のフォトレジスト膜を形成し、前記半導体膜をエッチングして第２のゲート電極を形成し、
前記第２のゲート電極をマスクとして、前記半導体層に周期律表の１５族に属する元素を添加し、
裏面露光法により前記第２のゲート電極をマスクとして前記第２のゲート電極上に第２のフォトレジスト膜を形成し、
前記第２のフォトレジスト膜をマスクとして、前記第２のゲート電極をエッチングすることを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、
前記第１のゲート電極をマスクとして周期律表の１５族に属する元素が添加された前記半導体層と同時に形成された半導体層でなる下部電極と、
前記ゲート絶縁膜と同時に形成された絶縁膜と、
前記半導体膜と同時に形成された半導体膜でなる上部電極とで付加容量部を形成することを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に周期律表の１５族に属する元素を添加し、
前記ゲート絶縁膜を介して、前記第１の半導体層上に第１のフォトレジスト膜を形成し、
前記第１のフォトレジスト膜及び前記第１のゲート電極をマスクとして、前記第２の半導体層に周期律表の１３族に属する元素を添加し、
前記第１のフォトレジスト膜を除去し、
前記第１のゲート電極を覆う半導体膜を形成し、
前記半導体膜上に第２のフォトレジスト膜を形成し、前記半導体膜をエッチングして第２のゲート電極を形成し、
前記第２のフォトレジスト膜をマスクとして、前記第１の半導体層及び前記第２の半導体層に周期律表の１５族に属する元素を添加し、
前記第２のフォトレジスト膜をマスクとして、前記第２のゲート電極をサイドエッチングすることを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に周期律表の１５族に属する元素を添加し、
前記ゲート絶縁膜を介して、前記第１の半導体層上に第１のフォトレジスト膜を形成し、
前記第１のフォトレジスト膜及び前記第１のゲート電極をマスクとして、前記第２の半導体層に周期律表の１３族に属する元素を添加し、
前記第１のフォトレジスト膜を除去し、
前記第１のゲート電極を覆う半導体膜を形成し、
前記半導体膜上に第２のフォトレジスト膜を形成し、前記半導体膜をエッチングして第２のゲート電極を形成し、
前記第２のゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層に周期律表の１５族に属する元素を添加し、
裏面露光法により前記第２のゲート電極をマスクとして前記第２のゲート電極上に第３のフォトレジスト膜を形成し、
前記第３のフォトレジスト膜をマスクとして、前記第２のゲート電極をエッチングすることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記第１のゲート電極は、第１の導電層及び該第１の導電層を覆う第２の導電層とで形成され、
前記第１の導電層として、珪素膜を用い、
前記第２の導電層として、アルミニウム又は銅を含む合金膜を用いることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項６のいずれか一において、
前記半導体膜として、導電性珪素膜を用いることを特徴とする半導体装置の作製方法。
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|---|---|---|---|---|
| WO1994000882A1 (en) * | 1992-06-24 | 1994-01-06 | Seiko Epson Corporation | Thin film transistor, solid-state device, display device, and method for manufacturing thin film transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9576953B2 (en) | 2014-02-03 | 2017-02-21 | Samsung Electronics Co., Ltd. | Layout design system, semiconductor device fabricated by using the system and method for fabricating the semiconductor device |
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