JP4549475B2 - 半導体装置、電子機器、および半導体装置の作製方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる。尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
絶縁表面を有する基板上に、薄膜トランジスタ（以下、ＴＦＴと記す）で形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。ＴＦＴはその構造や作製方法によって分類されている。特に、結晶構造を有する半導体膜を活性層にしたＴＦＴ（結晶質ＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能であった。
【０００３】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとにｎチャネル型ＴＦＴで構成される画素部又は画素マトリクス回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、およびサンプリング回路などの駆動回路が一枚の基板上に形成された。また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路などの集積回路がＴＦＴを用いて形成されていた。
【０００４】
ＴＦＴなどの電界効果トランジスタの特性は、ドレイン電流とドレイン電圧が比例して増加する線形領域と、ドレイン電圧が増加してもドレイン電流が飽和する飽和領域と、ドレイン電圧を印加しても理想的には電流が流れない遮断領域とに分けて考えることができる。本明細書では、線形領域と飽和領域をＴＦＴのオン領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜上、オン領域のドレイン電流をオン電流と呼びオフ領域の電流をオフ電流と呼ぶ。
【０００５】
これらの回路はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっていた。画素部においては、ｎチャネル型ＴＦＴから成るスイッチ素子と補助の保持容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が採用されていた。従って、要求されるＴＦＴの特性は、漏れ電流を十分低減させておく必要があった。また、バッファ回路は高い駆動電圧が印加されるため、耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流を十分確保する必要があった。
【０００６】
しかし、結晶質ＴＦＴのオフ電流は高くなりやすいといった問題点があった。
そして、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴにはオン電流の低下といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられていた。
【０００７】
ＴＦＴの構造には、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。ＬＤＤ構造はさらにゲート電極との位置関係により、ゲート電極とオーバーラップするＬＤＤ構造（以下このＬＤＤ構造をＧＯＬＤ（Gate-drain Overlapped LDD）と記す）や、ゲート電極とオーバーラップしないＬＤＤ構造などがある。ＧＯＬＤ構造は、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。例えば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００８】
また、アクティブマトリクス型液晶表示装置の画素部には、数十から数百万個の各画素にＴＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成していた。そして、各画素に印加する電位をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動して透過光量を制御して画像を表示する仕組みになっていた。
【０００９】
このコンデンサはリーク電流により次第にその容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設けてあった。この保持容量は、液晶を誘電体とするコンデンサが損失する容量を補う働きをしていた。
【００１０】
【発明が解決しようとする課題】
しかしながら、画素部のスイッチング素子としてのＴＦＴと、シフトレジスタやバッファ回路などの駆動回路のＴＦＴとでは、その要求される特性は必ずしも同じでなかった。例えば、画素部のＴＦＴにおいては、ゲート電極に大きな逆バイアス（ｎチャネル型ＴＦＴであればマイナス）電圧が印加されるが、駆動回路のロジック回路を構成するＴＦＴは基本的に逆バイアス電圧が印加されて動作することはない。また、前者の動作速度は後者の１／１００以下で良かった。このように、動作条件や必要とされる特性が大きく異なるＴＦＴを同じような構造のもので使用することは好ましくなかった。
【００１１】
また、ＧＯＬＤ構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまう問題があった。オフ電流の増加を防ぐために、一対のソース・ドレイン間に複数のゲートを設けたマルチゲート構造とすることも可能であるが、ＧＯＬＤ構造のＴＦＴはそれだけでは不十分であった。したがって、大面積集積回路のＴＦＴをすべて同じ構造で形成することは必ずしも好ましくなかった。例えば、画素部のｎチャネル型ＴＦＴでは、オフ電流が増加すると消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用することは好ましくなかった。また、ゲート電極とオーバーラップしないＬＤＤ構造は直列抵抗の増加により、オン電流が低下してしまうことが問題であった。オン電流はＴＦＴのチャネル幅などにより自由に設計できるものではあるが、例えば、バッファ回路を構成するＴＦＴにゲート電極とオーバーラップしないＬＤＤ構造を設ける必要は必ずしもなかった。
【００１２】
さらに、画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率を犠牲にしなければならなかった。特に、プロジェクター型表示装置に用いられるような小型の高精細パネルでは、一個当たりの画素面積も小さいため、容量配線による開口率の低下は問題となっていた。
【００１３】
本発明はこのような課題を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性が得られる結晶質ＴＦＴを実現することを目的としている。そして、そのような結晶質ＴＦＴでさまざまな機能回路を形成した大面積集積回路を有する半導体装置の信頼性を高めることを目的としている。また、本発明の他の目的は、画素部のＴＦＴと保持容量の構成に関し、アクティブマトリクス型液晶表示装置の開口率を向上させることを目的としている。
【００１４】
【課題を解決するための手段】
上記問題点を解決するために本発明の構成は、同一基板上に、駆動回路と画素部とが薄膜トランジスタで構成されている半導体装置において、前記駆動回路は、チャネル形成領域と、ＧＯＬＤ構造を形成する一導電型の第３の不純物領域と、ゲート電極の外側に設けられたソース領域またはドレイン領域を形成する一導電型の第１の不純物領域とを有する第１の薄膜トランジスタと、チャネル形成領域と、ＧＯＬＤ構造を形成する一導電型の第３の不純物領域と、ゲート電極の外側に設けられたＬＤＤ構造を形成する一導電型の第２の不純物領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域とを有する第２の薄膜トランジスタと、チャネル形成領域と、ゲート電極の外側に設けられたＬＤＤ構造を形成する一導電型の第２の不純物領域とソース領域またはドレイン領域を形成する一導電型の第１の不純物領域とを有する第３の薄膜トランジスタと、チャネル形成領域とソース領域またはドレイン領域を形成する一導電型とは反対の導電型の第５の不純物領域とを有する第５の薄膜トランジスタとを、それぞれの機能回路ごとに薄膜トランジスタに要求される動作特性を考慮して設け、前記画素部は、チャネル形成領域と、ゲート電極の外側に設けられたＬＤＤ構造を形成する一導電型の第４の不純物領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域とを有する第４の薄膜トランジスタを設けた構成とすることに特徴を有している。
【００１５】
また、他の発明の構成は、前記画素部に設けられる保持容量を、前記第４の薄膜トランジスタ上に絶縁層を介して形成された遮光膜と、前記第４の薄膜トランジスタに接続された画素電極と、前記遮光膜と、前記遮光膜に接する誘電体膜と、該誘電体膜に接する画素電極とで形成し、該保持容量が前記第４の薄膜トランジスタに接続していることに特徴を有している。前記遮光膜は、アルミニウム、タンタル、チタンから選ばれた一種または複数種の元素を主成分とする材料から成り、前記誘電体膜は前記遮光膜材料の酸化物であることが望ましい。または前記誘電体膜を、窒化シリコン、酸化シリコン、窒酸化シリコン、ＤＬＣ、ポリイミドから選ばれた材料で形成しても良い。
【００１６】
上記問題点を解決するために、本発明の半導体装置の作製方法は、絶縁表面を有する基板上に、複数の島状半導体層を形成する工程と、前記島状半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接してゲート電極を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、第１の不純物領域と、前記ゲート電極とオーバーラップする第３の不純物領域とを有する第１の薄膜トランジスタを形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、第１の不純物領域と、前記ゲート電極とオーバーラップする第３の不純物領域と、前記ゲート電極とオーバーラップしない第２の不純物領域とを有する第２の薄膜トランジスタを形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、第１の不純物領域と、前記ゲート電極とオーバーラップしない第２の不純物領域とを有する第３の薄膜トランジスタを形成する工程と、一導電型とは反対の導電型の不純物元素を前記島状半導体層の選択された領域に添加して、第５の不純物領域を有する第５の薄膜トランジスタを形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、第１の不純物領域と、前記ゲート電極とオーバーラップしない第４の不純物領域とを有する第４の薄膜トランジスタを形成する工程とを有することを特徴としている。第１の薄膜トランジスタ〜第５の薄膜トランジスタは同一工程で、それぞれの機能回路ごとに薄膜トランジスタに要求される動作特性を考慮して同一基板上に形成されるものである。
【００１７】
また、他の発明の構成は、前記画素部に設けられる保持容量を、前記第４の薄膜トランジスタ上に絶縁層を形成する工程と、前記絶縁膜上に遮光膜を形成する工程と、前記遮光膜に接する誘電体膜を形成する工程と、前記誘電体膜に接する導電膜を形成する工程とから形成し、前記遮光膜に接する誘電体膜を形成する工程が陽極酸化法であることが望ましい実施形態である。従って、前記遮光膜の材料は、アルミニウム、タンタル、チタンから選ばれた一種または複数種の元素を主成分とする材料で形成することが望ましい。
【００１８】
【発明の実施の形態】
[実施形態１]
本発明の実施形態を図１〜図３を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について説明する。
【００１９】
（島状半導体層、ゲート絶縁膜形成の工程）
図１において、基板１０１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。そして、基板１０１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒酸化シリコン膜からなる下地膜１０２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。例えば下地膜１０２として、窒化シリコン膜１０２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜１０３を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜１０２は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。次に下地膜１０２の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atomic％以下として結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるＳＯＩ（Silicon On Insulators）の公知技術を使用して結晶質シリコン膜を形成しても良い。こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層１０４〜１０６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０¹⁵〜５×１０¹⁷ｃｍ^-3程度の濃度でボロン（Ｂ）を添加しておいても良い。次に、島状半導体層１０４〜１０６を覆って、酸化シリコン、窒酸化シリコン、または窒化シリコンを主成分とするゲート絶縁膜１０７を形成した。ゲート絶縁膜１０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜としても良い（図１（Ａ））。
【００２０】
（第１の低濃度不純物領域の形成）
駆動回路のｎチャネル型ＴＦＴに、ＬＤＤ領域となる低濃度不純物領域を形成するために、島状半導体層１０４、１０６の全面と、島状半導体層１０５のチャネル形成領域をレジスト膜でマスク１０８〜１１１を形成した。このとき、島状半導体層の周辺の配線を形成する領域にもレジストマスクを形成しておいても良い。そして、ｎ型を付与する不純物元素を添加して低濃度不純物領域を形成した。ここではフォスフィン（ＰＨ₃）を用いたイオンドープ法でリン（Ｐ）を添加した。この工程では、ゲート絶縁膜１０７を通してその下の半導体層にリンを添加した。添加するリン濃度は、１×１０¹⁶〜１×１０¹⁹atoms/cm³の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/cm³とした。そして、島状半導体層１０５にリンが添加された第１の低濃度不純物領域１１２、１１３が形成された。
この第１の低濃度不純物領域はｎチャネル型ＴＦＴにおいてＬＤＤ領域を形成するためのものであり、後にゲート電極との位置関係により、ゲート電極と重ならない第２の不純物領域と、ゲート電極と重なる第３の不純物領域とに区別される。
【００２１】
その後、窒素雰囲気中で４００〜９００℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたｎ型を付与する不純物元素を活性化する工程を行なった(図１（Ｂ）)。
【００２２】
（ゲート電極用および配線用導電膜の形成）
第１の導電膜１１４を、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を主成分とする導電性材料で１０〜１００ｎｍの厚さに形成した。第１の導電層には、窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いることが望ましい。また、図示しないが、第１の導電膜の下にシリコン膜を２〜２０ｎｍ程度の厚さで形成しておいても良い。さらに、第１の導電膜１１４上に第２の導電膜１１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い（図１（Ｃ））。
【００２３】
第２の導電膜１１５をＴａ膜を用いる場合には、スパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。しかし、ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。
従って、第１の導電膜１１４を１０〜５０ｎｍの厚さでＴａＮ膜で形成しておいても良い。Ｔａ膜は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００２４】
その他、第２の導電膜をＷ膜で形成する場合には、Ｗをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ₂）ガスを導入して第１の導電膜１１４を窒化タングステン（ＷＮ）膜で形成し、第２の導電膜１１５をＡｒガスのスパッタでＷ膜で形成する。また、Ｗ膜を６フッ化タングステン（ＷＦ₆）を用いて熱ＣＶＤ法で形成することも可能である。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率を２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００２５】
（ゲート電極（ｐ−ｃｈ）、配線電極の形成と第５の不純物領域の形成）
レジストマスク１１６〜１１９を形成し、第１の導電膜と第２の導電膜の一部をエッチング除去して、ｐチャネル型ＴＦＴのゲート電極１２０、ゲート配線１２２、１２３を形成した。ｎチャネル型ＴＦＴのゲート電極は後の工程で形成するため、第１の導電膜と第２の導電膜が半導体層１０５、１０６上の全面で残るようにした。そして、レジストマスク１１６〜１１９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが形成される半導体層１０４の一部に、ｐ型を付与する不純物元素を添加するの工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンドープ法で添加した。ここでは２×１０²⁰atoms/cm³の濃度にボロンを添加した。そして、図２（Ａ）に示すようにボロンが高濃度に添加された第５の不純物領域１２５、１２６が形成された。また、この工程において、レジストマスク１１６〜１１９を使用してゲート絶縁膜１０７の一部をエッチング除去して、島状半導体層１０４の一部を露出させた後、ｐ型を付与する不純物元素を添加するの工程を行っても良い。
【００２６】
（ゲート電極（ｎ−ｃｈ）の形成）
レジストマスク１２７〜１３０を形成し、ｎチャネル型ＴＦＴのゲート電極１３１、１３２を形成した。このときゲート電極１３１は低濃度不純物領域１１２、１１３と一部が重なるように形成した（図２（Ｂ））。
【００２７】
（第１の不純物領域の形成）
レジストマスク１３４〜１３６を形成し、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する第１の不純物領域を形成する工程を行なった。レジストマスク１３６はｎチャネル型ＴＦＴのゲート電極１３２を覆う形で形成された。これは、画素部のｎチャネル型ＴＦＴにおいて、オフセットＬＤＤ領域となる第４の不純物領域を形成するために設けた。そして、ｎ型を付与する不純物元素を添加して第１の不純物領域１３９〜１４３を形成した。ここでも、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、この領域のリンの濃度は１×１０¹⁹〜１×１０²¹atoms/cm³とするのが好ましく、ここでは１×１０²⁰atoms/cm³とした。また、同時に島状半導体層１０４のボロンが添加されている領域１２５、１２６の一部にもリンが添加された領域１３７、１３８が形成された（図２（Ｃ））。
【００２８】
（第２の低濃度不純物領域の形成）
画素部のｎチャネル型ＴＦＴの、ＬＤＤ領域となる低濃度不純物領域（本発明では第４の不純物領域と記す）を島状半導体層１０６に形成するためにｎ型を付与する不純物元素を添加する工程を行った。添加するリン濃度は、第１の低濃度不純物領域と同程度かそれより少なくするのが好ましく、ここでは２×１０¹⁷atoms/cm³とした。そして、島状半導体層にリンが添加された第２の低濃度不純物領域１４４〜１４７を形成した(図３（Ａ）)。
【００２９】
（熱活性化の工程）
ゲート絶縁膜、ゲート電極上の全面に（島状半導体層１０４〜１０６の一部が露出されている場合にはその上面にも）第１の層間絶縁膜１４８を形成した。第１の層間絶縁膜は窒化シリコン膜、酸化シリコン膜、または窒酸化シリコン膜で形成すれば良い。また、窒化シリコン膜と、酸化シリコン膜または窒酸化シリコン膜の２層構造としても良い（図示せず）。いずれにしても、第１の層間絶縁膜は５００〜１０００ｎｍの厚さとなるように形成すれば良い。その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するための熱処理の工程を行った。この工程は、電気加熱炉を用いた熱アニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができる。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、例えば５２５℃、２時間の熱処理を行った。この処理で、半導体層の結晶化の工程でシリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製した場合には、その触媒元素をリンを添加した領域に偏析させるゲッタリング効果が同時に得られ、チャネル形成領域から触媒元素を除去することができた。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は、プラズマ水素化法を用い、プラズマ化されることにより生成された水素雰囲気中で２００〜４５０℃の熱処理を行っても良い（図３（Ｂ））。
【００３０】
（ソース・ドレイン配線、層間絶縁膜の形成）
第１の層間絶縁膜１４８にはその後、それぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース配線１４９、１５０、１５１と、ドレイン配線１５２、１５３を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。そして、第１の層間絶縁膜、ソース配線、ドレイン配線、およびそれぞれの配線電極上にパッシベーション膜１５４を形成した。パッシベーション膜１５４は、窒化シリコン膜、酸化シリコン膜、または窒酸化シリコン膜で５０〜５００ｎｍの厚さで形成した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用い、プラズマ化されることにより生成された水素雰囲気中で２００〜４５０℃の熱処理を行っても同様の効果が得られた。その後、有機樹脂からなる第２の層間絶縁膜１５５を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。
有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００３１】
（保持容量、画素電極の形成）
画素部の第２の層間絶縁膜上に遮光膜１５６を形成した。遮光膜１５６はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素を主成分とする膜で１００〜３００ｎｍの厚さに形成した。そしてこの部分に保持容量を形成する目的で、遮光膜１５６上に誘電体膜１５７を５０〜２００ｎｍの厚さで形成した。この誘電体膜１５７は、陽極酸化法を用いて遮光膜１５６の表面に形成された酸化膜を用いても良い。その他にも酸化シリコン膜、窒化シリコン膜、窒酸化シリコン膜やＤＬＣ（Diamond like carbon）膜やポリイミド膜を用いても良い。しかしながら、例えばポリイミドの比誘電率３〜４に対して陽極酸化法で作製された酸化Ａｌの比誘電率は７〜９であるので、少ない面積で大きな容量を形成する目的には後者の方が非常に適していた。
【００３２】
具体的には、Ａｌ膜上に陽極酸化法で酸化Ａｌ膜を形成し、その上に０．７８５mm2の電極を作製して容量を測定した結果、酸化Ａｌ膜の厚さが５０nmのとき１１００pF、１００nmのとき６３０pFが得られた。この容量の値はポリイミドを同様な厚さで形成した場合の２〜３倍の値であった。液晶表示装置の画素部に設ける保持容量は画素の大きさに依存するが１００〜３００fFの容量が必要であり、酸化Ａｌ膜を用いて保持容量を形成するとこの容量を得るために必要な面積をポリイミドを用いた場合の１／３程度にすることができた。
【００３３】
そして、第２の層間絶縁膜１５５に設けられた開孔部１５９と、パッシベーション膜１５４に設けられた開孔部１５８で、ドレイン配線１５３に達するコンタクトホールを形成し、画素電極１６０を形成した。画素電極１６０は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。画素電極１６０は、誘電体膜１５７を介して遮光膜１５６上まで延在して形成され、画素電極１６０が遮光膜１５６と重なる領域で保持容量１８４が形成された（図３（Ｃ））。
【００３４】
以上の工程で、画素部にはｎチャネル型ＴＦＴ１８３が形成され、周辺に設けられる駆動回路にはｐチャネル型ＴＦＴ１８１、ｎチャネル型ＴＦＴ１８２が同一基板上に形成されたアクティブマトリクス基板が作製された。
【００３５】
駆動回路のｐチャネル型ＴＦＴ１８１には、チャネル形成領域１６１、ソースまたはドレイン領域として機能する第５の不純物領域１６２、１６３が形成された。そして、第５の不純物領域１６２はソース領域として、第５の不純物領域１６３はドレイン領域となった。また、ｎチャネル型ＴＦＴ１８２には、チャネル形成領域１６４、第１の不純物領域１６５、１６６、第１の低濃度不純物領域からゲート電極と重なり、ＬＤＤ領域として機能する第３の不純物領域１６７、１６８が形成された。第１の不純物領域１６５はソース領域として、第１の不純物領域１６６はドレイン領域として機能した。
【００３６】
また、画素部のｎチャネル型ＴＦＴ１８３には、チャネル形成領域１６９、１７０、ソースまたはドレイン領域として機能する第１の不純物領域１７１、１７２、１７３、第２の低濃度不純物領域からゲート電極と重ならないＬＤＤ領域として機能する第４の不純物領域１７４〜１７７が形成された。
【００３７】
本発明は、画素部および駆動回路のそれぞれのｎチャネル型ＴＦＴの動作環境を考慮して、ＬＤＤ領域となる第２の不純物領域、第３の不純物領域、第４の不純物領域のチャネル長方向の長さを同一基板上で異ならせ、それぞれの回路を構成するＴＦＴに対して、最適な形状を作り込むことができた。ｎチャネル型ＴＦＴ１８２は駆動電圧が１０Ｖ程度のロジック回路などに適している。チャネル長３〜７μｍに対してゲート電極とオーバーラップしたＬＤＤ領域（第３の不純物領域）の長さ（Ｌov）は０．５〜３．０μｍ、代表的には１．５μｍとすれば良い。また、画素部のｎチャネル型ＴＦＴ１８３はマルチゲート構造であるが、極性反転して駆動されるために、ソース側およびドレイン側の両方にゲート電極と重ならないＬＤＤ領域となる第４の不純物領域１７４〜１７７が設けられている。この領域の長さ（Loff）は０．５〜３．５μｍ、代表的には２．０μｍとすれば良い。
【００３８】
以上の様に本発明は、画素部および駆動回路がそれぞれ要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化することで、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。具体的には、各回路仕様に応じてｎチャネル型ＴＦＴのＬＤＤ領域の設計をそれぞれ異ならせ、ゲート電極とオーバーラップするＬＤＤ領域またはオーバーラップしないＬＤＤ領域を適宣設けることによって、同一の基板上にホットキャリア劣化の対策を重視したＴＦＴ構造と、低オフ電流値を重視したＴＦＴ構造とを実現することができる。
【００３９】
[実施形態２]
アクティブマトリクス基板の画素部のｎチャネル型ＴＦＴに接続される保持容量の他の構成について説明する。図４は実施形態１と同様にして作製されたアクティブマトリクス基板の画素部の断面構造図を示す。
【００４０】
基板４０１上に下地膜４０２、４０３が形成され、島状半導体層４０４には第１の不純物領域と第４の不純物領域が形成されている。ゲート絶縁膜４０５上にはゲート電極４０６が形成され、第１の層間絶縁膜４０７上にはソース配線４０８、ドレイン配線４０９が形成されている。そして、パッシベーション膜４１０、第２の層間絶縁膜４１１上に遮光膜４１２、画素電極４１８が形成されている。
【００４１】
ｎチャネル型ＴＦＴ４２０に接続される保持容量４２１は、第２の層間絶縁膜４１１上に形成された遮光膜４１２と、その上に形成された誘電体膜４１３と、画素電極４１８とから形成されている。また、第２の層間絶縁膜の開口が形成される領域には絶縁体のスペーサー４１４が設けられ、パッシベーション膜４１０に設けられた開孔４１５、第２の層間絶縁膜４１１に設けられた開孔４１６、スペーサー４１４に設けられた開口４１７で、画素電極４１８がドレイン配線４０９に接続されている。このようにスペーサー４１４を設けることにより、遮光膜と画素電極との間で発生するショートを防止することができる。保持容量４２１は遮光膜４１２、誘電体膜４１３、画素電極４１８が重なる部分で形成されている。
【００４２】
[実施形態３]
図５は画素部のｎチャネル型ＴＦＴに接続される保持容量の他の構成について示している。図５（Ａ）は実施形態１と同様にして作製された画素部のｎチャネル型ＴＦＴである。基板５０１上に下地膜５０２、５０３が形成され、島状半導体層５０４には第１の不純物領域と第４の不純物領域が形成されている。ゲート絶縁膜５０５上にはゲート電極５０６が形成され、第１の層間絶縁膜５０７上にはソース配線５０８、ドレイン配線５０９が形成されている。さらに、パッシベーション膜５１０、第２の層間絶縁膜上に遮光膜５１２、有機樹脂で形成したスペーサー５１３を形成した。その後、図５（Ｂ）のように陽極酸化法で遮光膜の表面に誘電体膜５１４を形成した。そして、図５（Ｃ）のようにパッシベーション膜５１０に設けられた開孔５１５、第２の層間絶縁膜５１１に設けられた開孔５１６、スペーサー５１３に設けられた開口５１７で、画素電極５１８がドレイン配線５０９に接続されている。保持容量５２１は遮光膜５１２、誘電体膜５１４、画素電極５１８が重なる部分で形成されている。このようにスペーサー５１３を設けることにより、遮光膜と画素電極との間で発生するショートを防止することができ、また、遮光膜５１２の表面に誘電体膜５１４を形成するときに端部への回り込みを防止することができる。
【００４３】
【実施例】
[実施例１]
本実施例では本発明を用いて、画素部とその駆動回路を同一基板上に作製する一例を図６〜８を用いて説明する。本明細書ではこのような基板を便宜上アクティブマトリックス基板と呼ぶ。最初に、基板６０１上に下地膜として窒酸化シリコン膜６０２ａを５０〜５００ｎｍ、代表的には１００ｎｍの厚さに形成した。
窒酸化シリコン膜６０２ａは、ＳｉＨ₄とＮ₂ＯとＮＨ₃から作製されるものであり、含有する窒素濃度を２５atomic％以上５０atomic％未満となるようにした。
その後、窒素雰囲気中で４５０〜６５０℃の熱処理を施し、窒酸化シリコン膜６０２ａを緻密化した。さらに窒酸化シリコン膜６０２ｂを１００〜５００ｎｍ、代表的には２００ｎｍの厚さに形成し、連続して非晶質半導体膜（図示せず）を２０〜８０ｎｍの厚さに形成した。そして公知の結晶化の方法により結晶質シリコン膜を形成した（図示せず）。結晶質シリコン膜の不要な部分はエッチング除去され、島状の結晶質半導体膜６０３〜６０６が形成され、さらにゲート絶縁膜６０７が形成された。ゲート絶縁膜６０７は、ＳｉＨ₄とＮ₂Ｏとから作製される窒酸化シリコン膜であり、ここでは１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成した（図６（Ａ））。
【００４４】
次に、島状半導体層６０３、６０６の全面と、島状半導体層６０４、６０５のチャネル形成領域を覆うレジストマスク６０８〜６１１を形成した。そして、フォスフィン（ＰＨ₃）を用いたイオンドープ法でｎ型を付与する不純物元素を添加して第１の低濃度不純物領域を形成した。この工程では、ゲート絶縁膜６０７を通してその下の島状半導体層にリンを添加するために、加速電圧は６５ｋｅＶに設定した。島状半導体に添加されるリンの濃度は、１×１０¹⁶〜１×１０¹⁹atoms/cm³の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/cm³とした。そして、リンが添加された第１の低濃度不純物領域６１２〜６１５を形成した(図６（Ｂ）)。
【００４５】
第１の導電膜６１６を、スパッタ法により窒化タンタル（ＴａＮ）または窒化タングステン（ＷＮ）で形成した。また、図示しないが、第１の導電膜の下にシリコン膜を２〜２０ｎｍ程度の厚さで形成しておいても良い。続いて、アルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする第３の導電膜６１７を、１００〜３００ｎｍの厚さに形成した（図６（Ｃ））。そして、入出力端子から駆動回路の入出力までの配線の一部とするために、第３の導電膜をエッチングして配線６１８を形成した。例えば、第３の導電膜にＡｌを用いれば、リン酸溶液により下地ＴａＮと選択性良くエッチングすることができた。さらに、第１の導電層６１６と配線６１８上に第２の導電膜６１９をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い（図６（Ｄ））。
【００４６】
次に、レジストマスク６２０〜６２５を形成し、第１の導電膜と第２の導電膜の一部をエッチング除去して、入出力端子から駆動回路の入出力までの配線６２６、ｐチャネル型ＴＦＴのゲート電極６２７と、ゲート配線６３０を形成した。
ＴａＮ膜とＴａ膜のエッチングはＣＦ₄とＯ₂の混合ガスにより行うことができた。そして、レジストマスク６２０〜６２５をそのまま残して、ｐチャネル型ＴＦＴが形成される島状半導体層６０３の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンドープ法で添加した。この領域のボロン濃度は２×１０²⁰atoms/cm³とした。そして、図７（Ａ）に示すようにボロンが高濃度に添加された第５の不純物領域６３３、６３４が形成された。
【００４７】
入出力端子から駆動回路の入出力までの配線６２６は第３の導電層の回りを第１の導電層と第２の導電層とで覆うようにして形成されている。
【００４８】
図７（Ａ）で設けられたレジストマスクを除去した後、新たにレジストマスク６３５〜６４０を形成した。これはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法によりｎチャネル型ＴＦＴのゲート電極６４１〜６４３が形成された。このときゲート電極６４１、６４２は第１の低濃度不純物領域６１２〜６１５の一部と重なるように形成された（図７（Ｂ））。
【００４９】
このようにゲート電極６２７、６４１〜６４３は第１の導電膜と第２の導電膜とから形成される。
【００５０】
そして、新たなレジストマスク６４５〜６４９を形成した。レジストマスク６４７、６４９はｎチャネル型ＴＦＴのゲート電極６４２、６４３と第２の不純物領域の一部を覆う形で形成された。そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行い、ｎチャネル型ＴＦＴが形成される島状半導体層に第１の不純物領域６５０〜６５５が形成された（図７（Ｃ））。
【００５１】
画素部のｎチャネル型ＴＦＴのＬＤＤ領域となる第２の低濃度不純物領域を島状半導体層６０６に形成するためにｎ型を付与する不純物元素を添加する工程を行った。添加するリン濃度は、第２および第３の不純物領域と同程度かそれより少なくするのが好ましく、ここでは２×１０¹⁷atoms/cm³とし、ゲート電極をマスクとして自己整合的に第２の低濃度不純物領域６５６〜６５８を形成した(図８（Ａ）)。
【００５２】
そして、第１の層間絶縁膜６５９をプラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃を原料とした窒酸化シリコン膜で形成した。この窒酸化シリコン膜中の含有水素濃度は１〜３０atomic％となるように形成することが望ましかった。その後、この状態で窒素雰囲気中で４００〜８００℃、１〜１２時間、例えば５２５℃で８時間の加熱処理を行った。この工程により添加されたｎ型及びｐ型を付与する不純物元素を活性化させることができた。この熱処理の後に水素化の工程を行なった。こでは３〜１００％の水素雰囲気中で３００〜５００℃、好ましくは３５０〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、２００〜５００℃、好ましくは３００〜４５０℃の基板温度でプラズマ化させることによってできた水素で水素化処理をしても良い（図８（Ｂ））。
【００５３】
その後、第１の絶縁膜６５９は所定のレジストマスクを形成して、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールを形成した。そして、ソース配線６６０、６６３、６６４、６６６とドレイン配線６６１、６６２、６６５、６５７を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００５４】
そしてこの上に、パッシベーション膜６７０を形成した。パッシベーション膜６７０はプラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃から形成される窒酸化シリコン膜、またはＳｉＨ₄、Ｎ₂、ＮＨ₃から作製される窒化シリコン膜で形成すれば良い。まず、膜の形成に先立ってＮ₂Ｏ、Ｎ₂、ＮＨ₃等を導入してプラズマ水素化処理により水素化の工程を行なった。プラズマ化されることにより気相中で生成された水素は第１の層間絶縁膜中に供給され、基板を２００〜４００℃に加熱しておけば、その水素を下層側にも拡散して半導体層を水素化することができた。このパッシベーション膜の作製条件は特に限定されるものではないが、緻密な膜とすることが望ましい。また、パッシベーション膜を形成した後に、水素化の工程を水素または窒素を含む雰囲気中で３００〜５５０℃の加熱処理を１〜１２時間の加熱処理により行っても良い。
【００５５】
その後、有機樹脂からなる第２の層間絶縁膜６７１を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００５６】
第２の層間絶縁膜上に窒酸化シリコン膜や酸化シリコン膜などで絶縁膜６４４を５〜５０ｎｍ形成しておくと、この上に形成する遮光膜の密着性を高めることができた。また、有機樹脂で形成した第２の層間絶縁膜表面をＣＦ₄プラズマで処理して表面改質すると、この上に形成する膜の密着性を向上させることができた。そしてスパッタ法や真空蒸着法でＡｌ膜を形成しエッチング処理して遮光膜６７２とした。この遮光膜６７２は陽極酸化法によってその表面に５０〜２００ｎｍの酸化膜を形成した。陽極酸化は、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製した。酒石酸の濃度としては、０．１〜１０％、好ましくは３％とし、これに１〜２０％のアンモニア水を加え、ｐＨが７±０．５となるように調節した。この溶液中に陰極となる白金電極を設け、遮光膜６７２が形成されている基板を溶液に浸した。そして、遮光膜６７２を陽極として、直流電流を２ｍＡ一定となるようにした。溶液中の陰極と陽極との間の電圧は酸化膜の成長に従い時間と共に変化するが、電流が一定となるように電圧を調整し、１５０Ｖとなったところで電圧を一定として、その後電流が０．１ｍＡになるまで保持した。このようにして遮光膜６７２の表面には厚さ５０〜２００ｎｍの酸化Ａｌ膜６７３を形成することができた。尚、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。そして、絶縁膜６４４、第２の層間絶縁膜６７１、パッシベーション膜６７０に設けられた開孔部でドレイン配線６６７に達するコンタクトホールを形成し、画素電極６７６を形成した。画素電極６７６は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良かった。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
画素電極６７６は、酸化Ａｌ膜６７３を介して遮光膜６７２上まで延在して形成され、画素電極６７６が遮光膜６７２と重なる領域で保持容量７００が形成された。以上の工程で、画素部とその周辺に設けられる駆動回路のＴＦＴが同一基板上に形成されたアクティブマトリクス基板が作製された（図８（Ｃ））。
【００５７】
ｐチャネル型ＴＦＴ７０１は自己整合的（セルフアライン）に形成され、ｎチャネル型ＴＦＴ７０２〜７０４は非自己整合的（ノンセルフアライン）に形成された。駆動回路のｐチャネル型ＴＦＴ７０１には、チャネル形成領域６７７、第５の不純物領域６７８、６７９が形成された。第５の不純物領域６７８はソース領域として、第５の不純物領域６７９はドレイン領域となった。
一方、ｎチャネル型ＴＦＴ７０２には、チャネル形成領域６８０、ソース領域となる第１の不純物領域６８１、ドレイン領域となる第１の不純物領域６８２、第１の低濃度不純物領域からゲート電極と重なりＬＤＤ領域となる第３の不純物領域６８３、６８４が形成された。このｎチャネル型ＴＦＴはシフトレジスタ回路やバッファ回路に適している。
また、ｎチャネル型ＴＦＴ７０３には、チャネル形成領域６８５、ソース領域となる第１の不純物領域６８６、ドレイン領域となる第１の不純物領域６８７、第１の低濃度不純物領域からゲート電極と重なりＬＤＤ領域となる第３の不純物領域６８８ａ、６８９ａとゲート電極と重ならないＬＤＤ領域となる第２の不純物領域６８８ｂ、６８９ｂが形成された。このようなｎチャネル型ＴＦＴは、アナログスイッチが形成されるサンプリング回路に適していた。
画素部のｎチャネル型ＴＦＴ７０４には、チャネル形成領域６９０、６９１、第１の不純物領域６９２、６９６、第２の低濃度不純物領域からゲート電極と重ならないＬＤＤ領域となる第４の不純物領域６９３〜６９５が形成された。
【００５８】
以上の様に本発明は、画素部および駆動回路がそれぞれ要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化することで、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。例えば、駆動回路のｎチャネル型ＴＦＴ７０２にはゲート電極と重なるＬＤＤ領域（ＧＯＬＤ）が設けられている。このようなＬＤＤを設けることにより、キンク効果やホットエレクトロン効果などによる特性の変動を防ぐことができ、シフトレジスタや、特にバッファ回路などに適している。また、ｎチャネル型ＴＦＴ７０３にはゲート絶縁膜を介してゲート電極と重なるＬＤＤ領域（ＧＯＬＤ）６８８ａ、６８９ａ、ゲート電極と重ならないＬＤＤ領域６８８ｂ、６８９ｂが形成され、オフ電流値を下げる目的とホットキャリア効果によるＴＦＴの劣化を防ぐ上で効果がある。また、画素部に設けるｎチャネル型ＴＦＴはゲート電極と重ならないＬＤＤ領域６９３〜６９５のみを設ける構造とし、主にオフ電流値を下げてスイッチング動作を確実なものとすると共に、消費電力を低減させる上で効果的である。
【００５９】
[実施例２]
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図９に示すように、図８（Ｃ）の状態の基板に対し、配向膜９０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板９０２には、透明導電膜９０３と、配向膜９０４とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料９０５を注入し、封止剤（図示せず）によって完全に封止した。液晶材料にはＴＮ液晶の他に反強誘電性液晶（Antiferroelectric Liquid Crystal）、しきい値なし反強誘電性液晶などを適用できる。このようにして図９に示すアクティブマトリクス型液晶表示装置が完成した。
【００６０】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１０の斜視図および図１１の上面図を用いて説明する。尚、図１０と図１１は、図６〜図８の断面構造図と対応付けるため、共通の符号を用いている。アクティブマトリクス基板は、ガラス基板６０１上に形成された、画素部１００１と、走査（ゲート）線駆動回路１００２と、信号(ソース)線駆動回路１００３で構成される。画素部にはｎチャネル型ＴＦＴ７０４が形成され、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路１００２と、信号（ソース）線駆動回路１００３はそれぞれゲート配線６４３とソース配線６６６で画素部１００１に接続されている。また、ＦＰＣ１０３１が接続された外部入出力端子１０３４から駆動回路の入出力端子までの配線６２６、６６８が設けられている。
【００６１】
図１１は画素部１００１の一部分を示す上面図である。ここで図１１（Ａ）は半導体層、ゲート電極、ソース配線の重ねあわせを示す上面図であり、同図（Ｂ）はその上に形成される遮光膜、画素電極の重ねあわせを示す上面図である。ゲート電極６４３は、図示されていないゲート絶縁膜を介してその下の半導体層６０６と交差している。図示はしていないが、半導体層６０６には、ソース領域、ドレイン領域、第４の不純物領域が形成されている。また、画素ＴＦＴの上には遮光膜６７２と、誘電体膜（図示せず）と、各画素ごとに設けられる画素電極６７６が形成され、遮光膜６７２と画素電極６７６とが誘電体膜を介して重なる領域で保持容量７００が形成される。遮光膜を形成するＡｌ膜の表面を酸化して容量部を形成するための誘電体膜としたことで、必要な容量を形成するための面積を少なくすることが可能であり、さらに、本実施例のように画素部のｎチャネル型ＴＦＴ上に形成される遮光膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができた。
また、図１１で示すＡ―Ａ'に沿った断面構造は、図８に示す画素部のＡ―Ａ'断面図に対応している。
【００６２】
[実施例３]
図１２に、画素部のＴＦＴに設けられる保持容量の接続方法の他の構成例を示す。図１２は実施形態１と同様にして作製されたアクティブマトリクス基板の画素部の断面構造図を示す。基板１２０１上に下地膜１２０２、１２０３が形成され、島状半導体層１２０４には第１の不純物領域と第４の不純物領域が形成されている。ゲート絶縁膜１２０５上にはゲート電極１２０６が形成され、第１の層間絶縁膜１２０７上にはソース配線１２０８、ドレイン配線１２０９が形成されている。さらに、パッシベーション膜１２１１、第２の層間絶縁膜１２１２上に遮光膜１２１３が形成されている。
【００６３】
図１２（Ａ）において、ｎチャネル型ＴＦＴに接続される保持容量１２４０は、第２の層間絶縁膜１２１２上に形成された遮光膜１２１３と、その上に形成された誘電体膜１２１４と、画素電極１２１５とから形成されている。そして、保持容量１２４０の一方の電極である画素電極１２１５は、パッシベーション膜１２１１と第２の層間絶縁膜１２１２に設けられた開孔１２６０でドレイン配線１２０９に接続されている。また、他方の電極である遮光膜は、パッシベーション膜１２１１と第２の層間絶縁膜１２１２に設けられた開孔１２６１で、第１の層間絶縁膜１２０７上に形成された配線電極１２１０と接続されている。また、図１２（Ｂ）では画素電極１２１５と同じ材料で形成された配線１２１６と、遮光膜１２１３が誘電体膜１２１４を介して接続部１２５１で静電結合して、パッシベーション膜１２１１と第２の層間絶縁膜１２１２に設けられた開孔１２６１で第１の層間絶縁膜１２０７上に形成された配線電極１２１０と接続することも可能である。また、図１２（Ｂ）では、遮光膜１２１３が誘電体膜１２１４、配向膜１２１７、液晶１２１８、対向基板側の配向膜１２１９を介して共通電極１２２０と静電的に結合させることも可能である。
【００６４】
[実施例４]
図１３は、実施例１で示したアクティブマトリクス基板の回路構成の一例を示す。本実施例のアクティブマトリクス基板は、ソース信号線側駆動回路１３０１、ゲート信号線側駆動回路（Ａ）１３０７、ゲート信号線側駆動回路（Ｂ）１３１１、プリチャージ回路１３１２、画素部１３０６を有している。ソース信号線側駆動回路１３０１は、シフトレジスタ回路１３０２、レベルシフタ回路１３０３、バッファ回路１３０４、サンプリング回路１３０５を備えている。また、ゲート信号線側駆動回路（Ａ）１３０７は、シフトレジスタ回路１３０８、レベルシフタ回路１３０９、バッファ回路１３１０を備えている。ゲート信号線側駆動回路（Ｂ）１３１１も同様な構成である。
【００６５】
ここで、それぞれの回路の駆動電圧の一例を示すと、シフトレジスタ回路１３０２、１３０８は１０〜１６Ｖであり、レベルシフタ回路１３０３、１３０９、バッファ回路１３０４、１３１０、サンプリング回路１３０５、画素部１３０６は１４〜１６Ｖであった。サンプリング回路１３０５、画素部１３０６は印加される電圧の振幅であり、通常極性反転された電圧が交互に印加されていた。本発明は、ｎチャネル型ＴＦＴの駆動電圧を考慮して、ＬＤＤ領域となる第２の不純物領域の長さを同一基板上で異ならしめることが容易であり、それぞれの回路を構成するＴＦＴに対して、最適な形状を同一工程で作り込むことができた。
【００６６】
図１４（Ａ）はシフトレジスタ回路のＴＦＴの構成例を示している。シフトレジスタ回路のｎチャネル型ＴＦＴはシングルゲート構造であり、チャネル形成領域２０４とゲート電極２１０とオーバーラップする第３の不純物領域（ＬＤＤ領域）２０５、２０６が設けられている。その外側にはソース領域またはドレイン領域となる第１の不純物領域２０７、２０８が形成されている。この領域のチャネル長方向の長さは、チャネル長を３〜７μｍとして、０．５〜３μｍとすれば良い。このＬＤＤの構成は、ホットキャリア劣化対策に有効であり、オフ領域の特性を重視しないシフトレジスタ回路などに適している。一方、ｐチャネル型ＴＦＴには、チャネル形成領域２０１、ゲート電極２０９の外側にソース領域またはドレイン領域となる第５の不純物領域２０２、２０３が形成されている。そして、各ＴＦＴのソースまたはドレイン領域とコンタクトを形成するソース配線２１１、２１２とドレイン配線２１３が形成されている。
【００６７】
図１４（Ｂ）はレベルシフタ回路、バッファ回路のＴＦＴの構成例を示している。これらの回路のｎチャネル型ＴＦＴはダブルゲート構造としてあるが、勿論シングルゲート構造としても問題ない。このｎチャネル型ＴＦＴもチャネル形成領域２０４ａ、２０４ｂ、ゲート電極２１０ａ、２１０ｂとオーバーラップする第３の不純物領域（ＬＤＤ領域）２０５ａ、２０５ｂ、２０６ａ、２０６ｂが設けられた構造である。このようなＬＤＤを設けることにより、ドレイン近傍の高電界領域が緩和され、キンク効果やホットエレクトロン効果などによる特性の変動を防ぐことができる。その結果、バッファ回路の信頼性を高めることができる。また、ｐチャネル型ＴＦＴは図１４（Ａ）と同様な構成とする。
【００６８】
図１４（Ｃ）はサンプリング回路のＴＦＴの構成例を示している。この回路のｎチャネル型ＴＦＴはシングルゲート構造であるがチャネル形成領域の外側に、極性反転して駆動することに対応して、ソース側およびドレイン側の両方にゲート電極とオーバーラップするＬＤＤ領域となる第２の不純物領域２０５ｃ、２０６ｃが設けられている。第２の不純物領域２０５ｃと２０６ｃの長さは、それぞれ等しくすることが好ましく、０．５〜３．０μｍの範囲で形成すると良い。これらのＬＤＤ領域によりオフ電流値を下げる目的と、ホットキャリア効果によるＴＦＴの劣化を防ぐ目的を同時に達成できる。また、ｐチャネル型ＴＦＴは図１４（Ａ）と同様な構成とする。
【００６９】
また、図１４（Ｄ）は、１．５〜５Ｖ程度の駆動電圧で高速動作させる駆動回路に適した構成で、ｎチャネル型ＴＦＴのソース領域２０７側には、ゲート電極２１０とオーバーラップしない第２の不純物領域２０５ｄが設けられ、ドレイン領域２０８側にはゲート電極２１０とオーバーラップする第３の不純物領域２０６ｄが設けられている。このようにして、寄生容量による動作周波数の低下を防ぐ構成となっている。
【００７０】
[実施例５]
本実施例では、本発明に適用できる半導体層の作製方法について説明する。図１５において基板１５０１はガラス基板、セラミクス基板、石英基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。ガラス基板を用いる場合には、歪み点以下の温度で予め加熱処理しておくことが望ましい。例えば、コーニング社の＃１７３７基板を用いる場合には、５００〜６５０℃、好ましくは５９５〜６４５℃で１〜２４時間の加熱処理をしておくと良い。
【００７１】
そして、基板１５０１の主表面に、下地膜を形成した。下地膜の材質に特別な限定はないが、窒酸化シリコン膜１５０２で形成した。その他にも窒化シリコン膜、酸化シリコン膜、窒酸化シリコン膜、酸化タンタル膜から選ばれた一層もしくは複数の層で形成することも可能である。窒酸化シリコン膜を用いる場合には、２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成すれば良い。また、１０〜１００nmの窒化シリコン膜上に窒酸化シリコン膜を５０〜５００ｎｍ、代表的には５０〜２００ｎｍの厚さに形成しても良い。そしてこの上に非晶質半導体層１５０３を形成した。これはプラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体であれば良く、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることができる。半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さとして形成した。また、下地膜１５０１と非晶質半導体層１５０３とをプラズマＣＶＤ法やスパッタ法で連続形成することも可能である。それぞれの層が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる（図１５（Ａ））。
【００７２】
次に結晶化の工程を行った。非晶質半導体層を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、プラズマＣＶＤ法で作製される非晶質半導体層には１０〜４０atomic％の割合で膜中に水素が含まれていて、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atomic％以下としておくことが望ましかった（図１５（Ｂ））。そして、結晶性半導体層１５０４から島状の結晶性半導体層１５０５を形成し、さらにゲート絶縁膜１５０５を形成した。ゲート絶縁膜１５０５には、窒化シリコン膜、酸化シリコン膜、窒酸化シリコン膜、などの材料で形成すれば良い。ゲート絶縁膜１５０５の厚さは１０〜１０００ｎｍ、好ましくは５０〜４００ｎｍとして形成すれば良い。以降の工程は実施例１に従うと本発明の半導体装置を形成することができる（図１５（Ｃ））。
【００７３】
図１６は、基板１６０１の主表面に、窒酸化シリコン膜からなる下地膜１６０２を形成し、図１５と同様にその表面に非晶質半導体層１６０３を形成した。非晶質半導体層の厚さは、１０〜２００ｎｍ、好ましくは３０〜１００ｎｍに形成すれば良い。さらに、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して、触媒元素含有層１６０４を非晶質半導体層１６０３の全面に形成した。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素であった。非晶質半導体層の内部応力は、作製条件により一様に決まるものではなかった。しかし、結晶化の工程に先立って４００〜６００℃の熱処理の工程を行い水素を膜中から脱離させる必要があった（図１６（Ａ））。そして、５００〜６００℃で４〜１２時間、例えば５５０℃で8時間の熱処理を行い、結晶質半導体層１６０５が形成された(図１６（Ｂ）)。
【００７４】
次に、結晶化の工程で用いた触媒元素を結晶質半導体膜から除去するゲッタリングの工程を行った。このゲッタリングの工程により結晶質半導体膜中の触媒元素の濃度を１×１０¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³にまで低減することができた。まず、結晶質半導体層１６０５の表面にマスク絶縁膜膜１６０６を１５０ｎｍの厚さに形成し、パターニングにより開口部１６０７が設けられ、結晶質半導体層を露出させた領域を設けた。そして、リンを添加する工程を実施して、結晶質半導体層にリン含有領域１６０８を設けた（図１６（Ｃ））。
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、リン含有領域１６０８がゲッタリングサイトとして働き、結晶質半導体層１６０５に残存していた触媒元素をリン含有領域１６０８に偏析させることができた（図１６（Ｄ））。そして、マスク絶縁膜膜１６０６と、リン含有領域１６０８とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０¹⁷atms/cm³以下にまで低減された結晶質半導体層を得ることができた。そして、島状半導体層１６０９に密接してゲート絶縁膜１６１０を形成した（図１６（Ｅ））。
【００７５】
また、図１７は、基板１７０１上に、下地膜１７０２、非晶質半導体層１７０３の順に形成し、そして、非晶質半導体層１７０３の表面にマスク絶縁膜１７０４を形成した。この時、マスク絶縁膜１７０４の厚さは１５０ｎｍとした。さらに、マスク絶縁膜１７０４をパターニングして、選択的に開口部１７０５を形成し、その後、重量換算で１０ｐｐｍの触媒元素を含む水溶液を塗布した。これにより、触媒元素含有層１７０６が形成された。触媒元素含有層１７０６は開口部１７０５のみで非晶質半導体層１７０３と接触した（図１７（Ａ））。次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質半導体層１７０７を形成した。この結晶化の過程では、触媒元素が接した非晶質半導体層の領域が最初に結晶化し、そこから横方向へと結晶化が進行した。
こうして形成された結晶質半導体層１７０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点があった(図１７（Ｂ）)。
【００７６】
次に、図１６と同様に結晶化の工程で用いた触媒元素を結晶質半導体膜から除去する工程を行った。図１７（Ｂ）と同じ状態の基板に対し、リンを添加する工程を実施して、結晶質半導体層にリン含有領域１７０９を設けた。この領域のリンの含有量は１×１０¹⁹〜１×１０²¹／ｃｍ³とした（図１７（Ｃ））。この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、リン含有領域１７０９がゲッタリングサイトとして働き、結晶質半導体層１７０７に残存していた触媒元素をリン含有領域１７０９に偏析させることができた（図１７（Ｄ））。
【００７７】
そして、マスク絶縁膜１７０４と、リン含有領域１７０９とをエッチングして除去して、島状の結晶性半導体層１７１０を形成した。そして、結晶性半導体層１７１０に密接してゲート絶縁膜１７１１を形成した。ゲート絶縁膜１７１１には、酸化シリコン膜、窒酸化シリコン膜から選ばれた一層もしくは複数の層から形成した。その厚さは１０〜１００ｎｍ、好ましくは５０〜８０ｎｍとして形成すれば良い。そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。例えば、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。その結果、島状半導体層１７１０とゲート絶縁膜１７１１との界面で熱酸化膜が形成され、界面準位密度の低い良好な界面を形成することができた（図１７（Ｅ））。
【００７８】
[実施例６]
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図１８〜２０で説明する。
【００７９】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１８に示す。
【００８０】
図１８（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【００８１】
図１８（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【００８２】
図１８（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【００８３】
図１８（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【００８４】
図１８（Ｅ）はリア型プロジェクターであり、本体９４０１、光源９４０２、表示装置９４０３、偏光ビームスプリッタ９４０４、リフレクター９４０５、９４０６、スクリーン９４０７で構成される。本発明は表示装置９４０３に適用することができる。
【００８５】
図１８（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。
【００８６】
図１９（Ａ）はパーソナルコンピュータであり、本体２４０１、画像入力部２４０２、表示装置２４０３、キーボード２４０４で構成される。
【００８７】
図１９（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４１３、表示装置２４１４、スピーカ部２４１５、記録媒体２４１６、操作スイッチ２４１７で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示装置２４１４やその他の信号制御回路に適用することができる。
【００８８】
図１９（Ｃ）はデジタルカメラであり、本体２４１８、投射装置２４１９、接眼部２４２０、操作スイッチ２４２１、受像部（図示しない）で構成される。本発明を表示装置２４１９やその他の信号制御回路に適用することができる。
【００８９】
図２０（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【００９０】
図２０（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置２７０２（特に５０〜１００インチの場合に効果的である）やその他の信号制御回路に適用することができる。
【００９１】
なお、図２０（Ｃ）は、図２０（Ａ）及び図２０（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０５〜２８０７、ダイクロイックミラー２８０３、２８０４、光学レンズ２８０８、２８０９、プリズム２８１１、液晶表示装置２８１０、投射光学系２８１２で構成される。投射光学系２８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置２８１０を三つ使用する三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２０（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９２】
また、図２０（Ｄ）は、図２０（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、光源２８１３、２８１４、合成プリズム２８１５、コリメータレンズ２８１６、２８２０、レンズアレイ２８１７、２８１８、偏光変換素子２８１９で構成される。なお、図２０（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【００９３】
また、ここでは図示しなかったが、本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【００９４】
また、ここでは図示しなかったが、本発明はその他にも、カーナビゲーションシステムやイメージセンサパーソナルコンピュータの表示部に適用することも可能である。このように、本発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【００９５】
[実施例７]
本実施例では、本発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【００９６】
図２１（Ａ）は本発明を用いたＥＬ表示装置の上面図である。図２１（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【００９７】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【００９８】
また、図２１（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【００９９】
本発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦ４０２３に際して用いることができる。
【０１００】
本発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。画素電極４０２７が透明導電膜である場合、画素部用ＴＦＴとしては、ｐチャネル型ＴＦＴを用いることが好ましい。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１０１】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１０２】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０１０３】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１０４】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１０５】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１０６】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１０７】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１０８】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１０９】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１１０】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１１１】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１１２】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１１３】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１１４】
さらに異なる形態のＥＬ表示装置を作製した例について、図２２（Ａ）、（Ｂ）を用いて説明する。図２１（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１１５】
図２２（Ａ）は本実施例のＥＬ表示装置の上面図であり、図２２（Ａ）をＡ-Ａ'で切断した断面図を図２２（Ｂ）に示す。
【０１１６】
図２１で示したものと同様にして、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１１７】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１１８】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１１９】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１２０】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１２１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１２２】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０１２３】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１２４】
ＥＬ表示装置の画素部の詳細な断面構造を図２３に、上面構造を図２４（Ａ）に、回路図を図２４（Ｂ）に示す。図２３、図２４（Ａ）及び図２４（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１２５】
図２３において、基板３００１上に設けられたスイッチング用ＴＦＴ３００２は本発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜７参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０１２６】
また、電流制御用ＴＦＴ３００３は本発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３００２のドレイン配線３０３５は配線３０３６によって電流制御用ＴＦＴのゲート電極３０３７に電気的に接続されている。また、３０３８で示される配線は、スイッチング用ＴＦＴ３００２のゲート電極３０３９a、３０３９bを電気的に接続するゲート配線である。
【０１２７】
このとき、電流制御用ＴＦＴ３００３が本発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＧＯＬＤ領域（第２の不純物領域）を設ける本発明の構造は極めて有効である。
【０１２８】
また、本実施例では電流制御用ＴＦＴ３００３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１２９】
また、図２４（Ａ）に示すように、電流制御用ＴＦＴ３００３のゲート電極３０３７となる配線は３００４で示される領域で、電流制御用ＴＦＴ３００３のドレイン配線３０４０と絶縁膜を介して重なる。このとき、３００４で示される領域ではコンデンサが形成される。このコンデンサ３００４は電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３０４０は電流供給線（電源線）３００６に接続され、常に一定の電圧が加えられている。
【０１３０】
スイッチング用ＴＦＴ３００２及び電流制御用ＴＦＴ３００３の上には第１パッシベーション膜３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜３０４２が形成される。平坦化膜３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１３１】
また、３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３００３のドレインに電気的に接続される。この場合においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを用いることが好ましい。
画素電極３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１３２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３０４４a、３０４４bにより形成された溝（画素に相当する）の中に発光層３０４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１３３】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１３４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０１３５】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１３６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１３７】
本実施例では発光層３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層３０４６の上には透明導電膜でなる陽極３０４７が設けられる。本実施例の場合、発光層３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１３８】
陽極３０４７まで形成された時点でＥＬ素子３００５が完成する。なお、ここでいうＥＬ素子３００５は、画素電極（陰極）３０４３、発光層３０４５、正孔注入層３０４６及び陽極３０４７で形成されたコンデンサを指す。図２４（Ａ）に示すように画素電極３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１３９】
ところで、本実施例では、陽極３０４７の上にさらに第２パッシベーション膜３０４８を設けている。第２パッシベーション膜３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１４０】
以上のように本発明のＥＬ表示パネルは図２３のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０１４１】
なお、図２３の構成は、実施形態１及び実施例１〜４の構成と自由に組み合わせて実施することが可能である。また、実施例６の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０１４２】
また、画素部の他の構成として、ＥＬ素子３００５の構造を反転させた構造について説明する。説明には図２５を用いる。なお、図２３の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０１４３】
図２５において、電流制御用ＴＦＴ３１０３は本発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施形態１及び実施例１〜４を参照すれば良い。
【０１４４】
図２５では、画素電極（陽極）３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１４５】
そして、絶縁膜でなるバンク３０５１a、３０５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３０５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層３０５３、アルミニウム合金でなる陰極３０５４が形成される。この場合、陰極３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子３１０１が形成される。
【０１４６】
発光層３０５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０１４７】
なお、図２５の構成は、実施形態１及び実施例１〜４の構成と自由に組み合わせて実施することが可能である。また、実施例６の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０１４８】
図２４（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２６（Ａ）〜（Ｃ）に示す。なお、本実施例において、３２０１はスイッチング用ＴＦＴ３２０２のソース配線、３２０３はスイッチング用ＴＦＴ３２０２のゲート配線、３２０４は電流制御用ＴＦＴ、３２０５はコンデンサ、３２０６、３２０８は電流供給線、３２０７はＥＬ素子とする。
【０１４９】
図２６（Ａ）は、二つの画素間で電流供給線３２０６を共通とした場合の例である。即ち、二つの画素が電流供給線３２０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１５０】
また、図２６（Ｂ）は、電流供給線３２０８をゲート配線３２０３と平行に設けた場合の例である。なお、図２６（Ｂ）では電流供給線３２０８とゲート配線３２０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３２０８とゲート配線３２０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１５１】
また、図２６（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線３２０８をゲート配線３２０３ａ、３２０３ｂと平行に設け、さらに、二つの画素を電流供給線３２０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３２０８をゲート配線３２０３ａ、３２３０ｂのいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１５２】
なお、図２６で示す回路の構成は、実施形態１及び実施例１〜４の構成と自由に組み合わせて実施することが可能である。また、実施例６の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０１５３】
図２４（Ａ）、（Ｂ）では電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためにコンデンサ３００４を設ける構造としているが、コンデンサ３００４を省略することも可能である。電流制御用ＴＦＴ３００３として実施例１〜７に示すような本発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＧＯＬＤ領域（第２の不純物領域）を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３００４の代わりとして積極的に用いる点に特徴がある。
【０１５４】
この寄生容量のキャパシタンスは、上記ゲート電極とＧＯＬＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＧＯＬＤ領域の長さによって決まる。
【０１５５】
また、図２６（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３２０５を省略することは可能である。
【０１５６】
なお、このような構成は、実施形態１及び実施例１〜４の構成と自由に組み合わせて実施することが可能である。また、実施例６の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０１５７】
[実施例８]
図２７は実施例１の記載に基づいて作製されたｎチャネル型ＴＦＴの特性の一例であり、バイアスー温度（Ｂ−Ｔ）試験の結果を示す。図２７で示すＴＦＴの構造はチャネル長８μｍ、チャネル幅８μｍ、Ｌov＝２．５μｍでありＬoffは設けていない。Ｂ−Ｔ試験は、ゲート電極に２０Ｖのバイアスを印加して１５０℃、１時間保持し、その後バイアスを遮断して１５０℃、１時間の熱処理を加えた。図２７はその結果をドレイン電圧（Ｖｄ）が１Ｖと５Ｖの場合のゲート電圧（ＶＧ）対ドレイン電流（ＩＤ）の特性で示したものである。ゲート電極とオーバーラップするＬＤＤ領域を設けた構造とすることによりホットキャリア効果による劣化が防止され、バイアスストレスによる特性変化は観測されていない。また、下地膜をＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される窒酸化シリコン膜（１００ｎｍ）とＳｉＨ₄、Ｎ₂Ｏから作製される窒酸化シリコン膜（２００ｎｍ）の２層構造で形成することで、基板に含まれる可動性イオンの影響を除去することが可能となり、Ｂ−Ｔ試験によるしきい値電圧の変動も観測されていない。
【０１５８】
図２８（Ａ）、（Ｂ）はこのようなＴＦＴを用いて作製したリングオシレータの動特性（電源電圧１０Ｖ）を示している。リングオシレータは１９段である。
図２８（Ａ）はＬov＝２μｍとしたときのチャネル長に対する発振周波数の変化を、注入した不純物元素の活性化条件をパラメータとして示している。チャネル長の増加と共に発振周波数は低下するが、活性化条件にはあまり依存していない。ゲート電極とオーバーラップするＬＤＤ構造を設けると、その部分による寄生容量の増加により動作周波数の低下が懸念される。しかし、図２８（Ｂ）で示すように、チャネル長６μｍとしてＬovの値を１〜３μｍまで変化させると、Ｌovの長さ依存性は観測されるものの、８〜１２ＭＨｚの周波数で発振させることが可能であり、実用上何ら問題ないことが判明した。
【０１５９】
このように、下地膜に窒酸化シリコン膜を設け、ゲート電極とオーバーラップするＬＤＤ構造を有するＴＦＴは、バイアスや熱によるストレスに対する耐性が高く、またホットキャリア効果による劣化が無く、かつ、高い周波数で動作させることが可能であるので、駆動回路のシフトレジスタ回路やバッファ回路などを形成する上で特に優れている。
【０１６０】
【発明の効果】
本発明によれば、ｎチャネル型ＴＦＴのチャネル形成領域とドレイン領域との間にＬＤＤ領域として、ゲート電極とオーバーラップする第３の不純物領域、ゲート電極とオーバーラップしない第２の不純物領域および第４の不純物領域を設け、異なる動作特性に応じて構造を最適化させたｎチャネル型ＴＦＴを同一基板上に形成することができる。例えば、アクティブマトリクス基板に形成されるＣＭＯＳ回路を基本として形成される駆動回路には、ゲート電極とオーバーラップする第３の不純物領域を設けたｎチャネル型ＴＦＴを形成し、画素部のｎチャネル型ＴＦＴにはゲート電極とオーバーラップしない第４の不純物領域を設けた構造とすることができる。
【０１６１】
また、画素部に設ける保持容量を、遮光膜と遮光膜上に形成される誘電体膜と画素電極で形成し、特に遮光膜にＡｌを用い、誘電体膜を陽極酸化法で形成し、酸化Ａｌ膜を用いることで、画像表示に必要な容量を形成するための面積を少なくすることが可能であり、さらに、画素ＴＦＴ上に形成される遮光膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができた。
【図面の簡単な説明】
【図１】 画素部と周辺駆動回路の作製工程を示す断面図。
【図２】 画素部と周辺駆動回路の作製工程を示す断面図。
【図３】 画素部と周辺駆動回路の作製工程を示す断面図。
【図４】 保持容量の構成を示す断面図。
【図５】 保持容量の作製工程を示す断面図。
【図６】 画素部と周辺駆動回路の作製工程を示す断面図。
【図７】 画素部と周辺駆動回路の作製工程を示す断面図。
【図８】 画素部と周辺駆動回路の作製工程を示す断面図。
【図９】 アクティブマトリクス型液晶表示装置の断面構造図。
【図１０】 アクティブマトリクス型液晶表示装置の斜視図。
【図１１】 画素部の上面図。
【図１２】 保持容量の構成を示す断面図。
【図１３】 アクティブマトリクス型液晶表示装置の回路ブロック図。
【図１４】 本発明のＴＦＴの構成を示す断面図。
【図１５】 結晶質半導体層の作製工程を示す断面図。
【図１６】 結晶質半導体層の作製工程を示す断面図。
【図１７】 結晶質半導体層の作製工程を示す断面図。
【図１８】 半導体装置の一例を示す図。
【図１９】 半導体装置の一例を示す図。
【図２０】 プロジェクタの一例を示す図。
【図２１】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図２２】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図２３】 アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
【図２４】 アクティブマトリクス型ＥＬ表示装置の画素部の上面図及び回路図。
【図２５】 アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
【図２６】 アクティブマトリクス型ＥＬ表示装置の画素部の回路図。
【図２７】 Ｌovを設けたＴＦＴのバイアスー温度試験の結果を示すグラフ。
【図２８】 Ｌovを設けたＴＦＴによるリングオシレータの特性を示すグラフ。
【符号の説明】
１０１ 基板
１０２、１０３ 下地膜
１０４〜１０６ 半導体層
１０７ ゲート絶縁膜
１２０、１３１、１３２ ゲート電極
１２２、１２３ 配線電極
１４８ 第１の層間絶縁膜
１４９、１５０、１５１ ソース配線
１５２、１５３ ドレイン配線
１５４ パッシベーション膜
１５５ 第２の層間絶縁膜
１５６ 遮光膜
１５７ 誘電体膜
１６０ 画素電極
１６２、１６３ 第５の不純物領域
１６６、１６５、１７１〜１７３ 第１の不純物領域
１６７、１６８ 第３の不純物領域
１７４〜１７７ 第４の不純物領域

Claims (10)

1. 同一基板上に、駆動回路と画素部とを有し、
   前記駆動回路は、
   ゲート絶縁膜を挟んでゲート電極と全部が重なるように配置されたＬＤＤ領域を有する第１の駆動ＴＦＴと、
   ゲート絶縁膜を挟んでゲート電極と一部が重なるように配置されたＬＤＤ領域を有する第２の駆動ＴＦＴと、を含み、
   前記画素部は、ゲート絶縁膜を挟んでゲート電極と重ならないように配置されたＬＤＤ領域を有する画素ＴＦＴを含み、
   前記画素部の保持容量は、前記画素ＴＦＴの上方に設けられた遮光膜、前記遮光膜上に形成された誘電体膜および画素電極で形成されていることを特徴とする半導体装置。
2. 同一基板上に、駆動回路と画素部とを有し、
   前記駆動回路は、
   ゲート絶縁膜を挟んでゲート電極と全部が重なるように配置されたＬＤＤ領域を有する第１のｎチャネル型ＴＦＴと、
   ゲート絶縁膜を挟んでゲート電極と一部が重なるように配置されたＬＤＤ領域を有する第２のｎチャネル型ＴＦＴと、
   ｐチャネル型ＴＦＴと、を含み、
   前記画素部は、ゲート絶縁膜を挟んでゲート電極と重ならないように配置されたＬＤＤ領域を有する画素ＴＦＴを含み、
   前記画素部の保持容量は、前記画素ＴＦＴの上方に設けられた遮光膜、前記遮光膜上に形成された誘電体膜および画素電極で形成されていることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記遮光膜は、アルミニウム、タンタル、チタンから選ばれた一種または複数種を主成分とする材料から成ることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記誘電体膜は、前記遮光膜の酸化物であることを特徴とする半導体装置。
5. 請求項１乃至請求項３のいずれか一項において、
   前記誘電体膜は、窒化シリコン、酸化シリコン、窒酸化シリコン、ＤＬＣ、ポリイミドから選ばれた材料で形成されていることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項に記載の前記半導体装置を表示部に用いたことを特徴とする電子機器。
7. 同一基板上に駆動回路及び画素部を含む半導体装置の作製方法において、
   前記駆動回路を形成する第１のｎチャネル型ＴＦＴの島状半導体層に、チャネル形成領域、ソース領域、ドレイン領域、及び、ゲート絶縁膜を挟んでゲート電極と全部が重なるように配置されたＬＤＤ領域を形成し、
   前記駆動回路を形成する第２のｎチャネル型ＴＦＴの島状半導体層に、チャネル形成領域、ソース領域、ドレイン領域、及び、ゲート絶縁膜を挟んでゲート電極と一部が重なるように配置されたＬＤＤ領域を形成し、
   前記駆動回路を形成するｐチャネル型ＴＦＴの島状半導体層に、チャネル形成領域、ソース領域、及びドレイン領域を形成し、
   前記画素部を形成する画素ＴＦＴの島状半導体層に、チャネル形成領域、ソース領域、ドレイン領域、及び、ゲート絶縁膜を挟んでゲート電極と重ならないように配置されたＬＤＤ領域を形成し、
   前記画素ＴＦＴの上方に設けられた遮光膜、前記遮光膜上に形成された誘電体膜および画素電極で前記画素部の保持容量を形成することを特徴とする半導体装置の作製方法。
8. 請求項７において、
   前記遮光膜は、アルミニウム、タンタル、チタンから選ばれた一種または複数種を主成分とする材料から成ることを特徴とする半導体装置の作製方法。
9. 請求項７または請求項８において、
   前記誘電体膜は、前記遮光膜の酸化物であることを特徴とする半導体装置の作製方法。
10. 請求項７または請求項８において、
    前記誘電体膜は、窒化シリコン、酸化シリコン、窒酸化シリコン、ＤＬＣ、ポリイミドから選ばれた材料で形成されていることを特徴とする半導体装置の作製方法。

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