JP4675680B2 - 薄膜トランジスタ基板の製造方法 - Google Patents
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Description
基板と、
前記基板上方に形成された第1のボトムゲート電極と、
前記第1のボトムゲート電極を覆って、前記基板上方に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上方に形成された複数の島状半導体膜であって、前記第1のボトムゲート電極と交差する第1の島状半導体膜を含む複数の島状半導体膜と、
前記複数の島状半導体膜を覆って、前記第1ゲート絶縁膜上方に形成された、前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜と、
前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない第2の島状半導体膜と交差するように、前記第2ゲート絶縁膜上方に形成された第1のトップゲート電極と、
前記第1、第2の島状半導体膜において、前記第1のゲート電極より外側の領域に形成された第1導電型のソース/ドレイン領域と、
前記第1の島状半導体膜において、前記ソース/ドレイン領域の内側に形成され、前記第1のボトムゲート電極上方にチャネル領域を残して、前記第1のボトムゲート電極を一部覆って形成された、前記ソース/ドレイン領域より低不純物濃度の前記第1導電型のLDD領域と、
を有する薄膜トランジスタ基板
が提供される。
(a)基板上方にボトムゲート電極を形成する工程と、
(b)前記ボトムゲート電極を覆って、前記基板上方に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上方に、複数の島状半導体膜を形成する工程であって、前記複数の島状半導体膜は前記ボトムゲート電極と交差する島状半導体膜を含み、
(c−1)非晶質半導体膜を堆積する工程と、
(c−2)前記非晶質半導体膜にレーザ光を照射して多結晶化する工程と、
(c−3)多結晶化した前記半導体膜をパターニングする工程と、
を含む工程と、
(d) 前記複数の島状半導体膜を覆って、前記第1ゲート絶縁膜上方に、前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を形成する工程と、
(e)前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない島状半導体膜と交差するように、前記第2ゲート絶縁膜上方にトップゲート電極を形成する工程と、
(f)前記ボトムゲート電極、前記トップゲート電極と交差する前記島状半導体膜において、前記ボトムゲート電極、前記トップゲート電極より外側の領域に第1導電型の不純物を上方から注入して、ソース/ドレイン領域を形成する工程と、
(g)前記ボトムゲート電極上方の島状半導体膜において、前記ボトムゲート電極上方にチャネル領域を残して、前記ボトムゲート電極を一部覆って、前記ソース/ドレイン領域より内側に、ソース/ドレイン領域より低不純物濃度の前記第1導電型の不純物を上方から注入して、LDD領域を形成する工程と、
を有する薄膜トランジスタ基板の製造方法
が提供される。
図1A〜1L,図2、図3A〜3Gは本発明の第1に実施例を示す断面図、基板の平面図、画素部の平面図である。
図1Bに示すように、ボトムゲート電極12を覆って下地絶縁膜11上に、厚い第1(ボトム)ゲート絶縁膜13、当初は非晶質の半導体膜14を形成する。例えば、厚さ100nmの酸化シリコン(SiO)膜13、厚さ100nmのアモルファスシリコン膜14をプラズマ(PE−)化学気相堆積(CVD)で堆積する。マーカはこれらの膜に覆われるが、材質が異なり、高低の段差を形成するので、検出可能である。勿論マーカ上の堆積膜を除去してもよい。連続発振の固体レーザを用い、マーカを利用して、所望の領域にのみレーザビームLBを照射して、アモルファスシリコン膜14を結晶化する。粒径の大きな多結晶シリコン膜が得られる。
図4A〜4Eは、第1の実施例の変形例を示す。図4Aは、図1Dと同じ状態を示す。以下、主に第1の実施例と異なる点を説明する。
図5Gに示すように、n型トランジスタ領域全体とp型ボトムゲートトランジスタのチャネル領域を覆うレジストパターン6Mを形成する。p型トップゲートトランジスタ領域は全体を開口する。レジストパターン6Mとトップゲート電極16をマスクとして、p型不純物ボロンBイオンを注入して、p型ソース/ドレイン領域を形成する。その後、レジストパターン6Mはアッシングで剥離する。
図6Aは、図5Cの状態を示す。基板10上に、下地絶縁膜11を介して、ボトムゲート電極12を形成した後、第1ゲート絶縁膜13、半導体膜14を形成し、同一形状にパターニングする。半導体膜14、第1ゲート絶縁膜13の積層を覆って、第2ゲート絶縁膜15、第2導電膜16を形成する。
図7Dに示すように、トップゲート電極パターニング用レジストパターン3Mを形成する。レジストパターン3Mをマスクとし、フッ素系ガスなどをエッチャントとして、第2導電膜16をドライエッチングする。その後、レジストパターン3Mは除去する。以下図1H以下の工程を行えばよい。本変形例は第1実施礼の変形例として示したが、他の実施例においても同様の変形例が可能である。
図8Aは、図1C同様、半導体膜14を多結晶化した後、レジストパターン2Mを形成し、フッ素形エッチャントを用いて半導体膜14を島状にパターニングする工程を示す。その後、レジストパターン2Mは除去する。
図8Eに示すように、第2導電膜パターニング用のレジストパターン3Mを形成する。レジストパターン3Mをマスクとして、第2導電膜16をエッチングし、トップゲート電極16、ゲートバスライン16(GL)を形成する。その後、レジストパターン3Mは除去する。
図9Aは、図8Dの状態を示す。p型トランジスタのソース/ドレイン領域形成用不純物注入を終え、半導体膜14を覆って第2ゲート絶縁膜15、第2導電膜16が形成されている。
11 下地絶縁膜
12 第1導電膜
13 第1ゲート絶縁膜
14 半導体膜
15 第2ゲート絶縁膜
16 第2導電膜
21 第1層間絶縁膜(窒化シリコン膜)
22 第3導電膜(電極/配線膜)
24 第2層間絶縁膜(有機樹脂膜)
25 透明導電膜(透明電極)
DA 表示領域
GL ゲート配線
DL データ配線
TFT 薄膜トランジスタ
PH 周辺回路
GD ゲートドライバ
DD データドライバ
DC 表示コントローラ
SR シフトレジスタ
LS レベルシフタ
OB 出力バッファ
AS アナログスイッチ
Claims (7)
- (a)基板上方にボトムゲート電極を形成する工程と、
(b)前記ボトムゲート電極を覆って、前記基板上方に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上方に、複数の島状半導体膜を形成する工程であって、前記複数の島状半導体膜は前記ボトムゲート電極と交差する島状半導体膜を含み、
(c−1)非晶質半導体膜を堆積する工程と、
(c−2)前記非晶質半導体膜にレーザ光を照射して多結晶化する工程と、
(c−3)多結晶化した前記半導体膜をパターニングする工程と、
を含む工程と、
(d)前記複数の島状半導体膜を覆って、前記第1ゲート絶縁膜上方に、前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を形成する工程と、
(e)前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない島状半導体膜と交差するように、前記第2ゲート絶縁膜上方にトップゲート電極を形成する工程と、
(f)前記ボトムゲート電極、前記トップゲート電極と交差する前記島状半導体膜において、前記ボトムゲート電極、前記トップゲート電極より外側の領域に第1導電型の不純物を上方から注入して、ソース/ドレイン領域を形成する工程と、
(g)前記ボトムゲート電極上方の島状半導体膜において、前記ボトムゲート電極上方にチャネル領域を残して、前記ボトムゲート電極を一部覆って、前記ソース/ドレイン領域より内側に、ソース/ドレイン領域より低不純物濃度の前記第1導電型の不純物を上方から注入して、LDD領域を形成する工程と、
を有し、
前記工程(e)が、トップゲート電極と共にダミートップゲート電極を形成し、前記工程(g)が、ダミートップゲート電極をマスクとして前記第1導電型不純物の注入を行う薄膜トランジスタ基板の製造方法。 - (a)基板上方にボトムゲート電極を形成する工程と、
(b)前記ボトムゲート電極を覆って、前記基板上方に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上方に、複数の島状半導体膜を形成する工程であって、前記複数の島状半導体膜は前記ボトムゲート電極と交差する島状半導体膜を含み、
(c−1)非晶質半導体膜を堆積する工程と、
(c−2)前記非晶質半導体膜にレーザ光を照射して多結晶化する工程と、
(c−3)多結晶化した前記半導体膜をパターニングする工程と、
を含む工程と、
(d)前記複数の島状半導体膜を覆って、前記第1ゲート絶縁膜上方に、前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を形成する工程と、
(e)前記複数の島状半導体膜の内、前記ボトムゲート電極と交差しない島状半導体膜と交差するように、前記第2ゲート絶縁膜上方にトップゲート電極を形成する工程と、
(f)前記ボトムゲート電極、前記トップゲート電極と交差する前記島状半導体膜において、前記ボトムゲート電極、前記トップゲート電極より外側の領域に第1導電型の不純物を上方から注入して、ソース/ドレイン領域を形成する工程と、
(g)前記ボトムゲート電極上方の島状半導体膜において、前記ボトムゲート電極上方にチャネル領域を残して、前記ボトムゲート電極を一部覆って、前記ソース/ドレイン領域より内側に、ソース/ドレイン領域より低不純物濃度の前記第1導電型の不純物を上方から注入して、LDD領域を形成する工程と、
(h)不純物の注入に用いるレジストパターンがボトムゲート電極のコンタクト部上方に開口を有し、このレジストパターンをマスクとして、第1ゲート絶縁膜をエッチングする工程と、
を有する薄膜トランジスタ基板の製造方法。 - 前記工程(a)が、ボトムゲート電極と共にマーカを形成し、前記工程(c−2)が、前記マーカを利用して、前記非晶質半導体膜に選択的に連続発振の固体レーザ光を照射して多結晶化する請求項1または2に記載の薄膜トランジスタ基板の製造方法。
- 前記工程(e)が、トップゲート電極と共にダミートップゲート電極を形成し、前記工程(g)が、ダミートップゲート電極をマスクとして前記第1導電型不純物の注入を行う請求項2に記載の薄膜トランジスタ基板の製造方法。
- 前記工程(g)が、前記工程(e)の後、ボトムゲート電極上方の第2ゲート絶縁膜上に、ボトムゲート電極の端部より後退した形状のレジストパターンを形成し、このレジストパターンをマスクとして前記第1導電型不純物の注入を行う請求項2に記載の薄膜トランジスタ基板の製造方法。
- 前記工程(c−3)が、前記半導体膜に続いて、前記第1ゲート絶縁膜をエッチングする請求項1に記載の薄膜トランジスタ基板の製造方法。
- 不純物の注入に用いるレジストパターンがボトムゲート電極のコンタクト部上方に開口を有し、
(h)このレジストパターンをマスクとして、第1ゲート絶縁膜をエッチングする工程、
を含む請求項1に記載の薄膜トランジスタ基板の製造方法。
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