JP4641741B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、液晶表示デバイスや有機ＥＬ（Electro Luminescence）表示デバイスなどの表示デバイスに適用される半導体装置に関するものである。
表示デバイスには薄膜トランジスタが使用されている。そのような薄膜トランジスタの一例として、特許文献１に記載されたＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＧＯＬＤ構造のｎチャネル型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＧＯＬＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。
ＧＯＬＤ領域は、チャネル領域とドレイン領域との間の領域において、特に、ゲート電極の直下に位置する領域に形成されて、ゲート電極と平面的にオーバラップしている。そのＧＯＬＤ領域はチャネル領域における不純物濃度よりも高く、ドレイン領域における不純物濃度よりも低い濃度に設定されている。
次に、ＧＯＬＤ構造のｎチャネル型薄膜トランジスタの動作について説明する。ゲートに所定の正電圧を印加するとチャネル領域にチャネルが形成されて、ソース領域とドレイン領域との間の抵抗が小さくなり、ソース領域とドレイン領域との間に電流を流すことができる状態となる。
ゲートに比べてドレインにより高い電圧を印加することによって、ドレイン側の接合部分に比較的大きな電界が生じる。この電界により加速された電子がインパクトイオン化現象を引き起こして、電子と正孔の対が生成される。この現象が繰り返されて電子と正孔の対が増大しドレイン電流が増加して、アバランシェ破壊に至ることになる。このときのドレイン電圧がソース・ドレイン耐圧となる。
なお、本明細書では、ゲート電極に０Ｖを印加して、ソース・ドレイン間に流れるドレイン電流が、ゲート幅１μｍ当たり０．１μＡ流れるときのドレイン電圧をソース・ドレイン耐圧とした。
ＧＯＬＤ領域は、このソース・ドレイン耐圧を向上するために設けられたもので、チャネル領域とドレイン領域との間の領域においてゲート電極と重なるように形成されている。通常、ＧＯＬＤ領域の不純物濃度はドレイン領域の不純物濃度より低い濃度に設定される。このような構造によれば、ドレイン近傍の電界がチャネル領域とＧＯＬＤ領域との接合部で緩和されて、インパクトイオン化現象を抑制することができ、ソース・ドレイン耐圧を向上することができる。
そのＧＯＬＤ領域のチャネル長方向の長さをより長く設定することによって、ソース・ドレイン耐圧をさらに向上することができる。
特開２０００−２５２４７３号公報
しかしながら、従来の半導体装置では次のような問題点があった。従来の半導体装置では、すべてのｎチャネル型のＧＯＬＤ構造の薄膜トランジスタに対してＧＯＬＤ領域のＧＯＬＤ長が同じ長さに設定されていた。そのため、ＧＯＬＤ長としては、薄膜トランジスタが形成されたＴＦＴ（Thin Film Transistor）アレイ基板の中で最も高いソース・ドレイン耐圧が要求されるｎチャネル型の薄膜トランジスタに合わせて長いＧＯＬＤ長を設定する必要があった。すなわち、印加される電圧が最も高いｎチャネル型の薄膜トランジスタに合わせて長いＧＯＬＤ長を設定する必要があった。
そのために、印加される電圧が比較的低く、そのような長いＧＯＬＤ長を必要しないｎチャネル型の薄膜トランジスタに対しても、長いＧＯＬＤ長を設定していた。
このように、本来長いＧＯＬＤ長を必要としない薄膜トランジスタに対しても、長いＧＯＬＤ長を設定していたために薄膜トランジスタの占有面積が増大してしまい、１枚のガラス基板から製造されるＴＦＴアレイ基板の数が減少して製造コストが上昇するという問題があった。
本発明は、上記問題点を解決するためになされたものであり、その目的は、半導体素子の占有面積の削減が図られる半導体装置を提供することである。
本発明に係る半導体装置は、それぞれ半導体層、絶縁膜および電極を有して所定の基板上に形成された複数の半導体素子を含む半導体装置である。複数の半導体素子のそれぞれは、第１不純物領域と第２不純物領域とチャネル領域と第３不純物領域と第４不純物領域とを有している。第１不純物領域は半導体層に形成され、所定の不純物濃度を有している。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成され、所定の不純物濃度を有している。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域および第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有してチャネルとなる。第３不純物領域は、第１不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域と接するように形成され、第１不純物領域よりも低い不純物濃度を有している。第４不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成され、第２不純物領域よりも低い不純物濃度を有している。複数の半導体素子のそれぞれでは、絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。電極は、対向する一方側部および他方側部を有して、チャネル領域、第３不純物領域の部分および第４不純物領域の部分と対向するようにオーバラップして形成されている。一方側部を含む平面が半導体層と交わる部分からチャネル領域までの、電極と第３不純物領域とが対向してオーバラップしている部分および他方側部を含む平面が半導体層と交わる部分からチャネル領域までの、電極と第４不純物領域とが対向してオーバラップしている部分が、チャネル長方向に所定のオーバラップ長を有している。そして、複数の半導体素子は、所定のオーバラップ長として第１のオーバラップ長を有する第１素子と、所定のオーバラップ長として第１のオーバラップ長よりも短い第２のオーバラップ長を有する第２素子とを備えている。
この構成によれば、半導体装置に要求される特性に応じて、第１のオーバラップ長を有する第１素子に加えて第２のオーバラップ長を有する第２素子を適用することによって、第２素子の占有面積が低減して半導体素子の占有面積を削減することができる。
実施の形態１
本発明の実施の形態１に係る半導体装置として液晶表示装置について説明する。図１は、液晶表示装置のＴＦＴアレイ基板の構成を示すブロック図である。まず、画像を表示するための画素部２１は、画素薄膜トランジスタ２２、液晶（画素容量）２３、蓄積容量２４、コモン電極（コモン線）２５、データ線２６、アドレス線２７、Ｃｓ（Common Source）線２８および画素電極２９から構成されている。
その画素部２１の周辺には、ソースドライバ３０、ゲートドライバ３１、対向電極駆動回路３２、電源回路３３、階調電圧回路３４および信号制御回路３５が設けられている。これらソースドライバ３０〜信号制御回路３５の各回路は、ガラス基板上に形成される薄膜トランジスタによって構成されている。なお、画素部２１を駆動するための駆動回路として、ソースドライバ３０、対向電極駆動回路３２および階調電圧回路３４が含まれる。
次に、ＴＦＴアレイ基板の動作について簡単に説明する。まず、ＴＦＴアレイ基板の外部（図示せず）から電源回路３３に対して所定の電源電圧が供給される。電源回路３３から、ソースドライバ３０、ゲートドライバ３１、対向電極駆動回路３２、階調電圧回路３４、信号制御回路３５に対してそれぞれ必要な電圧が供給される。
また、ＴＦＴアレイ基板の外部から、映像信号であるデータ信号、同期をとるための同期信号およびクロック信号が信号制御回路３５に入力される。信号制御回路３５は、データ信号、制御信号およびクロック信号をソースドライバ３０に供給するとともに、制御信号とクロック信号をゲートドライバ３１に供給する。階調電圧回路３４は、ソースドライバ３０の出力電圧発生に用いられる１０個の階調電圧をソースドライバ３０に供給する。対向電極駆動回路３２は、コモン電圧を画素電極２９に対向するコモン電極２５に供給する。
ソースドライバ３０では、信号制御回路３５から送られる画素データ信号としてのＲＧＢ信号のたとえば各６ビットの画素データが、同様に信号制御回路３５から送られるクロック信号のタイミングで順次ラッチして、ソースドライバ３０に取り込まれる。次に、この画素データはソースドライバ３０内の６ビットのＤＡコンバータによってアナログ信号に変換されて、画素部２１のデータ線２６に供給される。
ゲートドライバ３１はシフトレジスタと出力回路からなり、信号制御回路３５から送られるクロック信号によってレジスタをシフト動作させ、レジスタがＨ（High）レベルであれば画素薄膜トランジスタ２２のオン電圧に出力回路を切り換える。一方、Ｌ(Low)レベルであればオフ電圧に出力回路を切り換える。このようにゲートドライバ３１は、画素部２１のアドレス線２７（画素薄膜トランジスタ２２のゲート）に対して順次オン／オフ電圧を印加する。
ゲートドライバ３１によってオン電圧が印加されたアドレス線２７に接続されている画素薄膜トランジスタ２２はオンの状態になる。オンの状態の間にソースドライバ３０からそれぞれのデータ線２６に送られたそれぞれの画素データに対応した電圧信号（アナログ信号）が蓄積容量２４に送られる。
蓄積容量２４では、画素部２１全体の表示が１回行われる１フレームの時間（一般に１６．７ｍｓｅｃ）の間、送られたアナログ信号に対応した電圧が保持される。すなわち、１フレームの間、画素電極２９の電圧は送られたアナログ信号に対応した電圧に保持されている。
この画素電極２９と対向電極駆動回路３２から送られたコモン電極２５の電圧によって、画素容量２３、すなわち液晶に印加される電圧が決まる。そして、その電圧によって液晶（画素容量２３）の配列状態が決まり、液晶を透過する光強度が決定される。
このように一つのアドレス線２７に接続された画素電極２９のすべてにそれぞれに対応したアナログ信号に対応した電圧が印加された後、アドレス線２７をオフ電圧にして画素薄膜トランジスタ２２をオフの状態にする。その後、次のアドレス線２７（下に位置するアドレス線）をオン電圧を印加して、前のアドレス線２７の場合の動作と同様して、このアドレス線２７に接続されている画素電極２９にそれぞれに対応したアナログ信号に対応した電圧が印加される。このようにしてすべてのアドレス線２７に対して上述した動作が行われることで、１フレームの画像表示が終了する。なお、通常Ｃｓ線２８は接地されている。
ここで、それぞれの回路の動作電圧について説明する。ＴＦＴアレイ基板の外部から与えられるデータ信号、同期信号、クロック信号および電源のそれぞれの電圧は３．３Ｖとされる。当然のことながら、データ信号、同期信号、クロック信号は０Ｖから３．３Ｖの範囲で変化することになる。また、信号制御回路３５およびゲートドライバ３１も、電源電圧３．３Ｖで動作する。
一方、画素部２１の画素薄膜トランジスタ２２、ソースドライバ３０、対向電極駆動回路３２および階調電圧回路３４のそれぞれの電圧は５Ｖとされる。これは液晶（画素容量２３）を駆動するためには５Ｖの電圧が必要とされるからである。
このため、電源回路３３は、信号制御回路３５およびゲートドライバ３１には３．３Ｖの電圧を供給するとともに、画素薄膜トランジスタ２２、ソースドライバ３０、対向電極駆動回路３２および階調電圧回路３４には５Ｖの電圧を昇圧回路により発生させて供給している。
次に、ＴＦＴアレイ基板に形成される薄膜トランジスタの構造について説明する。図２に示すように、無アルカリのガラス基板１上に膜厚約５０ｎｍのシリコン窒化膜２が形成され、そのシリコン窒化膜２上に膜厚約１００ｎｍのシリコン酸化膜３が形成されている。そのシリコン酸化膜３のうち、領域Ｒ１に位置するシリコン酸化膜３の部分上にはアイランド状の多結晶シリコン膜が形成されている。
その多結晶シリコン膜には、所定の不純物濃度を有するソース領域４５と、そのソース領域４５と距離を隔てられた所定の不純物濃度を有するドレイン領域４６が形成されている。ソース領域４５とドレイン領域４６との間に位置する領域には、ソース領域４５およびドレイン領域４５とそれぞれ距離を隔てられて、所定のチャネル長を有するチャネル領域４０が形成されている。
ソース領域４５とチャネル領域４０との間に位置する領域には、ＧＯＬＤ領域４１が形成されている。また、ドレイン領域４６とチャネル領域４０との間に位置する領域には、ＧＯＬＤ領域４２が形成されている。ＧＯＬＤ領域４１，４２のそれぞれの不純物濃度は、チャネル領域４０の不純物濃度よりも高く、ソース領域４５およびドレイン領域４６の不純物濃度よりも低く設定されている。
一方、シリコン酸化膜３のうち、領域Ｒ２に位置するシリコン酸化膜３の部分上にもアイランド状の多結晶シリコン膜が形成されている。その多結晶シリコン膜においても、領域Ｒ１と同様に、所定の不純物濃度を有するチャネル領域４０、ソース領域４５、ドレイン領域４６およびＧＯＬＤ領域４１，４２がそれぞれ形成されている。
そのアイランド状の多結晶シリコン膜を覆うように、膜厚約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜５が形成されている。そのゲート絶縁膜５のうち、領域Ｒ１と領域Ｒ２に位置するゲート絶縁膜５の部分上にゲート電極６ａがそれぞれ形成されている。そのゲート電極６ａを覆うように、たとえば膜厚約５００ｎｍのシリコン酸化膜からなる層間絶縁膜７が形成されている。
その層間絶縁膜７のうち、領域Ｒ１に位置する層間絶縁膜７の部分では、ソース領域４５の表面を露出するコンタクトホール７ａと、ドレイン領域４６の表面を露出するコンタクトホール７ｂがそれぞれ形成されている。そのコンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にソース電極８ａとドレイン電極８ｂとが形成されている。
また、領域Ｒ２に位置する層間絶縁膜７の部分においても、ソース領域４５の表面を露出するコンタクトホール７ａと、ドレイン領域４６の表面を露出するコンタクトホール７ｂがそれぞれ形成され、そして、そのコンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にソース電極８ａとドレイン電極８ｂとが形成されている。
このようにして、領域Ｒ１では、ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびチャネル領域４０によって薄膜トランジスタＴ１が構成される。一方、領域Ｒ２では、ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびチャネル領域４０によって薄膜トランジスタＴ２が構成される。
薄膜トランジスタＴ１、Ｔ２では、それぞれゲート電極６ａは、チャネル領域４０の全体を覆うように形成されるとともに、ＧＯＬＤ領域４１およびＧＯＬＤ領域４２と平面的にオーバラップするように形成されている。
つまり、薄膜トランジスタＴ１では、一方のＧＯＬＤ領域４１とソース領域４５との接合部およびゲート電極６ａの一方側部とは略同一平面Ｈ１上に位置し、他方のＧＯＬＤ領域４２とドレイン領域４６との接合部およびゲート電極６ａの他方側部は同一平面Ｈ２上に位置している。
一方、薄膜トランジスタＴ２では、一方のＧＯＬＤ領域４１とソース領域４５との接合部およびゲート電極６ａの一方側部とは略同一平面Ｈ３上に位置し、他方のＧＯＬＤ領域４２とドレイン領域４６との接合部およびゲート電極６ａの他方側部は同一平面Ｈ４上に位置している。
薄膜トランジスタＴ１，Ｔ２では、ソース領域４５は不純物として濃度５×１０20ａｔｏｍ／ｃｍ3のリンを含有し、ドレイン領域４６も不純物として濃度５×１０20ａｔｏｍ／ｃｍ3のリンを含有する。ＧＯＬＤ領域４１，４２は、不純物として濃度１×１０18ａｔｏｍ／ｃｍ3のリンを含有する。なお、チャネル領域４０は、電気的に活性な不純物を含有しない。
また、チャネル領域４０の長さ、すなわち、実効ゲート長は３μｍとされる。そして、薄膜トランジスタＴ１のＧＯＬＤ領域４１，４２のチャネル長方向の長さ（ＧＯＬＤ長）Ｇ１，Ｇ２は、ともに１．５μｍとされる。一方、薄膜トランジスタＴ２のＧＯＬＤ領域４１，４２のＧＯＬＤ長Ｇ３，Ｇ４は、ともに０．５μｍとされる。
次に、上述した液晶表示装置のＴＦＴアレイ基板の製造方法について説明する。図３に示すように、まず、基板として、コーニング社製１７３７のガラス基板１の主表面上に、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により膜厚約５０ｎｍのシリコン窒化膜２が形成される。そのシリコン窒化膜２上に、膜厚約１００ｎｍのシリコン酸化膜３が形成される。次に、そのシリコン酸化膜３上に膜厚約５０ｎｍの非晶質シリコン膜が形成される。
なお、シリコン窒化膜２はガラス基板１に含まれる不純物が上方に拡散するのを阻止するために形成される。この不純物の拡散を阻止するための膜としてはシリコン窒化膜の他に、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ2Ｏ3などの材料を適用してもよい。また、非晶質シリコン膜の下地膜としてシリコン窒化膜２とシリコン酸化膜３との２層構造としたが、２層構造に限られるものではなく、これらの膜を省いたり、あるいはさらに膜を積層してもよい。
次に、非晶質シリコン膜を所定の真空中にて熱処理を施すことにより、非晶質シリコン膜中に存在する不要な水素が除去される。次に、非晶質シリコン膜に、たとえばＸｅＣｌレーザによるレーザ光を照射することにより、図３に示すように、非晶質シリコン膜が多結晶化されて多結晶シリコン膜４とされる。多結晶シリコン膜４の粒径は約０．５μｍ程度である。
次に、その多結晶シリコン膜４の領域Ｒ１に位置する部分にはレジストパターン６１ａが形成され、領域Ｒ２に位置する部分にはレジストパターン６１ｂが形成される。次に、そのレジストパターン６１ａ，６１ｂをマスクとして多結晶シリコン膜４に異方性エッチングを施すことにより、図４に示すように、領域Ｒ１，Ｒ２にアイランド状の多結晶シリコン膜４ａ，４ｂがそれぞれ形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６１ａ，６１ｂが除去される。
次に、その多結晶シリコン膜４ａ，４ｂを覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成される。次に、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入されて、図５に示すように、アイランド状の不純物領域４ａａがそれぞれ形成される。
次に、図６に示すように、所定の写真製版処理を施すことにより、領域Ｒ１では薄膜トランジスタＴ１を形成するためのレジストパターン６２ａが形成されるとともに、領域Ｒ２では薄膜トランジスタＴ２を形成するためのレジストパターン６２ｂが形成される
そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量７×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａａにリンを注入することにより、領域Ｒ１，Ｒ２にはそれぞれ不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量（１×１０18ａｔｏｍ／ｃｍ3）になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。
次に、図７に示すように、スパッタ法によりゲート絶縁膜５の全面に膜厚約３００ｎｍのクロム膜６が形成される。次に、所定の写真製版処理を施すことにより、領域Ｒ１、Ｒ２ではそれぞれゲート電極をパターニングするためのレジストパターン６３ａ，６３ｂが形成される。このとき、レジストパターン６３ａのゲート長方向の長さＳ１は、レジストパターン６３ｂのゲート長方向の長さＳ２よりも長く設定される。
次に、そのレジストパターン６３ａ，６３ｂをマスクとしてクロム膜６にドライエッチングを施すことにより、図８に示すように、領域Ｒ１，Ｒ２ではそれぞれゲート電極６ａが形成される。このとき、領域Ｒ１のゲート電極６ａの幅（ゲート長方向の長さ）はＬ１となり、領域Ｒ２のゲート電極６ａの幅（ゲート長方向の長さ）はＬ２となる。その後、アッシングと薬液処理を施すことで、レジストパターン６３ａ，６３ｂが除去される。
なお、このとき、ウエットエッチングによりゲート電極を形成する場合には、ウエットエッチングによってレジストパターンの寸法が短くなる分をあらかじめ含んだ寸法のレジストパターンを形成することが望ましい。
次に、ゲート電極６ａをマスクとして、たとえばドーズ量３×１０15ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する不純物領域４ａｂ，４ａｃに、薄膜トランジスタＴ１のソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。不純物領域４ａｄ，４ａｅの不純物濃度は５×１０20ａｔｏｍ／ｃｍ3となる。
一方、領域Ｒ２に位置する不純物領域４ａｂ，４ａｃに、薄膜トランジスタＴ２のソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。
次に、図９に示すように、ゲート電極６ａを覆うように、たとえばプラズマＣＶＤ法により膜厚約５００ｎｍのシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、領域Ｒ１，Ｒ２のそれぞれにおいて、不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂが形成される。
次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてウエットエッチングを施すことにより、ソース電極８ａとドレイン電極８ｂが形成される。
以上の工程を経て、図２に示される薄膜トランジスタＴ１，Ｔ２を備えたＴＦＴアレイ基板の主要部分が形成される。薄膜トランジスタＴ１，Ｔ２では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａａがチャネル領域４０となる。
上述したＴＦＴアレイ基板では、１枚のガラス基板１上にＧＯＬＤ長の異なる薄膜トランジスタが形成されることで、回路に要求される特性に応じて最適なＧＯＬＤ長を有する薄膜トランジスタを適用することができる。そして、ＧＯＬＤ長の異なる薄膜トランジスタを形成することによって、薄膜トランジスタの占有面積を削減することができる。以下、このことについて詳しく説明する。
液晶表示装置に使用されるＴＦＴアレイ基板では、一定のコントラストを確保して液晶を駆動するための所定の電圧を確保するために、回路の駆動電圧を一律に下げることができない。
これに対して、液晶の膜厚を薄くすれば、駆動電圧を下げることはできる。しかしながら、液晶の厚さが薄くなるとバックライトの光を十分に遮光することができなくなる。そのため、黒の表示を鮮明に行なうことができなくなって、コントラストが低下することになる。したがって、液晶表示装置では、液晶を駆動するための電圧を５Ｖ以下に設定することができない。
液晶を駆動するための電圧として５Ｖを確保するために、画素部２１の画素薄膜トランジスタ２２、その画素部薄膜トランジスタ２２に電源電圧を供給するための電源回路３３、対向電極駆動回路３２、階調電圧回路３４、画素部薄膜トランジスタ２２に画素データを転送するソースドライバ３０に使用される薄膜トランジスタの駆動電圧はそれぞれ５Ｖとされる。その他の回路における薄膜トランジスタの駆動電圧は３．３Ｖとされる。
駆動電圧として異なる２つの電圧が使用されることで、薄膜トランジスタのソース・ドレイン耐圧も、駆動電圧に対応した耐圧を有していることが望ましい。
ここで、薄膜トランジスタにおけるＧＯＬＤ長とソース・ドレイン耐圧との関係を図１０に示す。図１０に示すように、ＧＯＬＤ長が長くなるにしたがってソース・ドレイン耐圧は増大し、ＧＯＬＤ長が２μｍを超えるとソース・ドレイン耐圧はほとんど向上せず飽和する傾向にある。ＧＯＬＤ長が０．５μｍの場合の薄膜トランジスタのソース・ドレイン耐圧は約１３Ｖであり、ＧＯＬＤ長が１．５μｍの薄膜トランジスタのソース・ドレイン耐圧は１８Ｖであることがわかる。
本実施の形態に係る液晶表示装置のＴＦＴ基板では、信号制御回路２７など電圧３．３Ｖのもとで使用される回路の薄膜トランジスタとして、ＧＯＬＤ長が０．５μｍの薄膜トランジスタが適用される。一方、液晶を駆動するための回路など電圧５Ｖのもとで使用される回路の薄膜トランジスタとして、ＧＯＬＤ長が１．５μｍの薄膜トランジスタが適用される。なお、信頼性の観点からソース・ドレイン耐圧は使用電圧の３倍以上になるように設定することが望ましい。
このように、上述したＴＦＴアレイ基板では、電圧が高い回路には、薄膜トランジスタとして、比較的ＧＯＬＤ長の長い薄膜トランジスタが適用される一方、電圧が低い回路には、薄膜トランジスタとして、比較的ＧＯＬＤ長の短い薄膜トランジスタが適用される。
液晶表示装置に使用される薄膜トランジスタにおいては、上記のように駆動電圧が下げられないために、通常のＬＳＩ（Large Scale Integrated Circuit）に使用されるトランジスタと比べると、比較的長いＧＯＬＤ長、たとえば１．５μｍ程度のＧＯＬＤ長を設定する必要がある。通常のＬＳＩに使用される薄膜トランジスタのＧＯＬＤ長は０．１μｍ程度である。
薄膜トランジスタのＧＯＬＤ長によって、薄膜トランジスタの占有面積は大きく変動する。たとえば、ＧＯＬＤ長０．５μｍ、ゲート幅１０μｍ、実効ゲート長３μｍの薄膜トランジスタ１つあたりの占有面積は、ソース電極およびドレイン電極を除くと、約１６０μｍ2となる。これに対して、ＧＯＬＤ長が１．５μｍの薄膜トランジスタ１つの占有面積は、約１８０μｍ2となる。
このことから、ＴＦＴアレイ基板におけるすべての薄膜トランジスタのＧＯＬＤ長を１．５μｍに設定したとすれば、ＴＦＴアレイ基板において薄膜トランジスタの占有面積は非常に大きくなってしまう。
上述した液晶表示装置のＴＦＴアレイ基板では、ＧＯＬＤ長０．５μｍの薄膜トランジスタと、ＧＯＬＤ長１．５μｍの薄膜トランジスタを適用することによって、ＧＯＬＤ長０．５μｍの薄膜トランジスタ１つあたりについて、ＧＯＬＤ長１．５μｍの薄膜トランジスタ１つの占有面積よりも約２０μｍ2削減できることになる。これは、ＧＯＬＤ長１．５μｍの薄膜トランジスタ１つの占有面積の約１１％に相当する。
そうすると、ＴＦＴアレイ基板に形成される薄膜トランジスタの全体では、ＧＯＬＤ長０．５μｍの薄膜トランジスタの数を約１００００とすると、約０．２ｍｍ2（２０μｍ2×１００００）程度の薄膜トランジスタの占有面積を削減することができることになる。
また、上述した液晶表示装置のＴＦＴアレイ基板では、電圧が低い回路に対して比較的ＧＯＬＤ長の短い薄膜トランジスタを適用することによって、以下に述べるように、薄膜トランジスタの寄生容量が減少して、動作速度をより速くする効果も得られる。
ＧＯＬＤ長０．５μｍの薄膜トランジスタの占有面積とＧＯＬＤ長１．５μｍの薄膜トランジスタの占有面積との差２０μｍ2は、ＧＯＬＤ領域の面積である。図２に示すように、そのＧＯＬＤ領域４１，４２は多結晶シリコン膜に形成され、ＧＯＬＤ領域４１，４２とゲート電極６ａとは薄いゲート絶縁膜５を介在させて対向している。そのため、ＧＯＬＤ領域の面積が大きいほどＧＯＬＤ領域とゲート電極との間の寄生容量も大きくなる。したがって、ＧＯＬＤ領域の面積を削減することによって、ＧＯＬＤ領域とゲート電極との間の寄生容量が低減して、回路の動作速度を向上することができることになる。
なお、上述した液晶表示装置では、薄膜トランジスタＴ１のＧＯＬＤ領域４１，４２の不純物濃度として１×１０18ａｔｏｍ／ｃｍ3の場合を例に挙げて説明したが、ＧＯＬＤ領域４１，４２の不純物濃度としてはこの濃度に限られるものではない。チャネル領域４０の不純物濃度より高く、ソース領域４５およびドレイン領域４６の不純物濃度より低ければソース・ドレイン耐圧を向上することができる。
また、ソース・ドレイン耐圧を十分に確保するには、ＧＯＬＤ領域４１，４２の不純物濃度は１×１０17ａｔｏｍ／ｃｍ3以上で１×１０19ａｔｏｍ／ｃｍ3以下であることが望ましい。
なお、上述した液晶表示装置では、使用される電圧として３．３Ｖと５Ｖの２系統の場合を例に挙げて説明したが、液晶表示装置としては、３．３Ｖよりもさらに低い電圧によって動作する回路を備えている場合も想定される。そのような液晶表示装置のＴＦＴアレイ基板では、さらに、ＧＯＬＤ領域を備えない薄膜トランジスタを形成してもよい。
すなわち、図１１に示すように、領域Ｒ１および領域Ｒ２にはそれぞれＧＯＬＤ領域を備えた薄膜トランジスタＴ１，Ｔ２が形成されるとともに、領域Ｒ３にはＧＯＬＤ領域を備えない薄膜トランジスタＴ３が形成される。３．３Ｖよりもさらに低い電圧によって動作する回路には、薄膜トランジスタＴ３が適用される。薄膜トランジスタＴ３は、ゲート電極６ａ、ソース領域４５、ドレイン領域４６およびチャネル領域４０によって構成される。
この液晶表示装置では、３．３Ｖよりもさらに低い電圧によって動作する回路に対してＧＯＬＤ領域を備えた薄膜トランジスタを適用する場合と比べると、そのような回路にＧＯＬＤ領域を備えない薄膜トランジスタＴ３を適用することによって、薄膜トランジスタの占有面積をさらに低減するが可能になる。なお、薄膜トランジスタとしてｎチャネル型の薄膜トランジスタを例に挙げたが、ｐチャネル型の薄膜トランジスタにも適用することができる。
実施の形態２
ここでは、ＧＯＬＤ領域に加えてＬＤＤ領域を含む薄膜トランジスタを有する液晶表示装置のＴＦＴアレイ基板を例に挙げる。
図１２に示すように、領域Ｒ１に位置する多結晶シリコン膜には、所定の不純物濃度を有するソース領域４５と、そのソース領域４５と距離を隔てられた所定の不純物濃度を有するドレイン領域４６が形成されている。ソース領域４５とドレイン領域４６との間に位置する領域には、ソース領域４５およびドレイン領域４５とそれぞれ距離を隔てられて、所定のチャネル長を有するチャネル領域４０が形成されている。
ソース領域４５とチャネル領域４０との間に位置する領域には、ソース領域４５の側にＬＤＤ領域４３が形成され、チャネル領域４０の側にＧＯＬＤ領域４１が形成されている。また、ドレイン領域４６とチャネル領域４０との間に位置する領域には、ドレイン領域４６の側にＬＤＤ領域４４が形成され、チャネル領域４０の側にＧＯＬＤ領域４２が形成されている。
領域Ｒ１では、これらチャネル領域４０、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびＬＤＤ領域４３，４４と、ゲート電極６ａとによって薄膜トランジスタＴ４が構成される。
一方、領域Ｒ２に位置する多結晶シリコン膜にも、領域Ｒ１と同様に、所定の不純物濃度を有するチャネル領域４０、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびＬＤＤ領域４３，４４がそれぞれ形成されている。領域Ｒ２では、これらチャネル領域４０、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびＬＤＤ領域４３，４４と、ゲート電極６ａとによって薄膜トランジスタＴ５が構成される。
なお、これ以外の構成については、図２に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
薄膜トランジスタＴ４、Ｔ５では、それぞれゲート電極６ａは、チャネル領域４０の全体を覆うように形成されるとともに、ＧＯＬＤ領域４１およびＧＯＬＤ領域４２と平面的にオーバラップするように形成されている。
つまり、薄膜トランジスタＴ４では、一方のＧＯＬＤ領域４１とＬＤＤ領域４３との接合部およびゲート電極６ａの一方側部とは略同一平面Ｈ５上に位置し、他方のＧＯＬＤ領域４２とＬＤＤ領域４４との接合部およびゲート電極６ａの他方側部は同一平面Ｈ６上に位置している。
一方、薄膜トランジスタＴ５では、一方のＧＯＬＤ領域４１とＬＤＤ領域４３との接合部およびゲート電極６ａの一方側部とは略同一平面Ｈ７上に位置し、他方のＧＯＬＤ領域４２とＬＤＤ領域４４との接合部およびゲート電極６ａの他方側部は同一平面Ｈ８上に位置している。
薄膜トランジスタＴ４，Ｔ５では、ソース領域４５は不純物として濃度５×１０20ａｔｏｍ／ｃｍ3のリンを含有し、ドレイン領域４６も不純物として濃度５×１０20ａｔｏｍ／ｃｍ3のリンを含有する。ＧＯＬＤ領域４１，４２は、不純物として濃度１×１０18ａｔｏｍ／ｃｍ3のリンを含有する。ＬＤＤ領域４３，４４は、不純物として濃度５×１０18ａｔｏｍ／ｃｍ3のリンを含有する。チャネル領域４０は、電気的に活性な不純物を含有しない。
薄膜トランジスタＴ４のＧＯＬＤ領域４１，４２のＧＯＬＤ長Ｇ１，Ｇ２は、ともに２．０μｍとされる。一方、薄膜トランジスタＴ５のＧＯＬＤ領域４１，４２のＧＯＬＤ長Ｇ３，Ｇ４は、ともに０．５μｍとされる。また、薄膜トランジスタＴ４のＬＤＤ領域４３，４４のチャネル長方向の長さ（ＬＤＤ長）Ｌ１，Ｌ２と、薄膜トランジスタＴ５のＬＤＤ領域４３，４４のＬＤＤ長Ｌ３，Ｌ４は、いずれも０．５μｍとされる。
次に、上述した液晶表示装置のＴＦＴアレイ基板の製造方法について説明する。まず実施の形態１において説明した図１〜図５に示す工程を経た後、図６に示す工程と同様にして、図１３に示すように、所定の写真製版処理を施すことにより、領域Ｒ１では薄膜トランジスタＴ４を形成するためのレジストパターン６２ａが形成されるとともに、領域Ｒ２では薄膜トランジスタＴ５を形成するためのレジストパターン６２ｂが形成される
そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量７×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａａにリンを注入することにより、領域Ｒ１，Ｒ２にはそれぞれ不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量（１×１０18ａｔｏｍ／ｃｍ3）になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。
次に、図７に示す工程と同様の工程を経て、領域Ｒ１、Ｒ２ではそれぞれゲート電極をパターニングするためのレジストパターン６３ａ，６３ｂ（図１４参照）が形成される。そのレジストパターン６３ａ，６３ｂをマスクとしてクロム膜にウエットエッチングを施すことにより、図１４に示すように、領域Ｒ１，Ｒ２ではそれぞれゲート電極６ａが形成される。なお、ウェットエッチングを施す際に露出するクロム膜の側面にサイドエッチングが施されることになるが、そのエッチングされる量はオーバーエッチングを施す時間によって制御することができる。
次に、レジストパターン６３ａ，６３ｂをマスクとして、たとえばドーズ量８×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンを注入することにより、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。不純物領域４ａｄ，４ａｅの不純物濃度は、５×１０20ａｔｏｍ／ｃｍ3となる。その後、アッシングと薬液処理を施すことで、レジストパターンが６３ａ，６３ｂが除去される。
次に、図１５に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量３×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより残された不純物領域４ａｂ，４ａｃにＬＤＤ領域となる不純物領域４ａｆ，４ａｇがそれぞれ形成される。ＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度（５×１０18ａｔｏｍ／ｃｍ3）は、当該リンの注入量と、ＧＯＬＤ領域を形成するためのリンの注入量とによって決まることになる。
このようして、ＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成されることで、ＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度は、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃの不純物濃度よりも高くなる。
その後、図９に示す工程と同様の工程を経て、図１２に示される薄膜トランジスタＴ４，Ｔ５を備えたＴＦＴアレイ基板の主要部が形成される。
上述したＴＦＴアレイ基板では、１枚のガラス基板１上にＧＯＬＤ長の異なる薄膜トランジスタＴ４，Ｔ５が形成されることで、回路に要求される特性に応じて最適な薄膜トランジスタＴ４，Ｔ５を適用することができることに加えて、薄膜トランジスタＴ４，Ｔ５がＬＤＤ領域を備えていることによって、薄膜トランジスタＴ４，Ｔ５のソース・ドレイン耐圧をさらに向上することができる。
薄膜トランジスタＴ４，Ｔ５のソース・ドレイン耐圧がさらに向上することによって、より高い電圧（回路電圧）に対応することができる。すなわち、動画表示などの動作速度を速めるためのＴＦＴアレイ基板、あるいは、解像度を増大させた大画面等のためのＴＦＴアレイ基板として、このＴＦＴアレイ基板を適用することができる。
特に、解像度が増加すると、ソースドライバ３０の動作周波数（データ線２６の周波数）は高くなる。たとえば、解像度ＶＧＡ（Video Graphics Array）の場合の画素数は６４０×４８０であり、その駆動に必要なデータ線の動作周波数は２５ＭＨｚであるのに対して、解像度ＸＧＡ（eXtended Graphics Array）の場合の画素数は１０２４×７６８であり、その駆動に必要なデータ線の動作周波数は６５ＭＨｚにまで高くなる。このように大画面のＴＦＴアレイ基板を動作させるためには、電源電圧を上げて動作速度を速くしなければならない。
本実施の形態に係る液晶表示装置のＴＦＴアレイ基板では、高速動作を図るためにソースドライバ３０（図１参照）の駆動電圧は７Ｖに昇圧されている。そのソースドライバ３０の回路など電圧７Ｖのもとで使用される回路の薄膜トランジスタとして、ＧＯＬＤ長が２．０μｍの薄膜トランジスタが適用される。一方、信号制御回路３５など電圧３．３Ｖのもとで使用される回路の薄膜トランジスタとして、ＧＯＬＤ長が０．５μｍの薄膜トランジスタが適用される。
上述した液晶表示装置のＴＦＴアレイ基板では、薄膜トランジスタにＧＯＬＤ領域に加えてＬＤＤ領域が形成されていることで、ソース・ドレイン耐圧をさらに向上することができる。
また、電圧が高い回路には、比較的ＧＯＬＤ長の長い薄膜トランジスタが適用される一方、電圧が低い回路には、比較的ＧＯＬＤ長の短い薄膜トランジスタが適用されることで、前述したように、薄膜トランジスタの占有面積を削減することができる。
実施の形態３
ここでは、液晶表示装置のＴＦＴアレイ基板のバリエーションの一例として、実施の形態１において説明した薄膜トランジスタＴ１，Ｔ２と、実施の形態２において説明した薄膜トランジスタＴ４，Ｔ５とを有するＴＦＴアレイ基板について説明する。
図１６に示すように、ＴＦＴアレイ基板において、領域Ｒ１および領域Ｒ２には、ＧＯＬＤ領域とＬＤＤ領域の双方を備えた薄膜トランジスタＴ４，Ｔ５がそれぞれ形成されている。一方、領域Ｒ３および領域Ｒ４には、ＬＤＤ領域を備えずにＧＯＬＤ領域だけを備えた薄膜トランジスタＴ１，Ｔ２がそれぞれ形成されている。基本的な構造は、図２および図１２にそれぞれ示される構造と同様なので、同一部材には同一符号を付しその説明を省略する。
薄膜トランジスタＴ１では、ＧＯＬＤ領域４１，４２のＧＯＬＤ長Ｇ１，Ｇ２は、ともに１．５μｍとされる。薄膜トランジスタＴ２では、ＧＯＬＤ領域４１，４２のＧＯＬＤ長Ｇ３，Ｇ４は、ともに０．５μｍとされる。
薄膜トランジスタＴ４では、ＧＯＬＤ領域４１，４２のＧＯＬＤ長Ｇ１，Ｇ２は、ともに２．０μｍとされ、ＬＤＤ領域４３，４４のチャネル長方向の長さ（ＬＤＤ長）Ｌ１，Ｌ２は、ともに０．５μｍとされる。薄膜トランジスタＴ５では、ＧＯＬＤ領域４１，４２のＧＯＬＤ長Ｇ３，Ｇ４は、ともに０．５μｍとされ、ＬＤＤ領域４３，４４のＬＤＤ長Ｌ３，Ｌ４は、ともに０．５μｍとされる。
したがって、ＴＦＴアレイ基板には、ソース・ドレイン耐圧のそれぞれ異なる４種類の薄膜トランジスタＴ１，Ｔ２，Ｔ４，Ｔ５がガラス基板１上に形成されていることになり、液晶表示装置としては、互いに異なる４系統の電圧を使用することが可能になる。
液晶表示装置として、液晶の応答速度を速くしようとして、液晶（画素容量２３）の駆動電圧を５Ｖからたとえば６Ｖへ昇圧したとすると、電圧としては、７Ｖ，６Ｖ，５Ｖ，３．３Ｖの４つの電圧が使用されることになる。
本実施の形態に係る液晶表示装置のＴＦＴアレイ基板では、ソースドライバ３０の回路など電圧７Ｖのもとで使用される回路の薄膜トランジスタとして、薄膜トランジスタＴ４が適用される。階調電圧回路３４および対向電極駆動回路３２など電圧６Ｖのもとで使用される回路の薄膜トランジスタとして、薄膜トランジスタＴ５が適用される。
ゲートドライバ３１および電源回路３３など電圧５Ｖのもとで使用される回路の薄膜トランジスタとして、薄膜トランジスタＴ１が適用される。信号制御回路３５など電圧３．３Ｖのもとで使用される回路の薄膜トランジスタとして、薄膜トランジスタＴ２が適用される。
上述した液晶表示装置のＴＦＴアレイ基板では、ＴＦＴアレイ基板におけるすべての薄膜トランジスタのＧＯＬＤ長を最も高い電圧に対応したＧＯＬＤ長に設定した場合と比べると、電圧に応じたＧＯＬＤ長を有する薄膜トランジスタを適用することによって、薄膜トランジスタの占有面積を削減することができる。
そして、ＧＯＬＤ領域に加えてＬＤＤ領域が形成された薄膜トランジスタＴ４，Ｔ５を備えていることで、ソース・ドレイン耐圧が向上して、より高い電圧に対応することができて、液晶表示装置の動作速度の向上を図ることができる。
ＬＤＤ領域を備えずにＧＯＬＤ領域だけを備えた薄膜トランジスタＴ１，Ｔ２と、ＧＯＬＤ領域とＬＤＤ領域の双方を備えた薄膜トランジスタＴ４，Ｔ５とを同一基板上に形成するには、まず、図１３に示す工程において、領域Ｒ１，Ｒ２，Ｒ３，Ｒ４にそれぞれ形成される薄膜トランジスタＴ１，Ｔ２，Ｔ４，Ｔ５のＧＯＬＤ領域を形成する。次に、図１４に示す工程では、領域Ｒ３，Ｒ４をレジストパターンで覆い、薄膜トランジスタＴ１，Ｔ２のゲート電極を形成させないようにする。その後、他のマスク（レジストパターン）を用いて、領域Ｒ３，Ｒ４の薄膜トランジスタＴ１，Ｔ２を形成すればよい。具体的な製造方法は、実施の形態１、２において説明した方法を適用することができる。
なお、上述した各実施の形態における液晶表示装置のＴＦＴアレイ基板では、ＧＯＬＤ領域を備えた薄膜トランジスタとしてｎチャネル型の薄膜トランジスタを例に挙げたが、それは次の理由による。ｎ型トランジスタのキャリアは電子であり、ｐ型トランジスタのキャリアは正孔である。半導体中ではキャリアの有効質量は電子の方が正孔よりも軽いことで、ｎチャネル型の薄膜トランジスタの方がアバランシェ崩壊を起こしやすいために、ソース・ドレイン耐圧が低くなる。そのため、ｎチャネル型の薄膜トランジスタでは、ＧＯＬＤ領域を備えていることが望ましい。
また、電子の有効質量が小さく、そして、電子のシリコン酸化膜への障壁高さ（シリコンの伝導帯とシリコン酸化膜の伝導帯のエネルギー差＝３．１ｅＶ）が、正孔のシリコン酸化膜への障壁高さ（シリコンの価電子帯とシリコン酸化膜の価電子帯のエネルギー差＝３．８ｅＶ）よりも小さいことで、電子の方がゲート絶縁膜（シリコン酸化膜）に注入されて、ゲート絶縁膜がダメージを受けやすく、ｎチャネル型の薄膜トランジスタの方が素子としての特性が劣化して信頼性が損なわれやすい。そのため、信頼性を確保する観点からも、ｎチャネル型の薄膜トランジスタにはＧＯＬＤ領域を備えていることが望ましい。
なお、ＧＯＬＤ領域を備えた薄膜トランジスタとしてはｎチャネル型の薄膜トランジスタに限られるものではなく、ｐチャネル型の薄膜トランジスタであってもよい。
また、上述した液晶表示装置におけるＴＦＴアレイ基板では、ＧＯＬＤ領域を備えた薄膜トランジスタのＧＯＬＤ長として、３種類（０．５μｍ、１．５μｍ、２．０μｍ）の場合を例に挙げて説明したが、ＧＯＬＤ長としてはこれらに限られるものではなく、使用される電圧に応じたＧＯＬＤ長を適用することができる。そのようなＧＯＬＤ長としては、０．１μｍ以上２．０μｍ以下であることが望ましい。
ここで、上限値を２．０μｍとするのは、上述したように、ＧＯＬＤ長が２μｍを超えてもソース・ドレイン耐圧はほとんど向上せず、薄膜トランジスタの占有面積が増加するためである。一方、下限値を０．１μｍとするのは次の理由による。
薄膜トランジスタを適用した画像表示装置において、設計の自由度を上げるために薄膜トランジスタにすべての信号を処理させる場合も想定される。すべての信号をＴＦＴアレイ基板にて行なうとするとＴＦＴアレイ基板に組み込まれる回路が増大するため、基板面積の増大を最小限に抑えるために薄膜トランジスタの微細化が必要とされる。このとき、その微細化された薄膜トランジスタをたとえば電源電圧１．８Ｖあるいは１．３Ｖ程度の比較的低い電圧で動作させるとすると、ＧＯＬＤ長が０．１μｍ以上であればソース・ドレイン耐圧を十分に確保することができる。すなわち、ＧＯＬＤ長が０．１μｍ以上であれば、薄膜トランジスタの微細化を図って、かつ、ソース・ドレイン耐圧を確保することができる。
また、上述した各実施の形態においては、薄膜トランジスタとしてソース領域およびドレイン領域等が形成される多結晶シリコン膜上にゲート絶縁膜を介在させてゲート電極が形成された、いわゆるプレーナ構造の薄膜トランジスタを例に挙げて説明した。
本発明に係る液晶表示装置の薄膜トランジスタとしては、このようなプレーナ構造の薄膜トランジスタに限られず、ゲート電極上にゲート絶縁膜を介在させてソース領域およびドレイン領域等となる半導体層を形成した、いわゆる逆スタガ構造の薄膜トランジスタであってもよい。
このような場合においても、ＧＯＬＤ領域とＬＤＤ領域を備えた薄膜トランジスタでは、一方のＧＯＬＤ領域とＬＤＤ領域との接合部および電極の一方側部とは略同一平面上に位置し、他方のＧＯＬＤ領域とＬＤＤ領域との接合部および電極の他方側部は同一平面上に位置することになる。
そして、ＬＤＤ領域を備えずにＧＯＬＤ領域だけを備えた薄膜トランジスタでは、一方のＧＯＬＤ領域とソース領域との接合部および電極の一方側部とは略同一平面上に位置し、他方のＧＯＬＤ領域とドレイン領域との接合部および電極の他方側部は同一平面上に位置することになる。
また、上述した各実施の形態においては、基板として無アルカリのガラス基板を例に挙げて説明したが、基板としては光を透過させる材料であればよく、たとえば石英基板なども適用することができる。
本発明の実施の形態１に係る液晶表示装置のＴＦＴアレイ基板の構成を示すブロック図である。 同実施の形態において、ＴＦＴアレイ基板の断面図である。 同実施の形態において、図２に示すＴＦＴアレイ基板の製造方法の一工程を示す断面図である。 同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、ＧＯＬＤ長とソース・ドレイン耐圧の関係を示すグラフである。 同実施の形態において、変形例に係る液晶表示装置のＴＦＴアレイ基板の断面図である。 本発明の実施の形態２に係る液晶表示装置のＴＦＴアレイ基板の断面図である。 同実施の形態において、図１２に示すＴＦＴアレイ基板の製造方法の一工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 本発明の実施の形態３に係る液晶表示装置のＴＦＴアレイ基板の断面図である。
符号の説明
１ ガラス基板、２ シリコン窒化膜、３ シリコン酸化膜、４ 多結晶シリコン膜、４ａａ，４ａｂ，４ａｃ，４ａｄ，４ａｅ，４ａｆ，４ａｇ 不純物領域、５ ゲート絶縁膜、６ クロム膜、６ａ ゲート電極、７ 層間絶縁膜、７ａ，７ｂ コンタクトホール、８ａ ソース電極、８ｂ ドレイン電極、２１ 画素部、２２ 画素薄膜トランジスタ、２３ 画素容量、２４ 蓄積容量、２５ コモン電極、２６ データ線、２７ アドレス線、２８ Ｃｓ線、２９ 画素電極、３０ ソースドライバ、３１ ゲートドライバ、３２ 対向電極駆動回路、３３ 電源回路、３４ 階調電圧回路、３５ 信号制御回路、４０ チャネル領域、４１，４２ ＧＯＬＤ領域、４３，４４ ＬＤＤ領域、４５ ソース領域、４６ ドレイン領域。

Claims (10)

  1. それぞれ半導体層、絶縁膜および電極を有して所定の基板上に形成された複数の半導体素子を含む半導体装置であって、
    前記電極は単層の導電層から形成され、
    複数の前記半導体素子のそれぞれは、
    前記半導体層に形成され、所定の不純物濃度を有する第１不純物領域と、
    前記第１不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第２不純物領域と、
    前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
    前記第１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成され、前記第１不純物領域よりも低い不純物濃度を有するとともに、チャネル長方向に一定の不純物濃度を有する第３不純物領域と、
    前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成され、前記第２不純物領域よりも低い不純物濃度を有するとともに、チャネル長方向に一定の不純物濃度を有する第４不純物領域と、
    前記第１不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成され、前記第１不純物領域に接する第５不純物領域と、
    前記第２不純物領域と前記第４不純物領域との間に位置する前記半導体層の部分に形成され、前記第２不純物領域に接する第６不純物領域と
    を有し、
    複数の前記半導体素子のそれぞれでは、
    前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
    前記電極は、対向する一方側部および他方側部を有し、
    前記第３不純物領域と前記第５不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第４不純物領域と前記第６不純物領域との接合部および前記他方側部は略同一平面上に位置し、
    前記電極は、前記チャネル領域、前記第３不純物領域および前記第４不純物領域のそれぞれの全体と対向してオーバラップし、前記第１不純物領域、前記第２不純物領域、前記第５不純物領域および前記第６不純物領域とはオーバラップしないように形成され、
    前記電極と前記第３不純物領域とが対向してオーバラップしている部分および前記電極と前記第４不純物領域とが対向してオーバラップしている部分が、チャネル長方向に略等しい所定のオーバラップ長を有し、
    複数の前記半導体素子は、
    前記所定のオーバラップ長として第１のオーバラップ長を有する第１素子と、
    前記所定のオーバラップ長として前記第１のオーバラップ長よりも短い第２のオーバラップ長を有する第２素子と
    を備え、
    前記第１素子および前記第２素子をそれぞれ形成する前記第１不純物領域〜前記第６不純物領域は、同じ導電型とされ、
    前記第１素子および前記第２素子では、前記第５不純物領域のチャネル長方向の長さと前記第６不純物領域のチャネル長方向の長さはすべて同じ長さにされた、半導体装置。
  2. 複数の前記半導体素子は、
    前記所定のオーバラップ長として第３のオーバラップ長を有する第３素子と、
    前記所定のオーバラップ長として前記第３のオーバラップ長よりも短い第４のオーバラップ長を有する第４素子と
    を備え、
    前記第３素子および前記第４素子のそれぞれは、
    前記半導体層に形成され、所定の不純物濃度を有する第７不純物領域と、
    前記第７不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第８不純物領域と、
    前記第７不純物領域と前記第８不純物領域との間に位置する前記半導体層の部分に前記第７不純物領域および前記第８不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
    前記第７不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成され、前記第７不純物領域よりも低い不純物濃度を有するとともに、チャネル長方向に一定の不純物濃度を有する第９不純物領域と、
    前記第８不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成され、前記第８不純物領域よりも低い不純物濃度を有するとともに、チャネル長方向に一定の不純物濃度を有する第１０不純物領域と
    を有し、
    前記第３素子および前記第４素子をそれぞれ形成する前記第７不純物領域〜前記第１０不純物領域は、同じ導電型とされた、請求項１記載の半導体装置。
  3. 前記第１素子〜前記第４素子は、所定の前記基板として同一の基板上に形成された、請求項２記載の半導体装置。
  4. 複数の画素から構成され、画像を表示するための画素部と、
    前記画素部を駆動するための駆動回路部と
    を備え、
    前記画素部および前記駆動回路部は、前記第１素子および前記第３素子の少なくともいずれかによって構成される、請求項２または３に記載の半導体装置。
  5. 前記第１素子〜前記第４素子は、ｎチャネル型のトランジスタである、請求項２〜４のいずれかに記載の半導体装置。
  6. 前記第３不純物領域および前記第４不純物領域の不純物濃度は、１×１０17ａｔｏｍ/
    ｃｍ3以上で１×１０19ａｔｏｍ/ｃｍ3以下である、請求項１〜５のいずれかに記載の半
    導体装置。
  7. 前記第３不純物領域および前記第４不純物領域の不純物濃度は、前記第５不純物領域および前記第６不純物領域の不純物濃度よりも低く設定された、請求項２〜６のいずれかに記載の半導体装置。
  8. 前記第１のオーバラップ長〜前記第４のオーバラップ長は、０．１μｍ以上２μｍ以下の範囲で設定された、請求項２〜７のいずれかに記載の半導体装置。
  9. 所定の前記基板はガラス基板および石英基板のいずれかである、請求項１〜８のいずれかに記載の半導体装置。
  10. 前記半導体層は多結晶シリコンである、請求項１〜９のいずれかに記載の半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW578122B (en) * 2002-06-05 2004-03-01 Au Optronics Corp Driving circuit for thin film transistor liquid crystal display
JP4641741B2 (ja) 2004-05-28 2011-03-02 三菱電機株式会社 半導体装置
JP2006269808A (ja) * 2005-03-24 2006-10-05 Mitsubishi Electric Corp 半導体装置および画像表示装置
TWI409934B (zh) * 2005-10-12 2013-09-21 Semiconductor Energy Lab 半導體裝置
JP4548408B2 (ja) 2006-11-29 2010-09-22 セイコーエプソン株式会社 半導体装置の製造方法
CN102576732B (zh) 2009-07-18 2015-02-25 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法
US8653531B2 (en) 2009-11-12 2014-02-18 Sharp Kabushiki Kaisha Thin film transistor and display device
KR20150044327A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 전계 완화 박막트랜지스터, 이의 제조 방법 및 이를 포함하는 표시장치
KR102586938B1 (ko) * 2016-09-05 2023-10-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04269836A (ja) * 1991-02-25 1992-09-25 Sony Corp ｎチャンネルＭＩＳ半導体装置
JP2000223716A (ja) * 1998-11-25 2000-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000243975A (ja) * 1998-12-25 2000-09-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000332257A (ja) * 1999-03-12 2000-11-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2000252473A (ja) 1998-12-18 2000-09-14 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、半導体装置およびその作製方法
JP4850328B2 (ja) 2000-08-29 2012-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4801262B2 (ja) 2001-01-30 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5038560B2 (ja) * 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
JP4673513B2 (ja) * 2001-08-01 2011-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4641741B2 (ja) 2004-05-28 2011-03-02 三菱電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04269836A (ja) * 1991-02-25 1992-09-25 Sony Corp ｎチャンネルＭＩＳ半導体装置
JP2000223716A (ja) * 1998-11-25 2000-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000243975A (ja) * 1998-12-25 2000-09-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000332257A (ja) * 1999-03-12 2000-11-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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