JP2008227210A - 半導体装置、半導体装置の製造方法、および電気光学装置 - Google Patents

Abstract

【課題】マルチゲート構造の薄膜トランジスタを更に改良することにより、簡素な電気的構成でソース−ドレイン耐圧を向上することのできる半導体装置、半導体装置の製造方法、および当該半導体装置を用いた電気光学装置を提供する。
【解決手段】半導体装置１において、マルチゲート構造の薄膜トランジスタ１０では、ドレイン側の第１のトランジスタ部１０ａの第１のチャネル領域１ｂの層厚を、ソース側の第２のトランジスタ部１０ｂの第２のチャネル領域１ｆの層厚に比して薄くし、第１のトランジスタ部１０ａの閾値電圧をディプレッション側にシフトさせてあるので、ゲート電極３ａ、３ｂに同電位を印加した場合でも、トランジスタ部１０ａ、１０ｂのコンダクタンス差が小さい。チャネル領域１ｂ、１ｂは各々、チャネルドープされているが、層厚が相違する分、不純物イオンのドーズ量を相違させてある。
【選択図】図１

Description

本発明は、絶縁層に形成された半導体層を薄膜トランジスタの能動層に用いた半導体装置、半導体装置の製造方法、および電気光学装置に関するものである。

薄膜トランジスタは、有機エレクトロルミネセンス装置における有機エレクトロルミネッセンス素子に対する電流制御用トランジスタや、オペアンプなどに代表されるアナログ回路を同一基板上に内蔵した液晶装置の構成素子などとして用いられている。このような薄膜トランジスタでは、ドレイン端の空乏領域はチャネルの電界が最も多くかかる領域であり、インパクトイオン化が発生しやすい。特に、図５（ａ）に示すように、シリコン層からなる半導体層１ａが下地絶縁層１２を介して支持基板１５上に形成されたＳＯＩ（Silicon On Insulator）基板を用いた場合、インパクトイオン化によって生じたホットキャリアが原因で、しきい値電圧が変動するなどの基板浮遊効果や、ソース−ドレイン耐圧の低下等の好ましくない現象を引き起こす。ここで、インパクトイオン化が発生する電圧は、ソース−ドレイン間耐圧（以下、ドレイン耐圧という）と関係する。そこで、薄膜トランジスタ１０の構造として、半導体層１ａのドレイン側位置に第１のチャネル領域１ｂを備えた第１のトランジスタ部１０ａと、半導体層１ａにおいて第１のチャネル領域１ｂに対して不純物導入領域１ｄを介してソース側で隣接する第２のチャネル領域１ｆを備えた第２のトランジスタ部１０ｂとを備えたマルチゲート構造を採用することが提案されている（非特許文献１、２参照）。

このようなマルチゲート構造によれば、各チャネル領域１ｂ、１ｆのドレイン端に電界が分散されるため、インパクトイオン化が生じにくいとされている。しかしながら、マルチゲート構造を採用しただけでは、駆動電圧（ソース−ドレイン間電圧）を高めた場合には、インパクトイオン化の発生を確実に防止することができない。すなわち、図５（ｂ）に示すように、薄膜トランジスタ１０がＮ型の場合、ドレイン電圧Ｖd、ソース電圧ＶS1、第１のトランジスタ部１０ａと第２のチャネル領域１ｆとのノード（不純物導入領域１ｄ）の電圧ＶS2には、以下の大小関係
ＶS1＜ＶS2＜Ｖd
があるため、第１のトランジスタ部１０ａのゲート・ソース間電圧Ｖgs1と、第２のトランジスタ部１０ｂのゲート・ソース間電圧Ｖgs2とには以下の大小関係
Ｖgs1 ＜ Ｖgs2
があって、その差が大きいままであるため、第１のトランジスタ部１０ａと第２のトランジスタ部１０ｂとの間でコンダクタンスの差が大きい。それ故、第１のチャネル領域１ｂのドレイン端に大きな電界が印加され、インパクトイオン化が発生するのを防止することができない。それ故、従来のマルチゲート構造のままでは、ソース−ドレイン耐圧が低いという問題点がある。

そこで、第１のゲート電極３ａと第２のゲート電極３ｂとに印加されるゲート電圧を変えて、第１のトランジスタ部と第２のトランジスタ部と印加される分圧が偏るのを緩和した構成が考えられえる。
L.Mariucci et al、AM-LCD'03 pp57-60 Woo-Jin Nam et al、IDW'04 pp307-310

しかしながら、第１のゲート電極３ａと第２のゲート電極３ｂとに印加されるゲート電圧を変えるという構成は、１つのマルチゲート構造の薄膜トランジスタに対してトランジスタと抵抗が各二つ必要になる。また、回路回りも複雑になるため、設計が回路的にもスペース的にも難しくなるという問題点がある。

以上の問題点に鑑みて、本発明の課題は、マルチゲート構造の薄膜トランジスタを更に改良することにより、簡素な電気的構成でソース−ドレイン耐圧を向上することのできる半導体装置、半導体装置の製造方法、および当該半導体装置を用いた電気光学装置を提供することにある。

上記課題を解決するために、本発明では、絶縁層上に形成された半導体層を能動層として備えた薄膜トランジスタを有する半導体装置において、前記薄膜トランジスタは、前記半導体層のドレイン側位置に第１のチャネル領域を備えた第１のトランジスタ部と、前記半導体層において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域を備えた第２のトランジスタ部とを備え、前記第１のトランジスタ部と前記第２のトランジスタ部とは導電型が同一であって、前記第１のトランジスタ部のゲート電極と、前記第２のトランジスタ部のゲート電極とには同電位が印加され、前記第１のチャネル領域の層厚は、前記第２のチャネル領域の層厚に比して薄いことを特徴とする。

本発明では、完全空乏型の薄膜トランジスタでは、チャネル領域の膜厚によって閾値が変わる。すなわち、チャネル領域の膜厚が薄いほどディプレッション側にシフトし、チャネル領域の膜厚が厚いほどエンハンスメント側にシフトすることに着目して、マルチゲート構造の薄膜トランジスタにおいて、ドレイン側の第１のトランジスタ部の第１のチャネル領域の層厚を、第１のトランジスタ部に対してソース側に位置する第２のトランジスタ部の第２のチャネル領域の層厚に比して薄くしてある。このため、ドレイン側の第１のトランジスタ部では閾値電圧がディプレッション側にシフトし、ソース側の第２のトランジスタ部では、第１のトランジスタ部に比して相対的に閾値電圧がエンハンスメント側にシフトしている。従って、第１のトランジスタ部のゲート電極と、第２のトランジスタ部のゲート電極とは同電位を印加した場合でも、第１のトランジスタ部と第２のトランジスタ部との間に発生するコンダクタンス差を小さく抑えることができる。それ故、第１のチャネル領域および第２のチャネル領域のドレイン端で電界が好適に分散されるため、インパクトイオン化が生じにくい。よって、ソース−ドレイン耐圧を向上することができる。

このような構成の半導体装置の製造方法は以下の構成を有している。すなわち、本発明では、絶縁層上に形成された半導体層を能動層として備えた薄膜トランジスタを有し、当該薄膜トランジスタは、前記半導体層のドレイン側位置に第１のチャネル領域を備えた第１のトランジスタ部と、前記半導体層において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域を備えた第２のトランジスタ部とを備えた半導体装置の製造方法において、前記絶縁層上に前記半導体層を形成した後、前記第１のチャネル領域を形成すべき第１の半導体領域の層厚を前記第２のチャネル領域を形成すべき第２の半導体領域の層厚に比して薄くする薄膜化工程を有していることを特徴とする。

本発明において、前記第１のチャネル領域および前記第２のチャネル領域は各々、異なるドーズ量の不純物によってチャネルドープされていることが好ましい。例えば、前記不純物は、前記薄膜トランジスタの導電型とは逆の導電型の不純物である場合、前記第１のチャネル領域に対する不純物濃度のドーズ量は、前記第２のチャネル領域に対する前記不純物のドーズ量に比して少ないことが好ましい。このように構成すると、チャネルドープを行った場合でも、第１のトランジスタ部と第２のトランジスタ部との間で閾値電圧が逆転することがない。

このような構成の半導体装置を製造するにあたっては、前記薄膜化工程の後、前記第１の半導体領域および前記第２の半導体領域に対してチャネルドープ工程を行うとともに、当該チャネルドープ工程では、前記第１の半導体領域および前記第２の半導体領域に対する不純物のドーズ量を相違させる。

本発明に係る半導体装置は、低消費電力ＬＳＩに用いられる。また、本発明に係る半導体装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いられる液晶表示装置や、投射型表示装置の液晶ライトバルブ、プリンタヘッドなどに使用される有機エレクトロルミネッセンス（以下、ＥＬという）装置などいった電気光学装置において、複数の画素が形成された素子基板として用いられる。このような電気光学装置において、本発明を適用した薄膜トランジスタは、各画素の駆動用や、オペアンプなどに代表されるアナログ回路を構成するのに用いられる。

以下に、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能とするため、各層や各部材毎に縮尺を相違させてある。また、以下の説明では、図５を参照して説明した構成との対応が分かりやすいように、対応する部分には同一の符号を付して説明する。

［半導体装置の構成］
図１（ａ）、（ｂ）は、本発明を適用した半導体装置の要部を模式的に示す断面図、および等価回路図である。図１（ａ）に示す半導体装置１は、薄膜トランジスタ１０を備えており、かかる薄膜トランジスタ１０を構成するにあたって、本形態では、ＳＯＩ基板が用いられている。すなわち、半導体装置１は、ガラスや石英などからなる支持基板１５の表面にシリコン酸化膜などの下地絶縁層１２が形成されており、この下地絶縁層１２の表面に、薄膜トランジスタ１０の能動層を構成する半導体層１ａが形成されている。ここで、薄膜トランジスタ１０は、半導体層１ａのドレイン側位置に第１のチャネル領域１ｂを備えた第１のトランジスタ部１０ａと、半導体層１ａにおいて第１のチャネル領域１ｂに対して不純物導入領域１ｄを介してソース側で隣接する第２のチャネル領域１ｆを備えた第２のトランジスタ部１０ｂとを備えている。

本形態において、第１のトランジスタ部１０ａおよび第２のトランジスタ部１０ｂはいずれもＮチャネル型である。従って、半導体層１ａにおいて、第１のチャネル領域１ｂに対してドレイン側には高濃度Ｎ型の不純物が導入されたドレイン領域１ｇが形成され、第２のチャネル領域１ｆに対してソース側には高濃度Ｎ型の不純物が導入されたソース領域１ｈが形成されている。また、不純物導入領域１ｄも、高濃度Ｎ型の不純物が導入されたＮ型領域である。

本形態において、半導体層１ａの表面側にはシリコン酸化膜などからなるゲート絶縁層２が形成され、ゲート絶縁層２の表面には、ゲート絶縁層２を介して第１のチャネル領域１ｂと対向する位置に第１のゲート電極３ａが形成され、ゲート絶縁層２を介して第２のチャネル領域１ｆと対向する位置に第２のゲート電極３ｂが形成されている。ここで、第１のゲート電極３ａと第２のゲート電極３ｂとは一体に形成されており、同電位が印加される。なお、ドレイン領域１ｇおよびソース領域１ｈには、層間絶縁膜のコンタクトホールを介してドレイン電極およびソース電極が電気的に接続されているが、図１（ａ）には、層間絶縁膜、ドレイン電極およびソース電極の図示を省略してある。

このように構成したマルチゲート構造の薄膜トランジスタ１０において、第１のチャネル領域１ｂの層厚は、第２のチャネル領域１ｆに比して薄くなっている。例えば、第１のチャネル領域１ｂは２５ｎｍであり、第２のチャネル領域１ｆの層厚は５０ｎｍである。また、薄膜トランジスタ１０は完全空乏型である。このため、ドレイン側の第１のトランジスタ部１０ａでは閾値電圧がディプレッション側にシフトし、ソース側の第２のトランジスタ部１０ｂでは、第１のトランジスタ部１０ａに比して相対的に閾値電圧がエンハンスメント側にシフトしている。

また、本形態では、第１のチャネル領域１ｂおよび第２のチャネル領域１ｆは各々、チャネルドープが施されているが、不純物イオンのドーズ量が相違する。より具体的には、本形態では、例えば、第１のチャネル領域１ｂおよび第２のチャネル領域１ｆの各々にＰ型の不純物（例えばボロンイオン）がチャネルドープされているが、第１のチャネル領域１ｂのドーズ量は、第２のチャネル領域１ｆに対するドーズ量より少ない。このため、第１のチャネル領域１ｂの層厚が第２のチャネル領域１ｆに比して薄くなっているにもかかわらず、第１のチャネル領域１ｂの不純物濃度は、第２のチャネル領域１ｆの不純物濃度に対して低いか、同等である。それ故、第１のトランジスタ部１０ａおよび第２のトランジスタ部１０ｂの閾値電圧はいずれもエンハンスメント側にシフトするが、第１のトランジスタ部１０ａの閾値電圧と第２のトランジスタ部１０ｂの閾値電圧との関係においては、第１のチャネル領域１ｂおよび第２のチャネル領域１ｆの層厚で規定された通り、ドレイン側の第１のトランジスタ部１０ａでは閾値電圧がディプレッション側にシフトし、ソース側の第２のトランジスタ部１０ｂでは第１のトランジスタ部１０ａに比して相対的に閾値電圧がエンハンスメント側にシフトしている関係が維持されている。

以上説明したように、本形態の半導体装置１において、マルチゲート構造の薄膜トランジスタ１０では、ドレイン側の第１のトランジスタ部１０ａの第１のチャネル領域１ｂの層厚を、第１のトランジスタ部１０ａに対してソース側に位置する第２のトランジスタ部１０ｂの第２のチャネル領域１ｆの層厚に比して薄くしてある。このため、ドレイン側の第１のトランジスタ部１０ａでは閾値電圧がディプレッション側にシフトし、ソース側の第２のトランジスタ部１０ｂでは第１のトランジスタ部１０ａに比して相対的に閾値電圧がエンハンスメント側にシフトしているので、第１のトランジスタ部１０ａのゲート電極３ａと、第２のトランジスタ部１０ｂのゲート電極３ｂとに同電位を印加した場合でも、第１のトランジスタ部１０ａと第２のトランジスタ部１０ｂとの間に発生するコンダクタンス差を小さく抑えることができる。すなわち、図１（ｂ）に示すように、ドレイン電圧Ｖd、ソース電圧ＶS1、第１のトランジスタ部１０ａと第２のチャネル領域１ｆとのノード（不純物導入領域１ｄ）の電圧ＶS2には、以下の大小関係
ＶS1＜ＶS2＜Ｖd
があるため、第１のトランジスタ部１０ａのゲート・ソース間電圧Ｖgs1と、第２のトランジスタ部１０ｂのゲート・ソース間電圧Ｖgs2とには以下の大小関係
Ｖgs1 ＜ Ｖgs2
があるが、その差が極めて小さいため、第１のトランジスタ部１０ａと第２のトランジスタ部１０ｂとの間でのコンダクタンスの差が小さい。それ故、第１のチャネル領域１ｂおよび第２のチャネル領域１ｆのドレイン端で電界が好適に分散されるため、インパクトイオン化が生じにくい。よって、インパクトイオン化によって生じたホットキャリアが原因でしきい値電圧が変動するなどの問題を回避することができるとともに、ソース−ドレイン耐圧を向上することができる。

［半導体装置の製造方法］
図２を参照して、図１に示す半導体装置の製造方法を説明する。図２は、図１に示す半導体装置の製造方法を示す工程断面図である。

図１に示す半導体装置１を製造するには、まず、図２（ａ）に示すように、支持基板１５の表面に下地絶縁層１２および半導体層が積層されたＳＯＩ基板を準備した後、フォトリソグラフィ技術を用いて半導体層をパターニングし、島状の半導体層１ａを形成する。ＳＯＩ基板は、例えば、単結晶シリコン基板上にシリコン酸化膜を形成した上で支持基板と貼り合わせる方法、あるいは支持基板と単結晶シリコン基板の双方にシリコン酸化膜を形成した上でシリコン酸化膜同士を接触させて貼り合わせる方法を採用でき、これらの場合、半導体層を単結晶シリコン層により形成することができる。また、支持基板１５の表面に下地絶縁層１２および半導体層を順次、形成していく方法を採用してもよく、この場合、半導体層１ａとしては、アモルファスシリコン膜を形成した後、レーザアニールやランプアニールなどにより多結晶化したポリシリコン膜を用いることができる。

次に、薄膜化工程を行う。具体的には、図２（ａ）に示すように、第１のチャネル領域１ｂを形成すべき領域に開口部１７ａを有するエッチングマスク１７を形成した後、開口部１７ａからドライエッチングあるいはウエットエッチングを行い、半導体層１ａにハーフエッチングを施す。その結果、図２（ｂ）に示すように、第１のチャネル領域１ｂを形成すべき第１の半導体領域１ｃは、第２のチャネル領域１ｆを形成すべき第２の半導体領域１ｅの層厚に比して薄くなる。

次に、図２（ｃ）に示すように、熱酸化法などにより、半導体層１ａの表面側にゲート絶縁層２を形成する。

次に、図２（ｄ）、（ｅ）に示すチャネルドープ工程を行う。具体的には、図２（ｄ）に示すように、第２の半導体領域１ｅに重なる領域に開口部１８ａを備えたマスク１８を形成した状態で低濃度Ｐ型の不純物、例えばドーズ量が０．１×１０¹²／ｃｍ³〜１×１０¹²／ｃｍ³のボロンイオンを導入した後、図２（ｅ）に示すように、第１の半導体領域１ｃに重なる領域に開口部１９ａを備えたマスク１９を形成した状態で低濃度Ｐ型の不純物、例えばドーズ量が０．１×１０¹²／ｃｍ³〜１×１０¹²／ｃｍ³のボロンイオンを導入する。その際、第１の半導体領域１ｃおよび第２の半導体領域１ｅに対するドーズ量を相違させる。より具体滴には、第１の半導体領域１ｃに対するドーズ量を、第２の半導体領域１ｅに対するドーズ量より少なくする。このため、第１の半導体領域１ｃの層厚が第２の半導体領域１ｅに比して薄くなっているにもかかわらず、第１半導体領域１ｃの不純物濃度は、第２の半導体領域１ｅの不純物濃度に対して低いか、同等となる。

次に、ゲート絶縁層２の表面に導電膜を形成した後、フォトリソグラフィ技術を用いて導電膜をパターングし、図２（ｆ）に示すように、第１の半導体領域１ｃおよび第２の半導体領域１ｅに略重なる領域、あるいはそれより狭い領域に第１のゲート電極３ａおよび第２のゲート電極３ｂを形成する。ここで、第１のゲート電極３ａおよび第２のゲート電極３ｂは直接、あるいは間接的に繋がっており、第１のゲート電極３ａおよび第２のゲート電極３ｂには同電位が印加される。

次に、図２（ｇ）に示すように、第１のゲート電極３ａおよび第２のゲート電極３ｂをマスクにして半導体層１ａに高濃度Ｎ型の不純物、例えば約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量のリンイオンを導入する。その結果、半導体層１ａには、第１のゲート電極３ａおよび第２のゲート電極３ｂに対して自己整合的にドレイン電極１ｇ、不純物導入領域１ｄおよびソース領域１ｈが形成される。また、第１のゲート電極３ａおよび第２のゲート電極３ｂによって、Ｎ型の不純物が導入されなかった領域が第１のチャネル領域１ｂおよび第２のチャネル領域１ｆとなる。このようにして、図１（ａ）に示す薄膜トランジスタ１０が形成される。それ以降の工程については説明を省略する。

［半導体装置の変形例］
上記形態では、Ｎチャネル型の薄膜トランジスタ１０のチャネル領域１ｂ、１ｆを低濃度Ｐ型の不純物によりチャネルドープして、第１のトランジスタ部１０ａおよび第２のトランジスタ部１０ｂの双方において閾値電圧をエンハンスメント側にシフトさせたが、Ｎ型の薄膜トランジスタ１０のチャネル領域１ｂ、１ｆを低濃度Ｎ型の不純物によりチャネルドープして、第１のトランジスタ部１０ａおよび第２のトランジスタ部１０ｂの双方において閾値電圧をデプレッション側にシフトさせてもよい。この場合には、層厚の薄い第１のチャネル領域１ｂの不純物濃度が層厚の厚い第２のチャネル領域１ｆの不純物濃度より高くなるので、第１のチャネル領域１ｂおよび第２のチャネル領域１ｆの層厚で規定された関係のまま、ドレイン側の第１のトランジスタ部１０ａでは閾値電圧がディプレッション側にシフトし、ソース側の第２のトランジスタ部１０ｂでは閾値電圧がエンハンスメント側にシフトしている関係が維持される。但し、第１のチャネル領域１ｂの不純物濃度が高すぎる状態になるおそれがあるので、層厚の薄い第１のチャネル領域１ｂに対するドーズ量を層厚の厚い第２のチャネル領域１ｆに対するドーズ量より少なくすることが好ましい。

上記形態では、ドレイン領域１ｇおよびソース領域１ｈが高濃度不純物導入領域で形成されていたが、ドレイン領域１ｇおよびソース領域１ｈの各々に高濃度不純物導入領域および低濃度ドレイン領域を設けたＬＤＤ（Lightly Doped Drain）構造を採用してもよい。この場合、不純物導入領域１ｄでも、第１のチャネル領域１ｂに隣接する側あるいは第２のチャネル領域１ｆに隣接する側に低濃度領域を設けてもよい。

上記形態では、ゲート電極３ａ、３ｂが分割されている構成であったが、一体に形成されている構成を採用してもよい。

上記形態では、Ｎチャネル型の薄膜トランジスタ１０を例に説明したが、Ｐチャネル型の薄膜トランジスタに本発明を適用してもよい。

上記形態では、薄膜トランジスタ１０が２つのトランジスタ部１０ａ、１０ｂを有している構成であったが、第２のトランジスタ部１０ｂよりさらにソース側に第３のトランジスタ部を有している構成であってもよい。

［半導体装置の用途例］
図１および図２を参照して説明した半導体装置１は、例えば、低消費電力ＬＳＩに用いられる。また、半導体装置１は、図３および図４を参照して、以下に説明する携帯電話機やモバイルコンピュータなどの電子機器に用いられる液晶表示装置や、投射型表示装置の液晶ライトバルブ、プリンタヘッドなどに使用される有機ＥＬ装置などといった電気光学装置において、複数の画素が形成された素子基板として用いられる。このような電気光学装置において、本発明を適用した薄膜トランジスタは、各画素の駆動用や、オペアンプなどに代表されるアナログ回路を構成するのに用いられる。

（液晶装置の概略構成）
図３は、図１および図２を参照して説明した半導体装置１を素子基板として用いた液晶装置（電気光学装置）の電気的構成を示すブロック図である。図３に示すように、液晶装置１００ｘは、概ね、素子基板と対向基板とを貼り合せた液晶パネル１００ｐ、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１によって構成されており、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１は、液晶パネル１００ｐに接続されたフレキシブル基板（図示せず）に実装されたＩＣなどにより構成されている。タイミング発生回路２０３では、液晶パネル１００ｐの各画素１００ａを駆動するためのドットクロックが生成され、このドットクロックに基づいて、クロック信号ＶＣＫ、ＨＣＫ、反転クロック信号ＶＣＫＢ、ＨＣＫＢ、転送開始パルスＨＳＰ、ＶＳＰが生成される。画像処理回路２０２は、外部から入力画像データが入力されると、この入力画像データに基づいて画像信号を生成し、液晶パネル１００ｐに供給する。電源回路２０１は、複数の電源ＶＤＤ、ＶＳＳ、ＶＨＨ、ＶＬＬを生成して液晶パネル１００ｐに供給する。

液晶パネル１００ｐは、その中央領域に複数の画素１００ａがマトリクス状に配列された画素領域１００ｂを備えている。かかる液晶パネル１００ｐにおいて、素子基板には、画素領域１００ｂの内側で複数本のデータ線７０ａおよび複数本の走査線４０ａが縦横に延びており、それらの交点に対応する位置に画素１００ａが構成されている。複数の画素１００ａの各々には、画素スイッチング素子としての薄膜トランジスタ１０ｘおよび画素電極が形成されている。薄膜トランジスタ１０ｘのソースにはデータ線７０ａが電気的に接続され、薄膜トランジスタ１０ｘのゲートには走査線４０ａが電気的に接続され、薄膜トランジスタ１０ｘのドレインには画素電極が電気的に接続されている。

素子基板１０において、画素領域１００ｂの外側領域には走査線駆動回路１０４およびデータ線駆動回路１０１が構成されている。データ線駆動回路１０１は各データ線７０ａの一端に電気的に接続しており、画像処理回路２０２から供給される画像信号を各データ線７０ａに順次供給する。走査線駆動回路１０４は、各走査線４０ａに電気的に接続しており、走査信号を各走査線４０ａに順次供給する。

各画素１００ａにおいて、画素電極は、対向基板に形成された共通電極と液晶を介して対向し、液晶容量５０ａを構成している。また、各画素１００ａには、液晶容量５０ａで保持される画像信号がリークするのを防ぐために、液晶容量５０ａと並列に保持容量６０が付加されている。本形態では、保持容量６０を構成するために、走査線４０ａと並列するように容量線４０ｂが形成されており、かかる容量線４０ｂは共通電位線ＣＯＭに接続され、所定の電位に保持されている。なお、保持容量６０は前段の走査線４０ａとの間に形成される場合もある。

このように構成した液晶装置１００ｘにおいては、画素スイッチング用の薄膜トランジスタ１０ｘとして、図１および図２を参照して説明した薄膜トランジスタ１０を用いることができる。また、液晶装置１００ｘにおいて素子基板上には、オペアンプなどに代表されるアナログ回路が構成される。かかるアナログ回路を構成するにあたって、図１および図２を参照して説明した薄膜トランジスタ１０を用いることができる。

（有機ＥＬ装置の構成）
図４は、図１および図２を参照して説明した半導体装置１を素子基板として用いた有機ＥＬ装置（電気光学装置）の電気的構成を示すブロック図である。図４に示す有機ＥＬ装置１００ｙは、駆動電流が流れることによって発光する有機ＥＬ素子８０を薄膜トランジスタで駆動制御する装置であり、このタイプの有機ＥＬ装置１００ｙでは、有機ＥＬ素子８０が自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。有機ＥＬ装置１００ｙでは、素子基板上に、複数の走査線１２０と、この走査線１２０の延設方向に対して交差する方向に延設された複数のデータ線１１０と、走査線１２０に並列する複数の共通給電線１３０と、データ線１１０と走査線１２０との交差点に対応する画素１００ｅとが構成され、画素１００ｅは、画像表示領域にマトリクス状に配置されている。素子基板上には、データ線１１０に対して、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ線駆動回路（図示せず）が構成され、走査線１２０に対して、シフトレジスタおよびレベルシフタを備える走査線駆動回路（図示せず）が構成されている。また、複数の画素１００ｅの各々には、走査線１２０を介して走査信号がゲート電極に供給される画素スイッチング用の薄膜トランジスタ２０と、この薄膜トランジスタ２０を介してデータ線１１０から供給される画像信号を保持する保持容量３０と、この保持容量３０によって保持された画像信号がゲートに供給される電流制御用の薄膜トランジスタ１０ｙと、薄膜トランジスタ１０ｙを介して共通給電線１３０に電気的に接続したときに共通給電線１３０から駆動電流が流れ込む有機ＥＬ素子８０とが構成されている。

このように構成した有機ＥＬ装置１００ｙにおいては、電流制御用の薄膜トランジスタ１０ｙ、あるいは駆動回路用の薄膜トランジスタ（図示せず）として、図１および図２を参照して説明した薄膜トランジスタ１０を用いることができる。

（ａ）、（ｂ）は、本発明を適用した半導体装置の要部を模式的に示す断面図、および等価回路図である。 図１に示す半導体装置の製造方法を示す工程断面図である。 図１に示す半導体装置を素子基板として用いた液晶装置（電気光学装置）の電気的構成を示すブロック図である。 図１に示す半導体装置を素子基板として用いた有機ＥＬ装置（電気光学装置）の電気的構成を示すブロック図である。 （ａ）、（ｂ）は、従来の半導体装置の要部を模式的に示す断面図、および等価回路図である。

符号の説明

１・・半導体装置、１ａ・・半導体層、１ｂ・・第１のチャネル部、１ｆ・・第２のチャネル部、３ａ、３ｂ・・ゲート電極、１０・・薄膜トランジスタ、１０ａ・・第１のトランジスタ部、１０ｂ・・第２のトランジスタ部

Claims (6)

1. 絶縁層上に形成された半導体層を能動層として備えた薄膜トランジスタを有する半導体装置において、
   前記薄膜トランジスタは、前記半導体層のドレイン側位置に第１のチャネル領域を備えた第１のトランジスタ部と、前記半導体層において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域を備えた第２のトランジスタ部とを備え、
   前記第１のトランジスタ部と前記第２のトランジスタ部とは導電型が同一であって、前記第１のトランジスタ部のゲート電極と、前記第２のトランジスタ部のゲート電極とには同電位が印加され、
   前記第１のチャネル領域の層厚は、前記第２のチャネル領域の層厚に比して薄いことを特徴とする半導体装置。
2. 前記第１のチャネル領域および前記第２のチャネル領域は各々、異なるドーズ量の不純物によりチャネルドープされていることを特徴とする請求項１に記載の半導体装置。
3. 前記不純物は、前記薄膜トランジスタの導電型とは逆の導電型の不純物であり、
   前記第１のチャネル領域に対する不純物濃度のドーズ量は、前記第２のチャネル領域に対する前記不純物のドーズ量に比して少ないことを特徴とする請求項２に記載の半導体装置。
4. 絶縁層上に形成された半導体層を能動層として備えた薄膜トランジスタを有し、当該薄膜トランジスタは、前記半導体層のドレイン側位置に第１のチャネル領域を備えた第１のトランジスタ部と、前記半導体層において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域を備えた第２のトランジスタ部とを備えた半導体装置の製造方法において、
   前記半導体層を形成した後、前記第１のチャネル領域を形成すべき第１の半導体領域の層厚を前記第２のチャネル領域を形成すべき第２の半導体領域の層厚に比して薄くする薄膜化工程を有していることを特徴とする半導体装置の製造方法。
5. 前記薄膜化工程の後、
   前記第１の半導体領域および前記第２の半導体領域に対してチャネルドープ工程を行うとともに、当該チャネルドープ工程では、前記第１の半導体領域および前記第２の半導体領域に対する不純物のドーズ量を相違させることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 請求項１乃至３の何れか一項に記載の半導体装置を備えた電気光学装置であって、
   前記半導体装置は、複数の画素が形成された素子基板であることを特徴とする電気光学装置。

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