JP2008258579A - 薄膜トランジスタおよび表示装置 - Google Patents

Abstract

【課題】完全空乏型の薄膜トランジスタ（ＴＦＴ）の特性を向上させる。
【解決手段】絶縁体（１０１）上の半導体膜（１０３）上に形成された完全空乏型の薄膜トランジスタを、上記半導体膜上にゲート絶縁膜（１０７）を介して形成されたゲート電極と、上記ゲート電極の両側の上記半導体膜中に形成されたソース、ドレイン領域（１１１）と、上記ソース、ドレイン領域間に位置するチャネル領域（ＣＨ）と、上記チャネル領域に隣接するボディコンタクト領域（１１３）と、を有するよう構成する。このように、ボディコンタクト領域を設け、当該領域を介してチャネル領域に生じた過剰キャリアを引き抜くことで、ゲート電極を微細化しても、基板浮遊効果を低減することができる。
【選択図】図４

Description

本発明は、薄膜トランジスタおよび表示装置に関するものである。

いわゆるＳＯＩ(Silicon On Insulator)基板上に形成されたボディ電位を固定しない部分空乏型のＭＯＳ（Metal Oxide Semiconductor)トランジスタを高いドレイン電圧で駆動する場合、基板浮遊効果に起因する寄生バイポーラの動作によってパンチスルー現象が生じ、動作不能となる。

そこで、ボディコンタクトを取ることにより耐圧不良を防止することが一般的である。即ち、ボディコンタクト部により過剰に生じたキャリアを引き抜くことにより耐圧を改善（パンチスルー現象を回避）できる。かかる技術は、例えば、下記特許文献１および２に開示されている。

一方、液晶装置のアクティブマトリクス構造のパネルに用いられるスイッチング素子は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と呼ばれ、上記ボディ電位を固定しないボディフローティング構造を有している。
特開平５−１１４７３４号公報 特開平９−２４６５６２号公報

本発明者は、液晶等を用いた表示装置およびそれに用いられる薄膜トランジスタの特性向上に関する研究・開発を行っている。

上述した通り、アクティブマトリクス構造のパネルに用いられるスイッチング素子（ＴＦＴ）は、ボディ電位を固定しないボディフローティング構造を有している。また、このＴＦＴはオフリークを十分小さくするため比較的高いしきい値を設定される。そのためチャネル領域の不純物濃度は十分に低く、ボディ領域は完全に空乏化する。このような完全空乏化型のＭＯＳトランジスタの場合、ボディ抵抗が非常に大きく、ボディコンタクト構造を採用してもキャリア引き抜き効果が無いことが一般的に知られている。

一方、従来のＴＦＴにおいては、ＴＦＴのゲート長が比較的大きく、また、キャリアが蓄積し難い多結晶シリコンを用いているため、基板浮遊効果が生じ難く、ボディコンタクト構造を採用するまでもなく、動作上の問題は生じていなかった。

しかしながら、動作速度の向上や低消費電力化の観点からＴＦＴの微細化の要求が高まっている。このような場合、本発明者の検討によると、単にＴＦＴのゲート長を小さくしただけでは、上記基板浮遊効果が生じ、所望のＴＦＴ動作を得ることができないといった問題に直面した。特に、表示装置に用いられるＴＦＴは、高電位のドレイン電圧で駆動させるため、低電圧駆動が前提の完全空乏型のＭＯＳトランジスタと異なり、基板浮遊効果が顕著に現れ問題となる。

そこで、本発明は、完全空乏型のＴＦＴの特性を向上させることを目的とする。特に、高電位のドレイン電圧で駆動が可能で、かつ微細化に対応し得る完全空乏型のＴＦＴ構造を提供することを目的とする。

（１）本発明に係る薄膜トランジスタは、完全空乏型の薄膜トランジスタであって、絶縁体と、ゲート電極と、上記絶縁体と上記ゲート電極との間に位置する半導体膜と、上記半導体膜と上記ゲート電極との間に位置するゲート絶縁膜と、を含み、上記半導体膜がソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域と、上記チャネル領域に隣接するボディコンタクト領域と、を有し、上記ゲート電極のゲート幅は、ゲート長の５倍以下であり、上記薄膜トランジスタのソース、ドレイン間電位は、３Ｖ以上である。

かかる構成によれば、完全空乏型の薄膜トランジスタであっても、ボディコンタクト領域を介してチャネル領域に生じた過剰キャリアを引き抜くことができ、基板浮遊効果を低減することができる。特に、ゲート電極を微細化しても、高電位のドレイン電圧で駆動させることが可能となる。
例えば、ゲート幅が小さくなっても、チャネル領域に生じた過剰キャリアを引き抜くことができ、基板浮遊効果を低減することができる。また、ソース、ドレイン間が３Ｖ以上の高電位であっても動作が可能となる。

例えば、上記絶縁体は、絶縁性基板である。このように、ガラス基板などの絶縁性基板を用いることができる。

例えば、上記絶縁体は、透光性基板である。このように、ガラス基板などの透光性基板を用いることができる。

例えば、上記半導体膜は、単結晶シリコン膜である。このように、単結晶シリコン膜を用いてもよい。

例えば、上記半導体膜は、多結晶シリコン膜である。このように、多結晶シリコン膜を用いてもよい。

例えば、上記ボディコンタクト領域には、共通電位あるいは所定の電位が印加されている。このように、ボディ領域の電位を固定できる。

好ましくは、上記ゲート電極のゲート幅は、ゲート長の３倍以下である。かかる構成によれば、さらに、基板浮遊効果を低減することができる。

例えば、上記ゲート電極のゲート幅は、３μｍ以下である。このように、微細な薄膜トランジスタであっても高電位のドレイン電圧での動作が可能となる。

上記薄膜トランジスタのソース、ドレイン間電位は、５Ｖ以上である。このように、ソース、ドレイン間が５Ｖ以上の高電位であっても動作が可能となる。

上記ゲート電極は、Ｔ型ゲート構造もしくはＨ型ゲート構造を有することを特徴とする。このように、薄膜トランジスタの対称性を維持することで、例えば従来構成の駆動方式をそのまま利用することができる。

（２）本発明に係る表示装置は、完全空乏型の薄膜トランジスタと、ゲート線と、ソース線と、画素電極と、を含み、上記薄膜トランジスタが、半導体膜と、ゲート電極と、上記半導体膜と上記ゲート電極との間に位置するゲート絶縁膜と、を含み、上記半導体膜がソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域と、上記チャネル領域に隣接するボディコンタクト領域と、を有し、上記ゲート線が上記ゲート電極と電気的に接続し、上記ソース線が上記ソース領域と電気的に接続し、上記画素電極が上記ドレイン領域と電気的に接続するものである。

かかる構成によれば、薄膜トランジスタ部分において、完全空乏型の薄膜トランジスタであっても、ボディコンタクト領域を介してチャネル領域に生じた過剰キャリアを引き抜くことができ、基板浮遊効果を低減することができる。よって、表示装置の特性を向上させることができる。例えば、ゲート電極を微細化でき、高速動作が可能となる。また、ゲート電極を微細化しても、高電位のドレイン電圧での動作が可能となる。

（３）本発明に係る表示装置は、複数の画素を有する画素領域と、上記画素を駆動するための回路が形成される周辺回路領域とを有する表示装置であって、上記画素毎に配置され、画素電極と配線との間に接続された完全空乏型の第１薄膜トランジスタと、上記回路を構成する第２薄膜トランジスタと、を有し、上記第２薄膜トランジスタは、絶縁体上の半導体膜上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側の上記半導体膜中に形成されたソース、ドレイン領域と、上記ソース、ドレイン領域間に位置するチャネル領域と、上記チャネル領域に隣接するボディコンタクト領域と、を有し、上記第２薄膜トランジスタは、ボディコンタクト領域を有さない。

かかる構成によれば、画素領域の薄膜トランジスタ部分において、その特性を向上させることができる。例えば、ゲート電極を微細化でき、高速動作が可能となる。また、ゲート電極を微細化しても、高電位のドレイン電圧での動作が可能となる。さらに、ゲート幅の比較的大きいトランジスタで構成される周辺回路領域においては、ボディコンタクト領域を有さない構成とすることで、周辺回路部の面積を増大させること無く、例えば従来の回路レイアウトをそのまま利用することができる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

＜実施の形態１＞
図１〜図４は、本実施の形態の薄膜トランジスタ（ＴＦＴ）の構成を示す平面図もしくは断面図である。図１および図３は、平面図であり、図２および図４は断面図である。図２（Ａ）および（Ｂ）は、それぞれ図１のＡ−Ａ、Ｂ−Ｂ断面に対応し、図４（Ａ）および（Ｂ）は、それぞれ図４のＡ−Ａ、Ｂ−Ｂ断面に対応する。

図１および図２に示すように、本実施の形態のＴＦＴは、ガラス基板のような絶縁性、透光性を有する基板１０１上に形成された半導体膜１０３上に形成されている。ここでは、半導体膜１０３として単結晶シリコン膜を用いる。この単結晶シリコン膜の膜厚は、例えば５０ｎｍ程度である。単結晶シリコン膜を有する絶縁性基板は、ＳＯＱ（Silicon on quartz）基板と呼ばれ、例えば、ガラス基板上に単結晶シリコン膜を貼り合わせて形成することができる。

この半導体膜１０３は、ここではその平面形状が略Ｔ字状の島状の領域である。後述するように、ｘ方向に延在する領域の両端にソース、ドレイン領域１１１が配置され、ｙ方向に延在する端部に、半導体領域（ボディコンタクト領域）１１３が配置される。なお、ここでは、メサ分離法を用いているが、分離絶縁膜により周囲の素子との電気的絶縁を図ってもよい。分離絶縁膜として、例えば、ＬＯＣＯＳ（Loｃal Oxidation of Silicon）膜やトレンチ分離膜が用いられる。

半導体膜１０３上には、ゲート絶縁膜１０７を介してゲート電極１０９が配置されている。ゲート絶縁膜１０７として、例えば、酸化シリコン膜が用いられる。また、ゲート電極１０９として、例えば、ポリシリコン膜が用いられる。ここでは、ゲート電極１０９の平面形状は、Ｔ字状となっている。このように、ゲート電極１０９を半導体膜１０３（ソース、ドレイン領域）に対し、対称性を維持することで、従来構成の駆動方式をそのまま利用することができる。後述するように、このＴ字状のゲート電極のｙ方向に位置する第１端には、半導体領域（ボディコンタクト領域）１１３が位置し、第２端には、接続部Ｃ１ｄが位置する。なお、ゲート電極１０９の形状は、Ｔ字状に限られず、両側からボディコンタクトを行うＨ字状等、種々の変形が可能である。

ゲート電極１０９の両側の半導体膜１０３中には、不純物イオンが注入され、不純物領域が形成されている。ｎチャネル型ＴＦＴの場合には、ｎ型の不純物領域が配置される。この不純物領域は、トランジスタのソース、ドレイン領域１１１となる。このうち、一方がソース領域、他方がドレイン領域となる。また、ゲート電極１０９下に位置する半導体膜１０３は、チャネル領域ＣＨと呼ばれる。言い換えれば、チャネル領域ＣＨは、ソース、ドレイン領域１１１間に位置する。

ここで、このチャネル領域ＣＨは、半導体領域（ボディコンタクト領域）１１３と隣接している（図２（Ｂ）参照）。この半導体領域１１３を介してチャネル領域に生じた過剰なキャリアを引く抜くことにより、基板浮遊効果を低減することができる。

また、本実施の形態のＴＦＴは、完全空乏型である。完全空乏型とは、ＴＦＴの動作時に半導体膜１０３のチャネル領域ＣＨがすべて空乏化するものをいう。これに対し、チャネル領域ＣＨに中性領域が残存するものを部分空乏型という。ここでは、チャネル領域ＣＨは、およそ５０ｎｍ厚さのｐ型半導体層であり、不純物濃度は、８×１０¹⁴／ｃｍ³程度である。すなわち、空乏化領域は半導体層全体に広がるため、完全空乏化条件を満たしている。

さらに、ゲート電極１０９のゲート長Ｌは、例えば、０．６μｍ程度であり、ゲート幅Ｗは、１．７５μｍ程度である（図１参照）。

次いで、図３および図４に示すように、ゲート電極１０９上には、層間絶縁膜１１５が配置される。この層間絶縁膜１１５は、例えば、酸化シリコン膜よりなり、層間絶縁膜１１５中には、接続部Ｃ１ａ〜Ｃ１ｄが設けられている。ソース、ドレイン領域１１１上には、接続部Ｃ１ａ、Ｃ１ｂが、また、半導体領域１１３上には、接続部Ｃ１ｃが配置されている。また、ゲート電極１０９上には、接続部Ｃ１ｄが配置されている。この接続部Ｃ１ａ〜Ｃ１ｄは、例えば、タングステン等の導電性材料よりなる。

さらに、これらの接続部Ｃ１ａ〜Ｃ１ｄ上には、それぞれ第１層配線Ｍ１ａ〜Ｍ１ｄが形成されている。第１層配線Ｍ１ａ、Ｍ１ｂは、ソース、ドレイン引き出し配線であり、Ｍ１ｄは、ゲート配線となる。Ｍ１ｃは、ボディ配線であり、この場合、接地電位が印加される。この第１層配線Ｍ１ａ〜Ｍ１ｄは、金属などの導電性材料よりなる。

このように、本実施の形態においては、完全空乏型のＴＦＴのチャネル領域に隣接するボディコンタクト領域（半導体領域１１３）を設け、当該領域を所定の電位に固定（この場合は、接地電位に固定）したので、基板浮遊効果を低減することができる。

本実施の形態の効果を図５を参照しながら説明する。図５は、本実施の形態の薄膜トランジスタの伝達特性を示す図である。縦軸は、ゲート幅１μｍ当りのドレイン電流［Ａ／μｍ］、横軸は、ゲート電圧［Ｖ］である。ドレイン電位（ソース、ドレイン間電位）Ｖｄは、５Ｖとした。なお、ゲート酸化膜の膜厚は、２０ｎｍである。

グラフ（ａ）は、本実施の形態のゲート幅Ｗが１．７５μｍ、ゲート長Ｌが、０．６μｍで、ボディコンタクトを取ったＴＦＴの伝達特性である。図示するように、所定のゲート電圧を越えるとドレイン電流が流れ出し、スイッチング動作が可能であることが分かる。これに対し、ゲート長Ｌが０．６μｍのままで、ゲート幅Ｗを５μｍとした場合（比較例）は、グラフ（ｂ）に示すように、オフ時にも大電流が流れトランジスタとして動作し得ないことが分かる。

即ち、完全空乏型のトランジスタにおいては、ボディコンタクトはキャリア引き抜き効果が無いことが無いとされてきたが、本発明者の検討によれば、完全空乏型のトランジスタであっても、ゲート幅Ｗがある程度小さい場合には、寄生バイポーラにより過渡的に急激に増加した過剰キャリアをボディコンタクトにより引き抜くことが可能であると考えられる。

例えば、ゲート幅が３μｍ以下のドレイン電圧が３Ｖ以上で駆動される微細なＴＦＴにおいて、ゲート幅Ｗを、ゲート長Ｌの３倍以内（Ｗ≦３Ｌ）とすることで、ボディコンタクトの効果を得ることができる。つまり、チャネル領域ＣＨの基板浮遊効果を低減でき、所望のスイッチング動作をさせることができる。別の言い方をすれば、オフリークを小さくすることができる。また、高電位のドレイン電位（ソース、ドレイン間電位）による駆動にも耐え得る。言い換えれば、ソース、ドレイン間の耐圧を向上させることができる。

本発明者の他の検討によれば、ゲート長Ｌの５倍強のゲート幅Ｗでは、ボディコンタクト効果を確認できなかったことから、本実施の形態のボディコンタクト構成は、ゲート長Ｌの５倍以下、より好ましくは３倍以下のゲート幅Ｗを有するＴＦＴに用いて好適である。

なお、本実施の形態においては、ｎチャネル型ＴＦＴを例に説明したが、本発明は、ｐチャネル型ＴＦＴにも適用可能である。この場合、ボディ配線Ｍ１ｃに電源電位が印加される。

また、本実施の形態においては、半導体膜１０３として単結晶シリコン膜を例に説明したが、結晶性の高い多結晶シリコン膜を用いた場合にも微細化により基板浮遊効果の影響が大きくなると思われる。従って、本発明は、半導体膜１０３として多結晶シリコン膜を用いた場合にも、適用可能である。但し、基板浮遊効果は単結晶シリコンにおいて生じやすいため、本発明は、単結晶シリコンを用いる場合に効果的である。

また、本実施の形態においては、絶縁性基板１０１上の半導体膜１０３に形成されるＴＦＴについて説明したが、本発明は、半導体基板上に絶縁層を介して配置される半導体膜に形成されるトランジスタについても適用可能である。

＜実施の形態２＞
本実施の形態においては、実施の形態１で説明したＴＦＴのアクティブマトリックス型の表示装置への適用について説明する。

図６は、アクティブマトリックス型の表示装置を模式的に示す回路図である。図示するように、画素領域Ａ１には、ソース線（配線）ＳＬとゲート線ＧＬとで区画された単位画素領域が、アレイ状に配置されている。この単位画素領域には、ＴＦＴと画素電極ＰＥとが配置されている。ＴＦＴの一端（ソース領域）はソース線ＳＬに他端（ドレイン領域）は画素電極ＰＥに接続されている。また、ＴＦＴのゲート電極はゲート線ＧＬに接続されている。なお、ゲート電極自身をゲート線ＧＬとしてもよい。

このアレイ状に並ぶＴＦＴに実施の形態１で詳細に説明したＴＦＴを適用する。即ち、各ＴＦＴ毎にボディコンタクトを取る。言い換えれば、各ＴＦＴのチャネル領域に隣接する半導体領域（ボディコンタクト領域）を設け、当該領域に固定電位（ｎ型ＴＦＴの場合は、接地電位）を印加する。ＴＦＴのゲート電極幅のスケールとしては、ゲート幅Ｗを例えば３μｍ以下であって、ゲート長Ｌの５倍以下、より好ましくは３倍以下とする。

このように、本実施の形態によれば、実施の形態１で詳細に説明したように、各ＴＦＴにおいて基板浮遊効果を低減することができる。よって、表示装置の特性を向上させることができる。例えば、ゲート電極を微細化でき、高速動作が可能となる。また、高電位のドレイン電圧での駆動にも対応し得る。特に、液晶などを用いた表示装置においては、画素電極に高電位を印加する必要があるが、実施の形態１で詳細に説明したＴＦＴを用いることで、画素電極、即ちＴＦＴのドレイン電極に３Ｖもしくは５Ｖ以上の高電位が印加されても動作可能となる。

さらに、図６に示すように、画素領域Ａ１の周囲には、周辺回路領域Ａ２が設けられる。かかる領域には、例えば、ゲートドライバＧＤやソースドライバＳＤのような、画素の駆動に必要な回路（周辺回路）が形成される。このような回路は、例えば、論理回路で構成され、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴなどの素子を適宜接続することで構成される。

このような周辺回路を構成するＴＦＴについては、比較的緩いデザインルール、例えば、完全空乏型のＴＦＴでも基板浮遊効果が生じないようゲート長を２μｍ以上とし、ボディコンタクト領域を設けない。即ち、チャネル領域（ボディ）をフローティング状態とする。

このように、周辺回路においては、ボディコンタクト構成を採用しないことにより、周辺回路部の面積を増大させること無く、従来の回路レイアウトをそのまま利用することができる。また、既存の設計ツールや製造プロセスが適用できる。

このように、画素領域Ａ１のＴＦＴのみにボディコンタクト領域を設けることで、微細ゲート長であってもオフリークの低減を図ることができる。なお、画素においては、高電位のドレイン電圧の駆動であっても微細化により高い駆動能力を得ることができる。よって、本発明のＴＦＴは、画素用トランジスタとして用いて好適である。

＜電気光学装置および電子機器の説明＞
次に、前述のＴＦＴや表示装置が使用される電気光学装置について説明する。

本発明のＴＦＴや表示装置は、例えば、電気光学装置や電子機器の表示部である液晶パネルに用いられる。図７に、電気光学装置を用いた電子機器の例を示す。

図７（Ａ）は携帯電話への適用例であり、図７（Ｂ）は、ビデオカメラへの適用例である。また、図７（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図７（Ｄ）は、ロールアップ式テレビジョンへの適用例である。

図７（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したＴＦＴや表示装置を使用することができる。

図７（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したＴＦＴや表示装置を使用することができる。

図７（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したＴＦＴや表示装置を使用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも実施の形態１又は２で詳細に説明したＴＦＴや表示装置を使用することができる。

図７（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したＴＦＴや表示装置を使用することができる。

なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。

また、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

実施の形態１の薄膜トランジスタ（ＴＦＴ）の構成を示す平面図である。 実施の形態１の薄膜トランジスタ（ＴＦＴ）の構成を示す断面図である。 実施の形態１の薄膜トランジスタ（ＴＦＴ）の構成を示す平面図である。 実施の形態１の薄膜トランジスタ（ＴＦＴ）の構成を示す断面図である。 実施の形態１の薄膜トランジスタ（ＴＦＴ）の伝達特性を示す図である。 アクティブマトリックス型の表示装置を模式的に示す回路図である。 電気光学装置を用いた電子機器の例を示す図である。

符号の説明

１０１…絶縁性基板、１０３…半導体膜、１０７…ゲート絶縁膜、１０９…ゲート電極、１１１…ソース、ドレイン領域、１１３…半導体領域、１１５…層間絶縁膜、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、Ｃ１ａ〜Ｃ１ｄ…接続部、ＣＨ…チャネル領域、ＧＤ…ゲートドライバ、ＧＬ…ゲート線、Ｍ１ａ〜Ｍ１ｄ…第１層配線、ＰＥ…画素電極、ＳＬ…ソース線、ＳＤ…ソースドライバ

Claims (12)

1. 完全空乏型の薄膜トランジスタであって、
   絶縁体と、
   ゲート電極と、
   前記絶縁体と前記ゲート電極との間に位置する半導体膜と、
   前記半導体膜と前記ゲート電極との間に位置するゲート絶縁膜と、を含み、
   前記半導体膜がソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域と、前記チャネル領域に隣接するボディコンタクト領域と、
   を有し、
   前記ゲート電極のゲート幅は、ゲート長の５倍以下であり、
   前記薄膜トランジスタのソース、ドレイン間電位は、３Ｖ以上である
   ことを特徴とする薄膜トランジスタ。
2. 前記絶縁体は、絶縁性基板であることを特徴とする請求項１記載の薄膜トランジスタ。
3. 前記絶縁体は、透光性基板であることを特徴とする請求項１又は２記載の薄膜トランジスタ。
4. 前記半導体膜は、単結晶シリコン膜であることを特徴とする請求項１乃至３のいずれか一項記載の薄膜トランジスタ。
5. 前記半導体膜は、多結晶シリコン膜であることを特徴とする請求項１乃至３のいずれか一項記載の薄膜トランジスタ。
6. 前記ボディコンタクト領域には、所定の電位が印加されていることを特徴とする請求項１乃至５のいずれか一項記載の薄膜トランジスタ。
7. 前記ゲート電極のゲート幅は、ゲート長の３倍以下であることを特徴とする請求項１乃至６のいずれか一項記載の薄膜トランジスタ。
8. 前記ゲート電極のゲート幅は、３μｍ以下であることを特徴とする請求項１乃至７のいずれか一項記載の薄膜トランジスタ。
9. 前記薄膜トランジスタのソース、ドレイン間電位は、５Ｖ以上であることを特徴とする請求項１乃至８のいずれか一項記載の薄膜トランジスタ。
10. 前記ゲート電極は、Ｔ型ゲート構造もしくはＨ型ゲート構造を有することを特徴とする請求項１乃至９のいずれか一項記載の薄膜トランジスタ。
11. 完全空乏型の薄膜トランジスタと、
    ゲート線と、
    ソース線と、
    画素電極と、を含み、
    前記薄膜トランジスタが、半導体膜と、ゲート電極と、前記半導体膜と前記ゲート電極との間に位置するゲート絶縁膜と、を含み、前記半導体膜がソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域と、前記チャネル領域に隣接するボディコンタクト領域と、を有し、
    前記ゲート線が前記ゲート電極と電気的に接続し、
    前記ソース線が前記ソース領域と電気的に接続し、
    前記画素電極が前記ドレイン領域と電気的に接続するものである、ことを特徴とする表示装置。
12. 複数の画素を有する画素領域と、前記画素を駆動するための回路が形成される周辺回路領域とを有する表示装置であって、
    前記画素毎に配置され、画素電極と配線との間に接続された完全空乏型の第１薄膜トランジスタと、前記回路を構成する第２薄膜トランジスタと、を有し、
    前記第１および第２薄膜トランジスタは、
    絶縁体上の半導体膜上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体膜中に形成されたソース、ドレイン領域と、前記ソース、ドレイン領域間に位置するチャネル領域と、を有し、
    前記第１薄膜トランジスタは、前記チャネル領域に隣接するボディコンタクト領域を有するが、前記第２薄膜トランジスタは、前記ボディコンタクト領域を有さないことを特徴とする表示装置。

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