JPH09116167A - 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 各ＴＦＴをＬＤＤ構造とすることによってＣ
ＭＯＳ回路における動作を高速化するとともに、各ＴＦ
Ｔの電気的特性をそれぞれ個別的に最適化することによ
って、表示品質の向上などを図ることができる薄膜半導
体装置、液晶表示装置、およびその製造方法を提供する
こと。 【解決手段】 アクティブマトリクス基板１では、ドレ
イン端における電界強度を緩和する目的のために、ソー
ス領域１１、２１、３１およびドレイン領域１２、２
２、３２には、ゲート電極の端部に対峙する部分が低濃
度ソース領域１１１、２１１、３１１、および低濃度ド
レイン領域１２１、２２１、３２１になっている。Ｎ型
のＴＦＴ１０、２０では、低濃度ソース領域１１１、２
１１、および低濃度ドレイン領域１２１、２２１の不純
物濃度は、０．５×１０¹⁸ｃｍ^-3であるが、Ｐ型のＴＦ
Ｔ３０では、それよりも高く、低濃度ソース領域３１１
および低濃度ドレイン領域３２１の不純物濃度は、２．
０×１０¹⁸ｃｍ^-3である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（本願ではこれをＴＦＴと略称する）から構成されたＣ
ＭＯＳ回路を備えた薄膜半導体装置、およびそれを備え
る液晶表示装置と電子機器に関するものである。更に詳
しくは、各薄膜トランジスタの電気的特性をそれぞれ個
別的に最適化するための技術に関するものである。

【０００２】

【従来の技術】従来液晶表示装置のアクティブマトリク
ス基板等に利用される薄膜半導体装置はドナー元素やア
クセプター元素を高濃度に含むソース・ドレイン領域が
ゲート電極に対してセルフアライン的に形成されて居る
構造を取るのが一般的で有る。（本願では以下この構造
をＳ／Ａと略称する。）例えばシフトレジスタ等の駆動
回路をアクティブマトリクス基板上にＴＦＴにて内蔵す
る場合（これらのＴＦＴを本願ではＤｒ ＴＦＴと略称
する。）、これらのＤｒ ＴＦＴをＮ型ＴＦＴとＰ型Ｔ
ＦＴにて相補的に構成するので有るが（本願ではこれを
ＣＭＯＳ ＴＦＴと略称する）、通常このＣＭＯＳ Ｔ
ＦＴはＳ／Ａ構造とされて居る。またアクティブマトリ
クス基板の画素領域にも各画素電極のスゥッチング素子
としてＴＦＴが形成され（本願ではこれをＰｉ ＴＦＴ
と略称する）、このＰｉ ＴＦＴも多くの場Ｓ／Ａ構造
とされている。

【０００３】

【発明が解決しようとする課題】この様に従来の技術で
はいずれのＴＦＴもＳ／Ａ構造を取っている。一方、通
常ＴＦＴのチャンネル領域の不純物濃度（Ｎ型ＴＦＴで
有ればアクセプターイオン濃度、Ｐ型ＴＦＴで有ればド
ナーイオン濃度）は窮めて低い為、ＬＳＩで見られたス
ケーリング則が働かず、斯くして従来のＳ／Ａ ＴＦＴ
ではチャネル長を５μｍ程度以上と長く取らざろう得な
かった。この結果ＴＦＴのオン電流を増大し得ず、例え
ば駆動回路ではその動作の高速化を図れないとの問題点
が生じて居た。加えてＴＦＴのチャネル長を短くしえぬ
が故ゲート容量も減少し得ず、この点からも駆動回路動
作の高速化を妨げているとの問題点もある。更に従来の
Ｓ／Ａ ＴＦＴより構成される回路では回路動作が時間
と供に劣化し、著しきは僅か数分でその回路動作が停止
して仕舞うとの問題（これを本願では回路の信頼性と略
称する）が生じて居た。この回路の信頼性は回路規模が
大きく成れば成る程、或いは回路構成が複雑に成れば成
る程、更には動作速度が速く成れば成る程深刻と化し、
それが故従来は高速動作をする高機能回路をＴＦＴにて
内蔵し得ないとの課題が有った。

【０００４】一方、画素領域においても、Ｓ／Ａ ＴＦ
Ｔのオフ電流が大きいため、フリッカや表示むらが発生
しやすいとの問題点がある。

【０００５】そこで本発明は上述の如き諸課題の解決を
目差し、その目的とする所はＴＦＴのオン電流を増大
し、且つゲート容量を低減させ、もって高速動作可能な
回路を構成し得る薄膜半導体装置を提供する事に有る。
又本発明の別な目的は信頼性が高い高機能回路を構成し
得る薄膜半導体装置を提供する事に有る。更に本発明の
別な目的は高性能高機能回路をＴＦＴにて内蔵し、同時
に表示品質の優れた液晶表示装置とその製造方法を提供
する事に有る。

【０００６】

【課題を解決するための手段】上記課題を解決する為
に、本願ではＮ型およびＰ型のＴＦＴによりＣＭＯＳ構
成が取られた薄膜半導体装置（ＣＭＯＳ ＴＦＴ）に於
いて、Ｎ型及びＰ型のＴＦＴはソース・ドレイン領域の
内、ゲート電極の端部に対してゲート絶縁膜を介して対
峙する部分に低濃度ソース・ドレイン領域を備える構造
を取り（以下本願ではこの構造をＬＤＤと略称し、低濃
度ソース・ドレイン領域の事をＬＤＤ領域と呼ぶ。又Ｌ
ＤＤ構造を取るＴＦＴをＬＤＤ ＴＦＴと称する。）、
このＬＤＤ領域のサイズや不純物濃度、更には各ＴＦＴ
のチャンネル長やチャンネル幅、ＴＦＴのソース・ドレ
イン領域やチャンネル領域を構成するシリコン等の半導
体膜の膜厚とＬＤＤ領域の不純物濃度との関係などを最
適化する事を特徴とする。又ＣＭＯＳ ＴＦＴから成る
駆動回路を基板上に内蔵し、画素領域のスゥッチング素
子としてＴＦＴが利用されて居る、所謂アクティブマト
リクス基板を用いた液晶表示装置ではＰｉ ＴＦＴもＤ
ｒ ＴＦＴもいずれもＬＤＤ ＴＦＴとし、これらのＴ
ＦＴ間に於いても前述の関係を最適化する事を特徴とす
る。更には電子機器に斯様なＣＭＯＳ ＴＦＴや液晶表
示装置を用いた事を特徴とする。

【０００７】本願発明のＬＤＤ ＴＦＴにてＣＭＯＳ回
路を組んだ場合、上述の最適化が成されて居るが故、Ｌ
ＤＤ領域のシート抵抗（ＴＦＴ全体で見た時にはＬＤＤ
領域に起因する寄生抵抗）を最小とし、同時にソース・
ドレイン間の降伏電圧（本願ではこれをＳ／Ｄ耐圧と略
称する。）とソース・ゲート間の降伏電圧（本願ではこ
れをＳ／Ｇ耐圧と略称する。）の両者を高められるので
有る。こうした結果チャンネル長を短くしたり、或いは
ゲート絶縁膜を薄くすると云ったスケーリング則のＴＦ
Ｔへの適応が可能と成り、オン電流の増大（低寄生抵
抗、短チャンネル、薄ゲート絶縁膜）やゲート容量の低
減（短チャンネル）が容易に実現し、高速動作する回路
が得られるので有る。更にＬＤＤ構造はドレイン端での
電界強度を緩和する為、トランジスタのオン状態ではイ
ンパクト・イオン化に依るトランジスタの劣化を最小限
に止め、斯くして回路の信頼性を向上せしめる訳で有
る。又オフ状態ではオフリーク電流を最小とする為、回
路誤動作の発生を抑制すると供に回路全体の消費電流を
も低減するので有る。加えて本願発明のＣＭＯＳ ＴＦ
Ｔでは前述の最適化が成された結果、Ｎ型ＴＦＴ及びＰ
型ＴＦＴの素子サイズ（チャンネル領域の面積やチャン
ネル幅が等しい時のチャンネル長）をほぼ等しくした状
態で且つ両者のオン電流値を同等とする事が可能で有
る。即ち本願発明では電子と正孔との移動度の相違をＬ
ＤＤ領域のシート抵抗の相違で相殺してオン電流を同等
とするので有る。従ってＮ型ＴＦＴとＰ型ＴＦＴのゲー
ト容量をほぼ同一とした儘両者のオン電流を揃えられ、
これが故本願発明に依るＣＭＯＳ回路はＰＮのバランス
（ゲート容量のバランスとオン抵抗のバランス）が取
れ、窮めて安定に且つその能力を最大限発揮して動作す
るので有る。

【０００８】さて液晶表示装置のＤｒ ＴＦＴとＰｉ
ＴＦＴとではその作用目的が異なって居る。Ｄｒ ＴＦ
Ｔは上述の如く高機能回路が誤動作する事無く安定的に
高速に働き、更に消費電流が低い事が望まれる。一方Ｐ
ｉ ＴＦＴはＤｒ ＴＦＴに比較してオン電流は差程大
きな値が求められない反面、オフリーク電流はより確実
に低減する事が強く求められる。従って本願発明は斯く
たる事情を鑑みＤｒＴＦＴとＰｉ ＴＦＴとで其々独立
に前述の諸パラメーターの最適化を施す事を特徴とす
る。こうする事で高機能高性能回路を内蔵し、美しい画
質を表示する液晶表示装置が得られるので有る。

【０００９】こうしたＬＤＤ構造の最適化は通常製造工
程を冗長煩雑として仕舞う。そこで本願は第１導電型Ｔ
ＦＴにＬＤＤ領域濃度が異なる二種類のＬＤＤ ＴＦＴ
が有る場合、一方のＬＤＤ ＴＦＴのＬＤＤ領域には第
２導電型不純物を導入して実質的な第１導電型不純物濃
度を低下せしめる事を特徴とする。こうする事に依り例
えば液晶表示装置に於いては第１導電型および第２導電
型の駆動回路用ＴＦＴの製造工程を援用しながら、第１
導電型の駆動回路用ＴＦＴとは異なる電気的特性をもつ
第１導電型画素用ＴＦＴを形成する事が可能と成る。即
ち製造工程を増やすことなく、ＴＦＴの電気的特性を画
素領域および駆動回路部毎に最適化出来るので有る。そ
れ故画素部では表示むらやちらつきなどが発生せず、且
つ信頼性の高い高速動作駆動回路を内蔵した液晶表示装
置を簡便に製造出来る訳で有る。

【００１０】本願発明は具体的には以下に記すが如き特
徴を有する。

【００１１】（本発明の第１形態）本発明はＮ型および
Ｐ型の薄膜トランジスタによりＣＭＯＳ回路が構成され
た薄膜半導体装置において、前記Ｎ型およびＰ型の薄膜
トランジスタは、ソース・ドレイン領域のうち、ゲート
電極の端部に対して前記ゲート絶縁膜を介して対峙する
部分に低濃度ソース・ドレイン領域を備えるとともに、
前記Ｐ型の薄膜トランジスタにおける前記低濃度・ドレ
イン領域の不純物濃度は、前記Ｎ型の薄膜トランジスタ
における前記低濃度ソース・ドレイン領域の不純物濃度
に比較して高いことを特徴とする。前記Ｐ型の薄膜トラ
ンジスタにおける前記低濃度ソース・ドレイン領域の不
純物濃度は、前記Ｎ型の薄膜トランジスタにおける前記
低濃度ソース・ドレイン領域の不純物濃度に対して約６
倍から約８倍までの範囲にあることを特徴とする。更に
は前記Ｐ型の薄膜トランジスタにおける前記低濃度ソー
ス・ドレイン領域の不純物濃度は、約１．５×１０¹⁸ｃ
ｍ^-3から約３．０×１０¹⁸ｃｍ^-3までの範囲にあり、前
記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・
ドレイン領域の不純物濃度は、約０．２×１０¹⁸ｃｍ^-3
から約０．５×１０¹⁸ｃｍ^-3までの範囲にあることを特
徴とする。

【００１２】前記Ｎ型およびＰ型の薄膜トランジスタは
低温プロセスにて製造され、前記Ｎ型およびＰ型の薄膜
トランジスタの低濃度ソース・ドレイン領域を構成する
半導体膜の膜厚をｔとし、更に前記Ｐ型の薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度をＣ_DrPLDDとしたときに、ｔとＣ_DrPLDDは次式 １．２×１０¹²ｃｍ^-2≦Ｃ_DrPLDD・ｔ≦１．８×１０¹³
ｃｍ^-2 を満たす範囲にあることを特徴とする。この時ｔは次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする。

【００１３】前記Ｎ型およびＰ型の薄膜トランジスタは
低温プロセスにて製造され、前記Ｎ型およびＰ型の薄膜
トランジスタの低濃度ソース・ドレイン領域を構成する
半導体膜の膜厚をｔとし、更に前記Ｎ型の薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度をＣ_DrNLDDとしたときに、ｔとＣ_DrNLDDは次式 ２．４×１０¹¹ｃｍ^-2≦Ｃ_DrNLDD・ｔ≦６．０×１０¹²
ｃｍ^-2 を満たす範囲にあることを特徴とする。この時ｔは次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする。

【００１４】前記Ｎ型およびＰ型の薄膜トランジスタは
低温プロセスにて製造され、前記Ｎ型の薄膜トランジス
タにおける前記低濃度ソース・ドレイン領域の不純物濃
度、および前記Ｐ型の薄膜トランジスタにおける前記低
濃度ソース・ドレイン領域の不純物濃度をそれぞれＣ
_DrNLDDとＣ_DrPLDDにて表現した時に、Ｃ_DrNLDDとＣ_DrPL
DDは次式 ３ ≦ Ｃ_DrPLDD／Ｃ_DrNLDD ≦ ５ を満たす範囲にあることを特徴とする。この時前記Ｎ型
およびＰ型の薄膜トランジスタの低濃度ソース・ドレイ
ン領域を構成する半導体膜の膜厚をｔとしたときに、ｔ
は次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする。

【００１５】前記Ｎ型およびＰ型の薄膜トランジスタは
低温プロセスにて製造され、前記Ｎ型およびＰ型の薄膜
トランジスタの低濃度ソース・ドレイン領域を構成する
半導体膜の膜厚をｔとし、更に前記Ｎ型の薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度、および前記Ｐ型の薄膜トランジスタにおける前記
低濃度ソース・ドレイン領域の不純物濃度をそれぞれＣ
_DrNLDDとＣ_DrPLDDにて表現した時に、ｔ及びＣ_DrNLDDと
Ｃ_DrPLDDは次式 １．２×１０¹²ｃｍ^-2≦Ｃ_DrPLDD・ｔ≦１．８×１０¹³ｃｍ^-2 ２．４×１０¹¹ｃｍ^-2≦Ｃ_DrNLDD・ｔ≦６．０×１０¹²ｃｍ^-2 ３ ≦ Ｃ_DrPLDD／Ｃ_DrNLDD ≦ ５ を満たす範囲にあることを特徴とする。この時ｔは次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする。

【００１６】本発明は薄膜半導体装置が形成された基板
を構成要素の一部とする電子機器に於いて、該薄膜半導
体装置は上述の特徴を備えている事を特徴とする。

【００１７】（本発明の第２形態）本発明による液晶表
示装置はアクティブマトリクス基板上に、駆動回路部で
ＣＭＯＳ回路を構成する第１導電型および第２導電型の
駆動回路用薄膜トランジスタと、画素領域に形成された
第１導電型の画素用薄膜トランジスタとを有する液晶表
示装置において、前記駆動回路用薄膜トランジスタおよ
び前記画素用薄膜トランジスタは、ソース・ドレイン領
域のうち、ゲート電極の端部に対してゲート絶縁膜を介
して対峙する部分に低濃度ソース・ドレイン領域を備え
るＬＤＤ構造を有し、前記第１導電型の画素用薄膜トラ
ンジスタにおける前記低濃度ソース・ドレイン領域の不
純物濃度は、前記第１導電型の駆動回路用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度に比較して低いことを特徴とする。この時前記第１
導電型はＮ型であり、前記第２導電型はＰ型であること
を特徴とする。或いは前記第１導電型はＰ型であり、前
記第２導電型はＮ型であることを特徴とする。

【００１８】前記Ｐ型の駆動回路用薄膜トランジスタに
おける前記低濃度ソース・ドレイン領域の不純物濃度
は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前
記低濃度ソース・ドレイン領域の不純物濃度に比較して
高いことを特徴とする。この時前記Ｐ型の駆動回路用薄
膜トランジスタにおける前記低濃度ソース・ドレイン領
域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度に対して約６倍から約８倍までの範囲にあることを
特徴とする。

【００１９】前記Ｎ型の駆動回路用薄膜トランジスタの
チャネル長およびチャネル幅をそれぞれＬ_DrN およびＷ
_DrN とし、前記Ｐ型の駆動回路用薄膜トランジスタのチ
ャネル長およびチャネル幅をそれぞれＬ_DrP 、Ｗ_DrP と
したときに、Ｌ_DrN 、Ｗ_DrN、Ｌ_DrP 、Ｗ_DrP は、以下
の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
１．２５ を満たすことを特徴とする。

【００２０】（本発明の第３形態）本発明による液晶表
示装置の製造方法はアクティブマトリクス基板上に、駆
動回路部でＣＭＯＳ回路を構成する第１導電型および第
２導電型の駆動回路用薄膜トランジスタと、画素領域に
形成された第１導電型の画素用薄膜トランジスタとを有
する液晶表示装置において、前記駆動回路用薄膜トラン
ジスタおよび前記画素用薄膜トランジスタは、ソース・
ドレイン領域のうち、ゲート電極の端部に対してゲート
絶縁膜を介して対峙する部分に低濃度ソース・ドレイン
領域を備えるＬＤＤ構造を有し、前記画素用薄膜トラン
ジスタの低濃度ソース・ドレイン領域は、前記第１導電
型の駆動回路用薄膜トランジスタの低濃度ソース・ドレ
イン領域と同等量の第１導電型の不純物と、該不純物の
ドーズ量よりも少なくて前記第２導電型の駆動回路用薄
膜トランジスタの低濃度ソース・ドレイン領域と同等量
の第２の導電型の不純物とが導入されていることによ
り、前記第１導電型の駆動回路用薄膜トランジスタの低
濃度ソース・ドレイン領域よりも実質的に低濃度の第１
導電型領域になっていることを特徴とする。この時前記
第１導電型はＮ型であり、前記第２導電型はＰ型である
ことを特徴とする。或いは前記第１導電型はＰ型であ
り、前記第２導電型はＮ型であることを特徴とする。

【００２１】前記第１導電型の駆動回路用薄膜トランジ
スタおよび前記第１導電型の画素用薄膜トランジスタの
前記低濃度ソース・ドレイン領域における第１導電型の
不純物濃度をＮ_I ｃｍ^-3とし、前記第２導電型の駆動回
路用薄膜トランジスタの前記低濃度ソース・ドレイン領
域における第２導電型の不純物濃度をＮ_IIｃｍ^-3とした
ときに、Ｎ_I 、Ｎ_IIは、下記の各式 ０＜Ｎ_II＜Ｎ_I ＜１０×１０¹⁸ を満たすことを特徴とする。更にこの時 （Ｎ_I −Ｎ_II）≦３×１０¹⁸ を満たすことを特徴とする。更にＮ_I 、Ｎ_IIは、下記の
各式 ０＜Ｎ_II ≦（４×１０¹⁸） Ｎ_II＜Ｎ_I ≦（Ｎ_II＋３×１０¹⁸） を満たすことを特徴とする。更にＮ_I 、Ｎ_IIは、下記の
各式 ０＜Ｎ_II＜Ｎ_I ≦（Ｎ_II＋３×１０¹⁸） Ｎ_I ≦（４×１０¹⁸） を満たすことを特徴とする。更にＮ_I 、Ｎ_IIは、下記の
各式 ０＜Ｎ_II＜Ｎ_I ≦（４×１０¹⁸） （Ｎ_I −３×１０¹⁸）≦Ｎ_II≦（３×１０¹⁸） を満たすことを特徴とする。更に前記第１導電型の駆動
回路用薄膜トランジスタのチャネル長Ｌ_Dr1をｘ（μ
ｍ）とした時に、ｘとＮ_I 、Ｎ_IIは下記の各式 ０＜Ｎ_II＜Ｎ_I ≦（ｘ×１０¹⁸） を満たすことを特徴とする。

【００２２】本発明は上述の液晶表示装置の製造方法に
おいて、前記第２導電型の駆動回路用薄膜トランジスタ
の低濃度ソース・ドレイン領域を形成するための低濃度
第２導電型不純物導入工程では、該ソース・ドレイン領
域の形成予定領域に加えて前記画素用薄膜トランジスタ
の低濃度ソース・ドレイン領域の形成予定領域にも低濃
度の第２導電型不純物を導入し、しかる後に、前記第１
導電型の駆動回路用薄膜トランジスタの低濃度ソース・
ドレイン領域を形成するための低濃度第１導電型不純物
導入工程では、該ソース・ドレイン領域の形成予定領域
に加えて前記画素用薄膜トランジスタの低濃度ソース・
ドレイン領域の形成予定領域にも前記低濃度第２導電型
不純物導入工程における第２導電型不純物のドーズ量よ
りも大きなドーズ量で第１導電型の不純物を導入し、前
記低濃度第２導電型不純物導入工程において第２導電型
として形成された前記画素用薄膜トランジスタの低濃度
ソース・ドレイン領域の形成予定領域を第１導電型に反
転させることによって、前記画素用薄膜トランジスタの
低濃度ソース・ドレイン領域を形成することを特徴とす
る。或いは前記第１導電型の駆動回路用薄膜トランジス
タの低濃度ソース・ドレイン領域を形成するための低濃
度第１導電型不純物導入工程では、該ソース・ドレイン
領域の形成予定領域に加えて前記画素用薄膜トランジス
タの低濃度ソース・ドレイン領域の形成予定領域にも低
濃度の第１導電型不純物を導入し、しかる後に、前記第
２導電型の駆動回路用薄膜トランジスタの低濃度ソース
・ドレイン領域を形成するための低濃度第２導電型不純
物導入工程では、該ソース・ドレイン領域の形成予定領
域に加えて前記画素用薄膜トランジスタの低濃度ソース
・ドレイン領域の形成予定領域にも前記低濃度第１導電
型不純物導入工程における第１導電型不純物のドーズ量
よりも小さなドーズ量の第２導電型不純物を導入し、前
記低濃度第１導電型不純物導入工程において形成された
前記画素用薄膜トランジスタの低濃度ソース・ドレイン
領域の形成予定領域における不純物濃度を実質的に低濃
度化することによって、前記画素用薄膜トランジスタの
低濃度ソース・ドレイン領域を形成することを特徴とす
る。

【００２３】（本発明の第４形態）本発明による液晶表
示装置はアクティブマトリクス基板上に、駆動回路部に
形成されＣＭＯＳ回路を構成する第１導電型および第２
導電型の駆動回路用薄膜トランジスタと、画素領域に形
成された第１導電型の画素用薄膜トランジスタとを有す
る液晶表示装置において、前記第１導電型の画素用薄膜
トランジスタ、前記第１導電型の駆動回路用薄膜トラン
ジスタ、および前記第２導電型の駆動回路用薄膜トラン
ジスタは、ソース・ドレイン領域のうち、ゲート電極の
端部に対してゲート絶縁膜を介して対峙する部分に低濃
度ソース・ドレイン領域を備えるＬＤＤ構造を有し、前
記第１導電型の画素用薄膜トランジスタの前記低濃度ソ
ース・ドレイン領域の長さは、前記第１導電型の駆動回
路用薄膜トランジスタの前記低濃度ソース・ドレイン領
域の長さより長いことを特徴とする。この時前記第１導
電型はＮ型であり、前記第２導電型はＰ型であることを
特徴とする。或いは前記第１導電型はＰ型であり、前記
第２導電型はＮ型であることを特徴とする。

【００２４】前記Ｐ型の駆動回路用薄膜トランジスタの
前記低濃度ソース・ドレイン領域の長さは、前記Ｎ型の
駆動回路用薄膜トランジスタの前記低濃度ソース・ドレ
イン領域の長さより短いことを特徴とする。前記Ｎ型の
駆動回路用薄膜トランジスタの前記低濃度ソース・ドレ
イン領域の長さは、前記Ｐ型の駆動回路用薄膜トランジ
スタの前記低濃度ソース・ドレイン領域の長さに対して
約１．５倍から約３倍までの範囲にあることを特徴とす
る。

【００２５】前記Ｎ型の駆動回路用薄膜トランジスタの
低濃度ソース・ドレイン領域の長さおよび幅をそれぞれ
Ｌ_DrNLDD、Ｗ_DrNLDDとし、前記Ｐ型の駆動回路用薄膜ト
ランジスタの低濃度ソース・ドレイン領域の長さおよび
幅をそれぞれＬ_DrPLDD、Ｗ_{Dr PLDD}としたときに、Ｌ
_DrNLDD、Ｗ_DrNLDD、Ｌ_DrPLDD、Ｗ_DrPLDDは、以下の式 １．５＜（Ｌ_DrNLDD／Ｗ_DrNLDD）／（Ｌ_DrPLDD／Ｗ
_DrPLDD）＜３．０ を満たすことを特徴とする。

【００２６】これらの液晶表示装置に於いて、前記Ｎ型
の駆動回路用薄膜トランジスタのチャネル長およびチャ
ネル幅をそれぞれＬ_DrN およびＷ_DrN とし、前記Ｐ型の
駆動回路用薄膜トランジスタのチャネル長およびチャネ
ル幅をそれぞれＬ_DrP 、Ｗ_{Dr P} としたときに、Ｌ_DrN 、
Ｗ_DrN 、Ｌ_DrP 、Ｗ_DrP は、以下の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
１．２５ を満たすことを特徴とする。

【００２７】（本発明の第５形態）本発明による液晶表
示装置はアクティブマトリクス基板上に、駆動回路部に
形成されＣＭＯＳ回路を構成する第１導電型および第２
導電型の駆動回路用薄膜トランジスタと、画素領域に形
成された第１導電型の画素用薄膜トランジスタとを有す
る液晶表示装置において、前記第１導電型の画素用薄膜
トランジスタ、前記第１導電型の駆動回路用薄膜トラン
ジスタ、および前記第２導電型の駆動回路用薄膜トラン
ジスタは、ソース・ドレイン領域のうち、ゲート電極の
端部に対してゲート絶縁膜を介して対峙する部分に低濃
度ソース・ドレイン領域を備えるＬＤＤ構造を有し、前
記第１導電型の画素用薄膜トランジスタの前記低濃度ソ
ース・ドレイン領域の長さは、前記第１導電型の駆動回
路用薄膜トランジスタの前記低濃度ソース・ドレイン領
域の長さより長く、前記第１導電型の画素用薄膜トラン
ジスタにおける前記低濃度ソース・ドレイン領域の不純
物濃度は、前記第１導電型の駆動回路用薄膜トランジス
タにおける前記低濃度ソース・ドレイン領域の不純物濃
度に比較して低いことを特徴とする。この時前記第１導
電型はＮ型であり、前記第２導電型はＰ型であることを
特徴とする。或いは前記第１導電型はＰ型であり、前記
第２導電型はＮ型であることを特徴とする。

【００２８】前記Ｐ型の駆動回路用薄膜トランジスタの
前記低濃度ソース・ドレイン領域の長さは、前記Ｎ型の
駆動回路用薄膜トランジスタの前記低濃度ソース・ドレ
イン領域の長さより短いことを特徴とする。この時前記
Ｎ型の駆動回路用薄膜トランジスタの前記低濃度ソース
・ドレイン領域の長さは、前記Ｐ型の駆動回路用薄膜ト
ランジスタの前記低濃度ソース・ドレイン領域の長さに
対して約１．５倍から約３倍までの範囲にあることを特
徴とする。

【００２９】前記Ｐ型の駆動回路用薄膜トランジスタに
おける前記低濃度ソース・ドレイン領域の不純物濃度
は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前
記低濃度ソース・ドレイン領域の不純物濃度に比較して
高いことを特徴とする。この時前記Ｐ型の駆動回路用薄
膜トランジスタにおける前記低濃度ソース・ドレイン領
域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度に対して約６倍から約８倍までの範囲にあることを
特徴とする。

【００３０】前記Ｎ型の駆動回路用薄膜トランジスタの
低濃度ソース・ドレイン領域の長さおよび幅をそれぞれ
Ｌ_DrNLDD、Ｗ_DrNLDDとし、前記Ｐ型の駆動回路用薄膜ト
ランジスタの低濃度ソース・ドレイン領域の長さおよび
幅をそれぞれＬ_DrPLDD、Ｗ_{Dr PLDD}としたときに、Ｌ
_DrNLDD、Ｗ_DrNLDD、Ｌ_DrPLDD、Ｗ_DrPLDDは、以下の式 １．５＜（Ｌ_DrNLDD／Ｗ_DrNLDD）／（Ｌ_DrPLDD／Ｗ
_DrPLDD）＜３．０ を満たすことを特徴とする。

【００３１】前記Ｎ型の駆動回路用薄膜トランジスタの
チャネル長およびチャネル幅をそれぞれＬ_DrN およびＷ
_DrN とし、前記Ｐ型の駆動回路用薄膜トランジスタのチ
ャネル長およびチャネル幅をそれぞれＬ_DrP 、Ｗ_DrP と
したときに、Ｌ_DrN 、Ｗ_DrN、Ｌ_DrP 、Ｗ_DrP は、以下
の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
１．２５ を満たすことを特徴とする。

【００３２】（本発明の第６形態）本発明はＮ型および
Ｐ型の薄膜トランジスタによりＣＭＯＳ回路が構成され
た薄膜半導体装置において、前記Ｎ型の薄膜トランジス
タの低濃度ソース・ドレイン領域の長さおよび幅をそれ
ぞれＬ_DrNLDD、Ｗ_DrNLDDとし、前記Ｐ型の薄膜トランジ
スタの低濃度ソース・ドレイン領域の長さおよび幅をそ
れぞれＬ_DrPLDD、Ｗ_DrPLDDとしたときに、Ｌ_DrNLDD、Ｗ
_DrNLDD、Ｌ_DrPLDD、Ｗ_DrPLDDは、以下の式 （Ｌ_DrNLDD／Ｗ_DrNLDD）≧（Ｌ_DrPLDD／Ｗ_DrPLDD） を満たすことを特徴とする。或いは薄膜半導体装置が形
成された基板を構成要素の一部とする電子機器に於い
て、該薄膜半導体装置は前述に記載されて居る物で有る
事を特徴とする。

【００３３】本発明による液晶表示装置はアクティブマ
トリクス基板上に、駆動回路部でＣＭＯＳ回路を構成す
る第１導電型および第２導電型の駆動回路用薄膜トラン
ジスタと、画素領域に形成された第１導電型の画素用薄
膜トランジスタとを有する液晶表示装置において、前記
駆動回路用薄膜トランジスタおよび前記画素用薄膜トラ
ンジスタは、ソース・ドレイン領域のうち、ゲート電極
の端部に対してゲート絶縁膜を介して対峙する部分に低
濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、
前記第１導電型の画素用薄膜トランジスタの低濃度ソー
ス・ドレイン領域の長さおよび幅をそれぞれＬ_PiILDD、
Ｗ_PiILDDとし、前記第１導電型の駆動回路用薄膜トラン
ジスタの低濃度ソース・ドレイン領域の長さおよび幅を
それぞれＬ_DrILDD、Ｗ_DrILDDとしたときに、Ｌ_PiILDD、
Ｗ_PiILDD、Ｌ_DrILDD、Ｗ_DrILDDは、以下の式 （Ｌ_PiILDD／Ｗ_PiILDD）≧（Ｌ_DrILDD／Ｗ_DrILDD） を満たすことを特徴とする。

【００３４】本発明に依る電子機器は（本発明の第２の
形態）から（本発明の第６の形態）に記載の液晶表示装
置を備えた事を特徴とする。

【００３５】

【発明の実施の形態】以下図面を参照して、本発明を詳
細に説明する。

【００３６】なお、以下に説明する（本発明の第１形
態）は主として請求項１から請求項１２に関する。

【００３７】（本発明の第２形態）は主として請求項１
３から請求項１８に関する。

【００３８】（本発明の第３形態）は主として請求項１
９から請求項２９に関する。

【００３９】（本発明の第４形態）は主として請求項３
０から請求項３６に関する。

【００４０】（本発明の第５形態）は主として請求項３
７から請求項４５に関する。

【００４１】（本発明の第６形態）は主として請求項４
６から請求項４９に関する。

【００４２】但し本発明はこれら各発明の形態に記載さ
れる構成に限定されるものでなく、各発明の形態に記載
の構成同士を適宜組み合わせてもよいことは勿論であ
る。

【００４３】なお以下に説明する発明の形態の多くは駆
動回路内蔵型のアクティブマトリクス基板を用いた液晶
表示装置に関する物で有る為、各発明の形態を詳述する
前にアクティブマトリクス基板の構成を簡単に説明して
おく。

【００４４】まず駆動回路内蔵型のアクティブマトリク
ス基板の基本構成を図２を用いて説明する。駆動回路内
蔵型のアクティブマトリクス基板は表示画素領域８１と
データードライバ部８２や走査ドライバ部８３などから
成る内蔵駆動回路部とから基本的に構成される。表示画
素領域８１は信号線９０や走査線９１で区画形成された
画素領域を有し、そこには画素用ＴＦＴ９２を介して画
像信号が入力される液晶セルの液晶容量９４が存在す
る。データードライバ部８２は信号線９０を介して表示
画素領域に接続し、例えばシフトレジスタ８４やレベル
シフタ８５、ビデオライン８７、アナログスイッチ８６
などから構成される。一方走査ドライバ部８３は走査線
９１を介して表示画素領域に接続し、シフトレジスタ８
８やレベルシフタ８９などから構成される。シフトレジ
スタ８４や８８と云った内蔵駆動回路の多くは図２
（ｂ）に示すインバータを基本構成要素としており、こ
れらインバータはＮ型のＴＦＴｎ１とＰ型ＴＦＴｐ１と
によってＣＭＯＳ構成が取られている。結局駆動回路内
蔵型アクティブマトリクス基板上には少なくとも３つタ
イプのＴＦＴが形成されるのが一般で有る。即ち画素Ｔ
ＦＴ９２と駆動回路に用いられるＮ型ＴＦＴと矢張り駆
動回路に用いられるＰ型ＴＦＴである。これらを図１に
模式的に示す。なお図１では層間絶縁膜のコンタクトホ
ールやそこを介してソース・ドレイン領域に電気的に接
続する電極などを省略してある。図１の左側に表されて
いるのは画素用ＴＦＴ１０で有り、ここでは例としてＮ
型として有る。無論これはＰ型で有っても構わないし、
ＣＭＯＳ ＴＦＴで有っても良い。中央に表されている
のはＮ型の駆動回路用ＴＦＴ２０であり、右側に表され
ているのがＰ型の駆動回路用ＴＦＴ３０である。これら
のＴＦＴのうちＮ型の駆動回路用ＴＦＴ２０とＰ型の駆
動回路用ＴＦＴ３０はＣＭＯＳ構成を取り、前述の如く
駆動回路のインバータなどを構成するので有る。

【００４５】本発明のアクティブマトリクス基板１で
は、Ｎ型の画素用ＴＦＴ１０はソース・ドレイン領域１
１、１２のうち、ゲート電極１５に対してゲート絶縁膜
１４を介して対峙する部分に低濃度ソース・ドレイン領
域１１１、１２１を備えるＬＤＤ構造を有している。従
ってオフリーク電流が小さいため、表示むらやフリッカ
などの発生を防止することができ、表示品質は可成り向
上して居る。

【００４６】更にＮ型の駆動回路用ＴＦＴ２０とＰ型の
駆動回路用ＴＦＴ３０もソース・ドレイン領域２１、２
２、３１、３２のうち、ゲート電極２５、３５に対して
ゲート絶縁膜２４、３４を介して対峙する部分に低濃度
ソース・ドレイン領域２１１、２２１、３１１、３２１
を備えるＬＤＤ構造を有している。

【００４７】このようなＬＤＤ構造のＴＦＴに関し、チ
ャネル幅Ｗが１０μｍのＴＦＴにおけるドレイン耐圧
（Ｓ／Ｄ耐圧）のチャネル長依存性を図３に示す。図３
（ａ）は実線Ｌ２１でＬＤＤ構造のＮ型のＴＦＴにおけ
るドレイン耐圧のチャネル長依存性を示し、実線Ｌ２３
でセルフアライン構造のＮ型のＴＦＴにおけるドレイン
耐圧のチャネル長依存性を示している。又図３（ｂ）は
実線Ｌ２２でＬＤＤ構造のＰ型のＴＦＴにおけるドレイ
ン耐圧のチャネル長依存性を示し、実線Ｌ２４でセルフ
アライン構造のＰ型のＴＦＴにおけるドレイン耐圧のチ
ャネル長依存性を示している。これらの図が明瞭に示す
様に、ＬＤＤ構造のＴＦＴはチャネル長をセルフアライ
ン構造のＴＦＴの約１／２まで短くしても十分なドレイ
ン耐圧を有するので有る。例えばＰ型のＬＤＤ ＴＦＴ
では１．５μｍ程度迄、又Ｎ型のＬＤＤ ＴＦＴでは
２．５μｍ程度まで短チャネル長化が可能である。従っ
てこれらのＬＤＤ ＴＦＴで構成された駆動回路は短チ
ャネル化に依りゲート容量を大幅に低減させ、同時にオ
ン電流をも増大し得る。斯くして駆動周波数が上がった
り、或いは電源電圧（Ｖｄｄ）を下げる事ができ、アク
ティブマトリクス基板の特性向上に大きく寄与するので
有る。

【００４８】（本発明の第１形態） （第１形態に係る各ＴＦＴの構成）ここでは単純にＮ型
の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０
をＬＤＤ構造にしただけでは良好なＣＭＯＳ ＴＦＴは
得られ無い事を説明した後、本発明の第１形態を詳述す
る。一般にＰ型の駆動回路用ＴＦＴ３０のオン電流はＮ
型の駆動回路用ＴＦＴ２０のオン電流に比して数十パー
セント程度小さい。これは正孔の移動度が電子の移動度
の凡２／３程度で有る事に起因している。この事情は当
然ＣＭＯＳ ＬＤＤ ＴＦＴでも同様に成り立ってい
る。即ちＣＭＯＳ回路を構成するＮ型の駆動回路用ＴＦ
Ｔ２０とＰ型の駆動回路用ＴＦＴ３０をＬＤＤ構造にて
同一素子サイズおよび同一製造条件にて形成すると、図
４に示すが如くＰ型のＬＤＤ ＴＦＴのオン電流（図４
に点線Ｌ２で示す。）はＮ型のＬＤＤ ＴＦＴのオン電
流（図４に実線Ｌ１で示す。）に比較して小さく成って
仕舞う。この様にＰ型およびＮ型のＴＦＴの間でオン電
流のバランスが悪いと、オン時またはオフ時のタイミン
グがずれ、回路の動作速度を抑制したり、誤動作の原因
となるので有る。これに対してオン電流のバランスを取
るためにチャンネル長などの素子サイズを変えると今度
はＰ型およびＮ型ＴＦＴ間のゲート容量バランスが崩
れ、矢張り回路の動作速度を抑制したり、或いは誤動作
の原因となって仕舞い良好なＣＭＯＳ ＴＦＴは得られ
ないので有る。

【００４９】そこで本発明はＮ型の駆動回路用ＴＦＴ２
０とＰ型の駆動回路用ＴＦＴ３０の間でソース領域２
１、３１、やドレイン領域２２、３２、およびチャネル
形成領域２３、３３の長さや幅などを略同一寸法として
レイアウト上の対称性を確保し、その上で更にオン電流
のバランスを向上させるので有る。これはＰ型ＬＤＤＴ
ＦＴのＬＤＤ領域に於ける不純物濃度をＮ型ＬＤＤ Ｔ
ＦＴのそれに比較して高くする事で達成されるので有
る。具体的にはＮ型の駆動回路用ＴＦＴ２０では低濃度
ソース・ドレイン領域２１１、２２１の不純物濃度を約
０．２×１０¹⁸ｃｍ^-3から約０．５×１０¹⁸ｃｍ^-3まで
の範囲に設定してあるのに対して、Ｐ型の駆動回路用Ｔ
ＦＴ３０では低濃度ソース・ドレイン領域３１１、３２
１の不純物濃度を約１．５×１０¹⁸ｃｍ^-3から約３．０
×１０¹⁸ｃｍ^-3までの範囲に設定してある。すなわちＰ
型のＴＦＴ３０における低濃度ソース・ドレイン領域３
１１、３２１の不純物濃度をＮ型の駆動回路用ＴＦＴ２
０における低濃度ソース・ドレイン領域２１１、２２１
の不純物濃度に対して約６倍から約８倍までの範囲に設
定してある。

【００５０】一方、Ｎ型の画素用ＴＦＴ１０は、Ｎ型の
駆動回路用ＴＦＴ２０と同時に形成されるため、その低
濃度ソース・ドレイン領域１１１、１２１の不純物濃度
は、Ｎ型の駆動回路用ＴＦＴ２０と同じく、約０．２×
１０¹⁸ｃｍ^-3から約０．５×１０¹⁸ｃｍ^-3までの範囲で
ある。

【００５１】なお、Ｎ型の画素用ＴＦＴ１０、およびＮ
型の駆動回路用ＴＦＴ２０のソース領域１１、２１、お
よびドレイン領域１２、２２のうち、低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１を除く領域
は、不純物濃度が約０．５×１０²⁰ｃｍ^-3の高濃度ソー
ス・ドレイン領域１１２、１２２、２１２、２２２であ
る。また、Ｐ型の駆動回路用ＴＦＴ３０のソース領域３
１およびドレイン領域３２のうち、低濃度ソース・ドレ
イン領域３１１、３２１を除く領域は、不純物濃度が約
２．０×１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域３
１２、３２２である。これらの高濃度領域に対して、各
ＴＦＴに対する信号線や画素電極などの電極（図示せ
ず。）が、層間絶縁膜４のコンタクトホールを介して電
気的に接続している。

【００５２】（第１形態に係る各ＴＦＴのオン・オフリ
ーク電流特性）このように構成した各ＴＦＴに関し、図
５には実線Ｌ３でＮ型の画素用トランジスタ１０、およ
びＮ型の駆動回路用ＴＦＴ２０のオン・オフリーク電流
特性を示し、点線Ｌ４でＰ型の駆動回路用ＴＦＴ３０の
オン・オフリーク電流特性を示してある。図５からわか
るように、Ｐ型の駆動回路用ＴＦＴ３０では、低濃度ソ
ース・ドレイン領域３１１、３２１の不純物濃度がＮ型
のＴＦＴ（Ｎ型の画素用トランジスタ１０および駆動回
路用ＴＦＴ２０）のそれに比較して高いので、正孔の移
動度が電子の移動度に比して小さくても、Ｐ型の駆動回
路用ＴＦＴ３０のオン電流特性は、Ｎ型の駆動回路用Ｔ
ＦＴ２０と同等のレベルまで改善されている。それ故、
シフトレジスタにおける動作条件に充分なマージンを確
保できるので、オン電流のアンバランスに起因する誤動
作が発生しない。しかも、Ｐ型のＴＦＴとＮ型のＴＦＴ
との間では、素子サイズがほぼ同じであるため、ゲート
容量もほぼ同等である。また、Ｎ型の駆動回路用ＴＦＴ
２０、およびＮ型の駆動回路用ＴＦＴ３０では、オフリ
ーク電流が小さいので、オフリーク電流に起因する誤動
作が発生しないとともに、ＣＭＯＳ回路の電源端子間を
貫通する電流が小さい。

【００５３】また、Ｎ型の画素用ＴＦＴ１０でも、オフ
リーク電流が小さいので、表示むらやフリッカなどが発
生しない。また、オフ電流が小さいと、保持特性が向上
するので、コントラストが向上するなどの利点もある。

【００５４】（実施例１：第１形態に係る各ＴＦＴの製
造方法）このようなＬＤＤ構造のＴＦＴは、以下の方法
により製造できる。なお、以下の説明において、不純物
濃度は、いずれも活性化アニール後の不純物濃度で表し
てある。

【００５５】まず、図６（ａ）に示すように、石英基板
などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズ
マＣＶＤ法などを用いて半導体膜３（ポリシリコン薄
膜）を形成する。また、アモルファスのシリコン薄膜を
形成した後、レーザアニール法または固相成長法により
ポリシリコン薄膜を形成する方法もある。

【００５６】次に、図６（ｂ）に示すように、半導体膜
３をフォトリソグラフィ法によってパタニングして、そ
れを島状の半導体膜１１ａ、２１ａ、３１ａにする。

【００５７】次に、図６（ｃ）に示すように、島状の半
導体膜１１ａ、２１ａ、３１ａに対して、熱酸化法、Ｔ
ＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、
ＨＴＯ法などにより、厚さが約１２００オングストロー
ムのシリコン酸化膜からなるゲート絶縁膜１４、２４、
３４を形成する（ゲート絶縁膜形成工程）。

【００５８】次に、図６（ｄ）に示すように、ゲート絶
縁膜１４、２４、３４の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極１５、２５、３５を
形成する。

【００５９】次に、図７（ａ）に示すように、絶縁基板
２の全面を覆うようにして、ＬＰＣＶＤ法、ＡＰＣＶＤ
法、プラズマＣＶＤ法、Ｏ₃ ＴＥＯＳ法、Ｏ₂ ＴＥＯＳ
法などにより、厚さが１０００オングストローム〜３０
００オングストロームのシリコン酸化膜からなる第１の
層間絶縁膜４１を形成する。その結果、ゲート電極１
５、２５、３５の端部では、ゲート電極１５、２５、３
５の厚さに相当する分だけ、第１の層間絶縁膜４１が厚
くなる。たとえば、ゲート電極１５、２５、３５の厚さ
が約５０００オングストローム、ゲート絶縁膜１４、２
４、３４の厚さが約１２００オングストローム、第１の
層間絶縁４１の厚さが約２０００オングストロームであ
れば、第１の層間絶縁４１のうち、ゲート電極端から１
μｍ程離れた位置では厚さが３２００オングストローム
であり、ゲート電極１５、２５、３５付近では、厚さが
約８２００オングストロームである。かかる厚さの差を
利用して、以降の工程において、ＬＤＤ構造のＴＦＴを
形成する。

【００６０】まず、図７（ｂ）に示すように、絶縁基板
２の表面側のうち、画素用ＴＦＴ１０の形成予定領域
と、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジ
ストマスク５１で覆う。この状態で、アクセプタ型の不
純物、たとえばボロンイオンを２．０×１０¹⁵ｃｍ^-2の
ドーズ量でイオン注入して、ゲート電極３５に対して自
己整合的にソース領域３１、およびドレイン領域３２を
形成する（Ｐ型の不純物導入工程）。なお、不純物導入
方法としては、その他にも、イオンドーピング法、プラ
ズマドーピング法、レーザドーピング法などがある。

【００６１】その結果、不純物が導入されなかった部分
がチャネル形成領域３３となる。但し、ソース領域３
１、およびドレイン領域３２のうち、ゲート電極３５の
端部に対峙する部分では、そこを覆う第１の層間絶縁膜
４１が厚いため、その他の部分よりも、実際の不純物導
入量が２桁ほど低い。従って、ソース領域３１およびド
レイン領域３２では、ゲート電極３５の端部に対峙する
部分に不純物濃度が約２．０×１０¹⁸ｃｍ^-3の低濃度ソ
ース・ドレイン領域３１１、３２１が形成される。一
方、そこを除く高濃度ソース・ドレイン領域３１２、３
２２の不純物濃度は、約２．０×１０²⁰ｃｍ^-3となる。
このようにして、Ｐ型の駆動回路用ＴＦＴ３０が形成さ
れる。しかる後に、レジストマスク５１を除去する。

【００６２】次に、図７（ｃ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の形成領域をレジストマスク５２で
覆う。この状態で、ドナー型の不純物、たとえばリンイ
オンを０．５×１０¹⁵ｃｍ^-2のドーズ量でイオン注入し
て、ゲート電極１５、２５に対して自己整合的にソース
領域１１、２１、およびドレイン領域１２、２２を形成
する（Ｎ型の不純物導入工程）。

【００６３】その結果、不純物が導入されなかった部分
がチャネル形成領域１３、２３となる。但し、ソース領
域１１、２１、およびドレイン領域１２、２２のうち、
ゲート電極１５、２５の端部に対峙する部分では、そこ
を覆う第１の層間絶縁膜４１が厚いため、その他の部分
よりも、実際の不純物導入量が２桁ほど低い。従って、
ソース領域１１、２１、およびドレイン領域１２、２２
では、ゲート電極１５、２５の端部に対峙する部分に不
純物濃度が約０．５×１０¹⁸ｃｍ^-3の低濃度ソース・ド
レイン領域１１１、１２１、２１１、２２１が形成され
る。一方、そこを除く高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２の不純物濃度は、約０．５
×１０²⁰ｃｍ^-3である。このようにして、画素用ＴＦＴ
１０、およびＮ型の駆動回路用ＴＦＴ２０が形成され
る。しかる後に、レジストマスク５２を除去する。

【００６４】次に、図７（ｄ）に示すように、第１の層
間絶縁膜４１の表面に第２の層間絶縁膜４２を形成した
後に、活性化のためのアニールを行なうと、図１に示す
アクティブマトリクス基板１が形成される。ここで、第
１の層間絶縁膜４１と第２の層間絶縁膜４２との総膜厚
は、約１．５μｍ〜約２．０μｍである。なお、各ＴＦ
Ｔに対しては、第１および第２の層間絶縁膜４１、４２
からなる層間絶縁膜４にコンタクトホールを形成した
後、所定の電極（信号線および画素電極）を形成する。

【００６５】このような方法で形成すれば、少ない工程
数でＬＤＤ構造のＴＦＴを形成できるので、オフリーク
電流を簡単に低減することができる。しかも、不純物導
入工程で、ソース領域１１、２１、３１、およびドレイ
ン領域１２、２２、３２を形成する際のドーズ量を制御
するだけで、オン電流のバランスを確保できる。

【００６６】（実施例２：第１形態に係る各ＴＦＴの別
の製造方法）また、図１に示す構造のＴＦＴは、以下の
方法でも製造できる。

【００６７】なお、以下に説明する方法でも、前記の製
造方法と図６（ａ）〜（ｄ）に示す工程が共通している
ので、これらの工程の説明を省略し、図６（ｄ）に示す
工程の後に行なう工程のみを説明する。

【００６８】まず、図８（ａ）に示すように、ゲート電
極１５、２５、３５を形成した後、Ｐ型の駆動回路用Ｔ
ＦＴ３０の形成予定領域をレジストマスク５３で覆った
状態で、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦ
Ｔ２０の形成予定領域に対して、ドナー型の不純物、た
とえば、リンイオンを約０．５×１０¹³ｃｍ^-2のドーズ
量でイオン注入し、ゲート電極１５、２５に対して自己
整合的に不純物濃度が約０．５×１０¹⁸ｃｍ^-3の低濃度
のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２２
ｂを形成する。なお、不純物が導入されなかった部分が
チャネル形成領域１３、２３となる。しかる後に、レジ
ストマスク５３を除去する。

【００６９】次に、図８（ｂ）に示すように、Ｐ型の駆
動回路用ＴＦＴ３０の形成予定領域に加えて、画素用Ｔ
ＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電
極１５、２５をも広めに覆うレジストマスク５４を形成
した後、ドナー型の不純物、たとえばリンイオンを０．
５×１０¹⁵ｃｍ^-2のドーズ量でイオン注入する。ここ
で、レジストマスク５４の端部と、ゲート電極１５、２
５の端部との距離は、０．５μｍ〜２．０μｍ程度が適
している。その結果、低濃度のソース・ドレイン領域１
１ｂ、１２ｂ、２１ｂ、２２ｂには、不純物濃度が０．
５×１０²⁰ｃｍ^−３の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。一方、低濃
度のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２
２ｂのうち、レジストマスク５４で覆われていた部分
は、そのまま不純物濃度が約０．５×１０^１８ｃｍ^-3の
低濃度ソース・ドレイン領域１１１、１２１、２１１、
２２１となる。このようにして、画素用ＴＦＴ１０およ
びＮ型の駆動回路用ＴＦＴ２０が形成される。しかる後
に、レジストマスク５４を除去する。

【００７０】次に、図８（ｃ）に示すように、画素用Ｔ
ＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０をレジスト
マスク５５で覆った状態で、Ｐ型の駆動回路用ＴＦＴ３
０の形成予定領域に対して、アクセプター型の不純物、
たとえばボロンイオンを約２．０×１０¹³ｃｍ^-2のドー
ズ量でイオン注入して、ゲート電極３５に対して自己整
合的に不純物濃度が約２．０×１０¹⁸ｃｍ^-3の低濃度の
ソース・ドレイン領域３１ｂ、３２ｂを形成する。な
お、不純物が導入されなかった部分がチャネル形成領域
３３となる。しかる後に、レジストマスク５５を除去す
る。

【００７１】次に、図８（ｄ）に示すように、画素用Ｔ
ＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０に加えて、
Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５をも広め
に覆うレジストマスク５６を形成した後、アクセプター
型の不純物、たとえばボロンイオンを２．０×１０¹⁵ｃ
ｍ^-2のドーズ量でイオン注入する。ここで、レジストマ
スク５６の端部と、ゲート電極３５の端部との距離は、
０．５μｍ〜２．０μｍ程度が適している。その結果、
低濃度のソース・ドレイン領域３１ｂ、３２ｂには、不
純物濃度が２．０×１０²⁰ｃｍ^-3の高濃度ソース・ドレ
イン領域３１２、３２２が形成される。一方、低濃度の
ソース・ドレイン領域３１、３２のうち、レジストマス
ク５６で覆われていた部分は、そのまま不純物濃度が約
２．０×１０¹⁸ｃｍ^-3の低濃度ソース・ドレイン領域３
１１、３２１となる。このようにして、Ｐ型の駆動回路
用ＴＦＴ３０を形成する。

【００７２】かかる製造方法の他にも、ゲート電極１
５、２５、３５の側面に異方性エッチングでサイドウォ
ールを残し、このサイドウォールを用いてＬＤＤ構造の
ＴＦＴを製造する方法もある。

【００７３】（第１形態に於けるＬＤＤ濃度）前述の実
施例２ではＴＦＴをアクティブマトリクス基板１の画素
用ＴＦＴおよび駆動回路用ＴＦＴとして用いたときに、
素子サイズを変えることなく、オン電流のバランスの悪
さに起因する誤動作の発生を確実に防止しながら、オフ
リーク電流に起因するフリッカーの発生や無駄な電流の
消費を確実に防止するという観点から、Ｐ型の駆動回路
用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３
２１の不純物濃度を約２．０×１０¹⁸ｃｍ^-3に設定し、
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の
低濃度ソース・ドレイン領域１１１、１２１、２１１、
２２１の不純物濃度を約０．５×１０¹⁸ｃｍ^-3に設定し
たが、Ｐ型のＴＦＴの低濃度ソース・ドレイン領域の不
純物濃度が約１．５×１０¹⁸ｃｍ^-3から約３．０×１０
¹⁸ｃｍ^-3までの範囲で、Ｎ型のＴＦＴの低濃度ソース・
ドレイン領域の不純物濃度が約０．２×１０¹⁸ｃｍ^-3か
ら約０．５×１０¹⁸ｃｍ^-3までの範囲にあればよいこと
を、図９および図１０を参照して説明する。

【００７４】図９には、ＬＤＤ構造のＮ型のＴＦＴにお
ける低濃度ソース・ドレイン領域の不純物濃度とオン電
流との関係を実線Ｌ５で示し、ＬＤＤ構造のＰ型のＴＦ
Ｔにおける低濃度ソース・ドレイン領域の不純物濃度と
オン電流との関係を実線Ｌ６で示してある。ここで、チ
ャネルは、Ｗ／Ｌが１０／１０（μｍ）であり、ドレイ
ン−ソース電圧は、５ｖであり、ゲート電圧は、１０ｖ
である。これらの検討結果から、駆動回路のＴＦＴに一
般的に必要とされる２×１０^-5 Ａ以上のオン電流を確
保するには、Ｎ型のＴＦＴでは、低濃度ソース・ドレイ
ン領域の不純物濃度が約０．２×１０¹⁸ｃｍ^-3以上であ
り、Ｐ型のＴＦＴでは、低濃度ソース・ドレイン領域の
不純物濃度が約１．５×１０¹⁸ｃｍ^-3以上である。

【００７５】一方、図１０には、ＬＤＤ構造のＮ型のＴ
ＦＴにおける低濃度ソース・ドレイン領域の不純物濃度
とオフリーク電流との関係を実線Ｌ７で示し、ＬＤＤ構
造のＰ型のＴＦＴにおける低濃度ソース・ドレイン領域
の不純物濃度とオン電流との関係を実線Ｌ８で示してあ
る。ここで、チャネルは、Ｗ／Ｌが１０／１０（μｍ）
であり、ドレイン−ソース電圧は、５ｖであり、ゲート
電圧は、０ｖである。これらの検討結果から、一般的な
駆動回路においてオフリーク電流をその上限とされる１
×１０^-13 Ａ以下のレベルとなるのは、Ｎ型のＴＦＴで
は、低濃度ソース・ドレイン領域の不純物濃度が約１．
３×１０¹⁹ｃｍ^-3以下であり、Ｐ型のＴＦＴでは、低濃
度ソース・ドレイン領域の不純物濃度が約３．０×１０
¹⁸ｃｍ^-3以下である。

【００７６】従って、Ｐ型のＴＦＴでは、低濃度ソース
・ドレイン領域の不純物濃度を約１．５×１０¹⁸ｃｍ^-3
から約３．０×１０¹⁸ｃｍ^-3までの範囲とすれば、その
オン電流特性およびオフリーク特性は、駆動回路用とし
て充分なレベルとなる。一方、Ｎ型のＴＦＴでは、低濃
度ソース・ドレイン領域の不純物濃度を約１．５×１０
¹⁸ｃｍ^-3から約３．０×１０¹⁸ｃｍ^-3までの範囲とした
Ｐ型のＴＦＴと同じオン電流レベルとするには、低濃度
ソース・ドレイン領域の不純物濃度を約０．２×１０¹⁸
ｃｍ^-3から約１．３×１０¹⁹ｃｍ^-3までの範囲のうち、
約０．２×１０¹⁸ｃｍ^-3から約０．５×１０¹⁸ｃｍ^-3ま
での範囲とすればよい。このように設定した不純物濃度
範囲では、オン電流のバランスを向上できるだけでな
く、Ｎ型のＴＦＴのオフリーク電流のレベルを約１×１
０^-14 Ａ以下にできるので、画素用ＴＦＴとして用いた
ときには充分な保持特性を発揮するという利点がある。

【００７７】さらに、図９に示す検討結果からすれば、
各種薄膜半導体装置におけるＣＭＯＳ回路において、ゲ
ート容量などのバランスを崩すことなく、オン電流のバ
ランスを確保するという観点だけからすれば、Ｐ型のＴ
ＦＴにおける低濃度ソース・ドレイン領域の不純物濃度
をＮ型のＴＦＴにおける低濃度ソース・ドレイン領域の
不純物濃度に対して高くすればよく、より正確にオン電
流のバランスを確保する観点からすれば、約６倍から約
８倍までの範囲とすればよい。

【００７８】なお本発明のＣＭＯＳ ＴＦＴの応用例と
しては、液晶表示装置の他にも、密着型イメージセンサ
やＳＲＡＭ（ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｉｅｓ）など、薄膜半導体装置が形成され
た基板を構成要素の一部とする電子機器がある。

【００７９】（低温プロセスＬＤＤ ＴＦＴに於ける発
明形態）次に低温プロセスで製造された薄膜トランジス
タに関する第１の発明形態を説明する。ここで低温プロ
セスとはＴＦＴを作成する際の工程最高温度が、レーザ
ー照射とか急速熱処理（ＲＴＡ）と云った局所加熱を除
いて６００℃程度以下であるＴＦＴの製造方法を示す。
低温プロセスでは１０００℃程度の熱酸化法を使用しな
い為、半導体膜はレーザー照射やＲＴＡにて改質し、絶
縁膜はＣＶＤ法やＰＶＤ法などで形成される。発明人が
こうした低温プロセスにて製造されたＴＦＴについて繰
り返し実験を行った結果によれば、各ＴＦＴの低濃度ソ
ース・ドレイン領域の不純物濃度は、以下のように設定
したときに、各ＴＦＴの電気的特性を最適化できる。

【００８０】まず、各ＬＤＤ ＴＦＴの低濃度ソース・
ドレイン領域を構成しているシリコンなどの半導体膜の
膜厚をｔ（ｃｍ）とし、Ｐ型の駆動回路用ＴＦＴ３０に
おける低濃度ソース・ドレイン領域３１１、３２１の不
純物濃度をＣ_DrPLDD（ｃｍ^-3）としたときに、ｔ、Ｃ
_DrPLDDは、以下の各式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ １．２×１０¹²ｃｍ^-2≦Ｃ_DrPLDD・ｔ≦１．８×１０¹³ｃｍ^-2 を満たすように設定する。同様にＮ型の駆動回路用ＴＦ
Ｔ２０における低濃度ソース・ドレイン領域２１１、２
２１の不純物濃度をＣ_DrNLDD（ｃｍ^-3）としたときに、
ｔ、Ｃ_DrNLDDは、以下の各式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ ２．４×１０¹¹ｃｍ^-2≦Ｃ_DrNLDD・ｔ≦６．０×１０¹²ｃｍ^-2 を満たすように設定する。或いはｔ、Ｃ_DrNLDD、Ｃ
_DrPLDDは、以下の各式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ ３ ≦ Ｃ_DrPLDD／Ｃ_DrNLDD ≦ ５ を満たすように設定する。

【００８１】たとえば、各ＬＤＤ ＴＦＴの半導体膜の
膜厚を４０ｎｍとした場合には、Ｎ型の駆動回路用ＴＦ
Ｔ２０における低濃度ソース・ドレイン領域２１１、２
２１、およびＰ型の駆動回路用ＴＦＴ３０における低濃
度ソース・ドレイン領域３１１、３２１において、以下
のように不純物濃度の範囲を設定する。

【００８２】 ３．０×１０¹⁷ｃｍ^-3≦Ｃ_DrPLDD≦４．５×１０¹⁸ｃｍ^-3 ６．０×１０¹⁶ｃｍ^-3≦Ｃ_DrNLDD≦１．５×１０¹⁸ｃｍ^-3 このように設定すれば、低温プロセスで形成したシリコ
ン膜からＴＦＴを形成した場合においても、Ｎ型の駆動
回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間
におけるオン電流のバランスを確保できるので有る。こ
れは低温プロセスでは工程最高温度が６００℃程度で有
る為、ＬＤＤ領域に注入したドナーやアクセプターの活
性化率が低い事に起因して居る。膜厚が４５ｎｍ程度以
上有れば活性化は比較的楽に成る為、 １．２×１０¹²ｃｍ^-2≦Ｃ_DrPLDD・ｔ≦１．８×１０¹³ｃｍ^-2 ２．４×１０¹¹ｃｍ^-2≦Ｃ_DrNLDD・ｔ≦６．０×１０¹²ｃｍ^-2 ３ ≦ Ｃ_DrPLDD／Ｃ_DrNLDD ≦ ５ これら各条件は膜厚に係わり無く成り立つ事と成る。

【００８３】（本発明に係わるレイアウト）本願の総て
の発明に係わるトランジスタのレイアウトに関して説明
する。

【００８４】各ＬＤＤ ＴＦＴのレイアウトについて
は、Ｎ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用Ｔ
ＦＴ３０との間におけるゲート容量のバランスを確保す
るという観点からは、以下のように構成すればよい。す
なわち、図１１にＮ型のＴＦＴ、およびＰ型のＴＦＴの
平面形状を模倣式に表し、Ｎ型のＴＦＴ（Ｎ型の駆動回
路用ＴＦＴ２０）のチャネル長およびチャネル幅をそれ
ぞれＬ_DrN およびＷ_DrNとし、前記Ｐ型の駆動回路用Ｔ
ＦＴのチャネル長およびチャネル幅をそれぞれＬ_{Dr P} 、
Ｗ_DrP としたときに、Ｌ_DrN 、Ｗ_DrN 、Ｌ_DrP 、Ｗ_DrP
は、以下の式 Ｌ_DrN ・Ｗ_DrN ＝Ｌ_DrP ・Ｗ_DrP を満たすのが理想で有る。こうするとＴＦＴのゲート容
量は等しくなり、その上でオン電流値をＰ型ＴＦＴとＮ
型ＴＦＴで同等に成る様に本願発明に従って調整すれば
ゲート容量もオン電流も同時にバランスを取る事が出来
る訳で有る。また、理想的とは言えぬがＬ_DrN 、Ｗ
_DrN 、Ｌ_DrP 、Ｗ_DrP が以下の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
１．２５ を満たす範囲内であれば、ゲート容量のバランスを確保
できる。たとえば、レイアウト面から、Ｗ_DrN とＷ_DrP
とを等しくする必要がある場合には、Ｌ_DrN とＬ_DrP が
以下の式 ０．８≦ Ｌ_DrN／Ｌ_DrP ≦１．２５ を満たすように設定する。

【００８５】更に図１１に示すように、Ｎ型の画素用Ｔ
ＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１
の長さおよび幅をそれぞれＬ_PiNLDD、Ｗ_PiNLDDとし、Ｎ
型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領
域２１１、２２１の長さおよび幅をそれぞれＬ_DrNLDD、
Ｗ_DrNLDDとし、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソ
ース・ドレイン領域３１１、３２１の長さおよび幅をそ
れぞれＬ_DrPLDD、Ｗ_{Dr PLDD}としたときに、Ｌ_PiNLDD、Ｗ
_PiNLDD、Ｌ_DrNLDD、Ｗ_DrNLDDを、以下の式 （Ｌ_PiNLDD／Ｗ_PiNLDD）≧（Ｌ_DrNLDD／Ｗ_DrNLDD） を満たすように設定してもよい。すなわち、Ｎ型の画素
用ＴＦＴ１０における低濃度ソース・ドレイン領域１１
１、１２１の抵抗値を高めに設定し、Ｎ型の駆動回路用
ＴＦＴ２０における低濃度ソース・ドレイン領域２１
１、２２１の抵抗値を低めに設定してもよい。このよう
に構成すれば、不純物濃度の面からＣＭＯＳ回路におけ
る電気的特性を向上しながら、レイアウトの面から、画
素用ＴＦＴのオフリーク電流を低減し、かつ、駆動回路
用ＴＦＴにおけるオン電流の増大を図ることができる。

【００８６】（本発明の第２形態） （第２形態に係る各ＴＦＴの構成）本発明の各ＬＤＤ
ＴＦＴの基本的な構成は第１形態と同様であるため、図
１を参照して説明するとともに、対応する機能を有する
部分については同じ符合を付してそれらの詳細な説明を
省略する。

【００８７】本発明でも図１に示すように、Ｎ型の画素
用ＴＦＴ１０、Ｎ型の駆動回路ＴＦＴ２０、およびＰ型
の駆動回路ＴＦＴ３０では、ソース領域１１、２１、３
１、およびドレイン領域１２、２２、３２において、ゲ
ート電極１５、２５、３５の端部に対してゲート絶縁膜
１４、２４、３４を介して対峙する部分に低濃度ソース
・ドレイン領域１１１、１２１、２１１、２２１、３１
１、３２１が形成されており、いずれのＴＦＴもＬＤＤ
構造になっている。

【００８８】本発明では図１２に実線Ｌ１１で示すよう
に、Ｎ型の駆動回路用ＴＦＴ２０のオン電流を大きくす
るために、低濃度ソース・ドレイン領域２１１、２２１
の不純物濃度を高濃度側にシフトさせたときに、Ｎ型の
画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１
１、１２１でも、不純物濃度が高濃度側にシフトし、オ
フリーク電流が増大してしまうことを防止することを目
的としている。逆にいえば、Ｎ型の画素用ＴＦＴ１０に
おいて、図１２に一点鎖線Ｌ１２で示すように、オフリ
ーク電流を小さくしたとき、Ｎ型の駆動回路用ＴＦＴ２
０において、オン電流が小さくなることを防止すること
を目的とする。

【００８９】本発明の液晶表示装置はアクティブマトリ
クス基板上に、駆動回路部でＣＭＯＳ回路を構成する第
１導電型および第２導電型の駆動回路用薄膜トランジス
タと、画素領域に形成された第１導電型の画素用薄膜ト
ランジスタとを有し、駆動回路用薄膜トランジスタおよ
び前記画素用薄膜トランジスタは、ソース・ドレイン領
域のうち、ゲート電極の端部に対してゲート絶縁膜を介
して対峙する部分に低濃度ソース・ドレイン領域を備え
るＬＤＤ構造を有し、第１導電型の画素用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度は、第１導電型の駆動回路用薄膜トランジスタにお
ける前記低濃度ソース・ドレイン領域の不純物濃度に比
較して低く成っている。たとえば第１導電型をＮ型とす
ると、図１に示すＮ型の画素用ＴＦＴ１０における低濃
度ソース・ドレイン領域１１１、１２１の不純物濃度は
Ｎ型の駆動回路用ＴＦＴ２０における低濃度ソース・ド
レイン領域２１１、２２１の不純物濃度に比較して低く
設定してある。すなわち、Ｎ型の画素用ＴＦＴ１０の低
濃度ソース・ドレイン領域１１１、１２１における不純
物濃度は、約０．４×１０¹⁸ｃｍ^-3であるのに対し、Ｎ
型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領
域２１１、２２１における不純物濃度は、約０．７×１
０¹⁸ｃｍ^-3である。無論第１導電型がＰ型で有っても同
様で有る。

【００９０】また、本発明ではＰ型の駆動回路用ＴＦＴ
３０の低濃度ソース・ドレイン領域３１１、３２１にお
ける不純物濃度を、Ｎ型の駆動回路用ＴＦＴ２０の低濃
度ソース・ドレイン領域２１１、２２１における不純物
濃度に対して高く設定してある。たとえば、Ｎ型の駆動
回路用ＴＦＴ２０では、低濃度ソース・ドレイン領域２
１１、２２１の不純物濃度を約０．７×１０¹⁸ｃｍ^-3に
設定してあるのに対して、Ｐ型の駆動回路用ＴＦＴ３０
では、低濃度ソース・ドレイン領域３１１、３２１の不
純物濃度を約５．０×１０¹⁸ｃｍ^-3に設定してある。す
なわち、Ｐ型の駆動回路用ＴＦＴ３０における低濃度ソ
ース・ドレイン領域３１１、３２１の不純物濃度をＮ型
の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイ
ン領域２１１、２２１の不純物濃度に対して約６倍から
約８倍までの範囲に設定してある。

【００９１】なお、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆
動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３
０のソース領域１１、２１、３１、およびドレイン領域
１２、２２、３２のうち、低濃度ソース・ドレイン領域
１１１、１２１、２１１、２２１、３１１、３２１を除
く領域は、不純物濃度が約１．０×１０¹⁹ｃｍ^-3以上の
高濃度ソース・ドレイン領域１１２、１２２、２１２、
２２２、３１２、３２２である。本発明に於いても先の
レイアウトの特徴は無論適応される。

【００９２】（第２形態に係る各ＴＦＴのオン・オフリ
ーク電流特性）このように構成したＴＦＴのオン・オフ
リーク電流特性では、図９に示すように駆動回路用ＴＦ
Ｔに於いては低濃度ソース・ドレイン領域の不純物濃度
を高くした分だけ、オン電流を増大させることができ
る。また、図１０に示すように画素用ＴＦＴでは低濃度
ソース・ドレイン領域の不純物濃度を低くした分だけ、
オフリーク電流を低減することができるといえる。さら
に、ＣＭＯＳ回路において、ゲート容量などのバランス
を崩すことなく、オン電流のバランスを確保するという
観点から、Ｐ型のＴＦＴにおける低濃度ソース・ドレイ
ン領域の不純物濃度をＮ型のＴＦＴにおける低濃度ソー
ス・ドレイン領域の不純物濃度に対して約６倍から約８
倍までの範囲設定してある。それ故本発明のアクティブ
マトリクス基板１では、まず、いずれのＴＦＴをもＬＤ
Ｄ構造としたことに加えて、Ｎ型の駆動回路用ＴＦＴ２
０は低濃度ソース・ドレイン領域２１１、２２１の不純
物濃度が約０．７×１０¹⁸ｃｍ^-3まで高濃度側に設定さ
れているので、図１２に実線Ｌ１１で示すようにオン電
流が大きく、その一方Ｎ型の画素用ＴＦＴ１０は低濃度
ソース領域１１１および低濃度ドレイン領域１２１の不
純物濃度が約０．４×１０¹⁸ｃｍ^-3まで低濃度側に設定
されているので、図１２に一点鎖線Ｌ１２で示すように
オフリーク電流が小さい。しかも、Ｐ型の駆動回路用Ｔ
ＦＴ３０は、低濃度ソース領域３１１および低濃度ドレ
イン領域３２１における不純物濃度が約５．０×１０¹⁸
ｃｍ^-3までＮ型の駆動回路用ＴＦＴ２０の低濃度ソース
領域２１１および低濃度ドレイン領域２２１における不
純物濃度よりも高濃度側に設定してあるので、図１２に
点線Ｌ１３で示すようにオン電流がＮ型の駆動回路用Ｔ
ＦＴ２０のオン電流と同等のレベルまで改善されてい
る。それ故、シフトレジスタの動作条件に充分なマージ
ンを確保でき、オン電流のアンバランスに起因する誤動
作が発生しない。しかもＰ型のＴＦＴとＮ型のＴＦＴと
の間では素子サイズを略同等としてあるため、ゲート容
量も略同等である。

【００９３】（実施例３：第２形態に係るＬＤＤ ＴＦ
Ｔの製造方法）このような構造のＴＦＴは、たとえば、
以下の方法により製造できる。なお、以下の説明におい
て、不純物濃度は、いずれも活性化アニール後の不純物
濃度で表してある。但し、半導体膜を形成してからゲー
ト電極および層間絶縁膜を形成するまでの工程は、実施
例１において、図４（ａ）〜図５（ｂ）を参照して説明
した工程と同様である。また、それ以降の工程も、基本
的には同じである。従って、図１３（ａ）に示すよう
に、層間絶縁膜４１を形成した以降の工程についてのみ
説明するとともに、それ以降の工程についても、詳細な
説明を省略する。なお、本例でも、層間絶縁膜４１は、
ゲート電極１５、２５、３５の端部では、ゲート電極１
５、２５、３５の厚さに相当する分だけ厚く、かかる厚
さの差を利用して、以降の工程において、ＬＤＤ構造の
ＴＦＴを形成する。

【００９４】まず、図１３（ｂ）に示すように、絶縁基
板２の表面側のうち、画素用ＴＦＴ１０の形成予定領域
と、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジ
ストマスク５１Ａで覆う。この状態で、アクセプタ型の
不純物、たとえばボロンイオンを５．０×１０¹⁵ｃｍ^-2
のドーズ量でイオン注入して、ゲート電極３５に対して
自己整合的にソース領域３１、およびドレイン領域３２
を形成する（Ｐ型の不純物導入工程）。

【００９５】その結果、不純物が導入されなかった部分
がチャネル形成領域３３となる。但し、ソース領域３１
およびドレイン領域３２のうち、ゲート電極３５の端部
に対峙する部分では、そこを覆う層間絶縁膜４１が厚い
ため、その他の部分よりも、実際の不純物導入量が２桁
ほど低い。従って、ソース領域３１およびドレイン領域
３２では、ゲート電極３５の端部に対峙する部分に不純
物濃度が約５．０×１０¹⁸ｃｍ^-3の低濃度ソース・ドレ
イン領域３１１、３２１が形成される一方、そこを除く
部分は、不純物濃度が約５．０×１０²⁰ｃｍ^-3の高濃度
ソース・ドレイン領域３１２、３２２となる。このよう
にして、Ｐ型の駆動回路用ＴＦＴ３０が形成される。し
かる後に、レジストマスク５１Ａを除去する。

【００９６】次に、図１３（ｃ）に示すように、Ｎ型の
画素用ＴＦＴ１０の形成領域およびＰ型の駆動回路用Ｔ
ＦＴ３０の形成領域をレジストマスク５２Ａで覆う。こ
の状態で、ドナー型の不純物、たとえばリンイオンを
０．７×１０¹⁵ｃｍ^-2のドーズ量でイオン注入して、ゲ
ート電極２５に対して自己整合的にソース領域２１およ
びドレイン領域２２を形成する（Ｎ型の不純物導入工
程）。

【００９７】その結果、不純物が導入されなかった部分
がチャネル形成領域２３となる。但し、ソース領域２１
およびドレイン領域２２のうち、ゲート電極２５の端部
に対峙する部分では、そこを覆う層間絶縁膜４１が厚い
ため、その他の部分よりも、実際の不純物導入量が２桁
ほど低い。従って、ソース領域２１およびドレイン領域
２２では、ゲート電極２５の端部に対峙する部分に不純
物濃度が約０．７×１０¹⁸ｃｍ^-3の低濃度ソース・ドレ
イン領域２１１、２２１が形成される一方、そこを除く
部分は、不純物濃度が約０．７×１０²⁰ｃｍ^-3の高濃度
ソース・ドレイン領域２１２、２２２となる。このよう
にして、Ｎ型の駆動回路用ＴＦＴ２０が形成される。し
かる後に、レジストマスク５２Ａを除去する。

【００９８】次に、図１３（ｄ）に示すように、Ｎ型の
駆動回路用ＴＦＴ２０の形成領域およびＰ型の駆動回路
用ＴＦＴ３０の形成領域をレジストマスク５３Ａで覆
う。この状態で、ドナー型の不純物、たとえばリンイオ
ンを０．４×１０¹⁵ｃｍ^-2のドーズ量でイオン注入し
て、ゲート電極１５に対して自己整合的にソース領域１
１およびドレイン領域１２を形成する（Ｎ型の不純物導
入工程）。

【００９９】その結果、不純物が導入されなかった部分
がチャネル形成領域１３となる。但し、ソース領域１１
およびドレイン領域１２のうち、ゲート電極１５の端部
に対峙する部分では、そこを覆う層間絶縁膜４１が厚い
ため、その他の部分よりも、実際の不純物導入量が２桁
ほど低い。従って、ソース領域１１およびドレイン領域
１２では、ゲート電極１５の端部に対峙する部分に不純
物濃度が約０．４×１０¹⁸ｃｍ^-3の低濃度ソース・ドレ
イン領域１１１、１２１が形成される一方、そこを除く
部分は、不純物濃度が約０．４×１０²⁰ｃｍ^-3の高濃度
ソース・ドレイン領域１１２、１２２となる。このよう
にして、Ｎ型の画素用ＴＦＴ１０が形成される。

【０１００】このような方法で形成すれば、最小限の工
程数で、かつ、各不純物導入工程におけるドーズ量を制
御するだけで、各ＴＦＴのオン電流・オフ電流特性を最
適化できる。なお、上記の製造方法における工程順序
は、図１３（ｂ）、（ｃ）、（ｄ）で示す工程の間で入
れ換えてもよい。

【０１０１】（実施例４：第２形態に係るＬＤＤ ＴＦ
Ｔの別の製造方法）また、本例のＴＦＴは、以下の方法
でも製造できる。

【０１０２】なお、以下に説明する方法では、半導体膜
を形成してからゲート電極形成するまでの工程は、実施
例１において、図４（ａ）〜図４（ｄ）を参照して説明
した工程と同様である。従って、図１４（ａ）に示すよ
うに、ゲート電極１５、２５、３５を形成した以降の工
程について説明する。

【０１０３】まず、図１４（ａ）に示すように、ゲート
電極１５、２５、３５を形成した以降、Ｐ型の駆動回路
用ＴＦＴ３０の形成予定領域をレジストマスク５４Ａで
覆った状態で、画素用ＴＦＴ１０およびＮ型の駆動回路
用ＴＦＴ２０の形成予定領域に対して、ドナー型の不純
物、たとえば、リンイオンを約０．４×１０¹³ｃｍ^-2の
ドーズ量でイオン注入し、ゲート電極１５、２５に対し
て自己整合的に不純物濃度が約０．４×１０¹⁸ｃｍ^-3の
低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２１
ｂ、２２ｂを形成する。なお、不純物が導入されなかっ
た部分がチャネル形成領域１３、２３となる。しかる後
に、レジストマスク５４Ａを除去する。

【０１０４】次に、図１４（ｂ）に示すように、Ｎ型の
画素用ＴＦＴ１０およびＰ型の駆動回路用ＴＦＴ３０の
形成予定領域をレジストマスク５５Ａで覆った状態で、
Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域に対して、
ドナー型の不純物、たとえば、リンイオンを約０．３×
１０¹³ｃｍ^-2のドーズ量でイオン注入し、Ｎ型の駆動回
路用ＴＦＴ２０の低濃度のソース・ドレイン領域２１
ｂ、２２ｂの不純物濃度を約０．７×１０¹⁸ｃｍ^-3まで
高める。しかる後に、レジストマスク５５Ａを除去す
る。

【０１０５】次に、図１４（ｃ）に示すように、Ｐ型の
駆動回路用ＴＦＴ３０の形成予定領域に加えて、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の
ゲート電極１５、２５をも広めに覆うレジストマスク５
６Ａを形成した後、ドナー型の不純物、たとえばリンイ
オンを１．０×１０¹⁵ｃｍ^-2のドーズ量でイオン注入す
る。ここで、レジストマスク５４Ａの端部と、ゲート電
極１５、２５の端部との距離は、０．５μｍ〜２．０μ
ｍ程度が適している。その結果、低濃度のソース・ドレ
イン領域１１ｂ、１２ｂ、２１ｂ、２２ｂには、不純物
濃度が１．０×１０²⁰ｃｍ^-3の高濃度ソース・ドレイン
領域１１２、１２２、２１２、２２２が形成される。一
方、低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２
１ｂ、２２ｂのうち、レジストマスク５６Ａで覆われて
いた部分は、そのまま不純物濃度が約０．４×１０¹⁸ｃ
ｍ^-3の低濃度ソース・ドレイン領域１１１、１２１と、
不純物濃度が約０．７×１０¹⁸ｃｍ^-3の低濃度ソース・
ドレイン領域２１１、２２１となる。このようにして、
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０が
形成される。しかる後に、レジストマスク５６Ａを除去
する。

【０１０６】次に、図１４（ｄ）に示すように、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０を
レジストマスク５７Ａで覆った状態で、Ｐ型の駆動回路
用ＴＦＴ３０の形成予定領域に対して、アクセプター型
の不純物、たとえばボロンイオンを約５．０×１０¹³ｃ
ｍ^-2のドーズ量でイオン注入して、ゲート電極３５に対
して自己整合的に不純物濃度が約５．０×１０¹⁸ｃｍ^-3
の低濃度のソース・ドレイン領域３１ｂ、３２ｂを形成
する。不純物が導入されなかった部分がチャネル形成領
域３３となる。しかる後に、レジストマスク５７Ａを除
去する。

【０１０７】次に、図１４（ｅ）に示すように、画素用
ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０に加え
て、Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５をも
広めに覆うレジストマスク５８Ａを形成した後、アクセ
プター型の不純物、たとえばボロンイオンを１．０×１
０¹⁵ｃｍ^-2のドーズ量でイオン注入する。ここで、レジ
ストマスク５８Ａの端部と、ゲート電極３５の端部との
距離は、０．５μｍ〜２．０μｍ程度が適している。そ
の結果、低濃度のソース・ドレイン領域３１ｂ、３２ｂ
には、不純物濃度が１．０×１０²⁰ｃｍ^-3の高濃度ソー
ス・ドレイン領域３１２、３２２が形成される。一方、
低濃度のソース・ドレイン領域３１ｂ、３２ｂのうち、
レジストマスク５８Ａで覆われていた部分は、そのまま
不純物濃度が約５．０×１０¹⁸ｃｍ^-3の低濃度ソース・
ドレイン領域３１１、３２１となる。このようにして、
Ｐ型の駆動回路用ＴＦＴ３０を形成する。

【０１０８】かかる製造方法の他にも、ゲート電極１
５、２５、３５の側面に異方性エッチングでサイドウォ
ールを残し、このサイドウォールを用いてＬＤＤ構造の
ＴＦＴを製造する方法もある。

【０１０９】（第２形態に係わる不純物濃度）なお、本
発明のアクティブマトリクス基板では、Ｎ型の画素用Ｔ
ＦＴの低濃度ソース・ドレイン領域の不純物濃度を約
０．４×１０¹⁸ｃｍ^-3とし、Ｎ型の駆動回路用ＴＦＴの
低濃度ソース・ドレイン領域の不純物濃度を約０．７×
１０¹⁸ｃｍ^-3としたが、かかる不純物濃度に限定される
ことなく、Ｎ型の画素用ＴＦＴの低濃度ソース・ドレイ
ン領域における不純物濃度をＮ型の駆動回路用ＴＦＴの
低濃度ソース・ドレイン領域における不純物濃度に比較
して低く設定さえすれば、画素領域におけるＴＦＴのオ
フリーク電流の低減と、駆動回路部におけるＴＦＴのオ
ン電流の増大とを併せて実現できる。

【０１１０】またここではＮ型の駆動回路用ＴＦＴの低
濃度ソース・ドレイン領域の不純物濃度を約０．７×１
０¹⁸ｃｍ^-3とし、Ｐ型の駆動回路用ＴＦＴの低濃度ソー
ス・ドレイン領域の不純物濃度を約５．０×１０¹⁸ｃｍ
^-3としたが、かかる不純物濃度に限定されることなく、
Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域
における不純物濃度をＮ型の駆動回路用ＴＦＴの低濃度
ソース・ドレイン領域における不純物濃度に比較して高
く設定さえすれば、駆動回路におけるオン電流のバラン
スを向上できる。特に、Ｐ型の駆動回路用ＴＦＴの低濃
度ソース・ドレイン領域における不純物濃度をＮ型の駆
動回路用ＴＦＴの低濃度ソース・ドレイン領域における
不純物濃度に対して約６倍から約８倍までの範囲に設定
すれば、それらのオン電流を略同等にすることができ
る。

【０１１１】なお、本例では第１導電型をＮ型とし第２
導電型をＰ型としたが、逆にしてもよく、画素用ＴＦＴ
をＰ型で構成してもよい。

【０１１２】（本発明の第３形態）本発明の各ＬＤＤ
ＴＦＴの基本的な構成は第１、２形態と同様であるた
め、図１を参照して説明するとともに、対応する機能を
有する部分については同じ符合を付してそれらの詳細な
説明を省略する。

【０１１３】本発明の液晶表示装置では第１導電型の画
素用薄膜トランジスタの低濃度ソース・ドレイン領域は
第１導電型の駆動回路用薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同等量の第１導電型の不純物と、こ
の不純物のドーズ量よりも少なくて第２導電型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域と
同等量の第２の導電型の不純物とが導入されている。こ
れにより第１導電型の画素用薄膜トランジスタの低濃度
ソース・ドレイン領域の第１導電型不純物濃度は駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域よ
りも実質的に低くなっている。例えば第１導電型をＮ型
とすると、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ド
レイン領域１１１、１２１の不純物濃度は、Ｎ型の駆動
回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２２における不純物濃度に比較して実質的に低く
設定してある。すなわち、Ｎ型の駆動回路用ＴＦＴ２０
の低濃度ソース・ドレイン領域２１１、２２１における
不純物濃度は、約３．０×１０¹⁸ｃｍ^-3であり、Ｐ型の
駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３
１１、３２１における不純物濃度は、約２．０×１０¹⁸
ｃｍ^-3であるが、Ｎ型の画素用ＴＦＴ１０の低濃度ソー
ス・ドレイン領域１１１、１２１には、Ｎ型の駆動回路
用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２
２１と同等量のＮ型の不純物（不純物濃度が約３．０×
１０¹⁸ｃｍ^-3のリンイオン）と、Ｐ型の駆動回路用ＴＦ
Ｔ３０の低濃度ソース・ドレイン領域３１１、３２１と
同等量のＰ型の不純物（不純物濃度が約２．０×１０¹⁸
ｃｍ^-3のボロンイオン）とが導入されている。それ故、
Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域
１１１、１２１は、実質的には不純物濃度が約１．０×
１０¹⁸ｃｍ^-3の低濃度Ｎ型領域である。かかる低濃度ソ
ース・ドレイン領域１１１、１２１は不純物濃度が約
１．０×１０¹⁸ｃｍ^-3のリンイオンのみが打ち込まれた
低濃度Ｎ型領域と電気的特性において略等価である。

【０１１４】（実施例５：第３形態に係る各ＬＤＤ Ｔ
ＦＴの製造方法）このような構造のアクティブマトリク
ス基板１は、たとえば、以下の方法により製造できる。
なお、以下の説明において、不純物濃度は、いずれも活
性化アニール後の不純物濃度で表してある。

【０１１５】まず、図１５（ａ）に示すように、石英基
板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラ
ズマＣＶＤ法などを用いて半導体膜を形成した後、半導
体膜をフォトリソグラフィ法によってパタニングし、そ
れを島状の半導体膜１０ａ、２０ａ、３０ａにする。な
お、半導体膜は、アモルファス半導体膜を形成した後、
レーザアニール法または固相成長法により半導体膜を形
成する場合もある。次に、島状の半導体膜１０ａ、２０
ａ、３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、
ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などによ
り、厚さが約１２００オングストロームのシリコン酸化
膜からなるゲート絶縁膜１４、２４、３４を形成する。

【０１１６】次に、図１５（ｂ）に示すように、ゲート
絶縁膜１４、２４、３４の表面に、ドープドシリコンや
シリサイド膜などからなるゲート電極１５、２５、３５
を形成する。

【０１１７】次に、Ｎ型の駆動回路用ＴＦＴ２０の形成
予定領域をレジストマスク７１で覆う一方、Ｎ型の画素
用ＴＦＴ１０の形成予定領域については開放状態とす
る。この状態で、Ｐ型の駆動回路用ＴＦＴ３０の形成予
定領域に対して、アクセプター型の不純物、たとえばボ
ロンイオンを約２．０×１０¹³ｃｍ^-2のドーズ量でイオ
ン注入し、ゲート電極３５に対して自己整合的に不純物
濃度が約２．０×１０¹⁸cm^-3の低濃度のソース・ドレイ
ン領域３１ａ、３２ａを形成する（１回目の不純物導入
工程／低濃度第２導電型不純物導入工程）。なお、不純
物が導入されなかった部分がチャネル形成予定領域３３
となる。このとき、Ｎ型の画素用ＴＦＴ１０は、開放状
態にあるため、Ｎ型の画素用ＴＦＴ１０の形成予定領域
においても、ゲート電極１５に対して自己整合的にボロ
ンイオンが約２．０×１０¹³ｃｍ^-2のドーズ量でイオン
注入される。その結果、低濃度（不純物濃度が約２．０
×１０¹⁸ｃｍ^-3）のＰ型のソース・ドレイン領域１１
ｂ、１２ｂが形成される。なお、不純物が導入されなか
った部分がチャネル形成予定領域１３となる。しかる後
に、レジストマスク７１を除去する。

【０１１８】次に、図１５（ｃ）に示すように、Ｐ型の
駆動回路用ＴＦＴ３０の形成予定領域をレジストマスク
７２で覆った状態で、Ｎ型の画素用ＴＦＴ１０およびＮ
型の駆動回路用ＴＦＴ２０の形成予定領域に対して、ド
ナー型の不純物、たとえば、リンイオンを約３．０×１
０¹³ｃｍ^-2のドーズ量でイオン注入する（２回目の不純
物導入工程／低濃度第１導電型不純物導入工程）。その
結果、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域で
は、低濃度のソース・ドレイン領域２１ａ、２２ａが形
成される。このとき、Ｎ型の画素用ＴＦＴ１０の形成予
定領域には、先の低濃度第２導電型不純物導入工程にお
いて、低濃度（不純物濃度が約２．０×１０¹⁸ｃｍ^-3）
のＰ型のソース・ドレイン領域１１ｂ、１２ｂが形成さ
れていたが、今回の不純物の導入によって、ソース・ド
レイン領域１１ｂ、１２ｂは、導電型がＰ型からＮ型に
反転し、実質的には、低濃度Ｎ型のソース・ドレイン領
域１１ａ、１２ａとなる。ここで、低濃度のソース・ド
レイン領域１１ａ、１２ａのリンイオンの実質的な濃度
は、先のＰ型の不純物導入量と、今回のＮ型の不純物導
入量との差に相当するＮ型の不純物濃度、すなわち、約
１．０×１０¹⁸ｃｍ^-3とみなすことができる。しかる後
に、レジストマスク７２を除去する。

【０１１９】次に、図１５（ｄ）に示すように、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０に
加えて、Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５
をも広めに覆うレジストマスク７３を形成した後、アク
セプター型の不純物、たとえばボロンイオンを１．０×
１０¹⁵ｃｍ^-2のドーズ量でイオン注入する（３回目の不
純物導入工程／高濃度第２導電型不純物導入工程）。こ
こで、レジストマスク７３の端部と、ゲート電極３５の
端部との距離は、０．５μｍ〜２．０μｍ程度が適して
いる。その結果、低濃度のソース・ドレイン領域３１
ａ、３２ａには、不純物濃度が１．０×１０²⁰ｃｍ^-3の
高濃度ソース・ドレイン領域３１２、３２２が形成され
る。一方、低濃度のソース・ドレイン領域３１ａ、３２
ａのうち、レジストマスク７３で覆われていた部分は、
そのまま不純物濃度が約２．０×１０¹⁸ｃｍ^-3の低濃度
ソース・ドレイン領域３１１、３２１となる。このよう
にして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。しか
る後に、レジストマスク７３を除去する。

【０１２０】次に、図１５（ｅ）に示すように、Ｐ型の
駆動回路用ＴＦＴ３０の形成領域に加えて、Ｎ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲー
ト電極１５、２５をも広めに覆うレジストマスク７４を
形成した後、ドナー型の不純物、たとえばリンイオンを
１．０×１０¹⁵ｃｍ^-2のドーズ量でイオン注入する（４
回目の不純物導入工程／高濃度第１導電型不純物導入工
程）。ここで、レジストマスク７４の端部と、ゲート電
極１５、２５の端部との距離は、０．５μｍ〜２．０μ
ｍ程度が適している。その結果、低濃度のソース・ドレ
イン領域１１ａ、１２ａ、２１ａ、２２ａには、不純物
濃度が１．０×１０²⁰ｃｍ^-3の高濃度ソース・ドレイン
領域１１２、１２２、２１２、２２２が形成される。一
方、低濃度のソース・ドレイン領域１１ａ、１２ａのう
ち、レジストマスク７４で覆われていた部分は、そのま
ま不純物濃度が約１．０×１０¹⁸ｃｍ^-3の低濃度ソース
・ドレイン領域１１１、１２１となる。また、低濃度の
ソース・ドレイン領域２１ａ、２２ａのうち、レジスト
マスク７４で覆われていた部分は、そのまま不純物濃度
が約３．０×１０¹⁸ｃｍ^-3の低濃度ソース・ドレイン領
域２１１、２２１となる。このようにして、Ｎ型の画素
用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０が形成
される。

【０１２１】このように本例のアクティブマトリクス基
板１の製造方法では、Ｐ型の駆動回路用ＴＦＴ３０の低
濃度ソース・ドレイン領域３１１、３２１を形成するた
めの低濃度第２導電型不純物導入工程、およびＮ型の駆
動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２１を形成するための低濃度第１導電型不純物導
入工程において、Ｎ型の画素用ＴＦＴ１０の低濃度ソー
ス・ドレイン領域１１１、１２１の形成予定領域にアク
セプタ型およびドナー型の不純物をそれぞれ導入し、そ
れらの不純物濃度の差によって、画素用ＴＦＴ１０の低
濃度ソース・ドレイン領域１１１、１２１を形成する。
すなわち、Ｎ型およびＰ型の駆動回路用ＴＦＴ２０、３
０の製造工程を援用しながら、Ｎ型の駆動回路用ＴＦＴ
２０とは異なる電気的特性をもつＮ型の画素用ＴＦＴ１
０を形成できる。従って、レジストマスク７１〜７４を
形成するための４回のマスク形成工程と、４回の不純物
導入工程とによって、５種類（ｎ⁺、ｐ⁺、画素用ｎ^-、
回路用ｎ^-、ｐ^-）の異なったソース・ドレイン領域が形
成されるので有る。斯くして製造工程を増やすことな
く、ＴＦＴの電気的特性を画素領域および駆動回路部毎
に最適化することが可能と成り、表示むらなどが発生し
にくく、かつ、駆動回路部の動作速度が高いアクティブ
マトリクス基板を安価に製造することができる。

【０１２２】（実施例６：第３形態に係る各ＬＤＤ Ｔ
ＦＴの別の製造方法）本発明の第３形態に係わる液晶表
示装置用アクティブマトリクス基板１は以下に説明する
方法でも製造できる。即ち、第１導電型の駆動回路用薄
膜トランジスタ（Ｄｒ１ ＴＦＴ）の低濃度ソース・ド
レイン領域を形成するための低濃度第１導電型不純物導
入工程では、Ｄｒ１ ＴＦＴのソース・ドレイン領域の
形成予定領域に加えて画素用薄膜トランジスタの低濃度
ソース・ドレイン領域の形成予定領域にも低濃度の第１
導電型不純物を導入する。しかる後に第２導電型の駆動
回路用薄膜トランジスタ（Ｄｒ２ ＴＦＴ）の低濃度ソ
ース・ドレイン領域を形成するための低濃度第２導電型
不純物導入工程では、Ｄｒ２ ＴＦＴのソース・ドレイ
ン領域の形成予定領域に加えて画素用薄膜トランジスタ
の低濃度ソース・ドレイン領域の形成予定領域にも先の
低濃度第１導電型不純物導入工程における第１導電型不
純物のドーズ量よりも小さなドーズ量の第２導電型不純
物を導入する。こうして先に低濃度第１導電型不純物導
入工程において形成された画素用薄膜トランジスタの低
濃度ソース・ドレイン領域の形成予定領域における不純
物濃度を実質的に低濃度化することによって、画素用薄
膜トランジスタの低濃度ソース・ドレイン領域を形成す
るので有る。具体的には以下の様に製造する。

【０１２３】まず、図１６（ａ）に示すように、石英基
板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラ
ズマＣＶＤ法などを用いて半導体膜を形成した後、半導
体膜をフォトリソグラフィ法によってパタニングして、
それを島状の半導体膜１０ａ、２０ａ、３０ａにする。
なお、半導体膜は、アモルファス半導体膜を形成した
後、レーザアニール法または固相成長法により半導体膜
を形成する場合もある。次に、島状の半導体膜１０ａ、
２０ａ、３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ
法、ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などに
より、厚さが約１２００オングストローム程度のシリコ
ン酸化膜からなるゲート絶縁膜１４、２４、３４を形成
する。ここで必要に応じてトランジスタの閾値電圧を調
整する為のイオン注入（チャンネルドープ工程）を行っ
ても良い。チャンネルドープの一例としては１×１０¹²
ｃｍ^-2程度のドーズ量のボロンイオン打ち込みなどが可
能で有る。

【０１２４】次に、図１６（ｂ）に示すように、ゲート
絶縁膜１４、２４、３４の表面に、ドープドシリコンや
シリサイド膜などからなるゲート電極１５、２５、３５
を形成する。次に、Ｐ型の駆動回路用ＴＦＴ３０の形成
予定領域をレジストマスク８１で覆った状態で、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の
形成予定領域に対して、ドナー型の不純物、たとえば、
リンイオンを約３．０×１０¹³ｃｍ^-2のドーズ量でイオ
ン注入する（１回目の不純物導入工程／低濃度第１導電
型不純物導入工程）。その結果、Ｎ型の駆動回路用ＴＦ
Ｔ２０の形成予定領域では、不純物濃度が約３．０×１
０¹⁸ｃｍ^-3の低濃度のソース・ドレイン領域２１ａ、２
２ａが形成される。なお、不純物が導入されなかった部
分がチャネル形成予定領域２３となる。この時点に於い
てはＮ型の画素用ＴＦＴ１０の形成予定領域も低濃度
（不純物濃度が約３．０×１０¹⁸ｃｍ^-3）のソース・ド
レイン領域１１ａ、１２ａが形成されている。しかる後
に、レジストマスク８１を除去する。

【０１２５】次に、図１６（ｃ）に示すように、Ｎ型の
駆動回路用ＴＦＴ２０の形成予定領域をレジストマスク
８２で覆う一方、Ｎ型の画素用ＴＦＴ１０の形成予定領
域については開放状態とする。この状態で、Ｐ型の駆動
回路用ＴＦＴ３０の形成予定領域に対して、アクセプタ
ー型の不純物、たとえばボロンイオンを約２．０×１０
¹³ｃｍ^-2のドーズ量でイオン注入して、ゲート電極３５
に対して自己整合的に不純物濃度が約２．０×１０¹⁸ｃ
ｍ^-3の低濃度のソース・ドレイン領域３１ａ、３２ａを
形成する（２回目の不純物導入工程／低濃度第２導電型
不純物導入工程）。ここでＮ型の画素用ＴＦＴ１０は開
放状態にあるため、そこにもボロンイオンが約２．０×
１０¹³ｃｍ^-2のドーズ量でイオン注入される。その結
果、不純物濃度が当初約３．０×１０¹⁸ｃｍ^-3であった
Ｎ型のソース・ドレイン領域１１ａ、１２ａは今回の不
純物の導入によって不純物濃度が実質的に低下する。す
なわち、ソース・ドレイン領域１１ａ、１２ａは、先の
Ｎ型の不純物導入量と今回のＰ型の不純物導入量との差
に相当するドナー型の不純物濃度（約１．０×１０¹⁸ｃ
ｍ^-3のリンイオン）のみが導入された低濃度Ｎ型領域と
電気的特性が略等価な領域となる。しかる後に、レジス
トマスク８２を除去する。

【０１２６】次に、図１６（ｄ）に示すように、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の
形成予定領域に加えて、Ｐ型の駆動回路用ＴＦＴ３０の
ゲート電極３５をも広めに覆うレジストマスク８３を形
成した後、アクセプター型の不純物、たとえばボロンイ
オンを１．０×１０¹⁵ｃｍ^-2のドーズ量でイオン注入す
る（３回目の不純物導入工程／高濃度第２導電型不純物
導入工程）。その結果、低濃度のソース・ドレイン領域
３１ａ、３２ａには、不純物濃度が１．０×１０²⁰ｃｍ
^-3の高濃度ソース・ドレイン領域３１２、３２２が形成
される。一方、低濃度のソース・ドレイン領域３１ａ、
３２ａのうち、レジストマスク８３で覆われていた部分
は、そのまま不純物濃度が約２．０×１０¹⁸ｃｍ^-3の低
濃度ソース・ドレイン領域３１１、３２１となる。この
ようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。
しかる後に、レジストマスク８３を除去する。

【０１２７】次に、図１６（ｅ）に示すように、Ｐ型の
駆動回路用ＴＦＴ３０の形成予定領域に加えて、Ｎ型の
画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の
ゲート電極１５、２５をも広めに覆うレジストマスク８
４を形成した後、ドナー型の不純物、たとえばリンイオ
ンを１．０×１０¹⁵ｃｍ^-2のドーズ量でイオン注入する
（４回目の不純物導入工程／高濃度第１導電型不純物導
入工程）。その結果、低濃度のソース・ドレイン領域１
１ａ、１２ａ、２１ａ、２２ａには、不純物濃度が１．
０×１０²⁰ｃｍ^-3の高濃度ソース・ドレイン領域１１
２、１２２、２１２、２２２が形成される。一方、低濃
度のソース・ドレイン領域１１ａ、１２ａのうち、レジ
ストマスク８４で覆われていた部分は、そのまま不純物
濃度が約１．０×１０¹⁸ｃｍ^-3の低濃度ソース・ドレイ
ン領域１１１、１２１となる。また、低濃度のソース・
ドレイン領域２１ａ、２２ａのうち、レジストマスク８
４で覆われていた部分は、そのまま不純物濃度が約３．
０×１０¹⁸ｃｍ^-3の低濃度ソース・ドレイン領域２１
１、２２１となる。このようにして、Ｎ型の画素用ＴＦ
Ｔ１０およびＮ型の駆動回路用ＴＦＴ２０が形成され
る。

【０１２８】このような製造方法もＮ型の駆動回路用Ｔ
ＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１
を形成するための低濃度第１導電型不純物導入工程とＰ
型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領
域３１１、３２１を形成するための低濃度第２導電型不
純物導入工程で打ち込んだ各不純物濃度の差を利用して
画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１
１、１２１を形成出来る。すなわち、Ｎ型およびＰ型の
駆動回路用ＴＦＴ２０、３０の製造工程を援用しなが
ら、Ｎ型の駆動回路用ＴＦＴ２０とは異なる電気的特性
をもつＮ型の画素用ＴＦＴ１０が形成されるので有る。
従ってレジストマスク８１〜８４を形成するための４回
のマスク形成工程と４回の不純物導入工程とによって、
先と同様５種類のソース・ドレインがアクティブマトリ
クス基板１上に製造される。それ故、製造工程を増やす
ことなく、ＴＦＴの電気的特性を画素領域および駆動回
路部毎に最適化することが可能と成り、表示むらなどが
発生しにくく、かつ、駆動回路部の動作速度が高いアク
ティブマトリクス基板を用いた液晶表示装置を安価に製
造することができるので有る。

【０１２９】（第３形態に係る各ＬＤＤ ＴＦＴのその
他の製造方法）なお、不純物の導入方法については、イ
オン注入法に他に、イオンドーピング法、プラズマドー
ピング法、レーザドーピング法などを用いてもよい。

【０１３０】また、低濃度ソース・ドレイン領域を形成
するにあたっては、マスクを用いる方法の他にも、ゲー
ト電極１５、２５、３５の側面に異方性エッチングでサ
イドウォールを残し、このサイドウォールを用いて低濃
度ソース・ドレイン領域を形成してもよい。また、マス
ク材質についてもレジストマスクに限定されない。

【０１３１】さらに、Ｎ型の画素用ＴＦＴ１０における
低濃度ソース・ドレイン領域１１１、１２１の形成予定
領域に第１導電型および第２導電型の不純物を導入し、
それらの不純物濃度の差によって、画素用ＴＦＴ１０の
低濃度ソース・ドレイン領域１１１、１２１をＮ型の駆
動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２１に比して実質的に低濃度に形成するのであれ
ば、高濃度ソース・ドレイン領域を形成する工程などの
順序などについては、限定がない。

【０１３２】たとえば、表１〜表３において、チャネル
ドープ工程をＣ／Ｄ、ゲート電極形成工程をＧ、低濃度
Ｎ型の不純物導入工程をＮ^- 、高濃度Ｎ型の不純物導入
工程をＮ⁺ 、低濃度Ｐ型の不純物導入工程をＰ^- 、高濃
度Ｐ型の不純物導入工程をＰ⁺ で表すように、チャネル
ドープ工程についてはゲート電極形成工程の前に行い、
低濃度Ｎ型の不純物導入工程および低濃度Ｐ型の不純物
導入工程をゲート電極形成工程の後に行うのであれば、
いずれの工程順序であってもよい。また、チャネルドー
プ工程については省略してもよい。

【０１３３】

【表１】

【０１３４】

【表２】

【０１３５】

【表３】

【０１３６】（第３形態に於ける不純物濃度の関係）本
発明の第３形態に関し、先の例ではＮ型の画素用ＴＦＴ
１０の低濃度ソース・ドレイン領域１１１、１２１の不
純物濃度を約１．０×１０¹⁸ｃｍ^-3とし、Ｎ型の駆動回
路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、
２２１の不純物濃度を約３．０×１０¹⁸ｃｍ^-3とした
が、画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１
１１、１２１をＮ型の駆動回路用ＴＦＴ２０の低濃度ソ
ース・ドレイン領域２１１、２２１に比して実質的に低
濃度に形成して、画素領域におけるＴＦＴのオフリーク
電流の低減と、駆動回路部におけるＴＦＴのオン電流の
増大とを併せて実現できる条件であれば、上記実施例に
記載の不純物濃度に限定されるものではない。たとえば
Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン
領域２１１、２２１の不純物濃度を約１．０×１０¹⁷ｃ
ｍ^-3以下とした場合にはそのオフリーク電流を１×１０
^-14 Ａ以下にまで確実に低減できるので、液晶表示装置
における表示の品位が大幅に向上する。

【０１３７】ここで第３形態に於けるＬＤＤ不純物濃度
が満たすべき好ましい関係を説明しておく。まず第１導
電型の駆動回路用ＴＦＴ（Ｄｒ１ ＴＦＴ）および第１
導電型の画素用ＴＦＴ（Ｐｉ１ ＴＦＴ）の低濃度ソー
ス・ドレイン領域に打ち込まれた不純物量をＮ_I ｃｍ^-3
とし、第２導電型の駆動回路用ＴＦＴ（Ｄｒ２ ＴＦ
Ｔ）の低濃度ソース・ドレイン領域に打ち込まれた第２
導電型不純物量をＮ_IIｃｍ^-3とする。この時Ｎ_I 、Ｎ_II
が ０＜Ｎ_II＜Ｎ_I ＜１０×１０¹⁸ ・・・（１） の関係を満たせばＰｉ１ ＴＦＴが第１導電型ＬＤＤ
ＴＦＴとなり、Ｄｒ１ＴＦＴもＤｒ２ ＴＦＴもＬＤＤ
ＴＦＴと成る。この条件範囲は図１７に於いて（Ａ）
（Ｄ）（Ｈ）で囲まれた三角形領域に相当する。更に条
件（１）を満たし且つ （Ｎ_I −Ｎ_II）≦３×１０¹⁸ ・・・（２） を満たせば、Ｐｉ１ ＴＦＴのオフリーク電流は十分小
さく成る。この条件範囲は図１７に於いて（Ａ）（Ｄ）
（Ｃ）（Ｂ）で囲まれた四角形領域に相当する。更にＮ
_I 、Ｎ_IIが ０＜Ｎ_II ≦（４×１０¹⁸） Ｎ_II＜Ｎ_I ≦（Ｎ_II＋３×１０¹⁸） ・・・（３） を満たせば、Ｄｒ２ ＴＦＴのチャンネル長が４μｍ程
度以下と短く成ってもＤｒ２ ＴＦＴは十分高いＳ／Ｄ
耐圧を有する様に成り、Ｖｄｓの違いに依りトランジス
タの閾値電圧（Ｖｔｈ）が変動するとの悪要件を回避し
得る。即ち、Ｄｒ２ ＴＦＴにスケーリング則を適応し
得るので有る。この条件範囲は図１７に於いて（Ｆ）
（Ｄ）（Ｃ）（Ｉ）で囲まれた四角形領域に相当する。
更にＮ_I 、Ｎ_IIが ０＜Ｎ_II＜Ｎ_I ≦（Ｎ_II＋３×１０¹⁸） Ｎ_I ≦（４×１０¹⁸） ・・・（４） を満たせば、Ｄｒ１ ＴＦＴのチャンネル長が４μｍ程
度以下と短く成ってもＤｒ１ ＴＦＴも十分高いＳ／Ｄ
耐圧を有する様に成る。即ちＤｒ１ ＴＦＴにもＤｒ２
ＴＦＴにも両者にスケーリング則を適応し得るので有
る。この条件範囲は図１７に於いて（Ｆ）（Ｄ）（Ｃ）
（Ｅ）で囲まれた四角形領域に相当する。更に第１導電
型がＮ型で第２導電型がＰ型の時Ｎ_I 、Ｎ_IIが ０＜Ｎ_II＜Ｎ_I ≦（４×１０¹⁸） （Ｎ_I −３×１０¹⁸）≦Ｎ_II≦（３×１０¹⁸） ・・・（５） を満たせば、Ｄｒ２ ＴＦＴ（Ｐ型 ＴＦＴ）のチャン
ネル長が３μｍ程度以下と短く成ってもＤｒ２ ＴＦＴ
は十分高いＳ／Ｄ耐圧を有する様に成る。即ちＤｒ２
ＴＦＴの超微細化が可能と成る。この条件範囲は図１７
に於いて（Ｇ）（Ｄ）（Ｃ）（Ｅ）（Ｊ）で囲まれた五
角形領域に相当する。更に第１導電型（Ｎ型）の駆動回
路用薄膜トランジスタのチャネル長Ｌ_Dr1をｘ（μｍ）
とした時に（但し、０＜ｘ ≦３）、ｘとＮ_I 、Ｎ_IIが ０＜Ｎ_II＜Ｎ_I ≦（ｘ×１０¹⁸） ・・・（６） を満たせば、Ｎ型のＤｒ１ ＴＦＴのチャンネル長が３
μｍ程度以下と短く成ってもＤｒ１ ＴＦＴも十分高い
Ｓ／Ｄ耐圧を有する様に成る。即ちこの条件下ではＤｒ
１ ＴＦＴもＤｒ２ ＴＦＴも両者の超微細化が可能と
成る。この条件範囲は図１７に於いて（Ｇ）（Ｄ）
（Ｃ）で囲まれた三角形領域に相当する。

【０１３８】（第３形態に於ける導電型）上記の説明で
は第１導電型をＮ型とし第２導電型をＰ型としたが、条
件式（５）と（６）を除いてこれら導電型を逆にしても
よい。すなわち第１導電型をＰ型とし第２導電型をＮ型
とするので有る。この場合画素用ＴＦＴはＰ型で構成さ
れる事と成る。一般にＰ型のＴＦＴの方がオフリーク電
流のゲート電圧依存性が小さいので（Ｐ型ＴＦＴのゲー
ト電圧を正の大きな値に設定してもリーク電流は差程大
きく成らない）、表示品質が著しく向上するという利点
がある。加えてこの場合ＤｒＰ ＴＦＴのＬＤＤ濃度は
ＤｒＮ ＴＦＴのＬＤＤ濃度よりも高く成るので本発明
の第１形態の条件を満たし、第１形態の効果をも得られ
る。ドーズ量の一例としてはＰ型の駆動回路ＴＦＴの低
濃度ソース・ドレイン領域に６×１０¹⁸ｃｍ^-3のＰ型不
純物を打ち込み、Ｎ型の駆動回路ＴＦＴの低濃度ソース
・ドレイン領域に１×１０¹⁸ｃｍ^-3のＮ型不純物を打ち
込めば、Ｐ型の画素用ＴＦＴの不純物濃度は実質的に５
×１０¹⁸ｃｍ^-3と成る。第１導電型と第２導電型を入れ
換えた場合に於けるＬＤＤ領域の適正な不純物濃度は、
図１７で横軸と縦軸とを入れ代えた条件範囲で有る。

【０１３９】（第３形態に於けるレイアウト）第３形態
に於いても無論第１形態の（本発明に係わるレイアウ
ト）の章で説明したレイアウトは適応される。それに加
えて図１１に示すように、Ｎ型の画素用ＴＦＴ１０の低
濃度ソース・ドレイン領域１１１、１２１の長さおよび
幅をそれぞれＬ_PiNLDD、Ｗ_PiNLDDとし、Ｎ型の駆動回路
用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２
２１の長さおよび幅をそれぞれＬ_DrNLDD、Ｗ_DrNLDDと
し、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレ
イン領域３１１、３２１の長さおよび幅をそれぞれＬ
_DrPLDD、Ｗ_DrPLDDとしたときに、Ｌ_PiNLDD、Ｗ_PiNLDD、
Ｌ_DrNLDD、Ｗ_DrNLDDは （Ｌ_PiNLDD／Ｗ_PiNLDD）≧（Ｌ_DrNLDD／Ｗ_DrNLDD） の式を満たして居る事が望ましい。こうする事でＰｉ
ＴＦＴではより確実にオフリーク電流を押さえ、Ｄｒ
ＴＦＴでは十分に高いオン電流が得られるからで有る。
更にＬ_DrNLDD、Ｗ_DrNLDDとＬ_DrPLDD、Ｗ_DrPLDDは （Ｌ_DrNLDD／Ｗ_DrNLDD）＞（Ｌ_DrPLDD／Ｗ_DrPLDD） の式を満たして居ることが望ましい。第３形態の発明で
第１導電型をＮ型とすると、駆動回路用Ｐ型ＴＦＴのＬ
ＤＤ濃度は必ず駆動回路用Ｎ型ＴＦＴのＬＤＤ濃度より
も低く成って仕舞い、本発明の第１形態の条件を満たし
得ない。即ちＮ型に比べて移動度の低いＰ型ＬＤＤ Ｔ
ＦＴのＬＤＤ領域に起因する寄生抵抗のほうがＮ型ＬＤ
Ｄのそれよりも高く成って仕舞う。そこでＬＤＤ領域の
レイアウトを上式の様に設定すると、第１形態の条件を
満たし得ずともＰ型ＴＦＴと型ＴＦＴのオン電流値を揃
える事が可能と成る訳で有る。即ち第３形態に於いても
こうする事に依りゲート容量バランスが取れ、同時にオ
ン電流のバランスも取れる様に成るので有る。

【０１４０】（本発明の第４形態）本発明の第１形態か
ら第３形態では各ＴＦＴの特性を最適化するにあたって
低濃度ソース・ドレイン領域の不純物濃度を最適化した
が、本発明ではその構造によって、各ＴＦＴの特性を最
適化する。但し、各ＴＦＴの基本的な構成は、第１形態
ないし第３形態と同様であるため、図１を参照して説明
するとともに、対応する機能を有する部分については同
じ符合を付してそれらの詳細な説明を省略する。

【０１４１】本発明の液晶表示装置はアクティブマトリ
クス基板上に駆動回路部に形成されＣＭＯＳ回路を構成
する第１導電型および第２導電型の駆動回路用薄膜トラ
ンジスタと、画素領域に形成された第１導電型の画素用
薄膜トランジスタとを少なくとも有する。これら第１導
電型の画素用薄膜トランジスタ及び第１導電型の駆動回
路用薄膜トランジスタ、第２導電型の駆動回路用薄膜ト
ランジスタはいずれもソース・ドレイン領域のうちゲー
ト電極の端部に対してゲート絶縁膜を介して対峙する部
分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を
有しており、第１導電型の画素用薄膜トランジスタの低
濃度ソース・ドレイン領域の長さは第１導電型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域の
長さより長く設定されて居る。これを図１を用いて具体
的に説明する。なおここでは第１導電型をＮ型とし第２
導電型をＰ型として説明するが、無論この反対で第１導
電型をＰ型とし第２導電型をＮ型としてとしても良い。

【０１４２】図１ではＮ型の画素用ＴＦＴ１０の低濃度
ソース・ドレイン領域１１１、１２１の長さはＮ型の駆
動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２１の長さより長く設定してある。例えばＮ型の
画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１
１、１２１の長さが約２μｍであるのに対し、Ｎ型の駆
動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２１の長さは約１．５μｍである。

【０１４３】更に本発明の液晶表示装置はＰ型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域の
長さがＮ型の駆動回路用薄膜トランジスタの前記低濃度
ソース・ドレイン領域の長さより短く設定されている。
即ち図１のＰ型の駆動回路用ＴＦＴ３０の低濃度ソース
・ドレイン領域３１１、３２１の長さをＮ型の駆動回路
用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２
２１の長さに対して短く設定してある。たとえばＮ型の
駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２
１１、２２１の長さが約１．５μｍで有れば、Ｐ型の駆
動回路用ＴＦＴ３０の低濃度ソース領域３１１の長さ及
び低濃度ドレイン領域３２１の長さは約０．８μｍで有
る。このＬＤＤ長の長さの関係は、Ｎ型の駆動回路用Ｔ
ＦＴ２０で好ましくは低濃度ソース・ドレイン領域２１
１、２２１の長さを約０．８から２μｍに設定し、Ｐ型
の駆動回路用ＴＦＴ３０では低濃度ソース・ドレイン領
域３１１、３２１の長さを約０．５から１μｍに設定す
る。更にこの条件下でＮ型の駆動回路用ＴＦＴ３０にお
ける低濃度ソース・ドレイン領域３１１、３２１の長さ
をＰ型の駆動回路用ＴＦＴ２０における低濃度ソース・
ドレイン領域２１１、２２１の長さに対して約１．５倍
から約３倍までの範囲に設定するば、理想的で有る。な
お第４形態のＣＭＯＳ ＴＦＴでも第１形態の（本発明
に係わるレイアウト）の章で説明した事柄が適応され
る。即ちＬ_DrN 、Ｗ_DrN 、Ｌ_DrP 、Ｗ_DrP が以下の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
１．２５ を満たす範囲内であれば、ゲート容量のバランスを確保
できる。たとえば、レイアウト面から、Ｗ_DrN とＷ_DrP
とを等しくする必要がある場合には、Ｌ_DrN とＬ_DrP が
以下の式 ０．８≦ Ｌ_DrN／Ｌ_DrP ≦１．２５ を満たすように設定する。

【０１４４】更に図１１に示すように、Ｎ型の画素用Ｔ
ＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１
の長さおよび幅をそれぞれＬ_PiNLDD、Ｗ_PiNLDDとし、Ｎ
型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領
域２１１、２２１の長さおよび幅をそれぞれＬ_DrNLDD、
Ｗ_DrNLDDとし、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソ
ース・ドレイン領域３１１、３２１の長さおよび幅をそ
れぞれＬ_DrPLDD、Ｗ_{Dr PLDD}としたときに、Ｌ_PiNLDD、Ｗ
_PiNLDD、Ｌ_DrNLDD、Ｗ_DrNLDDを、以下の式 （Ｌ_PiNLDD／Ｗ_PiNLDD）≧（Ｌ_DrNLDD／Ｗ_DrNLDD） １．５＜（Ｌ_DrNLDD／Ｗ_DrNLDD）／（Ｌ_DrPLDD／Ｗ_DrPLDD）＜３．０ の式を満たして居ることが望ましい。こうする事に依り
ゲート容量バランスが取れ、同時にオン電流のバランス
も取れるからで有る。

【０１４５】このように構成した各ＴＦＴにおける低濃
度ソース・ドレイン領域の長さと、オン、オフ電流特性
との関係を、図１８および図１９に示す。まず、図１８
には、ＬＤＤ構造のＮ型のＴＦＴにおける低濃度ソース
・ドレイン領域の長さとオン電流との関係を実線Ｌ２８
で示し、ＬＤＤ構造のＰ型のＴＦＴにおける低濃度ソー
ス・ドレイン領域の長さとオン電流との関係を実線Ｌ２
９で示してある。ここで低濃度ソース・ドレイン領域の
不純物濃度はＰ型及びＮ型のいずれのＴＦＴでも約２×
１０¹⁸ｃｍ^-3としてある。ＴＦＴのチャネルサイズはＷ
／Ｌ＝１０／１０（μｍ）であり、ソース・ドレイン電
圧はＶｄｓ＝５Ｖであり、ゲート電圧はＶｇｓ＝１０Ｖ
である。この検討結果によれば、ＴＦＴではＰ型及びＮ
型のいずれのタイプでも、低濃度ソース・ドレイン領域
の長さを短くする方が、この部分における寄生抵抗値が
小さくなる分だけ、大きなオン電流を得ることができる
といえる。従ってＣＭＯＳ回路のゲート容量バランスを
崩すことなく、同時にオン電流のバランスを確保すると
いう観点からすれば、Ｎ型のＴＦＴにおける低濃度ソー
ス・ドレイン領域の長さをＰ型のＴＦＴにおける低濃度
ソース・ドレイン領域の長さに対して約１．５倍から約
３倍までの範囲とすればよい。

【０１４６】一方図１６にはＬＤＤ構造のＮ型のＴＦＴ
における低濃度ソース・ドレイン領域の長さとオフリー
ク電流との関係を実線Ｌ３０で示し、ＬＤＤ構造のＰ型
のＴＦＴにおける低濃度ソース・ドレイン領域の長さと
オフリーク電流との関係を実線Ｌ３１で示してある。こ
こで、低濃度ソース・ドレイン領域の不純物濃度は、Ｐ
型及びＮ型のいずれのＴＦＴでも、約２×１０¹⁸ｃｍ^-3
としてある。チャネルサイズはＷ／Ｌ＝１０／１０（μ
ｍ）であり、ソース・ドレイン電圧はＶｄｓ＝５Ｖであ
り、ゲート電圧Ｖｇｓ＝０Ｖである。この検討結果によ
れば低濃度ソース・ドレイン領域の長さを長くする方
が、ドレイン端での電界緩和がより効率的に進み、それ
故オフリーク電流を低減することができるといえる。

【０１４７】この様に本発明の液晶表示装置に用いられ
るアクティブマトリクス基板では各ＴＦＴをＬＤＤ構造
にしてあることに加えて、Ｎ型の駆動回路用ＴＦＴ２０
の低濃度ソース・ドレイン領域２１１、２２１の長さを
Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域
１１１、１２１の長さよりも短く設定して有り、その値
は約０．８から２μｍ程度と成って居る。一方、Ｎ型の
画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１
１、１２１の長さは約１から２．５μｍ程度で有る。こ
うした事実を反映して、図２０に実線Ｌ４２で示すよう
にＮ型の駆動回路用ＴＦＴ２０のオン電流は十分大き
く、その一方で一点鎖線Ｌ４３で示すようにＮ型の画素
用ＴＦＴ１０のオフリーク電流は窮めて小さく成って居
る。しかもＰ型の駆動回路用ＴＦＴ３０の低濃度ソース
・ドレイン領域３１１、３２１の長さをＮ型の駆動回路
用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２
２１の長さよりも短くして有り、その値は約０．５から
１μｍ程度で有る。これにより図２０に点線Ｌ４４で示
すようにＰ型の駆動回路用ＴＦＴ３０のオン電流がＮ型
の駆動回路用ＴＦＴ２０のオン電流と同等のレベルまで
改善されている。それ故、シフトレジスタの動作条件に
充分なマージンを確保でき、更にオン電流のアンバラン
スに起因する誤動作も発生しない。しかもＰ型のＴＦＴ
とＮ型のＴＦＴとの間では素子サイズが略同じであるた
め、ゲート容量もほぼ同等である。

【０１４８】（第４形態に於けるＬＤＤ長）これまでの
説明ではＮ型の画素用ＴＦＴの低濃度ソース・ドレイン
領域の長さを２μｍとし、Ｎ型の駆動回路用ＴＦＴの低
濃度ソース・ドレイン領域の長さを１．５μｍとして来
たが、かかる長さに限定されることは無い。Ｎ型の画素
用ＴＦＴの低濃度ソース・ドレイン領域の長さをＮ型の
駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さ
より長く設定さえすれば、画素領域におけるＴＦＴのオ
フリーク電流の低減と、駆動回路部におけるＴＦＴのオ
ン電流の増大とを併せて実現できる。又Ｎ型の駆動回路
用ＴＦＴの低濃度ソース・ドレイン領域の長さを０．８
〜２．０μｍとし、Ｐ型の駆動回路用ＴＦＴの低濃度ソ
ース・ドレイン領域の長さを０．５〜１．０μｍとして
説明して来たが、矢張りかかる長さに限定される物では
無い。Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイ
ン領域の長さをＮ型の駆動回路用ＴＦＴの低濃度ソース
・ドレイン領域の長さより短く設定しさえすれば、駆動
回路におけるオン電流のバランスを向上できる。特に、
Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域
の長さをＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレ
イン領域の長さに対して約１／３から約１／１．５倍ま
での範囲に設定すれば、それらのオン電流を略同等にす
ることができる。

【０１４９】（本発明の第５形態）本発明の第５形態で
は各ＬＤＤ ＴＦＴの特性を低濃度ソース・ドレイン領
域の不純物濃度及びその構造に依りを最適化する。但
し、各ＴＦＴの基本的な構成は、第１形態ないし第４形
態と同様であるため、図１を参照して説明するととも
に、対応する機能を有する部分については同じ符合を付
してそれらの詳細な説明を省略する。

【０１５０】本発明の液晶表示装置はアクティブマトリ
クス基板上に駆動回路部に形成されＣＭＯＳ回路を構成
する第１導電型および第２導電型の駆動回路用薄膜トラ
ンジスタと、画素領域に形成された第１導電型の画素用
薄膜トランジスタとを少なくとも有する。これら第１導
電型の画素用薄膜トランジスタ及び第１導電型の駆動回
路用薄膜トランジスタ、第２導電型の駆動回路用薄膜ト
ランジスタはいずれもソース・ドレイン領域のうちゲー
ト電極の端部に対してゲート絶縁膜を介して対峙する部
分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を
有しており、第１導電型の画素用薄膜トランジスタの低
濃度ソース・ドレイン領域の長さは第１導電型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域の
長さより長く設定されて居る。更に第１導電型の画素用
薄膜トランジスタにおける低濃度ソース・ドレイン領域
の不純物濃度は第１導電型の駆動回路用薄膜トランジス
タにおける低濃度ソース・ドレイン領域の不純物濃度に
比較して低く成って居る。これを図１を用いて具体的に
説明する。なおここでは第１導電型をＮ型とし第２導電
型をＰ型として説明するが、無論この反対で第１導電型
をＰ型とし第２導電型をＮ型としてとしても良い。

【０１５１】図１ではＮ型の画素用ＴＦＴ１０の低濃度
ソース・ドレイン領域１１１、１２１の長さはＮ型の駆
動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２１の長さより長く設定してある。例えばＮ型の
画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１
１、１２１の長さが約２μｍであるのに対し、Ｎ型の駆
動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２１の長さは約１．５μｍである。同時にＮ型の
画素用ＴＦＴ１０における低濃度ソース・ドレイン領域
１１１、１２１の不純物濃度はＮ型の駆動回路用ＴＦＴ
２０における低濃度ソース・ドレイン領域２１１、２２
１の不純物濃度に比較して低く設定してある。一例とし
てはＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン
領域１１１、１２１における不純物濃度を約０．４×１
０¹⁸ｃｍ^-3とし、Ｎ型の駆動回路用ＴＦＴ２０の低濃度
ソース・ドレイン領域２１１、２２１における不純物濃
度を約０．７×１０¹⁸ｃｍ^-3とする。

【０１５２】更に本発明の液晶表示装置はＰ型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域３
１１、３２１の長さがＮ型の駆動回路用薄膜トランジス
タの低濃度ソース・ドレイン領域２１１、２２１の長さ
より短く設定されている。たとえばＮ型の駆動回路用Ｔ
ＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１
の長さが約１．５μｍで有れば、Ｐ型の駆動回路用ＴＦ
Ｔ３０の低濃度ソース領域３１１の長さ及び低濃度ドレ
イン領域３２１の長さは約０．８μｍで有る。このＬＤ
Ｄ領域の長さの関係は、Ｎ型の駆動回路用ＴＦＴ２０で
好ましくは低濃度ソース・ドレイン領域２１１、２２１
の長さを約０．８から２μｍに設定し、Ｐ型の駆動回路
用ＴＦＴ３０では低濃度ソース・ドレイン領域３１１、
３２１の長さを約０．５から１μｍに設定する。更にこ
の条件下でＮ型の駆動回路用ＴＦＴ３０における低濃度
ソース・ドレイン領域３１１、３２１の長さをＰ型の駆
動回路用ＴＦＴ２０における低濃度ソース・ドレイン領
域２１１、２２１の長さに対して約１．５倍から約３倍
までの範囲に設定するば、理想的で有る。又本発明では
Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン
領域３１１、３２１における不純物濃度を、Ｎ型の駆動
回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１
１、２２１における不純物濃度に対して高く設定してあ
る。たとえば、Ｎ型の駆動回路用ＴＦＴ２０では、低濃
度ソース・ドレイン領域２１１、２２１の不純物濃度を
約０．７×１０¹⁸ｃｍ^-3に設定してあるのに対して、Ｐ
型の駆動回路用ＴＦＴ３０では、低濃度ソース・ドレイ
ン領域３１１、３２１の不純物濃度を約５．０×１０¹⁸
ｃｍ^-3に設定してある。すなわち、Ｐ型の駆動回路用Ｔ
ＦＴ３０における低濃度ソース・ドレイン領域３１１、
３２１の不純物濃度をＮ型の駆動回路用ＴＦＴ２０にお
ける低濃度ソース・ドレイン領域２１１、２２１の不純
物濃度に対して約６倍から約８倍までの範囲に設定して
ある。なお第５形態のＣＭＯＳ ＴＦＴでも第１形態の
（本発明に係わるレイアウト）の章で説明した事柄が適
応される。即ちＬ_DrN 、Ｗ_DrN 、Ｌ_DrP 、Ｗ_DrP が以下
の式０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）
≦１．２５を満たす範囲内であれば、ゲート容量のバラ
ンスを確保できる。更にＮ型の駆動回路用薄膜トランジ
スタの低濃度ソース・ドレイン領域の長さおよび幅をそ
れぞれＬ_DrNLDD、Ｗ_DrNLDDとし、Ｐ型の駆動回路用薄膜
トランジスタの低濃度ソース・ドレイン領域の長さおよ
び幅をそれぞれＬ_DrPLDD、Ｗ_DrPLDDとしたときに、Ｌ
_DrNLDD、Ｗ_DrNLDD、Ｌ_DrPLDD、Ｗ_DrPLDDが １．５＜（Ｌ_DrNLDD／Ｗ_DrNLDD）／（Ｌ_DrPLDD／Ｗ
_DrPLDD）＜３．０ の式を満たして居ることが望ましい。こうする事に依り
オン抵抗を揃え、同時にゲート容量バランスが取れるか
らで有る。

【０１５３】なお第５形態に於けるＬＤＤ長の関係は
（第４形態に於けるＬＤＤ長）に準ずる。又ＬＤＤ領域
に於ける不純物濃度の関係は（第２形態に係わる不純物
濃度）に準ずる。

【０１５４】（本発明の第６形態）本発明の第６形態は
Ｎ型およびＰ型の薄膜トランジスタによりＣＭＯＳ回路
が構成された薄膜半導体装置に関する。ここでは図１１
に示す様にＮ型の薄膜トランジスタの低濃度ソース・ド
レイン領域の長さおよび幅をそれぞれＬ_DrNLDD、Ｗ
_DrNLDDとし、Ｐ型の薄膜トランジスタの低濃度ソース・
ドレイン領域の長さおよび幅をそれぞれＬ_DrPLDD、Ｗ
_DrPLDDとしたときに、Ｌ_DrNLDD、Ｗ_DrNLDD、Ｌ_{DrPL DD}、
Ｗ_DrPLDDは、以下の式 （Ｌ_DrNLDD／Ｗ_DrNLDD）≧（Ｌ_DrPLDD／Ｗ_DrPLDD） を満たして居る。更に本発明は斯様な薄膜半導体装置が
形成された基板を構成要素の一部とする電子機器で有
る。

【０１５５】これ迄説明して来た様にＬＤＤ ＴＦＴの
オン抵抗を決めるのは移動度などに代表されるチャンネ
ル抵抗とＬＤＤ領域に起因するＬＤＤ抵抗の両者で有
る。一方Ｐ型の移動度は通常Ｎ型の移動度よりも低いか
ら必然的にＰ型ＴＦＴのチャンネル抵抗はＮ型ＴＦＴの
チャンネル抵抗よりも高く成って仕舞う。そこで本発明
ではこのチャンネル抵抗の相違をＬＤＤ抵抗の相違にて
相殺するので有る。Ｐ型の駆動回路用ＴＦＴ３０ではこ
うして低濃度ソース・ドレイン領域３１１、３２１にお
ける抵抗値がＮ型よりも小さくなる為、Ｐ型ＴＦＴのオ
ン電流とＮ型ＴＦＴのオン電流をチャンネルサイズを両
者の間でほぼ同等とした儘揃える事が出来るので有る。
ゲート容量バランスを取るとの視点からはＬ_DrN 、Ｗ
_DrN 、Ｌ_DrP、Ｗ_DrP が ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
１．２５ の式を満たして居る事が望まれる。特にＷ_DrN＝Ｗ_DrPで
有ったり、Ｌ_DrN＝Ｌ_DrPで有れば複雑な回路のレイアウ
トも容易と成り、より高機能を備えたＣＭＯＳ薄膜半導
体装置と成る。従ってこの様な薄膜半導体装置を利用し
て各種回路が形成され、高性能化した携帯様コンピュー
ターなどの電子機器が実現されるので有る。なお第６形
態の発明ではＬＤＤ領域の不純物濃度になんの制限も設
けられない。即ち第１形態の条件を組み合わせる事も可
能で有るし、或いはＬＤＤ領域の不純物濃度をチャンネ
ル形成領域の不純物濃度と同一とした所謂オフセット構
造と組み合わせる事も可能で有る。

【０１５６】上記と同様の思想はＬＤＤ ＴＦＴを用い
た液晶表示装置に対しても適応する事が出来る。即ち本
発明の液晶表示装置はアクティブマトリクス基板上に駆
動回路部でＣＭＯＳ回路を構成する第１導電型および第
２導電型の駆動回路用薄膜トランジスタと、画素領域に
形成された第１導電型の画素用薄膜トランジスタとを有
し、駆動回路用薄膜トランジスタおよび画素用薄膜トラ
ンジスタはソース・ドレイン領域のうち、ゲート電極の
端部に対してゲート絶縁膜を介して対峙する部分に低濃
度ソース・ドレイン領域を備えるＬＤＤ構造と成って居
る。この際第１導電型の画素用薄膜トランジスタの低濃
度ソース・ドレイン領域１１１、１２１の長さおよび幅
をそれぞれＬ_PiILDD、Ｗ_PiILDDとし、第１導電型の駆動
回路用薄膜トランジスタの低濃度ソース・ドレイン領域
２１１、２２１の長さおよび幅をそれぞれＬ_DrILDD、Ｗ
_DrILDDとすると、Ｌ_PiILDD、Ｗ_PiILDD、Ｌ_DrILDD、Ｗ
_{DrIL DD}は、 （Ｌ_PiILDD／Ｗ_PiILDD）≧（Ｌ_DrILDD／Ｗ_DrILDD） の式を満たしている。

【０１５７】このように構成すると、Ｎ型の駆動回路用
ＴＦＴ２０では低濃度ソース・ドレイン領域２１１、２
２１における抵抗値が小さくなる分だけ、大きなオン電
流を得ることができる。一方、Ｎ型の画素用ＴＦＴ１０
では、低濃度ソース・ドレイン領域１１１、１２１に電
界緩和が進む為、オフリーク電流を小さくすることがで
きるので有る。

【０１５８】（本願発明の構成）第１形態ないし第３形
態で説明したように、各ＴＦＴにおいて低濃度ソース・
ドレイン領域の不純物濃度を最適化することによってＴ
ＦＴの電気的特性を向上する発明と、第４形態及第６形
態で説明したように、各ＴＦＴにおいて低濃度ソース・
ドレイン領域のサイズを最適化することによってＴＦＴ
の電気的特性を向上する発明とについては、それぞれ個
別に用いてもよいが、各発明形態に記載の構成をそれぞ
れ組み合わせてもよい。例えば第３形態と第６形態とを
組み合わせれば、各領域に対する不純物導入量について
の制約が有るが故各ＴＦＴにおいて低濃度ソース・ドレ
イン領域の不純物濃度を変えただけでは達成できないよ
うな駆動回路用ＴＦＴ同士のオン電流のバランス確保を
も各ＴＦＴにおける低濃度ソース・ドレイン領域のサイ
ズを最適化することによって達成することができる。

【０１５９】又いずれの発明形態に於いても１画素あた
り１つのＴＦＴを介して画素への書き込みを行う構成に
なっているが、本発明のＴＦＴを用いたＣＭＯＳ回路を
介して画素への書き込みを行ってもよい。

【０１６０】（本発明の液晶表示装置を用いた電子機
器）本発明により得られた液晶表示装置をフルカラーの
携帯型パーソナルコンピューター（ノートＰＣ）の筐体
に組み込んだ。クロック生成回路、シフトレジスター回
路、ＮＯＲゲート、デジタル映像信号線、ラッチ回路
１、ラッチパルス線、ラッチ回路２、リセット線１、Ａ
ＮＤゲート、規準電位線、リセット線２、容量分割に依
る６ビットＤ／Ａコンバーター、ＣＭＯＳアナログスウ
ィッチなどから成る６ビットデジダルデータドライバー
をアクティブマトリクス基板が内蔵して居り、これら高
なの回路も総て本発明のＣＭＯＳ薄膜半導体装置から出
来上がっている。この液晶表示装置ではコンピューター
からのデジタル映像信号を直接液晶表示装置に入力出来
る為、外部回路構成が簡素と化し、同時に消費電力も窮
めて小さく成った。加えて表示ぶに用いられているＰｉ
ＴＦＴも高性能で有る為、このノートＰＣは非常に美
しい表示画面を有する良好な電子機器で有る。これによ
り長時間使用可能で、且つ綺麗な表示画面を有する超小
型軽量電子機器が作成された。

【０１６１】

【発明の効果】以上説明したように、本発明の第１形態
に係る薄膜半導体装置では、ＣＭＯＳ回路が構成する前
記Ｎ型およびＰ型のＴＦＴは、ＬＤＤ構造を有している
とともに、Ｐ型のＴＦＴにおける低濃度・ドレイン領域
の不純物濃度は、Ｎ型のＴＦＴにおける低濃度ソース・
ドレイン領域の不純物濃度に比較して高いことを特徴と
する。従って、本発明によれば、ゲート電極の端部に対
して対峙する部分が低濃度ソース領域および低濃度ドレ
イン領域になっているため、ドレイン端における電界強
度が緩和される。このためＳ／Ｄ耐圧やＳ／Ｇ耐圧が高
くなり、ＴＦＴの短チャネル長化等の微細化が可能であ
る。これに依りオン電流は増大し、駆動回路の高速動作
が可能となる。しかも短チャネル長化によってゲート容
量が小さくなるので、この点からも、駆動回路の高速動
作が可能となる。また、駆動回路では、ＴＦＴのオフリ
ーク電流が小さいので、誤動作が発生しにくいととも
に、ＣＭＯＳ回路の消費電流も小さく成る。さらに、Ｐ
型のＴＦＴにおける低濃度ソース・ドレイン領域の不純
物濃度はＮ型のＴＦＴのそれに比して高いため、各ＴＦ
Ｔ間で素子サイズをほぼ同一、或いは同一とした儘、Ｎ
型およびＰ型のＴＦＴ間におけるオン電流特性を同等に
することができ、ゲート容量のバランスも崩れず、それ
故回路の誤動作も生じにくい。又、ドレイン端での電界
緩和が進む結果回路の信頼性も著しく向上するので有
る。

【０１６２】本発明の第２形態に係る液晶表示装置で
は、各ＴＦＴがＬＤＤ構造を有しているとともに、第１
導電型の画素用ＴＦＴにおける低濃度ソース・ドレイン
領域の不純物濃度は、第１導電型の駆動回路用ＴＦＴに
おける低濃度ソース・ドレイン領域の不純物濃度に比較
して低いことを特徴とする。従って、本発明では、ＬＤ
Ｄ構造による効果に加えて、画素用ＴＦＴのオフ電流の
一層の低減と、駆動回路用ＴＦＴのオン電流の一層の増
大とを併せて達成できる。それ故、表示むらなどが発生
せず、かつ、駆動回路部の動作速度がさらに高い液晶表
示装置を実現できる。

【０１６３】本発明の第３形態では、各ＴＦＴがＬＤＤ
構造を有しているとともに、画素用ＴＦＴの低濃度ソー
ス・ドレイン領域は、第１導電型および第２導電型の不
純物が導入されていることにより、第１導電型の駆動回
路用ＴＦＴの低濃度ソース・ドレイン領域よりも実質的
に低濃度の第１導電型領域になっていることを特徴とす
る。従って、本発明によれば、第１導電型および第２導
電型の駆動回路用ＴＦＴの製造工程を援用しながら、第
１導電型の駆動回路用ＴＦＴとは異なる電気的特性をも
つ画素用ＴＦＴを形成できる。それ故、製造工程を増や
すことなく、ＴＦＴの電気的特性を画素領域および駆動
回路部毎に最適化することによって、表示むらなどが発
生しにくく、かつ、駆動回路部の動作速度が高いアクテ
ィブマトリクス基板を製造することができる。

【０１６４】本発明の第４及び第６形態に係る液晶表示
装置では、各ＴＦＴがＬＤＤ構造を有しているととも
に、各ＴＦＴにおける低濃度ソース・ドレイン領域の面
積を最適化することを特徴とする。従って、本発明によ
れば、ＬＤＤ構造による効果に加えて、画素用ＴＦＴの
オフ電流の一層の低減と、駆動回路用ＴＦＴのオン電流
の一層の増大、駆動回路用ＴＦＴのオン電流やゲート容
量バランスの確保などを達成できる。それ故、表示むら
などが発生せず、かつ、駆動回路部の動作速度がさらに
高い液晶表示装置を実現できる。

【０１６５】本発明の第５形態に係る液晶表示装置で
は、各ＴＦＴがＬＤＤ構造を有しているとともに、各Ｔ
ＦＴにおける低濃度ソース・ドレイン領域の面積を最適
化し更にＬＤＤ領域の不純物濃度をも最適化することを
特徴とする。従って、本発明によれば、ＬＤＤ構造によ
る効果に加えて、画素用ＴＦＴのオフ電流の一層の低減
と、駆動回路用ＴＦＴのオン電流の一層の増大、駆動回
路用ＴＦＴのオン電流やゲート容量バランスの確保など
を達成できる。それ故、表示むらなどが発生せず、か
つ、駆動回路部の動作速度がさらに高い液晶表示装置を
実現できる。

【図面の簡単な説明】

【図１】 本発明係わる薄膜トランジスタを用いたアク
ティブマトリクス基板を模式的に示す断面図である。

【図２】 （ａ）は、図１に示す薄膜トランジスタを用
いた液晶表示装置のアクティブマトリクス基板の説明
図、（ｂ）は、その駆動回路に用いたＣＭＯＳ回路の説
明図である。

【図３】 （ａ）、（ｂ）は、Ｎ型およびＰ型のＴＦＴ
におけるドレイン耐圧のチャネル長依存性を示すグラフ
図である。

【図４】 従来のＮ型およびＰ型の薄膜トランジスタの
オン・オフリーク電流特性を比較して示すグラフ図であ
る。

【図５】 本発明に係る液晶表示装置において、アクテ
ィブマトリクス上に形成した各ＴＦＴのオン・オフリー
ク電流特性を比較して示すグラフ図である。

【図６】 本発明に係るアクティブマトリクス基板の製
造方法のうち、ゲート電極の形成工程までを示す工程断
面図である。

【図７】 本発明に係るアクティブマトリクス基板の製
造方法のうち、ゲート電極の形成工程以降の工程を示す
工程断面図である。

【図８】 本発明に係るアクティブマトリクス基板の別
の製造方法のうち、ゲート電極の形成工程以降の工程を
示す工程断面図である。

【図９】 本発明に係る液晶表示装置において、アクテ
ィブマトリクス上に形成した各ＴＦＴにおける低濃度ソ
ース・ドレイン領域の不純物濃度とオン電流特性との関
係を示すグラフ図である。

【図１０】 本発明に係る液晶表示装置において、アク
ティブマトリクス上に形成した各ＴＦＴにおける低濃度
ソース・ドレイン領域の不純物濃度とオフリーク電流特
性との関係を示すグラフ図である。

【図１１】 本発明に係る液晶表示装置において、Ｎ型
およびＰ型の薄膜トランジスタにおけるサイズ面での構
成を説明するための説明図である。

【図１２】 本発明に係る液晶表示装置において、アク
ティブマトリクス上に形成した各ＴＦＴのオン・オフリ
ーク電流特性を比較して示すグラフである。

【図１３】 本発明に係るアクティブマトリクス基板の
製造方法のうち、ゲート電極の形成工程以降の工程を示
す工程断面図である。

【図１４】 本発明に係るアクティブマトリクス基板の
別の製造方法のうち、ゲート電極の形成工程以降の工程
を示す工程断面図である。

【図１５】 本発明に係るアクティブマトリクス基板の
製造方法を示す工程断面図である。

【図１６】 本発明に係るアクティブマトリクス基板の
別の製造方法を示す工程断面図である。

【図１７】 本発明に係るアクティブマトリクス基板の
各ＴＦＴの低濃度ソース・ドレイン領域への不純物導入
条件を説明するためのグラフである。

【図１８】 本発明に係る液晶表示装置において、アク
ティブマトリクス基板上に構成された各ＴＦＴのオン電
流特性を示すグラフである。

【図１９】 本発明に係る液晶表示装置において、アク
ティブマトリクス基板上に構成された各ＴＦＴのオフリ
ーク電流特性を示すグラフである。

【図２０】 本発明に係る液晶表示装置において、アク
ティブマトリクス上に形成した各ＴＦＴのオン・オフリ
ーク電流特性を比較して示すグラフである。

【符号の説明】 １・・・アクティブマトリクス基板 ２・・・絶縁基板 １０・・・Ｎ型の画素用ＴＦＴ ２０・・・Ｎ型の駆動回路用ＴＦＴ ３０・・・Ｐ型の駆動回路用ＴＦＴ ｎ１、ｎ２・・・Ｎ型のＴＦＴ ｐ１、ｐ２・・・Ｐ型のＴＦＴ １１、２１、３１・・・ソース領域 １２、２２、３２・・・ドレイン領域 １３、２３、３３・・・チャネル形成領域 １４、２４、３４・・・ゲート絶縁膜 １５、２５、３５・・・ゲート電極 ８２・・・データドライバ部（駆動回路） ８３・・・走査ドライバ部（駆動回路） ８４、８８・・・シフトレジスタ ８５、８９・・・レベルシフタ ９０・・・信号線 ９１・・・走査線 ９２・・・画素用ＴＦＴ ９４・・・液晶セルの容量 １１１、１２１、２１１、２２１、３１１、３２１・・
・低濃度ソース・ドレイン領域 １１２、１２２、２１２、２２２、３１２、３２２・・
・高濃度ソース・ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平7−192282 (32)優先日 平７(1995)７月27日 (33)優先権主張国 日本（ＪＰ）

Claims (49)

【特許請求の範囲】
1. 【請求項１】 Ｎ型およびＰ型の薄膜トランジスタによ
   りＣＭＯＳ回路が構成された薄膜半導体装置において、 前記Ｎ型およびＰ型の薄膜トランジスタは、ソース・ド
   レイン領域のうち、ゲート電極の端部に対して前記ゲー
   ト絶縁膜を介して対峙する部分に低濃度ソース・ドレイ
   ン領域を備えるとともに、 前記Ｐ型の薄膜トランジスタにおける前記低濃度・ドレ
   イン領域の不純物濃度は、前記Ｎ型の薄膜トランジスタ
   における前記低濃度ソース・ドレイン領域の不純物濃度
   に比較して高いことを特徴とする薄膜半導体装置。
2. 【請求項２】 請求項１において、前記Ｐ型の薄膜トラ
   ンジスタにおける前記低濃度ソース・ドレイン領域の不
   純物濃度は、前記Ｎ型の薄膜トランジスタにおける前記
   低濃度ソース・ドレイン領域の不純物濃度に対して約６
   倍から約８倍までの範囲にあることを特徴とする薄膜半
   導体装置。
3. 【請求項３】 請求項１において、前記Ｐ型の薄膜トラ
   ンジスタにおける前記低濃度ソース・ドレイン領域の不
   純物濃度は、約１．５×１０¹⁸ｃｍ^-3から約３．０×１
   ０¹⁸ｃｍ^-3までの範囲にあり、前記Ｎ型の薄膜トランジ
   スタにおける前記低濃度ソース・ドレイン領域の不純物
   濃度は、約０．２×１０¹⁸ｃｍ^-3から約０．５×１０¹⁸
   ｃｍ^-3までの範囲にあることを特徴とする薄膜半導体装
   置。
4. 【請求項４】 請求項１において、前記Ｎ型およびＰ型
   の薄膜トランジスタは低温プロセスにて製造され、前記
   Ｎ型およびＰ型の薄膜トランジスタの低濃度ソース・ド
   レイン領域を構成する半導体膜の膜厚をｔとし、更に前
   記Ｐ型の薄膜トランジスタにおける前記低濃度ソース・
   ドレイン領域の不純物濃度をＣ_DrPLDDとしたときに、ｔ
   とＣ_DrPLDDは次式 １．２×１０¹²ｃｍ^-2≦Ｃ_DrPLDD・ｔ≦１．８×１０¹³
   ｃｍ^-2 を満たす範囲にあることを特徴とする薄膜半導体装置。
5. 【請求項５】 請求項４において、ｔは次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする薄膜半導体装置。
6. 【請求項６】 請求項１において、前記Ｎ型およびＰ型
   の薄膜トランジスタは低温プロセスにて製造され、前記
   Ｎ型およびＰ型の薄膜トランジスタの低濃度ソース・ド
   レイン領域を構成する半導体膜の膜厚をｔとし、更に前
   記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・
   ドレイン領域の不純物濃度をＣ_DrNLDDとしたときに、ｔ
   とＣ_DrNLDDは次式 ２．４×１０¹¹ｃｍ^-2≦Ｃ_DrNLDD・ｔ≦６．０×１０¹²
   ｃｍ^-2 を満たす範囲にあることを特徴とする薄膜半導体装置。
7. 【請求項７】 請求項６において、ｔは次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする薄膜半導体装置。
8. 【請求項８】 請求項１において、前記Ｎ型およびＰ型
   の薄膜トランジスタは低温プロセスにて製造され、前記
   Ｎ型の薄膜トランジスタにおける前記低濃度ソース・ド
   レイン領域の不純物濃度、および前記Ｐ型の薄膜トラン
   ジスタにおける前記低濃度ソース・ドレイン領域の不純
   物濃度をそれぞれＣ_DrNLDDとＣ_DrPLDDにて表現した時
   に、Ｃ_DrNLDDとＣ_DrPLDDは次式 ３ ≦ Ｃ_DrPLDD／Ｃ_DrNLDD ≦ ５ を満たす範囲にあることを特徴とする薄膜半導体装置。
9. 【請求項９】 請求項８において、前記Ｎ型およびＰ型
   の薄膜トランジスタの低濃度ソース・ドレイン領域を構
   成する半導体膜の膜厚をｔとしたときに、ｔは次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする薄膜半導体装置。
10. 【請求項１０】 請求項１において、前記Ｎ型およびＰ
    型の薄膜トランジスタは低温プロセスにて製造され、前
    記Ｎ型およびＰ型の薄膜トランジスタの低濃度ソース・
    ドレイン領域を構成する半導体膜の膜厚をｔとし、更に
    前記Ｎ型の薄膜トランジスタにおける前記低濃度ソース
    ・ドレイン領域の不純物濃度、および前記Ｐ型の薄膜ト
    ランジスタにおける前記低濃度ソース・ドレイン領域の
    不純物濃度をそれぞれＣ_DrNLDDとＣ_DrPLDDにて表現した
    時に、ｔ及びＣ_DrNLDDとＣ_DrPLDDは次式 １．２×１０¹²ｃｍ^-2≦Ｃ_DrPLDD・ｔ≦１．８×１０¹³ｃｍ^-2 ２．４×１０¹¹ｃｍ^-2≦Ｃ_DrNLDD・ｔ≦６．０×１０¹²ｃｍ^-2 ３ ≦ Ｃ_DrPLDD／Ｃ_DrNLDD ≦ ５ を満たす範囲にあることを特徴とする薄膜半導体装置。
11. 【請求項１１】 請求項１０において、ｔは次式 １×１０^-6ｃｍ≦ｔ≦４．５×１０^-6ｃｍ を満たす範囲にあることを特徴とする薄膜半導体装置。
12. 【請求項１２】 薄膜半導体装置が形成された基板を構
    成要素の一部とする電子機器に於いて、 該薄膜半導体装置は請求項１乃至１１の内いずれかの項
    に記載されて居る物で有る事を特徴とする電子機器。
13. 【請求項１３】 アクティブマトリクス基板上に、駆動
    回路部でＣＭＯＳ回路を構成する第１導電型および第２
    導電型の駆動回路用薄膜トランジスタと、画素領域に形
    成された第１導電型の画素用薄膜トランジスタとを有す
    る液晶表示装置において、 前記駆動回路用薄膜トランジスタおよび前記画素用薄膜
    トランジスタは、ソース・ドレイン領域のうち、ゲート
    電極の端部に対してゲート絶縁膜を介して対峙する部分
    に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有
    し、 前記第１導電型の画素用薄膜トランジスタにおける前記
    低濃度ソース・ドレイン領域の不純物濃度は、前記第１
    導電型の駆動回路用薄膜トランジスタにおける前記低濃
    度ソース・ドレイン領域の不純物濃度に比較して低いこ
    とを特徴とする液晶表示装置。
14. 【請求項１４】 請求項１３において、前記第１導電型
    はＮ型であり、前記第２導電型はＰ型であることを特徴
    とする液晶表示装置。
15. 【請求項１５】 請求項１３において、前記第１導電型
    はＰ型であり、前記第２導電型はＮ型であることを特徴
    とする液晶表示装置。
16. 【請求項１６】 請求項１４乃至１５において、前記Ｐ
    型の駆動回路用薄膜トランジスタにおける前記低濃度ソ
    ース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回
    路用薄膜トランジスタにおける前記低濃度ソース・ドレ
    イン領域の不純物濃度に比較して高いことを特徴とする
    液晶表示装置。
17. 【請求項１７】 請求項１６において、前記Ｐ型の駆動
    回路用薄膜トランジスタにおける前記低濃度ソース・ド
    レイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜
    トランジスタにおける前記低濃度ソース・ドレイン領域
    の不純物濃度に対して約６倍から約８倍までの範囲にあ
    ることを特徴とする液晶表示装置。
18. 【請求項１８】 請求項１４乃至１７において、前記Ｎ
    型の駆動回路用薄膜トランジスタのチャネル長およびチ
    ャネル幅をそれぞれＬ_DrN およびＷ_DrN とし、前記Ｐ型
    の駆動回路用薄膜トランジスタのチャネル長およびチャ
    ネル幅をそれぞれＬ_DrP 、Ｗ_DrP としたときに、Ｌ
    _DrN 、Ｗ_DrN 、Ｌ_DrP 、Ｗ_DrP は、以下の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
    １．２５ を満たすことを特徴とする液晶表示装置。
19. 【請求項１９】 請求項１３において、前記画素用薄膜
    トランジスタの低濃度ソース・ドレイン領域は、前記第
    １導電型の駆動回路用薄膜トランジスタの低濃度ソース
    ・ドレイン領域と同等量の第１導電型の不純物と、該不
    純物のドーズ量よりも少なくて前記第２導電型の駆動回
    路用薄膜トランジスタの低濃度ソース・ドレイン領域と
    同等量の第２の導電型の不純物とが導入されていること
    により、前記第１導電型の駆動回路用薄膜トランジスタ
    の低濃度ソース・ドレイン領域よりも実質的に低濃度の
    第１導電型領域になっていることを特徴とする液晶表示
    装置。
20. 【請求項２０】 請求項１９において、前記第１導電型
    はＮ型であり、前記第２導電型はＰ型であることを特徴
    とする液晶表示装置。
21. 【請求項２１】 請求項１９において、前記第１導電型
    はＰ型であり、前記第２導電型はＮ型であることを特徴
    とする液晶表示装置。
22. 【請求項２２】 請求項１９ないし２１のいずれかの項
    において、前記第１導電型の駆動回路用薄膜トランジス
    タおよび前記第１導電型の画素用薄膜トランジスタの前
    記低濃度ソース・ドレイン領域における第１導電型の不
    純物濃度をＮ_I ｃｍ^-3とし、前記第２導電型の駆動回路
    用薄膜トランジスタの前記低濃度ソース・ドレイン領域
    における第２導電型の不純物濃度をＮ_IIｃｍ^-3としたと
    きに、Ｎ_I、Ｎ_IIは、下記の各式 ０＜Ｎ_II＜Ｎ_I ＜１０×１０¹⁸ を満たすことを特徴とする液晶表示装置。
23. 【請求項２３】 請求項２２において、 （Ｎ_I −Ｎ_II）≦３×１０¹⁸ を満たすことを特徴とする液晶表示装置。
24. 【請求項２４】 請求項１９ないし２１のいずれかの項
    において、前記第１導電型の駆動回路用薄膜トランジス
    タおよび前記第１導電型の画素用薄膜トランジスタの前
    記低濃度ソース・ドレイン領域における第１導電型の不
    純物濃度をＮ_I ｃｍ^-3とし、前記第２導電型の駆動回路
    用薄膜トランジスタの前記低濃度ソース・ドレイン領域
    における第２導電型の不純物濃度をＮ_IIｃｍ^-3としたと
    きに、Ｎ_I、Ｎ_IIは、下記の各式 ０＜Ｎ_II ≦（４×１０¹⁸） Ｎ_II＜Ｎ_I ≦（Ｎ_II＋３×１０¹⁸） を満たすことを特徴とする液晶表示装置。
25. 【請求項２５】 請求項１９ないし２１のいずれかの項
    において、前記第１導電型の駆動回路用薄膜トランジス
    タおよび前記第１導電型の画素用薄膜トランジスタの前
    記低濃度ソース・ドレイン領域における第１導電型の不
    純物濃度をＮ_I ｃｍ^-3とし、前記第２導電型の駆動回路
    用薄膜トランジスタの前記低濃度ソース・ドレイン領域
    における第２導電型の不純物濃度をＮ_IIｃｍ^-3としたと
    きに、Ｎ_I、Ｎ_IIは、下記の各式 ０＜Ｎ_II＜Ｎ_I ≦（Ｎ_II＋３×１０¹⁸） Ｎ_I ≦（４×１０¹⁸） を満たすことを特徴とする液晶表示装置。
26. 【請求項２６】 請求項１９ないし２１のいずれかの項
    において、前記第１導電型の駆動回路用薄膜トランジス
    タおよび前記第１導電型の画素用薄膜トランジスタの前
    記低濃度ソース・ドレイン領域における第１導電型の不
    純物濃度をＮ_I ｃｍ^-3とし、前記第２導電型の駆動回路
    用薄膜トランジスタの前記低濃度ソース・ドレイン領域
    における第２導電型の不純物濃度をＮ_IIｃｍ^-3としたと
    きに、Ｎ_I、Ｎ_IIは、下記の各式 ０＜Ｎ_II＜Ｎ_I ≦（４×１０¹⁸） （Ｎ_I −３×１０¹⁸）≦Ｎ_II≦（３×１０¹⁸） を満たすことを特徴とする液晶表示装置。
27. 【請求項２７】 請求項１９ないし２１のいずれかの項
    において、前記第１導電型の駆動回路用薄膜トランジス
    タおよび前記第１導電型の画素用薄膜トランジスタの前
    記低濃度ソース・ドレイン領域における第１導電型の不
    純物濃度をＮ_I ｃｍ^-3とし、前記第２導電型の駆動回路
    用薄膜トランジスタの前記低濃度ソース・ドレイン領域
    における第２導電型の不純物濃度をＮ_IIｃｍ^-3とし、更
    に前記第１導電型の駆動回路用薄膜トランジスタのチャ
    ネル長Ｌ_Dr1をｘ（μｍ）とした時に（但し、０＜ｘ ≦
    ３）、ｘとＮ_I 、Ｎ_IIは下記の各式 ０＜Ｎ_II＜Ｎ_I ≦（ｘ×１０¹⁸） を満たすことを特徴とする液晶表示装置。
28. 【請求項２８】 請求項２０ないし２７のいずれかの項
    に規定する液晶表示装置の製造方法において、前記第２
    導電型の駆動回路用薄膜トランジスタの低濃度ソース・
    ドレイン領域を形成するための低濃度第２導電型不純物
    導入工程では、該ソース・ドレイン領域の形成予定領域
    に加えて前記画素用薄膜トランジスタの低濃度ソース・
    ドレイン領域の形成予定領域にも低濃度の第２導電型不
    純物を導入し、しかる後に、前記第１導電型の駆動回路
    用薄膜トランジスタの低濃度ソース・ドレイン領域を形
    成するための低濃度第１導電型不純物導入工程では、該
    ソース・ドレイン領域の形成予定領域に加えて前記画素
    用薄膜トランジスタの低濃度ソース・ドレイン領域の形
    成予定領域にも前記低濃度第２導電型不純物導入工程に
    おける第２導電型不純物のドーズ量よりも大きなドーズ
    量で第１導電型の不純物を導入し、前記低濃度第２導電
    型不純物導入工程において第２導電型として形成された
    前記画素用薄膜トランジスタの低濃度ソース・ドレイン
    領域の形成予定領域を第１導電型に反転させることによ
    って、前記画素用薄膜トランジスタの低濃度ソース・ド
    レイン領域を形成することを特徴とする液晶表示装置の
    製造方法。
29. 【請求項２９】 請求項２０ないし２７のいずれかの項
    に規定する液晶表示装置の製造方法において、前記第１
    導電型の駆動回路用薄膜トランジスタの低濃度ソース・
    ドレイン領域を形成するための低濃度第１導電型不純物
    導入工程では、該ソース・ドレイン領域の形成予定領域
    に加えて前記画素用薄膜トランジスタの低濃度ソース・
    ドレイン領域の形成予定領域にも低濃度の第１導電型不
    純物を導入し、しかる後に、前記第２導電型の駆動回路
    用薄膜トランジスタの低濃度ソース・ドレイン領域を形
    成するための低濃度第２導電型不純物導入工程では、該
    ソース・ドレイン領域の形成予定領域に加えて前記画素
    用薄膜トランジスタの低濃度ソース・ドレイン領域の形
    成予定領域にも前記低濃度第１導電型不純物導入工程に
    おける第１導電型不純物のドーズ量よりも小さなドーズ
    量の第２導電型不純物を導入し、前記低濃度第１導電型
    不純物導入工程において形成された前記画素用薄膜トラ
    ンジスタの低濃度ソース・ドレイン領域の形成予定領域
    における不純物濃度を実質的に低濃度化することによっ
    て、前記画素用薄膜トランジスタの低濃度ソース・ドレ
    イン領域を形成することを特徴とする液晶表示装置の製
    造方法。
30. 【請求項３０】 アクティブマトリクス基板上に、駆動
    回路部に形成されＣＭＯＳ回路を構成する第１導電型お
    よび第２導電型の駆動回路用薄膜トランジスタと、画素
    領域に形成された第１導電型の画素用薄膜トランジスタ
    とを有する液晶表示装置において、 前記第１導電型の画素用薄膜トランジスタ、前記第１導
    電型の駆動回路用薄膜トランジスタ、および前記第２導
    電型の駆動回路用薄膜トランジスタは、ソース・ドレイ
    ン領域のうち、ゲート電極の端部に対してゲート絶縁膜
    を介して対峙する部分に低濃度ソース・ドレイン領域を
    備えるＬＤＤ構造を有し、 前記第１導電型の画素用薄膜トランジスタの前記低濃度
    ソース・ドレイン領域の長さは、前記第１導電型の駆動
    回路用薄膜トランジスタの前記低濃度ソース・ドレイン
    領域の長さより長いことを特徴とする液晶表示装置。
31. 【請求項３１】 請求項３０において、前記第１導電型
    はＮ型であり、前記第２導電型はＰ型であることを特徴
    とする液晶表示装置。
32. 【請求項３２】 請求項３０において、前記第１導電型
    はＰ型であり、前記第２導電型はＮ型であることを特徴
    とする液晶表示装置。
33. 【請求項３３】 請求項３１乃至３２において、前記Ｐ
    型の駆動回路用薄膜トランジスタの前記低濃度ソース・
    ドレイン領域の長さは、前記Ｎ型の駆動回路用薄膜トラ
    ンジスタの前記低濃度ソース・ドレイン領域の長さより
    短いことを特徴とする液晶表示装置。
34. 【請求項３４】 請求項３３において、前記Ｎ型の駆動
    回路用薄膜トランジスタの前記低濃度ソース・ドレイン
    領域の長さは、前記Ｐ型の駆動回路用薄膜トランジスタ
    の前記低濃度ソース・ドレイン領域の長さに対して約
    １．５倍から約３倍までの範囲にあることを特徴とする
    液晶表示装置。
35. 【請求項３５】 請求項３１乃至３２において、前記Ｎ
    型の駆動回路用薄膜トランジスタの低濃度ソース・ドレ
    イン領域の長さおよび幅をそれぞれＬ_DrNLDD、Ｗ_DrNLDD
    とし、前記Ｐ型の駆動回路用薄膜トランジスタの低濃度
    ソース・ドレイン領域の長さおよび幅をそれぞれＬ
    _DrPLDD、Ｗ_DrPLDDとしたときに、Ｌ_DrNLDD、Ｗ_DrNLDD、
    Ｌ_DrPLDD、Ｗ_DrPLDDは、以下の式 １．５＜（Ｌ_DrNLDD／Ｗ_DrNLDD）／（Ｌ_DrPLDD／Ｗ
    _DrPLDD）＜３．０ を満たすことを特徴とする液晶表示装置。
36. 【請求項３６】 請求項３１乃至３５において、前記Ｎ
    型の駆動回路用薄膜トランジスタのチャネル長およびチ
    ャネル幅をそれぞれＬ_DrN およびＷ_DrN とし、前記Ｐ型
    の駆動回路用薄膜トランジスタのチャネル長およびチャ
    ネル幅をそれぞれＬ_DrP 、Ｗ_DrP としたときに、Ｌ
    _DrN 、Ｗ_DrN 、Ｌ_DrP 、Ｗ_DrP は、以下の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
    １．２５ を満たすことを特徴とする液晶表示装置。
37. 【請求項３７】 アクティブマトリクス基板上に、駆動
    回路部に形成されＣＭＯＳ回路を構成する第１導電型お
    よび第２導電型の駆動回路用薄膜トランジスタと、画素
    領域に形成された第１導電型の画素用薄膜トランジスタ
    とを有する液晶表示装置において、 前記第１導電型の画素用薄膜トランジスタ、前記第１導
    電型の駆動回路用薄膜トランジスタ、および前記第２導
    電型の駆動回路用薄膜トランジスタは、ソース・ドレイ
    ン領域のうち、ゲート電極の端部に対してゲート絶縁膜
    を介して対峙する部分に低濃度ソース・ドレイン領域を
    備えるＬＤＤ構造を有し、 前記第１導電型の画素用薄膜トランジスタの前記低濃度
    ソース・ドレイン領域の長さは、前記第１導電型の駆動
    回路用薄膜トランジスタの前記低濃度ソース・ドレイン
    領域の長さより長く、 前記第１導電型の画素用薄膜トランジスタにおける前記
    低濃度ソース・ドレイン領域の不純物濃度は、前記第１
    導電型の駆動回路用薄膜トランジスタにおける前記低濃
    度ソース・ドレイン領域の不純物濃度に比較して低いこ
    とを特徴とする液晶表示装置。
38. 【請求項３８】 請求項３７において、前記第１導電型
    はＮ型であり、前記第２導電型はＰ型であることを特徴
    とする液晶表示装置。
39. 【請求項３９】 請求項３７において、前記第１導電型
    はＰ型であり、前記第２導電型はＮ型であることを特徴
    とする液晶表示装置。
40. 【請求項４０】 請求項３８乃至３９において、前記Ｐ
    型の駆動回路用薄膜トランジスタの前記低濃度ソース・
    ドレイン領域の長さは、前記Ｎ型の駆動回路用薄膜トラ
    ンジスタの前記低濃度ソース・ドレイン領域の長さより
    短いことを特徴とする液晶表示装置。
41. 【請求項４１】 請求項４０において、前記Ｎ型の駆動
    回路用薄膜トランジスタの前記低濃度ソース・ドレイン
    領域の長さは、前記Ｐ型の駆動回路用薄膜トランジスタ
    の前記低濃度ソース・ドレイン領域の長さに対して約
    １．５倍から約３倍までの範囲にあることを特徴とする
    液晶表示装置。
42. 【請求項４２】 請求項４０乃至４１において、前記Ｐ
    型の駆動回路用薄膜トランジスタにおける前記低濃度ソ
    ース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回
    路用薄膜トランジスタにおける前記低濃度ソース・ドレ
    イン領域の不純物濃度に比較して高いことを特徴とする
    液晶表示装置。
43. 【請求項４３】 請求項４２において、前記Ｐ型の駆動
    回路用薄膜トランジスタにおける前記低濃度ソース・ド
    レイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜
    トランジスタにおける前記低濃度ソース・ドレイン領域
    の不純物濃度に対して約６倍から約８倍までの範囲にあ
    ることを特徴とする液晶表示装置。
44. 【請求項４４】 請求項３８乃至３９において、前記Ｎ
    型の駆動回路用薄膜トランジスタの低濃度ソース・ドレ
    イン領域の長さおよび幅をそれぞれＬ_DrNLDD、Ｗ_DrNLDD
    とし、前記Ｐ型の駆動回路用薄膜トランジスタの低濃度
    ソース・ドレイン領域の長さおよび幅をそれぞれＬ
    _DrPLDD、Ｗ_DrPLDDとしたときに、Ｌ_DrNLDD、Ｗ_DrNLDD、
    Ｌ_DrPLDD、Ｗ_DrPLDDは、以下の式 １．５＜（Ｌ_DrNLDD／Ｗ_DrNLDD）／（Ｌ_DrPLDD／Ｗ
    _DrPLDD）＜３．０ を満たすことを特徴とする液晶表示装置。
45. 【請求項４５】 請求項３８乃至４４において、前記Ｎ
    型の駆動回路用薄膜トランジスタのチャネル長およびチ
    ャネル幅をそれぞれＬ_DrN およびＷ_DrN とし、前記Ｐ型
    の駆動回路用薄膜トランジスタのチャネル長およびチャ
    ネル幅をそれぞれＬ_DrP 、Ｗ_DrP としたときに、Ｌ
    _DrN 、Ｗ_DrN 、Ｌ_DrP 、Ｗ_DrP は、以下の式 ０．８≦（Ｌ_DrN ・Ｗ_DrN ）／（Ｌ_DrP ・Ｗ_DrP ）≦
    １．２５ を満たすことを特徴とする液晶表示装置。
46. 【請求項４６】 Ｎ型およびＰ型の薄膜トランジスタに
    よりＣＭＯＳ回路が構成された薄膜半導体装置におい
    て、前記Ｎ型の薄膜トランジスタの低濃度ソース・ドレ
    イン領域の長さおよび幅をそれぞれＬ_DrNLDD、Ｗ_DrNLDD
    とし、前記Ｐ型の薄膜トランジスタの低濃度ソース・ド
    レイン領域の長さおよび幅をそれぞれＬ_{DrPL DD}、Ｗ
    _DrPLDDとしたときに、Ｌ_DrNLDD、Ｗ_DrNLDD、Ｌ_DrPLDD、
    Ｗ_DrPLDDは、以下の式 （Ｌ_DrNLDD／Ｗ_DrNLDD）≧（Ｌ_DrPLDD／Ｗ_DrPLDD） を満たすことを特徴とする薄膜半導体装置。
47. 【請求項４７】 薄膜半導体装置が形成された基板を構
    成要素の一部とする電子機器に於いて、 該薄膜半導体装置は請求項４６に記載されて居る物で有
    る事を特徴とする電子機器。
48. 【請求項４８】 アクティブマトリクス基板上に、駆動
    回路部でＣＭＯＳ回路を構成する第１導電型および第２
    導電型の駆動回路用薄膜トランジスタと、画素領域に形
    成された第１導電型の画素用薄膜トランジスタとを有す
    る液晶表示装置において、 前記駆動回路用薄膜トランジスタおよび前記画素用薄膜
    トランジスタは、ソース・ドレイン領域のうち、ゲート
    電極の端部に対してゲート絶縁膜を介して対峙する部分
    に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有
    し、 前記第１導電型の画素用薄膜トランジスタの低濃度ソー
    ス・ドレイン領域の長さおよび幅をそれぞれＬ_PiILDD、
    Ｗ_PiILDDとし、前記第１導電型の駆動回路用薄膜トラン
    ジスタの低濃度ソース・ドレイン領域の長さおよび幅を
    それぞれＬ_{DrIL DD}、Ｗ_DrILDDとしたときに、Ｌ_PiILDD、
    Ｗ_PiILDD、Ｌ_DrILDD、Ｗ_DrILDDは、以下の式 （Ｌ_PiILDD／Ｗ_PiILDD）≧（Ｌ_DrILDD／Ｗ_DrILDD） を満たすことを特徴とする液晶表示装置。
49. 【請求項４９】 請求項１３乃至２７、請求項３０乃至
    ４５、請求項４８の内のいずれかの項に記載の液晶表示
    装置を備えた事を特徴とする電子機器。