JP5111802B2 - 薄膜トランジスタ基板、及びその製造方法 - Google Patents

薄膜トランジスタ基板、及びその製造方法 Download PDF

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Description

本発明は、薄膜トランジスタ基板、及びその製造方法に関する。
液晶や有機ＥＬを使った表示装置には、多数の画素がマトリクス上に配列されている。各画素には、スイッチング素子として薄膜トランジスタ（Thin Film Transistors：以下、ＴＦＴと示す）が使用され、液晶を駆動させるための画素電極や、走査信号配線、画像信号配線と接続されている。
従来のＴＦＴは、主に、非晶質シリコン（Amorphous Silicon：以下、ａ−Ｓｉと称す）膜を半導体層の材料に用いてきたが、近年では、多結晶シリコン（Poly Silicon：以下、ｐ−Ｓｉと称す）膜を半導体層の材料に用いたＴＦＴの実用化が図られている。ｐ−Ｓｉを半導体層として用いるＴＦＴは移動度が大きく、良好な半導体特性を有するからであり、スイッチング素子のＴＦＴだけでなく、これらのスイッチング素子を動作させるための駆動回路素子としても使うことが可能となる。アレイ基板上に駆動回路を作りこむことで、駆動用のＩＣ（Integrated Circuit：集積回路）の実装が不要になるなどの利点があるので、製品の低コスト化、高機能化、高集積化などが可能になるとして期待されている。
例えば、液晶表示装置の場合、図９に示すように、絶縁性基板上にＴＦＴ、信号配線や画素電極などを所望の位置、構造に形成することで、アレイ基板１１０を形成する。
アレイ基板１１０には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１２とが設けられている。この表示領域１１１には、複数のゲート配線（走査信号線）１１３と複数のソース配線（表示信号線）１１４とが形成されている。複数のゲート配線１１３は平行に設けられている。同様に、複数のソース配線１１４は平行に設けられている。ゲート配線１１３とソース配線１１４とは、互いに交差するように形成されている。ゲート配線１１３とソース配線１１４とは直交している。隣接するゲート配線１１３とソース配線１１４とで囲まれた領域が画素１１７となる。したがって、アレイ基板１１０では、画素１１７がマトリクス状に配列される。
更に、アレイ基板１１０の額縁領域１１２には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線１１３は、表示領域１１１から額縁領域１１２まで延設されている。そして、ゲート配線１１３は、アレイ基板１１０の端部で、走査信号駆動回路１１５に接続される。ソース配線１１４も同様に、表示領域１１１から額縁領域１１２まで延設されている。そして、ソース配線１１４は、アレイ基板１１０の端部で、表示信号駆動回路１１６と接続される。走査信号駆動回路１１５の近傍には、端子接続部分を介して、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、端子部を介して、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
外部配線１１８、１１９からそれぞれ走査信号駆動回路１１５、及び表示信号駆動回路１１６に対して各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１３に供給する。このゲート信号によって、ゲート配線１１３が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１４に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。
画素１１７内には、少なくとも１つのＴＦＴ１２０が形成されている。ＴＦＴ１２０はソース配線１１４とゲート配線１１３の交差点近傍に配置される。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。すなわち、ゲート配線１１３からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線１１４から、ＴＦＴ１２０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、アレイ基板１１０の表面には、配向膜（図示せず）が形成されている。
更に、アレイ基板１１０と対向して、対向基板が配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜などが形成されている。なお、ＩＰＳ（In-Plane Switching）などの場合には、対向電極はアレイ基板１１０側に配置される場合もある。そして、アレイ基板１１０と対向基板との間に液晶層が狭持される。すなわち、アレイ基板１１０と対向基板との間には液晶が導入されている。更に、アレイ基板１１０と対向基板との外側の面には、偏光板、及び位相差板などが設けられる。また、液晶表示パネルの反視認側には、バックライトユニットなどが配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
したがって、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。したがって、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
図１０は、一般的なトップゲート型のｐ−ＳｉＴＦＴの構成を示す平面図及び断面図である。図１０（ｂ）は、図１０（ａ）におけるＡ−Ｂに示す部分の断面図である。なお、図１０（ａ）におけるＣ−Ｄに示す部分の断面図は図１（ｃ）と同じ構造となる。
ＴＦＴ１２１は、絶縁保護層１２を介して絶縁性基板１１の上に形成された半導体層１３と、半導体層１３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６とにより構成される。なお、ボトムゲート型のａ−ＳｉＴＦＴの場合は、ゲート電極１６と半導体層１３の位置が逆となる。
図１０（ｂ）において、半導体層１３の断面は、下部から上部にかけて幅が狭くなる台形状となっており、側壁面がテーパー状になっている（テーパー部１４）。この理由を以下に述べる。図１０（ｂ）に示すように、半導体層１３の上には、半導体層１３を覆うようにゲート絶縁膜１５が形成される。半導体層１３の断面形状が矩形である場合、ゲート絶縁膜１５は、半導体層１３の段差により半導体層１３の側壁部分でカバレッジが悪くなり、庇状に張り出す。その後、ゲート電極１６を形成するためにゲート電極層をドライエッチングする場合、庇の下の部分に堆積したゲート電極材料がエッチング残渣として残る。エッチング残渣は、隣接する配線とショートするという問題を発生させる。また、ゲート電極層をウェットエッチングする場合は、庇部分をカバーするゲート電極材料がエッチングされ、ゲート電極１６が断線するという問題も発生する。このような問題を解決するため、半導体層１３の側壁面がテーパー状に形成されている。
しかし、半導体層１３の側壁面をテーパー状に形成することにより、ゲート電極１６のエッチング残渣や断線に関する不具合は解決できるが、別の問題が発生する。すなわち、半導体層１３の膜厚に薄い部分（テーパー部１４）が形成されることにより、ＴＦＴ１２１は、低いゲート電圧においてメインのチャネル領域１３２よりも先にオン状態となる。そのため、図１１に示すサブスレッショルド特性（Ｉｄ−Ｖｇ特性）において、ハンプが発生しやすくなるという問題が生じる。これは、閾値電圧（スレッショルド電圧：Ｖｔｈ）の制御を困難なものとするため、ＴＦＴ１２１のデバイス特性を不安定にさせる原因となる。
このような課題を解決するため、特許文献１〜４が開示されている。特許文献１〜３は、ＴＦＴ１２１の電気特性を改善するために、テーパー部１４にＡｒなどの不純物を導入する、あるいはテーパー部１４を酸化させることによって、実質的にテーパー部１４の電気抵抗を大きくすることで、比較的低いゲート電圧でもオン状態となることを防いでいる。特許文献４は、半導体層１３のテーパー部１４の上部ゲート電極１６の一部を開口した上、テーパー部１４に不純物が導入されないようにする。すなわち、テーパー部１４の上部にはゲート電極１６が存在せず、テーパー部１４には不純物が存在しない。その結果、テーパー部１４は、ゲート電極１６の電位による影響が受け難くなるというものである。
特開２０００−７７６６５号公報 特開２００３−２５８２６２号公報 特開２０００−３３２２５４号公報 特開平７−３２６７６３号公報
しかしながら、発明者は従来技術には以下の課題があることを見出した。特許文献１〜３では、テーパー部１４への不純物導入や酸化をする場合、新たな工程を追加する必要がある。また、特許文献４では、テーパー部１４近傍の絶縁膜中や絶縁膜界面において固定電位が存在すると、その影響を受けて反転層が形成されやすくなる。すなわち、改善効果はあるものの、依然として図１１に示すサブスレッショルド特性においてハンプが発生する可能性がある。
本発明は、以上の課題を考慮し、優れた特性の薄膜トランジスタ基板、及びその製造方法を提供することを目的とする。
本発明の第１の態様は、第１のチャネル導電型の薄膜トランジスタと、第２のチャネル導電型の薄膜トランジスタとを有する薄膜トランジスタ基板であって、両薄膜トランジスタにおいて、チャネル領域の端部におけるテーパー部分上に前記薄膜トランジスタのソース領域側からドレイン領域側に平面的につながった形状を有する開口部が設けられ、該開口部によって、ゲート絶縁膜を介して前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分に切り離されたゲート電極と、前記テーパー部分上および前記ゲート電極上を覆い形成された層間絶縁膜と、前記層間絶縁膜の上層に設けられ、前記切り離されたゲート電極における前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分とを前記層間絶縁膜に設けられるコンタクトホールを介して電気的に接続する配線層とが設けられ、第１のチャネル導電型の薄膜トランジスタにおける前記開口部に対応するチャネル領域には第２のチャネル導電型の薄膜トランジスタのソース／ドレイン領域と同じ型の不純物領域を備え、第２のチャネル導電型の薄膜トランジスタにおける前記開口部に対応するチャネル領域には第１のチャネル導電型の薄膜トランジスタのソース／ドレイン領域と同じ型の不純物領域を備えることを特徴とする薄膜トランジスタ基板である。
また、本発明の第２の態様は、第１のチャネル導電型の薄膜トランジスタと、第２のチャネル導電型の薄膜トランジスタとを有する薄膜トランジスタ基板の製造方法であって、両薄膜トランジスタにおいて、チャネル領域の端部におけるテーパー部分上に前記薄膜トランジスタのソース領域側からドレイン領域側に平面的につながった形状を有する開口部が設けられ、該開口部によって、ゲート絶縁膜を介して前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分に切り離されたゲート電極を形成し、前記テーパー部分上および前記ゲート電極上を覆うように層間絶縁膜を形成し、前記層間絶縁膜の上層に、前記切り離されたゲート電極における前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分とを前記層間絶縁膜に設けられるコンタクトホールを介して電気的に接続する配線層を形成し、前記第１のチャネル導電型の薄膜トランジスタのソース／ドレイン領域を形成するための不純物導入と、前記第２のチャネル導電型の薄膜トランジスタの前記ゲート電極に設けられた開口部に対応するチャネル領域に導入される不純物導入とが同じ工程で実施され、前記第２のチャネル導電型の薄膜トランジスタのソース／ドレイン領域を形成するための不純物導入と、前記第１のチャネル導電型の薄膜トランジスタの前記ゲート電極に設けられた開口部に対応するチャネル領域に導入される不純物導入とが同じ工程で実施されることを特徴とする薄膜トランジスタ基板の製造方法である。
以上のような構成により、本発明は、新たな工程を追加することなく、サブスレッショルド特性（Ｉｄ−Ｖｇ特性）において、ハンプの発生を抑制し、閾値電圧（スレッショルド電圧：Ｖｔｈ）の制御性を向上させることができるので、優れた特性の薄膜トランジスタ基板、及びその製造方法を提供することができる。
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
実施の形態１．
図１は、本発明における代表的なＴＦＴを示している。図１（ａ）は、ＴＦＴの平面構造を示した平面図である。図１（ｂ）は、図１（ａ）におけるＡ−Ｂ部の断面方向を示した断面図である。図１（ｃ）は、図１（ａ）におけるＣ−Ｄ部の断面方向を示した断面図である。図１（ａ）〜（ｃ）を用いて、ＴＦＴの構造について説明する。なお、図１では、例えば、図９で示した走査信号駆動回路１１５、または表示信号駆動回路１１６に形成されるＣＭＯＳトランジスタのうち、ＮＭＯＳまたはＰＭＯＳのどちらか一方の薄膜トランジスタを示している。なお、アレイ基板の構成については、図９で示したものと同様である。
図１に示すＴＦＴは、絶縁性基板１の上に絶縁保護層２を堆積する。次に、ソース／ドレイン領域３１及びチャネル領域３２を持つ半導体層３を堆積し、フォトレジスト工程を経て半導体層３を所望のパターンに加工する。実際のデバイスにおいて、半導体層３の平面形状は、トランジスタのチャネル長やチャネル幅、及びコンタクト位置などの設定によって様々な形をとりえるが、図１では、便宜上単純な四角形で示す（図１（ａ）参照）。また、半導体層３の端部は、前述したようにゲート電極６と半導体層３との耐圧確保（ショート防止）やゲート電極６の断線防止のため、テーパー形状（テーパー部４）となっている。
次に、ゲート絶縁膜５とゲート電極６を順次形成する。ゲート電極６は、フォトレジスト工程を経てゲート電極６を所望のパターンに加工される。第１の実施形態は、半導体層３のテーパー部４の上部に相当するゲート電極６に開口部６１を設けることに特徴を有している。
この開口部６１は、テーパー部４と略同幅であり、ゲート電極６のチャネル幅方向に沿って矩形状に開口している。この開口部６１の幅は、写真製版やエッチングによる寸法シフト及び写真製版の重ね合わせ精度を考慮して、テーパー部４が開口部６１内に入る程度の幅があればよい。
開口部６１の形状は矩形に限らず、楕円形状であることも可能である。テーパー部４の上部にあるゲート電極６は、テーパー部４上にて完全に切断されておらず、チャネル幅方向に対して両端部分が接続している。チャネル幅方向においてゲート電極６は、テーパー部４よりも幅広に形成され、両側にはみ出している。このように、半導体層３のチャネル領域３２のチャネル幅方向の端部の対面に相当するゲート電極６の少なくとも一部が開口している。なお、本発明において、チャネル領域３２におけるテーパー部４と、チャネル領域３２のチャネル幅方向の端部と、は同様の意味を示す。また、ゲート電極６と半導体層３との間には、ゲート絶縁膜５が配置されている。Ａ−Ｂ部断面におけるゲート電極６は、ゲート絶縁膜５を介して、テーパー部４を除く半導体層３のチャネル領域３２の対面に配置される。
一方、図１（ｃ）では、半導体層３のソース／ドレイン領域３１に不純物導入した後、層間絶縁膜７を堆積させる。次に、写真製版、エッチング、レジスト除去などの工程を経てゲート電極６上やソース／ドレイン領域３１上の層間絶縁膜７にコンタクトホール８を開口する。次に、配線材料の堆積、写真製版、エッチング、レジスト除去などの工程を経て所望の回路を形成するためのソース配線９を形成することで、ＴＦＴの形成が完了する。
この後、表示装置となる場合には、必要に応じて別の層間絶縁膜や画素電極が形成される。ソース配線９やゲート配線（不図示）などの信号配線は、ソース／ドレイン領域３１やゲート電極６と電気的に接続し、外部及び基板上の回路内の画像信号や制御信号を伝達する。
次に、図２〜図５を用いて、ＣＭＯＳプロセスによるＴＦＴ製造工程を詳細に述べる。図２は、絶縁性基板１に絶縁保護層２を堆積後、ＮＭＯＳ領域１０１の半導体層３０１と、ＰＭＯＳ領域１０２の半導体層３０２を形成した工程を示すものである。図２（ａ）は平面図を示し、図２（ｂ）は図２（ａ）のＧ−Ｈ部の断面を示す断面図である。図２〜図５では、右側にｐチャネルＭＯＳトランジスタ（ＰＭＯＳ−ＴＦＴ）が形成されるＰＭＯＳ領域１０２を示し、左側にｎチャネルＭＯＳトランジスタ（ＮＭＯＳ−ＴＦＴ）が形成されるＮＭＯＳ領域１０１を示す。
図２（ｂ）に示すように、始めに、例えばガラスなどの絶縁性基板１を純水または酸を用いて洗浄する。なお、絶縁性基板１はガラスに限らず、石英、プラスチック（ポリカーボネート、アクリルなど）などの材料を用いることもできる。また、ＳＵＳなどの金属基板であっても、その上に絶縁保護層を形成することで基板材料として使用することもできる。
次に、絶縁性基板１上に、例えばＣＶＤ（化学気相成膜）法などにより絶縁材料を成膜し、絶縁保護層２を形成する。絶縁保護層２は、絶縁性基板１とその上部の素子間との絶縁、及び絶縁性基板１からの汚染物質の拡散を防止する。また、絶縁保護層１２の上部に形成する半導体層３との界面準位密度を抑え、ＴＦＴの性能を安定化する目的も有する。なお、絶縁保護層２は、シリコン酸化膜或いはシリコン窒化膜、またはこれらの積層膜や複合膜（酸窒化膜）などを用いる。
次に、絶縁保護層２の上に、半導体層であるシリコンを堆積する。その後、写真製版、エッチング、レジスト除去の工程を経て、半導体層をパターニングする。図２では、ＣＭＯＳプロセスによるＴＦＴ製造工程を述べるものであるため、ＮＭＯＳ領域１０１の半導体層３０１と、ＰＭＯＳ領域１０２の半導体層３０２が各々形成されている。半導体層３０１、３０２の材料としては、ポリシリコン膜の他、アモルファスシリコン膜やマイクロクリスタルシリコンなども使用可能である。ＴＦＴの特性を向上させる目的で、必要に応じて、半導体層を堆積した後や、半導体層をパターニングした後に、シリコンを結晶化するプロセスを入れる場合がある。結晶化のプロセスの例としては、レーザー照射や熱処理による固相成長などが挙げられる。
次に、図３及び図４を用いて、ゲート電極６の形成からソース／ドレイン領域の形成に係る工程を述べる。この工程は、本発明に係るＴＦＴの特徴を説明する上で、中核的な部分である。図３では、ＰＭＯＳ領域１０２のゲート電極形成からソース／ドレイン領域３１２形成に係る工程を説明する。図３においても図２と同様に、図３（ａ）は平面図を示し、図３（ｂ）は図３（ａ）のＧ−Ｈ部の断面を示す断面図である。まず、図２にて形成された半導体層３０１、３０２の上を覆うように、ゲート絶縁膜５を堆積させる。ゲート絶縁膜５は、半導体層３０１、３０２との界面準位密度を抑えるため、シリコン酸化膜などによって形成される。また、絶縁性基板１の材料の熱歪を考慮すると低温ＣＶＤ法による成膜が望ましいが、材料、成膜方法について、上記に限るものではない。
次に、ゲート絶縁膜５の上にゲート電極層を堆積する。ゲート電極６の材料は、Ｃｒ、Ｗ、Ｍｏ、Ａｌなどの金属材料や、導電性のポリシリコン層を用いることができるが、単一の材料に限定する必要はなく、これらの金属の合金や積層膜であっても構わない。写真製版、エッチング及びレジスト除去の工程を経て、ＰＭＯＳ領域１０２のゲート電極６が形成される。ここで、ＮＭＯＳ領域１０１のチャネル幅方向の端部の上部に相当する部分に、開口部６１を設けておく。これは、ゲート電極６のマスクパターンに開口部６１を設けておくことで、ＰＭＯＳ領域１０２のゲート電極６を形成する工程と同時に形成できる。ゲート電極６形成用のレジスト（不図示）を除去した後、ＰＭＯＳ領域１０２のソース／ドレイン領域３１２を形成するための不純物導入２１を行う。導入される不純物は、ＰＭＯＳ領域１０２のソース／ドレイン領域３１２を形成するものであるため、ボロン（Ｂ）などのｐ型不純物である。これにより、ＰＭＯＳ領域１０２のＴＦＴ（ＰＭＯＳ−ＴＦＴ）が形成される。同時に、ＮＭＯＳ領域１０１のゲート電極上にも開口部６１が存在するため、この領域に相当する半導体層３０１のチャネル端部にもｐ型不純物が導入される。
前記開口部６１に対応するチャネル領域では、高濃度のｐ型不純物が導入されるため、この領域においては反転層が形成され難くなり、その結果、Ｉｄ−Ｖｇ特性におけるハンプの発生が抑制されることになる。
このように、ＰＭＯＳ領域１０２のソース／ドレイン領域３１２への不純物導入２１と同時に、同じｐ型不純物が同じ濃度でＮＭＯＳ領域１０１の半導体層３０１のテーパー部４１へ導入されることが、第１の実施形態の特徴の１つである。ここでの不純物導入２１の方法は、質量分離を行うイオン注入であっても、質量分離を行わないイオンドーピングのいずれであっても構わない。また、上記説明では、ゲート電極６形成用レジストの除去後に不純物導入２１を行ったが、レジスト除去前に行っても構わない。
次に、図４では、ＮＭＯＳ領域１０１のゲート電極形成からソース／ドレイン領域３１１形成に係る工程を説明する。図４においても図２、図３と同様に、図４（ａ）は平面図を示し、図４（ｂ）は図４（ａ）のＧ−Ｈ部の断面を示す断面図である。図３においてＰＭＯＳ領域１０２のＴＦＴ形成した後、図４では、写真製版、エッチングを経て、ＮＭＯＳ領域１０１のゲート電極６を更にパターニングする。ここで、ＰＭＯＳ領域１０２のチャネル幅方向の端部の上部に相当する部分に、開口部６７を設けておく。これは、ゲート電極６のマスクパターンに開口部６７を設けておくことで、ＮＭＯＳ領域１０１のゲート電極６を形成する工程と同時に形成できる。なお、図４中の点線で示されるレジスト６５は、ＮＭＯＳ領域１０１のゲート電極６、及びＰＭＯＳ領域１０２のチャネル幅方向の端部の上部に相当する部分の開口部６７を形成するような平面パターンを有している。
次に、レジスト６５が形成された状態で、ゲート電極６のパターニングを行うことで、ＮＭＯＳ側のゲート電極が形成され、同時にＰＭＯＳ領域１０２におけるゲート電極６上の開口部６７も同時に形成される。
次に、ＮＭＯＳ領域１０１のソース／ドレイン領域３１１を形成するための不純物導入２２を行う。導入される不純物は、ＮＭＯＳ領域１０１のソース／ドレイン領域３１１を形成するものであるため、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物である。これにより、ＮＭＯＳ領域１０１のＴＦＴ（ＮＭＯＳ−ＴＦＴ）が形成される。同時に、ＰＭＯＳ領域１０２のゲート電極６上に開口部６７が存在するため、この領域に相当する半導体層３０２のチャネル端部にもｎ型不純物が導入される。
ここで、ＰＭＯＳ領域１０２のソース／ドレイン領域３１２、及びＮＭＯＳ領域の開口部６１は、レジスト６５で覆われているため、ｎ型不純物が導入されない。
前記開口部６７に対応するチャネル領域では、高濃度のｎ型不純物が導入されるため、この領域においては反転層が形成され難くなり、その結果、Ｉｄ−Ｖｇ特性におけるハンプの発生が抑制されることになる。
このように、ＮＭＯＳ領域１０１のソース／ドレイン領域３１１への不純物導入２２と同時に、同じｎ型不純物が同じ濃度でＰＭＯＳ領域１０２の半導体層３０２のテーパー部４２へ導入されることが、図３と同様に第１の実施形態の特徴の１つである。ここでの不純物導入２２の方法は、質量分離を行うイオン注入であっても、質量分離を行わないイオンドーピングのいずれであっても構わない。
但し、図４における不純物導入２２は、レジスト６５を除去する前に行う必要がある。もし、レジスト６５を除去した後にＮＭＯＳ領域１０１側のソース／ドレイン領域３１１の不純物導入２２を行った場合、ＰＭＯＳ領域１０２のソース／ドレイン領域３１２に、ＮＭＯＳ及びＰＭＯＳ両方の不純物が導入されてしまうからである。
なお、ＮＭＯＳ−ＴＦＴには、ＬＤＤ（Lightly Doped Drain）部分を形成することも可能であるが、発明の本質と関わらないため、ここでは詳しい説明は省略する。
上述したように、開口部６１、または開口部６７から、相補する型のソース／ドレイン領域３１１、３１２と同じ型の不純物をテーパー部４１、４２に導入することで、テーパー部４１、４２でのチャネル形成が抑制される。したがって、図１１に示したＩｄ−Ｖｇ特性の劣化を抑制することが可能となる。ここでいう、「相補する型のソース／ドレイン領域と同じ型の不純物」とは、相補型ＭＯＳ構造における相対するＭＯＳのソース／ドレイン領域と同じ型の不純物と同じものであり、例えば、ＮＭＯＳ−ＴＦＴに着目してみた場合には、ＮＭＯＳ領域１０１のゲート電極６の開口部６１にはＰＭＯＳ領域１０２のソース／ドレイン領域３１２と同じ不純物が導入されることである。逆に、ＰＭＯＳ−ＴＦＴに着目してみた場合には、ＰＭＯＳ領域１０２のゲート電極６の開口部６７にはＮＭＯＳ領域１０１のソース／ドレイン領域３１１と同じ不純物が導入されることである。
最後に、図５を用いて、ソース配線９の形成について説明する。図５においても図２と同様に、図５（ａ）は平面図を示し、図５（ｂ）は図５（ａ）のＧ−Ｈ部の断面を示す断面図である。図４に示した工程の後、レジスト６５を除去し、適時、洗浄工程を経て、層間絶縁膜７を堆積する。その後、写真製版、エッチング、及びレジスト除去の工程を経て、コンタクトホール８１、８２を開口する。次に、配線材料の堆積、写真製版、エッチング、レジスト除去などの工程を経て所望の回路を形成するためのソース配線９１、９２を形成することで、ＣＭＯＳ−ＴＦＴの形成が完了する。
以上のような構成によれば、ＣＭＯＳプロセスによるＴＦＴ製造において、新たな工程を追加することなく、サブスレッショルド特性（Ｉｄ−Ｖｇ特性）におけるハンプ特性を抑制することが可能となる。すなわち、半導体層のテーパー部に、相補する型のソース／ドレイン領域と同じ型の不純物を、ソース/ドレイン領域への不純物導入工程と同工程で導入することにより、テーパー部でのチャネル形成が抑制される。このように、第１の実施形態によれば、ＣＭＯＳ形成のプロセスを一切変更せず、その上新たな導入工程を増やすことなく、優れた特性を有するＴＦＴの形成が可能である。
また、以上のような構成では、半導体層のテーパー部に相補する型のソース／ドレイン領域と同型の不純物を高濃度に導入する。したがって、特許文献４で示した課題のように、テーパー部分近傍の絶縁膜中や絶縁膜界面において固定電位が存在しても、簡単には反転層が形成されないため、サブスレッショルド特性の劣化をより一層防ぐことが可能である。
実施の形態２．
次に、図６を用いて、第２の実施形態について説明する。図６は、第２の実施形態に係るＴＦＴ２２０の平面構造を示した平面図である。第１の実施の形態と同じ構成要素については、図１で示した符号と同じ符号を用いる。第２の実施形態は、ゲート電極６の開口部形状に特徴を有すものである。
図６に示すように、第２の実施形態に係るゲート電極６の開口部６２は、半導体層３のテーパー部４の上部に相当する領域に配置されている。なお、図６のＡ−Ｂ部の断面構造は、図１（ｂ）と同じである。開口部６２は、テーパー部４と略同幅であり、チャネル長方向に沿って矩形状をなしている。開口部６２の形状は矩形に限らず、楕円形状などであることも可能である。テーパー部４の上部にあるゲート電極６は、テーパー部４上にて完全に切断されておらず、チャネル長方向に対して中央付近の少なくとも一部が接続し、両端部分が矩形状に開口している。
ゲート電極６のパターン形状は、パターニング時のマスク形状を変えることにより実現可能である。したがって、第２の実施形態における製造方法は、第１の実施形態と同様であるため、説明は省略する。第２の実施形態では、ＴＦＴ２２０の半導体層３のテーパー部４に、開口部６２からソース／ドレイン領域３１と相補する型の不純物が導入される。その結果、ＴＦＴ２２０のソース／ドレイン領域３１と逆の型の不純物が導入される領域６６を形成することが可能となる。
以上のような構成により、第２の実施形態も第１の実施形態と同様の効果を得ることが可能となる。
実施の形態３．
次に、図７を用いて、第３の実施形態について説明する。図７は、第３の実施形態に係るＴＦＴ３２０の平面構造を示した平面図である。第１の実施の形態と同じ構成要素については、図１で示した符号と同じ符号を用いる。第３の実施形態も、第２の実施形態と同様に、ゲート電極６の開口部形状に特徴を有すものである。
図７に示すように、第３の実施形態に係るゲート電極６の開口部６３は、半導体層３のテーパー部４の上部に相当する領域に配置されている。なお、図７のＡ−Ｂ部の断面構造は、図１（ｂ）と同じである。開口部６３は、テーパー部４と略同幅であり、チャネル長方向に沿って矩形状をなしている。開口部６２の形状は矩形に限らず、楕円形状などであることも可能である。テーパー部４の上部にあるゲート電極６は、テーパー部４上にて完全に切断されておらず、チャネル長方向に対しておよそ半分までが接続し、片端部分が矩形状に開口している。なお、開口する方向については、ソース側及びドレイン側方向のいずれの方向でも構わない。
ゲート電極６のパターン形状は、パターニング時のマスク形状を変えることにより実現可能である。したがって、第３の実施形態における製造方法は、第１の実施形態と同様であるため、説明は省略する。第３の実施形態では、ＴＦＴ３２０の半導体層３のテーパー部４に、開口部６３からソース／ドレイン領域３１と相補する型の不純物が導入される。その結果、ＴＦＴ３２０のソース／ドレイン領域３１と逆の型の不純物が導入される領域６６を形成することが可能となる。
以上のような構成により、第３の実施形態も第１の実施形態と同様の効果を得ることが可能となる。
実施の形態４．
次に、図８を用いて、第４の実施形態について説明する。図８（ａ）は、第４の実施形態に係るＴＦＴ４２０の平面構造を示した平面図である。図８（ｂ）は、図８（ａ）におけるＥ−Ｆ部の断面構造を示す断面図である。第１の実施の形態と同じ構成要素については、図１で示した符号と同じ符号を用いる。第４の実施形態についても、第２、及び第３の実施形態と同様に、ゲート電極６の開口部形状に特徴を有すものである。
図８（ａ）に示すように、第４の実施形態に係るゲート電極６の開口部６４は、半導体層３のテーパー部４の上部に相当する領域に配置されている。図８（ｂ）に、Ｅ−Ｆ部の断面構造を示す。開口部６４は、テーパー部４と略同幅であり、ゲート電極６のチャネル幅方向に沿って開口している。すなわち、テーパー部４の上部にあるゲート電極６は、テーパー部４上にて完全に切断されている。したがって、ゲート絶縁膜５を介してチャネル領域３２の対面に配置されたゲート電極６と、テーパー部４を除いた部分とは、切り離されている。したがって、図８（ｂ）に示すように、切り離されたゲート電極６を、後工程にて形成するソース配線９１と同じ導電層などで接続しておく必要がある。
なお、ゲート電極６のパターン形状は、パターニング時のマスク形状を変えることにより実現可能である。したがって、第４の実施形態における製造方法は、第１の実施形態と同様であるため、説明は省略する。第４の実施形態では、ＴＦＴ４２０の半導体層３のテーパー部４に、開口部６４からソース／ドレイン領域と相補する型の不純物が導入される。その結果、ＴＦＴ４２０のソース／ドレイン領域と逆の型の不純物が導入される領域６６を形成することが可能となる。
以上のような構成により、第４の実施形態も第１の実施形態と同様の効果を得ることが可能となる。
なお、本発明は、上記の各実施形態に限定されるものではない。本発明の範囲において、上記の実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することができる。例えば、ＣＭＯＳプロセスのＴＦＴの製造工程において、ＮＭＯＳ領域とＰＭＯＳ領域を形成する順番を逆にすることも可能である。走査信号回路１１５、又は表示信号回路１１６に形成される薄膜トランジスタを用いて本発明に係る薄膜トランジスタを説明したが、これに限定されるものではない。例えば、アレイ基板１１０内でＣＭＯＳが形成されれば、画素内の薄膜トランジスタにも本発明を適用することが可能である。
本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置などの平面型表示装置（フラットパネルディスプレイ）などを用いることも可能である。
本発明の第１の実施形態に係るＴＦＴを示した平面図と断面図である。 本発明に係るＴＦＴの製造工程を示した平面図と断面図である。 本発明に係るＴＦＴの製造工程を示した平面図と断面図である。 本発明に係るＴＦＴの製造工程を示した平面図と断面図である。 本発明に係るＴＦＴの製造工程を示した平面図と断面図である。 本発明の第２の実施形態に係るＴＦＴを示した平面図である。 本発明の第３の実施形態に係るＴＦＴを示した平面図である。 本発明の第４の実施形態に係るＴＦＴを示した平面図と断面図である。 液晶表示装置のアレイ基板の構成を示す図である。 従来技術に係るＴＦＴの断面図である。 ＴＦＴのサブスレッショルド特性を示すグラフである。
符号の説明
１ 絶縁性基板、 ２ 絶縁保護層、
３ 半導体層、 ３０１、３０２ 半導体層、
３１ ソース／ドレイン領域、 ３１１、３１２ ソース／ドレイン領域、
３２ チャネル領域、
４ テーパー部、 ４１、４２ テーパー部、
５ ゲート絶縁膜、
６ ゲート電極、
６１、６２、６３、６４、６７ 開口部、
６５ レジスト、 ６６ 領域、
７ 層間絶縁膜、
８ コンタクトホール、 ８１、８２ コンタクトホール、
９ ソース配線、 ９１、９２ ソース配線、
１１ 絶縁性基板、 １２ 絶縁保護層、 １３ 半導体層、
１４ テーパー部、 １５ ゲート絶縁膜、 １６ ゲート電極、
１１０ アレイ基板
１１１ 表示領域、 １１２ 額縁領域、
１１３ ゲート配線、 １１４ ソース配線、
１１５ 走査信号駆動回路、 １１６ 表示信号駆動回路、
１１７ 画素、 １１８、１１９ 外部配線、
１２０、１２１ ＴＦＴ、
１０１ ＮＭＯＳ領域、 １０２ ＰＭＯＳ領域、

Claims (2)

  1. 第１のチャネル導電型の薄膜トランジスタと、第２のチャネル導電型の薄膜トランジスタとを有する薄膜トランジスタ基板であって、
    両薄膜トランジスタにおいて、チャネル領域の端部におけるテーパー部分上に前記薄膜トランジスタのソース領域側からドレイン領域側に平面的につながった形状を有する開口部が設けられ、該開口部によって、ゲート絶縁膜を介して前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分に切り離されたゲート電極と、
    前記テーパー部分上および前記ゲート電極上を覆い形成された層間絶縁膜と、
    前記層間絶縁膜の上層に設けられ、前記切り離されたゲート電極における前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分とを前記層間絶縁膜に設けられるコンタクトホールを介して電気的に接続する配線層とが設けられ、
    第１のチャネル導電型の薄膜トランジスタにおける前記開口部に対応するチャネル領域には第２のチャネル導電型の薄膜トランジスタのソース／ドレイン領域と同じ型の不純物領域を備え、
    第２のチャネル導電型の薄膜トランジスタにおける前記開口部に対応するチャネル領域には第１のチャネル導電型の薄膜トランジスタのソース／ドレイン領域と同じ型の不純物領域を備えることを特徴とする薄膜トランジスタ基板。
  2. 第１のチャネル導電型の薄膜トランジスタと、第２のチャネル導電型の薄膜トランジスタとを有する薄膜トランジスタ基板の製造方法であって、
    両薄膜トランジスタにおいて、チャネル領域の端部におけるテーパー部分上に前記薄膜トランジスタのソース領域側からドレイン領域側に平面的につながった形状を有する開口部が設けられ、該開口部によって、ゲート絶縁膜を介して前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分に切り離されたゲート電極を形成し、
    前記テーパー部分上および前記ゲート電極上を覆うように層間絶縁膜を形成し、
    前記層間絶縁膜の上層に、前記切り離されたゲート電極における前記チャネル領域と対向する部分と前記チャネル領域の端部よりも外側にある部分とを前記層間絶縁膜に設けられるコンタクトホールを介して電気的に接続する配線層を形成し、
    前記第１のチャネル導電型の薄膜トランジスタのソース／ドレイン領域を形成するための不純物導入と、前記第２のチャネル導電型の薄膜トランジスタの前記ゲート電極に設けられた開口部に対応するチャネル領域に導入される不純物導入とが同じ工程で実施され、
    前記第２のチャネル導電型の薄膜トランジスタのソース／ドレイン領域を形成するための不純物導入と、前記第１のチャネル導電型の薄膜トランジスタの前記ゲート電極に設けられた開口部に対応するチャネル領域に導入される不純物導入とが同じ工程で実施されることを特徴とする薄膜トランジスタ基板の製造方法。
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KR1020070071000A KR100883813B1 (ko) 2006-07-20 2007-07-16 박막 트랜지스터 기판 및 그 제조 방법
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101213707B1 (ko) * 2008-07-08 2012-12-18 엘지디스플레이 주식회사 폴리실리콘 박막트랜지스터 및 그 제조방법
JP5547986B2 (ja) * 2010-02-24 2014-07-16 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
GB2479150B (en) 2010-03-30 2013-05-15 Pragmatic Printing Ltd Transistor and its method of manufacture
KR20120003640A (ko) 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치의 제조 방법
JP6061536B2 (ja) * 2012-07-30 2017-01-18 株式会社ジャパンディスプレイ 表示装置
JP2014239173A (ja) * 2013-06-10 2014-12-18 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
US20160254280A1 (en) * 2013-11-06 2016-09-01 Joled Inc. Thin-film transistor and method of manufacturing the same
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
CN108258033B (zh) * 2016-12-29 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109037037B (zh) * 2018-09-27 2023-09-01 武汉华星光电技术有限公司 低温多晶硅层、薄膜晶体管及其制作方法
CN109637932B (zh) 2018-11-30 2020-11-10 武汉华星光电技术有限公司 薄膜晶体管及其制备方法
CN111048524A (zh) * 2019-11-26 2020-04-21 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法、显示面板
CN113327989B (zh) * 2021-05-19 2022-05-17 厦门天马微电子有限公司 薄膜晶体管、阵列基板、显示面板及显示装置
CN114335020A (zh) * 2021-12-29 2022-04-12 武汉天马微电子有限公司 阵列基板和显示面板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176753A (ja) * 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
JPH07326763A (ja) * 1994-06-02 1995-12-12 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよび液晶表示装置
JP2000077665A (ja) * 1998-08-27 2000-03-14 Toshiba Corp 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
JP2000332254A (ja) 1999-05-21 2000-11-30 Toshiba Corp 薄膜トランジスタ装置
TWI224806B (en) * 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR100477102B1 (ko) * 2001-12-19 2005-03-17 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법
JP4017886B2 (ja) * 2002-02-28 2007-12-05 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP2003298059A (ja) 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
JP2006128160A (ja) * 2004-10-26 2006-05-18 Seiko Epson Corp 半導体装置及びその製造方法

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