JP4038309B2 - 半導体装置の製造方法、アクティブマトリクス基板の製造方法 - Google Patents

半導体装置の製造方法、アクティブマトリクス基板の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）を備える半導体装置の製造方法、アクティブマトリクス基板の製造方法、およびこのアクティブマトリクス基板を用いた電気光学装置に関するものである。更に詳しくは、ＬＤＤ構造あるいはオフセットゲート構造のＴＦＴを形成するための技術に関するものである。
【０００２】
【従来の技術】
各種の半導体装置のうち、液晶表示装置などといった電気光学装置の駆動回路内蔵型のアクティブマトリクス基板、あるいは電流駆動制御型表示装置用のアクティブマトリクス基板などでは、画素スイッチング素子、あるいは駆動回路を構成するスイッチング素子としてＴＦＴが用いられている。また、アクティブマトリクス基板においてＴＦＴの耐電圧の向上あるいはオフリーク電流の低減を図るには、ＴＦＴをオフセットゲート構造あるいはＬＤＤ構造とする技術が多用されている。
【０００３】
このＬＤＤ構造のＴＦＴあるいはオフセット構造のＴＦＴは、従来、以下の方法で製造される。
まず、図１０（Ａ）に示す基板１１の上に、図１０（Ｂ）に示すように、下地保護膜（図示せず。）、シリコン膜１０１２（半導体膜）を順次、形成した後、図１０（Ｃ）に示すように、シリコン膜１０１２をパターニングし、島状のシリコン膜１０１２とする。次に、図１０（Ｄ）に示すように、シリコン膜１０１２の表面にゲート絶縁膜１０１３を形成した後、その表面に導電膜を形成し、それをパターニングしてゲート電極１０１４を形成する。
【０００４】
次に、ＬＤＤ構造のＮ型（第１導電型）のＴＦＴを製造する場合には、図１０（Ｅ）に示すように、ゲート電極１０１４をマスクとしてリンイオンなどの低濃度Ｎ型（低濃度第１導電型）の不純物をシリコン膜１０１２に導入する。その結果、シリコン膜１０１２にはゲート電極１０１４に対してセルフアライン的に低濃度Ｎ型領域１１５１が形成され、不純物が導入されなかった部分はチャネル形成領域１０１７となる。
【０００５】
次に、図１０（Ｆ）に示すように、ゲート電極１０１４をやや広めに覆うレジストマスク１０５５を形成した後、図１０（Ｇ）に示すように、リンイオンなどの高濃度Ｎ型（高濃度第１導電型）の不純物をシリコン膜１０１２に導入する。その結果、低濃度Ｎ型領域１１５１の一部は高濃度Ｎ型領域１１５２となる。
【０００６】
次に、図１０（Ｈ）に示すように、ゲート電極１０１４の表面側に層間絶縁膜１０１８を形成した後、層間絶縁膜１０１８にコンタクトホールを形成し、しかる後に、層間絶縁膜１０１８のコンタクトホールを介して高濃度Ｎ型領域１１５２に電気的に接続するソース電極１０５１およびドレイン電極１０５２を形成する。
【０００７】
このように構成したＴＦＴ１０１０は、ソース・ドレイン領域１０１５のうち、ソース電極１０５１およびドレイン電極１０５２が電気的に接続する部分が高濃度Ｎ型領域１１５２で、ゲート電極１０１５の端部にゲート絶縁膜１０１３を介して対峙する部分が低濃度領域１１５１であるＬＤＤ構造を有することになる。
【０００８】
なお、図１０（Ｅ）に示す低濃度Ｎ型不純物の導入工程を省略すれば、ＴＦＴ１０１０は、前記の低濃度Ｎ型領域１１５１に相当する部分がチャネル形成領域と不純物濃度が同一のオフセットゲート構造を有することになる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＬＤＤ構造あるいはオフセットゲート構造のＴＦＴ１０１０の製造方法では、レジストマスク１０５５の端部とゲート電極１０１４の端部との距離がＬＤＤ長やオフセット長を規定するため、レジストマスク１０５５の形成位置がゲート電極１０１４に対してわずかにずれても、このずれがそのままＬＤＤ長あるいはオフセット長のばらつきを招くという問題点がある。
【００１０】
そこで、どのようにしてＬＤＤ長やオフセット長をばらつかせることなく、ＴＦＴを製造するかについて種々検討されている。しかしながら、同一の基板上には、一般に、前記のＮ型のＴＦＴ１０１０とともにＰ型のＴＦＴも形成されることが多く、これら導電型の異なるＴＦＴを形成していくこと自体、かなり多くの工程数を行う必要があるので、ＬＤＤ長やオフセット長のばらつきを抑えることが目的であっても、製造工程をこれ以上、複雑化することは好ましくない。
【００１１】
また、同一の基板上には、ＴＦＴに加えて容量素子を形成することもある。この容量素子は、一般に、ＴＦＴのソース・ドレイン領域と同時形成された半導体領域を一方の電極とし、ＴＦＴのゲート電極と同時に他方の電極を形成する。そのためには、ゲート電極を形成する前に、その下層側に位置する半導体膜に不純物を導入しておかなければならないという制約があるので、このような制約がある中で製造工程を複雑化することなく、ＬＤＤ長やオフセット長のばらつきを抑えることはかなり困難であった。
【００１２】
それ故、導電型の異なるＴＦＴが同一基板上に形成された半導体装置の製造方法、あるいはこれらのＴＦＴとともに容量素子が同一基板上に形成された半導体装置の製造方法において、ＴＦＴのＬＤＤ長やオフセット長のばらつきを十分に抑えることができていないというのが現状である。
【００１３】
そこで、本発明の課題は、導電型の異なるＴＦＴを同一基板上に形成するにあたって、少ない工程数でＴＦＴのＬＤＤ長あるいはオフセット長のばらつきを抑えることのでき、かつ、配線領域などにおいてパターン残による欠陥を減らすことのできる半導体装置の製造方法、アクティブマトリクス基板の製造方法、およびこのアクティブマトリクス基板を用いた電気光学装置を提供することにある。
【００１４】
また、本発明の課題は、配線領域や容量素子の形成領域などにおいてパターン残による欠陥を減らすことのできる半導体装置の製造方法、アクティブマトリクス基板の製造方法、およびこのアクティブマトリクス基板を用いた電気光学装置を提供することにある。
【００１５】
さらに、本発明の課題は、ＴＦＴのＬＤＤ長あるいはオフセット長のばらつきを抑えながら、導電型の異なるＴＦＴおよび容量素子を少ない工程数で製造することのできる半導体装置の製造方法、アクティブマトリクス基板の製造方法、およびこのアクティブマトリクス基板を用いた電気光学装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、本発明では、基板上に形成した半導体膜から、ＬＤＤ構造またはオフセットゲート構造の第１導電型のＴＦＴと、セルフアライン構造の第２導電型のＴＦＴとを形成する半導体装置の製造方法において、前記半導体膜の表面に第１のゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、前記第１のゲート絶縁膜の表面にゲート電極形成用導電膜を形成した後、前記第１導電型のＴＦＴの側に当該ゲート電極形成用導電膜を残す一方、前記第２導電型のＴＦＴ側には当該ゲート電極形成用導電膜をパターニングして前記第２導電型のＴＦＴのゲート電極を形成する第１のゲート電極形成工程と、前記ゲート電極形成用導電膜および前記第２導電型のＴＦＴのゲート電極をマスクにして前記半導体膜に高濃度第２導電型不純物を導入する高濃度第２導電型不純物導入工程と、前記第１導電型のＴＦＴの側に残した前記ゲート電極形成用導電膜の表面に該ゲート電極形成用導電膜のパターニング用マスクを形成するとともに、該パターニング用マスクで前記第２のＴＦＴの側を覆った状態で前記ゲート電極形成用導電膜をパターニングして前記第１導電型のＴＦＴのゲート電極を形成する第２のゲート電極形成工程と、前記パターニング用マスクを残したまま高濃度第１導電型不純物を導入する第１の高濃度第１導電型不純物導入工程とを有することを特徴とする。
【００１７】
本発明は、オフセットゲート構造のＴＦＴを製造するための方法であり、第１のゲート絶縁膜形成工程で半導体膜の表面に第１のゲート絶縁膜を形成した後、第１のゲート電極形成工程では、第１のゲート絶縁膜の表面に形成したゲート電極形成用導電膜のうち、第１導電型のＴＦＴの側にはゲート電極形成用導電膜を残す一方、第２導電型のＴＦＴの側ではこのゲート電極形成用導電膜をゲート電極にパターニングする。従って、高濃度第２導電型不純物導入工程において、高濃度第２導電型不純物を導入すると、第２導電型のＴＦＴの側には、ゲート電極に対してセルフアライン的にソース・ドレイン領域が形成される。次に、第２のゲート電極形成工程において、第１導電型のＴＦＴの側に残したゲート電極形成用導電膜の表面にパターニング用マスクを形成して第１導電型のＴＦＴのゲート電極を形成する。このエッチングの際には、サイドエッチングが起こるため、ゲート電極はパターニング用マスクよりも幅方向および長さ方向のいずれにおいても小さい。従って、第１の高濃度第１導電型不純物導入工程において、パターニング用マスクを残したまま高濃度第１導電型不純物を導入すると、パターニング用マスクに対してセルフアライン的に不純物が導入され、ソース・ドレイン領域が形成される。ここで、半導体膜のうち、高濃度第１導電型不純物が導入されない領域は、ゲート電極で覆われていた領域よりも広い。すなわち、半導体膜のうち、ゲート電極で覆われていた部分はそのままチャネル形成領域となり、その両側にはソース・ドレイン領域との間に高濃度第１導電型不純物が導入されない領域（オフセット領域）が形成される。ここで、このオフセット領域の長さ寸法は、ゲート電極を形成したときに起こるサイドエッチング量と常に等しい。それ故、マスクの位置ずれに起因してオフセット長がばらつくことはない。また、高濃度第２導電型不純物導入工程では、ゲート電極形成用導電膜によって第１導電型のＴＦＴへの不純物の導入を避け、高濃度第１導電型不純物導入工程では、パターニング用マスクによって第２導電型のＴＦＴへの不純物の導入を避けるなど、不純物を選択的に導入するためのマスクの形成回数を最小限に抑えているので、少ない工程数で半導体装置を製造することができる。また、パターン残によって、配線領域や容量素子の形成領域に欠陥が発生するのを防止することもできる。
【００１８】
本発明において、前記第１導電型はＮ型であり、前記第２導電型はＰ型である。すなわち、第１導電型がＰ型であり、第２導電型がＮ型であってもよいが、Ｎ型のＴＦＴの方がオフリーク電流が顕著であるという傾向があるので、Ｎ型のＴＦＴについてはＬＤＤ構造あるいはオフセット構造とし、Ｐ型のＴＦＴについてはセルフアライン構造とすることが好ましい。
【００１９】
本発明において、前記第１導電型のＴＦＴをＬＤＤ構造とする場合には、前記第１の高濃度第１導電型不純物導入工程を行った以降、前記パターニング用マスクを除去し、しかる後に、前記第１導電型のＴＦＴのゲート電極をマスクにして前記半導体膜に低濃度第１導電型不純物を導入する低濃度第１導電型不純物導入工程を行えばよい。このように構成すると、第１のＴＦＴの側では、ゲート電極に対してセルフアライン的に低濃度ソース・ドレイン領域が形成され、この低濃度ソース・ドレイン領域のＬＤＤ長は、ゲート電極をパターニングしたときに起こるサイドエッチング量と常に等しい。それ故、マスクの位置ずれに起因してＬＤＤ長がばらつくことはない。また、低濃度第１導電型不純物導入工程において、低濃度第１導電型不純物を導入する際には、第１のＴＦＴのゲート電極をパターニングするのに用いたパターニング用マスクが除去されているので、第２のＴＦＴの側にも低濃度第１導電型不純物が導入されることになるが、この第２のＴＦＴの側において低濃度第１導電型不純物が導入されるのは高濃度第２導電型不純物が導入されている領域である。従って、低濃度第１導電型不純物が導入されたとしても、高濃度第２導電型不純物が導入されている領域では不純物濃度がほとんど変化することがない。それ故、低濃度第１導電型不純物導入工程を行う際に第２のＴＦＴの方をマスクで覆っておく必要がないので、その分、工程数を減らすことができる。
【００２０】
本発明において、前記第２のゲート電極形成工程では、たとえば、前記パターニング用マスクとして前記第１のゲート電極形成工程によって形成した前記ゲート電極よりも広いマスクを形成する。
【００２１】
本発明において、第１導電型のＴＦＴおよび第２導電型のＴＦＴとともに、容量素子を同一の基板上に形成する場合には、前記第１のゲート電極形成工程を行う前に、容量素子形成用半導体領域に対して第１または第２の導電型不純物を半導体膜に導入する不純物導入工程を行い、前記第１のゲート電極形成工程または前記第２のゲート電極形成工程では、前記不純物導入工程によって導電化した容量素子形成用半導体領域に前記第１のゲート絶縁膜を介して対向する容量素子用の電極を形成してもよい。このように構成すると、不純物導入工程において、ゲート電極を形成する前に半導体膜に対して選択的に不純物を導入しておけるので、容量素子を形成できる。
【００２２】
また、第１導電型のＴＦＴおよび第２導電型のＴＦＴとともに、容量素子を同一の基板上に形成する場合には、前記第１のゲート絶縁膜形成工程を行った以降、前記第１のゲート電極形成工程を行う前に、容量素子形成用半導体領域に高濃度の第１または第２の導電型不純物を導入する高濃度不純物導入工程を行い、前記第１のゲート電極形成工程または前記第２のゲート電極形成工程では、前記高濃度不純物導入工程によって導電化した容量素子形成用半導体領域に前記第１のゲート絶縁膜を介して対向する容量素子用の電極を形成してもよい。このように構成すると、高濃度不純物導入工程において、ゲート電極を形成する前に半導体膜に対して選択的に不純物を導入しておけるので、容量素子を形成できる。
【００２３】
さらに、第１導電型のＴＦＴおよび第２導電型のＴＦＴとともに、容量素子を同一の基板上に形成する場合には、前記第１のゲート絶縁膜形成工程を行った以降、前記第１のゲート電極形成工程を行う前に、前記第２導電型のＴＦＴの側をマスクで覆うとともに、該マスクによって少なくとも前記第１のＴＦＴのゲート電極の形成予定領域を前記パターニング用マスクよりも広めに覆った状態で高濃度の第１の導電型不純物を導入する第２の高濃度第１導電型不純物導入工程を行い、前記第１のゲート電極形成工程または前記第２のゲート電極形成工程では、前記第２の高濃度第１導電型不純物導入工程によって導電化した容量素子形成用半導体領域に前記第１のゲート絶縁膜を介して対向する容量素子用の電極を形成してもよい。このように構成すると、第２の高濃度第１導電型不純物導入工程において、ゲート電極を形成する前に半導体膜に対して選択的に不純物を導入しておけるので、容量素子を形成できる。この場合に、第１のＴＦＴの側に高濃度第１導電型不純物が導入されるとしても、少なくとも第１導電型のＴＦＴのゲート電極の形成予定領域を広めに覆っておくので、第１導電型のＴＦＴを形成し終えた時点で、この第１導電型のＴＦＴのオフセット長あるいはＬＤＤ長は、あくまでゲート電極を形成したときに起こるサイドエッチング量と常に等しい。それ故、マスクの位置ずれに起因してオフセット長やＬＤＤ長がばらつくことはない。また、第２の高濃度第１導電型不純物導入工程において不純物を導入する際に第１導電型のＴＦＴの側では、ゲート電極の形成予定領域を広めに覆うマスクで不純物の導入を避けるが、このときのマスクの形成位置については多少の位置ずれがあっても、第１の高濃度第１導電型不純物導入工程において、パターニング用マスクからはみ出す領域には高濃度の第１導電型の不純物が導入される。従って、ソース・ドレイン領域に不純物が導入されない隙間が形成されることはない。
【００２４】
本発明において、前記第１の高濃度第１導電型不純物導入工程では、前記第２の高濃度第１導電型不純物導入工程よりもドーズ量が少なくて前記低濃度第１導電型不純物導入工程よりもドーズ量が多い中濃度の第１導電型不純物を導入してもよい。
【００２５】
たとえば、前記第２の高濃度第１導電型不純物導入工程では約１×１０15ｃｍ-2の以上のドーズ量で第１導電型不純物を前記半導体膜に導入し、前記低濃度第１導電型不純物導入工程では約１×１０13ｃｍ-2以下のドーズ量で第１導電型不純物を前記半導体膜に導入し、前記第１の高濃度第１導電型不純物導入工程では約１×１０13ｃｍ-2から約１×１０15ｃｍ-2までのドーズ量で第１導電型不純物を前記半導体膜に導入してもよい。
【００２６】
本発明において、前記第２の高濃度第１導電型不純物導入工程を行った以降、前記第１のゲート電極形成工程を行う前に、前記第１のゲート絶縁膜の表面に第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程を行ってもよい。
【００２７】
本発明に係る半導体装置の製造方法は、たとえば駆動回路内蔵型のアクティブマトリクス基板の製造に適用することができる。この場合、前記第１導電型のＴＦＴからなる画素スイッチング用ＴＦＴおよび駆動回路用ＴＦＴと、前記第２導電型のＴＦＴからなる駆動回路用薄膜トランジスタとを同一基板上に形成する。また、前記第２導電型のＴＦＴからなる画素スイッチング用ＴＦＴおよび駆動回路用ＴＦＴと、前記第１導電型のＴＦＴからなる駆動回路用薄膜トランジスタとを同一基板上に形成してもよい。
【００２８】
このようなアクティブマトリクス基板は、対向基板との間に電気光学物質を挟持させることにより、電気光学装置を製造するのに用いられる。
【００２９】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。なお、以下の説明では、第１導電型をＮ型とし、第２導電型をＰ型としてある。
【００３０】
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体装置の断面図である。図２および図３は、この半導体装置を製造する際の工程断面図である。ここに示す半導体装置は、後述する電気光学装置（電気光学装置）に用いる駆動回路内蔵型のアクティブマトリクス基板である。従って、このアクティブマトリクス基板上には３種類のＴＦＴが形成されている。そこで、図１には、図面に向かって右側から左側に向かって、ＬＤＤ構造を有するＮ型の画素スイッチング用ＴＦＴ、ＬＤＤ構造を有するＮ型の駆動回路用ＴＦＴ、およびセルフアライン構造を有するＰ型の駆動回路用ＴＦＴを示してある。
【００３１】
図１において、アクティブマトリクス基板２に形成されているＮ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、いずれも、ソース・ドレイン領域１１、１２、２１、２２、３１、３２の間にチャネルを形成するためのチャネル形成領域１３、２３、３３を有している。これらのチャネル形成領域１３、２３、３３は、低濃度のボロンイオンによってチャネルドープしてある場合には、不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型領域などとして構成される。このようチャネルドープを行うと、Ｎ型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路用ＴＦＴ３０のスレッショルド電圧を所定の値に設定できる。一般に、正孔の移動度は電子の移動度に比して小さいため、Ｐ型の駆動回路用ＴＦＴのオン電流はＮ型の駆動回路用ＴＦＴのオン電流に比して著しく小さい傾向にあるが、かかる問題点は、チャネルドープによってスレッショルド電圧を調整することにより、ほぼ解消できる。それ故、本例のアクティブマトリクス基板２では、相補型トランジスタ回路を構成するＮ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間におけるオン電流のバランスがよい。
【００３２】
Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、チャネル形成領域１３、２３、３３の表面側に対して、ゲート絶縁膜１４（厚さが約３００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのシリコン酸化膜）を介して対峙するゲート電極１５、２５、３５を有する。
【００３３】
ここで、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のソース・ドレイン領域はＬＤＤ構造に構成されている。従って、ソース・ドレイン領域１１、１２、２１、２２は、ゲート電極１５、２５の端部に対してゲート絶縁膜１４を介して対峙する部分に不純物濃度が約１×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を有している。従って、これらのＴＦＴではドレイン端における電界強度が緩和された状態にあるので、オフリーク電流が著しく小さい。また、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦＴに比較して、ソース・ドレイン間の耐電圧が高いので、チャネル長を短くすることができる。
【００３４】
これに対して、Ｐ型の駆動回路用ＴＦＴ３０のソース・ドレイン領域３１、３２は、ゲート電極３５に対してセルフアライン的に構成されている。但し、Ｐ型のＴＦＴは、Ｎ型のＴＦＴと比較してオフリーク電流が小さい傾向にあるため、ＬＤＤ構造にしなくてもオフリーク電流や耐電圧などの問題が少ないので、本発明では、Ｐ型の駆動回路用ＴＦＴ３０についてはセルフアライン構造にしてオン電流を確保することにより、相補型トランジスタ回路を構成するＮ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間におけるオン電流のバランスを向上させてある。
【００３５】
なお、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のソース・ドレイン領域１１、１２、２１、２２のうち、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を除く領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２である。また、Ｐ型の駆動回路用ＴＦＴ３０では、ソース・ドレイン領域３１、３２全体が不純物濃度が約１×１０20ｃｍ-3の高濃度領域である。これらの高濃度領域に対して、走査線、データ線や画素電極などのソース・ドレイン電極１６、１７、２６、２７、３６がそれぞれ、下層側層間絶縁膜４０１および上層側層間絶縁膜４０２のコンタクトホールを介して電気的に接続している。
【００３６】
このような構造のアクティブマトリクス基板２は、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物濃度はいずれも、活性化アニール後の不純物濃度で表してある。
【００３７】
まず、図２（ａ）に示すように、石英基板やガラス基板などの絶縁基板２００の表面に、シリコン酸化膜からなる下地保護膜２０１を形成する。次に、１ＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファスシリコン膜２０２を形成した後、レーザアニール法または急速加熱法により結晶粒を成長させてポリシリコン膜とする。
【００３８】
次に、図２（ｂ）に示すように、ポリシリコン膜をフォトリソグラフィ法によってパターニングして、画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０の各形成領域に島状のシリコン膜１０ａ、２０ａ、３０ａを残す。
【００３９】
次に、ＴＥＯＳ−ＣＶＤ法、１ＣＶＤ法、プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１０ａ、２０ａ、３０ａの表面に厚さが約３００オングストローム〜約２０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４を形成する（第１のゲート絶縁膜形成工程）。ここで、熱酸化法を利用してゲート絶縁膜１４を形成する際には、シリコン膜１０ａ、２０ａ、３０ａ、４０ａの結晶化も行い、これらのシリコン膜をポリシリコン膜とすることができる。
【００４０】
チャネルドープを行う場合には、たとえば、このタイミングで約１×１０12ｃｍ-2のドーズ量でボロンイオンを打ち込む。その結果、シリコン膜１０ａ、２０ａ、３０ａは、不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型のシリコン膜となる。
【００４１】
次に、図２（ｃ）に示すように、ゲート絶縁膜１４の表面に、ドープドシリコン、シリサイド膜やアルミニウム膜、クロム膜、タンタル膜などの金属膜などといったゲート電極形成用導電膜１５０を形成する。次に、ゲート電極形成用導電膜１５０の表面にパターニング用マスク５５１を形成し、この状態でパターニングを行なって、図２（ｄ）に示すように、駆動回路用ＴＦＴ３０の側にゲート電極３５を形成する（第１のゲート電極形成工程）。この際に、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側では、ゲート電極形成用導電膜１５０がパターニング用マスク５５１で覆われているので、ゲート電極形成用導電膜１５０はパターニングされることはない。
【００４２】
次に、図２（ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の側のゲート電極３５、およびＮ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側に残したゲート電極形成用導電膜１５０をマスクとして、ボロンイオン（第２導電型／Ｐ型）を約１×１０15ｃｍ-2ドーズ量（高濃度）でイオン注入する（高濃度第２導電型不純物導入工程）。その結果、不純物濃度が１×１０20ｃｍ-3の高濃度のソース・ドレイン領域３１、３２がゲート電極３５に対してセルフアライン的に形成される。ここで、ゲート電極３５で覆われていた部分がチャネル形成領域３３となる。
【００４３】
次に、図３（ａ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の側を完全に覆い、かつ、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側のゲート電極形成領域を覆うレジストマスクからなるパターニング用マスク５５２を形成する。次に、図３（ｂ）に示すように、パターニング用マスク５５２を介してゲート電極形成用導電膜１５０をパターニングし、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５を形成する（第２のゲート電極形成工程）。このパターニングの際には、パターニング用マスク５５２で覆われているゲート電極形成用導電膜１５０に横方向のエッチング（サイドエッチング）が起こる。このため、ゲート電極１５、２５はパターニング用マスク５５２よりも幅方向および長さ方向のいずれにおいても小さい。
【００４４】
この第２のゲート電極形成工程において、ゲート電極形成用導電膜１５０に積極的にサイドエッチングを進行させるという観点からすれば、第２のゲート電極形成工程では、ウェットエッチング、あるいはプラズマエッチングなどといった等方性を有するエッチング方法が好ましい。
【００４５】
次に、パターニング用マスク５５２を残したまま、リンイオン（第１導電型／Ｎ型）を１×１０15ｃｍ-2のドーズ量（高濃度）でイオン注入する（第１の高濃度第１導電型不純物導入工程）。その結果、パターニング用マスク５５２に対してセルフアライン的に不純物が導入され、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。ここで、シリコン膜１０ａ、２０ｂのうち、高濃度のリンが導入されない領域は、ゲート電極１５、２５で覆われていた領域よりも広い。すなわち、シリコン膜１０ａ、２０ｂのうち、ゲート電極１５、２５と対向する領域の両側には高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２との間に高濃度のリンが導入されない領域が形成される。
【００４６】
次に、図３（ｃ）に示すように、パターニング用マスク５５２を除去し、この状態でリンイオンを１×１０13ｃｍ-2のドーズ量（低濃度）でイオン注入する（低濃度第１導電型不純物導入工程）。その結果、シリコン膜１０ａ、２０ｂにはゲート電極１５、２５に対してセルフアライン的に低濃度の不純物が導入され、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成される。なお、ゲート電極１５、２５と重なる領域にはチャネル形成領域１３、２３が形成される。
【００４７】
次に、図３（ｄ）に示すように、ゲート電極１５、２５、３５の表面側に下層側層間絶縁膜４０１を形成した後、コンタクトホールを形成する。次に、ソース・ドレイン電極１６、１７、２６、２７、３６を形成する。
【００４８】
次に、図１に示すように、上層側層間絶縁膜４０２を形成した後、コンタクトホールを形成する。次に、画素電極８を形成する。
【００４９】
このように、本形態では、第１のゲート電極形成工程では、ゲート絶縁膜１４の表面に形成したゲート電極形成用導電膜１５０のうち、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側にはゲート電極形成用導電膜１５０を残す一方、Ｐ型の駆動回路用ＴＦＴ３０の側ではこのゲート電極形成用導電膜１５０をゲート電極３５にパターニングし、この状態で、高濃度第２導電型不純物導入工程において、高濃度のボロンイオンを導入する。従って、Ｐ型の駆動回路用ＴＦＴ３０の側には、ゲート電極３５に対してセルフアライン的にソース・ドレイン領域３１、３２が形成される。一方、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側では、第２のゲート電極形成工程において、パターニング用マスク５５２を用いてゲート電極１５、２５を形成した後、第１の高濃度第１導電型不純物導入工程において、パターニング用マスク５５２を残したまま高濃度のリンイオンを導入すると、パターニング用マスク５５２に対してセルフアライン的に不純物が導入され、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。ここで、ゲート電極１５、２５を形成する際のサイドエッチングにより、ゲート電極１５、２５と対向する部分の両側には高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２との間に高濃度のリンイオンが導入されない領域が形成され、この領域の長さ寸法は、ゲート電極１５、２５を形成したときに起こるサイドエッチング量と常に等しい。それ故、パターニング用マスク５５２を除去した状態でゲート電極１５、２５をマスクにして低濃度のリンイオンを導入すると、ゲート電極１５、２５に対してセルフアライン的に低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成され、この低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１のＬＤＤ長は、ゲート電極１５、２５をパターニングしたときに起こるサイドエッチング量と常に等しく一定である。それ故、マスクの位置ずれに起因してＬＤＤ長がばらつくことはない。
【００５０】
また、高濃度第２導電型不純物導入工程では、ゲート電極形成用導電膜１５０によってＮ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側への不純物の導入を避け、高濃度第１導電型不純物導入工程では、パターニング用マスク５５２によってＮ型の駆動回路用ＴＦＴ２０への不純物の導入を避けているので、不純物を選択的に導入するためのマスクの形成回数を最小限に抑えている。それ故、少ない工程数でアクティブマトリクス基板２を製造することができる。
【００５１】
さらに、低濃度第１導電型不純物導入工程において、低濃度のリンを導入する際には、パターニング用マスク５５２が完全に除去されているので、Ｐ型の駆動回路用ＴＦＴ３０の側にも低濃度のリンが導入されることになるが、このＰ型の駆動回路用ＴＦＴ３０の側において低濃度のリンが導入されるのは高濃度のソース・ドレイン領域３１、３２である。従って、低濃度のリンイオンが導入されたとしても、高濃度のソース・ドレイン領域３１、３２の不純物濃度がほとんど変化することがない。それ故、低濃度第１導電型不純物導入工程を行う際にＰ型の駆動回路用ＴＦＴ３０の側をマスクで覆っておく必要がないので、その分、工程数を減らすことができる。また、パターン残によって、配線領域に欠陥が発生するのを防止することもできる。
【００５２】
なお、低濃度第１導電型不純物導入工程を省略すれば、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０は、オフセットゲート構造となる。
【００５３】
［実施の形態２］
図４は、本発明の実施の形態２に係る半導体装置の断面図である。図５および図６は、この半導体装置を製造する際の工程断面図である。ここに示す半導体装置も、後述する電気光学装置（電気光学装置）に用いる駆動回路内蔵型のアクティブマトリクス基板である。従って、このアクティブマトリクス基板上には３種類のＴＦＴが形成されている。そこで、図４でも、図面に向かって右側から左側に向かって、ＬＤＤ構造を有するＮ型の画素スイッチング用ＴＦＴ、ＬＤＤ構造を有するＮ型の駆動回路用ＴＦＴ、およびセルフアライン構造を有するＰ型の駆動回路用ＴＦＴを示してある。
【００５４】
図４において、本形態のアクティブマトリクス基板２に形成されているＮ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０も、ソース・ドレイン領域１１、１２、２１、２２、３１、３２の間にチャネルを形成するためのチャネル形成領域１３、２３、３３を有している。
【００５５】
Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、チャネル形成領域１３、２３、３３の表面側に対して、ゲート絶縁膜１４（厚さが約３００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのシリコン酸化膜）を介して対峙するゲート電極１５、２５、３５を有する。
【００５６】
本形態において、ゲート絶縁膜１４は、下層側に位置する第１のゲート絶縁膜１４１と、その上層側に位置する第２のゲート絶縁膜１４２とからなる。
【００５７】
ここで、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のソース・ドレイン領域はＬＤＤ構造に構成されている。すなわち、ソース・ドレイン領域１１、１２、２１、２２は、ゲート電極１５、２５の端部に対してゲート絶縁膜１４、２４を介して対峙する部分に不純物濃度が約１×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を有している。従って、これらのＴＦＴではドレイン端における電界強度が緩和された状態にあるので、オフリーク電流が著しく小さい。また、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦＴに比較して、ソース・ドレイン間の耐電圧が高いので、チャネル長を短くすることができる。
【００５８】
本形態において、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のソース・ドレイン領域１１、１２、２１、２２には、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１と所定の距離だけ隔てた位置に、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成され、これらの高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２に対して、走査線、データ線や画素電極などのソース・ドレイン電極１６、１７、２６、２７がそれぞれ、下層側層間絶縁膜４０１および上層側層間絶縁膜４０２のコンタクトホールを介して電気的に接続している。
【００５９】
ここで、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２と低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１との間には、不純物濃度が約１×１０19ｃｍ-3の中濃度ソース・ドレイン領域１１３、１２３、２１３、２２３が形成されている。
【００６０】
これに対して、Ｐ型の駆動回路用ＴＦＴ３０のソース・ドレイン領域３１、３２は、ゲート電極３５に対してセルフアライン的に構成されている。すなわち、Ｐ型のＴＦＴは、Ｎ型のＴＦＴと比較してオフリーク電流が小さい傾向にあるため、ＬＤＤ構造にしなくてもオフリーク電流や耐電圧などの問題が少ないので、本発明では、Ｐ型の駆動回路用ＴＦＴ３０についてはセルフアライン構造にして大きなオン電流を確保してある。Ｐ型の駆動回路用ＴＦＴ３０では、ソース・ドレイン領域３１、３２全体が不純物濃度が約１×１０20ｃｍ-3の高濃度領域であり、これらの高濃度領域に対して、ソース・ドレイン電極２７、３６がそれぞれ、下層側層間絶縁膜４０１および上層側層間絶縁膜４０２のコンタクトホールを介して電気的に接続している。
【００６１】
また、本形態では、アクティブマトリクス基板２上には保持容量４０（容量素子）が形成されている。この保持容量４０では、Ｎ型の画素用ＴＦＴ１０の高濃度ドレイン領域１１２から延びた半導体領域が第１の電極４１とされ、この第１の電極４１には、第１のゲート絶縁膜１４１と第２のゲート絶縁膜１４２との二層構造を備えるゲート絶縁膜１４と同時形成された誘電体膜４３が積層されている。この誘電体膜４３の上層には、ゲート電極１５と同時形成された第２の電極４２が形成され、この第２の電極４２は第１の電極４１と対向している。
【００６２】
このような構造のアクティブマトリクス基板２は、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物濃度はいずれも、活性化アニール後の不純物濃度で表してある。
【００６３】
まず、図５（ａ）に示すように、石英基板やガラス基板などの絶縁基板２００の表面に、シリコン酸化膜からなる下地保護膜２０１を形成する。次に、１ＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファスシリコン膜２０２を形成した後、レーザアニール法または急速加熱法により結晶粒を成長させてポリシリコン膜とする。
【００６４】
次に、図５（ｂ）に示すように、ポリシリコン膜をフォトリソグラフィ法によってパターニングして、画素用ＴＦＴ１０、保持容量４０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０の各形成領域にシリコン膜１０ａ、２０ａ、３０ａを残す（シリコン膜形成工程）。
【００６５】
次に、ＴＥＯＳ−ＣＶＤ法、１ＣＶＤ法、プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１０ａ、２０ａ、３０ａの表面に厚さが約１５０オングストローム〜約１０００オングストロームのシリコン酸化膜からなる第１のゲート絶縁膜１４１を形成する（第１のゲート絶縁膜形成工程）。ここで、熱酸化法を利用してゲート絶縁膜１４、２４、３４を形成する際には、シリコン膜１０ａ、２０ａ、３０ａ、４０ａの結晶化も行い、これらのシリコン膜をポリシリコン膜とすることができる。
【００６６】
次に、図５（ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の側をレジストマスク５５５で覆うとともに、このレジストマスク５５５によって、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５の形成予定領域を、後述するパターニング用マスク５５２よりも広めに覆うように形成する。次に、この状態で、リンイオン（第１導電型／Ｎ型）を１×１０15ｃｍ-2のドーズ量（高濃度）で導入する（第２の高濃度第１導電型不純物導入工程）。その結果、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側には、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。また、保持容量４０の側には、不純物濃度が約１×１０20ｃｍ-3のシリコン膜からなる第１の電極４１が形成される。
【００６７】
次に、図５（ｄ）に示すように、レジストマスク５５５を除去した後、ＴＥＯＳ−ＣＶＤ法、１ＣＶＤ法、プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１０ａ、２０ａ、３０ａの表面に厚さが約１５０オングストローム〜約１０００オングストロームのシリコン酸化膜からなる第２のゲート絶縁膜１４２を形成する（第２のゲート絶縁膜形成工程）。
【００６８】
次に、図６（ａ）に示すように、第２のゲート絶縁膜１４２の表面に、ドープドシリコン、シリサイド膜やアルミニウム膜、クロム膜、タンタル膜などの金属膜などといったゲート電極形成用導電膜１５０を形成する。次に、ゲート電極形成用導電膜１５０の表面にパターニング用マスク５５１を形成し、この状態でパターニングを行なって、図６（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の側にゲート電極３５を形成する（第１のゲート電極形成工程）。この際に、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側では、ゲート電極形成用導電膜１５０がパターニング用マスク５５１で覆われているので、ゲート電極形成用導電膜１５０はパターニングされることはない。
【００６９】
次に、Ｐ型の駆動回路用ＴＦＴ３０の側のゲート電極３５、およびＮ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側に残したゲート電極形成用導電膜１５０をマスクとして、ボロンイオン（第２導電型／Ｐ型）を約１×１０15ｃｍ-2ドーズ量（高濃度）でイオン注入する（高濃度第２導電型不純物導入工程）。その結果、不純物濃度が１×１０20ｃｍ-3の高濃度のソース・ドレイン領域３１、３２がゲート電極３５に対してセルフアライン的に形成される。ここで、ゲート電極３５で覆われていた部分がチャネル形成領域３３となる。
【００７０】
次に、図６（ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の側を完全に覆い、かつ、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側のゲート電極形成領域とともに、保持容量４０の側を覆うレジストマスクからなるパターニング用マスク５５４を形成する。次に、図６（ｄ）に示すように、パターニング用マスク５５４を介してゲート電極形成用導電膜１５０をパターニングし、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５、および保持容量４０の第２の電極４２を形成する（第２のゲート電極形成工程）。このパターニングの際には、パターニング用マスク５５２で覆われているゲート電極形成用導電膜１５０に横方向のエッチング（サイドエッチング）が起こる。このため、ゲート電極１５、２５はパターニング用マスク５５２よりも幅方向および長さ方向のいずれにおいても小さい。
【００７１】
この第２のゲート電極形成工程において、ゲート電極形成用導電膜１５０に積極的にサイドエッチングを進行させるという観点からすれば、第２のゲート電極形成工程では、ウェットエッチング、あるいはプラズマエッチングなどといった等方性を有するエッチング方法が好ましい。
【００７２】
次に、パターニング用マスク５５４を残したまま、リンイオン（第１導電型／Ｎ型）を１×１０14ｃｍ-2のドーズ量（中濃度）でイオン注入する（第１の高濃度第１導電型不純物導入工程）。ここでは、高濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成したときよりも少ない中濃度のリンイオンを導入する。その結果、パターニング用マスク５５４に対してセルフアライン的に不純物が導入され、中濃度ソース・ドレイン領域１１３、１２３、２１３、２２３が形成される。なお、この工程では、中濃度に代えて高濃度のリンイオンを導入してもよい。
【００７３】
ここで、シリコン膜１０ａ、２０ｂのうち、高濃度あるいは中濃度のリンが導入されない領域は、ゲート電極１５、２５で覆われていた領域よりも広い。すなわち、シリコン膜１０ａ、２０ｂのうち、ゲート電極１５、２５と対向する領域の両側には中濃度ソース・ドレイン領域１１３、１２３、２１３、２２３との間にリンが導入されない領域が形成される。
【００７４】
次に、図６（ｅ）に示すように、パターニング用マスク５５４を除去し、この状態でリンイオンを１×１０13ｃｍ-2のドーズ量（低濃度）でイオン注入する（低濃度第１導電型不純物導入工程）。その結果、シリコン膜１０ａ、２０ｂにはゲート電極１５、２５に対してセルフアライン的に低濃度の不純物が導入され、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成される。なお、ゲート電極１５、２５と重なる領域にはチャネル形成領域１３、２３が形成される。
【００７５】
次に、図６（ｆ）に示すように、ゲート電極１５、２５、３５の表面側に下層側層間絶縁膜４０１を形成した後、コンタクトホールを形成する。次に、ソース・ドレイン電極１６、１７、２６、２７、３６を形成する。
【００７６】
次に、図１に示すように、上層側層間絶縁膜４０２を形成した後、コンタクトホールを形成する。次に、画素電極８を形成する。
【００７７】
このように、本形態でも、第１のゲート電極形成工程では、ゲート絶縁膜１４、２４、３４の表面に形成したゲート電極形成用導電膜１５０のうち、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側にはゲート電極形成用導電膜１５０を残す一方、Ｐ型の駆動回路用ＴＦＴ３０の側ではこのゲート電極形成用導電膜１５０をゲート電極３５にパターニングし、この状態で、高濃度第２導電型不純物導入工程において、高濃度のボロンイオンを導入する。従って、Ｐ型の駆動回路用ＴＦＴ３０の側には、ゲート電極３５に対してセルフアライン的にソース・ドレイン領域３１、３２が形成される。一方、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側では、第２のゲート電極形成工程において、パターニング用マスク５５４を用いてゲート電極１５、２５を形成した後、第１の高濃度第１導電型不純物導入工程において、パターニング用マスク５５２を残したまま中濃度のリンイオンを導入すると、パターニング用マスク５５２に対してセルフアライン的に不純物が導入され、中濃度ソース・ドレイン領域１１３、１２３、２１３、２２３が形成される。ここで、ゲート電極１５、２５を形成する際のサイドエッチングにより、ゲート電極１５、２５と対向する部分の両側には高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２との間に高濃度のリンイオンが導入されない領域が形成され、この領域の長さ寸法は、ゲート電極１５、２５を形成したときに起こるサイドエッチング量と常に等しい。それ故、パターニング用マスク５５２を除去した状態でゲート電極１５、２５をマスクにして低濃度のリンイオンを導入すると、ゲート電極１５、２５に対してセルフアライン的に低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成され、この低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１のＬＤＤ長は、ゲート電極１５、２５をパターニングしたときに起こるサイドエッチング量と常に等しく一定である。それ故、マスクの位置ずれに起因してＬＤＤ長がばらつくことはない。
【００７８】
また、ゲート電極１５、２５、３５を形成する前に、第２の高濃度第１導電型不純物導入工程において不純物の導入を行うので、保持容量４０の第１の電極４１を形成することができる。この際に、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側では、ゲート電極１５、２５の形成予定領域を広めに覆うレジストマスク５５５で不純物の導入を避けるが、このときのレジストマスク５５５の形成位置については多少の位置ずれがあっても、第１の高濃度第１導電型不純物導入工程において、パターニング用マスク５５４からはみ出す領域には中濃度のリンイオンが導入される。従って、ソース・ドレイン領域１１、１２、２１、２２に不純物が導入されない隙間が形成されることはない。
【００７９】
さらに、高濃度第２導電型不純物導入工程では、ゲート電極形成用導電膜１５０によってＮ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の側への不純物の導入を避け、高濃度第１導電型不純物導入工程では、パターニング用マスク５５４によってＰ型の駆動回路用ＴＦＴ３０への不純物の導入を避けているので、不純物を選択的に導入するためのマスクの形成回数を最小限に抑えている。それ故、少ない工程数でアクティブマトリクス基板２を製造することができる。また、パターン残によって、配線領域や保持容量４０の形成領域に欠陥が発生するのを防止することもできる。
【００８０】
さらにまた、低濃度第１導電型不純物導入工程において、低濃度のリンを導入する際には、パターニング用マスク５５２が完全に除去されているので、Ｐ型の駆動回路用ＴＦＴ３０の側にも低濃度のリンが導入されることになるが、このＰ型の駆動回路用ＴＦＴ３０の側において低濃度のリンが導入されるのは高濃度のソース・ドレイン領域３１、３２である。従って、低濃度のリンイオンが導入されたとしても、高濃度のソース・ドレイン領域３１、３２の不純物濃度がほとんど変化することがない。それ故、低濃度第１導電型不純物導入工程を行う際にＰ型の駆動回路用ＴＦＴ３０の側をマスクで覆っておく必要がないので、その分、工程数を減らすことができる。
【００８１】
なお、低濃度第１導電型不純物導入工程を省略すれば、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０は、オフセットゲート構造となる。また、保持容量４０の第２の電極４２については第１のゲート電極形成工程でパターニング形成してもよい。
【００８２】
［その他の実施の形態］
なお、上記形態では、画素用ＴＦＴをＮ型のＴＦＴで形成したが、画素用ＴＦＴをＰ型のＴＦＴとしてもよい。
【００８３】
また、Ｎ型のＴＦＴ１０、２０およびＰ型のＴＦＴ３０とともに、保持容量４０を同一の基板上に形成する場合には、第１のゲート電極形成工程を行う前に、容量素子形成用半導体領域に対してＰ型の不純物を半導体膜に導入する不純物導入工程を行い、第１のゲート電極形成工程または第２のゲート電極形成工程では、この不純物導入工程によって導電化した容量素子形成用半導体領域に第１のゲート絶縁膜１４を介して対向する容量素子用の第２の電極４２を形成してもよい。
【００８４】
さらに、Ｎ型のＴＦＴ１０、２０およびＰ型のＴＦＴ３０とともに、保持容量４０を同一の基板上に形成する場合には、第１のゲート絶縁膜形成工程を行った以降、第１のゲート電極形成工程を行う前に、容量素子形成用半導体領域に高濃度のＰ型の導電型不純物を導入する高濃度不純物導入工程を行い、第１のゲート電極形成工程または第２のゲート電極形成工程では、この高濃度不純物導入工程によって導電化した容量素子形成用半導体領域に第１のゲート絶縁膜１４を介して対向する容量素子用の第２の電極４２を形成してもよい。このように構成すると、ゲート電極を形成する前に半導体膜に対して選択的に不純物を導入しておけるので、この半導体領域と、第１のゲート電極形成工程または前記第２のゲート電極形成工程で形成した容量素子用の第２の電極４２とを用いて保持容量４０を形成できる。
【００８５】
さらにまた、上記形態では、第１導電型をＮ型とし、第２導電型をＰ型としたが、第１導電型をＰ型とし、第２導電型をＮ型とすれば、画素用ＴＦＴをＰ型のＴＦＴで形成でき、かつ、Ｐ型領域を利用して容量素子を形成することができる。
【００８６】
［アクティブマトリクス基板の全体構成］
図７は、電気光学装置の構成を模式的に示すブロック図である。
図７に示すように、電気光学装置用のアクティブマトリクス基板２上には、データ線９０および走査線９１が形成されている。走査線９１には各画素において画素電極に接続する画素用ＴＦＴ１０のゲートが接続し、データ線９０には画素用ＴＦＴ１０のソースが接続している。各画素には画素用ＴＦＴ１０を介して画像信号が入力される液晶セル９４が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ線駆動回路６０がアクティブマトリクス基板２上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査線駆動回路７０がアクティブマトリクス基板２上に形成されている。
【００８７】
このような走査線駆動回路７０およびデータ線駆動回路６０は、図１あるいは図４を参照して説明したＮ型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路用ＴＦＴ３０によって構成される。
【００８８】
各画素には、図４を参照して説明したように、容量線９８（第２の電極４２）との間に保持容量４０（容量素子）が形成される場合があり、この保持容量４０は、液晶セル９４での電荷の保持特性を高める機能を有している。なお、保持容量４０は前段の走査線９１との間に形成されることもある。
【００８９】
［アクティブマトリクス基板の使用例］
このように構成したアクティブマトリクス基板２は、図８および図９に示すようにして電気光学装置を構成する。
【００９０】
図８および図９はそれぞれ、電気光学装置の平面図およびそのＨ−Ｈ′線における断面図である。
【００９１】
これらの図において、電気光学装置１は、前記のアクティブマトリクス基板２と、石英基板や高耐熱ガラス基板などの透明な絶縁基板３００に対向電極７１およびマトリクス状の遮光膜３０１が形成された対向基板３と、これらの基板間に封入、挟持されている液晶６とから概略構成されている。アクティブマトリクス基板２と対向基板３とはギャップ材含有のシール材を用いたシール層８０によって所定の間隙を介して貼り合わされ、これらの基板間に液晶６が封入されている。シール層８０には、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、ギャップ材としては、約２μｍ〜約１０μｍの無機あるいは有機質のファイバ若しくは球を用いることができる。対向基板３はアクティブマトリクス基板２よりも小さく、アクティブマトリクス基板２の周辺部分は、対向基板３の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板２の走査線駆動回路６０およびデータ線駆動回路７０は、対向基板３の外側に位置している。また、アクティブマトリクス基板２の入出力端子８１も対向基板３の外側に位置しているので、入出力端子８１にはフレキシブルプリント配線基板９を配線接続することができる。ここで、シール層８０は部分的に途切れているので、この途切れ部分によって、液晶注入口８３が構成されている。このため、対向基板３とアクティブマトリクス基板２とを貼り合わせた後、シール層８０の内側領域を減圧状態にすれば、液晶注入口８３から液晶６を減圧注入でき、液晶６を封入した後、液晶注入口８３を封止剤８２で塞げばよい。なお、対向基板３には、シール層８０の内側に表示領域を見切りするための遮光膜８８も形成されている。
【００９２】
【発明の効果】
以上のとおり、本発明では、第１導電型のＴＦＴのゲート電極を形成した後のパターニング用マスクを残したまま高濃度第１導電型不純物を導入するので、パターニング用マスクに対してセルフアライン的に不純物が導入されるので、高濃度第１導電型不純物が導入されない領域は、パターニング用マスクを除去した後に、低濃度第１導電型不純物を導入すると、第１のＴＦＴの側では、ゲート電極に対してセルフアライン的に低濃度ソース・ドレイン領域が形成され、この低濃度ソース・ドレイン領域のＬＤＤ長は、ゲート電極をパターニングしたときに起こるサイドエッチング量と常に等しい。それ故、マスクの位置ずれに起因してＬＤＤ長がばらつくことはない。また、不純物を選択的に導入するためのマスクの形成を必要最小限に止めたので、製造工程数が少なくて済む。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るアクティブマトリクス基板の断面図である。
【図２】 （ａ）〜（ｅ）は、図１に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図３】 （ａ）〜（ｄ）は、図１に示すアクティブマトリクス基板の製造方法において、図２に示す工程に続いて行う各工程を示す工程断面図である。
【図４】 本発明の実施の形態２に係るアクティブマトリクス基板の断面図である。
【図５】 （ａ）〜（ｄ）は、図４に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図６】 （ａ）〜（ｆ）は、図４に示すアクティブマトリクス基板の製造方法において、図５に示す工程に続いて行う各工程を示す工程断面図である。
【図７】 本発明を適用した電気光学装置用のアクティブマトリクス基板の構成を示すブロック図である。
【図８】 アクティブマトリクス基板の使用例を示す電気光学装置の平面図である。
【図９】 図８に示す電気光学装置のＨ−Ｈ′線における断面図である。
【図１０】 従来のＬＤＤ構造あるいはオフセットゲート構造のＴＦＴの製造方法を示す工程断面図である。
【符号の説明】
１ 電気光学装置
２ アクティブマトリクス基板
８ 画素電極
１０ Ｎ型の画素用ＴＦＴ
１０ａ、２０ａ、３０ａ 島状のシリコン膜
１１、１２、２１、２２、３１、３２ ソース・ドレイン領域
１３、２３、３３ チャネル形成領域
１４ ゲート絶縁膜
１５、２５、３５ ゲート電極
１６、１７、２６、２７、３６ ソース・ドレイン電極
２０ Ｎ型の駆動回路用ＴＦＴ
３０ Ｐ型の駆動回路用ＴＦＴ
４０ 保持容量（容量素子）
４１ 第１の電極
４２ 第２の電極
４３ 誘電体膜
１１１、１２１、２１１、２２１ 低濃度ソース・ドレイン領域
１１３、１２３、２１３、２２３ 中濃度ソース・ドレイン領域
１４１ 第１のゲート絶縁膜
１４２ 第２のゲート絶縁膜
１５０ ゲート電極形成用導電膜
２００ 絶縁基板
２０１ 下地保護膜
２０２ アモルファスシリコン膜
４０１ 下層側層間絶縁膜
４０２ 上層側層間絶縁膜
５５１、５５２、５５４ パターニング用マスク
５５５ レジストマスク

Claims (6)

  1. 基板上にＮ型の薄膜トランジスタとＰ型の薄膜トランジスタとを形成する半導体装置の製造方法において、
    前記Ｎ型の薄膜トランジスタおよび前記Ｐ型の薄膜トランジスタを構成する半導体膜の表面に第１のゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
    前記第１のゲート絶縁膜の表面にゲート電極形成用導電膜を形成した後、前記Ｎ型の薄膜トランジスタの前記第１のゲート絶縁膜上に当該ゲート電極形成用導電膜を残す一方、前記Ｐ型の薄膜トランジスタの前記第１のゲート絶縁膜上には当該ゲート電極形成用導電膜をパターニングして前記Ｐ型の薄膜トランジスタのゲート電極を形成する第１のゲート電極形成工程と、
    前記Ｎ型の薄膜トランジスタの前記第１のゲート絶縁膜上に残した前記ゲート電極形成用導電膜および前記Ｐ型の薄膜トランジスタのゲート電極をマスクにして前記Ｐ型の薄膜トランジスタの前記半導体膜に高いドーズ量でＰ型不純物を導入する高濃度Ｐ型不純物導入工程と、
    前記Ｎ型の薄膜トランジスタの前記第１のゲート絶縁膜上に残した前記ゲート電極形成用導電膜の表面に該ゲート電極形成用導電膜のパターニング用マスクを形成し、該パターニング用マスクと同層のマスクで前記Ｐ型の薄膜トランジスタの前記半導体層の全体を覆った状態で前記ゲート電極形成用導電膜をパターニングして前記Ｎ型の薄膜トランジスタのゲート電極を前記パターニング用マスクよりも小さく形成する第２のゲート電極形成工程と、
    前記パターニング用マスクを残したまま高いドーズ量でＮ型不純物を前記Ｎ型の薄膜トランジスタの前記半導体膜に導入する第１の高濃度Ｎ型不純物導入工程と、
    前記第１の高濃度Ｎ型不純物導入工程を行った以降、前記パターニング用マスクを除去し、しかる後に、前記Ｎ型の薄膜トランジスタのゲート電極および前記Ｐ型の薄膜トランジスタのゲート電極をマスクにして前記Ｎ型の薄膜トランジスタの前記半導体膜および前記Ｐ型の薄膜トランジスタの前記半導体膜に低いドーズ量でＮ型不純物を導入する低濃度Ｎ型不純物導入工程と、
    前記第１のゲート絶縁膜形成工程を行った以降、前記第１のゲート電極形成工程を行う前に、マスクによって前記Ｐ型の薄膜トランジスタの前記半導体膜の全体を覆うとともに少なくとも前記Ｎ型の薄膜トランジスタのゲート電極の形成予定領域を前記パターニング用マスクよりも広めに覆った状態で、高いドーズ量でＮ型不純物を前記Ｎ型の薄膜トランジスタの前記半導体膜に導入する第２の高濃度Ｎ型不純物導入工程と、を有し、
    前記第１の高濃度Ｎ型不純物導入工程のドーズ量は、前記第２の高濃度Ｎ型不純物導入工程のドーズ量より少なく、前記低濃度Ｎ型不純物導入工程のドーズ量より多いことを特徴とする半導体装置の製造方法。
  2. 請求項１において、前記第２の高濃度Ｎ型不純物導入工程のドーズ量は１×１０１５ｃｍ−２以上であり、前記低濃度Ｎ型不純物導入工程のドーズ量は１×１０１３ｃｍ−２以下であり、前記第１の高濃度Ｎ型不純物導入工程のドーズ量は１×１０１３ｃｍ−２から１×１０１５ｃｍ−２までであることを特徴とする半導体装置の製造方法。
  3. 請求項１または２において、前記第２の高濃度Ｎ型不純物導入工程で、容量素子形成用半導体領域に前記Ｎ型不純物を導入して容量素子用の第１の電極を形成するとともに、前記第２のゲート電極形成工程では、容量素子用の第２の電極を形成することを特徴とする半導体装置の製造方法。
  4. 請求項１ないし３のいずれかにおいて、前記第２の高濃度Ｎ型不純物導入工程を行った以降、前記第１のゲート電極形成工程を行う前に、前記第１のゲート絶縁膜の表面に第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程を行い、前記第１のゲート電極形成工程において、前記第１のゲート絶縁膜の表面に前記ゲート電極形成用導電膜を形成することに代えて、前記第２のゲート絶縁膜の表面に前記ゲート電極形成用導電膜を形成することを特徴とする半導体装置の製造方法。
  5. 請求項１ないし４のいずれかにおいて、前記第２のゲート電極形成工程では、前記パターニング用マスクとして前記第１のゲート電極形成工程によって形成した前記ゲート電極よりも広いマスクを形成することを特徴とする半導体装置の製造方法。
  6. 請求項１ないし５のいずれかに規定する半導体装置の製造方法を用いて、前記Ｎ型の薄膜トランジスタからなる画素スイッチング用薄膜トランジスタおよび駆動回路用薄膜トランジスタと、前記Ｐ型の薄膜トランジスタからなる駆動回路用薄膜トランジスタとを同一基板上に形成することを特徴とするアクティブマトリクス基板の製造方法。
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