JP4353762B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

Description

本発明は、アクティブマトリクス型表示装置などに用いられ、薄膜トランジスタ（以下、ＴＦＴと略す）を含む半導体装置およびその製造方法に関する。

近年、複数の画素を含む表示部と、表示を駆動する駆動回路とが、ガラスなどの透明絶縁性基板上に設けられたドライバモノリシック型のパネルの開発が進められている。特に、プレゼンテーションなどに用いられるデータプロジェクターやハイビジョン放送規格に対応した液晶リアプロジェクター等、高精細でかつ小型のプロジェクタ用液晶パネルに対するニーズが高まってきている。これにともなって、パネルのサイズを小さくしつつ、画像を高精細化することが重要な課題の１つとなっている。

こうしたパネルでは、移動度が比較的高い多結晶シリコンを用いて画素用ＴＦＴおよび駆動回路用ＴＦＴを透明絶縁基板上に形成しており、パネルサイズを縮小するためには、ＴＦＴのサイズを小さくする必要がある。しかし、ＴＦＴを小型化すると、ソース−ドレイン間の耐圧が低下したり、ドレイン近傍にかかる電界が非常に大きくなってホットキャリアによるＴＦＴ特性の劣化がより顕著になるといった信頼性上の問題がある。

これら信頼性の問題を解決するための手段の１つとして、ＧＯＬＤ（Gate-Overlapped LDD）構造を備えたＴＦＴが一般的に知られている。このＴＦＴは、半導体層中に設けられたチャネル領域と、チャネル領域を挟むように設けられた一対の低濃度不純物領域と、一対の低濃度不純物領域を挟むように設けられた高濃度不純物領域であるソース・ドレイン領域を含むＬＤＤ（Lightly Doped Drain）構造のＴＦＴにおいて、ゲート電極がチャネル領域および低濃度不純物領域の全部、もしくはその一部を覆うように設けられている。このような構造により、ＬＤＤ構造に比べてドレイン領域近傍での電界の集中を緩和し、ホットキャリアがドレイン領域に注入されるのを防止することができる。このため、ＴＦＴ特性の劣化を防止するのに有効である。

また、ゲート電極に覆われた低濃度不純物領域（以下、オーバーラップ領域と呼ぶ）およびゲート電極に覆われていない低濃度不純物領域（以下、オフセット領域と呼ぶ）を有するＧＯＬＤ構造も知られている。この構造によれば、オフセット領域が抵抗として働くので、ホットキャリアに対する耐性の向上に加えて、オフリーク電流を低減する効果も得られる。

特許文献１はこのようなＧＯＬＤ構造を備えたＴＦＴを開示している。図１１に示すように、ＴＦＴ５００は、絶縁性基板５０１上に形成された半導体層５０２を備える。半導体層５０２は、チャネル領域５１３と、チャネル領域５１３を挟む低濃度不純物領域５１１、５１２と、低濃度不純物領域５１１、５１２を挟むソース・ドレイン領域５０９、５１０を含む。低濃度不純物領域５１１、５１２は、第１のゲート電極５０８ｃに覆われているオーバーラップ領域５１１ａ、５１２ａと、第１のゲート電極５０８ｃに覆われていないオフセット領域５１１ｂ、５１２ｂを有している。第１のゲート電極５０８ｃおよび第２のゲート電極５０７ｂはハットシェイプ型ゲート電極を形成している。

特許文献１によれば、ＴＦＴ５００は以下の方法により作製される。図１２（ａ）に示すように、絶縁性基板５０１上に、半導体層５０２を形成し、半導体層５０２上にゲート絶縁膜５０３を形成する。ゲート絶縁膜５０３上に約３０ｎｍの厚さのＴａＮからなる第１の導電膜５０４および約３７０ｎｍの厚さのＷからなる第２の導電膜５０５を形成する。ハットシェイプ形状のゲート電極とするために、第１の導電膜５０４をあまり厚くできない。

図１２（ｂ）に示すように、フォトレジストマスク５０６を形成した後、ＩＣＰ（Inductivity Coupled Plasma：誘導結合プラズマ）エッチング装置を用いて、第２の導電膜５０５をエッチングして、端部にテーパー形状を有する第２のゲート電極５０７ａを形成する。次に、図１２（ｃ）に示すように、レジストマスク５０６をそのまま用い、ＩＣＰエッチング装置により第１のゲート電極５０４をエッチングして、幅Ｗ１を有する第１のゲート電極５０８ａを形成する。その後、図１２（ｄ）に示すように、レジストマスク５０６をそのまま用い、ＩＣＰエッチング装置により第２のゲート電極５０７ａおよび第１のゲート電極５０８ａをエッチングして、それぞれ幅Ｗ２、テーパー角が約７０度を有する第２のゲート電極５０７ｂと、幅Ｗ１、テーパー角が数度〜１５度程度を有する第１のゲート電極５０８ｂを形成する。

続いて、図１２（ｅ）に示すように、第１のゲート電極５０８ｂをマスクとして、イオン注入を行い、半導体層５０２中に高濃度不純物領域５０９、５１０を形成する（第１のドーピング工程）。また、図１３（ａ）に示すように、レジストマスク５０６および第２のゲート電極５０７ｂをマスクとして、イオン注入を行い、半導体層５０２中に低濃度不純物領域５１１、５１２を形成する（第２のドーピング工程）。レジストマスク５０６および第２のゲート電極５０７ｂによって、第１のドーピング工程でも第２のドーピング工程でも不純物が注入されなかった半導体層５０２の領域はチャネル領域５１３になる。

次に、図１３（ｂ）に示すように、レジストマスク５０６を残したまま、ＲＩＥエッチング装置、またはＩＣＰエッチング装置を用いた異方性エッチングにより、第１のゲート電極のテーパー部の一部を除去して、幅がＷ３、テーパー角が数度〜１５度程度を有する第１のゲート電極５０８ｃを形成する。これにより、第１のゲート電極５０８ｃに覆われたオーバーラップ領域５１１ａ、５１２ａと第１のゲート電極５０８ｃに覆われていないオフセット領域５１１ｂ、５１２ｂが形成される。

その後、図１１に示すように、レジストマスク５０６を剥離した後、全面に絶縁膜を堆積することによって層間絶縁膜５１４を形成した後、ソース領域５０９及びドレイン領域５１０上に電極取り出しのためコンタクトホールを形成する。Ａｌ等の金属材料からなる膜を層間絶縁膜５１４上およびコンタクトホール内に形成し、所定の形状にパターニングすることにより、ソース電極５１５およびドレイン電極５１６を形成する。これにより、図１１に示すＴＦＴ５００が完成する。

特許文献１は、上述の方法により、工程数を削減し、製造コストの低減および歩留まりの向上を実現することができると記載している。また、ＴＦＴ５００においてオーバーラップ領域５１１ａ、５１２ａの幅およびオフセット領域５１１ｂ、５１２ｂの幅を自由に調整することが可能であると記載している。

しかしながら、特許文献１はオーバーラップ領域５１１ａ、５１２ａの不純物濃度をオフセット領域５１１ｂ、５１２ｂの不純物濃度と等しくすることを意図している。このため、特許文献１のＴＦＴあるいは特許文献１に記載された方法では、オーバーラップ領域５１１ａ、５１２ａおよびオフセット領域５１１ｂ、５１２ｂの不純物濃度あるいはキャリア濃度を独立して調整することはできない。第１のゲート電極５０８ｃの厚さおよびテーパー角が小さいため、第１のゲート電極５０８ｃを介して半導体層に注入される不純物に濃度差を与えることも困難である。

また、上述の方法では、図１４に示すように、第１のゲート電極５０８ｃのテーパー部の厚さが小さくかつテーパーの角度が緩やかであるために、厚さやテーパーの角度のばらつき、および、異方性エッチングにおけるエッチングのばらつきのため、エッチング後に残る第１のゲート電極５０８ｂの横方向長さがばらつきやすい。このため、オーバーラップ領域５１１ａ、５１２ａとオフセット領域５１１ｂ、５１２ｂとの境界の位置５３０がばらつきやすく、ＴＦＴ５００の特性ばらつきが大きくなるという問題が生じる。
特開２００２−５７１６５号公報

本発明は上記従来技術の課題を解決し、ＧＯＬＤ構造を有するＴＦＴにおいて、オーバーラップ領域およびオフセット領域の不純物濃度あるいはキャリア濃度を調整することが可能なＴＦＴを提供することを目的としている。また、特性ばらつきの小さいＧＯＬＤ構造のＴＦＴを提供することを目的としている。

本発明の薄膜トランジスタは、チャネル領域と、前記チャネル領域を挟むように設けられた一対の第１低濃度不純物領域と、前記一対の第１低濃度不純物領域を挟むように設けられており、前記一対の第１低濃度不純物領域と異なるキャリア濃度を有する一対の第２低濃度不純物領域と、前記一対の第２低濃度不純物領域とを挟むように設けられた一対の高濃度不純物領域を含む半導体層と、前記半導体層を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられており、前記チャネル領域および前記一対の第１低濃度不純物領域の上方に位置し、かつ、前記一対の第２低濃度不純物領域の上方には位置していないゲート電極とを備えている。

また、本発明の薄膜トランジスタは、チャネル領域と、前記チャネル領域を挟むように設けられた一対の第１低濃度不純物領域と、前記一対の第１低濃度不純物領域を挟むように設けられた一対の第２低濃度不純物領域と、前記一対の第２低濃度不純物領域とを挟むように設けられた一対の高濃度不純物領域を含む半導体層と、前記半導体層を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられており、前記チャネル領域および前記一対の第１低濃度不純物領域の上方に位置し、かつ、前記一対の第２低濃度不純物領域の上方には位置していないゲート電極と、前記ゲート電極の側方に設けられた一対の絶縁性サイドウォールとを備え、前記一対の第２低濃度不純物領域は前記一対の絶縁性サイドウォールの下方にそれぞれ位置している。

ある好ましい実施形態において、前記絶縁性サイドウォールおよび前記第２低濃度不純物領域の長さは、チャネル長の方向において等しい。

ある好ましい実施形態において、前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ_L1 、Ｃ_L2およびＣ_Hとしたとき、Ｃ_L1 、Ｃ_L2およびＣ_Hが、Ｃ_L1＜Ｃ_L2＜Ｃ_Hの関係を満たしている。

ある好ましい実施形態において、前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ_L1 、Ｃ_L2およびＣ_Hとしたとき、Ｃ_L1 、Ｃ_L2およびＣ_Hが、Ｃ_L2＜Ｃ_L1＜Ｃ_Hの関係を満たしている。

ある好ましい実施形態において、前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ_L1 、Ｃ_L2およびＣ_Hとしたとき、Ｃ_L1 、Ｃ_L2およびＣ_Hが、Ｃ_L2＝Ｃ_L1＜Ｃ_Hの関係を満たしている。

本発明のアクティブマトリクス型液晶表示装置は、上記いずれかの薄膜トランジスタ、前記薄膜トランジスタの高濃度不純物領域の一方と電気的に接続される信号配線、前記ゲート電極に電気的に接続されるゲート配線、および前記薄膜トランジスタの高濃度不純物領域の他方と電気的に接続される画素電極が形成された基板と、前記画素電極の電位に応じて光学状態を変化させる液晶層とを備える。

また、本発明のアクティブマトリクス型液晶表示装置は、Ｃ_L2＜Ｃ_L1＜Ｃ_Hの関係を満たす上記薄膜トランジスタ、前記薄膜トランジスタの高濃度不純物領域の一方と電気的に接続される信号配線、前記ゲート電極に電気的に接続されるゲート配線、および前記薄膜トランジスタの高濃度不純物領域の他方と電気的に接続される画素電極を含む画素部と、Ｃ_L1＜Ｃ_L2＜Ｃ_Hの関係を満たす上記薄膜トランジスタによって構成され、前記画素部を駆動する駆動部とを備えた基板と、前記画素電極の電位に応じて光学状態を変化させる液晶層とを備える。

本発明の薄膜トランジスタの製造方法は、絶縁性基板上に半導体層を形成する工程（Ａ）と、前記半導体層を覆うゲート絶縁膜を形成する工程（Ｂ）と、前記半導体層中のチャネル領域となる部分以外に第１導電型の不純物を添加し、前記半導体層中にチャネル領域を画定する工程（Ｃ）と、前記チャネル領域と、前記半導体層中において前記チャネル領域を挟むように隣接し、一対の第１低濃度不純物領域となる部分とを覆うようにゲート電極を形成し、前記ゲート電極と重なった第１低濃度不純物領域を前記半導体層中に画定する工程（Ｄ）と、前記半導体層中において前記一対の第１低濃度不純物領域を挟むように隣接し、一対の第２低濃度不純物領域となる部分を少なくとも覆うマスクを形成する工程（Ｅ）と、前記マスクを用いて、第１導電型の不純物を添加し、前記半導体層中に高濃度不純物領域を形成し、かつ、前記マスクに覆われた部分に第２低濃度不純物領域を画定する工程（Ｆ）とを包含する。

ある好ましい実施形態において、前記工程（Ｅ）で用いるマスクは、前記ゲート電極および前記一対の第２低濃度不純物領域となる部分を覆うレジストマスクである。

ある好ましい実施形態において、前記工程（Ｅ）で用いるマスクは、前記ゲート電極に隣接して設けられた絶縁性サイドウォールである。

ある好ましい実施形態において、前記絶縁性サイドウォールは、前記工程（Ｅ）において、前記ゲート電極を覆うように絶縁膜を形成する工程（ｅ１）と、前記絶縁膜を基板に対して垂直方向に対して選択的にエッチングする工程（ｅ２）とをおこなうことにより形成される。

ある好ましい実施形態において、前記第１低濃度不純物領域および前記第２低濃度不純物領域の不純物濃度が実質的に等しい。

ある好ましい実施形態において、薄膜トランジスタの製造方法は、前記工程（Ｄ）の後、前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を添加する工程（Ｇ）をさらに包含する。

ある好ましい実施形態において、前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ_L1 、Ｃ_L2およびＣ_Hとしたとき、Ｃ_L1 、Ｃ_L2およびＣ_Hが、Ｃ_L1＜Ｃ_L2＜Ｃ_Hの関係を満たしている。

ある好ましい実施形態において、薄膜トランジスタの製造方法は、前記工程（Ｄ）の後、前記ゲート電極をマスクとして前記半導体層に第２導電型の不純物を添加する工程（Ｇ）をさらに包含する。

ある好ましい実施形態において、前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ_L1 、Ｃ_L2およびＣ_Hとしたとき、Ｃ_L1 、Ｃ_L2およびＣ_Hが、Ｃ_L2＜Ｃ_L1＜Ｃ_Hの関係を満たしている。

本発明によれば、チャネル領域および高濃度不純物領域に挟まれ、ゲート電極と重なっている第１低濃度不純物領域と、ゲート電極と重なっていない第２低濃度不純物領域とを有し、第１低濃度不純物領域および第２低濃度不純物領域のキャリア濃度を独立して調整することが可能なＧＯＬＤ構造のＴＦＴが得られる。

また、第２低濃度不純物領域のチャネル方向の長さがサイドウォールにより決定し、その長さのばらつきも小さいので、小型で信頼性の高いＴＦＴが得られる。

（第１の実施形態）
図１は、本発明によるＴＦＴの第１の実施形態を示す断面図である。図１に示すＴＦＴ１００は、ｎチャネル型（ｎ型）であるが、本発明はこれに限られず、ｐチャネル型（ｐ型）であってもよい。また、半導体の第１の導電型および第２の導電型をｎ型およびｐ型として説明するが、第１の導電型および第２の導電型は、ｐ型およびｎ型であってもよい。

ＴＦＴ１００は、石英基板などの絶縁性基板１上に設けられた半導体層２と、半導体層２上に設けられたゲート絶縁膜３と、ゲート絶縁膜３上に設けられたゲート電極８とを備える。

半導体層２は、たとえば、非晶質シリコン、多結晶シリコン、単結晶シリコンなどからなる。半導体層２は、チャネル領域4と、第１低濃度不純物領域６、７と、第2低濃度不純物領域９、１０と高濃度不純物領域１１、１２とを含んでいる。

チャネル領域４は、非晶質シリコンからなる場合には不純物が添加されていない真性Ｓｉから形成されていてもよいし、多結晶シリコンからなる場合にはｐ型不純物が低濃度で添加されたｐ型Ｓｉから形成されていてもよい。

第１低濃度不純物領域６、７はチャネル領域４を挟むように設けられており、好ましくは、チャネル領域４に隣接している。また、第2低濃度不純物領域９、１０は、第１低濃度不純物領域６、７を挟むように、第１低濃度不純物領域６、７の外側に設けられている。高濃度不純物領域１１、１２は、第2低濃度不純物領域９、１０を挟むように第２低濃度不純物領域９、１０の外側に設けられており、ソース・ドレイン領域として機能する。第１低濃度不純物領域６、７、第2低濃度不純物領域９、１０および高濃度不純物領域１１、１２はいずれも同じ導電型である。本実施形態ではｎ型である。第１低濃度不純物領域６、７および第2低濃度不純物領域９、１０の不純物濃度は高濃度不純物領域１１、１２の不純物濃度より低く、したがって、第１低濃度不純物領域６、７および第2低濃度不純物領域９、１０のキャリア濃度は高濃度不純物領域１１、１２のキャリア濃度より低くい。

半導体層2上にはゲート絶縁膜３を介してゲート電極８が設けられている。ゲート電極８は、チャネル領域４および第1低濃度不純物領域６、７の上方にのみ設けられており、第2低濃度不純物領域９、１０の上方にはゲート電極８は位置していない。このため、ＴＦＴ１００は、第1低濃度不純物領域６、７上にゲート電極８が設けられたオーバーラップ領域と第2低濃度不純物領域９、１０の上方にゲート電極８が設けられていないオフセット領域とを含むＧＯＬＤ構造を備えている。

したがって、ゲート電極８により印加される電圧は、第１低濃度不純物領域７内にＴＦＴ素子の内部へ向かう電界を発生させ、チャネル領域４からドレイン領域１２へ向かうホットキャリアの移動を妨げる。これにより、ホットキャリアの流入によってドレイン領域１２の端部に生じる半導体層の劣化を防止し、信頼性を向上させることができる。また、チャネル領域４と高濃度不純物領域１１、１２との間に設けられた、ゲート電極８が重なっていない第2低濃度不純物領域９、１０により、オフリーク電流の低減を図ることができる。

ゲート電極８の伸びる方向に垂直な方向であるチャネル長方向におけるゲート電極８の最大幅はＬであり、第１低濃度不純物領域６と第2低濃度不純物領域９との境界ｂ１および第１低濃度不純物領域７と第2低濃度不純物領域１０との境界ｂ２の距離と一致している。ゲート電極８の側面８ａ、８ｂが絶縁性基板１に対してほぼ垂直に形成されている場合には、境界ｂ１、ｂ２の位置は側面８ａ、８ｂの位置とそれぞれ一致する。ゲート電極８は単層の金属膜や導電性シリコン膜で形成されていてもよいし、これらが積層されていてもよい。しかし、ゲート電極８は、第2低濃度不純物領域９、１０に不純物を添加する際のマスクとして用いることができるよう全体にわたって十分な厚さを有していることが好ましい。

第１低濃度不純物領域６、７、第２低濃度不純物領域９、１０、および高濃度不純物領域１１、１２はｎ型の不純物が添加されており、それぞれｎ型半導体である。本発明の特徴のひとつは、第１低濃度不純物領域６、７および第２低濃度不純物領域９、１０のキャリア濃度を独立して自由に調節できる点にある。このため、第１低濃度不純物領域６、７および第２低濃度不純物領域９、１０のキャリア濃度は異なっていることが好ましく、第１低濃度不純物領域６、７および第２低濃度不純物領域９、１０のキャリア濃度は高濃度不純物領域のキャリア濃度よりも低いことが好ましい。つまり、第１低濃度不純物領域６、７、第２低濃度不純物領域９、１０、および高濃度不純物領域１１、１２のキャリア濃度をＣ_L1 、Ｃ_L2およびＣ_Hとしたとき、Ｃ_L1＜Ｃ_H、Ｃ_L2＜Ｃ_HおよびＣ_L1≠Ｃ_L2である。

本実施形態では、これらの関係を満たす限り、第１低濃度不純物領域６、７および第2低濃度不純物領域９、１０のキャリア濃度を任意に設定することができ、これらの領域のキャリア濃度を調整することによって、ＧＯＬＤ構造による利点を生かしつつ、用途に応じた異なる特性のＴＦＴを実現することができる。ただし、本発明のＴＦＴにおいて、第１低濃度不純物領域６、７および第2低濃度不純物領域９、１０のキャリア濃度が等しくすることも可能である。

たとえば、第１低濃度不純物領域６、７よりも第2低濃度不純物領域９、１０のキャリア濃度を高くする場合、つまり、Ｃ_L1＜Ｃ_L2＜Ｃ_Hを満たす場合、抵抗領域となる第2低濃度不純物領域のキャリア濃度は高くなり、抵抗は低くなる。このため、ＴＦＴ１００のオン電流を大きくすることができる。このようなＴＦＴはドライバー回路に適している。
また、第１低濃度不純物領域６、７よりも第2低濃度不純物領域９、１０のキャリア濃度を低くする場合、つまり、Ｃ_L2＜Ｃ_L1＜Ｃ_Hを満たす場合、抵抗領域となる第2低濃度不純物領域のキャリア濃度は低くなり、抵抗は高くなる。このため、ＴＦＴ１００のオフ電流を小さくすることができる。このようなＴＦＴは画素用スイッチ素子に適している。

このように本実施形態のＴＦＴによれば、ＧＯＬＤ構造による、信頼性の向上とＴＦＴ特性の向上とを同時に達成し、かつ、第１低濃度不純物領域６、７および第2低濃度不純物領域９、１０のキャリア濃度を調整して、用途により適したＴＦＴ特性を実現することができる。

以下、本実施形態によるＴＦＴ１００の製造方法を説明する。

まず図２（ａ）に示すように、石英などの透明絶縁性基板１上に半導体層２を形成する。半導体層２は、たとえば非晶質シリコン、多結晶シリコン、単結晶シリコン等からなる。半導体層２を多結晶シリコンによって形成する場合には、減圧ＣＶＤ（Low Power Chemical Vapor Deposition、以下ＬＰＣＶＤと記す）法により、透明絶縁性基板１上に厚さ５０〜１５０ｎｍ程度のアモルファスシリコン薄膜を堆積した後、高温熱処理あるいはレーザーアニールを施して、アモルファスシリコンを多結晶化させる。その後フォトリソグラフィー工程およびエッチング工程によりパターニングを行い、所定の形状を有する半導体層２を形成する。この後、必要に応じてトランジスタの閾値制御のためのｐ型不純物を注入などにより添加してもよい。

次に、図２（ｂ）に示すように、半導体層２の上に厚さ１００ｎｍ程度のゲート絶縁膜３を形成する。ゲート絶縁膜は、たとえば、ＣＶＤ（Chemical Vapor Deposition）法による堆積することができる。形成した半導体層２の表面を酸化することによってゲート絶縁膜３を形成してもよい。

図２（ｃ）に示すように、半導体層２のうち、チャネル領域４となる領域をレジスト５で覆い、ｐ型不純物元素をイオン注入により半導体層２に添加する（第１不純物添加工程）。これにより、半導体層２中に第１の低濃度不純物領域６、７と等しい不純物濃度を有する領域６’、７’が形成される。第１不純物添加工程は、たとえば、リン、ヒ素などのｎ型不純物を５×１０¹²〜１×１０¹⁴／ｃｍ²のドーズ量にて行う。レジスト５により不純物が注入されない領域は、チャネル領域４になる。この工程によりチャネル領域４が画定する。

図２（ｄ）に示すように、レジスト５をはく離した後、ゲート絶縁膜３上にゲート電極８を形成する。ゲート電極８は、たとえばスパッタ法やＬＰＣＶＤ法を用い、厚さ３００ｎｍ程度のＷＳｉなどからなる膜を堆積し、その後、チャネル領域４と領域６’、７’の一部を覆うようにパターニングすることにより得られる。ゲート電極８に覆われた領域６’、７’は第１低濃度不純物領域６、７として半導体層２中に画定される。ゲート電極８はリンをドープした多結晶シリコン（N⁺poly−Ｓｉ）でもよいし、さらにその上にＷＳｉなどを積層した構造であってもよい。

図２（ｅ）に示すように、ゲート電極８をマスクとして、不純物元素をイオン注入により半導体層２に添加して（第２不純物添加工程）、領域９’、１０’を形成する。領域９’、１０’の不純物濃度は第２低濃度不純物領域と等しくなる。ゲート電極８により不純物元素が注入されない領域は第１の低濃度不純物領域６、７となり、ＧＯＬＤ構造のオーバーラップ領域として機能する。

第２不純物添加工程で添加する不純物元素の導電型によって、第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７より高くしたり、逆に、低くすることができる。

第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７より高くする場合には、第１不純物添加工程で用いた不純物の導電型と同じ導電型の不純物元素を用いる。具体的には、リン、ヒ素などのｎ型不純物を５×１０¹²〜１×１０¹⁴／ｃｍ²のドーズ量で半導体層２に注入する。

第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７より低くする場合には、第１不純物添加工程で用いた不純物の導電型と反対の導電型の不純物元素を用いる。具体的には、ボロンなどのｐ型不純物を１×１０¹²〜１×１０¹⁴／ｃｍ²のドーズ量で半導体層２に注入する。カウンタードープによって、第１不純物添加工程により注入された不純物により生成するキャリアが第２不純物添加工程により注入された不純物により生成するキャリアによって打ち消され、第２の低濃度不純物領域のキャリア濃度は第１の低濃度不純物領域のキャリア濃度より低くなる。

なお、第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７のキャリア濃度と等しくする場合には、第２不純物添加工程を行わない。

図３に示すように、ゲート電極８の両横の領域を第２の低濃度不純物領域９、１０として残すようにレジスト５’を形成し、このレジストをマスクとしてｎ型の不純物元素をイオン注入により添加して（第３不純物添加工程）、ソース領域１１、ドレイン領域１２を半導体層２中に形成し、画定する。レジスト５により不純物イオンが注入されない領域のうち、ゲート電極８と重ならない領域は第２低濃度不純物領域９、１０として画定される。第２低濃度不純物領域９、１０はゲート電極８と重なっていないためＧＯＬＤ構造のオフセット領域となる。第３不純物添加工程は、リン、ヒ素などのｎ型不純物を１×１０¹⁵〜５×１０¹⁵／ｃｍ²のドーズ量で行う。その後、レジスト５をはく離し、不純物イオン活性化のためのアニールを行う。

図１に示すように、全面に絶縁膜を堆積し、層間絶縁膜１３を形成した後、ソース領域１１及びドレイン領域１２上に電極取り出しのためコンタクトホールを形成する。Ａｌ等の金属材料を層間絶縁膜１３およびコンタクトホール内に堆積し、所定の形状にパターニングすることによりソース電極１４およびドレイン電極１５を形成する。

（第２の実施形態）
図４は、本発明によるＴＦＴの第２の実施形態を示す断面図である。図４に示すＴＦＴ２００もｎ型ＴＦＴとして説明するが、ｐ型ＴＦＴであってもよい。

ＴＦＴ２００は、ゲート電極８の側方に設けられた一対の絶縁性サイドウォール１７をさらに備えている点で第１の実施形態によるＴＦＴ１００と異なっている。

図４に示すように、サイドウォール１７は、第２低濃度不純物領域９、１０の上方に位置しており、第２低濃度不純物領域９、１０とゲート絶縁膜３を介してほぼ完全に重なっている。このため、チャネル長の方向において、サイドウォール１７のそれぞれと第２低濃度不純物領域９、１０の長さは等しくなっている。

サイドウォール１７は、第２低濃度不純物領域９、１０を形成するためのマスクとして機能する。サイドウォール１７は、通常、異方性エッチングにより形成され、基板に対して平行な方向の寸法ばらつきが小さい。このため、サイドウォール１７をマスクとして形成される第２低濃度不純物領域９、１０のチャネル長の方向の長さのばらつきを低減することができ、これにより第1の実施形態のTFTの効果に加え、特性ばらつきの少ないＴＦＴを作製することができる。この理由を図５および図６を参照して説明する。

図５（ａ）に示すようにサイドウォール１７は酸化ケイ素などの絶縁膜１６から形成される。ゲート電極８を覆うように絶縁膜１６を堆積した後、反応性イオンエッチング（ＲＩＥ）やイオンミリング法などの異方性エッチングによって、絶縁膜１６をエッチングする。たとえば、図５（ａ）に示すように、基板１を反応性イオンエッチング装置に導入し、基板１に対して垂直な電界を印加することによって、反応性ガスを矢印で示すように、基板１に対して垂直な方向に加速すると、エッチングは基板１に対して主として垂直な方向にのみ進行する。このため、図５（ｂ）に示すように、エッチング前の絶縁膜１６の表面のプロファイル（凹凸形状）をほぼ保ちながら絶縁膜１６の厚さが減少する。図５（ｃ）に示すように、絶縁膜１６の平坦な部分がすべてエッチングされると、ゲート電極８の側方にサイドウォール１７が残る。

図５（ｃ）に示すように、サイドウォール１７は凸状の曲面１７ａを有し、サイドウォール１７のゲート電極８と接しない方の端部１７ｅでは、曲面１７ｅが基板１に対して大きな角度で立ち上がっている。このため、端部１７ｅの位置は、基板１に対して主として垂直な方向にのみエッチングが行われるサイドウォール１７の形成工程においてばらつきが生じにくい。図５（ｃ）に示すように、基板１と平行に近い部分において、エッチングによるばらつき量δ１とし、端部１７ｅにおけるエッチングによるばらつき量δ２とした場合、δ２≪δ１となる。サイドウォール１７のゲート長方向の長さは、ゲート電極８の高さやエッチング条件、サイドウォール１７を形成するための絶縁膜１６の厚さを変化させることによって調整できる。

このことは、サイドウォール１７をマスクとして形成する第２低濃度不純物領域１０のチャネル長方向の長さのばらつきが小さくなることを意味している。つまり、本実施形態によれば、第1の実施形態のＴＦＴの効果に加え、ＧＯＬＤ構造のオフセット領域である第２低濃度不純物領域のチャネル長方向長さのばらつきが少なく特性の揃ったＴＦＴが得られる。このため、信頼性および耐圧などのトランジスタ特性のマージンを確保するために素子を大きく形成する必要がなく、微細なＴＦＴを作製することが可能である。このような特徴は、特に、多数に特性の揃ったスイッチング素子を形成することが求められる表示装置などのアクティブマトリクス基板に用いられるＴＦＴに本実施形態のＴＦＴは適しており、また、上述した理由から、微細な画素を有する表示装置、あるいは、画素数の多い表示装置に適している。

以下本実施形態によるＴＦＴ２００の製造方法を説明する。

まず図６（ａ）に示すように、石英などの透明絶縁性基板１上に半導体層２を形成する。半導体層２は、たとえば非晶質シリコン、多結晶シリコン、単結晶シリコン等からなる。半導体層２を多結晶シリコンによって形成する場合には、減圧ＣＶＤ（Low Power Chemical Vapor Deposition、以下ＬＰＣＶＤと記す）法により、透明絶縁性基板１上に厚さ５０〜１５０ｎｍ程度のアモルファスシリコン薄膜を堆積した後、高温熱処理あるいはレーザーアニールを施して、アモルファスシリコンを多結晶化させる。その後フォトリソグラフィー工程およびエッチング工程によりパターニングを行い、所定の形状を有する半導体層２を形成する。この後、必要に応じてトランジスタの閾値制御のためのｐ型不純物を注入などにより添加してもよい。

次に、図６（ｂ）に示すように、半導体層２の上に厚さ１００ｎｍ程度のゲート絶縁膜３を形成する。ゲート絶縁膜は、たとえば、ＣＶＤ（Chemical Vapor Deposition）法による堆積することができる。形成した半導体層２の表面を酸化することによってゲート絶縁膜３を形成してもよい。

図６（ｃ）に示すように、半導体層２のうち、チャネル領域４となる領域をレジスト５で覆い、ｐ型不純物元素をイオン注入により半導体層２に添加する（第１不純物添加工程）。これにより、半導体層２中に第１の低濃度不純物領域６、７と等しい不純物濃度を有する領域６’、７’が形成される。第１不純物添加工程は、たとえば、リン、ヒ素などのｎ型不純物を５×１０¹²〜１×１０¹⁴／ｃｍ²のドーズ量にて行う。レジスト５により不純物が注入されない領域は、チャネル領域４になる。この工程によりチャネル領域４が画定する。

図６（ｄ）に示すように、レジスト５をはく離した後、ゲート絶縁膜３上にゲート電極８を形成する。ゲート電極８は、たとえばスパッタ法やＬＰＣＶＤ法を用い、厚さ３００ｎｍ程度のＷＳｉなどからなる膜を堆積し、その後、チャネル領域４と領域６’、７’の一部を覆うようにパターニングすることにより得られる。ゲート電極８に覆われた領域６’、７’は第１低濃度不純物領域６、７として半導体層２中に画定される。ゲート電極８はリンをドープした多結晶シリコン（N⁺poly−Ｓｉ）でもよいし、さらにその上にＷＳｉなどを積層した構造であってもよい。

図６（ｅ）に示すように、ゲート電極８をマスクとして、不純物元素をイオン注入により半導体層２に添加して（第２不純物添加工程）、領域９’、１０’を形成する。領域９’、１０’の不純物濃度は第２低濃度不純物領域と等しくなる。ゲート電極８により不純物元素が注入されない領域は第１の低濃度不純物領域６、７となり、ＧＯＬＤ構造のオーバーラップ領域として機能する。

第２不純物添加工程で添加する不純物元素の導電型によって、第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７より高くしたり、逆に、低くすることができる。

第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７より高くする場合には、第１不純物添加工程で用いた不純物の導電型と同じ導電型の不純物元素を用いる。具体的には、リン、ヒ素などのｎ型不純物を５×１０¹²〜１×１０¹⁴／ｃｍ²のドーズ量で半導体層２に注入する。

第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７より低くする場合には、第１不純物添加工程で用いた不純物の導電型と反対の導電型の不純物元素を用いる。具体的には、ボロンなどのｐ型不純物を１×１０¹²〜１×１０¹⁴／ｃｍ²のドーズ量で半導体層２に注入する。カウンタードープによって、第１不純物添加工程により注入された不純物により生成するキャリアが第２不純物添加工程により注入された不純物により生成するキャリアによって打ち消され、第２の低濃度不純物領域のキャリア濃度は第１の低濃度不純物領域のキャリア濃度より低くなる。

また、第２低濃度不純物領域のキャリア濃度を第１の低濃度不純物領域６、７と等しくする場合には、この第２不純物添加工程を省略する。

次に図７（ａ）に示すように、ゲート電極８およびゲート絶縁膜３を覆うように絶縁膜１６を形成する。絶縁膜１６にはスパッタなどによる酸化ケイ素膜や高温酸化膜（ＨＴＯ）などを用いることができる。絶縁膜１６の厚さは１００〜５００ｎｍ程度の範囲において、ゲート電極８の高さや形成しようとするサイドウォールの幅、エッチング条件によって決定する。本実施形態では、ゲート電極８と等しい厚さである３００ｎｍのHTOからなる絶縁膜１６を形成する。

図７（ｂ）に示すように、絶縁膜１６を異方性エッチングにより除去し、ゲート電極８の側方に絶縁性のサイドウォール１７を形成する。異方性エッチングには、ＲＩＥやイオンミリングなどのエッチング方法をもちいる。本実施形態では、ＲＩＥによってエッチングを行う。

図７（ｃ）に示すように、サイドウォール１７をマスクとしてｎ型の不純物元素をイオン注入により半導体層２に添加して（第３不純物添加工程）、ソース領域１１、ドレイン領域１２を半導体層２中に形成し画定する。サイドウォール１７により不純物イオンが注入されない領域は第２低濃度不純物領域９、１０として画定される。第２低濃度不純物領域９、１０はゲート電極８と重なっていないためＧＯＬＤ構造のオフセット領域となる。第３不純物添加工程は、リン、ヒ素などのｎ型不純物を１×１０¹⁵〜５×１０¹⁵／ｃｍ²のドーズ量で行う。その後、不純物イオン活性化のためのアニールを行う。

図４に示すように、全面に絶縁膜を堆積し、層間絶縁膜１３を形成した後、ソース領域１１及びドレイン領域１２上に電極取り出しのためコンタクトホールを形成する。Ａｌ等の金属材料を層間絶縁膜１３およびコンタクトホール内に堆積し、所定の形状にパターニングすることによりソース電極１４およびドレイン電極１５を形成する。

（第３の実施形態）
本発明のＴＦＴは好適にアクティブマトリクス型液晶表示装置に用いることができる。
図８は、第２の実施形態のＴＦＴ２００が適用されたプロジェクタ用アクティブマトリクス型液晶表示装置のＴＦＴ基板（アクティブマトリクス基板）の１画素領域に対応する部分を示している。ＴＦＴ２００に換えて第１の実施形態のＴＦＴ１００を用いてもよい。画素領域は、画素電極１０６に信号電圧を供給するための信号配線１０２と、ゲート電極８に走査信号を供給するためのゲート配線１０４とによって囲まれている。

信号配線１０２とゲート配線１０４との交差部の近傍には、画素駆動用のスイッチング素子として形成されたＴＦＴ２００が設けられている。ＴＦＴ２００のソース領域１１は信号配線１０２の一部を構成するソース電極１４と、ドレイン領域１２は画素電極１０６に接続されたドレイン電極１５と、それぞれ電気的に接続されている。図８に示す形態では、ＴＦＴ２００と画素電極１０６との間に補助容量は示されていないが、補助容量配線などを用いて補助容量を設けてもよい。

図９は、図８に示す画素領域が複数設けられた画素部１１２と画素部１１２を駆動するため駆動回路１１３、１１４が絶縁性基板１１１上に設けられたアクティブマトリクス基板１１０を模式的に示している。画素部１１２には第２の実施形態のＴＦＴ２００が用いられている。また、駆動回路１１３、１１４にもＴＦＴ２００が用いられている。第１の実施形態で説明したように、画素部１１２のＴＦＴ２００では、第１低濃度不純物領域よりも第２低濃度不純物領域のキャリア濃度を低くして、ＯＦＦ電流の低減を図っている。また、駆動回路１１３、１１４のＴＦＴ２００では、第１低濃度不純物領域よりも第２低濃度不純物領域のキャリア濃度を高く、ＯＮ電流の増大を図っている。

図１０は、ＴＦＴ基板１１０を用いて構成されたプロジェクタ用アクティブマトリクス型液晶表示装置（ＬＣＤ）１２５を模式的に示している。ＬＣＤ１２５は、ＴＦＴ基板１１０と、対向基板１２１と、ＴＦＴ基板１１０と対向基板１２１との間に挟持された液晶層１２２とを有している。なお、対向基板１２１は、絶縁基板と、絶縁基板上に形成された対向電極（共通電極）とを有している。

一般的なＴＮモードの液晶表示装置の場合、ＴＦＴ基板１１０および対向基板１２１の液晶層１２２側の表面に配向膜（不図示）が設けられ、ＴＦＴ基板１１０および対向基板１２１のそれぞれの外側に偏光板（不図示）が設けられる。表示モードによっては、配向膜や偏光板を省略することができる。また、カラー表示を行なうために、対向基板１２１にカラーフィルタ（不図示）が設けられていてもよい。

ＬＣＤ１２５によれば、画素部のＴＦＴはＧＯＬＤ構造を備え、かつ、第２低濃度不純物領域のキャリア濃度を低くすることによってＯＦＦ電流を低減している。このため、光源からの強い光を受けるプロジェクタ用ＬＣＤであっても光リーク電流を低減することができる。したがって、ＬＣＤ１２５を用いることにより、高品位な画像表示が可能なプロジェクタを実現することができる。

また、第２低濃度不純物領域を寸法ばらつきの小さいサイドウォールによって確定するため、優れたスイッチング特性を維持しつつ、小型な画素部および駆動回路を備えたプロジェクタ用ＬＣＤを実現することが可能となる。

本発明によれば、ＴＦＴにおいて、ゲート電極と重なっている低濃度不純物領域およびゲート電極と重なっていない低濃度不純物領域のキャリア濃度を独立して調整することが可能なＧＯＬＤ構造のＴＦＴが得られる。また、ゲート電極と重なっていない低濃度不純物領域をサイドウォールにより画定することができるので、素子特性のばらつきが小さく、ＴＦＴの外形を小さくできる。このため、ＴＦＴを用いる様々な用途の半導体装置に好適に用いることが可能である。特に、２つの低濃度不純物領域のキャリア濃度を調整することによって、ＯＦＦ電流の小さいＴＦＴがスイッチング素子として用いられた画素部と、ＯＮ電流の大きいＴＦＴが用いられた駆動部とを備え、全体の構造が小さな表示装置を実現することができる。

本発明の薄膜トランジスタの第１の実施形態を示す断面図である。 （ａ）から（ｅ）は、それぞれ図１に示す薄膜トランジスタの製造方法における一工程を示す断面図である。 は、図１に示す薄膜トランジスタの製造方法における一工程を示す断面図である。 本発明の薄膜トランジスタの第２の実施形態を示す断面図である。 （ａ）から（ｃ）は、それぞれ図４に示す薄膜トランジスタに用いられるサイドウォールの製造工程を示す断面図である。 （ａ）から（ｅ）は、それぞれ図４に示す薄膜トランジスタの製造方法における一工程を示す断面図である。 （ａ）から（ｃ）は、それぞれ図４に示す薄膜トランジスタの製造方法における一工程を示す断面図である。 本発明のアクティブマトリクス基板の一画素領域分の構造を示す平面図である。 本発明のアクティブマトリクス基板全体の構造を示す模式的平面図である。 本発明の液晶表示装置の断面構造を示す模式図である。 従来の薄膜トランジスタを示す断面図である。 （ａ）から（ｅ）は、それぞれ図１１に示す従来の薄膜トランジスタの製造方法における一工程を示す断面図である。 （ａ）および（ｂ）は、それぞれ図１１に示す従来の薄膜トランジスタの製造方法における一工程を示す断面図である。 従来の薄膜トランジスタにおいて、オーバーラップ領域とオフセット領域との境界の位置がばらつきやすいことを説明する断面図である。

符号の説明

１ 絶縁性基板
２ 半導体層
３ ゲート絶縁膜
４ チャネル領域
５ レジスト
６、７ 第１の低濃度不純物領域
８ ゲート電極
９、１０ 第２の低濃度不純物領域
１１ ソース領域
１２ ドレイン領域
１３ 層間絶縁膜
１４ ソース電極
１５ ドレイン電極
１６ 絶縁膜
１７ サイドウォール
１００、２００ ＴＦＴ
１０２ 信号配線
１０４ ゲート配線
１０６ 画素電極
１１０ アクティブマトリクス基板（ＴＦＴ基板）
１１１ 絶縁性基板
１１２ 画素部
１１３、１１４ 駆動回路
１２１ 対向基板
１２２ 液晶層
１２５ LCD
５０１ 透明絶縁性基板
５０２ 半導体層
５０３ ゲート絶縁膜
５０４ 第１の導電膜
５０５ 第２の導電膜
５０６ レジスト
５０７ａ、５０７ｂ 第２のゲート電極
５０８ａ、５０８ｂ、５０８ｃ 第１のゲート電極
５０９ ソース領域
５１０ ドレイン領域
５１１、５１２ 低濃度不純物領域
５１１ａ、５１２ａ オーバーラップ領域
５１１ｂ、５１２ｂ オフセット領域
５１３ チャネル領域
５１４ 層間絶縁膜
５１５ ソース電極
５１６ ドレイン電極

Claims (9)

1. チャネル領域と、前記チャネル領域を挟むように設けられた一対の第１低濃度不純物領域と、前記一対の第１低濃度不純物領域を挟むように設けられており、前記一対の第１低濃度不純物領域と異なるキャリア濃度を有する一対の第２低濃度不純物領域と、前記一対の第２低濃度不純物領域とを挟むように設けられた一対の高濃度不純物領域を含む半導体層と、
   前記半導体層を覆うように設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられており、前記チャネル領域および前記一対の第１低濃度不純物領域の上方に位置し、かつ、前記一対の第２低濃度不純物領域の上方には位置していないゲート電極と、
   を備え、前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ _L1 、Ｃ _L2 およびＣ _H としたとき、Ｃ _L1 、Ｃ _L2 およびＣ _H が、
   Ｃ _L2 ＜Ｃ _L1 ＜Ｃ _H
   の関係を満たしている薄膜トランジスタ。
2. チャネル領域と、前記チャネル領域を挟むように設けられた一対の第１低濃度不純物領域と、前記一対の第１低濃度不純物領域を挟むように設けられた一対の第２低濃度不純物領域と、前記一対の第２低濃度不純物領域とを挟むように設けられた一対の高濃度不純物領域を含む半導体層と、
   前記半導体層を覆うように設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられており、前記チャネル領域および前記一対の第１低濃度不純物領域の上方に位置し、かつ、前記一対の第２低濃度不純物領域の上方には位置していないゲート電極と、
   前記ゲート電極の側方に設けられた一対の絶縁性サイドウォールと、
   を備え、前記一対の第２低濃度不純物領域は前記一対の絶縁性サイドウォールの下方にそれぞれ位置しており、
   前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ _L1 、Ｃ _L2 およびＣ _H としたとき、Ｃ _L1 、Ｃ _L2 およびＣ _H が、
   Ｃ _L2 ＜Ｃ _L1 ＜Ｃ _H
   の関係を満たしている薄膜トランジスタ。
3. チャネル長の方向において、前記絶縁性サイドウォールおよび前記第２低濃度不純物領域の長さは等しい請求項２に記載の薄膜トランジスタ。
4. 請求項１から３のいずれかに規定される薄膜トランジスタ、前記薄膜トランジスタの高濃度不純物領域の一方と電気的に接続される信号配線、前記ゲート電極に電気的に接続されるゲート配線、および前記薄膜トランジスタの高濃度不純物領域の他方と電気的に接続される画素電極が形成された基板と、
   前記画素電極の電位に応じて光学状態を変化させる液晶層と、
   を備えるアクティブマトリクス型液晶表示装置。
5. 請求項１から３のいずれかに規定される薄膜トランジスタ、前記薄膜トランジスタの高濃度不純物領域の一方と電気的に接続される信号配線、前記ゲート電極に電気的に接続されるゲート配線、および前記薄膜トランジスタの高濃度不純物領域の他方と電気的に接続される画素電極を含む画素部と、
   チャネル領域と、前記チャネル領域を挟むように設けられた一対の第１低濃度不純物領域と、前記一対の第１低濃度不純物領域を挟むように設けられており、前記一対の第１低濃度不純物領域と異なるキャリア濃度を有する一対の第２低濃度不純物領域と、前記一対の第２低濃度不純物領域とを挟むように設けられた一対の高濃度不純物領域を含む半導体層と、前記半導体層を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられており、前記チャネル領域および前記一対の第１低濃度不純物領域の上方に位置し、かつ、前記一対の第２低濃度不純物領域の上方には位置していないゲート電極とを備え、前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ _L1 、Ｃ _L2 およびＣ _H としたとき、Ｃ _L1 、Ｃ _L2 およびＣ _H が、Ｃ _L1 ＜Ｃ _L2 ＜Ｃ _H の関係を満たしている薄膜トランジスタによって構成され、前記画素部を駆動する駆動部と
   を備えた基板、および
   前記画素電極の電位に応じて光学状態を変化させる液晶層
   を備えるアクティブマトリクス型液晶表示装置。
6. 絶縁性基板上に半導体層を形成する工程（Ａ）と、
   前記半導体層を覆うゲート絶縁膜を形成する工程（Ｂ）と、
   前記半導体層中のチャネル領域となる部分以外に第１導電型の不純物を添加し、前記半導体層中にチャネル領域を画定する工程（Ｃ）と、
   前記チャネル領域と、前記半導体層中において前記チャネル領域を挟むように隣接し、一対の第１低濃度不純物領域となる部分とを覆うようにゲート電極を形成し、前記ゲート電極と重なった第１低濃度不純物領域を前記半導体層中に画定する工程（Ｄ）と、
   前記ゲート電極をマスクとして前記半導体層に第２導電型の不純物を添加する工程（Ｅ）と、
   前記半導体層中において前記一対の第１低濃度不純物領域を挟むように隣接し、一対の第２低濃度不純物領域となる部分を少なくとも覆うマスクを形成する工程（Ｆ）と、
   前記マスクを用いて、第１導電型の不純物を添加し、前記半導体層中に高濃度不純物領域を形成し、かつ、前記マスクに覆われた部分に第２低濃度不純物領域を画定する工程（Ｇ）と、
   を包含し、
   前記第１低濃度不純物領域、前記第２低濃度不純物領域および前記高濃度不純物領域のキャリア濃度をそれぞれＣ _L1 、Ｃ _L2 およびＣ _H としたとき、Ｃ _L1 、Ｃ _L2 およびＣ _H が、
   Ｃ _L2 ＜Ｃ _L1 ＜Ｃ _H
   の関係を満たしている薄膜トランジスタの製造方法。
7. 前記工程（Ｆ）で用いるマスクは、前記ゲート電極および前記一対の第２低濃度不純物領域となる部分を覆うレジストマスクである請求項６に記載の薄膜トランジスタの製造方法。
8. 前記工程（Ｆ）で用いるマスクは、前記ゲート電極に隣接して設けられた絶縁性サイドウォールである請求項６に記載の薄膜トランジスタの製造方法。
9. 前記絶縁性サイドウォールは、前記工程（Ｆ）において、
   前記ゲート電極を覆うように絶縁膜を形成する工程（ｆ１）と、
   前記絶縁膜を基板に対して垂直方向から選択的にエッチングする工程（ｆ２）と、
   をおこなうことにより形成される請求項８に記載の薄膜トランジスタの製造方法。

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