JP2002185010A - 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 - Google Patents
薄膜トランジスタおよびその製造方法ならびに液晶表示装置Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 72
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000012535 impurity Substances 0.000 claims abstract description 326
- 239000004065 semiconductor Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 17
- 239000011159 matrix material Substances 0.000 claims description 14
- 230000003287 optical effect Effects 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 abstract 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 28
- 238000002513 implantation Methods 0.000 description 26
- 239000010408 film Substances 0.000 description 25
- 238000005468 ion implantation Methods 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】
【課題】 リーク電流を抑制し、かつ、オン電流を高く
することができる薄膜トランジスタを提供する。 【解決手段】 薄膜トランジスタは、間隔を開けて設け
られたｎ型高濃度不純物領域２８ａおよび２８ｂと、ｎ
型高濃度不純物領域２８ａおよび２８ｂ間に位置し、複
数のゲート電極１８ａ，１８ｂにそれぞれ対向する複数
のｐ型チャネル領域２０ａ，２０ｂと、隣接するチャネ
ル領域間に設けられたｎ型中間領域２２と、高濃度不純
物領域２８ａの最も近くに位置するチャネル領域２０ａ
と高濃度不純物領域２８ａとの間に位置する、キャリア
濃度が異なる少なくとも２つのｎ型低濃度不純物領域２
６ａおよび２４ａと、高濃度不純物領域２８ｂの最も近
くに位置するチャネル領域２０ｂと高濃度不純物領域２
８ｂとの間に位置する、キャリア濃度が異なる少なくと
も２つのｎ型低濃度不純物領域２６ｂおよび２４ｂとを
有する。
することができる薄膜トランジスタを提供する。 【解決手段】 薄膜トランジスタは、間隔を開けて設け
られたｎ型高濃度不純物領域２８ａおよび２８ｂと、ｎ
型高濃度不純物領域２８ａおよび２８ｂ間に位置し、複
数のゲート電極１８ａ，１８ｂにそれぞれ対向する複数
のｐ型チャネル領域２０ａ，２０ｂと、隣接するチャネ
ル領域間に設けられたｎ型中間領域２２と、高濃度不純
物領域２８ａの最も近くに位置するチャネル領域２０ａ
と高濃度不純物領域２８ａとの間に位置する、キャリア
濃度が異なる少なくとも２つのｎ型低濃度不純物領域２
６ａおよび２４ａと、高濃度不純物領域２８ｂの最も近
くに位置するチャネル領域２０ｂと高濃度不純物領域２
８ｂとの間に位置する、キャリア濃度が異なる少なくと
も２つのｎ型低濃度不純物領域２６ｂおよび２４ｂとを
有する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置や密着型イメージセンサなどに適切
に用いられる薄膜トランジスタおよびその製造方法に関
する。
クス型液晶表示装置や密着型イメージセンサなどに適切
に用いられる薄膜トランジスタおよびその製造方法に関
する。
【０００２】
【従来の技術】近年、パーソナルコンピュータの表示装
置、薄型テレビ、ビデオ撮像装置の表示装置等として、
アクティブマトリクス型液晶表示装置が利用されてい
る。アクティブマトリクス型液晶表示装置においては、
薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｏｒ）が、画素のオン／オフ状態を切り換
えるスイッチング素子として広く用いられている。ＴＦ
Ｔは画素毎に設けられており、各画素の駆動は、それぞ
れに設けられたＴＦＴによって制御される。
置、薄型テレビ、ビデオ撮像装置の表示装置等として、
アクティブマトリクス型液晶表示装置が利用されてい
る。アクティブマトリクス型液晶表示装置においては、
薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｏｒ）が、画素のオン／オフ状態を切り換
えるスイッチング素子として広く用いられている。ＴＦ
Ｔは画素毎に設けられており、各画素の駆動は、それぞ
れに設けられたＴＦＴによって制御される。
【０００３】ＴＦＴのゲートに走査信号が印加されＴＦ
Ｔがオン状態となっているとき、ＴＦＴのドレインに接
続された画素電極には、ＴＦＴのソースに接続された信
号配線から所定の信号電圧が印加される。液晶表示装置
では、画素電極に印加された信号電圧の大きさに応じて
液晶の配向状態が変化し、これによって画像の表示が行
なわれる。
Ｔがオン状態となっているとき、ＴＦＴのドレインに接
続された画素電極には、ＴＦＴのソースに接続された信
号配線から所定の信号電圧が印加される。液晶表示装置
では、画素電極に印加された信号電圧の大きさに応じて
液晶の配向状態が変化し、これによって画像の表示が行
なわれる。
【０００４】画素電極に所定の信号電圧を印加した後、
この画素電極に新たな信号電圧を印加するまでの間（１
フレーム期間）、ＴＦＴのゲートには走査信号が印加さ
れずＴＦＴはオフ状態にされている。この期間におい
て、画素電極の電位を一定に保ち、所定の表示状態を維
持するためである。ＴＦＴがオフ状態の間、ＴＦＴを流
れる電流（リーク電流またはオフ電流）はできる限り小
さいことが望ましい。オフ電流が大きい場合、液晶の配
向状態が維持されず表示品位は低下してしまう。
この画素電極に新たな信号電圧を印加するまでの間（１
フレーム期間）、ＴＦＴのゲートには走査信号が印加さ
れずＴＦＴはオフ状態にされている。この期間におい
て、画素電極の電位を一定に保ち、所定の表示状態を維
持するためである。ＴＦＴがオフ状態の間、ＴＦＴを流
れる電流（リーク電流またはオフ電流）はできる限り小
さいことが望ましい。オフ電流が大きい場合、液晶の配
向状態が維持されず表示品位は低下してしまう。
【０００５】特に、半導体層として多結晶シリコン層を
用いたＴＦＴの場合、多結晶シリコンの電界効果移動度
が高いことから、非晶質シリコン層を用いたＴＦＴに比
べてオフ電流が高くなる傾向がある。このため、画素電
極の電位を維持することがより困難になる。
用いたＴＦＴの場合、多結晶シリコンの電界効果移動度
が高いことから、非晶質シリコン層を用いたＴＦＴに比
べてオフ電流が高くなる傾向がある。このため、画素電
極の電位を維持することがより困難になる。
【０００６】また、表示装置の高精細化が進むにつれ、
表示装置の画素数は増加してきている。画素数の多い表
示装置では、より短い時間で画素を駆動する必要がある
ため、ＴＦＴのオン電流を高くする必要がある。
表示装置の画素数は増加してきている。画素数の多い表
示装置では、より短い時間で画素を駆動する必要がある
ため、ＴＦＴのオン電流を高くする必要がある。
【０００７】さらに、液晶プロジェクタ用の小型高精細
液晶ディスプレイなどにおいて、画素のサイズはますま
す縮小してきている。このようなディスプレイにおい
て、表示画像の明るさを向上させるためには、画素領域
における開口率を高める必要があり、ＴＦＴのサイズを
より小さくすることが要求される。一方で、表示装置を
高い歩留まりで生産するためには、種々の欠陥に起因し
たＴＦＴのリーク不良対策が必要である。
液晶ディスプレイなどにおいて、画素のサイズはますま
す縮小してきている。このようなディスプレイにおい
て、表示画像の明るさを向上させるためには、画素領域
における開口率を高める必要があり、ＴＦＴのサイズを
より小さくすることが要求される。一方で、表示装置を
高い歩留まりで生産するためには、種々の欠陥に起因し
たＴＦＴのリーク不良対策が必要である。
【０００８】以上説明したように、ＴＦＴ、特に小型高
精細液晶ディスプレイの画素を駆動するために用いられ
るＴＦＴは、以下に示すような特徴を有することが望ま
しい。 （１） リーク電流が小さい。 （２） オン電流が大きい。 （３） サイズが小さい。 （４） リーク不良がない。
精細液晶ディスプレイの画素を駆動するために用いられ
るＴＦＴは、以下に示すような特徴を有することが望ま
しい。 （１） リーク電流が小さい。 （２） オン電流が大きい。 （３） サイズが小さい。 （４） リーク不良がない。
【０００９】このような特性を有するＴＦＴとして、所
謂マルチゲート構造と所謂ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造とを組み合わせた構造を有
するＴＦＴが、例えば、特開平７−２６３７０５号公報
において記載されている。以下、図１３を参照して、上
記公報に記載のＴＦＴを説明する。
謂マルチゲート構造と所謂ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造とを組み合わせた構造を有
するＴＦＴが、例えば、特開平７−２６３７０５号公報
において記載されている。以下、図１３を参照して、上
記公報に記載のＴＦＴを説明する。
【００１０】図１３に示す従来のＴＦＴ９０では、半導
体薄膜９２上に絶縁膜９４を介して一対のゲート電極９
６ａおよび９６ｂが形成されている。半導体薄膜９２に
おいて、ゲート電極９６ａおよび９６ｂの真下にはチャ
ネル領域９７ａおよび９７ｂがそれぞれ形成されてお
り、チャネル領域９７ａおよび９７ｂの外側には、低濃
度不純物領域９８ａおよび９８ｂと、高濃度不純物領域
９９ａおよび９９ｂ（ソース領域およびドレイン領域）
とが形成されている。また、チャネル領域間には低濃度
不純物領域（中間領域）９５が形成されている。
体薄膜９２上に絶縁膜９４を介して一対のゲート電極９
６ａおよび９６ｂが形成されている。半導体薄膜９２に
おいて、ゲート電極９６ａおよび９６ｂの真下にはチャ
ネル領域９７ａおよび９７ｂがそれぞれ形成されてお
り、チャネル領域９７ａおよび９７ｂの外側には、低濃
度不純物領域９８ａおよび９８ｂと、高濃度不純物領域
９９ａおよび９９ｂ（ソース領域およびドレイン領域）
とが形成されている。また、チャネル領域間には低濃度
不純物領域（中間領域）９５が形成されている。
【００１１】このようにドレイン領域（高濃度不純物領
域）９９ｂとチャネル領域９７ｂとの間に低濃度不純物
領域（ＬＤＤ領域）９８ｂを設けることにより、ドレイ
ン端での電界集中が緩和され、これによって、リーク電
流が抑制される。また、マルチゲート型を採用し、等価
回路的にはシングルゲート型のＴＦＴを２つ直列接続す
る構成とすることによって、一方のＴＦＴにリーク不良
が生じた場合にも、他方のＴＦＴによりスイッチング素
子としての機能を果たすことができる。このため、リー
ク不良に対して冗長性を持たすことができる。
域）９９ｂとチャネル領域９７ｂとの間に低濃度不純物
領域（ＬＤＤ領域）９８ｂを設けることにより、ドレイ
ン端での電界集中が緩和され、これによって、リーク電
流が抑制される。また、マルチゲート型を採用し、等価
回路的にはシングルゲート型のＴＦＴを２つ直列接続す
る構成とすることによって、一方のＴＦＴにリーク不良
が生じた場合にも、他方のＴＦＴによりスイッチング素
子としての機能を果たすことができる。このため、リー
ク不良に対して冗長性を持たすことができる。
【００１２】さらに、上記公報に記載のＴＦＴ９０は、
中間領域９５の長さが低濃度不純物領域９８ａおよび９
８ｂの長さの合計より短くなるように構成されており、
これによってオン電流を大きくしている。また、ＴＦＴ
９０は、ゲート電極間に高濃度不純物領域を有していな
い構成であるので、ゲート電極間の間隔を狭めることが
でき、これによりＴＦＴの微細化が可能である。
中間領域９５の長さが低濃度不純物領域９８ａおよび９
８ｂの長さの合計より短くなるように構成されており、
これによってオン電流を大きくしている。また、ＴＦＴ
９０は、ゲート電極間に高濃度不純物領域を有していな
い構成であるので、ゲート電極間の間隔を狭めることが
でき、これによりＴＦＴの微細化が可能である。
【００１３】以下、図１４を参照しながら、上記ＴＦＴ
９０を備えた、液晶表示装置用のＴＦＴ基板の製造工程
を説明する。
９０を備えた、液晶表示装置用のＴＦＴ基板の製造工程
を説明する。
【００１４】まず、絶縁性基板９１上における素子領域
に、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）等から形成され
る半導体薄膜９２を設け、半導体薄膜９２の表面部分を
酸化することなどによって、絶縁膜９４を形成する（図
１４（ａ））。
に、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）等から形成され
る半導体薄膜９２を設け、半導体薄膜９２の表面部分を
酸化することなどによって、絶縁膜９４を形成する（図
１４（ａ））。
【００１５】次に、必要に応じて、半導体薄膜９２全面
に対してＢ+イオン等を所定のドーズ量（例えば、１〜
８×１０12／ｃｍ2）で注入する（図１４（ｂ））。こ
の工程において、ＴＦＴのチャネル領域の特性が決定さ
れ、ＴＦＴの閾値電圧が制御される。
に対してＢ+イオン等を所定のドーズ量（例えば、１〜
８×１０12／ｃｍ2）で注入する（図１４（ｂ））。こ
の工程において、ＴＦＴのチャネル領域の特性が決定さ
れ、ＴＦＴの閾値電圧が制御される。
【００１６】次に、絶縁膜９４で覆われた半導体薄膜９
２上に、ゲート電極９６ａおよび９６ｂを形成する（図
１４（ｃ））。ゲート電極９６ａおよび９６ｂは、例え
ば、燐をドーピングした低抵抗のＰｏｌｙ−Ｓｉ薄膜を
成膜し、これに対して所定のパターニングを施すことに
よって形成される。なお、ゲート電極９６ａおよび９６
ｂを形成する前に、必要に応じて窒化シリコン膜などを
設けても良い。
２上に、ゲート電極９６ａおよび９６ｂを形成する（図
１４（ｃ））。ゲート電極９６ａおよび９６ｂは、例え
ば、燐をドーピングした低抵抗のＰｏｌｙ−Ｓｉ薄膜を
成膜し、これに対して所定のパターニングを施すことに
よって形成される。なお、ゲート電極９６ａおよび９６
ｂを形成する前に、必要に応じて窒化シリコン膜などを
設けても良い。
【００１７】その後、ＬＤＤ領域を形成するために、ゲ
ート電極９６ａおよび９６ｂをマスクとしてセルフアラ
イメントでＰ+イオン等を比較的低いドーズ量で半導体
膜全面に注入する（図１４（ｄ））。これにより、ゲー
ト電極で覆われない部分において低濃度不純物領域が形
成される。
ート電極９６ａおよび９６ｂをマスクとしてセルフアラ
イメントでＰ+イオン等を比較的低いドーズ量で半導体
膜全面に注入する（図１４（ｄ））。これにより、ゲー
ト電極で覆われない部分において低濃度不純物領域が形
成される。
【００１８】次に、各ゲート電極の側面から所定の距離
離れた部分まで覆うレジスト９３を形成し、このレジス
ト９３をマスクとしてＡｓ+イオン等の不純物を比較的
高いドーズ量で注入する（図１４（ｅ））。これによ
り、先に形成した低濃度不純物領域の一部を高濃度不純
物領域に転換する。高濃度不純物領域は、ＴＦＴのソー
ス領域およびドレイン領域として機能する。
離れた部分まで覆うレジスト９３を形成し、このレジス
ト９３をマスクとしてＡｓ+イオン等の不純物を比較的
高いドーズ量で注入する（図１４（ｅ））。これによ
り、先に形成した低濃度不純物領域の一部を高濃度不純
物領域に転換する。高濃度不純物領域は、ＴＦＴのソー
ス領域およびドレイン領域として機能する。
【００１９】このようにして形成されたＴＦＴを絶縁性
材料で覆い、注入不純物の活性化などを行ったのち、ソ
ース領域の上部にコンタクトホールを形成する（図１４
（ｆ））。
材料で覆い、注入不純物の活性化などを行ったのち、ソ
ース領域の上部にコンタクトホールを形成する（図１４
（ｆ））。
【００２０】その後、導電性材料から形成される信号配
線Ｓをコンタクトホールを介してソース領域と接触する
ように形成する。さらに、これらの全体を覆う絶縁膜を
形成した後、ドレイン領域の上部にコンタクトホールを
開口し、ＩＴＯ等の材料を用いて透明電極（画素電極）
Ｐをドレイン領域と接触するように形成する（図１４
（ｇ））。これによって、アクティブマトリクス型液晶
表示装置に用いられるＴＦＴ基板が完成する。
線Ｓをコンタクトホールを介してソース領域と接触する
ように形成する。さらに、これらの全体を覆う絶縁膜を
形成した後、ドレイン領域の上部にコンタクトホールを
開口し、ＩＴＯ等の材料を用いて透明電極（画素電極）
Ｐをドレイン領域と接触するように形成する（図１４
（ｇ））。これによって、アクティブマトリクス型液晶
表示装置に用いられるＴＦＴ基板が完成する。
【００２１】
【発明が解決しようとする課題】上記従来のＴＦＴ９０
は、マルチゲート構造を有しているため、リーク不良が
発生する可能性を低下させることができる。また、中間
領域を低濃度不純物領域で形成したことで、ゲート電極
間の間隔を狭めることが可能になり、これにより、ＴＦ
Ｔのサイズを小さくすることができる。
は、マルチゲート構造を有しているため、リーク不良が
発生する可能性を低下させることができる。また、中間
領域を低濃度不純物領域で形成したことで、ゲート電極
間の間隔を狭めることが可能になり、これにより、ＴＦ
Ｔのサイズを小さくすることができる。
【００２２】しかし、ＴＦＴ９０では、リーク電流を小
さくし、かつ、オン電流を大きくすることが困難であっ
た。ＴＦＴ９０において、低濃度不純物領域の不純物濃
度を高くすると、オン電流を高くすることが可能である
が、この場合、リーク電流は増大してしまう。一方、不
純物濃度を低くすると、リーク電流を低下させることが
できるが、この場合、オン電流は低下してしまう。
さくし、かつ、オン電流を大きくすることが困難であっ
た。ＴＦＴ９０において、低濃度不純物領域の不純物濃
度を高くすると、オン電流を高くすることが可能である
が、この場合、リーク電流は増大してしまう。一方、不
純物濃度を低くすると、リーク電流を低下させることが
できるが、この場合、オン電流は低下してしまう。
【００２３】本発明は、かかる諸点を鑑みてなされたも
のであり、その主な目的は、リーク電流が小さく、オン
電流が大きい薄膜トランジスタおよびその製造方法を提
供することである。
のであり、その主な目的は、リーク電流が小さく、オン
電流が大きい薄膜トランジスタおよびその製造方法を提
供することである。
【００２４】本発明の他の目的は、上記薄膜トランジス
タを備え、表示品位が向上した液晶表示装置を提供する
ことにある。
タを備え、表示品位が向上した液晶表示装置を提供する
ことにある。
【００２５】
【課題を解決するための手段】本発明による薄膜トラン
ジスタは、半導体層と、前記半導体層上に形成された複
数のゲート電極とを有する薄膜トランジスタであって、
前記半導体層は、間隔を開けて設けられ、ソース／ドレ
イン領域として機能する第１導電型の第１高濃度不純物
領域および第１導電型の第２高濃度不純物領域と、前記
第１高濃度不純物領域と第２高濃度不純物領域との間に
位置し、それぞれが前記複数のゲート電極のそれぞれに
対向するように設けられた第２導電型の複数のチャネル
領域と、前記複数のチャネル領域のうち隣接する２つの
チャネル領域の間に設けられた第１導電型の中間領域
と、前記複数のチャネル領域のうち前記第１高濃度不純
物領域の最も近くに位置するチャネル領域である第１チ
ャネル領域と前記第１高濃度不純物領域との間に位置す
る前記第１導電型の第１低濃度不純物領域と、前記第１
低濃度不純物領域とは異なるキャリア濃度を有し、前記
第１低濃度不純物領域と前記第１チャネル領域との間に
位置する前記第１導電型の第３低濃度不純物領域と、前
記複数のチャネル領域のうち前記第２高濃度不純物領域
の最も近くに位置するチャネル領域である第２チャネル
領域と前記第２高濃度不純物領域との間に位置する前記
第１導電型の第２低濃度不純物領域と、前記第３低濃度
不純物領域とは異なるキャリア濃度を有し、前記第３低
濃度不純物領域と前記第２チャネル領域との間に位置す
る前記第１導電型の第４低濃度不純物領域とを有する。
ジスタは、半導体層と、前記半導体層上に形成された複
数のゲート電極とを有する薄膜トランジスタであって、
前記半導体層は、間隔を開けて設けられ、ソース／ドレ
イン領域として機能する第１導電型の第１高濃度不純物
領域および第１導電型の第２高濃度不純物領域と、前記
第１高濃度不純物領域と第２高濃度不純物領域との間に
位置し、それぞれが前記複数のゲート電極のそれぞれに
対向するように設けられた第２導電型の複数のチャネル
領域と、前記複数のチャネル領域のうち隣接する２つの
チャネル領域の間に設けられた第１導電型の中間領域
と、前記複数のチャネル領域のうち前記第１高濃度不純
物領域の最も近くに位置するチャネル領域である第１チ
ャネル領域と前記第１高濃度不純物領域との間に位置す
る前記第１導電型の第１低濃度不純物領域と、前記第１
低濃度不純物領域とは異なるキャリア濃度を有し、前記
第１低濃度不純物領域と前記第１チャネル領域との間に
位置する前記第１導電型の第３低濃度不純物領域と、前
記複数のチャネル領域のうち前記第２高濃度不純物領域
の最も近くに位置するチャネル領域である第２チャネル
領域と前記第２高濃度不純物領域との間に位置する前記
第１導電型の第２低濃度不純物領域と、前記第３低濃度
不純物領域とは異なるキャリア濃度を有し、前記第３低
濃度不純物領域と前記第２チャネル領域との間に位置す
る前記第１導電型の第４低濃度不純物領域とを有する。
【００２６】好ましい実施形態において、各領域のキャ
リア濃度は、実質的に次に示すように設定される。第１
高濃度不純物領域＝第２高濃度不純物領域＞第１低濃度
不純物領域＝第２低濃度不純物領域＞第３低濃度不純物
領域＝第４低濃度不純物領域＝中間領域。
リア濃度は、実質的に次に示すように設定される。第１
高濃度不純物領域＝第２高濃度不純物領域＞第１低濃度
不純物領域＝第２低濃度不純物領域＞第３低濃度不純物
領域＝第４低濃度不純物領域＝中間領域。
【００２７】好ましい実施形態において、前記半導体層
において、前記複数のチャネル領域、前記中間領域、前
記第３低濃度不純物領域、および第４低濃度不純物領域
には、略同じ濃度を有する第２導電型の不純物が選択的
にドープされている。
において、前記複数のチャネル領域、前記中間領域、前
記第３低濃度不純物領域、および第４低濃度不純物領域
には、略同じ濃度を有する第２導電型の不純物が選択的
にドープされている。
【００２８】好ましい実施形態において、前記第３低濃
度不純物領域および第４低濃度不純物領域には、前記第
２導電型の不純物がドープされており、かつ、前記第１
低濃度不純物領域および第２低濃度不純物領域にドープ
された不純物と同一の第１導電型の不純物がドープされ
ている。
度不純物領域および第４低濃度不純物領域には、前記第
２導電型の不純物がドープされており、かつ、前記第１
低濃度不純物領域および第２低濃度不純物領域にドープ
された不純物と同一の第１導電型の不純物がドープされ
ている。
【００２９】好ましい実施形態において、前記第３低濃
度不純物領域および第４低濃度不純物領域のキャリア濃
度と前記第１低濃度不純物領域および第２低濃度不純物
領域のキャリア濃度との差は、前記第３低濃度不純物領
域および第４低濃度不純物領域にドープされた前記第２
導電型の不純物によって生じる。
度不純物領域および第４低濃度不純物領域のキャリア濃
度と前記第１低濃度不純物領域および第２低濃度不純物
領域のキャリア濃度との差は、前記第３低濃度不純物領
域および第４低濃度不純物領域にドープされた前記第２
導電型の不純物によって生じる。
【００３０】好ましい実施形態において、前記第１低濃
度不純物領域の長さと前記第２低濃度不純物領域の長さ
とが実質的に等しい。
度不純物領域の長さと前記第２低濃度不純物領域の長さ
とが実質的に等しい。
【００３１】好ましい実施形態において、前記第３低濃
度不純物領域の長さと前記第４低濃度不純物領域の長さ
とが実質的に等しい。
度不純物領域の長さと前記第４低濃度不純物領域の長さ
とが実質的に等しい。
【００３２】好ましい実施形態において、前記中間領域
の長さは、前記第１低濃度不純物領域の長さと第３低濃
度不純物領域の長さとを足した長さ、および前記第２低
濃度不純物領域の長さと第４低濃度不純物領域の長さと
を足した長さよりも短い。
の長さは、前記第１低濃度不純物領域の長さと第３低濃
度不純物領域の長さとを足した長さ、および前記第２低
濃度不純物領域の長さと第４低濃度不純物領域の長さと
を足した長さよりも短い。
【００３３】本発明の薄膜トランジスタの製造方法は、
絶縁性基板上に半導体薄膜を形成する工程と、前記半導
体薄膜におけるチャネル領域として機能する部分を含む
第１領域に第１導電型の第１不純物を選択的にドープす
る工程と、前記半導体薄膜上において、前記チャネル領
域として機能する部分を覆うようにゲート電極を形成す
る工程と、前記ゲート電極を形成した後、前記ゲート電
極をマスクとして、前記第１領域と前記第１領域の外側
領域とを含む第２領域に、第２導電型の第２不純物をド
ープする工程と、前記第１領域と前記第２領域とが重な
る領域の外側において、前記重なる領域と所定間隔離れ
るように規定された第３領域に第２導電型の第３不純物
を選択的にドープし、これにより、ソース領域およびド
レイン領域として機能し得る領域を形成する工程とを包
含する。
絶縁性基板上に半導体薄膜を形成する工程と、前記半導
体薄膜におけるチャネル領域として機能する部分を含む
第１領域に第１導電型の第１不純物を選択的にドープす
る工程と、前記半導体薄膜上において、前記チャネル領
域として機能する部分を覆うようにゲート電極を形成す
る工程と、前記ゲート電極を形成した後、前記ゲート電
極をマスクとして、前記第１領域と前記第１領域の外側
領域とを含む第２領域に、第２導電型の第２不純物をド
ープする工程と、前記第１領域と前記第２領域とが重な
る領域の外側において、前記重なる領域と所定間隔離れ
るように規定された第３領域に第２導電型の第３不純物
を選択的にドープし、これにより、ソース領域およびド
レイン領域として機能し得る領域を形成する工程とを包
含する。
【００３４】好ましい実施形態において、前記第２不純
物のドーズ量は、前記第３不純物のドーズ量よりも小さ
い。
物のドーズ量は、前記第３不純物のドーズ量よりも小さ
い。
【００３５】本発明の薄膜トランジスタは、半導体層
と、前記半導体層上に形成された複数のゲート電極とを
有する薄膜トランジスタであって、前記半導体層は、間
隔を開けて設けられ、ソース／ドレイン領域として機能
する第１高濃度不純物領域および第２高濃度不純物領域
と、前記第１高濃度不純物領域と第２高濃度不純物領域
との間に位置し、それぞれが前記複数のゲート電極のそ
れぞれに対向するように設けられた複数のチャネル領域
と、前記複数のチャネル領域のうち、隣接する２つのチ
ャネル領域の間に設けられた中間領域と、前記複数のチ
ャネル領域のうち前記第１高濃度不純物領域の最も近く
に位置するチャネル領域である第１チャネル領域と前記
第１高濃度不純物領域との間に位置する第１低濃度不純
物領域と、前記複数のチャネル領域のうち前記第２高濃
度不純物領域の最も近くに位置するチャネル領域である
第２チャネル領域と前記第２高濃度不純物領域との間に
位置する第２低濃度不純物領域とを有し、前記第１チャ
ネル領域および第２チャネル領域のそれぞれは、第１の
イントリンシックチャネル領域および第２のイントリン
シックチャネル領域を有する。
と、前記半導体層上に形成された複数のゲート電極とを
有する薄膜トランジスタであって、前記半導体層は、間
隔を開けて設けられ、ソース／ドレイン領域として機能
する第１高濃度不純物領域および第２高濃度不純物領域
と、前記第１高濃度不純物領域と第２高濃度不純物領域
との間に位置し、それぞれが前記複数のゲート電極のそ
れぞれに対向するように設けられた複数のチャネル領域
と、前記複数のチャネル領域のうち、隣接する２つのチ
ャネル領域の間に設けられた中間領域と、前記複数のチ
ャネル領域のうち前記第１高濃度不純物領域の最も近く
に位置するチャネル領域である第１チャネル領域と前記
第１高濃度不純物領域との間に位置する第１低濃度不純
物領域と、前記複数のチャネル領域のうち前記第２高濃
度不純物領域の最も近くに位置するチャネル領域である
第２チャネル領域と前記第２高濃度不純物領域との間に
位置する第２低濃度不純物領域とを有し、前記第１チャ
ネル領域および第２チャネル領域のそれぞれは、第１の
イントリンシックチャネル領域および第２のイントリン
シックチャネル領域を有する。
【００３６】好ましい実施形態において、前記第１のイ
ントリンシックチャネル領域および第２のイントリンシ
ックチャネルは、前記ゲート電極によって実質的に覆わ
れている。
ントリンシックチャネル領域および第２のイントリンシ
ックチャネルは、前記ゲート電極によって実質的に覆わ
れている。
【００３７】好ましい実施形態において、前記第１チャ
ネル領域および第２チャネル領域のそれぞれは、前記第
１のイントリンシックチャネル領域と前記中間領域との
間、および前記第２のイントリンシックチャネル領域と
前記中間領域との間に位置するドープドチャネル領域を
有している。
ネル領域および第２チャネル領域のそれぞれは、前記第
１のイントリンシックチャネル領域と前記中間領域との
間、および前記第２のイントリンシックチャネル領域と
前記中間領域との間に位置するドープドチャネル領域を
有している。
【００３８】好ましい実施形態において、前記第１チャ
ネル領域の前記ドープドチャネル領域、第２チャネル領
域の前記ドープドチャネル領域、および前記中間領域に
は、所定の濃度を有する第１導電型の不純物が選択的に
ドープされている。
ネル領域の前記ドープドチャネル領域、第２チャネル領
域の前記ドープドチャネル領域、および前記中間領域に
は、所定の濃度を有する第１導電型の不純物が選択的に
ドープされている。
【００３９】好ましい実施形態において、前記第１低濃
度不純物領域の長さと前記第２低濃度不純物領域の長さ
とが実質的に等しい。
度不純物領域の長さと前記第２低濃度不純物領域の長さ
とが実質的に等しい。
【００４０】好ましい実施形態において、前記第１のイ
ントリンシックチャネル領域の長さと、前記第２のイン
トリンシックチャネル領域の長さとが実質的に等しい。
ントリンシックチャネル領域の長さと、前記第２のイン
トリンシックチャネル領域の長さとが実質的に等しい。
【００４１】好ましい実施形態において、前記第１のイ
ントリンシックチャネル領域および前記第２のイントリ
ンシックチャネル領域の長さは、前記中間領域の長さ、
前記第１低濃度不純物領域の長さ、および第２低濃度不
純物領域の長さよりも短い。
ントリンシックチャネル領域および前記第２のイントリ
ンシックチャネル領域の長さは、前記中間領域の長さ、
前記第１低濃度不純物領域の長さ、および第２低濃度不
純物領域の長さよりも短い。
【００４２】本発明の薄膜トランジスタの製造方法は、
絶縁性基板上に半導体薄膜を形成する工程と、前記半導
体薄膜における第１領域に第１導電型の第１不純物を選
択的にドープする工程と、前記半導体薄膜上において、
前記第１領域および前記第１領域の外側領域を覆うゲー
ト電極を形成する工程と、前記ゲート電極を形成した
後、前記ゲート電極をマスクとして、前記第１領域と前
記第１領域の外側領域とを含む第２領域に、第２導電型
の第２不純物をドープする工程と、前記第１領域と、前
記ゲート電極によって覆われる領域とを含む第３領域の
外側において、前記第３領域と所定間隔離れるように規
定された第４領域に第２導電型の第３不純物を選択的に
ドープする工程とを包含する。
絶縁性基板上に半導体薄膜を形成する工程と、前記半導
体薄膜における第１領域に第１導電型の第１不純物を選
択的にドープする工程と、前記半導体薄膜上において、
前記第１領域および前記第１領域の外側領域を覆うゲー
ト電極を形成する工程と、前記ゲート電極を形成した
後、前記ゲート電極をマスクとして、前記第１領域と前
記第１領域の外側領域とを含む第２領域に、第２導電型
の第２不純物をドープする工程と、前記第１領域と、前
記ゲート電極によって覆われる領域とを含む第３領域の
外側において、前記第３領域と所定間隔離れるように規
定された第４領域に第２導電型の第３不純物を選択的に
ドープする工程とを包含する。
【００４３】本発明のアクティブマトリクス型液晶表示
装置は、上記何れかに記載の薄膜トランジスタ、前記薄
膜トランジスタの第１高濃度不純物領域と電気的に接続
される信号配線、前記ゲート電極に電気的に接続される
ゲート配線、および前記薄膜トランジスタの第２高濃度
不純物領域と電気的に接続される画素電極が形成された
基板と、記画素電極の電位に応じて光学状態を変化させ
る液晶層と備える。
装置は、上記何れかに記載の薄膜トランジスタ、前記薄
膜トランジスタの第１高濃度不純物領域と電気的に接続
される信号配線、前記ゲート電極に電気的に接続される
ゲート配線、および前記薄膜トランジスタの第２高濃度
不純物領域と電気的に接続される画素電極が形成された
基板と、記画素電極の電位に応じて光学状態を変化させ
る液晶層と備える。
【００４４】なお、「第１導電型」および「第２導電
型」の用語は、ｎ型およびｐ型を区別するものとして用
いられており、ｎ型およびｐ型のうちの一方を「第１導
電型」と称し、他方を「第２導電型」と称する。第１導
電型はｎ型またはｐ型の何れかであり、第２導電型はｐ
型またはｎ型の何れかである。
型」の用語は、ｎ型およびｐ型を区別するものとして用
いられており、ｎ型およびｐ型のうちの一方を「第１導
電型」と称し、他方を「第２導電型」と称する。第１導
電型はｎ型またはｐ型の何れかであり、第２導電型はｐ
型またはｎ型の何れかである。
【００４５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態を説明する。
明の実施形態を説明する。
【００４６】（実施形態１）図１は、実施形態１の薄膜
トランジスタ１０が形成された、アクティブマトリクス
型液晶表示装置用のＴＦＴ基板（アクティブマトリクス
基板）の１画素領域に対応する部分を示す。画素領域
は、画素電極６に信号電圧を供給するための信号配線２
と、ゲート電極１８に走査信号を供給するためのゲート
配線４とによって囲まれている。
トランジスタ１０が形成された、アクティブマトリクス
型液晶表示装置用のＴＦＴ基板（アクティブマトリクス
基板）の１画素領域に対応する部分を示す。画素領域
は、画素電極６に信号電圧を供給するための信号配線２
と、ゲート電極１８に走査信号を供給するためのゲート
配線４とによって囲まれている。
【００４７】信号配線２とゲート配線４との交差部の近
傍には、画素駆動用のスイッチング素子として形成され
たマルチゲート型のＴＦＴ１０が設けられている。ＴＦ
Ｔ１０のソースは、信号配線２と電気的に接続されてい
る。また、ＴＦＴ１０を構成している一対のゲート電極
１８ａおよび１８ｂは、ゲート配線４から延びている。
ＴＦＴ１０のドレインは、画素電極６と電気的に接続さ
れている。
傍には、画素駆動用のスイッチング素子として形成され
たマルチゲート型のＴＦＴ１０が設けられている。ＴＦ
Ｔ１０のソースは、信号配線２と電気的に接続されてい
る。また、ＴＦＴ１０を構成している一対のゲート電極
１８ａおよび１８ｂは、ゲート配線４から延びている。
ＴＦＴ１０のドレインは、画素電極６と電気的に接続さ
れている。
【００４８】図１に示す形態では、ＴＦＴ１０のドレイ
ンに接続されたドレイン電極８と、このドレイン電極８
に対向するように形成された電極部を有する補助容量配
線９とを用いて、図１において斜線で示す領域に補助容
量ＣSが形成されている。ただし、補助容量は別の形態
で形成されていてもよい。また、図１に示す形態では、
ＴＦＴ１０のドレインは、ドレイン電極８を介して画素
電極６に電気的に接続されているが、ＴＦＴ１０のドレ
インと画素電極６とが直接接続されていても良い。
ンに接続されたドレイン電極８と、このドレイン電極８
に対向するように形成された電極部を有する補助容量配
線９とを用いて、図１において斜線で示す領域に補助容
量ＣSが形成されている。ただし、補助容量は別の形態
で形成されていてもよい。また、図１に示す形態では、
ＴＦＴ１０のドレインは、ドレイン電極８を介して画素
電極６に電気的に接続されているが、ＴＦＴ１０のドレ
インと画素電極６とが直接接続されていても良い。
【００４９】以下、図２および図３を参照しながら、実
施形態１のＴＦＴ１０の構成を説明する。なお、以下に
は、例として、ｎチャネル型のＴＦＴの実施形態を説明
するが、本発明はこれに限られず、ｐチャネル型のＴＦ
Ｔであってもよい。
施形態１のＴＦＴ１０の構成を説明する。なお、以下に
は、例として、ｎチャネル型のＴＦＴの実施形態を説明
するが、本発明はこれに限られず、ｐチャネル型のＴＦ
Ｔであってもよい。
【００５０】ＴＦＴ１０は、石英基板などの絶縁性基板
１２上に形成されており、多結晶シリコンなどから形成
される半導体層１４と、半導体層１４上にゲート絶縁膜
１６を介して形成された一対のゲート電極１８とを備え
ている。一対のゲート電極１８ａおよび１８ｂは、半導
体層１４の中央寄りの位置において互いに対して間隔を
開けて設けられており、それぞれが半導体層１４を横切
るように延びている。
１２上に形成されており、多結晶シリコンなどから形成
される半導体層１４と、半導体層１４上にゲート絶縁膜
１６を介して形成された一対のゲート電極１８とを備え
ている。一対のゲート電極１８ａおよび１８ｂは、半導
体層１４の中央寄りの位置において互いに対して間隔を
開けて設けられており、それぞれが半導体層１４を横切
るように延びている。
【００５１】半導体層１４において、各ゲート電極１８
ａおよび１８ｂの下側には、それぞれチャネル領域２０
ａおよび２０ｂがゲート電極１８ａおよび１８ｂに対し
て自己整合的に形成されている。ＴＦＴ１０の閾値電圧
を所望の値に設定するために、チャネル領域にはＢイオ
ンなどのｐ型の不純物がドープされている。図２に示す
ように、チャネル長Ｌは、ゲート電極１８のサイズによ
って決まり、チャネル幅Ｗは、半導体層１４のサイズに
よって決まる。
ａおよび１８ｂの下側には、それぞれチャネル領域２０
ａおよび２０ｂがゲート電極１８ａおよび１８ｂに対し
て自己整合的に形成されている。ＴＦＴ１０の閾値電圧
を所望の値に設定するために、チャネル領域にはＢイオ
ンなどのｐ型の不純物がドープされている。図２に示す
ように、チャネル長Ｌは、ゲート電極１８のサイズによ
って決まり、チャネル幅Ｗは、半導体層１４のサイズに
よって決まる。
【００５２】半導体層１４の端部寄りの位置において、
チャネル領域２０ａおよび２０ｂを挟むようにして、ｎ
型の高濃度不純物領域２８ａおよび２８ｂが設けられて
いる。第１高濃度不純物領域２８ａおよび第２高濃度不
純物領域２８ｂは、ＴＦＴ１０のソース領域およびドレ
イン領域として機能する。
チャネル領域２０ａおよび２０ｂを挟むようにして、ｎ
型の高濃度不純物領域２８ａおよび２８ｂが設けられて
いる。第１高濃度不純物領域２８ａおよび第２高濃度不
純物領域２８ｂは、ＴＦＴ１０のソース領域およびドレ
イン領域として機能する。
【００５３】ｎ型第１高濃度不純物領域（ソース領域）
２８ａと、これに近い方の第１チャネル領域２０ａとの
間には、キャリア濃度の異なる２種類のｎ型低濃度不純
物領域２４ａおよび２６ａが設けられており、これらに
よってＬＤＤ領域が構成されている。ソース領域２８ａ
に隣接する側の第１低濃度不純物領域２６ａのキャリア
濃度に比べて、チャネル領域２０ａに隣接する側の第３
低濃度不純物領域２４ａのキャリア濃度は低くなってい
る。
２８ａと、これに近い方の第１チャネル領域２０ａとの
間には、キャリア濃度の異なる２種類のｎ型低濃度不純
物領域２４ａおよび２６ａが設けられており、これらに
よってＬＤＤ領域が構成されている。ソース領域２８ａ
に隣接する側の第１低濃度不純物領域２６ａのキャリア
濃度に比べて、チャネル領域２０ａに隣接する側の第３
低濃度不純物領域２４ａのキャリア濃度は低くなってい
る。
【００５４】同様に、第２高濃度不純物領域（ドレイン
領域）２８ｂと、これに近い方の第２チャネル領域２０
ｂとの間には、キャリア濃度の異なる２種類の低濃度不
純物領域２４ｂおよび２６ｂが設けられており、これら
によってＬＤＤ領域が構成されている。ドレイン領域２
８ｂに隣接する側の第２低濃度不純物領域２６ｂのキャ
リア濃度に比べて、チャネル領域２０ｂに隣接する側の
第４低濃度不純物領域２４ｂのキャリア濃度は低くなっ
ている。
領域）２８ｂと、これに近い方の第２チャネル領域２０
ｂとの間には、キャリア濃度の異なる２種類の低濃度不
純物領域２４ｂおよび２６ｂが設けられており、これら
によってＬＤＤ領域が構成されている。ドレイン領域２
８ｂに隣接する側の第２低濃度不純物領域２６ｂのキャ
リア濃度に比べて、チャネル領域２０ｂに隣接する側の
第４低濃度不純物領域２４ｂのキャリア濃度は低くなっ
ている。
【００５５】また、チャネル領域２０ａおよび２０ｂの
間には、ｎ型の中間領域２２が形成されている。
間には、ｎ型の中間領域２２が形成されている。
【００５６】半導体層１４に形成された各領域のキャリ
ア濃度は、各領域にドープされるｎ型不純物および／ま
たはｐ型不純物の濃度によって決まる。キャリア濃度
は、ドープされているｎ型不純物の濃度ＮDとｐ型不純
物の濃度ＮAとの差（ＮD−ＮA）の絶対値で表され、各
領域のキャリア濃度は、例えば、図６（ｄ）に示される
ようなプロファイルを示す。各領域のキャリア濃度は、
好ましくは、以下に示すように設定される。ソース領域
２８ａ＝ドレイン領域２８ｂ＞第１低濃度不純物領域２
６ａ＝第２低濃度不純物領域２６ｂ＞第３低濃度不純物
領域２４ａ＝第４低濃度不純物領域２４ｂ＝中間領域２
２
ア濃度は、各領域にドープされるｎ型不純物および／ま
たはｐ型不純物の濃度によって決まる。キャリア濃度
は、ドープされているｎ型不純物の濃度ＮDとｐ型不純
物の濃度ＮAとの差（ＮD−ＮA）の絶対値で表され、各
領域のキャリア濃度は、例えば、図６（ｄ）に示される
ようなプロファイルを示す。各領域のキャリア濃度は、
好ましくは、以下に示すように設定される。ソース領域
２８ａ＝ドレイン領域２８ｂ＞第１低濃度不純物領域２
６ａ＝第２低濃度不純物領域２６ｂ＞第３低濃度不純物
領域２４ａ＝第４低濃度不純物領域２４ｂ＝中間領域２
２
【００５７】このように、ＴＦＴ１０では、ドレイン領
域２８ｂとチャネル領域２０ｂとの間に、２種類のキャ
リア濃度を有する低濃度不純物領域２４ｂおよび２６ｂ
が形成され、よりゆるやかなキャリア濃度分布が実現さ
れる。これにより、ドレイン端での電界集中が小さくな
り、リーク電流を低減することができる。
域２８ｂとチャネル領域２０ｂとの間に、２種類のキャ
リア濃度を有する低濃度不純物領域２４ｂおよび２６ｂ
が形成され、よりゆるやかなキャリア濃度分布が実現さ
れる。これにより、ドレイン端での電界集中が小さくな
り、リーク電流を低減することができる。
【００５８】また、チャネル領域２０ｂと隣接する部分
に第４低濃度不純物領域２４ｂを設けたことによって、
ドレイン領域２８ｂと隣接する第２低濃度不純物領域２
６ｂのキャリア濃度を比較的高くした場合にも、リーク
電流を低く抑えることができる。このようにすれば、第
２低濃度不純物領域２６ｂのキャリア濃度を従来の１段
で形成されたＬＤＤ領域のそれよりも高く設定すること
が可能である。
に第４低濃度不純物領域２４ｂを設けたことによって、
ドレイン領域２８ｂと隣接する第２低濃度不純物領域２
６ｂのキャリア濃度を比較的高くした場合にも、リーク
電流を低く抑えることができる。このようにすれば、第
２低濃度不純物領域２６ｂのキャリア濃度を従来の１段
で形成されたＬＤＤ領域のそれよりも高く設定すること
が可能である。
【００５９】このように、低濃度不純物領域２４ｂおよ
び２６ｂを設け、それぞれの領域のキャリア濃度を適切
に制御すれば、従来の１段のＬＤＤ構造を有するＴＦＴ
に比べて、低リーク電流化と高オン電流化とを両立させ
やすくなる。これにより、リーク電流を適切に抑制しつ
つＴＦＴ１０のオン電流を実質的に高くすることが可能
になる。
び２６ｂを設け、それぞれの領域のキャリア濃度を適切
に制御すれば、従来の１段のＬＤＤ構造を有するＴＦＴ
に比べて、低リーク電流化と高オン電流化とを両立させ
やすくなる。これにより、リーク電流を適切に抑制しつ
つＴＦＴ１０のオン電流を実質的に高くすることが可能
になる。
【００６０】次に、半導体層１４における各領域の長さ
について説明する。なお、各領域の長さとは、半導体層
１４におけるドレイン領域からソース領域に向かう方向
（あるいは、ドレイン領域からソース領域に向かう方
向）における長さ寸法を意味している。図３には、チャ
ネル長Ｌとともに、第１低濃度不純物領域２６ａの長さ
Ｌ１、第２低濃度不純物領域２６ｂの長さＬ２、第３低
濃度不純物領域２４ａの長さＬ３、第４低濃度不純物領
域２４ｂの長さＬ４、および中間領域の長さＬｉが示さ
れている。
について説明する。なお、各領域の長さとは、半導体層
１４におけるドレイン領域からソース領域に向かう方向
（あるいは、ドレイン領域からソース領域に向かう方
向）における長さ寸法を意味している。図３には、チャ
ネル長Ｌとともに、第１低濃度不純物領域２６ａの長さ
Ｌ１、第２低濃度不純物領域２６ｂの長さＬ２、第３低
濃度不純物領域２４ａの長さＬ３、第４低濃度不純物領
域２４ｂの長さＬ４、および中間領域の長さＬｉが示さ
れている。
【００６１】アクティブマトリクス型液晶表示装置で
は、ＴＦＴのドレインに接続されている液晶容量および
補助容量に対して充電と放電とが行なわれる。このた
め、電流は、ＴＦＴのドレイン−ソース間を双方向に流
れ得る。この場合、ＴＦＴの特性は対称性を有している
ことが望ましい。このため、第１低濃度不純物領域２６
ａの長さＬ１＝第２低濃度不純物領域２６ｂの長さＬ２
であることが望ましい。また、第３低濃度不純物領域２
４ａの長さＬ３＝第４低濃度不純物領域２４ｂの長さＬ
４であることが望ましい。
は、ＴＦＴのドレインに接続されている液晶容量および
補助容量に対して充電と放電とが行なわれる。このた
め、電流は、ＴＦＴのドレイン−ソース間を双方向に流
れ得る。この場合、ＴＦＴの特性は対称性を有している
ことが望ましい。このため、第１低濃度不純物領域２６
ａの長さＬ１＝第２低濃度不純物領域２６ｂの長さＬ２
であることが望ましい。また、第３低濃度不純物領域２
４ａの長さＬ３＝第４低濃度不純物領域２４ｂの長さＬ
４であることが望ましい。
【００６２】このように、本実施形態のＴＦＴでは、第
１低濃度不純物領域のキャリア濃度および長さと、第２
低濃度不純物領域のキャリア濃度および長さとが等し
く、ソース−ドレイン方向においてこれらが対称性を有
していることが望ましい。また、第３低濃度不純物領域
のキャリア濃度および長さと、第４低濃度不純物領域の
キャリア濃度および長さとが等しく、ソース−ドレイン
方向においてこれらが対称性を有していることが望まし
い。
１低濃度不純物領域のキャリア濃度および長さと、第２
低濃度不純物領域のキャリア濃度および長さとが等し
く、ソース−ドレイン方向においてこれらが対称性を有
していることが望ましい。また、第３低濃度不純物領域
のキャリア濃度および長さと、第４低濃度不純物領域の
キャリア濃度および長さとが等しく、ソース−ドレイン
方向においてこれらが対称性を有していることが望まし
い。
【００６３】また、オン電流を大きくするためには、中
間領域の長さＬｉが比較的短いほうが良く、ＬＤＤ領域
の長さよりも短いことが好ましい。すなわち、Ｌ１＋Ｌ
３＞Ｌｉであることが望ましい。また、Ｌ２＋Ｌ４＞Ｌ
ｉであることが望ましい。
間領域の長さＬｉが比較的短いほうが良く、ＬＤＤ領域
の長さよりも短いことが好ましい。すなわち、Ｌ１＋Ｌ
３＞Ｌｉであることが望ましい。また、Ｌ２＋Ｌ４＞Ｌ
ｉであることが望ましい。
【００６４】以下、図４および図５を参照しながら、Ｔ
ＦＴ１０を有するアクティブマトリクス型液晶表示装置
用ＴＦＴ基板の製造工程の実施例を説明する。
ＦＴ１０を有するアクティブマトリクス型液晶表示装置
用ＴＦＴ基板の製造工程の実施例を説明する。
【００６５】まず、図４（ａ）に示すように、石英など
を用いて形成される絶縁性基板１２上に、ＬＰＣＶＤ法
（減圧ＣＶＤ法）でａ−Ｓｉ（非晶質シリコン）薄膜を
約４５ｎｍの厚さで形成する。ａ−Ｓｉ薄膜を形成する
ための原料ガスとしては、例えば、Ｓｉ2Ｈ6を用いるこ
とができる。なお、ａ−Ｓｉ薄膜は、プラズマＣＶＤ法
を用いて１５０〜２５０℃程度の温度で形成してもよ
い。
を用いて形成される絶縁性基板１２上に、ＬＰＣＶＤ法
（減圧ＣＶＤ法）でａ−Ｓｉ（非晶質シリコン）薄膜を
約４５ｎｍの厚さで形成する。ａ−Ｓｉ薄膜を形成する
ための原料ガスとしては、例えば、Ｓｉ2Ｈ6を用いるこ
とができる。なお、ａ−Ｓｉ薄膜は、プラズマＣＶＤ法
を用いて１５０〜２５０℃程度の温度で形成してもよ
い。
【００６６】形成されたａ−Ｓｉ薄膜を、窒素雰囲気中
で、６００℃程度の温度で２４ｈ程度アニールすること
によって、大粒径化された多結晶シリコン（Ｐｏｌｙ−
Ｓｉ）薄膜４０を形成する。
で、６００℃程度の温度で２４ｈ程度アニールすること
によって、大粒径化された多結晶シリコン（Ｐｏｌｙ−
Ｓｉ）薄膜４０を形成する。
【００６７】なお、上述のような方法とは異なり、基板
１２上に、ＬＰＣＶＤ法を用いてＰｏｌｙ−Ｓｉ薄膜４
０を成膜してもよい。この場合、必要に応じて、さらに
Ｓｉイオンをイオン注入して一旦非晶質化させ、次に６
００℃程度の炉アニールでＰｏｌｙ−Ｓｉ薄膜を大粒径
化してもよい。また、このようにして形成されたＰｏｌ
ｙ−Ｓｉ薄膜４０に対して、さらにレーザーアニールを
行ない、結晶性を改善させてもよい。
１２上に、ＬＰＣＶＤ法を用いてＰｏｌｙ−Ｓｉ薄膜４
０を成膜してもよい。この場合、必要に応じて、さらに
Ｓｉイオンをイオン注入して一旦非晶質化させ、次に６
００℃程度の炉アニールでＰｏｌｙ−Ｓｉ薄膜を大粒径
化してもよい。また、このようにして形成されたＰｏｌ
ｙ−Ｓｉ薄膜４０に対して、さらにレーザーアニールを
行ない、結晶性を改善させてもよい。
【００６８】次に、図４（ｂ）に示すように、Ｐｏｌｙ
−Ｓｉ薄膜４０をパターニングし、各画素に対応して設
けられる素子形成領域に選択的に残す。これによってＴ
ＦＴの半導体層１４が形成される。なお、半導体層を形
成する材料はＰｏｌｙ−Ｓｉに限られない。
−Ｓｉ薄膜４０をパターニングし、各画素に対応して設
けられる素子形成領域に選択的に残す。これによってＴ
ＦＴの半導体層１４が形成される。なお、半導体層を形
成する材料はＰｏｌｙ−Ｓｉに限られない。
【００６９】次に、図４（ｃ）に示すように、半導体層
１４の端部寄りの領域を選択的に覆うように形成された
フォトレジスト４２をマスクとして、Ｂ+イオンを１×
１０1 1〜５×１０12ｃｍ-2程度のドーズ量で所定の領域
Ｒ１に注入する（イオン注入Ａ）。このように、本実施
形態では、半導体層１４において、ＴＦＴのチャネル領
域を含むように選択された所定の領域Ｒ１のみにｐ型不
純物をドープする。なお、Ｂ+イオンに代えてＢＦ2 +イ
オンを用いても良い。
１４の端部寄りの領域を選択的に覆うように形成された
フォトレジスト４２をマスクとして、Ｂ+イオンを１×
１０1 1〜５×１０12ｃｍ-2程度のドーズ量で所定の領域
Ｒ１に注入する（イオン注入Ａ）。このように、本実施
形態では、半導体層１４において、ＴＦＴのチャネル領
域を含むように選択された所定の領域Ｒ１のみにｐ型不
純物をドープする。なお、Ｂ+イオンに代えてＢＦ2 +イ
オンを用いても良い。
【００７０】次に、図４（ｄ）に示すように、半導体層
１４の全体を覆うように、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐ
ｅｒｅｔｕｒｅ Ｏｘｉｄｅ）を約８０ｎｍの厚みで堆
積し、ゲート絶縁膜１６を形成する。なお、半導体層１
４の表面部を酸化することによってゲート絶縁膜１６を
形成してもよい。
１４の全体を覆うように、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐ
ｅｒｅｔｕｒｅ Ｏｘｉｄｅ）を約８０ｎｍの厚みで堆
積し、ゲート絶縁膜１６を形成する。なお、半導体層１
４の表面部を酸化することによってゲート絶縁膜１６を
形成してもよい。
【００７１】次に、図４（ｅ）に示すように、上記Ｂ+
イオンを注入した領域Ｒ１（図４（ｃ））の上方に、互
いに間隔を開けて設けられた一対のゲート電極１８ａお
よび１８ｂを形成する。ゲート電極１８ａおよび１８ｂ
のそれぞれは、ｐ型不純物がドープされた領域Ｒ１を覆
うように形成される。また、ゲート電極１８ａおよび１
８ｂのそれぞれは、所定の方向においてｐ型不純物がド
ープされた領域Ｒ１の境界から所定間隔だけ内側に離れ
た位置にゲート電極１８ａおよび１８ｂの外側の端部１
８ｅが位置するように形成される。ゲート電極１８ａお
よび１８ｂは、図において紙面と略垂直な方向に延びて
おり、好適には、半導体層１４を横切っている。
イオンを注入した領域Ｒ１（図４（ｃ））の上方に、互
いに間隔を開けて設けられた一対のゲート電極１８ａお
よび１８ｂを形成する。ゲート電極１８ａおよび１８ｂ
のそれぞれは、ｐ型不純物がドープされた領域Ｒ１を覆
うように形成される。また、ゲート電極１８ａおよび１
８ｂのそれぞれは、所定の方向においてｐ型不純物がド
ープされた領域Ｒ１の境界から所定間隔だけ内側に離れ
た位置にゲート電極１８ａおよび１８ｂの外側の端部１
８ｅが位置するように形成される。ゲート電極１８ａお
よび１８ｂは、図において紙面と略垂直な方向に延びて
おり、好適には、半導体層１４を横切っている。
【００７２】このゲート電極１８ａおよび１８ｂは、例
えば、ゲート酸化膜１６上にＬＰＣＶＤ法でＰｏｌｙ−
Ｓｉ薄膜を４００ｎｍの厚みで成膜した後、ＰＯＣｌ3
ガスから燐をドーピングすることによって低抵抗Ｐｏｌ
ｙ−Ｓｉ薄膜を形成し、このよう形成した導電膜をパタ
ーニングすることによって形成される。なお、この導電
膜をパターニングする工程において、図１に示したゲー
ト配線および補助容量配線も、ゲート電極１８ａおよび
１８ｂと同時に形成されて良い。
えば、ゲート酸化膜１６上にＬＰＣＶＤ法でＰｏｌｙ−
Ｓｉ薄膜を４００ｎｍの厚みで成膜した後、ＰＯＣｌ3
ガスから燐をドーピングすることによって低抵抗Ｐｏｌ
ｙ−Ｓｉ薄膜を形成し、このよう形成した導電膜をパタ
ーニングすることによって形成される。なお、この導電
膜をパターニングする工程において、図１に示したゲー
ト配線および補助容量配線も、ゲート電極１８ａおよび
１８ｂと同時に形成されて良い。
【００７３】後述するように、ｐ型不純物がドープされ
た領域Ｒ１のうち、一対のゲート電極１８ａおよび１８
ｂによって覆われる領域がＴＦＴのチャネル領域とな
る。各チャネル領域におけるチャネル長Ｌは、各ゲート
電極のサイズによって決まる。チャネル長Ｌは、例えば
約１．５μｍに設定される。なお、チャネル幅Ｗ（図２
参照）は、例えば約１μｍに設定される。
た領域Ｒ１のうち、一対のゲート電極１８ａおよび１８
ｂによって覆われる領域がＴＦＴのチャネル領域とな
る。各チャネル領域におけるチャネル長Ｌは、各ゲート
電極のサイズによって決まる。チャネル長Ｌは、例えば
約１．５μｍに設定される。なお、チャネル幅Ｗ（図２
参照）は、例えば約１μｍに設定される。
【００７４】ゲート電極間の距離は、半導体層１４にお
いてチャネル領域間に設けられた領域である中間領域の
長さを実質的に規定する。中間領域の長さＬｉは、例え
ば、約１μｍに設定される。また、半導体層１４におけ
る領域Ｒ１の境界位置とゲート電極の外側の端部１８ｅ
に対応する位置との間の距離Ｌ３およびＬ４は、後述す
る第３低濃度不純物領域２４ａおよび第４低濃度不純物
領域２４ｂの長さに相当する。この長さＬ３と長さＬ４
とが等しいことが望ましく、Ｌ３およびＬ４は、例え
ば、約０．７５μｍに設定される。
いてチャネル領域間に設けられた領域である中間領域の
長さを実質的に規定する。中間領域の長さＬｉは、例え
ば、約１μｍに設定される。また、半導体層１４におけ
る領域Ｒ１の境界位置とゲート電極の外側の端部１８ｅ
に対応する位置との間の距離Ｌ３およびＬ４は、後述す
る第３低濃度不純物領域２４ａおよび第４低濃度不純物
領域２４ｂの長さに相当する。この長さＬ３と長さＬ４
とが等しいことが望ましく、Ｌ３およびＬ４は、例え
ば、約０．７５μｍに設定される。
【００７５】次に、図４（ｆ）に示すように、ゲート電
極１８ａおよび１８ｂをマスクとしてＰ+イオンを５×
１０12〜５×１０13ｃｍ-2程度のドーズ量で注入する
（イオン注入Ｂ）。Ｐ+イオンに代えてＡｓ+イオンをド
ープしてもよい。半導体層１４には、ゲート電極１８ａ
および１８ｂの下方の領域を除き、ｎ型不純物がドープ
された領域がゲート電極１８ａおよび１８ｂに対して自
己整合的に形成される。
極１８ａおよび１８ｂをマスクとしてＰ+イオンを５×
１０12〜５×１０13ｃｍ-2程度のドーズ量で注入する
（イオン注入Ｂ）。Ｐ+イオンに代えてＡｓ+イオンをド
ープしてもよい。半導体層１４には、ゲート電極１８ａ
および１８ｂの下方の領域を除き、ｎ型不純物がドープ
された領域がゲート電極１８ａおよび１８ｂに対して自
己整合的に形成される。
【００７６】上述のように半導体層１４には、ゲート電
極を形成した後、ｐ型不純物がドープされた領域Ｒ１お
よび領域Ｒ１の外側領域を含む第２領域Ｒ２（本実施形
態では、半導体層１４の全面）にｎ型不純物がドープさ
れる。このｎ型不純物のドーズ量は、上記ｐ型不純物の
ドーズ量よりも実質的に大きい。これにより、ゲート電
極によって覆われる領域（チャネル領域２０ａおよび２
０ｂ）を除いて、半導体層１４には多数キャリアを電子
とするｎ型不純物領域が形成される。ｐ型不純物イオン
とｎ型不純物イオンとの両方が注入された領域には、キ
ャリア濃度が比較的小さい低濃度のｎ型不純物領域が形
成される。この低濃度のｎ型不純物領域のうち、チャネ
ル領域２０ａおよび２０ｂの外側に形成される領域が、
第３低濃度不純物領域２４ａおよび第４低濃度不純物領
域２４ｂとなる。また、チャネル領域２０ａおよび２０
ｂ間に形成される領域が、中間領域２２となる。
極を形成した後、ｐ型不純物がドープされた領域Ｒ１お
よび領域Ｒ１の外側領域を含む第２領域Ｒ２（本実施形
態では、半導体層１４の全面）にｎ型不純物がドープさ
れる。このｎ型不純物のドーズ量は、上記ｐ型不純物の
ドーズ量よりも実質的に大きい。これにより、ゲート電
極によって覆われる領域（チャネル領域２０ａおよび２
０ｂ）を除いて、半導体層１４には多数キャリアを電子
とするｎ型不純物領域が形成される。ｐ型不純物イオン
とｎ型不純物イオンとの両方が注入された領域には、キ
ャリア濃度が比較的小さい低濃度のｎ型不純物領域が形
成される。この低濃度のｎ型不純物領域のうち、チャネ
ル領域２０ａおよび２０ｂの外側に形成される領域が、
第３低濃度不純物領域２４ａおよび第４低濃度不純物領
域２４ｂとなる。また、チャネル領域２０ａおよび２０
ｂ間に形成される領域が、中間領域２２となる。
【００７７】次に、図５（ｇ）に示すように、ゲート電
極１８ａおよび１８ｂ、中間領域２２、第３および第４
低濃度不純物領域、および第３および第４低濃度不純物
領域の外側に近接する領域を覆うレジスト４４を形成す
る。レジスト４４は、ゲート電極の端部１８ｅから例え
ば１．５μｍ外側まで覆うように形成される。次に、こ
のレジスト４４をマスクとして、Ｐ+イオンを５×１０
14〜５×１０15ｃｍ-2のドーズ量で注入し（イオン注入
Ｃ）、高濃度不純物領域２８ａおよび２８ｂを形成す
る。このときの注入ドーズ量は、上記イオン注入Ｂにお
ける注入ドーズ量よりも、実質的に大きい。なお、Ｐ+
イオンに代えてＡｓ+イオンをドープしてもよい。
極１８ａおよび１８ｂ、中間領域２２、第３および第４
低濃度不純物領域、および第３および第４低濃度不純物
領域の外側に近接する領域を覆うレジスト４４を形成す
る。レジスト４４は、ゲート電極の端部１８ｅから例え
ば１．５μｍ外側まで覆うように形成される。次に、こ
のレジスト４４をマスクとして、Ｐ+イオンを５×１０
14〜５×１０15ｃｍ-2のドーズ量で注入し（イオン注入
Ｃ）、高濃度不純物領域２８ａおよび２８ｂを形成す
る。このときの注入ドーズ量は、上記イオン注入Ｂにお
ける注入ドーズ量よりも、実質的に大きい。なお、Ｐ+
イオンに代えてＡｓ+イオンをドープしてもよい。
【００７８】このように本実施形態では、第３および第
４低濃度不純物領域２４ａおよび２４ｂとして形成され
た、ｐ型不純物とｎ型不純物とがドープされた領域（す
なわち領域Ｒ１と領域Ｒ２とが重なる領域）の外側にお
いてこの領域と間隔を開けて設けられる領域Ｒ３に、比
較的高いドーズ量のｎ型不純物が選択的にドープされ
る。こうして形成された高濃度不純物領域２８ａおよび
２８ｂは、ＴＦＴのソース領域およびドレイン領域とし
て機能する。
４低濃度不純物領域２４ａおよび２４ｂとして形成され
た、ｐ型不純物とｎ型不純物とがドープされた領域（す
なわち領域Ｒ１と領域Ｒ２とが重なる領域）の外側にお
いてこの領域と間隔を開けて設けられる領域Ｒ３に、比
較的高いドーズ量のｎ型不純物が選択的にドープされ
る。こうして形成された高濃度不純物領域２８ａおよび
２８ｂは、ＴＦＴのソース領域およびドレイン領域とし
て機能する。
【００７９】また、高濃度不純物領域２８ａおよび２８
ｂと低濃度不純物領域２４ａおよび２４ｂとの間には、
上記イオン注入Ｂにおいて注入された不純物によってキ
ャリア濃度が決まる第１および第２低濃度不純物領域２
６ａおよび２６ｂが形成される。
ｂと低濃度不純物領域２４ａおよび２４ｂとの間には、
上記イオン注入Ｂにおいて注入された不純物によってキ
ャリア濃度が決まる第１および第２低濃度不純物領域２
６ａおよび２６ｂが形成される。
【００８０】このようにして、ソース領域とチャネル領
域との間、およびドレイン領域とチャネル領域との間に
おいて、異なるキャリア濃度を有する２つの低濃度不純
物領域で構成されたＬＤＤが形成されたマルチゲート型
ＴＦＴ１０が完成する。
域との間、およびドレイン領域とチャネル領域との間に
おいて、異なるキャリア濃度を有する２つの低濃度不純
物領域で構成されたＬＤＤが形成されたマルチゲート型
ＴＦＴ１０が完成する。
【００８１】その後、上記イオン注入Ｃで用いたレジス
ト４４を除去した後、図５（ｈ）に示すように、常圧Ｃ
ＶＤ法でＢＰＳＧ等から形成される絶縁膜４６を６００
ｎｍの厚さで基板全面上に成膜する。次に、９５０℃、
３０分間の窒素雰囲気中で熱処理を施し、半導体層１４
に注入された不純物の活性化を行う。さらに、半導体層
１４のソース領域２８ａ及びドレイン領域２８ｂ上に第
１コンタクトホール４８および５０を開口した後、Ａｌ
Ｓｉなどから形成される導電膜を約６００ｎｍの厚さで
形成し、所定の形状にパターニングする。これによっ
て、コンタクトホール４８および５０を介してソース領
域２８ａ及びドレイン領域２８ｂと接続されるソース電
極（ソース配線）５２およびドレイン電極５４が形成さ
れる。
ト４４を除去した後、図５（ｈ）に示すように、常圧Ｃ
ＶＤ法でＢＰＳＧ等から形成される絶縁膜４６を６００
ｎｍの厚さで基板全面上に成膜する。次に、９５０℃、
３０分間の窒素雰囲気中で熱処理を施し、半導体層１４
に注入された不純物の活性化を行う。さらに、半導体層
１４のソース領域２８ａ及びドレイン領域２８ｂ上に第
１コンタクトホール４８および５０を開口した後、Ａｌ
Ｓｉなどから形成される導電膜を約６００ｎｍの厚さで
形成し、所定の形状にパターニングする。これによっ
て、コンタクトホール４８および５０を介してソース領
域２８ａ及びドレイン領域２８ｂと接続されるソース電
極（ソース配線）５２およびドレイン電極５４が形成さ
れる。
【００８２】その後、図５（ｉ）に示すように、プラズ
マＣＶＤ法等を用いて基板の全面を覆うように、Ｐ−Ｓ
ｉＮＯ膜５６を約２００ｎｍの厚さで形成し、その上
に、Ｐ−ＳｉＯ膜５７を約７００ｎｍの厚さで形成す
る。次に、アニールを施し、Ｐ−ＳｉＮＯ膜５６中の水
素をＰｏｌｙ−Ｓｉ薄膜中に拡散させて水素化する。さ
らに、ドレイン電極５４上に第２コンタクトホール５８
を開口し、ＩＴＯ（インジウム錫酸化物）等から形成さ
れる透明導電膜を約１５０ｎｍの厚さで形成し、これを
所定の形状にパターニングすることによって画素電極５
９を形成する。
マＣＶＤ法等を用いて基板の全面を覆うように、Ｐ−Ｓ
ｉＮＯ膜５６を約２００ｎｍの厚さで形成し、その上
に、Ｐ−ＳｉＯ膜５７を約７００ｎｍの厚さで形成す
る。次に、アニールを施し、Ｐ−ＳｉＮＯ膜５６中の水
素をＰｏｌｙ−Ｓｉ薄膜中に拡散させて水素化する。さ
らに、ドレイン電極５４上に第２コンタクトホール５８
を開口し、ＩＴＯ（インジウム錫酸化物）等から形成さ
れる透明導電膜を約１５０ｎｍの厚さで形成し、これを
所定の形状にパターニングすることによって画素電極５
９を形成する。
【００８３】上記の製造方法における個別の工程（膜の
堆積およびパターニング工程やイオン注入工程等）は、
公知の方法を用いて行なうことができる。
堆積およびパターニング工程やイオン注入工程等）は、
公知の方法を用いて行なうことができる。
【００８４】このようにすれば、イオン注入Ａ：ゲート
電極形成前の閾値電圧制御用のイオン注入、イオン注入
Ｂ：ゲート電極形成後の低濃度イオン注入、イオン注入
Ｃ：ゲート電極形成後の高濃度イオン注入によって、Ｔ
ＦＴ１０を比較的容易な製造プロセスで作製することが
できる。イオン注入Ａ〜Ｃを行なうことによって、ＴＦ
Ｔ１０の半導体層１４の各領域にドープされる不純物を
下記表１に示す。
電極形成前の閾値電圧制御用のイオン注入、イオン注入
Ｂ：ゲート電極形成後の低濃度イオン注入、イオン注入
Ｃ：ゲート電極形成後の高濃度イオン注入によって、Ｔ
ＦＴ１０を比較的容易な製造プロセスで作製することが
できる。イオン注入Ａ〜Ｃを行なうことによって、ＴＦ
Ｔ１０の半導体層１４の各領域にドープされる不純物を
下記表１に示す。
【００８５】
【表１】
【００８６】上述したように、各イオン注入工程におけ
る注入量（ドーズ量）は、好ましくは、注入Ａにおける
注入量（注入量Ａ）：１×１０11〜５×１０12ｃｍ-2、
注入Ｂにおける注入量（注入量Ｂ）：５×１０12〜５×
１０13ｃｍ-2、注入Ｃにおける注入量（注入量Ｃ）：５
×１０14〜５×１０15ｃｍ-2であり、好ましくは、注入
量Ｃ＞注入量Ｂ＞注入量Ａである。
る注入量（ドーズ量）は、好ましくは、注入Ａにおける
注入量（注入量Ａ）：１×１０11〜５×１０12ｃｍ-2、
注入Ｂにおける注入量（注入量Ｂ）：５×１０12〜５×
１０13ｃｍ-2、注入Ｃにおける注入量（注入量Ｃ）：５
×１０14〜５×１０15ｃｍ-2であり、好ましくは、注入
量Ｃ＞注入量Ｂ＞注入量Ａである。
【００８７】図６に、各領域においてドープされた不純
物の濃度プロファイルを示す。図６（ａ）にＴＦＴの断
面を示し、図６（ｂ）に各領域においてドープされたｎ
型不純物の濃度（ＮD）プロファイルを示し、図６
（ｃ）に各領域においてドープされたｐ型不純物の濃度
（ＮA）プロファイルを示し、図６（ｄ）に各領域にお
いてドープされたｎ型不純物の濃度とｐ型不純物の濃度
との差（ＮD−ＮA）の絶対値（すなわち、キャリア濃
度）を示す。
物の濃度プロファイルを示す。図６（ａ）にＴＦＴの断
面を示し、図６（ｂ）に各領域においてドープされたｎ
型不純物の濃度（ＮD）プロファイルを示し、図６
（ｃ）に各領域においてドープされたｐ型不純物の濃度
（ＮA）プロファイルを示し、図６（ｄ）に各領域にお
いてドープされたｎ型不純物の濃度とｐ型不純物の濃度
との差（ＮD−ＮA）の絶対値（すなわち、キャリア濃
度）を示す。
【００８８】図６（ｂ）に示すように、チャネル領域２
０ａおよび２０ｂを除く各領域にｎ型不純物がドープさ
れており、第１〜第４低濃度不純物領域２４ａ、２４
ｂ、２６ａ、２６ｂ、および中間領域２２における不純
物濃度ＮDは実質的に等しく、第１および第２高濃度不
純物領域２８ａおよび２８ｂにおける不純物濃度ＮDは
これよりも高い。また、図６（ｃ）に示すように、ｐ型
不純物は、第３および第４低濃度不純物領域、チャネル
領域２０ａおよび２０ｂ、および中間領域２２に選択的
にドープされており、これらの領域における不純物濃度
ＮAは実質的に等しい。これにより、半導体層における
キャリア濃度（ＮD−ＮA）は、図６（ｄ）に示すよう
に、高濃度不純物領域２８ａおよび２８ｂとチャネル領
域２０ａおよび２０ｂとの間において、２段階で低下す
ることになる。
０ａおよび２０ｂを除く各領域にｎ型不純物がドープさ
れており、第１〜第４低濃度不純物領域２４ａ、２４
ｂ、２６ａ、２６ｂ、および中間領域２２における不純
物濃度ＮDは実質的に等しく、第１および第２高濃度不
純物領域２８ａおよび２８ｂにおける不純物濃度ＮDは
これよりも高い。また、図６（ｃ）に示すように、ｐ型
不純物は、第３および第４低濃度不純物領域、チャネル
領域２０ａおよび２０ｂ、および中間領域２２に選択的
にドープされており、これらの領域における不純物濃度
ＮAは実質的に等しい。これにより、半導体層における
キャリア濃度（ＮD−ＮA）は、図６（ｄ）に示すよう
に、高濃度不純物領域２８ａおよび２８ｂとチャネル領
域２０ａおよび２０ｂとの間において、２段階で低下す
ることになる。
【００８９】なお、上記実施形態では、ｎチャネル型Ｔ
ＦＴを説明したが、本発明のＴＦＴは、ｐチャネル型Ｔ
ＦＴであっても良い。ｐチャネル型ＴＦＴの場合は、注
入Ａにおいて注入するイオンをＰ+またはＡｓ+にし、注
入Ｂおよび注入Ｃにおいて注入するイオンをＢ+または
ＢＦ2 +にすれば良い。
ＦＴを説明したが、本発明のＴＦＴは、ｐチャネル型Ｔ
ＦＴであっても良い。ｐチャネル型ＴＦＴの場合は、注
入Ａにおいて注入するイオンをＰ+またはＡｓ+にし、注
入Ｂおよび注入Ｃにおいて注入するイオンをＢ+または
ＢＦ2 +にすれば良い。
【００９０】図１５は、上記ＴＦＴ１０を備えるＴＦＴ
基板１００ａを用いて構成されたアクティブマトリクス
型液晶表示装置（ＬＣＤ）１００を示す。ＬＣＤ１００
は、ＴＦＴ基板１００ａと、対向基板１００ｂと、ＴＦ
Ｔ基板１００ａと対向基板１００ｂとの間に挟持された
液晶層１００ｃとを有している。なお、対向基板１００
ｂは、絶縁基板と、絶縁基板上に形成された対向電極
（共通電極）とを有している。
基板１００ａを用いて構成されたアクティブマトリクス
型液晶表示装置（ＬＣＤ）１００を示す。ＬＣＤ１００
は、ＴＦＴ基板１００ａと、対向基板１００ｂと、ＴＦ
Ｔ基板１００ａと対向基板１００ｂとの間に挟持された
液晶層１００ｃとを有している。なお、対向基板１００
ｂは、絶縁基板と、絶縁基板上に形成された対向電極
（共通電極）とを有している。
【００９１】一般的なＴＮモードの液晶表示装置の場
合、ＴＦＴ基板１００ａおよび対向基板１００ｂの液晶
層１００ｃ側の表面に配向膜（不図示）が設けられ、Ｔ
ＦＴ基板１００ａおよび対向基板１００ｂのそれぞれの
外側に偏光板（不図示）が設けられる。表示モードによ
っては、配向膜や偏光板を省略することができる。ま
た、カラー表示を行なうために、対向基板１００ｂにカ
ラーフィルタ（不図示）が設けられていても良い。
合、ＴＦＴ基板１００ａおよび対向基板１００ｂの液晶
層１００ｃ側の表面に配向膜（不図示）が設けられ、Ｔ
ＦＴ基板１００ａおよび対向基板１００ｂのそれぞれの
外側に偏光板（不図示）が設けられる。表示モードによ
っては、配向膜や偏光板を省略することができる。ま
た、カラー表示を行なうために、対向基板１００ｂにカ
ラーフィルタ（不図示）が設けられていても良い。
【００９２】（実施形態２）図７を参照しながら実施形
態２のＴＦＴ６０を説明する。実施形態２のＴＦＴ６０
が実施形態１のＴＦＴ１０と異なる点は、３つのゲート
電極１８ａ、１８ｂ、１８ｃ、およびこれに対応する３
つのチャネル領域２０ａ、２０ｂ、２０ｃが設けられて
いることである。半導体層１４において、各チャネル領
域２０ａ、２０ｂ、２０ｃの間には中間領域２２ａおよ
び２２ｂが設けられている。なお、実施形態１のＴＦＴ
１０と実質的に同様の機能を有する構成要素を同じ参照
符号で示し、ここでは説明を省略する。
態２のＴＦＴ６０を説明する。実施形態２のＴＦＴ６０
が実施形態１のＴＦＴ１０と異なる点は、３つのゲート
電極１８ａ、１８ｂ、１８ｃ、およびこれに対応する３
つのチャネル領域２０ａ、２０ｂ、２０ｃが設けられて
いることである。半導体層１４において、各チャネル領
域２０ａ、２０ｂ、２０ｃの間には中間領域２２ａおよ
び２２ｂが設けられている。なお、実施形態１のＴＦＴ
１０と実質的に同様の機能を有する構成要素を同じ参照
符号で示し、ここでは説明を省略する。
【００９３】ＴＦＴ６０では、第１高濃度不純物領域
（ソース領域）２８ａと、これに近接するチャネル領域
２０ａとの間において、キャリア濃度の異なる２つの低
濃度不純物領域２４ａおよび２６ａが形成される。ま
た、第２高濃度不純物領域（ドレイン領域）２８ｂと、
これに近接するチャネル領域２０ｂとの間において、キ
ャリア濃度の異なる２つの低濃度不純物領域２４ｂおよ
び２６ｂが形成される。
（ソース領域）２８ａと、これに近接するチャネル領域
２０ａとの間において、キャリア濃度の異なる２つの低
濃度不純物領域２４ａおよび２６ａが形成される。ま
た、第２高濃度不純物領域（ドレイン領域）２８ｂと、
これに近接するチャネル領域２０ｂとの間において、キ
ャリア濃度の異なる２つの低濃度不純物領域２４ｂおよ
び２６ｂが形成される。
【００９４】中央のゲート電極１８ｃに対応して設けら
れたチャネル領域２０ｃとチャネル領域２０ａとの間、
およびチャネル領域２０ｃとチャネル領域２０ｂとの間
には、それぞれ中間領域２０ａおよび２０ｂが設けられ
ている。中間領域２０ａおよび２０ｂは、低濃度不純物
領域２４ａおよび２４ｂと同様の不純物濃度プロファイ
ルを有している。これらの中間領域において、キャリア
濃度の異なる２種類の低濃度不純物領域が形成されてい
る必要はない。
れたチャネル領域２０ｃとチャネル領域２０ａとの間、
およびチャネル領域２０ｃとチャネル領域２０ｂとの間
には、それぞれ中間領域２０ａおよび２０ｂが設けられ
ている。中間領域２０ａおよび２０ｂは、低濃度不純物
領域２４ａおよび２４ｂと同様の不純物濃度プロファイ
ルを有している。これらの中間領域において、キャリア
濃度の異なる２種類の低濃度不純物領域が形成されてい
る必要はない。
【００９５】なお、ＴＦＴ６０も、上記実施形態１のＴ
ＦＴ１０の製造方法と同様の方法によって作製すること
ができる。
ＦＴ１０の製造方法と同様の方法によって作製すること
ができる。
【００９６】（実施形態３）図８を参照しながら実施形
態３のＴＦＴ７０の構成を説明する。なお、実施形態１
のＴＦＴ１０と実質的に同様の機能を有する構成要素を
同じ参照符号で示し、ここでは説明を省略する。また、
以下には、例として、ｎチャネル型ＴＦＴの実施形態を
説明するが、本発明はこれに限られずｐチャネル型ＴＦ
Ｔであってもよい。
態３のＴＦＴ７０の構成を説明する。なお、実施形態１
のＴＦＴ１０と実質的に同様の機能を有する構成要素を
同じ参照符号で示し、ここでは説明を省略する。また、
以下には、例として、ｎチャネル型ＴＦＴの実施形態を
説明するが、本発明はこれに限られずｐチャネル型ＴＦ
Ｔであってもよい。
【００９７】ＴＦＴ７０の半導体層１４において、ゲー
ト電極１８ａの下側には、第１ドープドチャネル領域７
２ａおよび第１イントリンシックチャネル領域７４ａが
形成されている。第１イントリンシックチャネル領域７
４ａは、チャネル領域において、ソース領域（ｎ型第1
高濃度不純物領域）２８ａに近い側に形成されている。
また、ゲート電極１８ｂの下側には、第２ドープドチャ
ネル領域７２ｂおよび第２イントリンシックチャネル領
域７４ｂが形成されている。第２イントリンシックチャ
ネル領域７４ｂは、チャネル領域において、ドレイン領
域（ｎ型第2高濃度不純物領域）２８ｂに近い側に形成
されている。また、第１ドープドチャネル領域７２ａと
第２ドープドチャネル領域７２ｂとの間には、ｎ型の中
間領域２２が形成されている。
ト電極１８ａの下側には、第１ドープドチャネル領域７
２ａおよび第１イントリンシックチャネル領域７４ａが
形成されている。第１イントリンシックチャネル領域７
４ａは、チャネル領域において、ソース領域（ｎ型第1
高濃度不純物領域）２８ａに近い側に形成されている。
また、ゲート電極１８ｂの下側には、第２ドープドチャ
ネル領域７２ｂおよび第２イントリンシックチャネル領
域７４ｂが形成されている。第２イントリンシックチャ
ネル領域７４ｂは、チャネル領域において、ドレイン領
域（ｎ型第2高濃度不純物領域）２８ｂに近い側に形成
されている。また、第１ドープドチャネル領域７２ａと
第２ドープドチャネル領域７２ｂとの間には、ｎ型の中
間領域２２が形成されている。
【００９８】ドープドチャネル領域７２ａおよび７２ｂ
には、ＴＦＴ１０の閾値電圧を所望の値に設定するため
に、Ｂイオンなどのｐ型の不純物がドープされている。
一方、イントリンシックチャネル領域７４ａおよび７４
ｂには、このような不純物はドープされていない。ただ
し、イントリンシックチャネル領域７４ａおよび７４ｂ
には、半導体層形成工程や不純物拡散工程などにおいて
混入する不可避的な不純物が存在していても良い。
には、ＴＦＴ１０の閾値電圧を所望の値に設定するため
に、Ｂイオンなどのｐ型の不純物がドープされている。
一方、イントリンシックチャネル領域７４ａおよび７４
ｂには、このような不純物はドープされていない。ただ
し、イントリンシックチャネル領域７４ａおよび７４ｂ
には、半導体層形成工程や不純物拡散工程などにおいて
混入する不可避的な不純物が存在していても良い。
【００９９】また、ソース領域２８ａと、これに近い方
の第１イントリンシックチャネル領域７４ａとの間に
は、ｎ型の第１低濃度不純物領域７６ａが設けられお
り、ドレイン領域２８ｂと、これに近い方の第２イント
リンシックチャネル領域７４ｂとの間には、ｎ型の第２
低濃度不純物領域７６ｂが設けられている。第１低濃度
不純物領域７６ａのキャリア濃度は、ソース領域２８ａ
のキャリア濃度より小さく設定され、第２低濃度不純物
領域７６ｂのキャリア濃度は、ドレイン領域２８ｂのキ
ャリア濃度より小さく設定される。
の第１イントリンシックチャネル領域７４ａとの間に
は、ｎ型の第１低濃度不純物領域７６ａが設けられお
り、ドレイン領域２８ｂと、これに近い方の第２イント
リンシックチャネル領域７４ｂとの間には、ｎ型の第２
低濃度不純物領域７６ｂが設けられている。第１低濃度
不純物領域７６ａのキャリア濃度は、ソース領域２８ａ
のキャリア濃度より小さく設定され、第２低濃度不純物
領域７６ｂのキャリア濃度は、ドレイン領域２８ｂのキ
ャリア濃度より小さく設定される。
【０１００】このように、ＴＦＴ７０では、ドレイン領
域２８ｂとドープドチャネル領域７２ｂとの間に第２低
濃度不純物領域７６ｂおよび第２イントリンシックチャ
ネル領域７４ｂが形成されており、よりゆるやかなキャ
リア濃度分布が実現される。これにより、ドレイン端で
の電界集中が小さくなり、リーク電流を低減することが
できる。また、第２ドープドチャネル領域７２ｂと隣接
する部分にイントリンシック領域７４ｂを設け、リーク
電流を抑制することによって、ドレイン領域２８ｂと隣
接する第２低濃度不純物領域７６ｂのキャリア濃度を比
較的高く設定することが可能である。このようにして、
ＴＦＴ７０では、実施形態１のＴＦＴ１０と同様、リー
ク電流を適切に抑制しつつオン電流を実質的に高くする
ことが可能になる。
域２８ｂとドープドチャネル領域７２ｂとの間に第２低
濃度不純物領域７６ｂおよび第２イントリンシックチャ
ネル領域７４ｂが形成されており、よりゆるやかなキャ
リア濃度分布が実現される。これにより、ドレイン端で
の電界集中が小さくなり、リーク電流を低減することが
できる。また、第２ドープドチャネル領域７２ｂと隣接
する部分にイントリンシック領域７４ｂを設け、リーク
電流を抑制することによって、ドレイン領域２８ｂと隣
接する第２低濃度不純物領域７６ｂのキャリア濃度を比
較的高く設定することが可能である。このようにして、
ＴＦＴ７０では、実施形態１のＴＦＴ１０と同様、リー
ク電流を適切に抑制しつつオン電流を実質的に高くする
ことが可能になる。
【０１０１】本実施形態のＴＦＴ７０においても、ドレ
イン−ソース間を電流が双方向に流れ得る。この場合、
ＴＦＴ７０の特性は対称性を有していることが望まし
い。このため、第１低濃度不純物領域７６ａの長さと、
第２低濃度不純物領域７６ｂの長さとが実施的に等しい
ことが望ましい。また、第１イントリンシックチャネル
領域７４ａの長さと、第２イントリンシックチャネル領
域７４ｂの長さとが実施的に等しいことが望ましい。
イン−ソース間を電流が双方向に流れ得る。この場合、
ＴＦＴ７０の特性は対称性を有していることが望まし
い。このため、第１低濃度不純物領域７６ａの長さと、
第２低濃度不純物領域７６ｂの長さとが実施的に等しい
ことが望ましい。また、第１イントリンシックチャネル
領域７４ａの長さと、第２イントリンシックチャネル領
域７４ｂの長さとが実施的に等しいことが望ましい。
【０１０２】また、オン電流を大きくするためには、高
抵抗を有する第１および第２イントリンシック領域の長
さは比較的短い方が良い。このため、第１および第２イ
ントリンシック領域の長さは、第１および第２低濃度不
純物領域の長さよりも短い方が好ましく、また、中間領
域の長さよりも短いことが好ましい。
抵抗を有する第１および第２イントリンシック領域の長
さは比較的短い方が良い。このため、第１および第２イ
ントリンシック領域の長さは、第１および第２低濃度不
純物領域の長さよりも短い方が好ましく、また、中間領
域の長さよりも短いことが好ましい。
【０１０３】以下、図９および図１０を参照しながら、
ＴＦＴ７０を有するアクティブマトリクス型液晶表示装
置用ＴＦＴ基板の製造工程の実施例を説明する。なお、
図４および図５において示した実施形態１のＴＦＴ１０
を製造するための工程と実質的に同様の工程について
は、ここでは詳細な説明を省略する。
ＴＦＴ７０を有するアクティブマトリクス型液晶表示装
置用ＴＦＴ基板の製造工程の実施例を説明する。なお、
図４および図５において示した実施形態１のＴＦＴ１０
を製造するための工程と実質的に同様の工程について
は、ここでは詳細な説明を省略する。
【０１０４】まず、図９（ａ）および（ｂ）に示すよう
に、実施形態１と同様の工程によって、絶縁性基板１２
上に半導体層１４を形成する。
に、実施形態１と同様の工程によって、絶縁性基板１２
上に半導体層１４を形成する。
【０１０５】次に、図９（ｃ）に示すように、半導体層
１４の端部寄りの領域を選択的に覆うように形成された
フォトレジスト８０をマスクとして、Ｂ+イオンを１×
１０1 1〜５×１０12ｃｍ-2程度のドーズ量で所定の領域
Ｒ１にイオン注入する（イオン注入Ａ）。このように、
本実施形態では、半導体層１４において選択された所定
の領域Ｒ１のみにｐ型不純物イオンを注入する。
１４の端部寄りの領域を選択的に覆うように形成された
フォトレジスト８０をマスクとして、Ｂ+イオンを１×
１０1 1〜５×１０12ｃｍ-2程度のドーズ量で所定の領域
Ｒ１にイオン注入する（イオン注入Ａ）。このように、
本実施形態では、半導体層１４において選択された所定
の領域Ｒ１のみにｐ型不純物イオンを注入する。
【０１０６】次に、図９（ｄ）に示すように、実施形態
１と同様の工程によって、半導体層１４を覆うゲート絶
縁膜１６を形成する。
１と同様の工程によって、半導体層１４を覆うゲート絶
縁膜１６を形成する。
【０１０７】次に、図９（ｅ）に示すように、半導体層
１４上に、互いに間隔を開けて設けられた一対のゲート
電極１８ａおよび１８ｂを形成する。ゲート電極１８ａ
および１８ｂのそれぞれは、ｐ型不純物がドープされた
領域Ｒ１の境界を覆うように（すなわち、領域Ｒ１と、
領域Ｒ１の外側領域との両方を覆うように）形成され
る。
１４上に、互いに間隔を開けて設けられた一対のゲート
電極１８ａおよび１８ｂを形成する。ゲート電極１８ａ
および１８ｂのそれぞれは、ｐ型不純物がドープされた
領域Ｒ１の境界を覆うように（すなわち、領域Ｒ１と、
領域Ｒ１の外側領域との両方を覆うように）形成され
る。
【０１０８】領域Ｒ１のうち、一対のゲート電極１８ａ
および１８ｂによって覆われる領域がＴＦＴのドープド
チャネル領域となる。また、領域Ｒ１の外側の領域のう
ち、一対のゲート電極１８ａおよび１８ｂによって覆わ
れる領域がＴＦＴのイントリンシックチャネル領域とな
る。ドープドチャネル領域の長さおよびイントリンシッ
クチャネル領域の長さは、ゲート電極の幅や、ゲート電
極と領域Ｒ１との位置関係によって決定される。例え
ば、ゲート電極の幅を約１．５μｍに設定した場合、ド
ープドチャネルの長さが約０．７５μｍとなるように、
ゲート電極と領域Ｒ１との位置関係が制御される。ま
た、中間領域の長さは、ゲート電極１８ａおよび１８ｂ
間の距離によって決まる。中間領域の長さは、例えば、
約１μｍに設定される。
および１８ｂによって覆われる領域がＴＦＴのドープド
チャネル領域となる。また、領域Ｒ１の外側の領域のう
ち、一対のゲート電極１８ａおよび１８ｂによって覆わ
れる領域がＴＦＴのイントリンシックチャネル領域とな
る。ドープドチャネル領域の長さおよびイントリンシッ
クチャネル領域の長さは、ゲート電極の幅や、ゲート電
極と領域Ｒ１との位置関係によって決定される。例え
ば、ゲート電極の幅を約１．５μｍに設定した場合、ド
ープドチャネルの長さが約０．７５μｍとなるように、
ゲート電極と領域Ｒ１との位置関係が制御される。ま
た、中間領域の長さは、ゲート電極１８ａおよび１８ｂ
間の距離によって決まる。中間領域の長さは、例えば、
約１μｍに設定される。
【０１０９】次に、図９（ｆ）に示すように、ゲート電
極１８ａおよび１８ｂをマスクとして、領域Ｒ１および
領域Ｒ１の外側領域を含む第２領域Ｒ２（本実施形態で
は、半導体層１４の全面）に、Ｐ+イオンを５×１０12
〜５×１０13ｃｍ-2程度のドーズ量で注入する（イオン
注入Ｂ）。Ｐ+イオンに代えてＡｓ+イオンを注入しても
よい。
極１８ａおよび１８ｂをマスクとして、領域Ｒ１および
領域Ｒ１の外側領域を含む第２領域Ｒ２（本実施形態で
は、半導体層１４の全面）に、Ｐ+イオンを５×１０12
〜５×１０13ｃｍ-2程度のドーズ量で注入する（イオン
注入Ｂ）。Ｐ+イオンに代えてＡｓ+イオンを注入しても
よい。
【０１１０】この工程において、ｐ型不純物領域である
ドープドチャネル領域７２ａおよび７２ｂ間に、ｎ型の
中間領域２２がセルフアライメントで形成される。ま
た、イントリンシックチャネル領域７４ａおよび７４ｂ
の外側に、セルフアライメントでｎ型低濃度不純物領域
が形成される。
ドープドチャネル領域７２ａおよび７２ｂ間に、ｎ型の
中間領域２２がセルフアライメントで形成される。ま
た、イントリンシックチャネル領域７４ａおよび７４ｂ
の外側に、セルフアライメントでｎ型低濃度不純物領域
が形成される。
【０１１１】次に、図１０（ｇ）に示すように、ゲート
電極１８ａおよび１８ｂ、中間領域２２、およびイント
リンシックチャネル領域７４ａおよび７４ｂの外側に近
接するｎ型低濃度不純物領域７６ａおよび７６ｂを覆う
レジスト８２を形成する。レジスト８２は、ゲート電極
の端部１８ｅから例えば１．５μｍ外側まで覆うように
形成される。次に、このレジスト８２をマスクとして、
Ｐ+イオンを５×１０1 4〜５×１０15ｃｍ-2のドーズ量
で注入し（イオン注入Ｃ）、第１高濃度不純物領域（ソ
ース領域）２８ａおよび第２高濃度不純物領域（ドレイ
ン領域）２８ｂを形成する。
電極１８ａおよび１８ｂ、中間領域２２、およびイント
リンシックチャネル領域７４ａおよび７４ｂの外側に近
接するｎ型低濃度不純物領域７６ａおよび７６ｂを覆う
レジスト８２を形成する。レジスト８２は、ゲート電極
の端部１８ｅから例えば１．５μｍ外側まで覆うように
形成される。次に、このレジスト８２をマスクとして、
Ｐ+イオンを５×１０1 4〜５×１０15ｃｍ-2のドーズ量
で注入し（イオン注入Ｃ）、第１高濃度不純物領域（ソ
ース領域）２８ａおよび第２高濃度不純物領域（ドレイ
ン領域）２８ｂを形成する。
【０１１２】このようにして、ソース領域と第１ドープ
ドチャネル領域との間、およびドレイン領域と第２ドー
プドチャネル領域との間において、低濃度不純物領域と
イントリンシックチャネル領域とを有するマルチゲート
型ＴＦＴ７０が完成する。
ドチャネル領域との間、およびドレイン領域と第２ドー
プドチャネル領域との間において、低濃度不純物領域と
イントリンシックチャネル領域とを有するマルチゲート
型ＴＦＴ７０が完成する。
【０１１３】なお、上述の実施形態３のＴＦＴ７０の製
造工程は、図９（ｃ）に示すイオン注入Ａ工程において
マスク４２（図４（ｃ）参照）に代えてマスク８０を用
いることを除き、他の工程を全て実施形態１のＴＦＴ１
０の製造工程と同様にして行なうことができる。
造工程は、図９（ｃ）に示すイオン注入Ａ工程において
マスク４２（図４（ｃ）参照）に代えてマスク８０を用
いることを除き、他の工程を全て実施形態１のＴＦＴ１
０の製造工程と同様にして行なうことができる。
【０１１４】その後、図１０（ｈ）に示すように、実施
形態１と同様の工程によって、ソース領域２８ａ及びド
レイン領域２８ｂと接続されるソース電極（ソース配
線）５２およびドレイン電極５４を形成する。その後、
図１０（ｇ）に示すように、実施形態１と同様の工程に
よって、ＩＴＯ（インジウム錫酸化物）等から形成され
る画素電極５９を形成する。
形態１と同様の工程によって、ソース領域２８ａ及びド
レイン領域２８ｂと接続されるソース電極（ソース配
線）５２およびドレイン電極５４を形成する。その後、
図１０（ｇ）に示すように、実施形態１と同様の工程に
よって、ＩＴＯ（インジウム錫酸化物）等から形成され
る画素電極５９を形成する。
【０１１５】このように、イオン注入Ａ〜Ｃを行なうこ
とによって、ＴＦＴ７０を比較的容易な製造プロセスで
作製することができる。ＴＦＴ７０の半導体層１４の各
領域にドープされる不純物を下記表２に示す。
とによって、ＴＦＴ７０を比較的容易な製造プロセスで
作製することができる。ＴＦＴ７０の半導体層１４の各
領域にドープされる不純物を下記表２に示す。
【０１１６】
【表２】
【０１１７】上述したように、各イオン注入工程におけ
る注入量（ドーズ量）は、好ましくは、注入Ａにおける
注入量（注入量Ａ）：１×１０11〜５×１０12ｃｍ-2、
注入Ｂにおける注入量（注入量Ｂ）：５×１０12〜５×
１０13ｃｍ-2、注入Ｃにおける注入量（注入量Ｃ）：５
×１０14〜５×１０15ｃｍ-2であり、好ましくは、注入
量Ｃ＞注入量Ｂ＞注入量Ａである。
る注入量（ドーズ量）は、好ましくは、注入Ａにおける
注入量（注入量Ａ）：１×１０11〜５×１０12ｃｍ-2、
注入Ｂにおける注入量（注入量Ｂ）：５×１０12〜５×
１０13ｃｍ-2、注入Ｃにおける注入量（注入量Ｃ）：５
×１０14〜５×１０15ｃｍ-2であり、好ましくは、注入
量Ｃ＞注入量Ｂ＞注入量Ａである。
【０１１８】図１１において、各領域においてドープさ
れた不純物の濃度プロファイルを示す。図１１（ａ）に
ＴＦＴ７０の断面を示し、図１１（ｂ）に各領域におい
てドープされたｎ型不純物の濃度（ＮD）プロファイル
を示し、図１１（ｃ）に各領域においてドープされたｐ
型不純物の濃度（ＮA）プロファイルを示し、図１１
（ｄ）に各領域においてドープされたｎ型不純物の濃度
とｐ型不純物の濃度との差（ＮD−ＮA）の絶対値（すな
わち、キャリア濃度）を示す。
れた不純物の濃度プロファイルを示す。図１１（ａ）に
ＴＦＴ７０の断面を示し、図１１（ｂ）に各領域におい
てドープされたｎ型不純物の濃度（ＮD）プロファイル
を示し、図１１（ｃ）に各領域においてドープされたｐ
型不純物の濃度（ＮA）プロファイルを示し、図１１
（ｄ）に各領域においてドープされたｎ型不純物の濃度
とｐ型不純物の濃度との差（ＮD−ＮA）の絶対値（すな
わち、キャリア濃度）を示す。
【０１１９】図１１（ｂ）に示すように、ドープドチャ
ネル領域７２ａ、７２ｂおよびイントリンシックチャネ
ル領域７４ａおよび７４ｂを除く各領域にｎ型不純物が
ドープされており、第１および第２低濃度不純物領域７
６ａ、７６ｂ、および中間領域２２における不純物濃度
ＮDは実質的に等しく、第１および第２高濃度不純物領
域２８ａおよび２８ｂにおける不純物濃度ＮDはこれよ
りも高い。また、図１１（ｃ）に示すように、ｐ型不純
物は、ドープドチャネル領域７２ａおよび７２ｂ、およ
び中間領域２２に選択的にドープされており、これらの
領域における不純物濃度ＮAは実質的に等しい。これに
より、半導体層におけるキャリア濃度（ＮD−ＮA）は、
図１１（ｄ）に示すように、高濃度不純物領域２８ａお
よび２８ｂとドープドチャネル領域７２ａおよび７２ｂ
との間において、２段階で低下することになる。
ネル領域７２ａ、７２ｂおよびイントリンシックチャネ
ル領域７４ａおよび７４ｂを除く各領域にｎ型不純物が
ドープされており、第１および第２低濃度不純物領域７
６ａ、７６ｂ、および中間領域２２における不純物濃度
ＮDは実質的に等しく、第１および第２高濃度不純物領
域２８ａおよび２８ｂにおける不純物濃度ＮDはこれよ
りも高い。また、図１１（ｃ）に示すように、ｐ型不純
物は、ドープドチャネル領域７２ａおよび７２ｂ、およ
び中間領域２２に選択的にドープされており、これらの
領域における不純物濃度ＮAは実質的に等しい。これに
より、半導体層におけるキャリア濃度（ＮD−ＮA）は、
図１１（ｄ）に示すように、高濃度不純物領域２８ａお
よび２８ｂとドープドチャネル領域７２ａおよび７２ｂ
との間において、２段階で低下することになる。
【０１２０】なお、上記実施形態では、ｎチャネル型Ｔ
ＦＴを説明したが、本発明のＴＦＴは、ｐチャネル型Ｔ
ＦＴであっても良い。ｐチャネル型ＴＦＴの場合は、注
入Ａにおいて注入するイオンをＰ+またはＡｓ+にし、注
入Ｂおよび注入Ｃにおいて注入するイオンをＢ+または
ＢＦ2 +にすれば良い。
ＦＴを説明したが、本発明のＴＦＴは、ｐチャネル型Ｔ
ＦＴであっても良い。ｐチャネル型ＴＦＴの場合は、注
入Ａにおいて注入するイオンをＰ+またはＡｓ+にし、注
入Ｂおよび注入Ｃにおいて注入するイオンをＢ+または
ＢＦ2 +にすれば良い。
【０１２１】（実施形態４）図１２を参照しながら実施
形態４のＴＦＴ８５を説明する。実施形態４のＴＦＴ８
５が実施形態３のＴＦＴ７０と異なる点は、３つのゲー
ト電極１８ａ、１８ｂ、１８ｃが設けられていることで
ある。なお、実施形態３のＴＦＴ７０と実質的に同様の
機能を有する構成要素を同じ参照符号で示し、ここでは
説明を省略する。
形態４のＴＦＴ８５を説明する。実施形態４のＴＦＴ８
５が実施形態３のＴＦＴ７０と異なる点は、３つのゲー
ト電極１８ａ、１８ｂ、１８ｃが設けられていることで
ある。なお、実施形態３のＴＦＴ７０と実質的に同様の
機能を有する構成要素を同じ参照符号で示し、ここでは
説明を省略する。
【０１２２】ＴＦＴ８５では、第１高濃度不純物領域
（ソース領域）２８ａに最も近いチャネル領域（第１ゲ
ート電極１８ａの下方に設けられるチャネル領域）にお
いて、ドープドチャネル領域７２ａおよびイントリンシ
ックチャネル領域７４ａが設けられている。また、第２
高濃度不純物領域（ドレイン領域）２８ｂに最も近いチ
ャネル領域（第２ゲート電極１８ｂの下方に設けられる
チャネル領域）において、ドープドチャネル領域７２ｂ
およびイントリンシックチャネル領域７４ｂが設けられ
ている。
（ソース領域）２８ａに最も近いチャネル領域（第１ゲ
ート電極１８ａの下方に設けられるチャネル領域）にお
いて、ドープドチャネル領域７２ａおよびイントリンシ
ックチャネル領域７４ａが設けられている。また、第２
高濃度不純物領域（ドレイン領域）２８ｂに最も近いチ
ャネル領域（第２ゲート電極１８ｂの下方に設けられる
チャネル領域）において、ドープドチャネル領域７２ｂ
およびイントリンシックチャネル領域７４ｂが設けられ
ている。
【０１２３】また、中央のゲート電極１８ｃに対応して
設けられたチャネル領域７２ｃには、イントリンシック
チャネル領域が設けられていない。チャネル領域７２ｃ
の不純物濃度プロファイルは、ドープドチャネル領域７
２ａおよび７２ｂの不純物濃度プロファイルと同様であ
る。
設けられたチャネル領域７２ｃには、イントリンシック
チャネル領域が設けられていない。チャネル領域７２ｃ
の不純物濃度プロファイルは、ドープドチャネル領域７
２ａおよび７２ｂの不純物濃度プロファイルと同様であ
る。
【０１２４】なお、ＴＦＴ８５も、上記実施形態３のＴ
ＦＴ７０の製造方法と同様の方法によって作製すること
ができる。
ＦＴ７０の製造方法と同様の方法によって作製すること
ができる。
【０１２５】
【発明の効果】本発明によれば、ＴＦＴのソース−チャ
ネル間及びドレイン−チャネル間のそれぞれにおいて、
異なるキャリア濃度を有する少なくとも２つの領域を設
けることによって、リーク電流を低減できるとともにオ
ン電流を増大させることができる。また、マルチゲート
ＬＤＤ構造を有する従来のＴＦＴに比べ、サイズを拡大
することなく、また、リーク不良に対する冗長性を損な
うこともない。
ネル間及びドレイン−チャネル間のそれぞれにおいて、
異なるキャリア濃度を有する少なくとも２つの領域を設
けることによって、リーク電流を低減できるとともにオ
ン電流を増大させることができる。また、マルチゲート
ＬＤＤ構造を有する従来のＴＦＴに比べ、サイズを拡大
することなく、また、リーク不良に対する冗長性を損な
うこともない。
【０１２６】特に、多結晶シリコンを半導体層に用いた
小型・高密度・高精細のＴＦＴ液晶表示装置において本
発明の効果は顕著である。
小型・高密度・高精細のＴＦＴ液晶表示装置において本
発明の効果は顕著である。
【図１】本発明の実施形態１によるＴＦＴが設けられた
アクティブマトリクス基板の模式的な平面図である。
アクティブマトリクス基板の模式的な平面図である。
【図２】実施形態１のＴＦＴの模式的な平面図である。
【図３】実施形態１のＴＦＴの模式的な断面図である。
【図４】実施形態１のＴＦＴの製造工程の一例を示す断
面図であり、（ａ）〜（ｆ）はそれぞれ別の工程を示
す。
面図であり、（ａ）〜（ｆ）はそれぞれ別の工程を示
す。
【図５】実施形態１のＴＦＴの製造工程の一例を示す断
面図であり、（ｇ）〜（ｉ）はそれぞれ別の工程を示
す。
面図であり、（ｇ）〜（ｉ）はそれぞれ別の工程を示
す。
【図６】実施形態１のＴＦＴにドープされた不純物の濃
度プロファイルを説明するための図であり、（ａ）はＴ
ＦＴの断面図を示し、（ｂ）はｎ型不純物の濃度プロフ
ァイルを示し、（ｃ）はｐ型不純物の濃度プロファイル
を示し、（ｄ）はキャリア濃度のプロファイルを示す。
度プロファイルを説明するための図であり、（ａ）はＴ
ＦＴの断面図を示し、（ｂ）はｎ型不純物の濃度プロフ
ァイルを示し、（ｃ）はｐ型不純物の濃度プロファイル
を示し、（ｄ）はキャリア濃度のプロファイルを示す。
【図７】本発明の実施形態２によるＴＦＴの模式的な断
面図である。
面図である。
【図８】本発明の実施形態３によるＴＦＴの模式的な断
面図である。
面図である。
【図９】実施形態３のＴＦＴの製造工程の一例を示す断
面図であり、（ａ）〜（ｆ）はそれぞれ別の工程を示
す。
面図であり、（ａ）〜（ｆ）はそれぞれ別の工程を示
す。
【図１０】実施形態３のＴＦＴの製造工程の一例を示す
断面図であり、（ｇ）〜（ｉ）はそれぞれ別の工程を示
す。
断面図であり、（ｇ）〜（ｉ）はそれぞれ別の工程を示
す。
【図１１】実施形態３のＴＦＴにドープされた不純物の
濃度プロファイルを説明するための図であり、（ａ）は
ＴＦＴの断面図を示し、（ｂ）はｎ型不純物の濃度プロ
ファイルを示し、（ｃ）はｐ型不純物の濃度プロファイ
ルを示し、（ｄ）はキャリア濃度のプロファイルを示
す。
濃度プロファイルを説明するための図であり、（ａ）は
ＴＦＴの断面図を示し、（ｂ）はｎ型不純物の濃度プロ
ファイルを示し、（ｃ）はｐ型不純物の濃度プロファイ
ルを示し、（ｄ）はキャリア濃度のプロファイルを示
す。
【図１２】本発明の実施形態４によるＴＦＴの模式的な
断面図である。
断面図である。
【図１３】従来のＴＦＴの模式的な断面図である。
【図１４】従来のＴＦＴの製造工程を示す断面図であ
り、（ａ）〜（ｇ）はそれぞれ別の工程を示す。
り、（ａ）〜（ｇ）はそれぞれ別の工程を示す。
【図１５】本発明によるアクティブマトリクス型液晶表
示装置を模式的に示す断面図である。
示装置を模式的に示す断面図である。
１０ 薄膜トランジスタ １２ 絶縁性基板 １４ 半導体層 １６ 絶縁膜 １８ａ，１８ｂ ゲート電極 ２０ａ，２０ｂ チャネル領域 ２２ 中間領域 ２４ａ 第３低濃度不純物領域 ２４ｂ 第４低濃度不純物領域 ２６ａ 第１低濃度不純物領域 ２６ｂ 第２低濃度不純物領域 ２８ａ 第１高濃度不純物領域 ２８ｂ 第２高濃度不純物領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１２月２６日（２００１．１２．
２６）
２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【課題を解決するための手段】本発明による薄膜トラン
ジスタは、半導体層と、前記半導体層上に形成された複
数のゲート電極とを有する薄膜トランジスタであって、
前記半導体層は、間隔を開けて設けられ、ソース／ドレ
イン領域として機能する第１導電型の第１高濃度不純物
領域および第１導電型の第２高濃度不純物領域と、前記
第１高濃度不純物領域と第２高濃度不純物領域との間に
位置し、それぞれが前記複数のゲート電極のそれぞれに
対向するように設けられた第２導電型の複数のチャネル
領域と、前記複数のチャネル領域のうち隣接する２つの
チャネル領域の間に設けられた第１導電型の中間領域
と、前記複数のチャネル領域のうち前記第１高濃度不純
物領域の最も近くに位置するチャネル領域である第１チ
ャネル領域と前記第１高濃度不純物領域との間に位置す
る前記第１導電型の第１低濃度不純物領域と、前記第１
低濃度不純物領域とは異なるキャリア濃度を有し、前記
第１低濃度不純物領域と前記第１チャネル領域との間に
位置する前記第１導電型の第３低濃度不純物領域と、前
記複数のチャネル領域のうち前記第２高濃度不純物領域
の最も近くに位置するチャネル領域である第２チャネル
領域と前記第２高濃度不純物領域との間に位置する前記
第１導電型の第２低濃度不純物領域と、前記第２低濃度
不純物領域とは異なるキャリア濃度を有し、前記第２低
濃度不純物領域と前記第２チャネル領域との間に位置す
る前記第１導電型の第４低濃度不純物領域とを有する。
ジスタは、半導体層と、前記半導体層上に形成された複
数のゲート電極とを有する薄膜トランジスタであって、
前記半導体層は、間隔を開けて設けられ、ソース／ドレ
イン領域として機能する第１導電型の第１高濃度不純物
領域および第１導電型の第２高濃度不純物領域と、前記
第１高濃度不純物領域と第２高濃度不純物領域との間に
位置し、それぞれが前記複数のゲート電極のそれぞれに
対向するように設けられた第２導電型の複数のチャネル
領域と、前記複数のチャネル領域のうち隣接する２つの
チャネル領域の間に設けられた第１導電型の中間領域
と、前記複数のチャネル領域のうち前記第１高濃度不純
物領域の最も近くに位置するチャネル領域である第１チ
ャネル領域と前記第１高濃度不純物領域との間に位置す
る前記第１導電型の第１低濃度不純物領域と、前記第１
低濃度不純物領域とは異なるキャリア濃度を有し、前記
第１低濃度不純物領域と前記第１チャネル領域との間に
位置する前記第１導電型の第３低濃度不純物領域と、前
記複数のチャネル領域のうち前記第２高濃度不純物領域
の最も近くに位置するチャネル領域である第２チャネル
領域と前記第２高濃度不純物領域との間に位置する前記
第１導電型の第２低濃度不純物領域と、前記第２低濃度
不純物領域とは異なるキャリア濃度を有し、前記第２低
濃度不純物領域と前記第２チャネル領域との間に位置す
る前記第１導電型の第４低濃度不純物領域とを有する。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 HA04 JA24 JA40 JA41 JA46 KA04 MA08 MA27 MA30 NA12 NA21 NA25 5F110 AA06 AA07 BB01 CC02 DD03 EE09 EE28 EE45 FF02 FF23 FF29 GG02 GG13 GG28 GG29 GG32 GG35 GG45 HJ01 HJ04 HJ07 HJ13 HL05 HM15 NN03 NN22 NN23 NN35 NN72 NN73 PP03 PP10 PP13 PP29 QQ11
Claims (19)
- 【請求項１】 半導体層と、前記半導体層上に形成され
た複数のゲート電極とを有する薄膜トランジスタであっ
て、前記半導体層は、 間隔を開けて設けられ、ソース／ドレイン領域として機
能する第１導電型の第１高濃度不純物領域および第１導
電型の第２高濃度不純物領域と、 前記第１高濃度不純物領域と第２高濃度不純物領域との
間に位置し、それぞれが前記複数のゲート電極のそれぞ
れに対向するように設けられた第２導電型の複数のチャ
ネル領域と、 前記複数のチャネル領域のうち隣接する２つのチャネル
領域の間に設けられた第１導電型の中間領域と、 前記複数のチャネル領域のうち前記第１高濃度不純物領
域の最も近くに位置するチャネル領域である第１チャネ
ル領域と前記第１高濃度不純物領域との間に位置する前
記第１導電型の第１低濃度不純物領域と、 前記第１低濃度不純物領域とは異なるキャリア濃度を有
し、前記第１低濃度不純物領域と前記第１チャネル領域
との間に位置する前記第１導電型の第３低濃度不純物領
域と、 前記複数のチャネル領域のうち前記第２高濃度不純物領
域の最も近くに位置するチャネル領域である第２チャネ
ル領域と前記第２高濃度不純物領域との間に位置する前
記第１導電型の第２低濃度不純物領域と、 前記第３低濃度不純物領域とは異なるキャリア濃度を有
し、前記第３低濃度不純物領域と前記第２チャネル領域
との間に位置する前記第１導電型の第４低濃度不純物領
域とを有する薄膜トランジスタ。 - 【請求項２】 各領域のキャリア濃度が、実質的に以下
のように設定される請求項１に記載の薄膜トランジス
タ。第１高濃度不純物領域＝第２高濃度不純物領域＞第
１低濃度不純物領域＝第２低濃度不純物領域＞第３低濃
度不純物領域＝第４低濃度不純物領域＝中間領域 - 【請求項３】 前記半導体層において、前記複数のチャ
ネル領域、前記中間領域、前記第３低濃度不純物領域、
および第４低濃度不純物領域には、略同じ濃度を有する
第２導電型の不純物が選択的にドープされている請求項
１または２に記載の薄膜トランジスタ。 - 【請求項４】 前記第３低濃度不純物領域および第４低
濃度不純物領域には、前記第２導電型の不純物がドープ
されており、かつ、前記第１低濃度不純物領域および第
２低濃度不純物領域にドープされた不純物と同一の第１
導電型の不純物がドープされている請求項３に記載の薄
膜トランジスタ。 - 【請求項５】 前記第３低濃度不純物領域および第４低
濃度不純物領域のキャリア濃度と前記第１低濃度不純物
領域および第２低濃度不純物領域のキャリア濃度との差
は、前記第３低濃度不純物領域および第４低濃度不純物
領域にドープされた前記第２導電型の不純物によって生
じる請求項４に記載の薄膜トランジスタ。 - 【請求項６】 前記第１低濃度不純物領域の長さと前記
第２低濃度不純物領域の長さとが実質的に等しい請求項
１または２に記載の薄膜トランジスタ。 - 【請求項７】 前記第３低濃度不純物領域の長さと前記
第４低濃度不純物領域の長さとが実質的に等しい請求項
１または２に記載の薄膜トランジスタ。 - 【請求項８】 前記中間領域の長さは、前記第１低濃度
不純物領域の長さと第３低濃度不純物領域の長さとを足
した長さ、および前記第２低濃度不純物領域の長さと第
４低濃度不純物領域の長さとを足した長さよりも短い請
求項１または２に記載の薄膜トランジスタ。 - 【請求項９】 絶縁性基板上に半導体薄膜を形成する工
程と、 前記半導体薄膜におけるチャネル領域として機能する部
分を含む第１領域に第１導電型の第１不純物を選択的に
ドープする工程と、 前記半導体薄膜上において、前記チャネル領域として機
能する部分を覆うようにゲート電極を形成する工程と、 前記ゲート電極を形成した後、前記ゲート電極をマスク
として、前記第１領域と前記第１領域の外側領域とを含
む第２領域に、第２導電型の第２不純物をドープする工
程と、 前記第１領域と前記第２領域とが重なる領域の外側にお
いて、前記重なる領域と所定間隔離れるように規定され
た第３領域に第２導電型の第３不純物を選択的にドープ
し、これにより、ソース領域およびドレイン領域として
機能し得る領域を形成する工程とを包含する薄膜トラン
ジスタの製造方法。 - 【請求項１０】 前記第２不純物のドーズ量は、前記第
３不純物のドーズ量よりも小さい請求項９に記載の薄膜
トランジスタの製造方法。 - 【請求項１１】 半導体層と、前記半導体層上に形成さ
れた複数のゲート電極とを有する薄膜トランジスタであ
って、前記半導体層は、 間隔を開けて設けられ、ソース／ドレイン領域として機
能する第１高濃度不純物領域および第２高濃度不純物領
域と、 前記第１高濃度不純物領域と第２高濃度不純物領域との
間に位置し、それぞれが前記複数のゲート電極のそれぞ
れに対向するように設けられた複数のチャネル領域と、 前記複数のチャネル領域のうち、隣接する２つのチャネ
ル領域の間に設けられた中間領域と、 前記複数のチャネル領域のうち前記第１高濃度不純物領
域の最も近くに位置するチャネル領域である第１チャネ
ル領域と前記第１高濃度不純物領域との間に位置する第
１低濃度不純物領域と、 前記複数のチャネル領域のうち前記第２高濃度不純物領
域の最も近くに位置するチャネル領域である第２チャネ
ル領域と前記第２高濃度不純物領域との間に位置する第
２低濃度不純物領域とを有し、 前記第１チャネル領域は第１のイントリンシックチャネ
ル領域を有し、第２チャネル領域は第２のイントリンシ
ックチャネル領域を有する薄膜トランジスタ。 - 【請求項１２】 前記第１のイントリンシックチャネル
領域および第２のイントリンシックチャネルは、前記ゲ
ート電極によって実質的に覆われている請求項１１に記
載の薄膜トランジスタ。 - 【請求項１３】 前記第１チャネル領域および第２チャ
ネル領域のそれぞれは、前記第１のイントリンシックチ
ャネル領域と前記中間領域との間、および前記第２のイ
ントリンシックチャネル領域と前記中間領域との間に位
置するドープドチャネル領域を有している請求項１１に
記載の薄膜トランジスタ。 - 【請求項１４】 前記第１チャネル領域の前記ドープド
チャネル領域、前記第２チャネル領域の前記ドープドチ
ャネル領域、および前記中間領域には、所定の濃度を有
する第１導電型の不純物が選択的にドープされている請
求項１３に記載の薄膜トランジスタ。 - 【請求項１５】 前記第１低濃度不純物領域の長さと前
記第２低濃度不純物領域の長さとが実質的に等しい請求
項１１に記載の薄膜トランジスタ。 - 【請求項１６】 前記第１のイントリンシックチャネル
領域の長さと、前記第２のイントリンシックチャネル領
域の長さとが実質的に等しい請求項１１に記載の薄膜ト
ランジスタ。 - 【請求項１７】 前記第１のイントリンシックチャネル
領域および前記第２のイントリンシックチャネル領域の
長さは、前記中間領域の長さ、前記第１低濃度不純物領
域の長さ、および第２低濃度不純物領域の長さよりも短
い請求項１１に記載の薄膜トランジスタ。 - 【請求項１８】 絶縁性基板上に半導体薄膜を形成する
工程と、 前記半導体薄膜における第１領域に第１導電型の第１不
純物を選択的にドープする工程と、 前記半導体薄膜上において、前記第１領域および前記第
１領域の外側領域を覆うゲート電極を形成する工程と、 前記ゲート電極を形成した後、前記ゲート電極をマスク
として、前記第１領域と前記第１領域の外側領域とを含
む第２領域に、第２導電型の第２不純物をドープする工
程と、 前記第１領域と、前記ゲート電極によって覆われる領域
とを含む第３領域の外側において、前記第３領域と所定
間隔離れるように規定された第４領域に第２導電型の第
３不純物を選択的にドープする工程とを包含する薄膜ト
ランジスタの製造方法。 - 【請求項１９】 請求項１または１１に記載の薄膜トラ
ンジスタ、前記薄膜トランジスタの第１高濃度不純物領
域と電気的に接続される信号配線、前記ゲート電極に電
気的に接続されるゲート配線、および前記薄膜トランジ
スタの第２高濃度不純物領域と電気的に接続される画素
電極が形成された基板と、 前記画素電極の電位に応じて光学状態を変化させる液晶
層とを備えるアクティブマトリクス型液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385523A JP3522216B2 (ja) | 2000-12-19 | 2000-12-19 | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 |
| US10/020,440 US6828585B2 (en) | 2000-12-19 | 2001-12-18 | Thin-film transistor, method for fabricating the same, and liquid crystal display device |
| KR10-2001-0081176A KR100481397B1 (ko) | 2000-12-19 | 2001-12-19 | 박막 트랜지스터, 그 제조방법 및 액정표시장치 |
| TW090131502A TW544936B (en) | 2000-12-19 | 2001-12-19 | Thin-film transistor, method for fabricating the same, and liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385523A JP3522216B2 (ja) | 2000-12-19 | 2000-12-19 | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002185010A true JP2002185010A (ja) | 2002-06-28 |
| JP3522216B2 JP3522216B2 (ja) | 2004-04-26 |
Family
ID=18852776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000385523A Expired - Fee Related JP3522216B2 (ja) | 2000-12-19 | 2000-12-19 | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6828585B2 (ja) |
| JP (1) | JP3522216B2 (ja) |
| KR (1) | KR100481397B1 (ja) |
| TW (1) | TW544936B (ja) |
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| JP4604675B2 (ja) * | 2004-11-18 | 2011-01-05 | ソニー株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6828585B2 (en) | 2004-12-07 |
| KR20020050159A (ko) | 2002-06-26 |
| TW544936B (en) | 2003-08-01 |
| JP3522216B2 (ja) | 2004-04-26 |
| US20020125535A1 (en) | 2002-09-12 |
| KR100481397B1 (ko) | 2005-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031219 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040203 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |