JP3274081B2 - 薄膜トランジスタの製造方法および液晶表示装置の製造方法 - Google Patents
薄膜トランジスタの製造方法および液晶表示装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は多結晶シリコン薄膜
トランジスタ( 以下、ＴＦＴと略す）のリーク電流低減
を目的としたＬＤＤ構造とその製造方法に関するもので
あり、液晶表示装置などに応用可能な技術である。
トランジスタ( 以下、ＴＦＴと略す）のリーク電流低減
を目的としたＬＤＤ構造とその製造方法に関するもので
あり、液晶表示装置などに応用可能な技術である。
【０００２】
【従来の技術】従来、多結晶シリコンＴＦＴのリーク電
流を低減するためにＬＤＤ(Lightly-Doped-Drain) 構造
が提案されている。また、よりリーク電流を低減するた
めにＬＤＤ構造を直列に接続した構造が提案されてい
る。本技術に関してはたとえばInternational Display
Research Conference '93, p.465に記載されている。
流を低減するためにＬＤＤ(Lightly-Doped-Drain) 構造
が提案されている。また、よりリーク電流を低減するた
めにＬＤＤ構造を直列に接続した構造が提案されてい
る。本技術に関してはたとえばInternational Display
Research Conference '93, p.465に記載されている。
【０００３】図５は従来のＬＤＤ構造を直列に接続した
薄膜トランジスタの製造方法を示す。図５（ａ）に示し
たように透光性のあるガラス基板１１（高耐熱ガラス基
板）上に非晶質シリコン薄膜をプラズマ気相成長法（Ｐ
ＣＶＤ法）により形成し、窒素雰囲気中で６００℃の熱
処理を行い非晶質シリコン薄膜を結晶化し活性層となる
多結晶シリコン薄膜１３を形成する。
薄膜トランジスタの製造方法を示す。図５（ａ）に示し
たように透光性のあるガラス基板１１（高耐熱ガラス基
板）上に非晶質シリコン薄膜をプラズマ気相成長法（Ｐ
ＣＶＤ法）により形成し、窒素雰囲気中で６００℃の熱
処理を行い非晶質シリコン薄膜を結晶化し活性層となる
多結晶シリコン薄膜１３を形成する。
【０００４】この多結晶シリコン薄膜を島状に加工し、
その上にゲート絶縁膜１４ａとなる酸化シリコン薄膜を
膜厚８５ｎｍに形成する。この酸化シリコン薄膜の上に
２本のゲート電極１５を形成する。ゲート電極形成後、
ゲート電極１５をマスクとしてイオン注入法にて第１の
不純物の注入を行い、低濃度不純物の注入領域（ｎ−領
域）１３ｂを形成する。
その上にゲート絶縁膜１４ａとなる酸化シリコン薄膜を
膜厚８５ｎｍに形成する。この酸化シリコン薄膜の上に
２本のゲート電極１５を形成する。ゲート電極形成後、
ゲート電極１５をマスクとしてイオン注入法にて第１の
不純物の注入を行い、低濃度不純物の注入領域（ｎ−領
域）１３ｂを形成する。
【０００５】第１の不純物の注入は、燐（Ｐ）イオンを
加速電圧８０ＫＶ、ドーズ量１×１０13／ｃｍ2 にて注
入した。このときゲート電極１５の下の多結晶シリコン
薄膜は薄膜トランジスタのチャネル領域１３ａとなる。
加速電圧８０ＫＶ、ドーズ量１×１０13／ｃｍ2 にて注
入した。このときゲート電極１５の下の多結晶シリコン
薄膜は薄膜トランジスタのチャネル領域１３ａとなる。
【０００６】第１の不純物の注入後、図５（ｂ）に示し
たようにフォトレジスト２５にて薄膜トランジスタのＬ
ＤＤ領域の上にフォトレジストを用いた注入マスクを形
成したのち、第２の不純物の注入を行い薄膜トランジス
タのソースおよびドレイン領域となる高濃度不純物の注
入領域（ｎ＋領域）１３ｃを形成する。
たようにフォトレジスト２５にて薄膜トランジスタのＬ
ＤＤ領域の上にフォトレジストを用いた注入マスクを形
成したのち、第２の不純物の注入を行い薄膜トランジス
タのソースおよびドレイン領域となる高濃度不純物の注
入領域（ｎ＋領域）１３ｃを形成する。
【０００７】このときレジストマスクの形状は図５
（ｂ）に示したようにゲート電極間の多結晶シリコン領
域上にも開口部を設け、各ゲート電極間の多結晶シリコ
ン薄膜が低濃度不純物の注入領域１３ｂと高濃度不純物
の注入領域１３ｃの両方を介して接続されるような形状
に形成される。
（ｂ）に示したようにゲート電極間の多結晶シリコン領
域上にも開口部を設け、各ゲート電極間の多結晶シリコ
ン薄膜が低濃度不純物の注入領域１３ｂと高濃度不純物
の注入領域１３ｃの両方を介して接続されるような形状
に形成される。
【０００８】第２の不純物の注入は、燐（Ｐ）イオンを
加速電圧８０ＫＶ、ドーズ量１×１０15／ｃｍ2 にて注
入した。第２の不純物の注入後、フォトレジストマスク
を除去し、注入した不純物の活性化処理を行う。活性化
処理は９００℃、２時間行った。
加速電圧８０ＫＶ、ドーズ量１×１０15／ｃｍ2 にて注
入した。第２の不純物の注入後、フォトレジストマスク
を除去し、注入した不純物の活性化処理を行う。活性化
処理は９００℃、２時間行った。
【０００９】活性化処理後、図５（ｃ）に示したように
層間絶縁膜１６を形成する。最後に図５（ｄ）に示した
ように、コンタクトホールを開口したのちソース・ドレ
イン電極２１，２２を形成し薄膜トランジスタが完成す
る。
層間絶縁膜１６を形成する。最後に図５（ｄ）に示した
ように、コンタクトホールを開口したのちソース・ドレ
イン電極２１，２２を形成し薄膜トランジスタが完成す
る。
【００１０】
【発明が解決しようとする課題】従来例にて説明した薄
膜トランジスタでは、各ゲート電極間にソースおよびド
レイン領域と同濃度の高純度不純物の注入領域１３ｃを
有する。このため、図５（ｂ）に示したように直列に接
続した両薄膜トランジスタのソース・ドレイン領域形成
時のドーピングマスク、すなわちフォトレジストに開口
部２５を形成する必要がある。
膜トランジスタでは、各ゲート電極間にソースおよびド
レイン領域と同濃度の高純度不純物の注入領域１３ｃを
有する。このため、図５（ｂ）に示したように直列に接
続した両薄膜トランジスタのソース・ドレイン領域形成
時のドーピングマスク、すなわちフォトレジストに開口
部２５を形成する必要がある。
【００１１】この開口部の長さは短ければ短いほど素子
の微細化が可能になるが、露光機のパターン精度、すな
わち最小露光線幅により制限される。また、各ゲート電
極間の低濃度不純物の注入領域１３ｂの長さは設計寸法
に露光機のマスク合わせ精度を加えた値に制限される。
の微細化が可能になるが、露光機のパターン精度、すな
わち最小露光線幅により制限される。また、各ゲート電
極間の低濃度不純物の注入領域１３ｂの長さは設計寸法
に露光機のマスク合わせ精度を加えた値に制限される。
【００１２】従って、ＬＤＤ構造を有する薄膜トランジ
スタを直列に接続した構成を有する薄膜トランジスタに
おいて各薄膜トランジスタ間の最小寸法は露光機の最小
露光幅をＷａ（μｍ) 、設計上の低濃度不純物の注入領
域長Ｌｄ（μｍ) 、露光機の合わせ精度をＬａ（μｍ)
とした場合には、Ｗａ＋２Ｌｄ＋Ｌａ以下にすることは
困難である。
スタを直列に接続した構成を有する薄膜トランジスタに
おいて各薄膜トランジスタ間の最小寸法は露光機の最小
露光幅をＷａ（μｍ) 、設計上の低濃度不純物の注入領
域長Ｌｄ（μｍ) 、露光機の合わせ精度をＬａ（μｍ)
とした場合には、Ｗａ＋２Ｌｄ＋Ｌａ以下にすることは
困難である。
【００１３】一般的に液晶表示装置の製造に用いられて
いる大版基板用露光機では上記の値が典型的にはＷａ＝
５μｍ、Ｌａ＝１μｍ程度であり、Ｌｄ＝２μｍ時には
ゲート電極間隔を１０μｍ以下にすることが困難であ
る。
いる大版基板用露光機では上記の値が典型的にはＷａ＝
５μｍ、Ｌａ＝１μｍ程度であり、Ｌｄ＝２μｍ時には
ゲート電極間隔を１０μｍ以下にすることが困難であ
る。
【００１４】このような素子を液晶表示装置のスイッチ
ング素子として用いた場合、液晶表示装置の開口率の低
下を引き起こし、明るさの低下や消費電力の増大といっ
た課題が生じる。
ング素子として用いた場合、液晶表示装置の開口率の低
下を引き起こし、明るさの低下や消費電力の増大といっ
た課題が生じる。
【００１５】本発明はＬＤＤ構造を有する薄膜トランジ
スタを直列に接続した構成において、薄膜トランジスタ
のリーク電流を低減しつつ、素子の微細化が可能な薄膜
トランジスタの製造方法および液晶表示装置の製造方法
を提供することを目的とする。
スタを直列に接続した構成において、薄膜トランジスタ
のリーク電流を低減しつつ、素子の微細化が可能な薄膜
トランジスタの製造方法および液晶表示装置の製造方法
を提供することを目的とする。
【００１６】
【課題を解決するための手段】この課題を解決するため
に本発明は、チャンネル領域とソースおよびドレイン領
域と前記チャンネル領域と前記ソースおよびドレイン領
域との間に前記ソースおよびドレイン領域に注入される
不純物の濃度より低濃度の不純物が注入された低濃度不
純物領域とが設けられた多結晶シリコン薄膜と、前記多
結晶シリコン薄膜上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜上に設けられた複数本のゲート電極とを有
する薄膜トランジスタの製造方法であって、前記多結晶
シリコン薄膜上に異種のゲート絶縁膜を積層する工程
と、前記ゲート絶縁膜の前記ゲート電極側の上層ゲート
絶縁膜を、前記低濃度不純物領域となる領域の上、およ
び各ゲート電極間の前記多結晶シリコン薄膜の上を被覆
する形状に加工する工程と、一度の不純物注入により前
記ソースおよびドレイン領域ならびに前記低濃度不純物
領域を形成する工程と、前記不純物注入工程の後、前記
低濃度不純物領域の上、および各ゲート電極間の前記多
結晶シリコン薄膜の上を被覆する前記上層ゲート絶縁膜
を除去する工程とを備えるものである。
に本発明は、チャンネル領域とソースおよびドレイン領
域と前記チャンネル領域と前記ソースおよびドレイン領
域との間に前記ソースおよびドレイン領域に注入される
不純物の濃度より低濃度の不純物が注入された低濃度不
純物領域とが設けられた多結晶シリコン薄膜と、前記多
結晶シリコン薄膜上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜上に設けられた複数本のゲート電極とを有
する薄膜トランジスタの製造方法であって、前記多結晶
シリコン薄膜上に異種のゲート絶縁膜を積層する工程
と、前記ゲート絶縁膜の前記ゲート電極側の上層ゲート
絶縁膜を、前記低濃度不純物領域となる領域の上、およ
び各ゲート電極間の前記多結晶シリコン薄膜の上を被覆
する形状に加工する工程と、一度の不純物注入により前
記ソースおよびドレイン領域ならびに前記低濃度不純物
領域を形成する工程と、前記不純物注入工程の後、前記
低濃度不純物領域の上、および各ゲート電極間の前記多
結晶シリコン薄膜の上を被覆する前記上層ゲート絶縁膜
を除去する工程とを備えるものである。
【００１７】
【００１８】
【００１９】
【００２０】
【発明の実施の形態】本発明の薄膜トランジスタの製造
方法は、チャンネル領域とソースおよびドレイン領域と
前記チャンネル領域と前記ソースおよびドレイン領域と
の間に前記ソースおよびドレイン領域に注入される不純
物の濃度より低濃度の不純物が注入された低濃度不純物
領域とが設けられた多結晶シリコン薄膜と、前記多結晶
シリコン薄膜上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられた複数本のゲート電極とを有する
薄膜トランジスタの製造方法であって、前記多結晶シリ
コン薄膜上に異種のゲート絶縁膜を積層する工程と、前
記ゲート絶縁膜の前記ゲート電極側の上層ゲート絶縁膜
を、前記低濃度不純物領域の上、および各ゲート電極間
の前記多結晶シリコン薄膜の上を被覆する形状に加工す
る工程と、一度の不純物注入により前記ソースおよびド
レイン領域ならびに前記低濃度不純物領域の注入領域を
形成する工程と、前記不純物注入工程の後、前記低濃度
不純物領域の上、および各ゲート電極間の前記多結晶シ
リコン薄膜の上を被覆する前記上層ゲート絶縁膜を除去
する工程とを備えることを特徴とする。また、本発明の
薄膜トランジスタの製造方法は、ゲート絶縁膜を、多結
晶シリコン膜の上の酸化シリコン膜、およびこの酸化シ
リコン膜上の窒化シリコン膜または酸化タンタル膜より
なる２層のゲート絶縁膜で形成することを特徴とする。
また、本発明の薄膜トランジスタの製造方法は、不純物
注入をイオンドーピング法により行うことを特徴とす
る。 また、本発明の液晶表示装置の製造方法は、チャン
ネル領域とソースおよびドレイン領域と前記チャンネル
領域と前記ソースおよびドレイン領域との間に前記ソー
スおよびドレイン領域より低濃度の不純物が注入された
低濃度不純物領域とが設けられた多結晶シリコン薄膜
と、前記多結晶シリコン薄膜上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に設けられた複数本のゲート
電極とを有する画素電極を駆動する薄膜トランジスタ
と、前記画素電極を駆動する薄膜トランジスタが形成さ
れた基板と同一基板内に集積化された駆動回路とを備え
るアクティブマトリクスアレイを用いた液晶表示装置の
製造方法であって、前記画素電極を駆動する薄膜トラン
ジスタを上記のいずれかに記載の薄膜トランジスタの製
造方 法を用いて形成することを特徴とする。
方法は、チャンネル領域とソースおよびドレイン領域と
前記チャンネル領域と前記ソースおよびドレイン領域と
の間に前記ソースおよびドレイン領域に注入される不純
物の濃度より低濃度の不純物が注入された低濃度不純物
領域とが設けられた多結晶シリコン薄膜と、前記多結晶
シリコン薄膜上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられた複数本のゲート電極とを有する
薄膜トランジスタの製造方法であって、前記多結晶シリ
コン薄膜上に異種のゲート絶縁膜を積層する工程と、前
記ゲート絶縁膜の前記ゲート電極側の上層ゲート絶縁膜
を、前記低濃度不純物領域の上、および各ゲート電極間
の前記多結晶シリコン薄膜の上を被覆する形状に加工す
る工程と、一度の不純物注入により前記ソースおよびド
レイン領域ならびに前記低濃度不純物領域の注入領域を
形成する工程と、前記不純物注入工程の後、前記低濃度
不純物領域の上、および各ゲート電極間の前記多結晶シ
リコン薄膜の上を被覆する前記上層ゲート絶縁膜を除去
する工程とを備えることを特徴とする。また、本発明の
薄膜トランジスタの製造方法は、ゲート絶縁膜を、多結
晶シリコン膜の上の酸化シリコン膜、およびこの酸化シ
リコン膜上の窒化シリコン膜または酸化タンタル膜より
なる２層のゲート絶縁膜で形成することを特徴とする。
また、本発明の薄膜トランジスタの製造方法は、不純物
注入をイオンドーピング法により行うことを特徴とす
る。 また、本発明の液晶表示装置の製造方法は、チャン
ネル領域とソースおよびドレイン領域と前記チャンネル
領域と前記ソースおよびドレイン領域との間に前記ソー
スおよびドレイン領域より低濃度の不純物が注入された
低濃度不純物領域とが設けられた多結晶シリコン薄膜
と、前記多結晶シリコン薄膜上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に設けられた複数本のゲート
電極とを有する画素電極を駆動する薄膜トランジスタ
と、前記画素電極を駆動する薄膜トランジスタが形成さ
れた基板と同一基板内に集積化された駆動回路とを備え
るアクティブマトリクスアレイを用いた液晶表示装置の
製造方法であって、前記画素電極を駆動する薄膜トラン
ジスタを上記のいずれかに記載の薄膜トランジスタの製
造方 法を用いて形成することを特徴とする。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】以下、本発明の実施の形態について、図１
から図４を用いて説明する。 （実施の形態１）図１は本発明の（実施の形態１）のＬ
ＤＤ構造を有する薄膜トランジスタの製造工程を示す。
から図４を用いて説明する。 （実施の形態１）図１は本発明の（実施の形態１）のＬ
ＤＤ構造を有する薄膜トランジスタの製造工程を示す。
【００２８】まず、図１（ａ）に示したように酸化シリ
コンを表面コートしたガラス基板１１の上に非晶質シリ
コン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形
成する。
コンを表面コートしたガラス基板１１の上に非晶質シリ
コン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形
成する。
【００２９】非晶質シリコンを窒素中にて４５０℃、９
０分の熱処理を行い膜中の水素濃度を低減した後、エキ
シマレーザー照射にて非晶質シリコン薄膜を結晶化し活
性層となる多結晶シリコン薄膜１３を形成する。
０分の熱処理を行い膜中の水素濃度を低減した後、エキ
シマレーザー照射にて非晶質シリコン薄膜を結晶化し活
性層となる多結晶シリコン薄膜１３を形成する。
【００３０】この多結晶シリコン薄膜１３を薄膜トラン
ジスタの形状に加工し、その上にゲート絶縁膜１４ａと
なる酸化シリコンを８５ｎｍ形成する。この酸化シリコ
ンの上に２本の電気的に接続されたゲート電極１５を形
成する。各電極間隔は露光機の最小線幅である５μｍで
形成している。ゲート電極１５は酸化シリコンと接する
ようにチタン（Ｔｉ）を８０ｎｍ、チタンの上にアルミ
ニウム（Ａｌ）にジルコニウム（Ｚｒ）を７．４％含有
した合金を１００ｎｍ形成し、計１８０ｎｍの膜厚にて
構成されている。
ジスタの形状に加工し、その上にゲート絶縁膜１４ａと
なる酸化シリコンを８５ｎｍ形成する。この酸化シリコ
ンの上に２本の電気的に接続されたゲート電極１５を形
成する。各電極間隔は露光機の最小線幅である５μｍで
形成している。ゲート電極１５は酸化シリコンと接する
ようにチタン（Ｔｉ）を８０ｎｍ、チタンの上にアルミ
ニウム（Ａｌ）にジルコニウム（Ｚｒ）を７．４％含有
した合金を１００ｎｍ形成し、計１８０ｎｍの膜厚にて
構成されている。
【００３１】ゲート電極形成後、ゲート電極１５をマス
クとしてイオンドーピング法にて燐（Ｐ）を加速電圧８
０ＫＶ、注入ドーズ量１×１０14／ｃｍ2 にて注入する
第１の不純物の注入を行い、低濃度不純物の注入領域
（ｎ- 領域）１３ｂを形成する。
クとしてイオンドーピング法にて燐（Ｐ）を加速電圧８
０ＫＶ、注入ドーズ量１×１０14／ｃｍ2 にて注入する
第１の不純物の注入を行い、低濃度不純物の注入領域
（ｎ- 領域）１３ｂを形成する。
【００３２】イオンドーピング法は水素ガスに５％濃度
のＰＨ3 を混合したガスを高周波放電にてプラズマ分解
し、生成したイオンを質量分離工程なく薄膜トランジス
タに注入している。このときゲート電極１５下の多結晶
シリコン薄膜は薄膜トランジスタのチャネル領域１３ａ
となる。
のＰＨ3 を混合したガスを高周波放電にてプラズマ分解
し、生成したイオンを質量分離工程なく薄膜トランジス
タに注入している。このときゲート電極１５下の多結晶
シリコン薄膜は薄膜トランジスタのチャネル領域１３ａ
となる。
【００３３】第１の不純物の注入後、図１（ｂ) に示し
たようにフォトレジスト２５にて薄膜トランジスタのＬ
ＤＤ領域上にフォトレジストを用いた注入マスクを形成
したのち、第２の不純物の注入を行い薄膜トランジスタ
のソースおよびドレイン領域となる高濃度不純物の注入
領域（ｎ＋領域）１３ｃを形成する。
たようにフォトレジスト２５にて薄膜トランジスタのＬ
ＤＤ領域上にフォトレジストを用いた注入マスクを形成
したのち、第２の不純物の注入を行い薄膜トランジスタ
のソースおよびドレイン領域となる高濃度不純物の注入
領域（ｎ＋領域）１３ｃを形成する。
【００３４】このときレジストマスクは図１（ｂ）に示
したように両ゲート電極間の多結晶シリコン領域の上を
全てマスクするように形成する。これにより、両ゲート
電極間の多結晶シリコン薄膜は低濃度不純物の注入領域
１３ｂのみを介して接続されるような形状に形成され
る。フォトレジストマスクを形成した後の第２の不純物
の注入として、燐（Ｐ）イオンを加速電圧８０ＫＶ、ド
ーズ量１×１０15／ｃｍ 2 にて注入した。
したように両ゲート電極間の多結晶シリコン領域の上を
全てマスクするように形成する。これにより、両ゲート
電極間の多結晶シリコン薄膜は低濃度不純物の注入領域
１３ｂのみを介して接続されるような形状に形成され
る。フォトレジストマスクを形成した後の第２の不純物
の注入として、燐（Ｐ）イオンを加速電圧８０ＫＶ、ド
ーズ量１×１０15／ｃｍ 2 にて注入した。
【００３５】第２の不純物の注入後、図１（ｃ）に示し
たようにフォトレジストマスクを除去し、注入した不純
物の活性化処理を行う。活性化処理後、図１（ｃ）に示
したように層間絶縁膜１６を形成する。最後にコンタク
トホールを開口したのちソース・ドレイン電極２１，２
２を形成し薄膜トランジスタが完成する。
たようにフォトレジストマスクを除去し、注入した不純
物の活性化処理を行う。活性化処理後、図１（ｃ）に示
したように層間絶縁膜１６を形成する。最後にコンタク
トホールを開口したのちソース・ドレイン電極２１，２
２を形成し薄膜トランジスタが完成する。
【００３６】（実施の形態２）図２は本発明の（実施の
形態２）のＬＤＤ構造を有する薄膜トランジスタの製造
工程を示す。
形態２）のＬＤＤ構造を有する薄膜トランジスタの製造
工程を示す。
【００３７】まず、図２（ａ）に示したように酸化シリ
コンを表面コートしたガラス基板１１の上に非晶質シリ
コン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形
成する。非晶質シリコンを窒素中にて４５０℃、９０分
の熱処理を行い膜中の水素濃度を低減した後、エキシマ
レーザーアニールにて結晶化し活性層となる多結晶シリ
コン薄膜１３を形成する。
コンを表面コートしたガラス基板１１の上に非晶質シリ
コン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形
成する。非晶質シリコンを窒素中にて４５０℃、９０分
の熱処理を行い膜中の水素濃度を低減した後、エキシマ
レーザーアニールにて結晶化し活性層となる多結晶シリ
コン薄膜１３を形成する。
【００３８】この多結晶シリコン薄膜１３を薄膜トラン
ジスタの形状に加工し、その上にゲート絶縁膜１４ａと
なる酸化シリコンを８５ｎｍ形成する。この酸化シリコ
ンの上に第２のゲート絶縁膜１４ｂとなる酸化タンタル
を５０ｎｍ形成する。次いで酸化タンタルの上に２本ゲ
ート電極１５を形成する。ゲート電極１５は酸化タンタ
ルと接するようにチタン（Ｔｉ）を８０ｎｍ、チタンの
上にアルミニウム（Ａｌ）にジルコニウム（Ｚｒ）を
７．４％含有した合金を１００ｎｍ形成し、計１８０ｎ
ｍの膜厚にて構成されている。
ジスタの形状に加工し、その上にゲート絶縁膜１４ａと
なる酸化シリコンを８５ｎｍ形成する。この酸化シリコ
ンの上に第２のゲート絶縁膜１４ｂとなる酸化タンタル
を５０ｎｍ形成する。次いで酸化タンタルの上に２本ゲ
ート電極１５を形成する。ゲート電極１５は酸化タンタ
ルと接するようにチタン（Ｔｉ）を８０ｎｍ、チタンの
上にアルミニウム（Ａｌ）にジルコニウム（Ｚｒ）を
７．４％含有した合金を１００ｎｍ形成し、計１８０ｎ
ｍの膜厚にて構成されている。
【００３９】デュアルゲート電極を形成した後、薄膜ト
ランジスタのＬＤＤ領域の上および薄膜トランジスタの
両ゲート電極間のみ酸化タンタルで被覆し、ソースおよ
びドレイン領域の上の酸化タンタルを選択的に除去す
る。
ランジスタのＬＤＤ領域の上および薄膜トランジスタの
両ゲート電極間のみ酸化タンタルで被覆し、ソースおよ
びドレイン領域の上の酸化タンタルを選択的に除去す
る。
【００４０】酸化タンタル薄膜を前記形状に加工後、図
２（ｂ）に示したようにイオンドーピング法にて燐
（Ｐ）を加速電圧８０ＫＶ、注入ドーズ量１×１０15/
ｃｍ2 にて注入する不純物の注入を行う。イオンドーピ
ング法は水素ガスに５％濃度のＰＨ3 を混合したガスを
高周波放電にてプラズマ分解し、生成したイオンを質量
分離工程なく試料に注入している。
２（ｂ）に示したようにイオンドーピング法にて燐
（Ｐ）を加速電圧８０ＫＶ、注入ドーズ量１×１０15/
ｃｍ2 にて注入する不純物の注入を行う。イオンドーピ
ング法は水素ガスに５％濃度のＰＨ3 を混合したガスを
高周波放電にてプラズマ分解し、生成したイオンを質量
分離工程なく試料に注入している。
【００４１】従って、燐イオンは薄膜トランジスタのソ
ースおよびドレイン領域は酸化シリコン単層膜を、ＬＤ
Ｄ領域および両ゲート電極間の領域は酸化タンタルと酸
化シリコンの積層膜を通じて注入され、一度の不純物の
注入工程により高濃度不純物の注入領域１３ｃのソース
およびドレイン領域と低濃度不純物の注入領域１３ｂの
ＬＤＤ領域が同時に形成される。
ースおよびドレイン領域は酸化シリコン単層膜を、ＬＤ
Ｄ領域および両ゲート電極間の領域は酸化タンタルと酸
化シリコンの積層膜を通じて注入され、一度の不純物の
注入工程により高濃度不純物の注入領域１３ｃのソース
およびドレイン領域と低濃度不純物の注入領域１３ｂの
ＬＤＤ領域が同時に形成される。
【００４２】さらにこのとき薄膜トランジスタの両ゲー
ト電極間はＬＤＤ領域と同一濃度の低濃度不純物の注入
した多結晶シリコン薄膜からなる低濃度不純物の注入領
域１３ｂによってのみ接続される。
ト電極間はＬＤＤ領域と同一濃度の低濃度不純物の注入
した多結晶シリコン薄膜からなる低濃度不純物の注入領
域１３ｂによってのみ接続される。
【００４３】なお、ゲート電極１５の下の多結晶シリコ
ン薄膜は薄膜トランジスタのチャネル領域１３ａとな
る。薄膜トランジスタへの不純物の注入後、図２（ｃ）
に示したようにＬＤＤ領域上の酸化タンタル薄膜を除去
する。
ン薄膜は薄膜トランジスタのチャネル領域１３ａとな
る。薄膜トランジスタへの不純物の注入後、図２（ｃ）
に示したようにＬＤＤ領域上の酸化タンタル薄膜を除去
する。
【００４４】その後、図２（ｄ）に示したように酸化シ
リコンからなる層間絶縁膜１６を形成する。酸化シリコ
ンは常圧ＣＶＤ法を用いて４３０℃にて形成しており、
本工程で同時に注入した不純物の活性化が可能である。
最後にコンタクトホールを開口後、ソース・ドレイン電
極２１，２２を形成し薄膜トランジスタが完成する。
リコンからなる層間絶縁膜１６を形成する。酸化シリコ
ンは常圧ＣＶＤ法を用いて４３０℃にて形成しており、
本工程で同時に注入した不純物の活性化が可能である。
最後にコンタクトホールを開口後、ソース・ドレイン電
極２１，２２を形成し薄膜トランジスタが完成する。
【００４５】（実施の形態３）図３は本発明の（実施の
形態３）の液晶表示装置用アクティブマトリックスアレ
イの製造工程を示す。
形態３）の液晶表示装置用アクティブマトリックスアレ
イの製造工程を示す。
【００４６】まず、図３（ａ）に示したように酸化シリ
コンを表面コートしたガラス基板１１の上に非晶質シリ
コン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形
成する。非晶質シリコンを窒素中にて４５０℃、９０分
の熱処理を行い、膜中の水素濃度を低減した後、エキシ
マレーザーアニールにて結晶化し多結晶シリコン薄膜１
３を形成する。
コンを表面コートしたガラス基板１１の上に非晶質シリ
コン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形
成する。非晶質シリコンを窒素中にて４５０℃、９０分
の熱処理を行い、膜中の水素濃度を低減した後、エキシ
マレーザーアニールにて結晶化し多結晶シリコン薄膜１
３を形成する。
【００４７】多結晶シリコン薄膜１３を薄膜トランジス
タの形状に加工し、ゲート絶縁膜１４ａとなる酸化シリ
コンを８５ｎｍ形成する。酸化シリコンの上に第２のゲ
ート絶縁膜１４ｂとなる酸化タンタルを５０ｎｍ形成す
る。
タの形状に加工し、ゲート絶縁膜１４ａとなる酸化シリ
コンを８５ｎｍ形成する。酸化シリコンの上に第２のゲ
ート絶縁膜１４ｂとなる酸化タンタルを５０ｎｍ形成す
る。
【００４８】次いでｐチャネル薄膜トランジスタの上に
ゲート電極１５を形成する。ゲート電極１５は酸化タン
タルと接するようにチタン（Ｔｉ）を８０ｎｍ、チタン
の上にアルミニウム（Ａｌ）にジルコニウム（Ｚｒ）を
７．４％含有した合金を１５０ｎｍ形成し、計２３０ｎ
ｍの膜厚にて構成されている。このときｎチャネル薄膜
トランジスタの上はゲート電極材料にて被覆している。
ゲート電極１５を形成する。ゲート電極１５は酸化タン
タルと接するようにチタン（Ｔｉ）を８０ｎｍ、チタン
の上にアルミニウム（Ａｌ）にジルコニウム（Ｚｒ）を
７．４％含有した合金を１５０ｎｍ形成し、計２３０ｎ
ｍの膜厚にて構成されている。このときｎチャネル薄膜
トランジスタの上はゲート電極材料にて被覆している。
【００４９】その後、ｐチャネル薄膜トランジスタのソ
ースおよびドレイン領域にボロンを注入する。ボロンは
イオンドーピング法を用い、加速電圧６０ＫＶ、ドーズ
量５×１０15／ｃｍ2 にて注入した。
ースおよびドレイン領域にボロンを注入する。ボロンは
イオンドーピング法を用い、加速電圧６０ＫＶ、ドーズ
量５×１０15／ｃｍ2 にて注入した。
【００５０】ボロンイオン注入後、図３（ｂ）に示すよ
うにｎチャネル薄膜トランジスタの上にゲート電極１５
を形成する。画素ＴＦＴのゲート電極はデュアルゲート
構成であり、かつＬＤＤ領域の上および画素ＴＦＴの両
ゲート電極間の酸化タンタル膜を残し、ソースおよびド
レイン領域の上の酸化タンタルを選択的に除去する。酸
化タンタル薄膜を前記形状に加工後、イオンドーピング
法にて燐（Ｐ）を加速電圧８０ＫＶ、注入ドーズ量１×
１０15／ｃｍ2 にて注入する。
うにｎチャネル薄膜トランジスタの上にゲート電極１５
を形成する。画素ＴＦＴのゲート電極はデュアルゲート
構成であり、かつＬＤＤ領域の上および画素ＴＦＴの両
ゲート電極間の酸化タンタル膜を残し、ソースおよびド
レイン領域の上の酸化タンタルを選択的に除去する。酸
化タンタル薄膜を前記形状に加工後、イオンドーピング
法にて燐（Ｐ）を加速電圧８０ＫＶ、注入ドーズ量１×
１０15／ｃｍ2 にて注入する。
【００５１】イオンドーピング法は水素ガスに５％濃度
のＰＨ3 を混合したガスを高周波放電にてプラズマ分解
し、生成したイオンを質量分離工程なく試料に注入して
いる。従って、従来のイオン注入法に比べて注入時の不
純物プロファイルがブロードである。
のＰＨ3 を混合したガスを高周波放電にてプラズマ分解
し、生成したイオンを質量分離工程なく試料に注入して
いる。従って、従来のイオン注入法に比べて注入時の不
純物プロファイルがブロードである。
【００５２】この特徴を利用して本製造方法では、一度
の不純物の注入にてＬＤＤ領域とソースおよびドレイン
領域を形成している。このとき画素ＴＦＴの両ゲート電
極間はＬＤＤ領域と同一濃度の低濃度不純物の注入した
多結晶シリコン薄膜により接続される。薄膜トランジス
タへの不純物の注入後、ゲート電極をマスクとしてＬＤ
Ｄ領域の上及び両ゲート電極間の酸化タンタル薄膜を除
去する。この酸化タンタル除去工程を行うことにより薄
膜トランジスタのＯＦＦ電流を大幅に低減可能となる。
の不純物の注入にてＬＤＤ領域とソースおよびドレイン
領域を形成している。このとき画素ＴＦＴの両ゲート電
極間はＬＤＤ領域と同一濃度の低濃度不純物の注入した
多結晶シリコン薄膜により接続される。薄膜トランジス
タへの不純物の注入後、ゲート電極をマスクとしてＬＤ
Ｄ領域の上及び両ゲート電極間の酸化タンタル薄膜を除
去する。この酸化タンタル除去工程を行うことにより薄
膜トランジスタのＯＦＦ電流を大幅に低減可能となる。
【００５３】次いで図３（ｃ）に示したように、酸化シ
リコンからなる第１の層間絶縁膜１６を形成する。酸化
シリコンは常圧ＣＶＤ法を用いて４３０℃にて形成して
おり、本工程で同時に注入した不純物の活性化が可能で
ある。第１の層間絶縁膜１６の上にＩＴＯ(Indium-Tin-
Oxide)膜からなる画素電極１８を形成し、第２の層間絶
縁膜１７を形成する。
リコンからなる第１の層間絶縁膜１６を形成する。酸化
シリコンは常圧ＣＶＤ法を用いて４３０℃にて形成して
おり、本工程で同時に注入した不純物の活性化が可能で
ある。第１の層間絶縁膜１６の上にＩＴＯ(Indium-Tin-
Oxide)膜からなる画素電極１８を形成し、第２の層間絶
縁膜１７を形成する。
【００５４】コンタクトホールを開口後、図３（ｄ）に
示したように、ソース・ドレイン電極２１，２２を形成
する。さらに保護膜２３となる窒化シリコンをプラズマ
ＣＶＤにて形成し水素雰囲気で３５０℃のアニール処理
を行った後、画素電極１８の上の窒化シリコン・酸化シ
リコン積層膜を選択的に除去してアクティブマトリック
スアレイが完成する。
示したように、ソース・ドレイン電極２１，２２を形成
する。さらに保護膜２３となる窒化シリコンをプラズマ
ＣＶＤにて形成し水素雰囲気で３５０℃のアニール処理
を行った後、画素電極１８の上の窒化シリコン・酸化シ
リコン積層膜を選択的に除去してアクティブマトリック
スアレイが完成する。
【００５５】図４は、図３のアクティブマトリックスア
レイを用いて作製した液晶表示装置の構成断面図の一例
で、画素部を拡大表示したものである。ガラス基板１１
の上に形成したアクティブマトリックスと対向基板４３
の間に配向膜４６を介して液晶４７が保持されており、
薄膜トランジスタをスイッチング素子として画素電極１
８を駆動して液晶を充電し画像表示を行っている。
レイを用いて作製した液晶表示装置の構成断面図の一例
で、画素部を拡大表示したものである。ガラス基板１１
の上に形成したアクティブマトリックスと対向基板４３
の間に配向膜４６を介して液晶４７が保持されており、
薄膜トランジスタをスイッチング素子として画素電極１
８を駆動して液晶を充電し画像表示を行っている。
【００５６】この液晶表示装置は従来のダブルＬＤＤ薄
膜トランジスタを画素に用いた場合と比較して素子の微
細化が可能となり液晶表示装置の開口率が向上した。こ
こで、４１はブラックマトリックス、４２は偏光板、４
４はカラーフィルタ、４５は透明導電層である。
膜トランジスタを画素に用いた場合と比較して素子の微
細化が可能となり液晶表示装置の開口率が向上した。こ
こで、４１はブラックマトリックス、４２は偏光板、４
４はカラーフィルタ、４５は透明導電層である。
【００５７】なお、本実施形態では画素駆動用薄膜トラ
ンジスタにＬＤＤ構造を有する場合に関して説明した
が、駆動回路部のｎチャネル薄膜トランジスタの少なく
とも一部にもＬＤＤ構造を用いてもよく、特に信頼性の
向上に効果がある。
ンジスタにＬＤＤ構造を有する場合に関して説明した
が、駆動回路部のｎチャネル薄膜トランジスタの少なく
とも一部にもＬＤＤ構造を用いてもよく、特に信頼性の
向上に効果がある。
【００５８】
【発明の効果】以上のように本発明の薄膜トランジスタ
の製造方法によれば、各ゲート電極間のサイズは露光機
の最小線幅でのみ規定されて、電極間隔は５μｍにする
ことができ、従来例の１０μｍに比較して５０％に素子
サイズを縮小するとともに、リーク電流の低減が可能と
なった。
の製造方法によれば、各ゲート電極間のサイズは露光機
の最小線幅でのみ規定されて、電極間隔は５μｍにする
ことができ、従来例の１０μｍに比較して５０％に素子
サイズを縮小するとともに、リーク電流の低減が可能と
なった。
【００５９】本発明の液晶表示装置の製造方法によれ
ば、画素電極を駆動する薄膜トランジスタの素子サイズ
の縮小化が可能となり、解像度の向上、開効率の向上に
伴う明るさの増大や消費電力低減効果が得られた。
ば、画素電極を駆動する薄膜トランジスタの素子サイズ
の縮小化が可能となり、解像度の向上、開効率の向上に
伴う明るさの増大や消費電力低減効果が得られた。
【図１】本発明の（実施の形態１）の薄膜トランジスタ
の断面図
の断面図
【図２】本発明の（実施の形態２）の薄膜トランジスタ
の断面図
の断面図
【図３】本発明の（実施の形態３）の液晶表示装置用ア
クティブマトリックスアレイの断面図
クティブマトリックスアレイの断面図
【図４】本発明の（実施の形態３）のアクティブマトリ
ックスアレイを用いた液晶表示装置の断面図
ックスアレイを用いた液晶表示装置の断面図
【図５】従来の薄膜トランジスタの断面図である。
１１ ガラス基板 １３ 多結晶シリコン薄膜 １３ｂ 低濃度不純物の注入領域（ＬＤＤ領域) １３ｃ 高濃度不純物の注入領域（ソースおよびドレイ
ン領域) １４ａ ゲート絶縁膜（酸化シリコン薄膜） １４ｂ 第２のゲート絶縁膜（酸化タンタル薄膜） １５ ゲート電極 １６，１７ 層間絶縁膜 １８ 画素電極 ２１，２２ ソースおよびドレイン電極 ２３ 保護絶縁膜（窒化シリコン）
ン領域) １４ａ ゲート絶縁膜（酸化シリコン薄膜） １４ｂ 第２のゲート絶縁膜（酸化タンタル薄膜） １５ ゲート電極 １６，１７ 層間絶縁膜 １８ 画素電極 ２１，２２ ソースおよびドレイン電極 ２３ 保護絶縁膜（窒化シリコン）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/786 G02F 1/1368
Claims (4)
- 【請求項１】チャンネル領域とソースおよびドレイン領
域と前記チャンネル領域と前記ソースおよびドレイン領
域との間に前記ソースおよびドレイン領域に注入される
不純物の濃度より低濃度の不純物が注入された低濃度不
純物領域とが設けられた多結晶シリコン薄膜と、前記多
結晶シリコン薄膜上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜上に設けられた複数本のゲート電極とを有
する薄膜トランジスタの製造方法であって、 前記多結晶シリコン薄膜上に異種のゲート絶縁膜を積層
する工程と、 前記ゲート絶縁膜の前記ゲート電極側の上層ゲート絶縁
膜を、前記低濃度不純物領域となる領域の上、および各
ゲート電極間の前記多結晶シリコン薄膜の上を被覆する
形状に加工する工程と、 一度の不純物注入により前記ソースおよびドレイン領域
ならびに前記低濃度不純物領域を形成する工程と、 前記不純物注入工程の後、前記低濃度不純物領域の上、
および各ゲート電極間の前記多結晶シリコン薄膜の上を
被覆する前記上層ゲート絶縁膜を除去する工程とを備え
る 薄膜トランジスタの製造方法。 - 【請求項２】 ゲート絶縁膜を、多結晶シリコン膜の上
の酸化シリコン膜、およびこの酸化シリコン膜上の窒化
シリコン膜または酸化タンタル膜よりなる２層のゲート
絶縁膜で形成する請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項３】 不純物注入をイオンドーピング法により
行う請求項１または２記載の薄膜トランジスタの製造方
法。 - 【請求項４】チャンネル領域とソースおよびドレイン領
域と前記チャンネル領域と前記ソースおよびドレイン領
域との間に前記ソースおよびドレイン領域より低濃度の
不純物が注入された低濃度不純物領域とが設けられた多
結晶シリコン薄膜と、前記多結晶シリコン薄膜上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ
た複数本のゲート電極とを有する画素電極を駆動する薄
膜トランジスタと、前記画素電極を駆動する薄膜トラン
ジスタが形成された基板と同一基板内に集積化 された駆
動回路とを備えるアクティブマトリクスアレイを用いた
液晶表示装置の製造方法であって、 前記画素電極を駆動する薄膜トランジスタを請求項１〜
３のいずれかに記載の薄膜トランジスタの製造方法を用
いて形成する液晶表示装置の製造方法 。
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| GB2358083B (en) * | 2000-01-07 | 2004-02-18 | Seiko Epson Corp | Thin-film transistor and its manufacturing method |
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| KR100698238B1 (ko) * | 2000-08-26 | 2007-03-21 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
| JP3522216B2 (ja) * | 2000-12-19 | 2004-04-26 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 |
| CN100463225C (zh) * | 2001-02-06 | 2009-02-18 | 株式会社日立制作所 | 显示装置及其制造方法 |
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| KR100454751B1 (ko) * | 2002-10-21 | 2004-11-03 | 삼성에스디아이 주식회사 | 듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법 |
| US7145209B2 (en) * | 2003-05-20 | 2006-12-05 | Tpo Displays Corp. | Thin film transistor and fabrication method thereof |
| JP2005043672A (ja) * | 2003-07-22 | 2005-02-17 | Toshiba Matsushita Display Technology Co Ltd | アレイ基板およびその製造方法 |
| KR100514181B1 (ko) * | 2003-09-03 | 2005-09-13 | 삼성에스디아이 주식회사 | 시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스유기전계발광소자 및 상기 능동 매트릭스유기전계발광소자의 제조방법 |
| CN100392868C (zh) * | 2003-10-17 | 2008-06-04 | 统宝光电股份有限公司 | 薄膜晶体管结构 |
| US7453531B2 (en) * | 2003-11-22 | 2008-11-18 | Lg Display Co., Ltd. | LCD driving device having plural TFT channels connected in parallel with either increasing channel widths or decreasing channel distances from central part to edges of the device |
| KR100623248B1 (ko) * | 2004-02-17 | 2006-09-18 | 삼성에스디아이 주식회사 | Ｌｄｄ 영역을 포함하는 ｐｍｏｓ 박막트랜지스터 및 이의제조방법 |
| TWI268617B (en) * | 2005-08-26 | 2006-12-11 | Chunghwa Picture Tubes Ltd | Thin film transistor |
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| JP2014165310A (ja) * | 2013-02-25 | 2014-09-08 | Japan Display Inc | 表示装置 |
| CN103278990B (zh) * | 2013-05-28 | 2017-08-25 | 京东方科技集团股份有限公司 | 像素结构及液晶面板 |
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