JP2003008027A - 薄膜トランジスタアレイおよびそれを用いた液晶表示装置 - Google Patents
薄膜トランジスタアレイおよびそれを用いた液晶表示装置Info
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Landscapes
- Liquid Crystal (AREA)
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Abstract
(57)【要約】
【課題】 多結晶シリコン薄膜トランジスタは高移動度
の特徴を活かし周辺駆動回路を内蔵可能であるが、反面
プロセス温度が高く走査配線材料にアルミニウム系材料
を使用することが困難であり大画面表示での信号遅延に
よる表示品位低下が課題。 【解決手段】 多結晶シリコン薄膜トランジスタアレイ
において、前記ゲート電極および走査信号配線はＡｌを
主成分とする材料から形成されており、かつ前記ゲート
絶縁膜と接触する全面および前記層間絶縁膜と接触する
面の少なくとも一部を高融点金属材料であるＴｉ、Ｍ
ｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗあるいはそれらを少なくとも
主成分とする合金材料から形成。
の特徴を活かし周辺駆動回路を内蔵可能であるが、反面
プロセス温度が高く走査配線材料にアルミニウム系材料
を使用することが困難であり大画面表示での信号遅延に
よる表示品位低下が課題。 【解決手段】 多結晶シリコン薄膜トランジスタアレイ
において、前記ゲート電極および走査信号配線はＡｌを
主成分とする材料から形成されており、かつ前記ゲート
絶縁膜と接触する全面および前記層間絶縁膜と接触する
面の少なくとも一部を高融点金属材料であるＴｉ、Ｍ
ｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗあるいはそれらを少なくとも
主成分とする合金材料から形成。
Description
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコン薄
膜トランジスタ（以下ＴＦＴと略す）の製造方法に関す
るものであり、特に液晶表示装置及びＯＬＥＤ表示装置
等に応用可能な技術である。
膜トランジスタ（以下ＴＦＴと略す）の製造方法に関す
るものであり、特に液晶表示装置及びＯＬＥＤ表示装置
等に応用可能な技術である。
【０００２】
【従来の技術】従来の多結晶シリコン薄膜トランジスタ
の製造方法に関してはいくつかの手法が提案されてい
る。
の製造方法に関してはいくつかの手法が提案されてい
る。
【０００３】図４に従来例として多結晶シリコンを活性
層に用いたｎチャネル薄膜トランジスタの製造方法の一
例を説明する。
層に用いたｎチャネル薄膜トランジスタの製造方法の一
例を説明する。
【０００４】図４（ａ）に示したように酸化シリコンコ
ートした透光性基板：１１（高耐熱ガラス基板）上に非
晶質シリコン薄膜をプラズマ気相成長法（ＰＣＶＤ法）
により形成し、窒素雰囲気中で４５０℃の熱処理を行い
非晶質シリコン薄膜中の水素濃度を低減する。その後エ
キシマレーザー照射により非晶質シリコン薄膜を結晶化
し活性層となる多結晶シリコン薄膜：１３を形成する。
前記多結晶シリコン薄膜を島状に加工し、ゲート絶縁
膜：１４となる酸化シリコン薄膜を１００ｎｍ形成す
る。前記酸化シリコン薄膜上に高融点金属であるＭｏ−
Ｗ合金からなるゲート電極：１５を３００ｎｍ形成す
る。ゲート電極膜厚は３００ｎｍで配線抵抗は０．７Ω
／□である。ゲート電極形成後、ゲート電極をマスクと
してイオン注入法にて第一の不純物注入を行い、低濃度
不純物注入領域（ｎ−領域）：１３ｂを形成する。第一
の不純物注入は燐（Ｐ）イオンを、加速電圧８０ＫＶ、
ドーズ量３×１０13／ｃｍ2にて注入した。第一の不純
物注入後、図４（ｂ）に示したようにフォトレジスト：
２５にて薄膜トランジスタのｎチャネルＬＤＤ領域上に
フォトレジストを用いた注入マスクを形成したのち、ｎ
チャネル薄膜トランジスタのソースおよびドレイン領域
形成のため燐イオンを高濃度に注入し（ｎ＋領域）：１
３ｃを形成する。燐（Ｐ）イオンは加速電圧８０ＫＶ、
ドーズ量１×１０15／ｃｍ2にて注入した。燐イオン注
入後フォトレジストマスクを除去し、注入した不純物の
活性化処理をおこなう。活性化処理は４００℃、２時間
行った。活性化処理後、図４（ｃ）に示したように層間
絶縁膜：１６を５００ｎｍ形成する。層間絶縁膜形成
後、コンタクトホールを開口したのちソース・ドレイン
電極：２１、２２を形成する。ソースおよびドレイン電
極形成後、窒化シリコン薄膜からなる保護絶縁膜を形成
する。最後に水素雰囲気にて４００℃、２時間の熱処理
を行い窒化シリコン薄膜中の水素を多結晶シリコン膜中
へ拡散させ膜中の結晶欠陥を補償する（水素化）ことに
より薄膜トランジスタが完成する。（図４（ｄ））
ートした透光性基板：１１（高耐熱ガラス基板）上に非
晶質シリコン薄膜をプラズマ気相成長法（ＰＣＶＤ法）
により形成し、窒素雰囲気中で４５０℃の熱処理を行い
非晶質シリコン薄膜中の水素濃度を低減する。その後エ
キシマレーザー照射により非晶質シリコン薄膜を結晶化
し活性層となる多結晶シリコン薄膜：１３を形成する。
前記多結晶シリコン薄膜を島状に加工し、ゲート絶縁
膜：１４となる酸化シリコン薄膜を１００ｎｍ形成す
る。前記酸化シリコン薄膜上に高融点金属であるＭｏ−
Ｗ合金からなるゲート電極：１５を３００ｎｍ形成す
る。ゲート電極膜厚は３００ｎｍで配線抵抗は０．７Ω
／□である。ゲート電極形成後、ゲート電極をマスクと
してイオン注入法にて第一の不純物注入を行い、低濃度
不純物注入領域（ｎ−領域）：１３ｂを形成する。第一
の不純物注入は燐（Ｐ）イオンを、加速電圧８０ＫＶ、
ドーズ量３×１０13／ｃｍ2にて注入した。第一の不純
物注入後、図４（ｂ）に示したようにフォトレジスト：
２５にて薄膜トランジスタのｎチャネルＬＤＤ領域上に
フォトレジストを用いた注入マスクを形成したのち、ｎ
チャネル薄膜トランジスタのソースおよびドレイン領域
形成のため燐イオンを高濃度に注入し（ｎ＋領域）：１
３ｃを形成する。燐（Ｐ）イオンは加速電圧８０ＫＶ、
ドーズ量１×１０15／ｃｍ2にて注入した。燐イオン注
入後フォトレジストマスクを除去し、注入した不純物の
活性化処理をおこなう。活性化処理は４００℃、２時間
行った。活性化処理後、図４（ｃ）に示したように層間
絶縁膜：１６を５００ｎｍ形成する。層間絶縁膜形成
後、コンタクトホールを開口したのちソース・ドレイン
電極：２１、２２を形成する。ソースおよびドレイン電
極形成後、窒化シリコン薄膜からなる保護絶縁膜を形成
する。最後に水素雰囲気にて４００℃、２時間の熱処理
を行い窒化シリコン薄膜中の水素を多結晶シリコン膜中
へ拡散させ膜中の結晶欠陥を補償する（水素化）ことに
より薄膜トランジスタが完成する。（図４（ｄ））
【０００５】
【発明が解決しようとする課題】非晶質シリコン薄膜ト
ランジスタをスイッチング素子に用いた液晶表示装置用
アクティブマトリックスアレイにおいては大画面表示化
の市場要望が強く、対角２８インチサイズを超える商品
が市場に提供されつつある。画面サイズの増大はゲート
配線抵抗増大による信号遅延が表示品位に大きな影響を
及ぼすため、大画面表示用アクティブマトリックスアレ
イは配線抵抗の低いＡｌ、又はその合金をゲート配線材
料として用いるのが一般的である。しかしながら一般的
によく知られているようにＡｌ、又はその合金は耐熱温
度が低く配線形成後のプロセス温度の制約が強い。
ランジスタをスイッチング素子に用いた液晶表示装置用
アクティブマトリックスアレイにおいては大画面表示化
の市場要望が強く、対角２８インチサイズを超える商品
が市場に提供されつつある。画面サイズの増大はゲート
配線抵抗増大による信号遅延が表示品位に大きな影響を
及ぼすため、大画面表示用アクティブマトリックスアレ
イは配線抵抗の低いＡｌ、又はその合金をゲート配線材
料として用いるのが一般的である。しかしながら一般的
によく知られているようにＡｌ、又はその合金は耐熱温
度が低く配線形成後のプロセス温度の制約が強い。
【０００６】多結晶シリコン薄膜トランジスタはその大
きな移動度の特徴を活かし駆動回路を同一基板上に形成
できるため、液晶表示装置の製造コストを低減する手法
の一つとして注目される技術である。しかしながら多結
晶シリコン薄膜トランジスタは非晶質シリコン薄膜トラ
ンジスタ作製プロセスに対し約１００℃程度プロセス温
度が高いためゲート配線にＡｌ、又はその合金を用いた
場合はヒロックの形成やそれによるゲート、ソース配線
間ショート等の課題がある。多結晶シリコン薄膜トラン
ジスタのゲート配線材料としてＡｌ、又はその合金を用
いる場合は表面を陽極酸化し保護膜を形成したりあるい
は高融点金属材料Ｍｏ、Ｗ、Ｔａ、Ｃｒ等を用いるのが
一般的である。しかしながらＡｌ、もしくはその合金表
面を陽極酸化する場合にはその作製プロセスが非常に複
雑となり、また高融点金属材料を用いる場合にはその配
線抵抗（信号遅延）に起因する表示課題が大画面表示パ
ネル作成時の大きな課題となる。
きな移動度の特徴を活かし駆動回路を同一基板上に形成
できるため、液晶表示装置の製造コストを低減する手法
の一つとして注目される技術である。しかしながら多結
晶シリコン薄膜トランジスタは非晶質シリコン薄膜トラ
ンジスタ作製プロセスに対し約１００℃程度プロセス温
度が高いためゲート配線にＡｌ、又はその合金を用いた
場合はヒロックの形成やそれによるゲート、ソース配線
間ショート等の課題がある。多結晶シリコン薄膜トラン
ジスタのゲート配線材料としてＡｌ、又はその合金を用
いる場合は表面を陽極酸化し保護膜を形成したりあるい
は高融点金属材料Ｍｏ、Ｗ、Ｔａ、Ｃｒ等を用いるのが
一般的である。しかしながらＡｌ、もしくはその合金表
面を陽極酸化する場合にはその作製プロセスが非常に複
雑となり、また高融点金属材料を用いる場合にはその配
線抵抗（信号遅延）に起因する表示課題が大画面表示パ
ネル作成時の大きな課題となる。
【０００７】本発明では、かかる事情に鑑み、多結晶シ
リコン薄膜トランジスタを用い、かつ大画面化が容易な
低抵抗ゲート配線形成手法を提供することを目的とす
る。
リコン薄膜トランジスタを用い、かつ大画面化が容易な
低抵抗ゲート配線形成手法を提供することを目的とす
る。
【０００８】また、本発明は請求項１又は請求項２のい
ずれかに記載の薄膜トランジスタアレイと、ＯＬＥＤ層
（オーガニック・ライティング・エミッション・ダイオ
ード層）をとを有することを特徴とするＯＬＥＤ表示装
置である。
ずれかに記載の薄膜トランジスタアレイと、ＯＬＥＤ層
（オーガニック・ライティング・エミッション・ダイオ
ード層）をとを有することを特徴とするＯＬＥＤ表示装
置である。
【０００９】また、本発明は請求項３から請求項７のい
ずれかに記載の薄膜トランジスタアレイの製造方法と、
薄膜トランジスタアレイにＯＬＥＤ層（オーガニック・
ライティング・エミッション・ダイオード層）を設ける
ＯＬＥＤ層の製造工程とからなるＯＬＥＤ表示装置の製
造方法である。
ずれかに記載の薄膜トランジスタアレイの製造方法と、
薄膜トランジスタアレイにＯＬＥＤ層（オーガニック・
ライティング・エミッション・ダイオード層）を設ける
ＯＬＥＤ層の製造工程とからなるＯＬＥＤ表示装置の製
造方法である。
【００１０】
【課題を解決するための手段】上述する課題を解決する
ため本発明は、透光性基板上に活性層となる多結晶シリ
コン薄膜を有し、前記多結晶シリコン薄膜上にゲート絶
縁膜を有し、前記ゲート絶縁膜上にゲート電極を有し、
前記ゲート電極上に層間絶縁膜を有し、前記層間絶縁膜
上にソースおよびドレイン配線を少なくとも有する多結
晶シリコン薄膜トランジスタにおいて、前記ゲート電極
はＡｌを主成分とする材料から形成されており、かつ前
記ゲート絶縁膜と接触する全面および前記層間絶縁膜と
接触する面の少なくとも一部を高融点金属材料であるＴ
ｉ、Ｍｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ又はそれらを少なくと
も主成分とする合金材料から形成する。
ため本発明は、透光性基板上に活性層となる多結晶シリ
コン薄膜を有し、前記多結晶シリコン薄膜上にゲート絶
縁膜を有し、前記ゲート絶縁膜上にゲート電極を有し、
前記ゲート電極上に層間絶縁膜を有し、前記層間絶縁膜
上にソースおよびドレイン配線を少なくとも有する多結
晶シリコン薄膜トランジスタにおいて、前記ゲート電極
はＡｌを主成分とする材料から形成されており、かつ前
記ゲート絶縁膜と接触する全面および前記層間絶縁膜と
接触する面の少なくとも一部を高融点金属材料であるＴ
ｉ、Ｍｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ又はそれらを少なくと
も主成分とする合金材料から形成する。
【００１１】また本発明の製造方法として、透光性基板
上に活性層となる多結晶シリコン薄膜を形成する工程を
有し、前記多結晶シリコン薄膜上にゲート絶縁膜を形成
する工程を有し、前記ゲート絶縁膜上にゲート電極を形
成する工程を有し、前記ゲート電極をマスクに前記多結
晶シリコン薄膜の少なくとも一部に自己整合にて不純物
を導入する工程を有し、前記不純物注入後層間絶縁膜を
形成する工程を少なくとも有する多結晶シリコン薄膜ト
ランジスタの製造方法において、前記ゲート電極はＡｌ
を主成分とする材料から形成されており、かつ前記ゲー
ト絶縁膜と接触する全面および前記層間絶縁膜と接触す
る面の少なくとも一部を高融点金属材料であるＴｉ、Ｍ
ｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ又はそれらを少なくとも主成
分とする合金材料から形成されていることを特徴とす
る。
上に活性層となる多結晶シリコン薄膜を形成する工程を
有し、前記多結晶シリコン薄膜上にゲート絶縁膜を形成
する工程を有し、前記ゲート絶縁膜上にゲート電極を形
成する工程を有し、前記ゲート電極をマスクに前記多結
晶シリコン薄膜の少なくとも一部に自己整合にて不純物
を導入する工程を有し、前記不純物注入後層間絶縁膜を
形成する工程を少なくとも有する多結晶シリコン薄膜ト
ランジスタの製造方法において、前記ゲート電極はＡｌ
を主成分とする材料から形成されており、かつ前記ゲー
ト絶縁膜と接触する全面および前記層間絶縁膜と接触す
る面の少なくとも一部を高融点金属材料であるＴｉ、Ｍ
ｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ又はそれらを少なくとも主成
分とする合金材料から形成されていることを特徴とす
る。
【００１２】さらに前記不純物を導入する工程としては
イオン化した不純物を加速して注入する手法を用い、前
記ゲート電極形成時に用いたフォトレジストを除去する
ことなく前記イオン化した不純物を加速して注入するこ
とを特徴とする。
イオン化した不純物を加速して注入する手法を用い、前
記ゲート電極形成時に用いたフォトレジストを除去する
ことなく前記イオン化した不純物を加速して注入するこ
とを特徴とする。
【００１３】また前記層間絶縁膜の形成手法としてプラ
ズマ気相成長法を用い、前記層間絶縁膜は異なる少なく
とも２種類以上の基板温度Ｔ１，Ｔ２を用いて形成され
ており、前記層間絶縁膜のゲート電極と接する領域を形
成する時の基板温度Ｔ１をそれ以外の領域を形成する時
の基板温度Ｔ２より低く設定することを特徴とする。ま
た前記層間絶縁膜の形成手法としてプラズマ気相成長法
を用い、前記層間絶縁膜は異なる少なくとも２種類以上
の放電電力Ｐ１，Ｐ２を用いて形成されており、前記層
間絶縁膜のゲート電極と接する領域を形成する時の放電
電力Ｐ１をそれ以外の領域を形成する時の放電電力Ｐ２
より低く設定することを特徴とする。
ズマ気相成長法を用い、前記層間絶縁膜は異なる少なく
とも２種類以上の基板温度Ｔ１，Ｔ２を用いて形成され
ており、前記層間絶縁膜のゲート電極と接する領域を形
成する時の基板温度Ｔ１をそれ以外の領域を形成する時
の基板温度Ｔ２より低く設定することを特徴とする。ま
た前記層間絶縁膜の形成手法としてプラズマ気相成長法
を用い、前記層間絶縁膜は異なる少なくとも２種類以上
の放電電力Ｐ１，Ｐ２を用いて形成されており、前記層
間絶縁膜のゲート電極と接する領域を形成する時の放電
電力Ｐ１をそれ以外の領域を形成する時の放電電力Ｐ２
より低く設定することを特徴とする。
【００１４】前記層間絶縁膜の形成後にパルスレーザー
照射により前記多結晶シリコン薄膜の少なくとも一部に
導入した不純物を活性化する工程を有することを特徴と
する。
照射により前記多結晶シリコン薄膜の少なくとも一部に
導入した不純物を活性化する工程を有することを特徴と
する。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。 （実施の形態１）まず、本発明の実施の形態１につい
て、図面を参照して説明する。
て、図面を参照して説明する。 （実施の形態１）まず、本発明の実施の形態１につい
て、図面を参照して説明する。
【００１６】図１は本発明の製造方法を用いたＬＤＤ構
造を有するｎチャネル薄膜トランジスタの工程断面図の
一例である。まず、図１に示したように酸化シリコンを
表面コートしたガラス基板１１上に非晶質シリコン薄膜
をプラズマＣＶＤ法により５０ｎｍの膜厚で形成する。
非晶質シリコンを窒素中にて４５０℃、６０分の熱処理
を行い膜中の水素濃度を低減した後、エキシマレーザー
照射にて非晶質シリコン薄膜を結晶化し多結晶シリコン
薄膜１３を形成する。多結晶シリコン薄膜を薄膜トラン
ジスタの形状に加工し、ゲート絶縁膜１４である酸化シ
リコンを１００ｎｍ形成する。ゲート絶縁膜の形成には
プラズマＣＶＤ法を用い、テトラエトキシオキシシラン
（ＴＥＯＳ）と酸素の混合ガスを流量比１：５０、基板
温度３００℃、真空度１７０Ｐａ，放電電力１．５Ｗ／
ｃｍ2にて形成した。酸化シリコン上にゲート電極１５
を形成する。ゲート電極は酸化シリコンと接するように
チタン（Ｔｉ）１５ａを１００ｎｍ、チタン上にアルミ
ニウム１５ｂを１８０ｎｍ、アルミニウム上にチタン
（Ｔｉ）１５ｃを８０ｎｍ形成した計３６０ｎｍの３層
構成にて形成した。これにより配線抵抗は０．２Ω／□
と従来例で示したＭｏ−Ｗ合金使用時に比較してゲート
配線抵抗を１／３以下に低減できた。ゲート電極の加工
にはリアクティブイオンエッチング法を用い、塩素（Ｃ
ｌ）と三塩化ホウ素（ＢＣｌ3）の混合ガスを流量比
１：２、真空度３Ｐａ，放電電力０．５Ｗ／ｃｍ2にて
加工した。
造を有するｎチャネル薄膜トランジスタの工程断面図の
一例である。まず、図１に示したように酸化シリコンを
表面コートしたガラス基板１１上に非晶質シリコン薄膜
をプラズマＣＶＤ法により５０ｎｍの膜厚で形成する。
非晶質シリコンを窒素中にて４５０℃、６０分の熱処理
を行い膜中の水素濃度を低減した後、エキシマレーザー
照射にて非晶質シリコン薄膜を結晶化し多結晶シリコン
薄膜１３を形成する。多結晶シリコン薄膜を薄膜トラン
ジスタの形状に加工し、ゲート絶縁膜１４である酸化シ
リコンを１００ｎｍ形成する。ゲート絶縁膜の形成には
プラズマＣＶＤ法を用い、テトラエトキシオキシシラン
（ＴＥＯＳ）と酸素の混合ガスを流量比１：５０、基板
温度３００℃、真空度１７０Ｐａ，放電電力１．５Ｗ／
ｃｍ2にて形成した。酸化シリコン上にゲート電極１５
を形成する。ゲート電極は酸化シリコンと接するように
チタン（Ｔｉ）１５ａを１００ｎｍ、チタン上にアルミ
ニウム１５ｂを１８０ｎｍ、アルミニウム上にチタン
（Ｔｉ）１５ｃを８０ｎｍ形成した計３６０ｎｍの３層
構成にて形成した。これにより配線抵抗は０．２Ω／□
と従来例で示したＭｏ−Ｗ合金使用時に比較してゲート
配線抵抗を１／３以下に低減できた。ゲート電極の加工
にはリアクティブイオンエッチング法を用い、塩素（Ｃ
ｌ）と三塩化ホウ素（ＢＣｌ3）の混合ガスを流量比
１：２、真空度３Ｐａ，放電電力０．５Ｗ／ｃｍ2にて
加工した。
【００１７】前記リアクティブイオンエッチング法にて
一括でゲート配線材料（３層構成）をゲート電極の形状
に加工した後イオンドーピング法にて燐を加速電圧７０
ＫＶ、注入ドーズ量３×１０13／ｃｍ2注入する。イオ
ンドーピング法は水素ガスに５％濃度のＰＨ3を混合し
たガスを高周波放電にてプラズマ分解し、生成したイオ
ンを質量分離工程なく薄膜トランジスタに注入してい
る。本実施例では低濃度（ＬＤＤ）不純物注入時にはゲ
ート電極をマスクに自己整合にて不純物を注入してい
る。このときマスクとなるゲート電極にも不純物イオン
や水素イオンが注入されるためゲート電極の構成材料で
あるＡｌにイオンダメージが形成される。Ａｌにイオン
ダメージが形成されると以降の熱工程でより低温でヒロ
ックが形成されるようになるため、不純物注入時にはゲ
ート電極加工時に用いたフォトレジストを残した状態で
注入しゲート電極へ不純物イオンが注入されることを極
力防止することが望ましい。第一の不純物注入後、図１
（ｂ）に示したようにフォトレジスト：２５にて薄膜ト
ランジスタのＬＤＤ領域上にフォトレジストを用いた注
入マスクを形成したのち、第二の不純物注入を行い薄膜
トランジスタのソース及びドレイン領域となる高濃度不
純物注入領域（ｎ＋領域）：１３ｃを形成する。第二の
不純物注入として燐（Ｐ）イオンを加速電圧７０ＫＶ、
ドーズ量１×１０ 15／ｃｍ2にて注入した。第二の不純
物注入後フォトレジストマスクを除去し、図１（ｃ）に
示したように層間絶縁膜：１６を３５０ｎｍ形成した。
本実施例の層間絶縁膜にはプラズマＣＶＤ法にて形成し
た酸化シリコンを用いた。酸化シリコンはテトラエトキ
シオキシシラン（ＴＥＯＳ）と酸素の混合ガスを流量比
１：１５、真空度１００Ｐａ、放電電力 １Ｗ／ｃｍ2
にて形成した。層間絶縁膜の成膜には２種類の基板温度
を用いており、ゲート電極と接する成膜初期１６ａ（２
００ｎｍ）は基板温度２８０℃で成膜を行い、残りの１
６ｂ（１５０ｎｍ）は基板温度３５０℃で成膜を行っ
た。このように２段階の基板温度で成膜を行う目的は、
ゲート配線材料の側面のＡｌをヒロックの発生しない温
度で成膜した酸化シリコンで被覆した後、成膜温度を増
大させることでゲート電極側面のＡｌのヒロック発生を
防止しつつ層間絶縁膜の膜質を維持し層間ショート等の
不良が発生を防止することにある。本実施例では成膜温
度のみを２段階に設定したが、第一の層間絶縁膜を形成
する場合の放電電力を低電力化することでプラズマダメ
ージを低減でき層間絶縁膜成膜時のゲート配線材料側面
のＡｌヒロック発生防止効果はより向上する。具体的に
は成膜初期１６ａの２００ｎｍの放電電力を０．８Ｗ／
ｃｍ2に設定し残り１６ｂ（１５０ｎｍ）の放電電力を
１Ｗ／ｃｍ2に設定することでより効果を高めることが
できた。
一括でゲート配線材料（３層構成）をゲート電極の形状
に加工した後イオンドーピング法にて燐を加速電圧７０
ＫＶ、注入ドーズ量３×１０13／ｃｍ2注入する。イオ
ンドーピング法は水素ガスに５％濃度のＰＨ3を混合し
たガスを高周波放電にてプラズマ分解し、生成したイオ
ンを質量分離工程なく薄膜トランジスタに注入してい
る。本実施例では低濃度（ＬＤＤ）不純物注入時にはゲ
ート電極をマスクに自己整合にて不純物を注入してい
る。このときマスクとなるゲート電極にも不純物イオン
や水素イオンが注入されるためゲート電極の構成材料で
あるＡｌにイオンダメージが形成される。Ａｌにイオン
ダメージが形成されると以降の熱工程でより低温でヒロ
ックが形成されるようになるため、不純物注入時にはゲ
ート電極加工時に用いたフォトレジストを残した状態で
注入しゲート電極へ不純物イオンが注入されることを極
力防止することが望ましい。第一の不純物注入後、図１
（ｂ）に示したようにフォトレジスト：２５にて薄膜ト
ランジスタのＬＤＤ領域上にフォトレジストを用いた注
入マスクを形成したのち、第二の不純物注入を行い薄膜
トランジスタのソース及びドレイン領域となる高濃度不
純物注入領域（ｎ＋領域）：１３ｃを形成する。第二の
不純物注入として燐（Ｐ）イオンを加速電圧７０ＫＶ、
ドーズ量１×１０ 15／ｃｍ2にて注入した。第二の不純
物注入後フォトレジストマスクを除去し、図１（ｃ）に
示したように層間絶縁膜：１６を３５０ｎｍ形成した。
本実施例の層間絶縁膜にはプラズマＣＶＤ法にて形成し
た酸化シリコンを用いた。酸化シリコンはテトラエトキ
シオキシシラン（ＴＥＯＳ）と酸素の混合ガスを流量比
１：１５、真空度１００Ｐａ、放電電力 １Ｗ／ｃｍ2
にて形成した。層間絶縁膜の成膜には２種類の基板温度
を用いており、ゲート電極と接する成膜初期１６ａ（２
００ｎｍ）は基板温度２８０℃で成膜を行い、残りの１
６ｂ（１５０ｎｍ）は基板温度３５０℃で成膜を行っ
た。このように２段階の基板温度で成膜を行う目的は、
ゲート配線材料の側面のＡｌをヒロックの発生しない温
度で成膜した酸化シリコンで被覆した後、成膜温度を増
大させることでゲート電極側面のＡｌのヒロック発生を
防止しつつ層間絶縁膜の膜質を維持し層間ショート等の
不良が発生を防止することにある。本実施例では成膜温
度のみを２段階に設定したが、第一の層間絶縁膜を形成
する場合の放電電力を低電力化することでプラズマダメ
ージを低減でき層間絶縁膜成膜時のゲート配線材料側面
のＡｌヒロック発生防止効果はより向上する。具体的に
は成膜初期１６ａの２００ｎｍの放電電力を０．８Ｗ／
ｃｍ2に設定し残り１６ｂ（１５０ｎｍ）の放電電力を
１Ｗ／ｃｍ2に設定することでより効果を高めることが
できた。
【００１８】層間絶縁膜形成後注入した不純物の活性化
を目的に、４００℃、１時間の活性化を行った。通常の
Ａｌ配線では４００℃での熱処理を行うと多くのヒロッ
クが形成されるが、本実施例で示した３層構成のゲート
配線では下層チタンが熱処理によるゲート絶縁膜からの
水分拡散によるＡｌヒロックの発生を防止し、上層チタ
ンは層間絶縁膜との熱反応によるＡｌヒロックの形成を
抑える働きをし、さらに側面に関してはヒロックの形成
されない低温で形成された層間絶縁膜でカバーされてい
るため４００℃程度のアニールを行ってもヒロックの発
生は観察されず、Ａｌ配線材料を用いつつプロセス温度
を大幅に引き上げることが可能となった。
を目的に、４００℃、１時間の活性化を行った。通常の
Ａｌ配線では４００℃での熱処理を行うと多くのヒロッ
クが形成されるが、本実施例で示した３層構成のゲート
配線では下層チタンが熱処理によるゲート絶縁膜からの
水分拡散によるＡｌヒロックの発生を防止し、上層チタ
ンは層間絶縁膜との熱反応によるＡｌヒロックの形成を
抑える働きをし、さらに側面に関してはヒロックの形成
されない低温で形成された層間絶縁膜でカバーされてい
るため４００℃程度のアニールを行ってもヒロックの発
生は観察されず、Ａｌ配線材料を用いつつプロセス温度
を大幅に引き上げることが可能となった。
【００１９】本実施例では活性化処理に熱アニールを用
いたがエキシマレーザー等を用いたレーザー活性化を行
っても同等の効果が得られる。エキシマレーザー活性化
を行う場合ゲート電極にＡｌを用いる場合、レーザー照
射による熱で表面ヒロックが形成されるという課題が存
在するため従来例中に記載したようにＡｌの表面を陽極
酸化し保護膜を形成する必要がある。本発明の薄膜トラ
ンジスタはレーザー活性化を行う場合ゲート電極表面は
Ｔｉ薄膜にて保護されているため、Ａｌ表面を陽極酸化
する等の特別な手段を用いなくともレーザー活性化処理
時のヒロック発生を防止できる。
いたがエキシマレーザー等を用いたレーザー活性化を行
っても同等の効果が得られる。エキシマレーザー活性化
を行う場合ゲート電極にＡｌを用いる場合、レーザー照
射による熱で表面ヒロックが形成されるという課題が存
在するため従来例中に記載したようにＡｌの表面を陽極
酸化し保護膜を形成する必要がある。本発明の薄膜トラ
ンジスタはレーザー活性化を行う場合ゲート電極表面は
Ｔｉ薄膜にて保護されているため、Ａｌ表面を陽極酸化
する等の特別な手段を用いなくともレーザー活性化処理
時のヒロック発生を防止できる。
【００２０】不純物の活性化処理後、図１（ｃ）に示す
ようにドライエッチングにてコンタクトホールを開口し
た。ドライエッチングは四弗化炭素（ＣＦ4）と三弗化
炭素（ＣＨＦ3）の混合ガスを用い真空度１３．３Ｐａ
（１００ｍＴｏｒｒ）、放電電力２Ｗ／ｃｍ2でエッチ
ングした。コンタクトホール開口後、チタン（Ｔｉ）を
１００ｎｍ、チタン上にアルミニウムを１８０ｎｍ、ア
ルミニウム上にチタン（Ｔｉ）を８０ｎｍ形成した計３
６０ｎｍの３層構成にてソース・ドレイン電極：２１、
２２形成した。本発明にてゲート配線電極にＡｌを主構
成材料とする３層配線を用いることが可能になったこと
で、低抵抗が要求されるソース配線の材料、膜構成、膜
厚をゲート配線材料と同一に設定することが可能となっ
た。これにより成膜装置ならびにエッチング装置の共用
化が図れ大幅に生産性を向上させることが可能となっ
た。
ようにドライエッチングにてコンタクトホールを開口し
た。ドライエッチングは四弗化炭素（ＣＦ4）と三弗化
炭素（ＣＨＦ3）の混合ガスを用い真空度１３．３Ｐａ
（１００ｍＴｏｒｒ）、放電電力２Ｗ／ｃｍ2でエッチ
ングした。コンタクトホール開口後、チタン（Ｔｉ）を
１００ｎｍ、チタン上にアルミニウムを１８０ｎｍ、ア
ルミニウム上にチタン（Ｔｉ）を８０ｎｍ形成した計３
６０ｎｍの３層構成にてソース・ドレイン電極：２１、
２２形成した。本発明にてゲート配線電極にＡｌを主構
成材料とする３層配線を用いることが可能になったこと
で、低抵抗が要求されるソース配線の材料、膜構成、膜
厚をゲート配線材料と同一に設定することが可能となっ
た。これにより成膜装置ならびにエッチング装置の共用
化が図れ大幅に生産性を向上させることが可能となっ
た。
【００２１】ソースおよびドレイン電極形成後、図１
（ｄ）に示すようにプラズマＣＶＤ法にて窒化シリコン
薄膜（４００ｎｍ）からなる保護絶縁膜２３を形成し、
水素雰囲気にて３５０℃１時間の熱処理を行い薄膜トラ
ンジスタが完成する。
（ｄ）に示すようにプラズマＣＶＤ法にて窒化シリコン
薄膜（４００ｎｍ）からなる保護絶縁膜２３を形成し、
水素雰囲気にて３５０℃１時間の熱処理を行い薄膜トラ
ンジスタが完成する。
【００２２】（実施の形態２）次に、本発明の実施の形
態２を図面を参照して説明する。
態２を図面を参照して説明する。
【００２３】図２は本発明の製造方法を用いたｐチャネ
ル薄膜トランジスタの工程断面図の一例である。基本的
な作製工程は実施の形態１に記載したものと同等である
ため重複する製造条件に関しては記載しない。
ル薄膜トランジスタの工程断面図の一例である。基本的
な作製工程は実施の形態１に記載したものと同等である
ため重複する製造条件に関しては記載しない。
【００２４】まず、図２（ａ）に示したように酸化シリ
コンを表面コートしたガラス基板１１上に非晶質シリコ
ン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形成
する。非晶質シリコンを窒素中にて４５０℃、６０分の
熱処理を行い膜中の水素濃度を低減した後、エキシマレ
ーザー照射にて非晶質シリコン薄膜を結晶化し多結晶シ
リコン薄膜１３を形成する。多結晶シリコン薄膜を薄膜
トランジスタの形状に加工し、ゲート絶縁膜１４である
酸化シリコンを１００ｎｍ形成する。酸化シリコン上に
ゲート電極１５を形成する。ゲート電極は酸化シリコン
と接するようにチタン（Ｔｉ）１５ａを１００ｎｍ、チ
タン上にアルミニウム１５ｂを１８０ｎｍ、アルミニウ
ム上にチタン（Ｔｉ）１５ｃを８０ｎｍ形成した計３６
０ｎｍの３層構成にて形成した。ゲート電極の加工には
リアクティブイオンエッチング法を用い、一括でゲート
配線材料（３層構成）をゲート電極の形状に加工した。
ゲート電極加工後、加工時に用いたフォトレジストマス
ク２５を残した状態でイオンドーピング法にてホウ素を
加速電圧７０ＫＶ、注入ドーズ量１×１０15／ｃｍ 2注
入する。イオンドーピング法は水素ガスに２０％濃度の
Ｂ2Ｈ6を混合したガスを高周波放電にてプラズマ分解
し、生成したイオンを質量分離工程なく薄膜トランジス
タに注入する。第一の実施例ではゲート電極をマスクに
自己整合にて不純物を注入するのはＬＤＤ領域形成の低
濃度注入（第一の実施例ではドーズ量３×１０13／ｃｍ
2注入）に対して、第二の実施例で示したｐチャネル薄
膜トランジスタのソースおよびドレイン領域形成を目的
とした注入では２桁近くドーズ量が増大しゲート電極あ
るいは走査配線へのイオンダメージも大きくなる。この
ためゲート電極加工時に用いたフォトレジストを残した
状態でホウ素イオンを注入することで、ゲート電極の構
成材料であるＡｌにイオンダメージが形成されることを
防止する効果がより増大する。
コンを表面コートしたガラス基板１１上に非晶質シリコ
ン薄膜をプラズマＣＶＤ法により５０ｎｍの膜厚で形成
する。非晶質シリコンを窒素中にて４５０℃、６０分の
熱処理を行い膜中の水素濃度を低減した後、エキシマレ
ーザー照射にて非晶質シリコン薄膜を結晶化し多結晶シ
リコン薄膜１３を形成する。多結晶シリコン薄膜を薄膜
トランジスタの形状に加工し、ゲート絶縁膜１４である
酸化シリコンを１００ｎｍ形成する。酸化シリコン上に
ゲート電極１５を形成する。ゲート電極は酸化シリコン
と接するようにチタン（Ｔｉ）１５ａを１００ｎｍ、チ
タン上にアルミニウム１５ｂを１８０ｎｍ、アルミニウ
ム上にチタン（Ｔｉ）１５ｃを８０ｎｍ形成した計３６
０ｎｍの３層構成にて形成した。ゲート電極の加工には
リアクティブイオンエッチング法を用い、一括でゲート
配線材料（３層構成）をゲート電極の形状に加工した。
ゲート電極加工後、加工時に用いたフォトレジストマス
ク２５を残した状態でイオンドーピング法にてホウ素を
加速電圧７０ＫＶ、注入ドーズ量１×１０15／ｃｍ 2注
入する。イオンドーピング法は水素ガスに２０％濃度の
Ｂ2Ｈ6を混合したガスを高周波放電にてプラズマ分解
し、生成したイオンを質量分離工程なく薄膜トランジス
タに注入する。第一の実施例ではゲート電極をマスクに
自己整合にて不純物を注入するのはＬＤＤ領域形成の低
濃度注入（第一の実施例ではドーズ量３×１０13／ｃｍ
2注入）に対して、第二の実施例で示したｐチャネル薄
膜トランジスタのソースおよびドレイン領域形成を目的
とした注入では２桁近くドーズ量が増大しゲート電極あ
るいは走査配線へのイオンダメージも大きくなる。この
ためゲート電極加工時に用いたフォトレジストを残した
状態でホウ素イオンを注入することで、ゲート電極の構
成材料であるＡｌにイオンダメージが形成されることを
防止する効果がより増大する。
【００２５】ホウ素イオン注入後、図２（ｂ）に示した
ように層間絶縁膜：１６を４００ｎｍ形成した。本実施
例の層間絶縁膜にはプラズマＣＶＤ法にて形成した酸化
シリコンを用いた。酸化シリコンはテトラエトキシオキ
シシラン（ＴＥＯＳ）と酸素の混合ガスを用いて成膜し
ており、第一の実施例に記載したものと同様ゲート電極
と接する成膜初期（２００ｎｍ）１６ａは基板温度２８
０℃で成膜を行い、残りの１６ｂ（１５０ｎｍ）は基板
温度３５０℃で成膜を行った。本実施例では成膜温度の
みを２段階に設定したが、第一の層間絶縁膜を形成する
場合の放電電力を低電力化することでプラズマダメージ
を低減でき層間絶縁膜成膜時のゲート配線材料側面のＡ
ｌヒロック発生防止効果がより向上する点も第一の実施
例と同様である。層間絶縁膜形成後注入した不純物の活
性化を目的に、４００℃、１時間の活性化を行った。
ように層間絶縁膜：１６を４００ｎｍ形成した。本実施
例の層間絶縁膜にはプラズマＣＶＤ法にて形成した酸化
シリコンを用いた。酸化シリコンはテトラエトキシオキ
シシラン（ＴＥＯＳ）と酸素の混合ガスを用いて成膜し
ており、第一の実施例に記載したものと同様ゲート電極
と接する成膜初期（２００ｎｍ）１６ａは基板温度２８
０℃で成膜を行い、残りの１６ｂ（１５０ｎｍ）は基板
温度３５０℃で成膜を行った。本実施例では成膜温度の
みを２段階に設定したが、第一の層間絶縁膜を形成する
場合の放電電力を低電力化することでプラズマダメージ
を低減でき層間絶縁膜成膜時のゲート配線材料側面のＡ
ｌヒロック発生防止効果がより向上する点も第一の実施
例と同様である。層間絶縁膜形成後注入した不純物の活
性化を目的に、４００℃、１時間の活性化を行った。
【００２６】不純物の活性化処理後、ドライエッチング
にてコンタクトホールを開口した。ドライエッチングは
四弗化炭素（ＣＦ4）と三弗化炭素（ＣＨＦ3）の混合ガ
スを用い真空度１３．３Ｐａ（１００ｍＴｏｒｒ）、放
電電力２Ｗ／ｃｍ2でエッチングした。コンタクトホー
ル開口後、チタン（Ｔｉ）を１００ｎｍ、チタン上にア
ルミニウムを１８０ｎｍ、アルミニウム上にチタン（Ｔ
ｉ）を８０ｎｍ形成した計３６０ｎｍの３層構成にてソ
ース・ドレイン電極：２１、２２形成した。ソースおよ
びドレイン電極形成後、プラズマＣＶＤ法にて窒化シリ
コン薄膜（４００ｎｍ）からなる保護絶縁膜２３を形成
し、水素雰囲気にて３５０℃１時間の熱処理を行い薄膜
トランジスタが完成する。（図２（ｃ）） （実施の形態３）次に、本発明の実施の形態３を図面を
参照して説明する。
にてコンタクトホールを開口した。ドライエッチングは
四弗化炭素（ＣＦ4）と三弗化炭素（ＣＨＦ3）の混合ガ
スを用い真空度１３．３Ｐａ（１００ｍＴｏｒｒ）、放
電電力２Ｗ／ｃｍ2でエッチングした。コンタクトホー
ル開口後、チタン（Ｔｉ）を１００ｎｍ、チタン上にア
ルミニウムを１８０ｎｍ、アルミニウム上にチタン（Ｔ
ｉ）を８０ｎｍ形成した計３６０ｎｍの３層構成にてソ
ース・ドレイン電極：２１、２２形成した。ソースおよ
びドレイン電極形成後、プラズマＣＶＤ法にて窒化シリ
コン薄膜（４００ｎｍ）からなる保護絶縁膜２３を形成
し、水素雰囲気にて３５０℃１時間の熱処理を行い薄膜
トランジスタが完成する。（図２（ｃ）） （実施の形態３）次に、本発明の実施の形態３を図面を
参照して説明する。
【００２７】図３は実施の形態１および２で記載したア
クティブマトリックスアレイを用いて作製した液晶表示
装置の構成断面図の一例で、画素部を拡大表示したもの
である。透光性基板１１上に形成したアクティブマトリ
ックスアレイ基板と対向基板４３の間に配向膜４６を介
して液晶４７が保持されており薄膜トランジスタをスイ
ッチング素子として画素電極１７を駆動して液晶を充電
し画像表示を行っている。本発明の液晶表示装置は薄膜
トランジスタを直列に接続したものを画素駆動用に用い
ている。走査電極配線および補助容量配線は実施例に記
載したようにチタン（Ｔｉ）を１００ｎｍ、チタン上に
アルミニウムを１８０ｎｍ、アルミニウム上にチタン
（Ｔｉ）を８０ｎｍ形成した計３６０ｎｍの３層構成で
形成し配線抵抗を大幅に低減している。これにより本発
明の薄膜トランジスタを画素電極のスイッチング素子に
用いた液晶表示装置のクロストークが大幅に改善し表示
品位が良好で大画面化が可能な液晶表示装置を実現でき
た。なお、本発明の薄膜トランジスタアレイにＯＬＥＤ
層を付加することにより、ＯＬＥＤ表示装置が得られ
る。ちなみにＯＬＥＤは、オーガニック・ライティング
・エミッション・ダイオードの略語である。
クティブマトリックスアレイを用いて作製した液晶表示
装置の構成断面図の一例で、画素部を拡大表示したもの
である。透光性基板１１上に形成したアクティブマトリ
ックスアレイ基板と対向基板４３の間に配向膜４６を介
して液晶４７が保持されており薄膜トランジスタをスイ
ッチング素子として画素電極１７を駆動して液晶を充電
し画像表示を行っている。本発明の液晶表示装置は薄膜
トランジスタを直列に接続したものを画素駆動用に用い
ている。走査電極配線および補助容量配線は実施例に記
載したようにチタン（Ｔｉ）を１００ｎｍ、チタン上に
アルミニウムを１８０ｎｍ、アルミニウム上にチタン
（Ｔｉ）を８０ｎｍ形成した計３６０ｎｍの３層構成で
形成し配線抵抗を大幅に低減している。これにより本発
明の薄膜トランジスタを画素電極のスイッチング素子に
用いた液晶表示装置のクロストークが大幅に改善し表示
品位が良好で大画面化が可能な液晶表示装置を実現でき
た。なお、本発明の薄膜トランジスタアレイにＯＬＥＤ
層を付加することにより、ＯＬＥＤ表示装置が得られ
る。ちなみにＯＬＥＤは、オーガニック・ライティング
・エミッション・ダイオードの略語である。
【００２８】
【発明の効果】以上説明したところから明らかなよう
に、本発明の薄膜トランジスタアレイを用いることで非
晶質シリコン薄膜トランジスタに比較して作製プロセス
温度が高い多結晶シリコン薄膜トランジスタアレイにお
いて低抵抗であるアルミニウムを主構成材料とするゲー
ト電極および走査信号配線を形成することが可能となっ
た。これにより従来多結晶シリコン薄膜トランジスタの
ゲート電極および走査信号配線に一般的に用いられてい
た高融点金属材料に比較してその配線抵抗を１／３以下
に低減することが可能となった。これにより本発明を用
いて作製した液晶表示装置及びOLED表示装置においては
大面積表示を行った場合の配線遅延による表示品位課題
を解決することができた。これにより多結晶シリコン薄
膜トランジスタを用いた大画面、高精細表示デバイスの
実現という有効な効果を得ることができ、産業的価値が
大きい。
に、本発明の薄膜トランジスタアレイを用いることで非
晶質シリコン薄膜トランジスタに比較して作製プロセス
温度が高い多結晶シリコン薄膜トランジスタアレイにお
いて低抵抗であるアルミニウムを主構成材料とするゲー
ト電極および走査信号配線を形成することが可能となっ
た。これにより従来多結晶シリコン薄膜トランジスタの
ゲート電極および走査信号配線に一般的に用いられてい
た高融点金属材料に比較してその配線抵抗を１／３以下
に低減することが可能となった。これにより本発明を用
いて作製した液晶表示装置及びOLED表示装置においては
大面積表示を行った場合の配線遅延による表示品位課題
を解決することができた。これにより多結晶シリコン薄
膜トランジスタを用いた大画面、高精細表示デバイスの
実現という有効な効果を得ることができ、産業的価値が
大きい。
【図１】（ａ）から（ｄ）は本発明の薄膜トランジスタ
の製造方法の第一の実施例における断面工程図
の製造方法の第一の実施例における断面工程図
【図２】（ａ）から（ｃ）は本発明の薄膜トランジスタ
の製造方法の第二の実施例における断面工程図
の製造方法の第二の実施例における断面工程図
【図３】本発明の液晶表示装置の断面図
【図４】（ａ）から（ｄ）は従来の薄膜トランジスタの
作製工程断面図断面図
作製工程断面図断面図
１１ ガラス基板
１３ 多結晶シリコン
１３ｂ 低濃度不純物注入領域（ＬＤＤ領域）
１３ｃ 高濃度不純物注入領域（ソース及びドレイン領
域） １４ 酸化シリコン薄膜（ゲート絶縁膜） １５ ゲート電極 １５ａ チタン １５ｂ アルミニウム １５ｃ チタン １６ 層間絶縁膜（酸化シリコン：条件１） １６ｂ 層間絶縁膜（酸化シリコン：条件２） １８ 画素電極 ２１，２２ ソース及びドレイン電極 ２３ 保護絶縁膜（窒化シリコン） ２５ フォトレジスト ２６ 平坦化膜 ４１ ブラックマトリックス ４２ 偏光板 ４３ 対向基板 ４４ カラーフィルター ４５ 透明導電層 ４６ 配向膜 ４７ 液晶
域） １４ 酸化シリコン薄膜（ゲート絶縁膜） １５ ゲート電極 １５ａ チタン １５ｂ アルミニウム １５ｃ チタン １６ 層間絶縁膜（酸化シリコン：条件１） １６ｂ 層間絶縁膜（酸化シリコン：条件２） １８ 画素電極 ２１，２２ ソース及びドレイン電極 ２３ 保護絶縁膜（窒化シリコン） ２５ フォトレジスト ２６ 平坦化膜 ４１ ブラックマトリックス ４２ 偏光板 ４３ 対向基板 ４４ カラーフィルター ４５ 透明導電層 ４６ 配向膜 ４７ 液晶
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 21/265 ６０４Ｍ
Ｈ０１Ｌ 21/265 ６０４ 21/28 ３０１Ｌ
21/28 ３０１ 21/285 ３０１Ｒ
21/285 ３０１ Ｈ０５Ｂ 33/14 Ａ
29/43 Ｈ０１Ｌ 29/78 ６１７Ｌ
Ｈ０５Ｂ 33/14 ６１９Ａ
29/62 Ｇ
Ｆターム(参考） 2H092 JA25 JA29 JA35 JA37 JA47
KA04 KA12 MA05 MA07 MA14
MA15 MA16 MA18 MA19 MA20
MA28 MA35 MA37
3K007 AB17 AB18 CA01 EB00 FA01
FA03
4M104 AA09 BB05 BB13 BB14 BB16
BB17 BB18 CC05 EE05 EE12
FF13 GG09 HH03 HH16
5C094 AA02 AA21 AA43 BA03 BA29
BA43 CA19 CA24 DA14 DA15
DB01 DB04 EA04 EA07 EB02
ED03 ED14 FB12 FB14 FB15
5F110 AA03 BB01 CC02 DD02 DD13
EE02 EE03 EE04 EE11 EE15
FF02 FF30 GG02 GG13 GG25
GG45 HJ01 HJ04 HJ12 HJ18
HJ23 HL02 HL03 HL04 HL12
HM15 NN03 NN23 NN24 NN35
PP03 PP35 QQ04 QQ11 QQ24
Claims (11)
- 【請求項１】 透光性基板上に活性層となる多結晶シリ
コン薄膜を有し、前記多結晶シリコン薄膜上にゲート絶
縁膜を有し、前記ゲート絶縁膜上にゲート電極を有し、
前記ゲート電極上に層間絶縁膜を有し、前記層間絶縁膜
上にソースおよびドレイン電極ならびにデータ信号配線
を少なくとも有する多結晶シリコン薄膜トランジスタア
レイにおいて、前記ゲート電極および走査信号配線はＡ
ｌを主成分とする材料から形成されており、かつ前記ゲ
ート絶縁膜と接触する全面および前記層間絶縁膜と接触
する面の少なくとも一部を高融点金属材料であるＴｉ、
又はＭｏ、又はＣｒ、又はＴａ、又はＮｉ、又はＷ、又
はＴｉ、Ｍｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ、のいずれかを主
成分とする合金材料から形成されていることを特徴とす
る薄膜トランジスタアレイ。 - 【請求項２】 前記ゲート電極および走査信号配線と前
記ソースおよびドレイン配線ならびにデータ信号配線と
を同一材料構成および同一膜厚で形成することを特徴と
する請求項１記載の薄膜トランジスタアレイ。 - 【請求項３】 透光性基板上に活性層となる多結晶シリ
コン薄膜を形成する工程を有し、前記多結晶シリコン薄
膜上にゲート絶縁膜を形成する工程を有し、前記ゲート
絶縁膜上にゲート電極および走査信号配線を形成する工
程を有し、前記ゲート電極をマスクに前記多結晶シリコ
ン薄膜の少なくとも一部に自己整合にて不純物を導入す
る工程を有し、前記不純物注入後層間絶縁膜を形成する
工程を少なくとも有する多結晶シリコン薄膜トランジス
タの製造方法において、前記ゲート電極および走査信号
配線はＡｌを主成分とする材料から形成されており、か
つ前記ゲート絶縁膜と接触する全面および前記層間絶縁
膜と接触する面の少なくとも一部を高融点金属材料であ
るＴｉ、又はＭｏ、又はＣｒ、又はＴａ、又はＮｉ、又
はＷ、又はＴｉ、Ｍｏ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ、のいず
れかを主成分とする合金材料から形成されていることを
特徴とする薄膜トランジスタアレイの製造方法。 - 【請求項４】 前記不純物を導入する工程としてイオン
化した不純物を加速して注入する手法を用い、前記ゲー
ト電極および走査信号配線形成時に用いたフォトレジス
トを除去することなく前記イオン化した不純物を加速し
て注入することを特徴とする請求項３記載の薄膜トラン
ジスタアレイの製造方法。 - 【請求項５】 前記層間絶縁膜の形成手法としてプラズ
マ気相成長法を用い、前記層間絶縁膜は異なる少なくと
も２種類以上の基板温度Ｔ１，Ｔ２を用いて形成されて
おり、前記層間絶縁膜のゲート電極および走査信号配線
と接する領域を形成する時の基板温度Ｔ１をそれ以外の
領域を形成する時の基板温度Ｔ２より低く設定すること
を特徴とする請求項３又は請求項４のいずれかに記載の
薄膜トランジスタアレイの製造方法。 - 【請求項６】 前記層間絶縁膜の形成手法としてプラズ
マ気相成長法を用い、前記層間絶縁膜は異なる少なくと
も２種類以上の放電電力Ｐ１，Ｐ２を用いて形成されて
おり、前記層間絶縁膜のゲート電極および走査信号配線
と接する領域を形成する時の放電電力Ｐ１をそれ以外の
領域を形成する時の放電電力Ｐ２より低く設定すること
を特徴とする請求項３から請求項５のいずれかに記載の
薄膜トランジスタアレイの製造方法。 - 【請求項７】 前記層間絶縁膜の形成後にパルスレーザ
ー照射により前記多結晶シリコン薄膜の少なくとも一部
に導入した不純物を活性化する工程を有することを特徴
とする請求項３から請求項６のいずれかに記載の薄膜ト
ランジスタアレイの製造方法。 - 【請求項８】 多結晶シリコン薄膜を活性層とした薄膜
トランジスタを少なくとも表示電極駆動用の薄膜トラン
ジスタに用いた液晶表示装置において、前記薄膜トラン
ジスタのゲート電極および薄膜トランジスタアレイの走
査信号配線の少なくとも一部が請求項１又は請求項２の
いずれかに記載の薄膜トランジスタアレイを有すること
を特徴とする液晶表示装置。 - 【請求項９】 多結晶シリコン薄膜を活性層とした薄膜
トランジスタを少なくとも表示電極駆動用の薄膜トラン
ジスタに用いた液晶表示装置において、前記薄膜トラン
ジスタのゲート電極および薄膜トランジスタアレイの走
査信号配線の少なくとも一部が請求項３から請求項７の
いずれかに記載の薄膜トランジスタアレイの製造方法を
用いて作製される薄膜トランジスタアレイを有すること
を特徴とする液晶表示装置。 - 【請求項１０】 請求項１又は請求項２のいずれかに記
載の薄膜トランジスタアレイと、ＯＬＥＤ層（オーガニ
ック・ライティング・エミッション・ダイオード層）を
とを有することを特徴とするＯＬＥＤ表示装置。 - 【請求項１１】 請求項３から請求項７のいずれかに記
載の薄膜トランジスタアレイの製造方法と、薄膜トラン
ジスタアレイにＯＬＥＤ層（オーガニック・ライティン
グ・エミッション・ダイオード層）を設けるＯＬＥＤ層
の製造工程とからなるＯＬＥＤ表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194085A JP2003008027A (ja) | 2001-06-27 | 2001-06-27 | 薄膜トランジスタアレイおよびそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194085A JP2003008027A (ja) | 2001-06-27 | 2001-06-27 | 薄膜トランジスタアレイおよびそれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008027A true JP2003008027A (ja) | 2003-01-10 |
Family
ID=19032267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001194085A Pending JP2003008027A (ja) | 2001-06-27 | 2001-06-27 | 薄膜トランジスタアレイおよびそれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003008027A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7160768B2 (en) | 2003-07-10 | 2007-01-09 | Seiko Epson Corporation | Method of manufacturing electronic device and method of manufacturing semiconductor device |
| JP2009010354A (ja) * | 2007-06-01 | 2009-01-15 | Nec Lcd Technologies Ltd | シリコン酸化膜及びその製造方法並びにそれを用いたゲート絶縁膜を有する半導体装置 |
| CN1746755B (zh) * | 2004-09-09 | 2010-08-11 | 乐金显示有限公司 | 液晶显示器件及其制造方法 |
| US8134152B2 (en) | 2009-01-13 | 2012-03-13 | Samsung Mobile Display Co., Ltd. | CMOS thin film transistor, method of fabricating the same and organic light emitting display device having laminated PMOS poly-silicon thin film transistor with a top gate configuration and a NMOS oxide thin film transistor with an inverted staggered bottom gate configuration |
| US8164096B2 (en) | 2007-03-13 | 2012-04-24 | Samsung Mobile Display Co., Ltd. | Organic light emitting diode flat panel display device having uniform electrical characteristics and method of manufacturing the same |
-
2001
- 2001-06-27 JP JP2001194085A patent/JP2003008027A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7160768B2 (en) | 2003-07-10 | 2007-01-09 | Seiko Epson Corporation | Method of manufacturing electronic device and method of manufacturing semiconductor device |
| CN1746755B (zh) * | 2004-09-09 | 2010-08-11 | 乐金显示有限公司 | 液晶显示器件及其制造方法 |
| US8164096B2 (en) | 2007-03-13 | 2012-04-24 | Samsung Mobile Display Co., Ltd. | Organic light emitting diode flat panel display device having uniform electrical characteristics and method of manufacturing the same |
| JP2009010354A (ja) * | 2007-06-01 | 2009-01-15 | Nec Lcd Technologies Ltd | シリコン酸化膜及びその製造方法並びにそれを用いたゲート絶縁膜を有する半導体装置 |
| US8134152B2 (en) | 2009-01-13 | 2012-03-13 | Samsung Mobile Display Co., Ltd. | CMOS thin film transistor, method of fabricating the same and organic light emitting display device having laminated PMOS poly-silicon thin film transistor with a top gate configuration and a NMOS oxide thin film transistor with an inverted staggered bottom gate configuration |
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