KR100837469B1 - 박막 트랜지스터 장치의 제조 방법 - Google Patents

박막 트랜지스터 장치의 제조 방법 Download PDF

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Abstract

마스크 공정 수를 줄일 수 있는 박막 트랜지스터(TFT) 장치 및 그 제조 방법을 제공한다. 유리 기판(121) 위의 소정 영역에 폴리실리콘막(123)을 형성하고, 그 위에 게이트 절연막(124)과, 게이트 절연막(124)보다도 폭이 좁은 게이트 전극(125)을 형성한다. 그 후, 전면에 층간 절연막(127) 및 ITO막을 형성한다. 이어서, 폴리실리콘막(123)에 n형 불순물을 주입하고, LDD 구조의 n형 소스/드레인 영역을 형성한다. 계속해서, n형 TFT 형성 영역 및 화소 전극 형성 영역을 레지스트막으로 피복하고, p형 TFT 형성 영역의 폴리실리콘막(123)에 p형 불순물을 주입하여, p형 소스/드레인 영역을 형성한다. 그 후, 화소 전극 형성 영역에만 레지스트막을 남기고, 다른 영역의 레지스트막을 제거한다. 남긴 레지스트막을 마스크로 하여 ITO막을 에칭하고, 화소 전극(128)을 형성한다.
층간 절연막, ITO막, 폴리실리콘막, 레지스트막, 마스크

Description

박막 트랜지스터 장치의 제조 방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR DEVICE}
도 1a∼도 1l은, 종래의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시한 단면도.
도 2는 본 발명의 제1 실시예의 박막 트랜지스터 장치(투과형 액정 표시 패널)의 구성을 도시한 블록도.
도 3은 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 표시부에서의 단면도.
도 4는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 그 표시부에서의 TFT 기판의 평면도.
도 5는 제1 실시예의 박막 트랜지스터 장치의 TFT 형성 영역에서의 단면을 도시한 도면.
도 6은 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 7은 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 8은 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시 한 단면도.
도 9는 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 10은 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 11a, 도 11b는 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 12a, 도 12b는 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 13은 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 14는 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 15는 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 16은 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 17은 제1 실시예의 박막 트랜지스터 장치의 제조 방법을 공정순으로 도시한 단면도.
도 18a, 도 18b는 제1 실시예의 박막 트랜지스터 장치의 제조 방법의 변형예 를 도시한 단면도.
도 19는 본 발명의 제2 실시예의 박막 트랜지스터 장치(유기 EL 표시 패널)의 회로도.
도 20은 제2 실시예의 박막 트랜지스터 장치의 구동용 TFT 및 유기 EL 소자의 형성부에서의 단면도.
도 21a∼도 21m은 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시한 단면도.
도 22a∼도 22e는 본 발명의 제4 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시한 단면도.
도 23a∼도 23i는 본 발명의 제5 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 121, 201, 301 : 유리 기판
12, 122, 202, 302 : 버퍼층
13, 123, 203, 303 : 폴리실리콘막
14, 20, 24, 26, 143, 145, 204, 207, 214, 216, 221, 304, 307 : 레지스트막
15, 127, 129 : 절연막
16, 146, 215 : 도전막
18, 124, 208 : 게이트 절연막
19, 125, 209 : 게이트 전극
21, 205, 211, 304 : SiO2막
22, 212 : SiN막
23, 144, 213, 305 : ITO막
25, 128, 228, 308 : 화소 전극
101 : 제어 회로
102 : 데이터 드라이버
103 : 게이트 드라이버
104 : 표시부
105 : TFT
106 : 표시 셀
108 : 데이터 버스 라인
109 : 게이트 버스 라인
120 : TFT 기판
130, 220a, 220b, 230, 313 : 배선
150 : CF 기판
180 : 액정
309 ： 제1 게이트 전극막
310 ： 제2 게이트 전극막
본 발명은, 액정 표시 패널 및 유기 EL 표시 패널 등의 박막 트랜지스터(Thin Film Transistor: 이하, TFT)를 구비한 박막 트랜지스터 장치 및 그 제조 방법에 관한 것이다.
액정 표시 패널은, 얇고 경량임과 함께 저전압으로 구동할 수 있으며 소비 전력이 적다는 장점이 있어, 휴대 단말기(personal digital assistant : PDA), 비디오 카메라의 파인더 및 그 밖의 각종 전자 기기에 널리 사용되고 있다. 특히, 화소마다 TFT 등의 스위칭 소자가 설치된 액티브 매트릭스 방식의 액정 표시 패널은, 표시 품질의 점에서도 CRT(Cathode-Ray Tube)에 필적할 정도로 우수하기 때문에, 텔레비전이나 퍼스널 컴퓨터 등의 디스플레이에도 사용되고 있다.
일반적인 TN(Twisted Nematic)형 액정 표시 패널은, 2매의 투명 유리 기판사이에 액정을 봉입한 구조를 갖고 있다. 이들 유리 기판의 서로 대향하는 2개의 면(대향면) 중, 한쪽 면측에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성되고, 다른 면측에는 TFT 및 화소 전극 등이 형성되어 있다.
또한, 각 유리 기판의 대향면과 반대측 면에는, 각각 편광판이 부착되어 있다. 이들 2매의 편광판은, 예를 들면 편광판의 편광축이 상호 직교하도록 배치되고, 이것에 따르면 전계를 걸지 않는 상태에서는 광을 투과하고, 전계를 인가한 상태에서는 차광하는 모드, 즉 노멀 화이트 모드가 된다. 또한, 2매의 편광판의 편 광축이 평행한 경우에는, 전계를 걸지 않는 상태에서는 광을 차단하고, 전계를 인가한 상태에서는 투과하는 모드, 즉 노멀 블랙 모드가 된다. 이하, TFT 및 화소 전극이 형성된 기판을 TFT 기판이라고 하며, 컬러 필터 및 공통 전극이 형성된 기판을 CF 기판이라고 한다.
현재, 일반적인 액정 표시 패널에는 TFT의 동작층을 비정질 실리콘으로 형성한 것이 사용되고 있다. 그러나, 비정질 실리콘에서는 캐리어 이동도가 느리기 때문에, 대형이면서 고정밀의 액정 표시 패널에 적용하는 것이 어렵다는 결점이 있다. 이 때문에, TFT의 동작층을 폴리실리콘으로 형성하는 것이 제안되며, 일부 제품에는 이미 실용화되고 있다.
이러한 액정 표시 패널에서는, 화소 TFT뿐만 아니라, CMOS 등에 의해 구성되는 데이터 드라이버나 게이트 드라이버 등의 주변 회로를 기판 위에 일체적으로 형성하는 것이 가능해져, 액정 표시 패널의 제조 비용을 대폭 저감화할 수 있다는 이점이 있다. 단, 폴리실리콘 TFT로서는 오프 전류가 크기 때문에, 화소부에 형성하는 TFT(이하, 화소 TFT)로서는 LDD(Lightly Doped Drain) 구조로 하는 것이 필요하다.
도 1a∼도 1l은 종래의 액정 표시 패널의 TFT 기판의 제조 방법을 공정순으로 도시한 단면도이다. 이들 도면에서는, 설명의 형편상, 도면의 좌측에 화소 TFT(n형 TFT)를 도시하고, 우측에 주변 회로의 p형 TFT를 도시하고 있지만, 실제로는 화소 TFT는 표시 영역 내에 형성되고, 주변 회로는 표시 영역 외측에 형성된다. 또한, 주변 회로의 n형 TFT는 화소 TFT와 마찬가지로 형성되므로, 여기서는 주변 회로의 n형 TFT의 도시 및 설명을 생략한다.
우선, 도 1a에 도시한 바와 같이, 유리 기판(11) 위에 SiN막(12a) 및 SiO2막(12b)의 2층 구조의 버퍼층(12)을 형성한다. 또한, SiO2막(12b) 위에 비정질 실리콘막을 성막한 후, 엑시머 레이저를 사용한 레이저 어닐링에 의해 비정질 실리콘을 폴리실리콘으로 변화시켜 폴리실리콘막(13)을 형성한다. 그리고, 이 폴리실리콘막(13) 위에 포토레지스트를 도포하고, 노광 및 현상 처리를 실시하여, 소정의 형상의 포토레지스트막(14)을 형성한다. 그 후, 도 1b에 도시한 바와 같이, 포토레지스트막(14)을 마스크로 하여 폴리실리콘막(13)을 에칭하고, TFT 형성 영역에만 폴리실리콘막(13)을 남긴다.
그 후, 레지스트막(14)을 제거한다.
이어서, 도 1c에 도시한 바와 같이, 기판(11)의 상측 전면에 절연막(15) 및 도전막(16)을 순차적으로 형성한다. 그리고, 포토리소그래피법에 의해, 도전막(16) 및 절연막(15)을 에칭하고, 도 1d에 도시한 바와 같이, 게이트 전극(19) 및 게이트 절연막(18)을 형성한다. 이 때, 게이트 전극(19) 폭이 게이트 절연막(18)의 폭보다도 약간 좁아지도록 한다.
이어서, 도 1e에 도시한 바와 같이, 폴리실리콘막(13)에 P(인)을 이온 주입하여 n형 TFT의 소스/드레인 영역을 형성한다. 예를 들면 게이트 절연막(18) 및 게이트 전극(19)을 마스크로 하고, 저에너지로 P를 폴리실리콘막(13)에 고농도로 이온 주입하여, 고농도 불순물 확산 영역(13b)을 형성한다. 또한, 게이트 전극(19)을 마스크로 하고, 고에너지로 P를 폴리실리콘막(13)에 저농도로 이온 주입하여, n형 TFT의 LDD 영역(13a)을 형성한다.
이어서, 도 1f에 도시한 바와 같이, n형 TFT를 피복하는 레지스트막(20)을 형성한다. 그리고, p형 TFT 형성 영역의 폴리실리콘막(13)에 B(붕소)를 이온 주입하여, p형 TFT의 소스/드레인 영역을 형성한다. 예를 들면, 게이트 전극(19) 및 게이트 절연막(18)을 마스크로 하고, 저에너지로 B를 폴리실리콘막(13)에 고농도로 이온 주입하여, 고농도 불순물 확산 영역(13d)을 형성한다. 또한, 게이트 전극(19)을 마스크로 하고, 고에너지로 B를 폴리실리콘막(13)에 저농도로 이온 주입하여, LDD 영역(13c)을 형성한다. 이와 같이, n형 불순물을 주입한 폴리실리콘막(13)에 p형 불순물을 n형 불순물보다도 다량으로 주입함으로써, n형 TFT를 p형 TFT로 바꿀 수 있다. 그 후, 레지스트막(20)을 제거한다.
이어서, 도 1g에 도시한 바와 같이, 폴리실리콘막(13)에 엑시머 레이저를 조사함으로써, 폴리실리콘막(13)에 도입된 불순물을 활성화시킨다.
이어서, 도 1h에 도시한 바와 같이, 기판(11)의 상측 전면에, 층간 절연막으로서 SiO2막(21) 및 SiN막(22)을 순차적으로 형성한다. 또한, SiN막(22) 위에, ITO(indium-tin oxide : 인듐 산화주석)막(23)을 형성하고, 화소 전극 형성 영역의 ITO막(23) 위에 레지스트막(24)을 형성한다.
이어서, 도 1i에 도시한 바와 같이, 레지스트막(24)을 마스크로 하여 ITO막(23)을 에칭하고, 화소 전극(25)을 형성한다. 그 후, 화소 전극(25) 위의 레 지스트막(24)을 제거한다.
이어서, 도 1j에 도시한 바와 같이, 기판(11)의 상측 전면에 포토레지스트를 도포하고, 노광 및 현상 처리를 실시하여, 컨택트홀 형성 영역에 대응하는 부분이 개구된 레지스트막(26)을 형성한다. 그리고, 도 1k에 도시한 바와 같이, 레지스트막(26)을 마스크로 하여 SiN막(22) 및 SiO2막(21)을 에칭하고, SiN막(22) 표면으로부터 고농도 불순물 확산 영역(13b, 13d)에 도달하는 컨택트홀(22a)을 형성한다. 그 후, 레지스트막(26)을 제거한다.
이어서, 도 1l에 도시한 바와 같이, 기판(11)의 상측 전면에 금속막을 형성하고, 포토리소그래피법에 의해 금속막을 패터닝하여, 소정의 배선(소스/드레인 전극을 포함 : 27)을 형성한다. 화소 TFT의 소스 영역은, 배선(27)을 통해 화소 전극(25)에 전기적으로 접속된다. 또한, 화소 TFT의 드레인 영역은 다른 배선(27)을 통해 데이터 버스 라인에 접속된다. 이와 같이 하여, 액정 표시 패널의 TFT 기판이 완성된다.
그러나, 본원 발명자들은 상술한 종래의 TFT 기판의 제조 방법에는 이하에 나타나는 문제점이 있다고 생각한다. 즉, 종래 방법에서는 마스크 공정이 많아, 제조 비용이 상승하는 원인으로 되어 있다. 마스크 공정에는, 포토레지스트 도포 공정, 프리-베이킹 공정, 노광 공정, 현상 공정 및 포스트-베이킹 공정 등의 서브 공정이 포함되어 있으므로, 마스크 공정을 줄일 수 있으면, 제품의 제조 비용을 대 폭 저감 시킬 수 있다.
본 발명의 목적은, 마스크 공정 수를 줄일 수 있는 박막 트랜지스터 장치 및 그 제조 방법을 제공하는 것에 있다.
본원 청구항 1에 기재된 박막 트랜지스터 장치는, 기판과, 상기 기판 위에 형성된 박막 트랜지스터와, 상기 기판 위에 형성되어 상기 박막 트랜지스터를 피복하는 제1 절연막과, 상기 제1 절연막 위에 소정의 패턴으로 형성된 표시용 전극과, 상기 제1 절연막 위에 형성되어 상기 표시용 전극의 일부를 피복하는 제2 절연막과, 상기 제2 절연막의 표면으로부터 상기 박막 트랜지스터의 소스/드레인 영역에 도달하는 컨택트홀과, 상기 제2 절연막 위로부터 상기 표시용 전극 위로 연장하여 형성되고, 상기 컨택트홀을 통해 상기 박막 트랜지스터의 소스/드레인 영역에 접속된 배선을 갖는 것을 특징으로 한다.
본 발명에서는, 박막 트랜지스터를 피복하는 제1 절연막 위에 표시용 전극이 형성되어 있고, 이 표시용 전극은 제2 절연막(보호막) 위에 형성된 배선을 통해 박막 트랜지스터와 전기적으로 접속되어 있다. 이러한 구조로 함으로써, 종래와 비교하여 제조 공정 수를 삭감시킬 수 있다.
본원 청구항 6에 기재된 박막 트랜지스터 장치의 제조 방법은, 기판 위의 제1 도전형 박막 트랜지스터 형성 영역 및 제2 도전형 박막 트랜지스터 형성 영역에 각각 반도체막을 형성하는 공정과, 상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 반도체막에 제1 도전형 불순물을 도입하여 제1 도전형 소스/드레인 영역을 형성하는 공정과, 상기 기판의 상측 전면에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막 위에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 위에, 상기 제1 도전형 박막 트랜지스터 형성 영역 및 표시용 전극 형성 영역을 피복하는 레지스트막을 형성하는 공정과, 상기 제2 도전형 박막 트랜지스터 형성 영역의 상기 반도체막에 제2 도전형 불순물을 도입하여 제2 도전형 소스/드레인 영역을 형성하는 공정과, 상기 제1 도전형 박막 트랜지스터 형성 영역 위의 상기 레지스트막을 제거하고, 상기 표시용 전극 형성 영역 위에만 상기 레지스트막을 남기는 공정과, 상기 레지스트막을 마스크로 하여 상기 제1 도전막을 에칭함으로써 표시용 전극을 형성하는 공정과, 상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과, 상기 기판의 상측 전면에 제2 층간 절연막을 형성하는 공정과, 상기 제2 층간 절연막 표면으로부터 상기 박막 트랜지스터의 소스/드레인 영역에 도달하는 컨택트홀을 형성하는 공정과, 상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 소정의 패턴으로 가공하는 공정을 포함하는 것을 특징으로 한다.
또한, 본원 청구항 10에 기재된 박막 트랜지스터 장치의 제조 방법은, 기판 위의 제1 도전형 박막 트랜지스터 형성 영역 및 제2 도전형 박막 트랜지스터 형성 영역에 각각 반도체막을 형성하는 공정과, 상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 반도체막에 제1 도전형 불순물을 도입하여 제1 도전형 소스/드레인 영역을 형성하는 공정과, 상기 기판의 상측 전면에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막 위에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 위의 상기 제1 도전형 박막 트랜지스터 형성 영역에는 얇고, 표시용 전극 형성 영역에는 두껍게 레지스트막을 형성하는 공정과, 상기 레지스트막을 마스크로 하여, 상기 제2 도전형 박막 트랜지스터 형성 영역의 상기 제1 도전막을 제거하는 공정과, 상기 제2 도전형 박막 트랜지스터 형성 영역의 상기 반도체막에 제2 도전형 불순물을 도입하여 제2 도전형 소스/드레인 영역을 형성하는 공정과, 상기 제1 도전형 박막 트랜지스터 형성 영역 위의 상기 레지스트막을 제거하고, 상기 표시용 전극 형성 영역 위에만 상기 레지스트막을 남기는 공정과, 상기 레지스트막을 마스크로 하여 상기 제1 도전막을 에칭함으로써 표시용 전극을 형성하는 공정과, 상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과, 상기 기판의 상측 전면에 제2 층간 절연막을 형성하는 공정과, 상기 제2 층간 절연막의 표면으로부터 상기 박막 트랜지스터의 소스/드레인 영역에 도달하는 컨택트홀을 형성하는 공정과, 상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 소정의 패턴으로 가공하는 공정을 포함하는 것을 특징으로 한다.
청구항 6, 10의 발명에서는, 제2 도전형 박막 트랜지스터 형성 영역의 반도체막에 제2 도전형 불순물을 도입할 때에 제1 도전형 박막 트랜지스터를 제2 도전형 불순물로부터 보호하는 레지스트막을 이용하여, 표시용 전극을 형성한다.
즉, 제2 도전형 박막 트랜지스터 형성 영역의 반도체막에 제2 도전형 불순물을 도입한 후, 제1 도전형 박막 트랜지스터 형성 영역 위의 레지스트막을 제거하고, 표시용 전극 형성 영역 위에만 레지스트막을 남긴다. 그리고, 이 레지스트막 을 마스크로 하여 제1 도전막을 에칭함으로써, 표시용 전극을 형성한다.
이에 따라, 종래와 비교하여 마스크 공정을 삭감할 수 있고, 박막 트랜지스터 장치의 제조 비용을 저감시킬 수 있다.
본원 청구항 13에 기재된 박막 트랜지스터 장치의 제조 방법은, 기판 위의 박막 트랜지스터 형성 영역에 반도체막을 형성하는 공정과, 상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 기판의 상측 전면에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 위에 표시용 전극이 되는 제1 도전막을 형성하는 공정과, 포토리소그래피법에 의해, 상기 제1 도전막의 표면으로부터 상기 반도체막에 도달하는 컨택트홀을 형성하는 공정과, 상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과, 상기 제2 도전막 위에 배선 형성 영역 및 표시용 전극 형성 영역을 피복하는 레지스트막을 형성하는 공정과, 상기 레지스트막을 마스크로 하여 상기 제2 도전막 및 상기 제1 도전막을 에칭하는 공정과, 상기 배선 형성 영역에 상기 레지스트막을 남기고, 상기 표시용 전극 형성 영역의 레지스트막을 제거하는 공정과, 상기 레지스트막을 마스크로 하여 상기 표시용 전극 형성 영역 위의 상기 제2 도전막을 에칭 제거하는 공정을 포함하는 것을 특징으로 한다.
본 발명에서는, 표시용 전극이 되는 제1 도전막 위에 배선이 되는 제2 도전막을 형성한다. 그리고, 제2 도전막을 에칭할 때에 사용한 마스크를 이용하여 표시용 전극을 형성한다.
즉, 배선 형성 영역 및 표시용 전극 형성 영역의 제1 도전막 및 제2 도전막을 레지스트막으로 보호한 상태에서, 그 밖의 영역 위의 제1 도전막 및 제2 도전막 을 에칭한다. 그 후, 배선 형성 영역 위에 레지스트막을 남긴 상태에서, 표시용 전극 형성 영역의 레지스트막을 제거한다. 그리고, 표시용 전극 형성 영역의 제1 도전막 위에 형성되어 있는 제2 도전막을 에칭 제거하여, 제1 도전막을 노출시킨다.
본 발명에서는, 이와 같이 하여 표시용 전극을 형성하므로, 종래와 비교하여 마스크 공정을 삭감할 수 있고, 박막 트랜지스터 장치의 제조 비용을 저감시킬 수 있다.
본원 청구항 17에 기재된 박막 트랜지스터 장치의 제조 방법은, 기판 위의 박막 트랜지스터 형성 영역에 반도체막을 형성하는 공정과, 상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 기판의 상측 전면에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 위에 표시용 전극이 되는 제1 도전막을 형성하는 공정과, 상기 제1 도전막 위에 컨택트홀 형성 영역이 개구된 레지스트막을 형성하는 공정과, 상기 레지스트막을 마스크로 하여 에칭을 행하고, 상기 제1 도전막의 표면으로부터 상기 반도체막에 도달하는 컨택트홀을 형성하는 공정과, 상기 레지스트막을 표시용 전극 형성 영역 위에만 남겨 제거하는 공정과, 상기 표시용 전극 형성 영역 위에 잔존하는 상기 레지스트막을 마스크로 하여 상기 제1 도전막을 에칭하는 공정과, 상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과, 상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 소정의 형상으로 가공하는 공정을 포함하는 것을 특징으로 한다.
본 발명에서는, 컨택트홀을 형성할 때에 사용한 레지스트막을 이용하여 표시 용 전극을 형성한다. 즉, 층간 절연막 위에 표시용 전극이 되는 제1 도전막을 형성한 후, 제1 도전막 위에 레지스트막을 소정의 패턴으로 형성하고, 제1 도전막 및 층간 절연막을 에칭하여, 박막 트랜지스터의 소스/드레인 영역에 도달하는 컨택트홀을 형성한다. 그 후, 표시용 전극 형성 영역에만 레지스트막을 남기고, 다른 영역의 레지스트막을 제거한다. 그리고, 잔존한 레지스트막을 마스크로 하여 제1 도전막을 에칭하여, 표시용 전극을 형성한다.
본 발명에서는, 이와 같이 하여 표시용 전극을 형성하므로, 종래와 비교하여 마스크 공정을 삭감할 수 있어, 박막 트랜지스터 장치의 제조 비용을 저감시킬 수 있다.
본원 청구항 21에 기재된 박막 트랜지스터 장치는, 기판과, 상기 기판 위에 형성되고 LDD 구조의 소스/드레인 영역을 갖는 반도체막과, 상기 기판 위 및 상기 반도체막 위에 형성된 제1 절연막과, 상기 반도체막 상방의 상기 제1 절연막 위에 형성된 제1 도전막과, 이 제1 도전막 위에 제1 도전막보다도 좁은 폭으로 형성된 제2 도전막에 의해 구성되는 게이트 전극과, 상기 제1 절연막 위에 상기 제1 도전막과 동일 재료로 형성된 표시용 전극과, 상기 제1 절연막 위에 형성되며 상기 게이트 전극을 피복하는 제2 절연막과, 상기 제2 절연막의 표면으로부터 상기 반도체막에 이르는 컨택트홀과, 상기 제2 절연막 위에 형성되고, 일단측이 상기 컨택트홀을 통해 상기 반도체막에 전기적으로 접속하며, 타단측이 상기 표시용 전극과 전기적으로 접속한 배선을 갖는 것을 특징으로 한다.
본 발명에서는, 제1 도전막과, 이 제1 도전막보다도 좁은 폭의 제2 도전막에 의해 게이트 전극을 구성하고 있다. 또, 표시용 전극을 제1 도전막과 동일한 재료로 형성하고 있다. 이러한 구조로 함으로써, LDD 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 장치의 제조 공정 수를 종래와 비교하여 삭감할 수 있다.
본원 청구항 25에 기재된 박막 트랜지스터 장치의 제조 방법은, 기판 위의 박막 트랜지스터 형성 영역에 반도체막을 형성하는 공정과, 상기 기판의 상측 전면에 제1 절연막, 제1 도전막 및 제2 도전막을 순차적으로 형성하는 공정과, 상기 제2 도전막 위의 표시용 전극 형성 영역 및 게이트 전극 형성 영역에 레지스트막을 형성하는 공정과, 상기 레지스트막을 마스크로 하여 상기 제2 도전막을 등방성 에칭하고, 다시 상기 제1 도전막을 이방성 에칭하여, 표시용 전극 및 테라스 구조의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 형성 영역의 상기 레지스트막을 남기고, 상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과, 상기 표시용 전극 위에 잔존하는 상기 제2 도전막을 제거하는 공정과, 상기 게이트 전극 형성 영역의 상기 레지스트막을 제거하는 공정과, 상기 반도체막에 불순물을 도입하여 소스/드레인 영역을 형성하는 공정과, 상기 기판의 상측 전면에 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 패터닝하여 상기 표시용 전극을 노출시킴과 함께, 상기 제2 절연막의 표면으로부터 상기 반도체막에 도달하는 컨택트홀을 형성하는 공정과, 상기 기판의 상측 전면에 제3 도전막을 형성하는 공정과, 상기 제3 도전막을 패터닝하고 상기 반도체막과 상기 표시용 전극을 전기적으로 접속하는 배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에서는, 제1 도전막 위에 제2 도전막을 형성하고, 다시 그 위에 레지 스트막을 형성한다. 그리고, 레지스트막을 마스크로 하여 제2 도전막을 등방성 에칭하고, 또한 제1 도전막을 이방성 에칭하고, 제1 도전막 및 제2 도전막으로 이루어지는 테라스 구조의 게이트 전극과, 제1 도전막으로 이루어지는 표시용 전극을 형성한다.
그 후, 게이트 전극 형성 영역에 레지스트막을 남겨, 표시용 전극 형성 영역의 레지스트막을 제거한 후, 표시용 전극 위에 잔존하는 제2 도전막을 에칭에 의해 제거한다.
본 발명에서는, 이와 같이 하여 1회의 마스크 공정으로 표시용 전극과 테라스 구조의 게이트 전극을 형성하므로, 종래와 비교하여 마스크 공정을 삭감할 수 있어, 박막 트랜지스터 장치의 제조 비용을 저감시킬 수 있다.
이하, 본 발명의 실시예에 대하여, 첨부의 도면을 참조하여 설명한다.
(제1 실시예)
도 2는 본 발명의 제1 실시예의 박막 트랜지스터 장치(투과형 액정 표시 패널)의 구성을 도시한 블록도이다. 단, 이하의 예에서는 XGA(1024 ×768 픽셀) 모드의 액정 표시 패널에 대하여 설명한다.
본 실시예의 액정 표시 패널은, 제어 회로(101), 데이터 드라이버(102), 게이트 드라이버(103) 및 표시부(104)에 의해 구성되어 있다. 이 액정 표시 패널에는, 컴퓨터 등의 외부 장치(도시하지 않음)로부터 표시 신호 RGB(R(적) 신호, G(녹) 신호 및 B(청) 신호), 수평 동기 신호 Hsync 및 수직 동기 신호 Vsync 등의 신호가 공급되고, 전원(도시하지 않음)으로부터 고전압 VH(예를 들면, 18V), 저전압 VL(예를 들면, 3.3V 또는 5V) 및 접지 전위 Vgnd가 공급된다.
표시부(104)에는, 수평 방향으로 3072(1024 ×RGB)개, 수직 방향으로 768개의 화소가 배열되어 있다. 각 화소는 n형 TFT(105)와, 이 n형 TFT(105)의 소스 전극에 접속된 표시 셀(106) 및 축적 용량(107)에 의해 구성되어 있다. 표시 셀(106)은, 한쌍의 전극과, 이들 전극 사이의 액정에 의해 구성된다.
또한, 표시부(104)에는 수직 방향으로 연장되는 3072개의 데이터 버스 라인(108)과, 수평 방향으로 연장되는 768개의 게이트 버스 라인(109)이 형성되어 있다. 수평 방향으로 배열되는 화소의 각 TFT(105)의 게이트 전극은 동일한 게이트 버스 라인(109)에 접속되고, 수직 방향으로 배열되는 화소의 각 TFT(105)의 드레인 전극은 동일한 데이터 버스 라인(108)에 접속되어 있다.
제어 회로(101)는 수평 동기 신호 Hsync 및 수직 동기 신호 Vsync를 입력하고, 1수평 동기 기간의 개시 시에 액티브해지는 데이터 스타트 신호 DSI와, 1수평 동기 기간을 일정한 간격으로 분할하는 데이터 클럭 DCLK와, 1 수직 동기 기간의 개시 시에 액티브해지는 게이트 스타트 신호 GSI와, 1 수직 동기 기간을 일정한 간격으로 분할하는 게이트 클럭 GCLK를 출력한다.
데이터 드라이버(102)는 시프트 레지스터(102a), 레벨 시프터(102b) 및 아날로그 스위치(102c)에 의해 구성되어 있다.
시프트 레지스터(102a)는, 3072개의 출력 단자를 갖고 있다. 이 시프트 레지스터(102a)는 데이터 스타트 신호 DSI에 의해 초기화되어, 데이터 클럭 DCLK에 동기한 타이밍에서 각 출력 단자로부터 순서대로 저전압의 액티브 신호를 출력한 다.
레벨 시프터(102b)는 3072개의 입력 단자와 3072개의 출력 단자를 구비하고 있다. 그리고, 시프트 레지스터(102a)로부터 출력된 저전압의 액티브 신호를, 고전압으로 변환하여 출력한다.
아날로그 스위치(102c)도, 3072개의 입력 단자와 3072개의 출력 단자를 갖고 있다. 아날로그 스위치(102c)의 각 출력 단자는 각각 대응하는 데이터 버스 라인(108)에 접속되어 있다. 아날로그 스위치(102c)는 레벨 시프터(102b)로부터 액티브 신호를 입력하면, 액티브 신호를 입력한 입력 단자에 대응하는 출력 단자에 표시 신호 RGB(R 신호, G 신호 및 B 신호 중 하나)를 출력한다.
즉, 데이터 드라이버(102)는, 1수평 동기 기간 내에 데이터 클럭 DCLK에 동기한 타이밍에서, 표시부(104)의 3072개의 데이터 버스 라인(108)에 R 신호, G 신호 및 B 신호를 순서대로 출력한다.
게이트 드라이버(103)는 시프트 레지스터(103a), 레벨 시프터(103b) 및 출력 버퍼(103c)에 의해 구성되어 있다.
시프트 레지스터(103a)는 768개의 출력 단자를 갖고 있다. 이 시프트 레지스터(103a)는 게이트 스타트 신호 GSI에 의해 초기화되어, 게이트 클럭 GCLK에 동기한 타이밍에서 각 출력 단자로부터 순서대로 저전압의 주사 신호를 출력한다.
레벨 시프터(103b)는, 768개의 입력 단자와 768개의 출력 단자를 구비하고 있다. 그리고, 시프트 레지스터(103a)로부터 입력된 저전압의 주사 신호를, 고전압으로 변환하여 출력한다.
출력 버퍼(103c)도, 768개의 입력 단자와 768개의 출력 단자를 갖고 있다. 출력 버퍼(103c)의 각 출력 단자는, 각각 대응하는 게이트 버스 라인(109)에 접속되어 있다. 출력 버퍼(103c)는, 레벨 시프터(103b)로부터 입력된 주사 신호를, 입력 단자에 대응하는 출력 단자를 통해 게이트 버스 라인(109)에 공급한다.
즉, 게이트 드라이버(103)로부터는, 1 수직 동기 기간 내에 게이트 클럭 GCLK에 동기한 타이밍에서, 표시부(104)의 768개의 게이트 버스 라인(109)에 주사 신호를 순서대로 공급한다.
표시부(104)의 TFT(105)는 게이트 버스 라인(109)에 주사 신호가 공급되면 온이 된다. 이 때, 데이터 버스 라인(108)에 표시 신호 RGB(R 신호, G 신호 및 B 신호 중 하나)가 공급되면, 표시 셀(106) 및 축적 용량(107)에 표시 신호 RGB가 기입된다. 표시 셀(106)에서는, 기입된 표시 신호 RGB에 의해 액정 분자의 기울기가 변화하고, 그 결과 표시 셀(106)의 광 투과율이 변화한다. 각 화소마다 표시 셀(106)의 광 투과율을 제어함으로써, 원하는 화상이 표시된다.
본 실시예에서는, 상술한 바와 같이 화소 내의 TFT(105)는 n형이다. 또한, 제어 회로(101), 데이터 드라이버(102) 및 게이트 드라이버(103)는 p형 TFT 및 n형 TFT에 의해 구성되어 있다.
도 3은, 본 발명의 제1 실시예의 액정 표시 패널의 표시부에서의 단면도, 도 4는 표시부에서의 TFT 기판의 평면도이다. 또, 실제로는 각 화소마다, 도 2에 도시하는 축적 용량(107)이 형성되어 있지만, 여기서는 그 도시 및 설명을 생략한다.
본 실시예의 액정 표시 패널은, 도 3의 단면도에 도시한 바와 같이, 서로 대 향하여 배치된 TFT 기판(120) 및 CF 기판(150)과, 이들 TFT 기판(120) 및 CF 기판(150) 사이에 봉입된 액정(180)에 의해 구성되어 있다.
TFT 기판(120)은 유리 기판(투명 절연 기판 : 121)과, 유리 기판(121) 위에 형성된 데이터 버스 라인(108), 게이트 버스 라인(109), TFT(105) 및 화소 전극(표시용 전극 : 128) 등에 의해 구성되어 있다. 본 실시예에서는, 게이트 버스 라인(109)의 일부가 TFT(105)의 게이트 전극이 되고, TFT(105)의 소스 전극은 화소 전극(128)에 접속되고, 드레인 전극은 데이터 버스 라인(108)에 접속되어 있다. 또한, 화소 전극(128) 위에는 배향막(131)이 형성되어 있다.
한편, CF 기판(150)은 유리 기판(투명 절연 기판 : 151)과, 이 유리 기판(151) 위에 형성된 블랙 매트릭스(152), 컬러 필터(153) 및 공통 전극(154)에 의해 구성되어 있다. 블랙 매트릭스(152)는 화소 사이의 영역 및 TFT 형성 영역을 피복하도록 형성되어 있다. 또한, 각 화소마다, 적색, 녹색 및 청색 중 하나의 컬러 필터(153)가 형성되어 있다.
본 실시예에서는, 컬러 필터(153) 위에 공통 전극(154)이 형성되어 있고, 이 공통 전극(154)의 표면은 배향막(155)에 의해 피복되어 있다.
이들 TFT 기판(120) 및 CF 기판(150)은, 배향막(131, 155)이 형성된 면을 서로 대향시켜 배치된다. 도 5는 TFT(105)의 형성 영역에서의 단면을 도시한 도면이다. 이 도 5를 참조하여, TFT 기판(120)의 구성을 더 상세히 설명한다. 단, 도 5에서는 배향막(131)의 도시를 생략하고 있다.
유리 기판(121) 위에는, SiN막(122a) 및 SiO2막(122b)에 의해 구성되는 버퍼층(122)이 형성되어 있다. 이 버퍼층(122)의 소정의 영역 위에는, TFT(105)의 동작층인 폴리실리콘막(123)이 형성되어 있다.
이 폴리실리콘막(123)에는 LDD 구조의 소스/드레인 영역이 형성되어 있다. 즉, 폴리실리콘막(123)에는, 한쌍의 LDD 영역(저농도 불순물 영역 : 123a)이 채널 영역을 사이에 두고 형성되어 있다. 또한, 이들 한쌍의 LDD 영역(123a)의 외측에는, 각각 고농도 불순물 확산 영역(123b)이 형성되어 있다.
폴리실리콘막(123)의 채널 영역 및 LDD 영역(123a) 위에는, 게이트 절연막(124)이 형성되어 있고, 이 게이트 절연막(124) 위에는 게이트 전극(125)(게이트 버스 라인(109))이 형성되어 있다. 본 실시예에서는, 게이트 전극(125)의 폭은 게이트 절연막(124)의 폭보다도 약간 좁게 되어 있다.
버퍼층(122) 위에는, TFT(105)를 피복하도록 하여 제1 층간 절연막(127)이 형성되어 있다. 이 제1 층간 절연막(127)의 소정의 영역 위에는 화소 전극(128)이 형성되어 있다. 또한, 제1 층간 절연막(127) 위에는 제2 층간 절연막(보호막 : 129)이 형성되어 있다. 단, 제2 층간 절연막(129)은 화소 전극(128)에 대응하는 부분이 개구되어 있고, 화소 전극(128)이 노출하도록 되어 있다.
제2 층간 절연막(129) 위에는, 데이터 버스 라인(108) 및 그 밖의 배선(130)이 형성되어 있다. 데이터 버스 라인(108)은 배선(130)과, 층간 절연막(127, 129)에 형성된 컨택트홀을 통해 TFT(105)의 드레인 영역에 전기적으로 접속되고, 화소 전극(128)은 다른 배선(130) 및 다른 컨택트홀을 통해 TFT(105)의 소스 영역에 전기적으로 접속되어 있다.
도 6∼도 17은 상술한 구조를 갖는 TFT 기판의 제조 방법을 공정순으로 도시한 단면도이다.
우선, 도 6에 도시한 바와 같이, 유리 기판(121) 위에 플라즈마 CVD법에 의해 SiN 및 SiO2를 순차적으로 퇴적시켜, 두께가 50㎚인 SiN막(122a)과, 두께가 100㎚인 SiO2막(122b)의 2층 구조의 버퍼층(122)을 형성한다. 또한, 플라즈마 CVD법에 의해, 버퍼층(122) 위에 비정질 실리콘막을 약 40㎚의 두께로 형성하고, 이 비정질 실리콘막을 레이저 어닐링 처리하여, 폴리실리콘막(123)을 형성한다. 그 후, 포토리소그래피법에 의해 폴리실리콘막(123)을 섬 형상으로 가공한다.
이어서, 도 7에 도시한 바와 같이, 기판(121)의 상측 전면에, 게이트 절연막(124)이 되는 SiO2막(141)을 약 100㎚의 두께로 형성하고, 그 위에 게이트 전극(125)이 되는 AlNd막(142)을 약 300㎚의 두께로 형성한다.
그 후, AlNd막(142) 위에 포토레지스트를 도포하고, 노광 및 현상 처리를 실시하여 원하는 형상의 레지스트막(143)을 형성한다.
이어서, 도 8에 도시한 바와 같이, 레지스트막(143)을 마스크로 하여 AlNd막(142)을 웨트 에칭(등방성 에칭)하고, 게이트 전극(125)(게이트 버스 라인(109)) 및 그 밖의 배선(도시하지 않음)을 형성한다. 이 때, AlNd막(142)을 오버-에칭하고, 레지스트막(143)의 엣지와 게이트 전극(125)의 엣지와의 간격(수평 방향의 거리)이 0.3∼2㎛가 되도록 한다. 또한, 레지스트막(143)을 마스크로 하여 SiO2막(141)을, 예를 들면 불소계 가스로 드라이 에칭(이방성 에칭)하고, 레지스트막(143)과 거의 동일한 폭의 게이트 절연막(124)을 형성한다. 그 후, 레지스트막(143)을 제거한다.
본 실시예에서는, 이와 같이 하여 1회의 마스크 공정에서, 게이트 절연막(124)과, 게이트 절연막(124)보다도 폭이 좁은 게이트 전극(125)으로 이루어지는 테라스 구조를 형성한다.
또, 본 실시예에서는, 후술하는 바와 같이 게이트 전극(125) 및 게이트 절연막(124)으로 이루어지는 테라스 구조를 이용하여 LDD 영역(123a) 및 고농도 불순물 확산 영역(123b)을 1회의 마스크 공정으로 형성한다. 이 때, 게이트 절연막(124)의 엣지와 게이트 전극(125)의 엣지와의 수평 방향의 간격이 0.3㎛ 미만이면, LDD 영역(123a)을 형성하는 효과가 충분하지 않으며, 또한 게이트 절연막(124)의 엣지와 게이트 전극(125)의 엣지와의 수평 방향의 간격이 2㎛를 초과하면, 박막 트랜지스터의 사이즈가 커져, 고정밀화가 곤란해진다. 이 때문에, 게이트 절연막(124)의 엣지와 게이트 전극(125)의 엣지와의 간격은 0.3∼2㎛로 하는 것이 바람직하다.
이어서, 도 9에 도시한 바와 같이 폴리실리콘막(123)에 P(인)을 이온 주입하여 TFT(105)의 소스/드레인 영역을 형성한다. 예를 들면, 게이트 전극(125) 및 게이트 절연막(124)을 마스크로 하고, 가속 에너지가 10keV, 도우즈량이 1.0 × 1015㎝-2의 조건에서 폴리실리콘막(123)에 P을 이온 주입하여, 고농도 불순물 확산 영역(123b)을 형성한다. 또한, 게이트 전극(125)을 마스크로 하여, 가속 에너지가 70keV, 도우즈량이 5.0 × 1013㎝-2의 조건에서 폴리실리콘막(123)에 P를 이온 주입하여, LDD 영역(123a)을 형성한다.
이어서, 도 10에 도시한 바와 같이 CVD법에 의해 기판(121)의 상측 전면에 제1 층간 절연막(127)으로서, 두께가 약 60㎚의 SiO2막을 형성한다. 또한, 스퍼터법에 의해, 제1 층간 절연막(127) 위에, 두께가 약 70㎚의 ITO막(144)을 형성한다.
또, 화소 전극(128)의 재료는 ITO에 한정하는 것은 아니지만, 투과형 액정 표시 패널인 경우에는 투명 도전 재료를 사용하는 것이 필요하다. 투명 도전 재료로서는, 예를 들면 In, Sn 또는 Zn을 포함하는 산화물이 있다.
이어서, 도 11a, 도 11b에 도시한 바와 같이, 화소 전극 .형성 영역에는 두껍게, n형 TFT 형성 영역에는 얇고, 또한 p형 TFT 형성 영역에 대응하는 부분에 개구부를 갖는 레지스트막(145)을 형성한다.
예를 들면, 전면에 포토레지스트막(145)을 형성한 후, n형 TFT 형성 영역 및 화소 전극 형성 영역을 차광하는 제1 노광 마스크와, n형 TFT 형성 영역만을 차광하는 제2 노광 마스크를 사용하여, 각각 하프 노광을 행한다. 이 때, 1회째 및 2회째의 노광량을 제어하여, n형 TFT 형성 영역의 레지스트막과 화소 전극 형성 영역의 레지스트막과의 단차 크기를 바꿀 수 있다. 또한, 화소 전극 형성 영역을 완전하게 차광하고, n형 TFT 형성 영역에 대응하는 부분에는 해상도의 한계값 이하의 직경의 개구부가 다수 형성된 노광 마스크를 사용함으로써, 두꺼운 부분과 얇은 부 분을 갖는 레지스트막을 1회의 노광으로 형성할 수 있다.
본 실시예에서는, n형 TFT 형성 영역의 레지스트막(145)의 두께는 1.0㎛, 화소 전극 형성 영역의 레지스트막(145)의 두께는 1.5㎛로 한다. 단, 이들의 수치는, 프로세스에 따라 적절하게 변경할 필요가 있다.
그 후, 레지스트막(145)에 의해 화소 전극 형성 영역 및 n형 TFT 형성 영역을 보호하면서, p형 TFT 형성 영역의 폴리실리콘막(123)에 B(붕소)를 이온 주입하여, 소스/드레인 영역을 형성한다. 예를 들면, 게이트 전극(125) 및 게이트 절연막(124)을 마스크로 하여, 가속 에너지가 10keV, 도우즈량이 2 × 1015㎝-2의 조건에서 폴리실리콘막(123)에 B를 이온 주입하고, 고농도 불순물 확산 영역(123d)을 형성한다. 또한, 게이트 전극(125)을 마스크로 하여, 가속 에너지가 70keV, 도우즈량이 2.0 × 1014㎝-2의 조건에서 폴리실리콘막(123)에 B를 이온 주입하여, LDD 영역(123c)을 형성한다.
또, 도 18a, 도 18b에 도시한 바와 같이, p형 TFT 형성 영역 위의 ITO막(144)을 제거한 후에, 폴리실리콘막(123)에 붕소를 주입하고 LDD 영역(123c) 및 고농도 불순물 확산 영역(123d)을 형성해도 된다.
이어서, 도 12a, 도 12b에 도시한 바와 같이, 레지스트막(145)을 산소 플라즈마 처리(애싱)하여, 레지스트막(145)이 화소 전극 형성 영역에만 남도록 한다. 그리고, 이 레지스트막(145)을 마스크로 하여 ITO막(144)을 에칭하고, 화소 전극(128)을 형성한다. 그 후, 도 13에 도시한 바와 같이, 화소 전극(128) 위의 레지스트막(145)을 제거한다.
그 후, 열 처리 또는 레이저광 조사 처리 등을 실시하여, 폴리실리콘막(123)내에 도입된 불순물(P 및 B)을 활성화시킨다.
이어서, 도 14에 도시한 바와 같이, 기판(121)의 상측 전면에 SiN을 퇴적시키고, 두께가 약 400㎚의 제2 층간 절연막(129)을 형성한다.
이어서, 도 15에 도시한 바와 같이, 포토리소그래피법에 의해 제2 층간 절연막(129)의 표면으로부터 TFT(105)의 고농도 불순물 확산 영역(123b, 123d)에 도달하는 컨택트홀(129a)을 형성한다.
이어서, 도 16에 도시한 바와 같이, 스퍼터법에 의해 기판(121)의 상측 전면에, Ti(100㎚)/Al(200㎚)/Ti(100㎚)를 퇴적함으로써, 도전막(146)을 형성한다. 이 도전막(146)은, 컨택트홀(129a)을 통해 고농도 불순물 확산 영역(123b, 123d)에 전기적으로 접속하고 있다.
또, 도전막(146)의 재료는 특별히 한정하는 것은 아니지만, 도전성이 양호한 Al 또는 Al 합금과, 실리콘에 대한 밀착성 및 내식성이 양호한 고융점 금속, 또는 그 질화물을 적층한 구조인 것이 바람직하다. 도전막(146)으로서 적합한 고융점 금속에는, 예를 들면 Mo(몰리브덴), Ti(티탄), Cr(크롬), Ta(탄탈) 및 W(텅스텐) 등이 있다.
이어서, 도 17에 도시한 바와 같이, 포토리소그래피법에 의해 도전막(146)을 패터닝하여, 데이터 버스 라인(108) 및 그 밖의 배선(130)을 형성한다. 본 실시예에서는, TFT(105)의 소스 영역과 화소 전극(128)이 배선(130)을 통해 전기적으로 접속되어 있고, TFT(105)의 드레인 영역과 데이터 버스 라인(108)이 다른 배선(130)을 통해 전기적으로 접속되어 있다.
이와 같이 하여 제조된 TFT 기판과, 컬러 필터 및 공통 전극 등이 형성된 CF 기판을 대향시켜 배치하고, 양자간에 액정을 봉입함으로써, 액정 표시 패널이 완성된다.
본 실시예에서는, 상술한 바와 같이 n형 TFT을 피복하는 레지스트막(145)에 단차를 형성하고, 이 레지스트막(145)을 사용하여, p형 TFT의 형성 시에 n형 TFT 형성 영역의 폴리실리콘막(123) 내에 B(붕소)가 주입되지 않도록 하고 있다. 그 후, 이 레지스트막(145)을 산소 플라즈마 처리하여 화소 전극 형성 영역에만 레지스트막(145)을 남겨, 잔존하는 레지스트막(145)을 마스크로 하여 ITO막(144)을 에칭하여 화소 전극(128)을 형성하고 있다. 이에 따라, 종래 방법과 비교하여 공정 수를 삭감시킬 수 있다. 또한, 본 실시예에서는 컨택트홀을 형성하는 공정이 1회만으로도 충분하며, 제조 공정 수가 더 삭감된다. 따라서, 본 실시예에 의해, 액정 표시 패널의 제조 비용을 현저히 저감시킬 수 있다.
또, 상기 실시예에서는 제2 절연막이 SiN에 의해 형성되어 있는 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것이 아니며 제2 절연막을 폴리이미드나 감광성 수지에 의해 형성해도 된다. 감광성 수지에 의해 제2 절연막을 생성하는 경우에는, 성막 공정을 더 삭감시킬 수 있어, 제조 공정 수를 보다 한층 삭감시킬 수 있다.
(제2 실시예)
도 19는 본 발명의 제2 실시예의 박막 트랜지스터 장치의 회로도이다. 본 실시예는, 본 발명을 유기 EL 표시 패널에 적용한 예를 나타내고 있다.
유리 기판 위에는, 수직 방향으로 연장되는 복수개의 데이터 버스 라인(191) 및 전원 공급 라인(192)과, 수평 방향으로 연장되는 복수개의 주사 버스 라인(193)이 형성되어 있다. 데이터 버스 라인(191), 전원 공급 라인(192) 및 주사 버스 라인(193)에 의해 구획된 영역이 각각 화소 영역이 된다.
각 화소 영역에는 각각 스위칭용 TFT(194)와, 구동용 TFT(195)와, 컨덴서(196)와, 유기 EL 소자(발광 소자 : 197)가 형성되어 있다.
스위칭용 TFT(194)의 게이트는 주사 버스 라인(193)에 접속되고, 소스는 구동용 TFT(195)의 게이트에 접속되고, 드레인은 데이터 버스 라인(191)에 접속되어 있다. 또한, 구동용 TFT(195)은 전원 공급 라인(192)과 유기 EL 소자(197)의 양극 사이에 접속되어 있다. 또한, 컨덴서(196)는 구동용 TFT(195)의 게이트와 전원 공급 라인(192) 사이에 접속되어 있다.
이와 같이 구성된 유기 EL 표시 패널에서, 각 데이터 버스 라인(191)에 소정의 전압을 공급하고, 1행째의 주사 버스 라인(193)에만 주사 신호를 공급하면, 1행째의 주사 버스 라인(193)에 접속된 스위칭용 TFT(194)가 도통하여 컨덴서(196)에 데이터 버스 라인(191)의 전압이 축적된다.
이 전압에 따른 전류가 전원 공급 라인(192)으로부터 구동용 TFT(195)를 통해, 유기 EL 소자(197)에 공급되고, 1행째의 각 유기 EL 소자(197)가 발광한다. 그 후, 각 데이터 버스 라인(191)에 소정의 전압을 공급하여, 2행째의 주사 버스 라인(193)에만 주사 신호를 공급하면 2행째의 각 유기 EL 소자(197)가 발광한다.
이와 같이 하여, 순차적으로 각 행의 유기 EL 소자(197)를 구동함으로써, 원하는 문자 또는 화상을 표시할 수 있다.
도 20은, 구동용 TFT(195) 및 유기 EL 소자(197)의 형성부에서의 단면도이다. 도 20에서, 도 5와 동일물에는 동일 부호를 붙여 그 자세한 설명은 생략한다.
본 실시예에서는, ITO로 이루어지는 양극(표시용 전극 : 128a) 위에, 유기 EL 층(135)이 형성되어 있고, 이 유기 EL 층(135) 위에는 AlLi 등으로 이루어지는 음극(136)이 형성되어 있다. 이 음극(136)은 각 화소 공통으로 형성되어 있다.
구동용 TFT(195)가 온으로 되어 양극(128a)과 음극(136) 사이에 전압이 인가되면, 유기 EL 층(135)이 발광한다. 이 광은 양극(128a) 및 유리 기판(121)을 투과하여, 외부에 출사된다.
또, 유기 EL 층(135)의 발광 효율을 향상시키기 위해, 양극(128a)과 음극(136) 사이에, 전자 수송층, 정공 수송층 및 컨택트층(컨택트성 개선을 위한 층) 중 하나 또는 2 이상을 배치해도 된다.
본 실시예의 유기 EL 표시 패널의 TFT는 제1 실시예와 마찬가지로 제조하는 것이 가능하다.
(제3 실시예)
도 21a∼도 21m은 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정 순으로 도시한 단면도이다. 또, 이들 도면에서는, 설명의 형편상, 도면의 좌측에 화소 TFT(n형 TFT)를 도시하고, 우측에 주변 회로의 p형 TFT을 도시하고 있지만, 실제로는 화소 TFT는 표시 영역 내에 형성되어, 주변 회로는 표시 영역 외측에 형성된다. 또한, 주변 회로의 n형 TFT는 화소 TFT와 마찬가지로 형성되므로, 여기서는 도시를 생략한다.
우선, 도 21a에 도시한 바와 같이 유리 기판(투명 절연 기판 : 201) 위에, 플라즈마 CVD법에 의해 SiN 및 SiO2를 순차적으로 퇴적시키고, 두께가 50㎚의 SiN막(202a)과, 두께가 200㎚의 SiO2막(202b)으로 된 2층 구조의 버퍼층(202)을 형성한다. 또한, 플라즈마 CVD법에 의해, SiO2막(202b) 위에 비정질 실리콘막을 약 40㎚의 두께로 형성한다. 그리고, 엑시머 레이저를 이용하여 비정질 실리콘을 결정화시켜, 폴리실리콘막(203)을 형성한다. 그 후, 이 폴리실리콘막(203) 위에 소정의 패턴의 레지스트막(204)을 형성한다.
이어서, 도 21b에 도시한 바와 같이, 레지스트막(204)을 마스크로 하고, 불소계 가스를 이용하여 폴리실리콘막(203)을 에칭하여, 폴리실리콘막(203)을 레지스트막(204)과 동일한 형상으로 가공한다. 그 후, 레지스트막(204)을 제거한다.
이어서, 도 21c에 도시한 바와 같이, 기판(201)의 상측 전면에, 게이트 절연막이 되는 SiO2막(205)을 CVD법으로 약 100㎚의 두께로 형성하고, 그 위에 게이트 전극이 되는 AlNd막(206)을 스퍼터법으로 약 300㎚의 두께로 형성한다. 그리고, AlNd막(206) 위에 포토레지스트를 도포하고, 노광 및 현상 처리를 실시하여 원하는 형상의 레지스트막(207)을 형성한다.
이어서, 도 21d에 도시한 바와 같이, 레지스트막(207)을 마스크로 하여 AlNd 막(206)을 웨트 에칭하고, 게이트 전극(209)을 형성한다. 이 때, AlNd막(206)을 오버 에칭하여, 레지스트막(207)보다도 게이트 전극(209)의 폭이 약간 좁아지도록 한다. 또한, 레지스트막(207)을 마스크로 하여 SiO2막(205)을, 예를 들면 불소계 가스를 이용하여 드라이 에칭(이방성 에칭)하고, 레지스트막(207)과 거의 동일한 폭의 게이트 절연막(208)을 형성한다. 그 후, 레지스트막(207)을 제거한다.
이와 같이 하여, 본 실시예에서는, 1회의 마스크 공정으로 게이트 절연막(208)과, 게이트 절연막(208)보다도 폭이 좁은 게이트 전극(209)으로 이루어지는 테라스 구조를 형성한다.
이어서, 도 21e에 도시한 바와 같이 폴리실리콘막(203)에 P(인)를 이온 주입하여 n형 TFT의 소스/드레인 영역을 형성한다. 예를 들면, 게이트 전극(209) 및 게이트 절연막(208)을 마스크로 하고, 가속 에너지가 10keV, 도우즈량이 1.0×1015㎝-2의 조건에서 폴리실리콘막(203)에 P(인)을 이온 주입하여, 고농도 불순물 확산 영역(203b)을 형성한다. 또한, 게이트 전극(209)을 마스크로 하여, 가속 에너지가 70keV, 도우즈량이 5×1013㎝-2의 조건에서 폴리실리콘막(203)에 P를 이온 주입하고, LDD 영역(203a)을 형성한다.
이어서, 도 21f에 도시한 바와 같이, n형 TFT 형성 영역만 레지스트(210)로 피복하고, p형 TFT 형성 영역의 폴리실리콘막(203)에 B(붕소)를 이온 주입하여, p형 TFT의 소스/드레인 영역을 형성한다. 예를 들면, 게이트 전극(209) 및 게이트 절연막(208)을 마스크로 하고, 가속 에너지가 10keV, 도우즈량이 2×1015㎝-2의 조건에서 폴리실리콘막(203)에 B를 이온 주입하여, 고농도 불순물 확산 영역(203d)을 형성한다. 또한, 게이트 전극(209)을 마스크로 하고, 가속 에너지가 70keV, 도우즈량이 2.0×1014㎝-2의 조건에서 폴리실리콘막(203)에 B를 이온 주입하여, LDD 영역(203c)을 형성한다. 이와 같이, n형 불순물을 도입한 폴리실리콘막(203)에 n형 불순물보다도 많은 p형 불순물을 도입함으로써, n형 TFT을 p형 TFT로 바꿀 수 있다. 그 후, 레지스트막(210)을 애싱하여 제거한다.
이어서, 도 21g에 도시한 바와 같이, 폴리실리콘막(203)에 엑시머 레이저를 조사함으로써, 폴리실리콘막(203)에 도입된 불순물을 활성화시킨다.
이어서, 도 21h에 도시한 바와 같이, 기판(201)의 상측 전면에, 플라즈마 CVD법에 의해, 두께가 60㎚의 SiO2막(211) 및 두께가 370㎚의 SiN막(212)을 형성하여, 층간 절연막으로 한다. 또한, SiN막(212) 위에 두께가 약 70㎚의 ITO막(213)을 형성한다. 그리고, ITO막(213) 위에 소정의 패턴으로 레지스트막(214)을 형성한다.
이어서, 도 21i에 도시한 바와 같이, 레지스트막(214)을 마스크로 하여 ITO막(213)을 웨트 에칭하고, 다시 불소계 가스를 이용하여, 층간 절연막(SiN막(212) 및 SiO2막(211))을 드라이 에칭하고, n형 TFT 및 p형 TFT의 고농도 불순물 확산 영역(203b, 203d)에 도달하는 컨택트홀(212a)을 형성한다. 그 후, 레지스트막(214) 을 제거한다.
이어서, 도 21j에 도시한 바와 같이, 기판(201)의 상측 전면에 도전막(215)을 형성한다. 이 도전막(215)은, 예를 들면 아래부터 순서대로, Mo막(50㎚), Al막(200㎚), MoN막(90㎚) 및 Mo막(15㎚)을 적층한 구조로 형성한다.
이어서, 도 21k에 도시한 바와 같이, 도전막(215) 위에 배선 형성 영역에는 두껍게, 화소 전극 형성 영역에는 얇아지도록 레지스트막(216)을 형성한다. 그리고, 이 레지스트막(216)을 마스크로 하여 도전막(215)을 에칭하고, 데이터 버스 라인 및 그 밖의 배선(220a)을 형성한다. 또한, 레지스트막(216)을 마스크로 하여 ITO막(213)을 에칭하고, 화소 전극(218)을 형성한다. 단, 이 때는 화소 전극(218) 위에 도전막(215)이 잔존한다.
레지스트막(216)은, 제1 실시예에서 설명한 바와 같이, 예를 들면 2매의 노광 마스크를 사용한 하프 노광이나, 해상도의 한계값 이하의 직경의 개구부가 다수 형성된 노광 마스크를 사용하여 형성한다.
그 후, 도 21l에 도시한 바와 같이, 화소 전극 형성 영역 위의 도전막(215)이 노출될 때까지 레지스트(216)를 제거(애싱)한다.
이어서, 레지스트막(216)을 마스크로 하여 화소 전극 형성 영역 위의 도전막(215)을 에칭에 의해 제거하고, 도 21m에 도시한 바와 같이, 화소 전극(218)을 노출시킨다. 또한, 이에 따라 화소 TFT의 소스 영역과 화소 전극(218)을 접속하는 배선(220b)이 형성된다. 그 후, 레지스트막(216)을 제거한다. 이와 같이 하여, 액정 표시 패널의 TFT 기판을 형성할 수 있다.
본 실시예에서는, 1회의 마스크 공정에서 배선(220a, 220b) 및 화소 전극(218)을 형성하므로, 종래 방법과 비교하여 마스크 공정의 수를 삭감시킬 수 있다. 이에 따라, 액정 표시 패널의 제조 비용을, 종래와 비교하여 현저히 저감시킬 수 있다.
(제4 실시예)
도 22a∼도 22e는 본 발명의 제4 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시한 단면도이다.
우선, 도 22a에 도시한 바와 같이, 제3 실시예와 마찬가지로 하여, 기판(201) 위에 SiN막(202a) 및 SiO2막(202b)으로 이루어지는 절연막(202), 폴리실리콘막(203), 게이트 절연막(208) 및 게이트 전극(209)을 형성한다. n형 TFT 형성 영역의 폴리실리콘막(203)에는 P(인)을 도입하여 n형의 LDD 영역(203a) 및 고농도 불순물 확산 영역(203b)을 형성하고, p형 TFT 형성 영역의 폴리실리콘막(203)에는 B(붕소)를 도입하여 p형의 LDD 영역(203c) 및 고농도 불순물 확산 영역(203d)을 형성해 둔다.
이어서, 도 22b에 도시한 바와 같이 기판(201)의 상측 전면에, 층간 절연막으로서 예를 들면 플라즈마 CVD법에 의해 SiO2막(211)을 60㎚, SiN막(212)을 370㎚의 두께로 형성하고, 다시 그 위에 투명 도전막으로서 예를 들면 스퍼터법에 의해 ITO막(213)을 70㎚의 두께로 형성한다. 그 후, ITO막(213) 위에 컨택트홀 형성부가 개구하고, 화소 전극 형성 영역이 두껍게, 그 밖의 영역이 얇은 레지스트막(221)을 형성한다. 이러한 레지스트막(221)은, 제1 실시예에서 설명한 바와 같이, 2매의 노광 마스크를 이용하는 방법이나, 해상도의 한계값 이하의 직경의 다수의 개구부가 형성된 노광 마스크를 이용하는 방법에 의해 형성할 수 있다.
그리고, 도 22c에 도시한 바와 같이, 레지스트막(221)을 마스크로 하여 ITO막(213)을 웨트 에칭하고, 다시 불소계 가스를 이용하여 SiN막(212) 및 SiO2막(211)을 드라이 에칭하고, 컨택트홀(212b)을 더 형성한다.
이어서, 도 22d에 도시한 바와 같이, 레지스트막(221)을 애싱하고, 화소 전극 형성 영역 위에만 레지스트막(221)을 남겨, 다른 부분의 레지스트막(221)을 제거한다. 그리고, 잔존한 레지스트막(221)을 마스크로 하여 ITO막(213)을 웨트 에칭하여, 화소 전극(228)을 형성한다. 그 후, 화소 전극(228) 위의 레지스트막(221)을 제거한다.
이어서, 기판(201)의 상측 전면에, 스퍼터법에 의해 Ti막(100㎚)/Al막(200㎚)/Ti막(100㎚)의 적층 구조의 도전막을 형성하고, 그 위에 소정의 패턴의 레지스트막(도시하지 않음)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, Cl(염소)계 가스를 이용한 드라이 에칭에 의해 도전막을 에칭하고, 도 29에 도시한 바와 같이, 데이터 버스 라인 및 그 밖의 배선(230)을 형성한다. 화소 TFT의 소스 영역은 배선(230)을 통해 화소 전극(228)에 전기적으로 접속되고, 드레인 영역은 다른 배선(230)을 통해 데이터 버스 라인에 전기적으로 접속된다.
이와 같이 하여 형성된 TFT 기판을 CF 기판과 대향시켜 배치하고, 양자간에 액정을 봉입한다. 이에 따라, 액정 표시 패널이 완성된다.
본 실시예에서도, 제3 실시예와 마찬가지로, 종래 방법에 비교하여 마스크 공정의 수를 삭감할 수 있으므로, 생산성이 향상하여, 제품 비용을 저감할 수 있다는 효과를 발휘한다.
상술한 제3 실시예에서는, ITO막(213) 및 층간 절연막(SiN막(212) 및 SiO2막(211))을 에칭하여 컨택트홀(212a)을 형성할 때(도 21i 참조)에, 화소 전극이 되는 ITO막(213)의 엣지의 아래쪽의 층간 절연막이 오버 에칭되어, 배선 형성 시에 컨택트홀(212a) 내에서 도통 불량이 발생할 우려가 있다. 한편, 본 실시예에서는 컨택트홀(212b)을 형성한 후에, ITO막(213)을 에칭하여 화소 전극(228)을 형성하고, 그 후에 배선(230)을 형성하므로, 화소 전극(228)과 TFT의 소스 사이에서의 도통 불량의 발생이 회피되는 이점이 있다.
(제5 실시예)
도 23a∼도 23i는 본 발명의 제5 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시한 단면도이다.
우선, 도 23a에 도시한 바와 같이 유리 기판(투명 절연 기판 : 301) 위에, 플라즈마 CVD법에 의해 SiN 및 SiO2을 순차적으로 퇴적시켜, 두께가 50㎚의 SiN막과 두께가 100㎚의 SiO2막으로 된 2층 구조의 버퍼층(302)을 형성한다. 또한, SiH4에 H2를 첨가한 원료 가스를 이용한 플라즈마 CVD법에 의해, 버퍼층(302) 위에 비정질 실리콘막을 약 40㎚의 두께로 형성한다. 그리고, 예를 들면 300mJ/㎠의 에너지 강 도의 엑시머 레이저광을 비정질 실리콘막에 조사하여 실리콘을 결정화시켜, 폴리실리콘막(303)을 형성한다. 그 후, 폴리실리콘막(303) 위에 포토레지스트를 도포하고, 노광 및 현상 처리를 실시하여, 폴리실리콘막(303)의 TFT 형성 영역 위에 레지스트막(304)을 형성한다.
이어서, 도 23b에 도시한 바와 같이, 레지스트막(304)을 마스크로 하여 폴리실리콘막(303)을 드라이 에칭하여, 레지스트막(304)의 형상으로 폴리실리콘막(303)을 가공한다. 그 후, 레지스트막(304)을 제거한다.
이어서, 도 23c에 도시한 바와 같이, 기판(301)의 상측 전면에 게이트 절연막이 되는 SiO2막(304)을 형성한다. 그 후, SiO2막(304) 위에, 스퍼터법에 의해 ITO막(305)을 50∼100㎚의 두께로 형성한다. ITO막 형성 시의 조건은, 예를 들면 챔버 내에 Ar 가스를 250sc㎝(standard cc/min), O2 가스를 0.4sc㎝의 유량으로 공급하여, 챔버내 압력이 0.8Pa, DC 전력이 1W/㎠, 기판 온도를 30℃로 한다.
이어서, ITO막(305) 위에, 두께가 50㎚의 Mo막과 두께가 350㎚인 AlNd막을 이 순서대로 적층한 2층 구조의 금속막(306)을 형성한다. 그 후, 금속막(306) 위에 포토레지스트를 도포하고, 노광 및 현상 처리를 실시하여, 게이트 전극 및 그 밖의 배선 형성 영역과, 화소 전극 형성 영역과의 위를 피복하는 레지스트막(307)을 형성한다. 이 때, 2매의 노광 마스크를 이용하는 방법이나, 해상도의 한계값 이하의 직경의 다수의 개구부가 형성된 노광 마스크를 사용함으로써, 배선 형성 영역의 레지스트막(307)의 두께를 약 1㎛, 화소 전극 형성 영역의 레지스트막(307)의 두께를 약 0.5㎛로 한다.
그 후, 도 23d에 도시한 바와 같이, 레지스트막(307)을 마스크로 하여, 인산을 주성분으로 하는 에칭액에 의해 금속막(306)을 웨트 에칭하고, 다시 ITO막(305)을 드라이 에칭(이방성 에칭)하여, ITO막으로 이루어지는 화소 전극(308)과, ITO막으로 이루어지는 제1 게이트 전극막(309) 및 금속막으로 이루어지는 제2 게이트 전극막(310)을 형성한다. 제1 게이트 전극막(309)과 제2 게이트 전극막(310)에 의해 TFT의 게이트 전극이 구성된다.
이 때, 금속막(306)을 오버 에칭하여, 제2 게이트 전극막(310)의 폭을 레지스트막(307)의 폭보다도 약간 작아지도록 한다. 제1 게이트 전극막(309)은, 드라이 에칭(이방성 에칭)에 의해 형성되므로, 레지스트막(307)과 거의 동일한 폭으로 형성된다. 또, 이 에칭 공정에서는 화소 전극(308) 위에 금속막(306)이 남는다.
또, 본 실시예에서는 후술한 바와 같이, 제1 게이트 전극막(309)과 제2 게이트 전극막(310)과의 폭의 차를 이용하여 LDD 영역을 형성한다. 이 경우에, 제1 게이트 전극막(309)의 엣지와 제2 게이트 전극막(310)의 엣지와의 수평 방향의 간격이 0.3㎛보다도 작으면, LDD 영역을 형성하는 효과가 작아, 2㎛ 이상인 경우에는 TFT의 미세화할 수 없게 된다. 따라서, 제1 게이트 전극막(309)의 엣지와 제2 게이트 전극막(310)의 엣지와의 수평 방향의 간격은 0.3∼2㎛로 하는 것이 바람직하다.
이어서, 도 23e에 도시한 바와 같이, 레지스트막(307)을 산소 플라즈마 처리(애싱)하여, 화소 전극(308) 위의 레지스트막(307)을 제거하고, 제2 게이트 전 극막(310) 위에만 레지스트막(307)을 남긴다. 그리고, 화소 전극(308) 위의 금속막(306)을 에칭 제거한다. 그 후, 제2 게이트 전극막(310) 위의 레지스트막(307)을 제거한다.
이어서, 도 23f에 도시한 바와 같이, 폴리실리콘막(303)에 n형 불순물을 도입하여, n형 TFT의 소스/드레인 영역을 형성한다. 즉, 제1 게이트 전극막(309) 및 제2 게이트 전극막(310)을 마스크로 하여 폴리실리콘막(303)에 저가속 에너지로 고농도로 P(인)을 이온 주입하여, 고농도 불순물 확산 영역(303b)을 형성한다. 또한, 제2 게이트 전극막(310)을 마스크로 하여 폴리실리콘막(303)에 고가속 에너지로 저농도로 P를 이온 주입하고, LDD 영역(303a)을 형성한다.
p형 TFT를 형성하는 경우에는, 제1 실시예와 마찬가지로 n형 TFT를 레지스트막으로 피복하고, p형 TFT 형성 영역의 폴리실리콘막(303)에 이미 도입되어 있는 P(인)보다도 2배 이상의 농도로 B(붕소)를 주입한다.
이어서, 도 23g에 도시한 바와 같이, 기판(301)의 상측 전면에 두께가 60㎚인 SiO2막과 두께가 370㎚인 SiN막으로 된 2층 구조의 층간 절연막(311)을 형성한다. 그리고, 포토리소그래피법에 의해 화소 전극(308) 위의 층간 절연막(311)을 제거함과 함께, TFT의 고농도 불순물 확산 영역(303b)에 도달하는 컨택트홀(311a)을 형성한다. 층간 절연막(311) 및 게이트 절연막(304)의 에칭에는, 예를 들면 CF4/O2계 가스를 이용한 드라이 에칭에 의해 행한다.
이어서, 도 23h에 도시한 바와 같이, 기판(301)의 상측 전면에 Mo 등의 금속 으로 이루어지는 금속막(312)을 약 400㎚의 두께로 형성한다. 이 금속막(312)은 컨택트홀(311a)을 통해 고농도 불순물 확산 영역(303b)과 전기적으로 접속된다.
배선 저항을 중시하는 경우에는, 금속막(312)을 Al과 고융점 금속과의 적층 구조로 해도 된다. 예를 들면, Mo/Al/Mo의 적층 구조를 이용할 수 있다.
이어서, 도 23i에 도시한 바와 같이, 포토리소그래피법에 의해 금속막(312)을 패터닝하여 배선(313)을 형성한다. 화소 TFT의 소스 영역은 배선(313)을 통해 화소 전극(308)에 전기적으로 접속되고, 드레인 영역은 다른 배선(313)을 통해 데이터 버스 라인에 접속된다.
이와 같이 하여 형성된 TFT 기판과, 컬러 필터 및 공통 전극 등이 형성된 CF 기판을 대향시켜 배치하고, 양자간에 액정을 봉입함으로써, 액정 표시 패널이 완성된다.
본 실시예에서도, 1회의 마스크 공정에서 화소 전극(308), 제1 게이트 전극막(309) 및 제2 게이트 전극막(310)을 형성하므로, 종래 방법과 비교하여 제조 공정 수가 삭감된다. 또한, 본 실시예에서는, 상술한 바와 같이 게이트 전극을, 제1 게이트 절연막(309) 및 제2 게이트 전극막(310)의 2층 구조로 하여, 제1 게이트 전극막(309)과 제2 게이트 전극막(310)과의 폭의 차를 이용하여 LDD 영역(303a)을 형성한다. 따라서, 게이트 절연막(304)을 패터닝할 필요가 없고, 게이트 절연막(304)의 패터닝에 따르는 폴리실리콘막(303)에의 손상을 피할 수 있다. 이에 따라, 특성이 양호한 TFT가 얻어진다는 효과를 발휘한다.
또한, 상기 실시예에서는 모두 기판 위에 n형 TFT와 p형 TFT를 형성하는 경 우에 대해 설명했지만, 본 발명은 기판 위에 n형 TFT 및 p형 TFT 중 어느 한쪽만을 형성하는 경우에도 적용할 수 있다.
또한, 본 발명은 상술한 액정 표시 패널 및 유기 EL 표시 패널 및 그 제조에 한정되는 것은 아니며, TFT를 갖는 다른 전자 기기 및 그 제조 방법에 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 종래 방법과 비교하여 마스크 공정을 삭감할 수 있으므로, 액정 표시 패널 및 유기 EL 표시 패널 등의 박막 트랜지스터를 이용한 전자 기기의 제조 비용을 삭감할 수 있다는 효과를 발휘한다.

Claims (28)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 위의 제1 도전형 박막 트랜지스터 형성 영역 및 제2 도전형 박막 트랜지스터 형성 영역에 각각 반도체막을 형성하는 공정과,
    상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과,
    상기 반도체막에 제1 도전형 불순물을 도입하여 제1 도전형 소스/드레인 영역을 형성하는 공정과,
    상기 기판의 상측 전면에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막 위에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 위에, 상기 제1 도전형 박막 트랜지스터 형성 영역 및 표시용 전극 형성 영역을 피복하는 레지스트막을 형성하되, 상기 레지스트막은 상기 제1 도전형 박막 트랜지스터 형성 영역보다 상기 표시용 전극 형성영역에 더 두껍게 형성하는 공정과,
    상기 제2 도전형 박막 트랜지스터 형성 영역의 상기 반도체막에 제2 도전형 불순물을 도입하여 제2 도전형 소스/드레인 영역을 형성하는 공정과,
    상기 레지스트막을 애싱하여 상기 제1 도전형 박막 트랜지스터 형성 영역 위의 상기 레지스트막을 제거하고, 상기 표시용 전극 형성 영역 위에만 상기 레지스트막을 남기는 공정과,
    상기 레지스트막을 마스크로 하여 상기 제1 도전막을 에칭함으로써 표시용 전극을 형성하는 공정과,
    상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과,
    상기 기판의 상측 전면에 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막의 표면으로부터 상기 제1 및 제2 도전형 박막 트랜지스터의 소스/드레인 영역에 도달하는 컨택트홀을 형성하는 공정과,
    상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 소정의 패턴으로 가공하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 도전막은 투명 도전체로 이루어진 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 게이트 전극을 상기 게이트 절연막보다도 좁은 폭으로 형성하고, 서로 다른 가속 에너지로 상기 반도체막에 복수회 불순물을 주입하여, 고농도 불순물 확산 영역과 LDD 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  10. 기판 위의 제1 도전형 박막 트랜지스터 형성 영역 및 제2 도전형 박막 트랜지스터 형성 영역에 각각 반도체막을 형성하는 공정과,
    상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과,
    상기 반도체막에 제1 도전형 불순물을 도입하여 제1 도전형 소스/드레인 영역을 형성하는 공정과,
    상기 기판의 상측 전면에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막 위에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 위의 상기 제1 도전형 박막 트랜지스터 형성 영역 및 표시용 전극 형성 영역에 레지스트막을 형성하되, 상기 레지스트막은 상기 제1 도전형 박막 트랜지스터 형성 영역보다 상기 표시용 전극 형성 영역에 더 두껍게 형성하는 공정과,
    상기 레지스트막을 마스크로 하여, 상기 제2 도전형 박막 트랜지스터 형성 영역의 상기 제1 도전막을 제거하는 공정과,
    상기 제2 도전형 박막 트랜지스터 형성 영역의 상기 반도체막에 제2 도전형 불순물을 도입하여 제2 도전형 소스/드레인 영역을 형성하는 공정과,
    상기 레지스트막을 애싱하여 상기 제1 도전형 박막 트랜지스터 형성 영역 위의 상기 레지스트막을 제거하고, 상기 표시용 전극 형성 영역 위에만 상기 레지스트막을 남기는 공정과,
    상기 레지스트막을 마스크로 하여 상기 제1 도전막을 에칭함으로써 표시용 전극을 형성하는 공정과,
    상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과,
    상기 기판의 상측 전면에 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막의 표면으로부터 상기 제1 및 제2 도전형 박막 트랜지스터의 소스/드레인 영역에 도달하는 컨택트홀을 형성하는 공정과,
    상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 소정의 패턴으로 가공하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 도전막은 투명 도전체로 이루어진 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 게이트 전극을 상기 게이트 절연막보다도 좁은 폭으로 형성하고, 서로 다른 가속 에너지로 상기 반도체막에 복수회 불순물을 주입하여, 고농도 불순물 확산 영역과 LDD 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  13. 기판 위의 박막 트랜지스터 형성 영역에 반도체막을 형성하는 공정과,
    상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과,
    상기 기판의 상측 전면에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 위에 표시용 전극이 되는 제1 도전막을 형성하는 공정과,
    포토리소그래피법에 의해, 상기 제1 도전막의 표면으로부터 상기 반도체막에 도달하는 컨택트홀을 형성하는 공정과,
    상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막 위에, 배선 형성 영역 및 표시용 전극 형성 영역을 피복하는 레지스트막을 형성하되, 상기 레지스트막은 상기 표시용 전극 형성 영역보다 상기 배선 형성 영역에 더 두껍게 형성하는 공정과,
    상기 레지스트막을 마스크로 하여 상기 제2 도전막 및 상기 제1 도전막을 에칭하는 공정과,
    상기 레지스트막을 애싱하여 상기 배선 형성 영역에 상기 레지스트막을 남기고, 상기 표시용 전극 형성 영역의 레지스트막을 제거하는 공정과,
    상기 레지스트막을 마스크로 하여 상기 표시용 전극 형성 영역 위의 상기 제2 도전막을 에칭 제거하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 도전막은 투명 도전체로 이루어진 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 게이트 전극을 상기 게이트 절연막보다도 좁은 폭으로 형성하고, 서로 다른 가속 에너지로 상기 반도체막에 복수회 불순물을 주입하여, 고농도 불순물 확산 영역과 LDD 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  17. 기판 위의 박막 트랜지스터 형성 영역에 반도체막을 형성하는 공정과,
    상기 반도체막 위에 게이트 절연막 및 게이트 전극을 형성하는 공정과,
    상기 기판의 상측 전면에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 위에 표시용 전극이 되는 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 위에, 컨택트홀 형성 영역이 개구된 레지스트막을 형성하되, 상기 레지스트막은 표시용 전극 형성 영역에서 그 밖의 영역보다 더 두껍게 형성하는 공정과,
    상기 레지스트막을 마스크로 하여 에칭을 행하여, 상기 제1 도전막의 표면으로부터 상기 반도체막에 도달하는 컨택트홀을 형성하는 공정과,
    상기 레지스트막을 애싱하여, 상기 레지스트막을 상기 표시용 전극 형성 영역 위에만 남기고 제거하는 공정과,
    상기 표시용 전극 형성 영역 위에 잔존하는 상기 레지스트막을 마스크로 하여 상기 제1 도전막을 에칭하는 공정과,
    상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과,
    상기 기판의 상측 전면에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 소정의 형상으로 가공하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 도전막은 투명 도전체로 이루어진 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  19. 삭제
  20. 제17항에 있어서,
    상기 게이트 전극을 상기 게이트 절연막보다도 좁은 폭으로 형성하고, 서로 다른 가속 에너지로 상기 반도체막에 복수회 불순물을 주입하여, 고농도 불순물 확산 영역과 LDD 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 기판 위의 박막 트랜지스터 형성 영역에 반도체막을 형성하는 공정과,
    상기 기판의 상측 전면에 제1 절연막, 제1 도전막 및 제2 도전막을 순차적으로 형성하는 공정과,
    상기 제2 도전막 위의 표시용 전극 형성 영역 및 게이트 전극 형성 영역에 레지스트막을 형성하되, 상기 레지스트막은 상기 게이트 전극 형성 영역보다 상기 표시용 전극 형성 영역에 더 두껍게 형성하는 공정과,
    상기 레지스트막을 마스크로 하여 상기 제2 도전막을 등방성 에칭하고, 다시 상기 제1 도전막을 이방성 에칭하여, 표시용 전극 및 테라스 구조의 게이트 전극을 형성하는 공정과,
    상기 레지스트막을 애싱하여 상기 게이트 전극 형성 영역의 상기 레지스트막을 남기고, 상기 표시용 전극 형성 영역 위의 상기 레지스트막을 제거하는 공정과,
    상기 표시용 전극 위에 잔존하는 상기 제2 도전막을 제거하는 공정과,
    상기 게이트 전극 형성 영역의 상기 레지스트막을 제거하는 공정과,
    상기 반도체막에 불순물을 도입하여 소스/드레인 영역을 형성하는 공정과,
    상기 기판의 상측 전면에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막을 패터닝하여 상기 표시용 전극을 노출시킴과 함께, 상기 제2 절연막의 표면으로부터 상기 반도체막에 도달하는 컨택트홀을 형성하는 공정과,
    상기 기판의 상측 전면에 제3 도전막을 형성하는 공정과,
    상기 제3 도전막을 패터닝하여 상기 반도체막과 상기 표시용 전극을 전기적으로 접속하는 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 제1 도전막은 투명 도전체로 이루어진 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  27. 삭제
  28. 제25항에 있어서,
    상기 반도체막에 불순물을 도입하는 공정에서, 서로 다른 가속 에너지로 상기 반도체막에 복수회 불순물을 주입하여, 고농도 불순물 확산 영역과 LDD 영역을 형성하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
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