JP2003255859A - 薄膜トランジスタ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造工数を削減することができると共に、外
部からの汚染物によるＴＦＴ素子の特性劣化及びパネル
表示外部に形成された配線の腐食を防止できる薄膜トラ
ンジスタ基板を提供する。 【解決手段】 絶縁性基板１０と、絶縁性基板１０の上
の表示部に形成された薄膜トランジスタ２１と、薄膜ト
ランジスタ２１を被覆する層間絶縁膜２２と、ソース部
及びドレイン部コンタクトホール２２ｘ，２２ｙと、ソ
ース部１４ａに接続されたソース電極２６ａと、ドレイ
ン部１４ｂに接続され、ソース電極２６ａと同一膜で形
成されたドレイン電極２６ｂと、ドレイン電極２６ｂが
表示部から外側部に延在する配線２６ｃと、ソース電極
２６ａを介してソース部１４ａに接続された表示電極２
８と、表示電極２８と同一膜で形成され、配線２６ｃを
被覆する配線保護膜２８ａとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ基
板及びその製造方法に係り、更に詳しくは、多結晶シリ
コン膜を能動層に用いた薄膜トランジスタを有し、液晶
や有機ＥＬ（Electroluminescence）素子などを用いた
アクティブマトリクス表示装置に適用される薄膜トラン
ジスタ基板及びその製造方法に関する。

【０００２】

【従来の技術】従来、アクティブマトリクス方式の表示
装置、例えば、画素毎にＴＦＴ素子（Thin Film Transi
stor）等のスイッチング素子が設けられた液晶パネル
は、表示品質の点でもＣＲＴ(Cathode-Ray Tube)に匹敵
するほど優れているため、携帯テレビやパーソナルコン
ピュータなどのディスプレイなどに使用されている。

【０００３】近年、アクティブマトリクス方式のアクテ
ィブ素子として、アモルファスシリコンＴＦＴに替え
て、多結晶シリコン（ポリシリコン）ＴＦＴが使用され
るようになってきている。アモルファスシリコンＴＦＴ
は電流担体の移動度が低いため画素駆動用のドライバＩ
Ｃを別途用意してＴＦＴ基板と接続する必要があるが、
ポリシリコンＴＦＴは電流担体の移動度が大きいのでド
ライバＩＣをＴＦＴ基板上に画素用ＴＦＴと一体的に形
成することができる。これにより、ドライバＩＣを別途
用意する必要がなく、液晶パネルなどのコストを削減す
ることできるという利点がある。

【０００４】図１０は従来のポリシリコンＴＦＴ基板の
製造方法を示す断面図である。図１０（ａ）に示すよう
に、従来のポリシリコンＴＦＴ基板の製造方法は、ま
ず、ガラスなどの透明絶縁性基板１００上に、下から順
に、膜厚が５０ｎｍのシリコン窒化膜（ＳｉＮ膜）１０
２と膜厚が１００ｎｍのシリコン酸化膜（ＳｉＯ₂膜）
１０４とを成膜してバッファー層１０６とする。なお、
ＳｉＮ膜１０２は、透明絶縁性基板１００からＴＦＴ素
子への汚染物の拡散を防止するブロック膜として機能す
る。

【０００５】その後、バッファー層１０６上にポリシリ
コン膜などの半導体層を成膜し、フォトエッチングによ
り、この半導体層を島状にパターニングして半導体層パ
ターン１０８を形成する（マスク工程（１））。

【０００６】次いで、図１０（ｂ）に示すように、半導
体層パターン１０８及びバッファー層１０６上に、膜厚
が１００ｎｍのＳｉＯ₂膜と膜厚が４００ｎｍのアルミ
ニウム膜（Ａｌ膜）とを順次成膜し、続いて、これらの
膜をフォトエッチングによりパターニングして、ゲート
絶縁膜１１０及びゲート電極１１２とする（マスク工程
（２））。

【０００７】次いで、図１０（ｃ）に示すように、ゲー
ト電極１１２をマスクにして、Ｐ⁺（リン）イオンを半
導体層パターン１０８中に注入することにより、ｎチャ
ネルＴＦＴのソース部１０８ａ及びドレイン部１０８ｂ
を形成する。これにより、ゲート電極１１２、ゲート絶
縁膜１１０、ソース部１０８ａ及びドレイン部１０８ｂ
を有するＴＦＴ素子１１１が形成される。

【０００８】なお、ドライバなどの周辺回路をＣＭＯＳ
回路で透明絶縁性基板１００上に一体的に形成する場合
は、まず、半導体層パターン１１８が形成された透明絶
縁性基板１００の全面にＰ⁺イオンを注入してｎ型のソ
ース部及びドレイン部を形成する。続いて、画素及び周
辺回路用のｎチャネルＴＦＴが形成される領域をレジス
ト膜などのマスクで被覆し、周辺回路のｐチャネルＴＦ
Ｔが形成される領域に、選択的にＢ⁺（ボロン）イオン
などの不純物をＰ⁺イオンの約２倍以上のドーズ量で注
入する。これにより、ｎチャネルＴＦＴ及びｐチャネル
ＴＦＴのソース部及びドレイン部がそれぞれ形成される
（マクス工程（２ａ））。

【０００９】次いで、図１０（ｄ）に示すように、図１
０（ｃ）の構造の上に膜厚が４００ｎｍのＳｉＯ₂膜か
らなる層間絶縁膜１１６を成膜する。続いて、ソース部
１０８ａ及びドレイン部１０８ｂ上の層間絶縁膜１１６
をフォトエッチングより開口して第１コンタクトホール
１１６ａを形成する（マスク工程（３））。

【００１０】続いて、層間絶縁膜１１６上に膜厚が４０
０ｎｍのモリブデン（Ｍｏ）膜を成膜し、このＭｏ膜を
フォトエッチングによりパターニングする。これによ
り、ソース部１０８ａ及びドレイン部１０８ｂにそれぞ
れ接続されるソース電極１１８ａ及びドレイン電極１１
８ｂが形成される。これと同時に、ドレイン電極１１８
ａがパネル表示内部からパネル表示外部に延在する配線
１１８ｃが形成される。この配線１１８ｃは透明絶縁性
基板１００上にパネル表示部と一体的に形成される周辺
回路のドレイン駆動回路に接続される。

【００１１】次いで、図１０（ｅ）に示すように、膜厚
が３００ｎｍのシリコン窒化膜（ＳｉＮ）膜からなる保
護膜１２０を成膜し、ソース部１０８ａ上の保護膜１２
０をフォトエッチングにより開口して第２のコンタクト
ホール１２０ａを形成する（マスク工程（５））。

【００１２】この保護膜１２０は、外部から侵入するＮ
ａイオンなどの可動イオンをブロックすることにより、
ＴＦＴ素子の特性劣化を防止すると共に、外部から侵入
する汚染物をブロックすることにより、配線１１８ｃの
腐食を防止するために設けられる。

【００１３】次いで、保護膜１２０上にＩＴＯ（Indium
Tin Oxide）を成膜し、このＩＴＯ膜をフォトエッチン
グによりパターニングすることにより、ソース部１０８
ａにソース電極１１８ａを介して電気的に接続される画
素電極１２２を形成する（マスク工程（６））。

【００１４】以上説明したように、従来のポリシリコン
ＴＦＴ基板の製造方法においては、ｎチャネルＴＦＴの
みを形成する場合、少なくとも６回のマスク工程が必要
であり、また、Ｃ−ＭＯＳを形成する場合では、少なく
とも７回のマスク工程が必要である。なお、各マスク工
程は、１）基板洗浄、２）フォトレジスト塗布、３）乾
燥、４）露光、５）現像、６）ベーキング、７）薄膜の
エッチング又は不純物イオン注入、及び、８）レジスト
剥離の８つの小工程を有する。

【００１５】

【発明が解決しようとする課題】前述したように、従来
のポリシリコンＴＦＴの製造方法においては、マスク工
程を少なくとも６回行う必要がある。マスク工程が多く
なると必然的に製造工数が多くなるため、膨大な設備投
資を行う必要があり、その結果、製造コストの上昇を招
くことになる。

【００１６】製造工数を削減する方法として、保護膜１
２０を形成しない形態として、その成膜工程とコンタク
トホール形成に係るマスク工程とを省略する方法があ
る。しかし、保護膜１２０を省略すると、外部からの可
動イオンの侵入を防止する膜が存在しないため可動イオ
ンによってＴＦＴ素子１１１の特性が劣化しやすく、ま
たパネル表示外部に形成された配線１１８ｃが露出する
ようになるため外部からの汚染物によって配線１１８ｃ
が腐食しやすくなり、その結果、ポリシリコンＴＦＴ基
板の歩留りが低下してしまう。

【００１７】本発明は以上の問題点を鑑みて創作された
ものであり、製造工数を削減することができると共に、
外部からの汚染物によるＴＦＴ素子の特性劣化及びパネ
ル表示外部に形成された配線の腐食を防止できる薄膜ト
ランジスタ基板及びその製造方法を提供することを目的
とする。

【００１８】

【課題を解決するための手段】上記問題を解決するた
め、本発明は薄膜トランジスタ基板に係り、絶縁性基板
と、前記絶縁性基板の上の表示部となる領域の所定部に
形成され、ソース部及びドレイン部を備えた半導体層と
前記半導体層の上に形成されたゲート絶縁膜と前記ゲー
ト絶縁膜の上に形成されたゲート電極とにより構成され
る薄膜トランジスタと、前記薄膜トランジスタを被覆す
る層間絶縁膜と、前記薄膜トランジスタのソース部上の
前記層間絶縁膜に形成されたソース部コンタクトホール
と、前記薄膜トランジスタのドレイン部上の前記層間絶
縁膜に形成されたドレイン部コンタクトホールと、前記
ソース部コンタクトホールを介して前記ソース部に接続
されたソース電極と、前記ドレイン部コンタクトホール
を介して前記ドレイン部に接続され、前記ソース電極と
同一膜で形成されたドレイン電極と、前記ドレイン電極
と一体的に形成されて、前記表示部から外側部に延在す
る配線と、前記ソース電極を介して前記ソース部に接続
された表示電極と、前記表示電極と同一膜で形成され、
前記配線を被覆する配線保護膜とを有することを特徴と
する。

【００１９】本発明の薄膜トランジスタ基板では、透明
絶縁性基板の表示部となる領域の所定部に薄膜トランジ
スタが形成され、この薄膜トランジスタは汚染物の侵入
を防止する層間絶縁膜（例えばシリコン窒化膜又はそれ
を含む積層膜）により被覆されている。そして、薄膜ト
ランジスタのソース部及びドレイン部上の層間絶縁膜に
はコンタクトホールが形成され、このコンタクトホール
を介してソース部及びドレイン部にそれぞれ接続された
ソース電極及びドレイン電極が形成されている。ソース
電極にはコンタクトホールを介さずに表示電極（例えば
ＩＴＯ膜など）が直接接続されている。さらに、ドレイ
ン電極が表示部から外側に延在する配線は、表示電極と
同一膜で形成された配線保護膜により被覆されている。

【００２０】本発明によれば、層間絶縁膜に可動イオン
などの汚染物の侵入を防止する機能をもたせて従来の絶
縁性保護膜の機能を兼ねるようにしたので、従来技術と
違って、ソース電極、ドレイン電極及び配線を形成した
後にＳｉＮ膜などからなる絶縁性保護膜を特別に形成す
る必要がない。表示部から外側に延在する配線において
は、外部からの汚染物の侵入を防止するため、絶縁性保
護膜で被覆する代わりに、表示電極と同一膜で形成され
た配線保護膜で被覆されるようにしている。

【００２１】このように、本発明の薄膜トランジスタ基
板では、絶縁性保護膜を省略した簡易な構造でありなが
ら、表示電極と同一膜で形成された配線保護膜が外部か
ら配線への汚染物の拡散を防止するブロック膜として機
能するようにしているので、表示部の外側部に形成され
た配線の腐食を防止することができる。しかも、層間絶
縁膜に汚染物の侵入を防止する機能をもたせたので、絶
縁性保護膜を特別に形成することなくＴＦＴ素子の可動
イオンによる特性劣化を防止することができる。

【００２２】また、上記課題を解決するため、本発明は
薄膜トランジスタ基板の製造方法に係り、絶縁性基板上
の表示部となる領域の所定部に、半導体層のパターンを
形成する工程と、前記半導体層の上に、ゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜の上に、ゲート電極
を形成する工程と、前記半導体層のソース部及びドレイ
ン部となる部分に導電型不純物を導入する工程と、前記
半導体層及び前記ゲート電極の上に、層間絶縁膜を形成
する工程と、前記ソース部及び前記ドレイン部の上の前
記層間絶縁膜にソース部コンタクトホール及びドレイン
部コンタクトホールを形成する工程と、前記ソース部コ
ンタクトホールを介して前記ソース部に接続されるソー
ス電極と、前記ドレイン部コンタクトホールを介してド
レイン部に接続されるドレイン電極とを形成すると共
に、前記ドレイン電極が前記表示部から外側部に延在す
る配線を形成する工程と、前記ソース電極、前記ドレイ
ン電極、前記配線及び前記層間絶縁膜の上に、透明導電
膜を形成する工程と、前記透明導電膜をパターニングす
ることにより、前記ソース電極を介してソース部に接続
される表示電極を形成すると共に、前記配線を被覆する
配線保護膜を形成する工程とを有することを特徴とす
る。

【００２３】本発明は、上記した薄膜トランジスタ基板
の製造方法であって、上記したようにＴＦＴ素子の上方
に汚染物の侵入を防止するための絶縁性保護膜を特別に
形成する必要がない。このため、絶縁性保護膜を成膜す
る工程を省略できると共に、ソース電極と表示電極とを
接続するためのコンタクトホールの形成に係るマスク工
程を省略することができる。このように、マスク工程を
削減することができるので製造コストの低減に寄与する
ところが大きい。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。

【００２５】（第１の実施の形態）図１及び図２は本発
明の第１実施形態の薄膜トランジスタ基板の製造方法を
示す断面図である。

【００２６】第１実施形態の薄膜トランジスタ基板の製
造方法は、図１（ａ）に示すように、まず、ガラスなど
からなる透明絶縁性基板１０の上に、ＣＶＤにより、下
から順に、ＳｉＮ膜１２ａ及びＳｉＯ₂膜１２ｂをそれ
ぞれ５０ｎｍ／１００ｎｍの膜厚で成膜してバッファー
層１２とする。このバッファー層１２はＳｉＮ膜１２ａ
を含むため、透明絶縁性基板１０側からＴＦＴ素子への
汚染物の拡散を防止するブロック膜として機能する。

【００２７】その後、バッファー層１２上に膜厚が５０
ｎｍのポリシリコン（ｐ−Ｓｉ）膜などを成膜し、フォ
トエッチングによりこのｐ−Ｓｉ膜をパターニングして
島状の半導体層１４を形成する（マスク工程（１））。
この半導体層１４は絶縁性基板１０上のパネル表示部と
なる領域の所定部に形成される。

【００２８】次いで、半導体層１４及びバッファー層１
２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ
₂膜をＣＶＤにより成膜し、続いて、このＳｉＯ₂膜上に
膜厚が４００ｎｍのＡｌ膜をスパッタリングにより成膜
する。

【００２９】続いて、図１（ｂ）に示すように、フォト
エッチングにより、Ａｌ膜及びＳｉＯ₂膜をパターニン
グすることにより、Ａｌ膜からなるゲート電極２０とゲ
ート絶縁膜１６とを形成する（マスク工程（２））。

【００３０】なお、ゲート電極２０の材料としてＡｌ膜
の上にＭｏ膜、Ｔｉ膜又はＷ膜などの高融点金属膜を形
成したものを使用してもよいし、またＡｌ膜の代わりに
Ａｌ−Ｓｉ膜又はＡｌ−Ｎｄ膜などのＡｌ合金膜を使用
してもよい。

【００３１】次いで、図１（ｃ）に示すように、ゲート
電極２０をマスクに使用して、Ｐ⁺イオンを半導体層１
４中に注入し、続いてエキシマレーザーを照射してＰ⁺
イオンを活性化させることにより、ｎチャネルＴＦＴの
ソース部１４ａ及びドレイン部１４ｂを形成する。これ
により、ゲート電極２０、ゲート絶縁膜１６、ソース部
１４ａ及びドレイン部１４ｂを有するＴＦＴ素子２１が
形成される。

【００３２】なお、ドライバなどの周辺回路をＣ−ＭＯ
Ｓ回路で形成する場合は、まず、ｎチャネルＴＦＴを形
成するため、透明絶縁性基板１０の全面にＰ⁺イオンを
注入する。その後、ｎチャネルＴＦＴ領域をレジストマ
スクで覆い、ｐチャネルＴＦＴ領域に選択的にＢ⁺イオ
ンなどの不純物を上記Ｐ⁺イオンの２倍以上のドーズ量
で注入することにより、ｎチャネルＴＦＴ及びｐチャネ
ルＴＦＴを形成することができる（マスク工程（２
ａ））。

【００３３】あるいは、逆に、透明絶縁性基板１０の全
面にＢ⁺イオンなどの不純物を注入してｐチャネルＴＦ
Ｔを形成し、次いで、ｐチャネルＴＦＴ領域をレジスト
マスクで覆い、ｎチャネルＴＦＴの領域に選択的にＰ⁺
イオンを上記Ｂ⁺イオンの２倍以上のドーズ量で注入し
てもよい。

【００３４】次いで、図１（ｄ）に示すように、図１
（ｃ）の構造の上に、膜厚が５０ｎｍのＳｉＯ₂膜２２
ａ及び膜厚が３５０ｎｍのＳｉＮ膜２２ｂをＣＶＤによ
り順次成膜して層間絶縁膜２２とする。この層間絶縁膜
２２はＳｉＮ膜２２ｂを含むので、Ｎａなどの可動イオ
ンのＴＦＴ素子２１への拡散を防止するブロック膜とし
て機能する。なお、ＳｉＯ₂膜２２ａを形成しない形態
としてもよい。

【００３５】その後、同図に示すように、ソース部１４
ａ及びドレイン部１４ｂ上の層間絶縁膜２２をフォトエ
ッチングにより開口してソース部コンタクトホール２２
ｘ及びドレイン部コンタクトホール２２ｙを形成する。
続いて、層間絶縁膜２２上及びソース部及びドレイン部
コンタクトホール２２ｘ，２２ｙの内面上に、下から順
に、例えばＴｉ膜／Ａｌ膜／Ｍｏ膜をそれぞれ３０ｎｍ
／３００ｎｍ／５０ｎｍの膜厚でスパッタ法により成膜
して、それらの膜により構成される金属膜を形成する。

【００３６】次いで、図２（ａ）に示すように、この金
属膜上にレジスト膜（不図示）をパターニングし、この
レジスト膜をマスクにて金属膜をエッチングすることに
より、ソース部１４ａ及びドレイン部１４ｂにそれぞれ
接続されるソース電極２６ａ及びドレイン電極２６ｂを
形成すると同時に、パネル表示外部に配線２６ｃを形成
する。この配線は、ＴＦＴ素子２１のドレイン電極２６
ｂがパネル表示外部に延在して透明絶縁性基板１０上に
パネル表示部と一体的に設けられる周辺回路のドレイン
駆動回路に接続されるものである。

【００３７】なお、ソース電極２６ａ、ドレイン電極２
６ｂ及び配線２６ｃを構成する金属膜としてはＴｉ膜／
Ａｌ膜／Ｍｏ膜に限定されるものではなく、Ａｌ膜の上
下にそれぞれ形成される高融点金属膜は、Ｔｉ、Ｍｏ、
Ｃｒ、Ｔａ及びＷの群から選択される１つの金属又はそ
れらの合金を使用することができる。またＡｌ膜の上下
に同じ高融点金属膜を使用してもよいし、あるいは異な
る高融点金属膜を組み合わせて使用してもよい。また、
Ａｌ膜上に高融点金属膜を形成しないで、下から順に、
高融点金属膜／Ａｌ膜の積層膜にしてもよい。また、Ａ
ｌ膜は、Ａｌを主成分としていれば、Ｓｉ、Ｃｕ、Ｗ、
Ｔｉ又はＴａなどとの合金膜であってもよい。さらにこ
れら金属膜の成膜方法もスパッタ法に限らず、ＣＶＤ法
や真空蒸着法等であっても良いし、その膜厚も必要に応
じて任意である。

【００３８】一般的に、Ａｌ配線は腐食しやすく、又熱
工程を経た場合にヒロックと呼ばれる凹凸が配線層周囲
に生じて配線間ショートを起こしやすい特性をもつた
め、上記した積層構造や材料を適宜選択して使用するこ
とが好ましい。

【００３９】次いで、図２（ａ）の構造の上に、透明導
電膜の一例であるＩＴＯ（Indium Tin Oxide）膜をスパ
ッタ法などにより成膜する。ＩＴＯ膜の成膜条件の一例
として、スパッタ装置を用いて、Ａｒ：２５０ｓｃｃ
ｍ、Ｏ₂：０．４ｓｃｃｍ、圧力：０．８Ｐａ、ＤＣ電
力１Ｗ／ｃｍ²、基板温度３０℃の条件で成膜すること
ができる。

【００４０】次いで、図２（ｂ）に示すように、ＩＴＯ
膜上の画素電極となる領域及びパネル表示外部に形成さ
れた配線２６ｃを被覆する領域にレジスト膜（不図示）
をパターニングし、このレジスト膜をマスクにして、Ｉ
ＴＯ膜をエッチングする。これにより、ソース部１４ａ
にソース電極２６ａを介して接続される画素電極２８
（表示電極）が形成されると共に、パネル表示外部には
画素電極２８と同一膜で形成された配線保護膜２８ａが
配線２６ｃを被覆して形成される。このとき、レジスト
膜が形成されていない領域のＩＴＯ膜の下のドレイン電
極２６ｂはエッチングされずに残存する。なお、画素電
極の材料としてＩＴＯ膜を例示したが、この代わりにＳ
ｎＯ₂膜を使用してもよい。

【００４１】以上により、本発明の実施形態の薄膜トラ
ンジスタ基板３０が完成する。

【００４２】次に、薄膜トランジスタ基板３０を平面か
らみた様子を説明する。図３は本発明の第１実施形態の
薄膜トランジスタ基板を示す平面図である。

【００４３】図３に示すように、第１実施形態の薄膜ト
ランジスタ基板３０は、透明絶縁性基板１０上に、水平
方向に延びる複数のゲートバスライン（ゲート電極）２
０と垂直方向に延びる複数のデータバスライン（ドレイ
ン電極）２６ｂとが設けられ、これらにより画素領域が
画定されている。画素領域内には透明なＩＴＯ膜からな
る画素電極２８が形成されている。

【００４４】ゲートバスライン２０は透明絶縁性基板１
０上にパネル表示部と一体的に形成された周辺回路のゲ
ート駆動回路（不図示）に接続されている。また、デー
タバスライン２６ｂは、それがパネル表示内部からパネ
ル表示外部に延び出した配線２６ｃにつながっており、
この配線２６ｃは周辺回路のドレイン駆動回路（不図
示）に接続されている。この配線２６ｃは、その表面及
び側面が画素電極２８と同一膜（ＩＴＯ膜）からなる配
線保護膜２８ａにより被覆されている。図３のＩＩＩ−
ＩＩＩに沿った断面図が図２（ｂ）のパネル表示外部の
構造に対応する。

【００４５】また、画素領域の左下部にはＴＦＴ素子２
１が設けられている。このＴＦＴ素子２１のドレイン部
１４ｂは、層間絶縁膜２２に形成されたドレイン部コン
タクトホール２２ｙを介してデータバスライン２６ｂと
接続されている。一方、ＴＦＴ素子２１のソース部１４
ａは、層間絶縁膜２２に形成されたソース部コンタクト
ホール２２ｘを介してソース電極２６ａに接続され、こ
のソース電極２６ａはコンタクトホールを介さないで画
素電極２８に直接接続されている。図３のＩ−Ｉに沿っ
た断面図とＩＩ−ＩＩに沿った断面図とを合成した断面
図が図２（ｂ）のパネル表示内部の構造に相当する。

【００４６】なお、図３では薄膜トランジスタ基板３０
の一つの画素領域を例示しており、赤色（Ｒ）画素、緑
色（Ｇ）画素及び青色（Ｂ）画素の３個の画素領域で表
示単位であるピクセルを構成する。

【００４７】本実施形態の薄膜トランジスタ基板３０で
は、透明絶縁性基板１０の上方にＴＦＴ素子２１が形成
され、ＴＦＴ素子２１はＳｉＮ膜２２ｂを含む層間絶縁
膜２２により被覆されている。ソース部１４ａ及びドレ
イン部１４ｂ上の層間絶縁膜２２にはソース部コンタク
トホール２２ｘ及びドレイン部コンタクトホール２２ｙ
が形成され、これらを介してソース部１４ａ及びドレイ
ン部１４ｂにソース電極２６ａ及びドレイン電極２６ｂ
がそれぞれ接続されている。ソース電極２６ａにはコン
タクトホールを介さずに画素電極２８が直接接続されて
いる。さらにパネル表示外部に形成された配線２６ｃ
は、画素電極２８と同一膜で形成された配線保護膜２８
ａにより被覆されている。

【００４８】このように、本実施形態の薄膜トランジス
タ基板３０では、絶縁性保護膜を省略して、その代わり
に層間絶縁膜２２がＳｉＮ膜２２ｂを含むようにするこ
とで、層間絶縁膜２２がＴＦＴ素子２１への可動イオン
などの汚染物の侵入を防止するブロック膜として機能す
るようにしている。しかし絶縁性保護膜を省略すると汚
染物による配線２６ｃの腐食が発生する恐れがあるた
め、配線２６ｃを画素電極２８と同一膜からなる配線保
護膜２８ａで被覆して、この配線保護膜２８ａが配線へ
の汚染物の侵入を防止するブロック膜として機能するよ
うにしている。このようにすることにより、構造が簡易
でその製造工数を少なくできるにもかかわらず、汚染物
による配線２６ｃの腐食が防止されると共に、可動イオ
ンによるＴＦＴ素子２１の特性劣化が防止される。

【００４９】なお、ドレイン電極２６ｂはパネル表示内
部に形成されるものであって外部には直接露出すること
がないため、本実施形態ではドレイン電極２６ｂを配線
保護膜２６ｃ（ＩＴＯ膜）で被覆しない形態を例示した
が、ドレイン電極２６ｂも配線保護膜２６ｃ（ＩＴＯ
膜）で被覆されるようにしてもよい。

【００５０】また、本実施形態の薄膜トランジスタ基板
の製造方法においては、絶縁性保護膜を成膜する工程を
省略できると共に、ソース電極２６ａと画素電極２８と
を電気的に接続させるためのコンタクトホールを形成す
るためのマスク工程を省略することができる。つまり、
従来技術を用いるとマスク工程は６回必要であるが、本
実施形態では５工程となり、従来技術のマスク工程数に
対して１工程削減することができる（Ｃ−ＭＯＳを形成
する場合は７工程から６工程に減少）。

【００５１】なお、ＴＦＴ素子２１の信頼性の向上やオ
フリーク電流の低減のためにソース部１４ａ及びドレイ
ン部１４ｂをＬＤＤ構造とする場合には、高濃度不純物
領域を形成するためのマスク工程を一回追加すればよ
い。

【００５２】（第２の実施の形態）図４及び図５は本発
明の第２の実施の形態の薄膜トランジスタ基板の製造方
法を示す断面図である。第２実施形態が第１実施形態と
異なる点は、第１実施形態に対してマスク工程を増加さ
せずにＬＤＤ構造を形成する点にある。なお、第１実施
形態と同一工程においては、その詳しい説明を省略す
る。

【００５３】まず。図４（ａ）の断面構造が得られるま
での工程を説明する。図４（ａ）に示すように、第１実
施形態と同様な方法により、透明絶縁性基板１０上にＣ
ＶＤにより、ＳｉＮ膜１２ａ及びＳｉＯ₂膜１２ｂから
なるバッファー層１２を形成する。その後、バッファー
層１２上にポリシリコン（ｐ−Ｓｉ）膜などを成膜し、
フォトエッチングにより、ｐ−Ｓｉ膜をパターニングし
て島状の半導体層１４を形成する（マスク工程
（１））。

【００５４】次いで、半導体層１４及びバッファー層１
２上に、ゲート絶縁膜となる膜厚が１００ｎｍのＳｉＯ
₂膜１６ａをＣＶＤにより成膜する。続いて、ＳｉＯ₂膜
１６ａ上にＡｌ膜をスパッタリングにより成膜する。

【００５５】次いで、Ａｌ膜上にレジスト膜３２をパタ
ーニングし、このレジスト膜３２をマスクにしてＡｌ膜
をウェットエッチングしてゲート電極２０とする。この
とき、ゲート電極２０がレジスト膜３２のパターンから
片側で０．３〜２μｍ、好適には1μｍ程度サイドエッ
チングするようにする。これにより、図４（ａ）に示す
構造が得られる。

【００５６】次いで、図４（ｂ）に示すように、同じく
レジスト膜３２をマスクにしてＳｉＯ₂膜１６ａを異方
性エッチングすることにより、ゲート絶縁膜１６とす
る。このとき、ゲート絶縁膜１６はレジスト膜３２のパ
ターンと略同一のパターンで形成される。（マスク工程
（２））。

【００５７】これにより、Ａｌ膜からなるゲート電極２
０とその幅より片側で１μｍ程度太い幅を有するゲート
絶縁膜１６とが形成され、いわゆる階段形状が得られ
る。

【００５８】次いで、図４（ｃ）に示すように、レジス
ト膜３２を除去した後、ゲート電極２０及びゲート絶縁
膜１６をマスクにして、Ｐ⁺イオンを半導体層１４に低
加速エネルギーで、かつ高濃度で注入することにより、
ゲート絶縁膜１６の両側面から外側の半導体層１４に高
濃度不純物領域（ｎ⁺層）を形成する。この工程は、例
えば、イオンドーピング装置を用いて加速エネルギー１
０ｋｅＶ，ドーズ量１×１０¹⁵atoms/cm²の条件でＰ⁺イ
オンを注入すればよい。

【００５９】続いて、ゲート電極２０をマスクにし、か
つゲート絶縁膜１６を通して、Ｐ⁺イオンを高加速エネ
ルギーで、かつ低濃度で注入することにより、ゲート電
極２０の両側面から外側のゲート絶縁膜１６の直下の半
導体層１４中に低濃度不純物領域（ｎ^-層）を形成す
る。この工程は、例えば、イオンドーピング装置を用い
て加速エネルギー７０ｋｅＶ、ドーズ量５×１０¹³atom
s/cm²の条件でＰ⁺イオンを注入すればよい。その後、エ
キシマレーザーを照射してＰ⁺イオンの活性化を行う。

【００６０】これにより、ｎチャネルＴＦＴのソース部
１４ａ及びドレイン部１４ｂが形成され、しかもｎ^-層
がチャネルとドレイン部１４ｂとの間に設けられたｎチ
ャネルＴＦＴのＬＤＤ構造が形成される。

【００６１】なお、特に図示していないが、ドライバな
どの周辺回路をＬＤＤ構造を有するＣ−ＭＯＳ回路で形
成する場合は、まず、ｎチャネルＴＦＴ（画素用ＴＦＴ
を含む）を形成するために、透明絶縁性基板１０の全面
に上記したようにＰ⁺イオンを２回注入する。続いて、
ｎチャネルＴＦＴをレジスト膜でマスクした状態で、ｐ
チャネルＴＦＴ領域のみに選択的にＢ⁺イオンを上記し
たＰ⁺イオンの２倍程度以上のドーズ量で２回注入する
（マスク工程（２ａ））。

【００６２】例えば、ゲート電極及びゲート絶縁膜をマ
スクにして、B⁺イオンを加速エネルギー１０ｋｅＶ、ド
ーズ量２×１０¹⁵atoms/cm²の条件でドーピングし、続
いて、ゲート電極をマスクして、かつゲート絶縁膜を通
して、B⁺イオンを加速エネルギー７０ｋｅＶ、ドーズ量
２×１０¹⁴atoms/cm²の条件でドーピングすればよい。

【００６３】これにより、ｎ型がｐ型に反転してp⁺層及
びp^-層が形成されてｐチャネルＴＦＴのＬＤＤ構造が形
成される。このとき、ｎチャネルＴＦＴとｐチャネルＴ
ＦＴとではそれらのＬＤＤ長（チャネルとドレインと間
に設けられたｎ^-層又はｐ^-層の幅）が略同一の長さで形
成される。

【００６４】このようにゲート絶縁膜１６及びゲート電
極２０を階段形状に形成し、不純物イオンを所定の条件
で２回注入することにより、第１実施形態に対してマス
ク工程を増加させずにＬＤＤ構造を有するｎチャネルＴ
ＦＴを形成することができる。

【００６５】次いで、第１の実施形態と同様な方法で、
図４（ｄ）に示すように、図４（ｃ）の構造の上にＳｉ
Ｏ₂膜２２ａ及びＳｉＮ膜２２ｂからなる層間絶縁膜２
２を成膜し、層間絶縁膜２２をエッチングしてソース部
及びドレイン部コンタクトホール２２ｘ，２２ｙを形成
する。

【００６６】次いで、図５（ａ）に示すように、第１実
施形態と同様な方法により、ソース部１４ａ及びドレイ
ン部１４ｂにそれぞれ接続されるソース電極２６ａ及び
ドレイン電極２６ｂを形成すると同時に、パネル表示外
部に配線２６ｃを形成する。

【００６７】続いて、図５（ｂ）に示すように、第１実
施形態と同様な方法により、ソース電極２６ａに接続さ
れる画素電極２８を形成する同時に、画素電極２８と同
一膜からなる配線保護膜２８ａをパネル表示外部の配線
２６ｃを被覆するようにして形成する。

【００６８】以上により、第２実施形態の薄膜トランジ
スタ基板３０ａが完成する。

【００６９】第２実施形態の薄膜トランジスタ基板の製
造方法では、ｎチャネルＴＦＴを作成する場合、マスク
工程が５回であって、またＣＭＯＳを作成する場合、マ
スク工程が６回であり、第１実施形態とマスク工程数が
同数であるが、第１実施形態ではＬＤＤ構造の形成工程
を含まず、第２実施形態ではＬＤＤ構造の形成工程を含
んでいる。つまり、第１実施形態に基づいてＬＤＤ構造
を作成する場合はマスク工程を１工程追加する必要があ
るが、第２実施形態の製造方法を用いることにより、第
１実施形態に対してマスク工程数を増加させることなく
ＬＤＤ構造を形成することができるようになる。

【００７０】しかも、従来技術においてＬＤＤ構造を形
成するためのマスク工程を１回としてＣ−ＭＯＳを作成
する場合、マスク工程はトータルで８回必要であること
を考慮すると、第２実施形態の薄膜トランジスタ基板の
製造方法を用いることにより工程数が大幅に削減される
ことが分かる。

【００７１】（第３の実施の形態）図６及び図７は本発
明の第３実施の形態の薄膜トランジスタ基板の製造方法
を示す断面図である。第３実施形態が第１実施形態と異
なる点は、透明導電膜（画素電極や配線保護膜など）と
層間絶縁膜との密着性を向上させるため、透明導電膜が
層間絶縁膜のうちのＳｉＯ₂膜に接触して形成されるよ
うにしたことである。

【００７２】第３実施形態の薄膜トランジスタ基板の製
造方法は、まず、図６（ａ）に示すように、第１実施形
態と同様な方法により、図１（ｄ）と同一の構造を作成
する（マスク工程１〜３）。なお、図６（ａ）では、図
を簡易にするため層間絶縁膜２２のうちのＳｉＯ₂膜２
２ａが平坦な状態で形成されているように描かれてい
る。

【００７３】その後、図６（ａ）の構造上に、第１実施
形態と同様な方法により、下から順に、Ｔｉ膜、Ａｌ膜
及びＭｏ膜を成膜して、これらの膜により構成される金
属膜を形成する。

【００７４】続いて、図６（ｂ）に示すように、金属膜
上にレジスト膜４２をパターニングし、このレジスト膜
４２をマスクにして金属膜をエッチングすることによ
り、ＴＦＴ素子２１のソース部１４ａ及びドレイン部１
４ｂに接続されると共に、ソース部１４ａから層間絶縁
膜２２上に延在してドレイン部１４ｂにつながる金属カ
バーパターン２６ｘを形成する。このとき同時に、パネ
ル表示外部には、金属カバーパターン２６ｘがドレイン
部１４ｂからパネル表示外部に延在する配線２６ｃが形
成される。

【００７５】次いで、図６（ｃ）に示すように、金属カ
バーパターン２６ｘ及び配線２６ｃをマスクにして、層
間絶縁膜２２のうちの上部のＳｉＮ膜２２ｂを選択的に
エッチングする。ＳｉＮ膜２２ｂのエッチングは、エッ
チング選択比（ＳｉＮ膜のエッチレート／ＳＩＯ₂膜の
エッチレート）がある程度高い例えばＣＦ₄／Ｏ₂系など
の混合ガスを用いたドラエッチングにより行われる。

【００７６】これにより、ＳｉＮ膜２２ｂが金属カバー
パターン２６ｘ及び配線２６ｃと略同一のパターンにパ
ターニングされると共に、金属カバーパターン２６ｘ及
び配線２６ｃ以外の領域では層間絶縁膜２２のうちの下
部のＳｉＯ₂膜２２ａが露出する。

【００７７】次いで、ＳｉＯ₂膜２２ａ、金属カバーパ
ターン２６ｘ及び配線２６ｃの上にＩＴＯ膜を成膜す
る。このとき、金属カバーパターン２６ｘ及び配線２６
ｃ以外の領域ではＩＴＯ膜がＳｉＯ₂膜２２ａの直上に
成膜されるため、ＩＴＯ膜は密着性のよい状態で形成さ
れる。

【００７８】その後、このＩＴＯ膜上の画素電極になる
領域とドレイン部１４ｂ上の領域と配線２６ｃをカバー
する領域とにレジスト膜（不図示）をパターニングす
る。続いて、図７（ａ）に示すように、このレジスト膜
をマスクにしてＩＴＯ膜をエッチングすることにより、
ソース部１４ａ上の金属カバーパターン２６ｘ上から画
素部に延在する画素電極２８を形成する。このとき同時
に、ドレイン電極保護膜２８ｂがドレイン部１４ｂ領域
上の金属カバーパターン２６ｘを覆って形成されると共
に、配線保護膜２８ａが配線２６ｃを覆って形成され
る。また、ドレイン電極保護膜２８ｂは、その一端部が
ＳｉＯ₂膜２２ａに接触して形成されると共に、配線保
護膜２８ａは、その両端部がＳｉＯ₂膜２２ａに接触し
た状態で形成される。

【００７９】次いで、図７（ｂ）に示すように、画素電
極２８及びドレイン電極保護膜２８ｂをマスクにして、
これらの間に露出した金属カバーパターン２６ｘをエッ
チングする。これにより、図７（ｂ）に示すように、ソ
ース部１４ａからドレイン部１４ｂに延在する金属カバ
ーパターン２６が分離されて、ソース部１４ａと画素電
極２８との間に介在するソース電極２６ａが形成される
と共に、ドレイン部１４ｂとドレイン電極保護膜２８ｂ
との間に介在するドレイン電極２８ｂが形成される。そ
の後、透明絶縁性基板１０を所定の条件で熱処理する。

【００８０】以上により、第３実施形態の薄膜トランジ
スタ基板３０ｂが完成する。

【００８１】第３実施形態の薄膜トランジスタ基板の製
造方法では、第１実施形態と同様に、従来技術を用いる
とマスク工程は６回必要であるのに対し、本実施形態で
は５工程となり、従来技術のマスク工程数に対して１工
程削減することができる（Ｃ−ＭＯＳを形成する場合は
７工程から６工程に減少）。なお、ＬＤＤ構造を作成す
る場合はマスク工程を１工程追加すればよい。

【００８２】第１実施形態では、画素電極２８及び配線
保護膜２８ａは層間絶縁膜２２のうちの上部のＳｉＮ膜
２２ｂに接触して形成されるため、剥がれが発生する場
合が想定される。これは、一般的に画素電極２８の材料
であるＩＴＯ膜が、ＳｉＮ膜上よりＳｉＯ₂膜上に成膜
される方が剥がれにくい特性をもっているからである。

【００８３】第３実施形態では、かかる不具合を解消す
るため、画素電極２８の主要部が層間絶縁膜２２のうち
のＳｉＯ₂膜２２ａの直上に成膜されるように工夫され
ているので、画素電極２８の密着性が向上して剥がれが
防止される。また、配線保護膜２８ａ及びドレイン配線
保護膜２８ｂにおいても、それらの透明絶縁性基板１０
側の一部がＳｉＯ₂膜２２ａに接触して形成されるよう
にしたので、それらの密着性が向上して剥がれが防止さ
れる。

【００８４】（第４の実施の形態）図８及び図９は第４
実施形態の薄膜トランジスタ基板の製造方法を示す断面
図である。第４実施形態は、第２実施形態と同様な方法
でＬＤＤ構造を有するＴＦＴ素子を形成し、かつ第３実
施形態と同様な方法により画素電極などの剥がれを防止
するものである。第２実施形態と第３実施形態と同一工
程においてはその詳しい説明を省略する。

【００８５】第４実施形態の薄膜トランジスタ基板の製
造方法は、まず、図８（ａ）に示すように、第２実施形
態と同様な方法により、図４（ｄ）に示す構造と同一の
ものを作成する。なお、図８（ａ）においても、説明を
簡易にするため層間絶縁膜２２のうちのＳｉＯ₂膜２２
ａが平坦な状態で形成されているように描かれている。

【００８６】その後、図８（ｂ）に示すように、第３の
実施形態と同様な方法により、ＴＦＴ素子２１のソース
部１４ａからドレイン部１４ｂにつながる金属カバーパ
ターン２６ｘを形成すると同時に、パネル表示外部に配
線２６ｃを形成する。

【００８７】次いで、図８（ｃ）に示すように、第３の
実施形態と同様な方法により、金属カバーパターン２６
ｘ及び配線２６ｃをマスクにして層間絶縁膜２２のうち
のＳｉＮ膜２２ｂのみを選択的にエッチングする。

【００８８】次いで、図９（ａ）に示すように、第３の
実施形態と同様な方法により、ソース部１４ａ上の金属
カバーパターン２６ｘに接続される画素電極２８を形成
すると同時に、ドレイン部１４ｂ上の金属カバーパター
ン２６ｘ上にドレイン電極保護膜２８ｂを形成し、また
配線２６ｃを覆う配線保護膜２８ａを形成する。

【００８９】続いて、図９（ｂ）に示すように、第３の
実施形態と同様な方法により、画素電極２８及びドレイ
ン電極保護膜２８ｂをマスクにして、金属カバーパター
ン２６ｘの露出部をエッチングする。これにより、第３
実施形態と同様に、ソース部１４ａからドレイン部１４
ｂにつながる金属カバーパターン２６が分離されて、ソ
ース部１４ａと画素電極２８との間にソース電極２６ａ
が形成され、またドレイン部１４ｂとドレイン電極保護
膜２８ｂとの間にドレイン電極２８ｂが形成される。そ
の後、透明絶縁性基板１０を所定の条件で熱処理する。

【００９０】以上により、第４実施形態の薄膜トランジ
スタ基板３０ｃが製造される。

【００９１】第４実施形態の薄膜トランジスタ基板の製
造方法では、第２実施形態と同様に、ＬＤＤ構造を有す
るｎチャネルＴＦＴを作成する場合、マスク工程が５回
であり、ＣＭＯＳを作成する場合、マスク工程が６回で
あって、第１実施形態のマスク工程数を増加することな
くＬＤＤ構造を形成することができるようになる。しか
も、従来技術に比べると工程数が大幅に削減される。

【００９２】さらには、第３実施形態と同様に、画素電
極２８の主要部がＳｉＯ₂膜２２ａの直上に形成され、
また配線保護膜２８ａ及びドレイン電極保護膜２８ｂの
一部分がＳｉＯ₂膜２２ａに接触して形成されるので、
これらの膜の密着性が向上して剥がれが防止される。

【００９３】以上、第１〜第４の実施の形態により、こ
の発明の詳細を説明したが、この発明の範囲は上記実施
の形態に具体的に示した例に限られるものではなく、こ
の発明を逸脱しない要旨の範囲における上記実施の形態
の変更はこの発明の範囲に含まれる。

【００９４】例えば、第１〜第４実施形態ではアクティ
ブマトリクスタイプの液晶表示パネルに用いられる薄膜
トランジスタ基板を例示したが、薄膜トランジスタを用
いたアクティブマトリクスタイプの有機ＥＬディスプレ
イなどにも同様に適用することができる。

【００９５】（付記１） 絶縁性基板と、前記絶縁性基
板の上の表示部となる領域の所定部に形成され、ソース
部及びドレイン部を備えた半導体層と、前記半導体層の
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上
に形成されたゲート電極とにより構成される薄膜トラン
ジスタと、前記薄膜トランジスタを被覆する層間絶縁膜
と、前記薄膜トランジスタのソース部上の前記層間絶縁
膜に形成されたソース部コンタクトホールと、前記薄膜
トランジスタのドレイン部上の前記層間絶縁膜に形成さ
れたドレイン部コンタクトホールと、前記ソース部コン
タクトホールを介して前記ソース部に接続されたソース
電極と、前記ソース電極を介して前記ソース部に接続さ
れた表示電極と、前記ドレイン部コンタクトホールを介
して前記ドレイン部に接続され、前記ソース電極と同一
膜で形成されたドレイン電極と、前記ドレイン電極と一
体的に形成されて、前記表示部から外側部に延在する配
線と、前記配線を被覆し、かつ前記表示電極と同一膜で
形成された配線保護膜とを有することを特徴とする薄膜
トランジスタ基板。

【００９６】（付記２） 前記層間絶縁膜は、シリコン
窒化膜又はシリコン窒化膜を含む積層膜であることを特
徴とする付記１に記載の薄膜トランジスタ基板。

【００９７】（付記３） 絶縁性基板と、前記絶縁性基
板の上の表示部となる領域の所定部に形成され、ソース
部及びドレイン部を備えた半導体層と前記半導体層の上
に形成されたゲート絶縁膜と前記ゲート絶縁膜の上に形
成されたゲート電極とにより構成される薄膜トランジス
タと、前記薄膜トランジスタを含む所定領域上に形成さ
れ、下から順にシリコン酸化膜及びシリコン窒化膜から
なる積層層間絶縁膜と、前記薄膜トランジスタを含む所
定領域以外の領域上に形成され、前記シリコン酸化膜と
同一膜からなる単層層間絶縁膜とにより構成される層間
絶縁膜と、前記薄膜トランジスタのソース部上の前記積
層層間絶縁膜に形成されたソース部コンタクトホール
と、前記薄膜トランジスタのドレイン部上の前記積層層
間絶縁膜に形成されたドレイン部コンタクトホールと、
前記ソース部コンタクトホールを介して前記ソース部に
接続されたソース電極と、前記ドレイン部コンタクトホ
ールを介して前記ドレイン部に接続され、前記ソース電
極と同一膜で形成されたドレイン電極と、前記単層層間
絶縁膜上に、前記ドレイン電極と一体的に形成されて、
前記表示部から外側部に延在した配線と、主要部が前記
単層層間絶縁膜に接触して形成され、前記ソース電極を
介して前記ソース部に接続された表示電極と、一部が前
記単層層間絶縁膜に接触して形成されると共に、前記表
示電極と同一膜で形成され、かつ前記ドレイン電極の所
定部を被覆するドレイン電極保護膜と、一部が前記単層
層間絶縁膜に接触すると共に、前記表示電極と同一膜で
形成され、かつ前記配線を被覆する配線保護膜とを有す
ることを特徴とする薄膜トランジスタ基板。

【００９８】（付記４） 前記表示電極はＩＴＯ膜又は
ＳｎＯ₂膜からなり、前記ソース電極、ドレイン電極及
び配線は、下から順に、高融点金属膜とアルミニウム
（Ａｌ）膜若しくはアルミニウム（Ａｌ）を含む合金膜
とにより構成される積層膜、又は、下から順に、第１高
融点金属膜とアルミニウム（Ａｌ）膜若しくはアルミニ
ウム（Ａｌ）を含む合金膜と第２高融点金属膜とにより
構成される積層膜からなることを特徴とする付記１乃至
３のいずれか一項に記載の薄膜トランジスタ基板。

【００９９】（付記５） 前記高融点金属膜は、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タン
タル（Ｔａ）及びタングステン（Ｗ）の群から選択され
る１つの金属又はそれらの合金からなることを特徴とす
る付記４に記載の薄膜トランジスタ基板。

【０１００】（付記６） 前記薄膜トランジスタにおい
て、前記ゲート絶縁膜は前記ゲート電極の両端部からそ
れぞれ０．３〜２μｍはみ出したはみ出し部を有すると
共に、前記半導体層は、前記ゲート電極の下のチャネル
領域とソース部又はドレイン部との間に、前記ソース部
又はドレイン部の不純物濃度より低い低濃度不純物領域
を有し、かつ、前記低濃度不純物領域は、前記ゲート絶
縁膜のはみ出し部の下に前記ゲート電極に対して対称な
状態で形成されていることを特徴とする付記１乃至５の
いずれか一項に記載の薄膜トランジスタ基板。

【０１０１】（付記７） 前記薄膜トランジスタには、
一導電型トランジスタ及び反対導電型トランジスタの２
種類があり、前記一導電型トランジスタの低濃度不純物
領域は、前記反対導電型トランジスタの低濃度不純物領
域と同じ幅で形成されていることを特徴とする付記６に
記載の薄膜トランジスタ基板。

【０１０２】（付記８） 前記配線は、前記表示部から
外側部に設けられた駆動回路に接続されていることを特
徴とする付記１乃至７のいずれか一項に記載の薄膜トラ
ンジスタ基板。

【０１０３】（付記９） 絶縁性基板上の表示部となる
領域の所定部に、半導体層のパターンを形成する工程
と、前記半導体層の上に、ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上に、ゲート電極を形成する工
程と、前記半導体層のソース部及びドレイン部となる部
分に導電型不純物を導入する工程と、前記半導体層及び
前記ゲート電極の上に層間絶縁膜を形成する工程と、前
記ソース部及び前記ドレイン部の上の前記層間絶縁膜に
ソース部コンタクトホール及びドレイン部コンタクトホ
ールを形成する工程と、前記ソース部コンタクトホール
を介して前記ソース部に接続されるソース電極と、前記
ドレイン部コンタクトホールを介してドレイン部に接続
されるドレイン電極とを形成すると共に、前記ドレイン
電極が前記表示部から外側部に延在する配線を形成する
工程と、前記ソース電極、前記ドレイン電極、前記配線
及び前記層間絶縁膜の上に、透明導電膜を形成する工程
と、前記透明導電膜をパターニングすることにより、前
記ソース電極を介してソース部に接続される表示電極を
形成すると共に、前記配線を被覆する配線保護膜を形成
する工程とを有することを特徴とする薄膜トランジスタ
基板の製造方法。

【０１０４】（付記１０） 絶縁性基板上の表示部とな
る領域の所定部に、半導体層のパターンを形成する工程
と、前記半導体層の上に、ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上に、ゲート電極を形成する工
程と、前記半導体層のソース部及びドレイン部になる部
分に導電型不純物を導入する工程と、前記半導体層及び
前記ゲート電極の上に、下から順に、シリコン酸化膜及
びシリコン窒化膜からなる層間絶縁膜を形成する工程
と、前記ソース部及びドレインイン部の上の前記層間絶
縁膜にソース部コンタクトホール及びドレイン部コンタ
クトホールを形成する工程と、前記ソース部及びドレイ
ン部コンタクトホールを介して前記ソース部とドレイン
部に接続され、前記ソース部から前記層間絶縁膜上を延
在して前記ドレイン部につながる導電膜のパターンとを
形成すると共に、前記ドレイン部上の前記導電膜が前記
表示部から外側部に延在する配線を形成する工程と、前
記導電膜のパターン及び配線をマスクにして、前記シリ
コン窒化膜を選択的にエッチンングして前記シリコン酸
化膜を露出させる工程と、前記導電膜のパターン、前記
配線及び前記シリコン酸化膜の上に、透明導電膜を形成
する工程と、前記透明導電膜をパターニングすることに
より、前記ソース部上の前記導電膜を介して前記ソース
部に接続される表示電極と、前記ドレイン部上の前記導
電膜を覆うドレイン電極保護膜とを形成すると共に、前
記配線を被覆する配線保護膜を形成する工程と、前記表
示電極及び前記ドレイン電極保護膜をマスクにして前記
導電膜の露出部をエッチングすることにより、前記ソー
ス部と前記表示電極との間に介在するソース電極を形成
すると共に、前記ドレイン部と前記ドレイン電極保護膜
との間に介在するドレイン電極を形成する工程とを有す
ることを特徴とする薄膜トランジスタ基板の製造方法。

【０１０５】

【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタ基板では、層間絶縁膜に汚染物の侵入を防止す
る機能をもたせたので、従来技術と違って、ソース電
極、ドレイン電極及び配線の上にＳｉＮ膜などからなる
絶縁性保護膜を特別に形成し、パターニングする必要が
ない。表示部から外側に延在する配線においては、絶縁
性保護膜で被覆する代わりに、表示電極と同一膜で形成
された配線保護膜で被覆されるようにしている。

【０１０６】このため、本発明の薄膜トランジスタ基板
では、絶縁性保護膜を省略した簡易な構造でありなが
ら、表示電極と同一膜で形成された配線保護膜が外部か
ら配線への汚染物の拡散を防止するブロック膜として機
能するようにしているため、表示部から外側に形成され
た配線の腐食が防止される。また、層間絶縁膜に汚染物
の侵入を防止する機能をもたせたので、可動イオンによ
るＴＦＴ素子の特性劣化が防止される。

【図面の簡単な説明】

【図１】図１は本発明の第１実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その１）である。

【図２】図２は本発明の第１実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その２）である。

【図３】図３は本発明の第１実施形態の薄膜トランジス
タ基板を示す平面図である。

【図４】図４は本発明の第２実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その１）である。

【図５】図５は本発明の第２実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その２）である。

【図６】図６は本発明の第３実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その１）である。

【図７】図７は本発明の第３実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その２）である。

【図８】図８は本発明の第４実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その１）である。

【図９】図９は本発明の第４実施形態の薄膜トランジス
タ基板の製造方法を示す断面図（その２）である。

【図１０】図１０は従来のポリシリコンＴＦＴ基板の製
造方法を示す断面図である。

【符号の説明】

１０…透明絶縁性基板、１２ａ…ＳｉＮ膜、１２ｂ…Ｓ
ｉＯ₂膜、１２…バッファー層、１４…半導体層、１４
ａ…ソース部、１４ｂ…ドレイン部、１６…ゲート絶縁
膜、２０…ゲート電極（ゲートバスライン）、２２ａ…
ＳｉＯ₂膜、２２ｂ…ＳｉＮ膜、２２…層間絶縁膜、２
２ｘ，２２ｙ…コンタクトホール、２６ａ…ソース電
極、２６ｂ…ドレイン電極（データバスライン）、２６
ｃ…配線、２８…画素電極（表示電極）、２８ａ…配線
保護膜、２８ｂ…ドレイン電極保護膜、３０，３０ａ．
３０ｂ．３０ｃ…薄膜トランジスタ基板、３２…レジス
ト膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｃ 21/90 Ｍ 21/88 Ｍ Ｒ Ｆターム(参考） 2H092 GA17 GA25 GA29 GA33 GA34 HA19 JA25 JA44 JA46 JB33 KA04 KA10 KA12 KA18 KB04 KB22 KB25 MA04 MA05 MA07 MA13 MA15 MA16 MA17 MA18 MA27 MA30 NA18 NA24 NA27 NA29 5C094 AA31 AA32 BA03 BA43 CA19 EA04 EA07 5F033 HH08 HH09 HH10 HH17 HH18 HH19 HH21 HH38 JJ01 JJ08 JJ09 JJ10 JJ17 JJ18 JJ19 JJ20 JJ21 JJ38 KK04 MM05 MM13 NN06 NN07 PP06 PP15 PP19 QQ08 QQ09 QQ27 QQ37 QQ58 QQ65 RR04 RR06 SS11 TT02 VV15 XX00 XX14 XX33 5F110 AA14 AA16 BB02 BB04 CC02 DD02 DD13 DD14 DD17 EE03 EE04 EE06 EE14 EE44 FF02 FF29 GG02 GG13 GG25 HJ01 HJ04 HJ13 HJ23 HL03 HL04 HL06 HL07 HL11 HL12 HL22 HL23 HL24 HM15 HM19 NN03 NN04 NN23 NN24 NN35 QQ11

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板と、 前記絶縁性基板の上の表示部となる領域の所定部に形成
   され、ソース部及びドレイン部を備えた半導体層と、前
   記半導体層の上に形成されたゲート絶縁膜と、前記ゲー
   ト絶縁膜の上に形成されたゲート電極とにより構成され
   る薄膜トランジスタと、 前記薄膜トランジスタを被覆する層間絶縁膜と、 前記薄膜トランジスタのソース部上の前記層間絶縁膜に
   形成されたソース部コンタクトホールと、 前記薄膜トランジスタのドレイン部上の前記層間絶縁膜
   に形成されたドレイン部コンタクトホールと、 前記ソース部コンタクトホールを介して前記ソース部に
   接続されたソース電極と、 前記ドレイン部コンタクトホールを介して前記ドレイン
   部に接続され、前記ソース電極と同一膜で形成されたド
   レイン電極と、 前記ドレイン電極と一体的に形成されて、前記表示部か
   ら外側部に延在する配線と、 前記ソース電極を介して前記ソース部に接続された表示
   電極と、 前記表示電極と同一膜で形成され、前記配線を被覆する
   配線保護膜とを有することを特徴とする薄膜トランジス
   タ基板。
2. 【請求項２】 絶縁性基板と、 前記絶縁性基板の上の表示部となる領域の所定部に形成
   され、ソース部及びドレイン部を備えた半導体層と前記
   半導体層の上に形成されたゲート絶縁膜と前記ゲート絶
   縁膜の上に形成されたゲート電極とにより構成される薄
   膜トランジスタと、 前記薄膜トランジスタを含む所定領域上に形成され、下
   から順にシリコン酸化膜及びシリコン窒化膜からなる積
   層層間絶縁膜と、前記薄膜トランジスタを含む所定領域
   以外の領域上に形成され、前記シリコン酸化膜と同一膜
   からなる単層層間絶縁膜とにより構成される層間絶縁膜
   と、 前記薄膜トランジスタのソース部上の前記積層層間絶縁
   膜に形成されたソース部コンタクトホールと、 前記薄膜トランジスタのドレイン部上の前記積層層間絶
   縁膜に形成されたドレイン部コンタクトホールと、 前記ソース部コンタクトホールを介して前記ソース部に
   接続されたソース電極と、 前記ドレイン部コンタクトホールを介して前記ドレイン
   部に接続され、前記ソース電極と同一膜で形成されたド
   レイン電極と、 前記単層層間絶縁膜上に、前記ドレイン電極と一体的に
   形成されて、前記表示部から外側部に延在した配線と、 主要部が前記単層層間絶縁膜に接触して形成され、前記
   ソース電極を介して前記ソース部に接続された表示電極
   と、 一部が前記単層層間絶縁膜に接触して形成されると共
   に、前記表示電極と同一膜で形成され、かつ前記ドレイ
   ン電極の所定部を被覆するドレイン電極保護膜と、 一部が前記単層層間絶縁膜に接触すると共に、前記表示
   電極と同一膜で形成され、かつ前記配線を被覆する配線
   保護膜とを有することを特徴とする薄膜トランジスタ基
   板。
3. 【請求項３】 前記表示電極はＩＴＯ膜又はＳｎＯ₂膜
   からなり、前記ソース電極、ドレイン電極及び配線は、
   下から順に、高融点金属膜とアルミニウム（Ａｌ）膜若
   しくはアルミニウム（Ａｌ）を含む合金膜とにより構成
   される積層膜、又は、下から順に、第１高融点金属膜と
   アルミニウム（Ａｌ）膜若しくはアルミニウム（Ａｌ）
   を含む合金膜と第２高融点金属膜とにより構成される積
   層膜からなることを特徴とする請求項１又は２に記載の
   薄膜トランジスタ基板。
4. 【請求項４】 前記薄膜トランジスタにおいて、 前記ゲート絶縁膜は、前記ゲート電極の両端部からそれ
   ぞれ０．３〜２μｍはみ出したはみ出し部を有すると共
   に、 前記半導体層は、前記ゲート電極の下のチャネル領域と
   ソース部又はドレイン部との間に、前記ソース部又はド
   レイン部の不純物濃度より低い低濃度不純物領域を有
   し、 かつ、前記低濃度不純物領域は、前記ゲート絶縁膜のは
   み出し部の下に前記ゲート電極に対して対称な状態で形
   成されていることを特徴とする請求項１乃至３のいずれ
   か一項に記載の薄膜トランジスタ基板。
5. 【請求項５】 絶縁性基板上の表示部となる領域の所定
   部に、半導体層のパターンを形成する工程と、 前記半導体層の上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に、ゲート電極を形成する工程
   と、 前記半導体層のソース部及びドレイン部となる部分に導
   電型不純物を導入する工程と、 前記半導体層及び前記ゲート電極の上に、層間絶縁膜を
   形成する工程と、 前記ソース部及び前記ドレイン部の上の前記層間絶縁膜
   にソース部コンタクトホール及びドレイン部コンタクト
   ホールを形成する工程と、 前記ソース部コンタクトホールを介して前記ソース部に
   接続されるソース電極と、前記ドレイン部コンタクトホ
   ールを介してドレイン部に接続されるドレイン電極とを
   形成すると共に、前記ドレイン電極が前記表示部から外
   側部に延在する配線を形成する工程と、 前記ソース電極、前記ドレイン電極、前記配線及び前記
   層間絶縁膜の上に、透明導電膜を形成する工程と、 前記透明導電膜をパターニングすることにより、前記ソ
   ース電極を介してソース部に接続される表示電極を形成
   すると共に、前記配線を被覆する配線保護膜を形成する
   工程とを有することを特徴とする薄膜トランジスタ基板
   の製造方法。