JP4021194B2 - 薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置の製造方法 Download PDFInfo
- Publication number
- JP4021194B2 JP4021194B2 JP2001401483A JP2001401483A JP4021194B2 JP 4021194 B2 JP4021194 B2 JP 4021194B2 JP 2001401483 A JP2001401483 A JP 2001401483A JP 2001401483 A JP2001401483 A JP 2001401483A JP 4021194 B2 JP4021194 B2 JP 4021194B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- formation region
- resist
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 134
- 238000004519 manufacturing process Methods 0.000 title claims description 83
- 238000000034 method Methods 0.000 title claims description 59
- 239000000758 substrate Substances 0.000 claims abstract description 124
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 239000011229 interlayer Substances 0.000 claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 33
- 239000010408 film Substances 0.000 claims description 705
- 230000015572 biosynthetic process Effects 0.000 claims description 120
- 239000004065 semiconductor Substances 0.000 claims description 55
- 238000004380 ashing Methods 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 60
- 229920005591 polysilicon Polymers 0.000 abstract description 60
- 239000011521 glass Substances 0.000 abstract description 16
- 239000004973 liquid crystal related substance Substances 0.000 description 58
- 239000010410 layer Substances 0.000 description 28
- 230000001133 acceleration Effects 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 239000007789 gas Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 3
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910017073 AlLi Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/1201—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示パネル及び有機ＥＬ表示パネル等の薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）を備えた薄膜トランジスタ装置の製造方法に関する。
【０００２】
【従来の技術】
液晶表示パネルは、薄くて軽量であるとともに低電圧で駆動できて消費電力が少ないという長所があり、携帯端末（personal digital assistant：ＰＤＡ）、ビデオカメラのファインダー及びその他の各種電子機器に広く使用されている。特に、画素毎にＴＦＴ等のスイッチング素子が設けられたアクティブマトリクス方式の液晶表示パネルは、表示品質の点でもＣＲＴ（Cathode-Ray Tube）に匹敵するほど優れているため、テレビやパーソナルコンピュータ等のディスプレイにも使用されている。
【０００３】
一般的なＴＮ（Twisted Nematic ）型液晶表示パネルは、２枚の透明ガラス基板の間に液晶を封入した構造を有している。それらのガラス基板の相互に対向する２つの面（対向面）のうち、一方の面側にはブラックマトリクス、カラーフィルタ及びコモン電極等が形成され、他方の面側にはＴＦＴ及び画素電極等が形成されている。
【０００４】
また、各ガラス基板の対向面と反対側の面には、それぞれ偏光板が取り付けられている。これらの２枚の偏光板は、例えば偏光板の偏光軸が互いに直交するように配置され、これによれば、電界をかけない状態では光を透過し、電界を印加した状態では遮光するモード、すなわちノーマリホワイトモードとなる。また、２枚の偏光板の偏光軸が平行な場合には、電界をかけない状態では光を遮断し、電界を印加した状態では透過するモード、すなわちノーマリブラックモードとなる。以下、ＴＦＴ及び画素電極が形成された基板をＴＦＴ基板と呼び、カラーフィルタ及びコモン電極が形成された基板をＣＦ基板と呼ぶ。
【０００５】
現在、一般的な液晶表示パネルには、ＴＦＴの動作層をアモルファスシリコンで形成したものが使用されている。しかし、アモルファスシリコンではキャリア移動度が遅いため、大型且つ高精細の液晶表示パネルに適用することが難しいという欠点がある。このため、ＴＦＴの動作層をポリシリコンで形成することが提案され、一部の製品には既に実用化されている。
【０００６】
このような液晶表示パネルでは、画素ＴＦＴだけでなく、ＣＭＯＳ等により構成されるデータドライバやゲートドライバ等の周辺回路を基板上に一体的に形成することが可能になり、液晶表示パネルの製造コストを大幅に簡略化できるという利点がある。但し、ポリシリコンＴＦＴではオフ電流が大きいため、画素部に形成するＴＦＴ（以下、画素ＴＦＴという）ではＬＤＤ（Lightly Doped Drain)構造にすることが必要である。
【０００７】
図３３〜図３８は従来の液晶表示パネルのＴＦＴ基板の製造方法を工程順に示す断面図である。これらの図においては、説明の都合上、図の左側に画素ＴＦＴ（ｎ型ＴＦＴ）を示し、右側に周辺回路のｐ型ＴＦＴを示しているが、実際には、画素ＴＦＴは表示領域内に形成され、周辺回路は表示領域の外側に形成される。また、周辺回路のｎ型ＴＦＴは画素ＴＦＴと同様に形成されるので、ここでは周辺回路のｎ型ＴＦＴの図示及び説明を省略する。
【０００８】
まず、図３３（ａ）に示すように、ガラス基板１１の上に、ＳｉＮ膜１２ａ及びＳｉＯ2 膜１２ｂの２層構造のバッファ層１２を形成する。更に、ＳｉＯ2 膜１２ｂの上にアモルファスシリコン膜を成膜した後、エキシマレーザを使用したレーザアニールによりアモルファスシリコンをポリシリコンに変化させてポリシリコン膜１３を形成する。そして、このポリシリコン膜１３の上にフォトレジストを塗布し、露光及び現像処理を施して、所定の形状のフォトレジスト膜１４を形成する。
【０００９】
その後、図３３（ｂ）に示すように、フォトレジスト膜１４をマスクにしてポリシリコン膜１３をエッチングし、ＴＦＴ形成領域にのみポリシリコン膜１３を残す。その後、レジスト膜１４を除去する。
【００１０】
次に、図３４（ａ）に示すように、基板１１の上側全面に絶縁膜１５及び導電膜１６を順次形成する。そして、フォトリソグラフィ法により、導電膜１６及び絶縁膜１５をエッチングして、図３４（ｂ）に示すように、ゲート電極１９及びゲート絶縁膜１８を形成する。このとき、ゲート電極１９の幅がゲート絶縁膜１８の幅よりも若干狭くなるようにする。
【００１１】
次に、図３５（ａ）に示すように、ポリシリコン膜１３にＰ（リン）をイオン注入してｎ型ＴＦＴのソース／ドレイン領域を形成する。例えばゲート絶縁膜１８及びゲート電極１９をマスクとし、低エネルギーでＰをポリシリコン膜１３に高濃度にイオン注入して、高濃度不純物領域１３ｂを形成する。また、ゲート電極１９をマスクとし、高エネルギーでＰをポリシリコン膜１３に低濃度にイオン注入して、ｎ型ＴＦＴのＬＤＤ領域１３ａを形成する。
【００１２】
次に、図３５（ｂ）に示すように、ｎ型ＴＦＴを覆うレジスト膜２０を形成する。そして、ｐ型ＴＦＴ形成領域のポリシリコン膜１３にＢ（ボロン）をイオン注入して、ｐ型ＴＦＴのソース／ドレイン領域を形成する。例えば、ゲート電極１９及びゲート絶縁膜１８をマスクとし、低エネルギーでＢをポリシリコン膜１３に高濃度にイオン注入して、高濃度不純物領域１３ｄを形成する。また、ゲート電極１９をマスクとし、高エネルギーでＢをポリシリコン膜１３に低濃度にイオン注入して、ＬＤＤ領域１３ｃを形成する。このように、ｎ型不純物を注入したポリシリコン膜１３にｐ型不純物をｎ型不純物よりも多量に注入することにより、ｎ型ＴＦＴをｐ型ＴＦＴに変えることができる。その後、レジスト膜２０を除去する。
【００１３】
次に、図３６（ａ）に示すように、ポリシリコン膜１３にエキシマレーザを照射することにより、ポリシリコン膜１３に導入された不純物を活性化させる。
【００１４】
次に、図３６（ｂ）に示すように、基板１１の上側全面に、層間絶縁膜としてＳｉＯ2 膜２１及びＳｉＮ膜２２を順次形成する。また、ＳｉＮ膜２２の上に、ＩＴＯ（indium-tin oxide：インジウム酸化スズ）膜２３を形成し、画素電極形成領域のＩＴＯ膜２３の上にレジスト膜２４を形成する。
【００１５】
次に、図３７（ａ）に示すように、レジスト膜２４をマスクとしてＩＴＯ膜２３をエッチングし、画素電極２５を形成する。その後、画素電極２５上のレジスト膜２４を除去する。
【００１６】
次に、図３７（ｂ）に示すように、基板１１の上側全面にフォトレジストを塗布し、露光及び現像処理を施して、コンタクトホール形成領域に対応する部分が開口されたレジスト膜２６を形成する。そして、図３８（ａ）に示すように、レジスト膜２６をマスクとしてＳｉＮ膜２３及びＳｉＯ2 膜２２をエッチングし、ＳｉＮ膜２２の表面から高濃度不純物領域１３ｂ，１３ｄに到達するコンタクトホール２２ａを形成する。その後、レジスト膜２６を除去する。
【００１７】
次いで、図３８（ｂ）に示すように、基板１１の上側全面に金属膜を形成し、フォトリソグラフィ法により金属膜をパターニングして、所定の配線（ソース／ドレイン電極を含む）２７を形成する。画素ＴＦＴのソース領域は、配線２７を介して画素電極２５に電気的に接続される。また、画素ＴＦＴのドレイン領域は、他の配線２７を介してデータバスラインに接続される。このようにして、液晶表示パネルのＴＦＴ基板が完成する。
【００１８】
【発明が解決しようとする課題】
しかしながら、本願発明者らは、上述した従来のＴＦＴ基板の製造方法には以下に示す問題点があると考える。すなわち、従来方法ではマスク工程が多く、製造コストが上昇する原因となっている。マスク工程には、フォトレジスト塗布工程、プリベーク工程、露光工程、現像工程及びポストベーク工程等のサブ工程が含まれているので、マスク工程を減らすことができれば、製品の製造コストを大幅に低減することができる。
【００１９】
本発明の目的は、マスク工程数を減らすことのできる薄膜トランジスタ装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本願第１発明に係る薄膜トランジスタ装置の製造方法は、基板上の第１導電型薄膜トランジスタ形成領域及び第２導電型薄膜トランジスタ形成領域にそれぞれ半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に第１導電型不純物を導入して第１導電型ソース及びドレイン領域を形成する工程と、前記基板の上側全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に、前記第１導電型薄膜トランジスタ形成領域には薄く、表示用電極形成領域には厚くレジスト膜を形成する工程と、前記第２導電型薄膜トランジスタ形成領域の前記半導体膜に第２導電型不純物を導入して第２導電型ソース及びドレイン領域を形成する工程と、前記レジスト膜をアッシングして、前記第１導電型薄膜トランジスタ形成領域上の前記レジスト膜を除去し、前記表示用電極形成領域の上にのみ前記レジスト膜を残す工程と、前記レジスト膜をマスクとして前記第１の導電膜をエッチングすることにより表示用電極を形成する工程と、前記表示用電極形成領域の上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の層間絶縁膜の表面から前記第１導電型薄膜トランジスタ及び前記第２導電型薄膜トランジスタのソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記第１導電型薄膜トランジスタの前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程とを有することを特徴とする。
【００２４】
本願第１発明においては、第２導電型薄膜トランジスタ形成領域の半導体膜に第２導電型不純物を導入する際に第１導電型薄膜トランジスタを第２導電型不純物から保護するレジスト膜を利用して、表示用電極を形成する。
【００２５】
すなわち、第２導電型薄膜トランジスタ形成領域の半導体膜に第２導電型不純物を導入した後、第１導電型薄膜トランジスタ形成領域上のレジスト膜を除去し、表示用電極形成領域の上にのみレジスト膜を残す。そして、このレジスト膜をマスクにして第１の導電膜をエッチングすることにより、表示用電極を形成する。
【００２６】
これにより、従来に比べてマスク工程を削減することができて、薄膜トランジスタ装置の製造コストを低減することができる。
【００２７】
本願第２発明に係る薄膜トランジスタ装置の製造方法は、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、フォトリソグラフィ法により、前記第１の導電膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜上に、配線形成領域には厚く、表示用電極形成領域には薄くレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜及び前記第１の導電膜をエッチングする工程と、前記レジスト膜をアッシングして、前記配線形成領域に前記レジスト膜を残し、前記表示用電極形成領域のレジスト膜を除去する工程と、前記レジスト膜をマスクとして前記表示用電極形成領域上の前記第２の導電膜をエッチング除去する工程とを有することを特徴とする。
【００２８】
本発明においては、表示用電極となる第１の導電膜の上に配線となる第２の導電膜を形成する。そして、第２の導電膜をエッチングする際に使用したマスクを利用して表示用電極を形成する。
【００２９】
すなわち、配線形成領域及び表示用電極形成領域の第１の導電膜及び第２の導電膜をレジスト膜で保護した状態で、その他の領域上の第１の導電膜及び第２の導電膜をエッチングする。その後、配線形成領域上にレジスト膜を残したまま、表示用電極形成領域のレジスト膜を除去する。そして、表示用電極形成領域の第１の導電膜上に形成されている第２の導電膜をエッチング除去して、第１の導電膜を露出させる。
【００３０】
本発明においては、このようにして表示用電極を形成するので、従来に比べてマスク工程を削減することができ、薄膜トランジスタ装置の製造コストを低減できる。
【００３１】
本願第３発明に係る薄膜トランジスタ装置の製造方法は、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、前記第１の導電膜上に、コンタクトホール形成領域が開口され、表示用電極形成領域には厚く、その他の領域は薄くレジスト膜を形成する工程と、前記レジスト膜をマスクとしてエッチングを行い、前記第１の導電膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記レジスト膜をアッシングし、前記レジスト膜を表示用電極形成領域上のみ残して除去する工程と、前記表示用電極形成領域上に残存する前記レジスト膜をマスクとして前記第１の導電膜をエッチングする工程と、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程とを有することを特徴とする。
【００３２】
本発明においては、コンタクトホールを形成する際に使用したレジスト膜を利用して表示用電極を形成する。すなわち、層間絶縁膜上に表示用電極となる第１の導電膜を形成した後、第１の導電膜上にレジスト膜を所定のパターンに形成し、第１の導電膜及び層間絶縁膜をエッチングして、薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールを形成する。その後、表示用電極形成領域にのみレジスト膜を残し、他の領域のレジスト膜を除去する。そして、残存したレジスト膜をマスクとして第１の導電膜をエッチングし、表示用電極を形成する。
【００３３】
本発明においては、このようにして表示用電極を形成するので、従来に比べてマスク工程を削減することができ、薄膜トランジスタ装置の製造コストを低減できる。
【００３６】
本願第４発明に係る薄膜トランジスタ装置の製造方法は、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記基板の上側全面に第１の絶縁膜、第１の導電膜及び第２の導電膜を順次形成する工程と、前記第２の導電膜上の表示用電極形成領域には薄く、ゲート電極形成領域は厚くレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜を等方性エッチングし、更に前記第１の導電膜を異方性エッチングして、表示用電極、及び前記第１の導電膜と前記第１の導電膜上に前記第１の導電膜よりも狭い幅で形成された第２の導電膜とにより構成されるゲート電極を形成する工程と、前記レジスト膜をアッシングして、前記ゲート電極形成領域の前記レジスト膜を残し、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記表示用電極上に残存する前記第２の導電膜を除去する工程と、前記ゲート電極形成領域の前記レジスト膜を除去する工程と、前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、前記基板の上側全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の絶縁膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第３の導電膜を形成する工程と、前記第３の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程とを有することを特徴とする。
【００３７】
本発明においては、第１の導電膜の上に第２の導電膜を形成し、更にその上にレジスト膜を形成する。そして、レジスト膜をマスクとして第２の導電膜を等方性エッチングし、更に第１の導電膜を異方性エッチングして、第１の導電膜及び第２の導電膜からなるテラス構造のゲート電極と、第１の導電膜からなる表示用電極とを形成する。
【００３８】
その後、ゲート電極形成領域にレジスト膜を残し、表示用電極形成領域のレジスト膜を除去した後、表示用電極上に残存する第２の導電膜をエッチングにより除去する。
【００３９】
本発明においては、このようにして１回のマスク工程で表示用電極とテラス構造のゲート電極とを形成するので、従来に比べてマスク工程を削減することができ、薄膜トランジスタ装置の製造コストを低減できる。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００４１】
（第１の実施の形態）
図１は本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の構成を示すブロック図である。但し、以下の例ではＸＧＡ（１０２４×７６８ピクセル）モードの液晶表示パネルについて説明する。
【００４２】
本実施の形態の液晶表示パネルは、制御回路１０１、データドライバ１０２、ゲートドライバ１０３及び表示部１０４により構成されている。この液晶表示パネルには、コンピュータ等の外部装置（図示せず）から表示信号ＲＧＢ（Ｒ（赤）信号、Ｇ（緑）信号及びＢ（青）信号）、水平同期信号Ｈsync及び垂直同期信号Ｖsync等の信号が供給され、電源（図示せず）から高電圧（例えば、１８Ｖ）ＶH 、低電圧ＶL （例えば、３．３Ｖ又は５Ｖ）及び接地電位Ｖgnd が供給される。
【００４３】
表示部１０４には、水平方向に３０７２（１０２４×ＲＧＢ）個、垂直方向に７６８個の画素が配列されている。各画素は、ｎ型ＴＦＴ１０５と、このｎ型ＴＦＴ１０５のソース電極に接続された表示セル１０６及び蓄積容量１０７とにより構成されている。表示セル１０６は、一対の電極と、それらの電極間の液晶とにより構成される。
【００４４】
また、表示部１０４には、垂直方向に延びる３０７２本のデータバスライン１０８と、水平方向に延びる７６８本のゲートバスライン１０９とが設けられている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート電極は同一のゲートバスライン１０９に接続され、垂直方向に並ぶ画素の各ＴＦＴ１０５のドレイン電極は同一のデータバスライン１０８に接続されている。
【００４５】
制御回路１０１は、水平同期信号Ｈsync及び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始時にアクティブになるデータスタート信号DSI と、１水平期間を一定の間隔に分割するデータクロックDCLKと、１垂直同期期間の開始時にアクティブになるゲートスタート信号GSI と、１垂直同期期間を一定の間隔に分割するゲートクロックGCLKとを出力する。
【００４６】
データドライバ１０２は、シフトレジスタ１０２ａ、レベルシフタ１０２ｂ及びアナログスイッチ１０２ｃにより構成されている。
【００４７】
シフトレジスタ１０２ａは、３０７２個の出力端子を有している。このシフトレジスタ１０２ａはデータスタート信号DSI により初期化され、データクロックDCLKに同期したタイミングで各出力端子から順番に低電圧のアクティブ信号を出力する。
【００４８】
レベルシフタ１０２ｂは、３０７２個の入力端子と３０７２個の出力端子とを備えている。そして、シフトレジスタ１０２ａから出力された低電圧のアクティブ信号を、高電圧に変換して出力する。
【００４９】
アナログスイッチ１０２ｃも、３０７２個の入力端子と３０７２個の出力端子とを有している。アナログスイッチ１０２ｃの各出力端子は、それぞれ対応するデータバスライン１０８に接続されている。アナログスイッチ１０２ｃは、レベルシフタ１０２ｂからアクティブ信号を入力すると、アクティブ信号を入力した入力端子に対応する出力端子に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）を出力する。
【００５０】
すなわち、データドライバ１０２は、１水平期間内にデータクロックDCLKに同期したタイミングで、表示部１０４の３０７２本のデータバスライン１０８にＲ信号、Ｇ信号及びＢ信号を順番に出力する。
【００５１】
ゲートドライバ１０３は、シフトレジスタ１０３ａ、レベルシフタ１０３ｂ及び出力バッファ１０３ｃにより構成されている。
【００５２】
シフトレジスタ１０３ａは、７６８個の出力端子を有している。このシフトレジスタ１０３ａはゲートスタート信号GSI により初期化され、ゲートクロックGCLKに同期したタイミングで各出力端子から順番に低電圧の走査信号を出力する。
【００５３】
レベルシフタ１０３ｂは、７６８個の入力端子と７６８個の出力端子とを備えている。そして、シフトレジスタ１０３ａから入力された低電圧の走査信号を、高電圧に変換して出力する。
【００５４】
出力バッファ１０３ｃも、７６８個の入力端子と７６８個の出力端子とを有している。出力バッファ１０３ｃの各出力端子は、それぞれ対応するゲートバスライン１０９に接続されている。出力バッファ１０３ｃは、レベルシフタ１０３ｂから入力された走査信号を、入力端子に対応する出力端子を介してゲートバスライン１０９に供給する。
【００５５】
すなわち、ゲートドライバ１０３からは、１垂直同期期間内にゲートクロックGCLKに同期したタイミングで、表示部１０４の７６８本のゲートバスライン１０９に走査信号を順番に供給する。
【００５６】
表示部１０４のＴＦＴ１０５は、ゲートバスライン１０９に走査信号が供給されるとオンとなる。このとき、データバスライン１０８に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）が供給されると、表示セル１０６及び蓄積容量１０７に表示信号ＲＧＢが書き込まれる。表示セル１０６では、書き込まれた表示信号ＲＧＢにより液晶分子の傾きが変化し、その結果表示セル１０６の光透過率が変化する。各画素毎に表示セル１０６の光透過率を制御することによって、所望の画像が表示される。
【００５７】
本実施の形態では、前述の如く、画素内のＴＦＴ１０５はｎ型である。また、制御回路１０１、データドライバ１０２及びゲートドライバ１０３はｐ型ＴＦＴ及びｎ型ＴＦＴにより構成されている。
【００５８】
図２は、本発明の第１の実施の形態の液晶表示パネルの表示部における断面図、図３は表示部におけるＴＦＴ基板の平面図である。なお、実際には各画素毎に、図１に示す蓄積容量１０７が形成されているが、ここではその図示及び説明を省略する。
【００５９】
本実施の形態の液晶表示パネルは、図２の断面図に示すように、相互に対向して配置されたＴＦＴ基板１２０及びＣＦ基板１５０と、これらのＴＦＴ基板１２０及びＣＦ基板１５０の間に封入された液晶１８０とにより構成されている。
【００６０】
ＴＦＴ基板１２０は、ガラス基板（透明絶縁基板）１２１と、ガラス基板１２１上に形成されたデータバスライン１０８、ゲートバスライン１０９、ＴＦＴ１０５及び画素電極（表示用電極）１２８等により構成されている。本実施の形態では、ゲートバスライン１０９の一部がＴＦＴ１０５のゲート電極となっており、ＴＦＴ１０５のソース電極は画素電極１２８に接続され、ドレイン電極はデータバスライン１０８に接続されている。また、画素電極１２８の上には配向膜１４１が形成されている。
【００６１】
一方、ＣＦ基板１５０は、ガラス基板（透明絶縁基板）１５１と、このガラス基板１５１上に形成されたブラックマトリクス１５２、カラーフィルタ１５３及びコモン電極１５４とにより構成されている。ブラックマトリクス１５２は画素間の領域及びＴＦＴ形成領域を覆うように形成されている。また、各画素毎に、赤色、緑色及び青色のいずれか１色のカラーフィルタ１５３が形成されている。本実施の形態では、カラーフィルタ１５３の上にコモン電極１５４が形成されており、このコモン電極１５４の表面は配向膜１５５により覆われている。
【００６２】
これらのＴＦＴ基板１２０及びＣＦ基板１５０は、配向膜１３１，１５５が形成された面を相互に対向させて配置される。
【００６３】
図４はＴＦＴ１０５の形成領域における断面を示す図である。この図４を参照して、ＴＦＴ基板１２０の構成を更に詳細に説明する。但し、図４では配向膜１３１の図示を省略している。
【００６４】
ガラス基板１２１の上には、ＳｉＮ膜１２２ａ及びＳｉＯ2 膜１２２ｂにより構成されるバッファ層１２２が形成されている。このバッファ層１２２の所定の領域上には、ＴＦＴ１０５の動作層であるポリシリコン膜１２３が形成されている。
【００６５】
このポリシリコン膜１２３にはＬＤＤ構造のソース／ドレイン領域が形成されている。すなわち、ポリシリコン膜１２３には、一対のＬＤＤ領域（低濃度不純物領域）１２３ａがチャネル領域を挟んで形成されている。また、これら一対のＬＤＤ領域１２３ａの外側には、それぞれ高濃度不純物領域１２３ｂが形成されている。
【００６６】
ポリシリコン膜１２３のチャネル領域及びＬＤＤ領域１２３ａの上には，ゲート絶縁膜１２４が形成されており、このゲート絶縁膜１２４の上にはゲート電極１２５（ゲートバスライン１０９）が形成されている。本実施の形態では、ゲート電極１２５の幅はゲート絶縁膜１２４の幅よりも若干狭くなっている。
【００６７】
バッファ層１２２の上には、ＴＦＴ１０５を覆うようにして第１の層間絶縁膜１２７が形成されている。この第１の層間絶縁膜１２７の所定の領域上には画素電極１２８が形成されている。また、第１の層間絶縁膜１２７の上には第２の層間絶縁膜（保護膜）１２９が形成されている。但し、第２の層間絶縁膜１２９は、画素電極１２８に対応する部分が開口されており、画素電極１２８が露出するようになっている。
【００６８】
第２の層間絶縁膜１２９の上には、データバスライン１０８及びその他の配線１３０が形成されている。データバスライン１０８は、配線１３０と、層間絶縁膜１２７，１２９に設けられたコンタクトホールとを介してＴＦＴ１０５のドレイン領域に電気的に接続され、画素電極１２８は他の配線１３０及び他のコンタクトホールを介してＴＦＴ１０５のソース領域に電気的に接続されている。
【００６９】
図５〜図１６は上述した構造を有するＴＦＴ基板の製造方法を工程順に示す断面図である。
【００７０】
まず、図５に示すように、ガラス基板１２１の上に、プラズマＣＶＤ法によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５０ｎｍのＳｉＮ膜１２２ａと、厚さが１００ｎｍのＳｉＯ2 膜１２２ｂとの２層構造のバッファ層１２２を形成する。更に、プラズマＣＶＤ法により、バッファ層１２２の上にアモルファスシリコン膜を約４０ｎｍの厚さに形成し、このアモルファスシリコン膜をレーザアニール処理して、ポリシリコン膜１２３を形成する。その後、フォトリソグラフィ法によりポリシリコン膜１２３を島状に加工する。
【００７１】
次に、図６に示すように、基板１２１の上側全面に、ゲート絶縁膜１２４となるＳｉＯ2 膜１４１を約１００ｎｍの厚さに形成し、その上にゲート電極１２５となるＡｌＮｄ膜１４２を約３００ｎｍの厚さに形成する。
【００７２】
その後、ＡｌＮｄ膜１４２上にフォトレジストを塗布し、露光及び現像処理を施して所望の形状のレジスト膜１４３を形成する。
【００７３】
次に、図７に示すように、レジスト膜１４３をマスクとしてＡｌＮｄ膜１４２をウェットエッチング（等方性エッチング）し、ゲート電極１２５（ゲートバスライン１０９）及びその他の配線（図示せず）を形成する。このとき、ＡｌＮｄ膜１４２をオーバーエッチングして、レジスト膜１４３のエッジとゲート電極１２５のエッジとの間隔（水平方向の距離）が０．３〜２μｍとなるようにする。また、レジスト膜１４３をマスクとしてＳｉＯ2 膜１４１を、例えばフッ素系ガスでドライエッチング（異方性エッチング）して、レジスト膜１４３とほぼ同じ幅のゲート絶縁膜１２４を形成する。その後、レジスト膜１４３を除去する。
【００７４】
本実施の形態では、このようにして１回のマスク工程で、ゲート絶縁膜１２４と、ゲート絶縁膜１２４よりも幅が狭いゲート電極１２５とからなるテラス構造を形成する。
【００７５】
なお、本実施の形態では、後述するように、ゲート電極１２５及びゲート絶縁膜１２４からなるテラス構造を利用してＬＤＤ領域１２３ａ及び高濃度不純物領域１２３ｂを１回のマスク工程で形成する。このとき、ゲート絶縁膜１２４のエッジとゲート電極１２５のエッジとの水平方向の間隔が０．３μｍ未満であると、ＬＤＤ領域１２３ａを形成する効果が十分でなく、またゲート絶縁膜１２４のエッジとゲート電極１２５のエッジとの水平方向の間隔が２μｍを超えると、薄膜トランジスタのサイズが大きくなって、高精細化が困難になる。このため、ゲート絶縁膜１２４のエッジとゲート電極１２５のエッジとの間隔は０．３〜２μｍとすることが好ましい。
【００７６】
次に、図８に示すように、ポリシリコン膜１２３にＰ（リン）をイオン注入してＴＦＴ１０５のソース／ドレイン領域を形成する。例えば、ゲート電極１２５及びゲート絶縁膜１２４をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が１．０×１０15ｃｍ-2の条件でポリシリコン膜１２３にＰをイオン注入し、高濃度不純物領域１２３ｂを形成する。また、ゲート電極１２５をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０15ｃｍ-2の条件でポリシリコン膜１２３にＰをイオン注入し、ＬＤＤ領域１２３ａを形成する。
【００７７】
次に、図９に示すように、ＣＶＤ法により、基板１２１の上側全面に第１の層間絶縁膜１２７として、厚さが約６０ｎｍのＳｉＯ2 膜を形成する。更に、スパッタ法により、第１の層間絶縁膜１２７の上に、厚さが約７０ｎｍのＩＴＯ膜１４４を形成する。
【００７８】
なお、画素電極１２８の材料はＩＴＯに限定するものではないが、透過型液晶表示パネルの場合は透明導電材料を使用することが必要である。透明導電材料としては、例えばＩｎ、Ｓｎ又はＺｎを含む酸化物がある。
【００７９】
次に、図１０（ａ），（ｂ）に示すように、画素電極形成領域には厚く、ｎ型ＴＦＴ形成領域には薄く、且つ、ｐ型ＴＦＴ形成領域に対応する部分に開口部を有するレジスト膜１４５を形成する。
【００８０】
例えば、全面にフォトレジスト膜１４５を形成した後、ｎ型ＴＦＴ形成領域及び画素電極形成領域を遮光する第１の露光マスクと、ｎ型ＴＦＴ形成領域のみを遮光する第２の露光マスクとを使用し、それぞれハーフ露光を行う。このとき、１回目及び２回目の露光量を制御して、ｎ型ＴＦＴ形成領域のレジスト膜と画素電極形成領域のレジスト膜との段差の大きさを変えることができる。また、画素電極形成領域を完全に遮光し、ｎ型ＴＦＴ形成領域に対応する部分には解像度の限界値以下の径の開口部が多数設けられた露光マスクを使用することにより、厚い部分と薄い部分とを有するレジスト膜を１回の露光で形成することができる。
【００８１】
本実施の形態では、ｎ型ＴＦＴ形成領域のレジスト膜１４５の厚さは１．０μｍ、画素電極形成領域のレジスト膜１４５の厚さは１．５μｍとする。但し、これらの数値は、プロセスに応じて適宜変更する必要がある。
【００８２】
その後、レジスト膜１４５により画素電極形成領域及びｎ型ＴＦＴ形成領域を保護しつつ、ｐ型ＴＦＴ形成領域のポリシリコン膜１２３にＢ（ボロン）をイオン注入して、ソース／ドレイン領域を形成する。例えば、ゲート電極１２５及びゲート絶縁膜１２４をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でポリシリコン膜１２３にＢをイオン注入して、高濃度不純物領域１２３ｄを形成する。また、ゲート電極１２５をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０14ｃｍ-2の条件でポリシリコン膜１２３にＢをイオン注入して、ＬＤＤ領域１２３ｃを形成する。
【００８３】
なお、図１７（ａ），（ｂ）に示すように、ｐ型ＴＦＴ形成領域上のＩＴＯ膜１４４を除去した後に、ポリシリコン膜１２３にボロンを注入してＬＤＤ領域１２３ｃ及び高濃度不純物領域１２３ｄを形成してもよい。
【００８４】
次に、図１１（ａ），（ｂ）に示すように、レジスト膜１４５を酸素プラズマ処理（アッシング）して、レジスト膜１４５が画素電極形成領域にのみ残るようにする。そして、このレジスト膜１４５をマスクとしてＩＴＯ膜１４４をエッチングし、画素電極１２８を形成する。その後、図１２に示すように、画素電極１２８上のレジスト膜１４５を除去する。
【００８５】
その後、熱処理又はレーザ光照射処理などを施し、ポリシリコン膜１２３中に導入された不純物（Ｐ及びＢ）を活性化させる。
【００８６】
次に、図１３に示すように、基板１２１の上側全面にＳｉＮを堆積させて、厚さが約４００ｎｍの第２の層間絶縁膜１２９を形成する。
【００８７】
次に、図１４に示すように、フォトリソグラフィ法により、第２の層間絶縁膜１２９の表面からＴＦＴ１０５の高濃度不純物領域１２３ｂ，１２３ｄに到達するコンタクトホール１２９ａを形成する。
【００８８】
次に、図１５に示すように、スパッタ法により、基板１２１の上側全面に、Ｔｉ（１００ｎｍ）／Ａｌ（２００ｎｍ）／Ｔｉ（１００ｎｍ）を堆積することにより、導電膜１４６を形成する。この導電膜１４６は、コンタクトホールを１２９ａ介して高濃度不純物領域１２３ｂ，１２３ｄに電気的に接続している。
【００８９】
なお、導電膜１４６の材料は特に限定するものではないが、導電性が良好なＡｌ又はＡｌ合金と、シリコンに対する密着性及び耐食性が良好な高融点金属、又はその窒化物とを積層した構造であることが好ましい。導電膜１４６として好適な高融点金属には、例えばＭｏ（モリブデン），Ｔｉ（チタン），Ｃｒ（クロム）、Ｔａ（タンタル）及びＷ（タングステン）等がある。
【００９０】
次いで、図１６に示すように、フォトリソグラフィ法により導電膜１４６をパターニングして、データバスライン１０８及びその他の配線１３０を形成する。本実施の形態では、ＴＦＴ１０５のソース領域と画素電極１２８とが配線１３０を介して電気的に接続されており、ＴＦＴ１０５のドレイン領域とデータバスライン１０８とが他の配線１３０を介して電気的に接続されている。
【００９１】
このようにして製造されたＴＦＴ基板と、カラーフィルタ及びコモン電極等が形成されたＣＦ基板とを対向させて配置し、両者の間に液晶を封入することにより、液晶表示パネルが完成する。
【００９２】
本実施の形態では、上述したように、ｎ型ＴＦＴを覆うレジスト膜１４５に段差を設け、このレジスト膜１４５を使用して、ｐ型ＴＦＴの形成時にｎ型ＴＦＴ形成領域のポリシリコン膜１２３中にＢ（ボロン）が注入されないようにしている。その後、このレジスト膜１４５を酸素プラズマ処理して画素電極形成領域にのみレジスト膜１４５を残し、残存するレジスト膜１４５をマスクとしてＩＴＯ膜１４４をエッチングして画素電極１２８を形成している。これにより、従来方法に比べて工程数を削減することができる。また、本実施の形態では、コンタクトホールを形成する工程が１回だけでよく、製造工程数が更に削減される。従って、本実施の形態により、液晶表示パネルの製造コストを著しく低減することができる。
【００９３】
なお、上記実施の形態では、第２の絶縁膜がＳｉＮにより形成されている場合について説明したが、本発明はこれに限定されるものではなく第２の絶縁膜をポリイミドや感光性樹脂により形成してもよい。感光性樹脂により第２の絶縁膜を生成する場合は、成膜工程を更に削減することができ、製造工程数をより一層削減できる。
【００９４】
（第２の実施の形態）
図１８は本発明の第２の実施の形態の薄膜トランジスタ装置の回路図である。本実施の形態は、本発明を有機ＥＬ表示パネルに適用した例を示している。
【００９５】
ガラス基板の上には、垂直方向に延びる複数本のデータバスライン１９１及び電源供給ライン１９２と、水平方向に延びる複数本の走査バスライン１９３が形成されている。データバスライン１９１、電源供給ライン１９２及び走査バスライン１９３により区画された領域が、それぞれ画素領域となる。
【００９６】
各画素領域には、それぞれスイッチング用ＴＦＴ１９４と、駆動用ＴＦＴ１９５と、コンデンサ１９６と、有機ＥＬ素子（発光素子）１９７とが設けられている。
【００９７】
スイッチング用ＴＦＴ１９４のゲートは走査バスライン１９３に接続され、ソースは駆動用ＴＦＴ１９５のゲートに接続され、ドレインはデータバスライン１９１に接続されている。また、駆動用ＴＦＴ１９５は、電源供給ライン１９２と有機ＥＬ素子１９７の陽極との間に接続されている。更に、コンデンサ１９６は、駆動用ＴＦＴ１９５のゲートと電源供給ライン１９２との間に接続されている。
【００９８】
このように構成された有機ＥＬ表示パネルにおいて、各データバスライン１９１に所定の電圧を供給し、１行目の走査バスライン１９３にのみ走査信号を供給すると、１行目の走査バスライン１９３に接続されたスイッチング用ＴＦＴ１９４が導通してコンデンサ１９６にデータバスライン１９１の電圧が蓄積される。
【００９９】
この電圧に応じた電流が電源供給ライン１９２から駆動用ＴＦＴ１９５を通って、有機ＥＬ素子１９７に供給され、１行目の各有機ＥＬ素子１９７が発光する。その後、各データバスライン１９１に所定の電圧を供給し、２行目の走査バスライン１９３にのみ走査信号を供給すると２行目の各有機ＥＬ素子１９７が発光する。
【０１００】
このようにして、順次各行の有機ＥＬ素子１９７を駆動することによって、所望の文字又は画像を表示することができる。
【０１０１】
図１９は、駆動用ＴＦＴ１９５及び有機ＥＬ素子１９７の形成部における断面図である。図１９において、図４と同一物には同一符号を付してその詳しい説明は省略する。
【０１０２】
本実施の形態においては、ＩＴＯからなる陽極（表示用電極）１２８ａの上に、有機ＥＬ層１３５が形成されており、この有機ＥＬ層１３５の上にはＡｌＬｉ等からなる陰極１３６が形成されている。この陰極１３６は、各画素共通に形成されている。
【０１０３】
駆動用ＴＦＴ１９５がオンになって陽極１２８ａと陰極１３６との間に電圧が印加されると、有機ＥＬ層１３５が発光する。この光は陽極１２８ａ及びガラス基板１２１を透過し、外部に出射される。
【０１０４】
なお、有機ＥＬ層１３５の発光効率を向上させるために、陽極１２８ａと陰極１３６との間に、電子輸送層、正孔輸送層及びコンタクト層（コンタクト性改善のための層）のいずれか１又は２以上を配置してもよい。
【０１０５】
本実施の形態の有機ＥＬ表示パネルのＴＦＴは、第１の実施の形態と同様に製造することが可能である。
【０１０６】
（第３の実施の形態）
図２０〜図２６は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。なお、これらの図においては、説明の都合上、図の左側に画素ＴＦＴ（ｎ型ＴＦＴ）を示し、右側に周辺回路のｐ型ＴＦＴを示しているが、実際には、画素ＴＦＴは表示領域内に形成され、周辺回路は表示領域の外側に形成される。また、周辺回路のｎ型ＴＦＴは、画素ＴＦＴと同様に形成されるので、ここでは図示を省略する。
【０１０７】
まず、図２０（ａ）に示すように、ガラス基板（透明絶縁基板）２０１の上に、プラズマＣＶＤ法によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５０ｎｍのＳｉＮ膜２０２ａと、厚さが２００ｎｍのＳｉＯ2 膜２０２ｂとの２層構造のバッファ層２０２を形成する。更に、プラズマＣＶＤ法により、ＳｉＯ2 膜２０２ｂの上にアモルファスシリコン膜を約４０ｎｍの厚さに形成する。そして、エキシマレーザを用いてアモルファスシリコンを結晶化させて、ポリシリコン膜２０３を形成する。その後、このポリシリコン膜２０３の上に所定のパターンのレジスト膜２０４を形成する。
【０１０８】
次に、図２０（ｂ）に示すように、レジスト膜２０４をマスクとし、フッ素系ガスを用いてポリシリコン膜２０３をエッチングして、ポリシリコン膜２０３をレジスト膜２０４と同じ形状に加工する。その後、レジスト膜２０４を除去する。
【０１０９】
次に、図２１（ａ）に示すように、基板２０１の上側全面に、ゲート絶縁膜となるＳｉＯ2 膜２０５をＣＶＤ法で約１００ｎｍの厚さに形成し、その上にゲート電極となるＡｌＮｄ膜２０６をスパッタ法で約３００ｎｍの厚さに形成する。そして、ＡｌＮｄ膜２０６の上にフォトレジストを塗布し、露光及び現像処理を施して所望の形状のレジスト膜２０７を形成する。
【０１１０】
次に、図２１（ｂ）に示すように、レジスト膜２０７をマスクとしてＡｌＮｄ膜２０６をウェットエッチングして、ゲート電極２０９を形成する。このとき、ＡｌＮｄ膜２０６をオーバーエッチングして、レジスト膜２０７よりもゲート電極２０９の幅が若干狭くなるようにする。また、レジスト膜２０７をマスクとしてＳｉＯ2 膜２０５を、例えばフッ素系ガスを用いてドライエッチング（異方性エッチング）して、レジスト膜２０７とほぼ同じ幅のゲート絶縁膜２０８を形成する。その後、レジスト膜２０７を除去する。
【０１１１】
このようにして、本実施の形態では、１回のマスク工程で、ゲート絶縁膜２０８と、ゲート絶縁膜２０８よりも幅が狭いゲート電極２０９とからなるテラス構造を形成する。
【０１１２】
次に、図２２（ａ）に示すように、ポリシリコン膜２０３にＰ（リン）をイオン注入してｎ型ＴＦＴのソース／ドレイン領域を形成する。例えば、ゲート電極２０９及びゲート絶縁膜２０８をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が１．０×１０15ｃｍ-2の条件でポリシリコン膜２０３にＰ（リン）をイオン注入し、高濃度不純物領域２０３ｂを形成する。また、ゲート電極２０９をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が５×１０13ｃｍ-2の条件でポリシリコン膜２０３にＰをイオン注入し、ＬＤＤ領域２０３ａを形成する。
【０１１３】
次に、図２２（ｂ）に示すように、ｎ型ＴＦＴ形成領域のみレジスト２１０で覆い、ｐ型ＴＦＴ形成領域のポリシリコン膜２０３にＢ（ボロン）をイオン注入して、ｐ型ＴＦＴのソース／ドレイン領域を形成する。例えば、ゲート電極２０９及びゲート絶縁膜２０８をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でポリシリコン膜２０３にＢをイオン注入して、高濃度不純物領域２０３ｄを形成する。また、ゲート電極２０９をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０14ｃｍ-2の条件でポリシリコン膜２０３にＢをイオン注入して、ＬＤＤ領域２０３ｃを形成する。このように、ｎ型不純物を導入したポリシリコン膜２０３にｎ型不純物よりも多いｐ型不純物を導入することで、ｎ型ＴＦＴをｐ型ＴＦＴに変えることができる。その後、レジスト膜２１０をアッシングして除去する。
【０１１４】
次に、図２３（ａ）に示すように、ポリシリコン膜２０３にエキシマレーザを照射することにより、ポリシリコン膜２０３に導入された不純物を活性化させる。
【０１１５】
次に、図２３（ｂ）に示すように、基板２０１の上側全面に、プラズマＣＶＤ法により、厚さが６０ｎｍのＳｉＯ2 膜２１１及び厚さが３７０ｎｍのＳｉＮ膜２１２を形成し、層間絶縁膜とする。また、ＳｉＮ膜２１２の上に厚さが約７０ｎｍのＩＴＯ膜２１３を形成する。そして、ＩＴＯ膜２１３の上に所定のパターンでレジスト膜２１４を形成する。
【０１１６】
次に、図２４（ａ）に示すように、レジスト膜２１４をマスクとしてＩＴＯ膜２１３をウェットエッチングし、更にフッ素系ガスを用いて、層間絶縁膜（ＳｉＮ膜２１２及びＳｉＯ2 膜２１１）をドライエッチングして、ｎ型ＴＦＴ及びｐ型ＴＦＴの高濃度不純物領域２０３ｂ，２０３ｄに到達するコンタクトホール２１２ａを形成する。その後、レジスト膜２１４を除去する。
【０１１７】
次に、図２４（ｂ）に示すように、基板２０１の上側全面に導電膜２１５を形成する。この導電膜２１５は、例えば、下から順に、Ｍｏ膜（５０ｎｍ）、Ａｌ膜（２００ｎｍ）、ＭｏＮ膜（９０ｎｍ、）及びＭｏ膜（１５ｎｍ）を積層した構造に形成する。
【０１１８】
次に、図２５（ａ）に示すように、導電膜２１５の上に、配線形成領域には厚く、画素電極形成領域には薄くなるようにレジスト膜２１６を形成する。そして、このレジスト膜２１６をマスクとして導電膜２１５をエッチングし、データバスライン及びその他の配線２２０ａを形成する。更に、レジスト膜２１６をマスクとしてＩＴＯ膜２１３をエッチングし、画素電極２１８を形成する。但し、このときは、画素電極２１８の上に導電膜２１５が残存している。
【０１１９】
レジスト膜２１６は、第１の実施の形態で説明したように、例えば２枚の露光マスクを使用したハーフ露光や、解像度の限界値以下の径の開口部が多数設けられた露光マスクを使用して形成する。
【０１２０】
その後、図２５（ｂ）に示すように、画素電極形成領域上の導電膜２１５が露出するまでレジスト２１６を除去（アッシング）する。
【０１２１】
次に、レジスト膜２１６をマスクとして画素電極形成領域上の導電膜２１５をエッチングにより除去して、図２６に示すように、画素電極２１８を露出させる。また、これにより画素ＴＦＴのソース領域と画素電極２１８とを接続する配線２２０ｂが形成される。その後、レジスト膜２１６を除去する。このようにして、液晶表示パネルのＴＦＴ基板を形成することができる。
【０１２２】
本実施の形態では、１回のマスク工程で配線２２０ａ，２２０ｂ及び画素電極２１８を形成するので、従来方法に比べてマスク工程の数を削減できる。これにより、液晶表示パネルの製造コストを、従来に比べて著しく低減することができる。
【０１２３】
（第４の実施の形態）
図２７〜図２９は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。
【０１２４】
まず、図２７（ａ）に示すように、第３の実施の形態と同様にして、基板２０１上に、ＳｉＮ膜２０２ａ及びＳｉＯ2 膜２０２ｂからなる絶縁膜２０２、ポリシリコン膜２０３、ゲート絶縁膜２０８並びにゲート電極２０９を形成する。ｎ型ＴＦＴ形成領域のポリシリコン膜２０３にはＰ（リン）を導入してｎ型のＬＤＤ領域２０３ａ及び高濃度不純物領域２０３ｂを形成し、ｐ型ＴＦＴ形成領域のポリシリコン膜２０３にはＢ（ボロン）を導入してｐ型のＬＤＤ領域２０３ｃ及び高濃度不純物領域２０３ｄを形成しておく。
【０１２５】
次に、図２７（ｂ）に示すように、基板２０１の上側全面に、層間絶縁膜として例えばプラズマＣＶＤ法によりＳｉＯ2 膜２１１を６０ｎｍ、ＳｉＮ膜２１２を３７０ｎｍの厚さに形成し、更にその上に透明導電膜として例えばスパッタ法によりＩＴＯ膜２１３を７０ｎｍの厚さに形成する。その後、ＩＴＯ膜２１３上に、コンタクトホール形成部が開口し、画素電極形成領域が厚く、その他の領域が薄いレジスト膜２２１を形成する。このようなレジスト膜２２１は、第１の実施の形態で説明したように、２枚の露光マスクを用いる方法や、解像度の限界値以下の径の多数の開口部が設けられた露光マスクを用いる方法により形成することができる。
【０１２６】
そして、図２８（ａ）に示すように、レジスト膜２２１をマスクとしてＩＴＯ膜２１３をウェットエッチングし、更にフッ素系ガスを用いてＳｉＮ膜２１２及びＳｉＯ2 膜２１１をドライエッチングして、コンタクトホール２１２ｂを形成する。
【０１２７】
次に、図２８（ｂ）に示すように、レジスト膜２２１をアッシングして、画素電極形成領域上のみレジスト膜２２１を残し、他の部分のレジスト膜２２１を除去する。そして、残存したレジスト膜２２１をマスクとしてＩＴＯ膜２１３をウェットエッチングし、画素電極２２８を形成する。その後、画素電極２２８上のレジスト膜２２１を除去する。
【０１２８】
次いで、基板２０１の上側全面に、スパッタ法により、Ｔｉ膜（１００ｎｍ）／Ａｌ膜（２００ｎｍ）／Ｔｉ膜（１００ｎｍ）の積層構造の導電膜を形成し、その上に所定のパターンのレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとし、Ｃｌ（塩素）系ガスを用いたドライエッチングにより導電膜をエッチングして、図２９に示すように、データバスライン及びその他の配線２３０を形成する。画素ＴＦＴのソース領域は配線２３０を介して画素電極２２８に電気的に接続され、ドレイン電極は他の配線２３０を介してデータバスラインに電気的に接続される。
【０１２９】
このようにして形成されたＴＦＴ基板をＣＦ基板と対向させて配置し、両者の間に液晶を封入する。これにより、液晶表示パネルが完成する。
【０１３０】
本実施の形態においても、第３の実施の形態と同様に、従来方法に比べてマスク工程の数を削減できるので、生産性が向上し、製品コストを低減できるという効果を奏する。
【０１３１】
前述した第３の実施の形態では、ＩＴＯ膜２１３及び層間絶縁膜（ＳｉＮ膜２１２及びＳｉＯ2 膜２１１）をエッチングしてコンタクトホール２１２ａを形成する際（図２４ａ参照）に、画素電極となるＩＴＯ膜２１３のエッジの下方の層間絶縁膜がオーバーエッチングされて、配線形成時にコンタクトホール２１２ａ内で導通不良が発生するおそれがある。一方、本実施の形態では、コンタクトホール２１２ｂを形成した後に、ＩＴＯ膜２１３をエッチングして画素電極２２８を形成し、その後に配線２３０を形成するので、画素電極２２８とＴＦＴのソースとの間での導通不良の発生が回避されるという利点がある。
【０１３２】
（第５の実施の形態）
図３０〜図３２は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。
【０１３３】
まず、図３０（ａ）に示すように、ガラス基板（透明絶縁基板）３０１の上に、プラズマＣＶＤ法によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５０ｎｍのＳｉＮ膜と厚さが１００ｎｍのＳｉＯ2 膜との２層構造のバッファ層３０２を形成する。更に、ＳｉＨ4 にＨ2 を加えた原料ガスを用いたプラズマＣＶＤ法により、バッファ層３０２の上にアモルファスシリコン膜を約４０ｎｍの厚さに形成する。そして、例えば３００ｍＪ／ｃｍ2 のエネルギー強度のエキシマレーザ光をアモルファスシリコン膜に照射してシリコンを結晶化させ、ポリシリコン膜３０３を形成する。その後、ポリシリコン膜３０３の上にフォトレジストを塗布し、露光及び現像処理を施して、ポリシリコン膜３０３のＴＦＴ形成領域上にレジスト膜３０４を形成する。
【０１３４】
次に、図３０（ｂ）に示すように、レジスト膜３０４をマスクにしてポリシリコン膜３０３をドライエッチングして、レジスト膜３０４の形状にポリシリコン膜３０３を加工する。その後、レジスト膜３０４を除去する。
【０１３５】
次に、図３０（ｃ）に示すように、基板３０１の上側全面にゲート絶縁膜となるＳｉＯ2 膜３０４を形成する。その後、ＳｉＯ2 膜３０４上に、スパッタ法によりＩＴＯ膜３０５を５０〜１００ｎｍの厚さに形成する。ＩＴＯ膜形成時の条件は、例えばチャンバ内にＡｒガスを２５０ｓｃｃ（standard cc/min ）、Ｏ2 ガスを０．４ｓｃｃの流量で供給し、チャンバ内圧力が０．８Ｐａ，ＤＣ電力が１Ｗ／ｃｍ2 、基板温度が３０℃とする。
【０１３６】
次に、ＩＴＯ膜３０５の上に、厚さが５０ｎｍのＭｏ膜と厚さが３５０ｎｍのＡｌＮｄ膜とをこの順で積層した２層構造の金属膜３０６を形成する。その後、金属膜３０６上にフォトレジストを塗布し、露光及び現像処理を施して、ゲート電極及びその他の配線形成領域と、画素電極形成領域との上を覆うレジスト膜３０７を形成する。このとき、２枚の露光マスクを用いる方法や、解像度の限界以下の径の多数の開口部が設けられた露光マスクを使用することで、配線形成領域のレジスト膜３０７の厚さを約１μｍ、画素電極形成領域のレジスト膜３０７の厚さを約０．５μｍとする。
【０１３７】
その後、図３１（ａ）に示すように、レジスト膜３０７をマスクとして、燐酸を主成分とするエッチング液により金属膜３０６をウェットエッチングし、更にＩＴＯ膜３０４をドライエッチング（異方性エッチング）して、ＩＴＯ膜からなる画素電極３０８と、ＩＴＯ膜からなる第１のゲート電極膜３０９及び金属膜からなる第２のゲート電極膜３１０とを形成する。第１のゲート電極膜３０９と第２のゲート電極膜３１０とにより、ＴＦＴのゲート電極が構成される。
【０１３８】
このとき、金属膜３０６をオーバーエッチングして、第２のゲート電極膜３１０の幅をレジスト膜３０７の幅よりも若干小さくなるようにする。第１のゲート電極膜３０９は、ドライエッチング（異方性エッチング）により形成されるので、レジスト膜３０７とほぼ同じ幅に形成される。なお、このエッチング工程では、画素電極３０８上に金属膜３０６が残る。
【０１３９】
なお、本実施の形態では、後述するように、第１のゲート電極膜３０９と第２のゲート電極膜３１０との幅の差を利用してＬＤＤ領域を形成する。この場合に、第１のゲート電極膜３０９のエッジと第２のゲート電極膜３１０のエッジとの水平方向の間隔が０．３μｍよりも小さいと、ＬＤＤ領域を形成する効果が小さく、２μｍ以上の場合はＴＦＴの微細化ができなくなる。従って、第１のゲート電極膜３０９のエッジと第２のゲート電極膜３１０のエッジとの水平方向の間隔は、０．３〜２μｍとすることが好ましい。
【０１４０】
次に、図３１（ｂ）に示すように、レジスト膜３０７を酸素プラズマ処理（アッシング）して、画素電極３０８上のレジスト膜３０７を除去し、第２のゲート電極膜３１０上にのみレジスト膜３０７を残す。そして、画素電極３０８上の金属膜３０６をエッチング除去する。その後、第２のゲート電極膜３１０上のレジスト膜３０７を除去する。
【０１４１】
次に、図３１（ｃ）に示すように、ポリシリコン膜３０３にｎ型不純物を導入して、ｎ型ＴＦＴのソース／ドレイン領域を形成する。すなわち、第１のゲート電極膜３０９及び第２のゲート電極膜３１０をマスクとしてポリシリコン膜３０３に低加速エネルギーで高濃度にＰ（リン）をイオン注入して、高濃度不純物領域３０３ｂを形成する。また、第２のゲート電極膜３１０をマスクとしてポリシリコン膜３０３に高加速エネルギーで低濃度にＰをイオン注入して、ＬＤＤ領域３０３ａを形成する。
【０１４２】
ｐ型ＴＦＴを形成する場合は、第１の実施の形態と同様に、ｎ型ＴＦＴをレジスト膜で被覆し、ｐ型ＴＦＴ形成領域のポリシリコン膜３０３に既に導入されているＰ（リン）よりも２倍以上の濃度でＢ（ボロン）を注入する。
【０１４３】
次に、図３２（ａ）に示すように、基板３０１の上側全面に厚さが６０ｎｍのＳｉＯ2 膜と厚さが３７０ｎｍのＳｉＮ膜との２層構造の層間絶縁膜３１１を形成する。そして、フォトリソグラフィ法により、画素電極３０８の上の層間絶縁膜３１１を除去するとともに、ＴＦＴの高濃度不純物領域３０３ｂに到達するコンタクトホール３１１ａを形成する。層間絶縁膜３１１及びゲート絶縁膜３０４のエッチングには、例えばＣＦ4 ／Ｏ2 系ガスを用いたドライエッチングにより行う。
【０１４４】
次に、図３２（ｂ）に示すように、基板３０１の上側全面にＭｏ等の金属からなる金属膜３１２を約４００ｎｍの厚さに形成する。この金属膜３１２はコンタクトホール３１１ａを介して高濃度不純物領域３０３ｂと電気的に接続される。
【０１４５】
配線抵抗を重視する場合は、金属膜３１２を、Ａｌと高融点金属との積層構造としてもよい。例えば、Ｍｏ／Ａｌ／Ｍｏの積層構造を用いることができる。
【０１４６】
次に、フォトリソグラフィ法により金属膜３１２をパターニングして配線３１３を形成する。画素ＴＦＴのソース領域は配線３１３を介して画素電極３０８に電気的に接続され、ドレイン領域は他の配線３１３を介してデータバスラインに接続される。
【０１４７】
このようにして形成されたＴＦＴ基板と、カラーフィルタ及びコモン電極等が形成されたＣＦ基板とを対向させて配置し、両者の間に液晶を封入することにより、液晶表示パネルが完成する。
【０１４８】
本実施の形態においても、１回のマスク工程で画素電極３０８、第１のゲート電極膜３０９及び第２のゲート電極膜３１０を形成するので、従来方法に比べて製造工程数が削減される。また、本実施の形態では、上述したように、ゲート電極を、第１のゲート絶縁膜３０９及び第２のゲート電極膜３１０の２層構造とし、第１のゲート電極膜３０９と第２のゲート電極膜３１０との幅の差を利用してＬＤＤ領域３０３ａを形成する。従って、ゲート絶縁膜３０４をパターニングする必要がなく、ゲート絶縁膜３０４のパターニングに伴うポリシリコン膜３０３へのダメージが回避される。これにより、特性が良好なＴＦＴが得られるという効果を奏する。
【０１４９】
なお、上記実施の形態ではいずれも基板上にｎ型ＴＦＴとｐ型ＴＦＴとを形成する場合について説明したが、本発明は基板上にｎ型ＴＦＴ及びｐ型ＴＦＴのいずれか一方のみを形成する場合にも適用することができる。
【０１５０】
また、本発明は、上述した液晶表示パネル及び有機ＥＬ表示パネル及びその製造に限定されるものではなく、ＴＦＴを有する他の電子機器及びその製造方法に適用することができる。
【０１５１】
（付記１）基板と、前記基板上に形成された薄膜トランジスタと、前記基板上に形成されて前記薄膜トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜上に所定のパターンで形成された表示用電極と、前記第１の絶縁膜上に形成されて前記表示用電極の一部を覆う第２の絶縁膜と、前記第２の絶縁膜の表面から前記薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールと、前記第２の絶縁膜の上から前記表示用電極上に延出して形成され、前記コンタクトホールを介して前記薄膜トランジスタのソース／ドレイン領域に接続された配線とを有することを特徴とする薄膜トランジスタ装置。
【０１５２】
（付記２）前記表示用電極が、液晶表示パネルの画素電極であることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５３】
（付記３）前記表示用電極が、有機ＥＬ表示パネルの陽極であることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５４】
（付記４）前記配線が、高融点金属膜とその上のアルミニウム又はアルミニウムを主成分とする合金の膜との積層構造を有することを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５５】
（付記５）前記第２の絶縁膜は、ポリイミド又は感光性を有する樹脂により形成されていることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５６】
（付記６）基板上の第１導電型薄膜トランジスタ形成領域及び第２導電型薄膜トランジスタ形成領域にそれぞれ半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に第１導電型不純物を導入して第１導電型ソース／ドレイン領域を形成する工程と、前記基板の上側全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に、前記第１導電型薄膜トランジスタ形成領域及び表示用電極形成領域を覆うレジスト膜を形成する工程と、前記第２導電型薄膜トランジスタ形成領域の前記半導体膜に第２導電型不純物を導入して第２導電型ソース／ドレイン領域を形成する工程と、前記第１導電型薄膜トランジスタ形成領域上の前記レジスト膜を除去し、前記表示用電極形成領域の上にのみ前記レジスト膜を残す工程と、前記レジスト膜をマスクとして前記第１の導電膜をエッチングすることにより表示用電極を形成する工程と、前記表示用電極形成領域の上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表面から前記薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜を所定のパターンに加工する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１５７】
（付記７）前記第１の導電膜を透明導電体により形成することを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１５８】
（付記８）前記レジスト膜を、前記表示用電極形成領域には厚く、前記第１導電型薄膜トランジスタ形成領域には薄く形成することを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１５９】
（付記９）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１６０】
（付記１０）基板上の第１導電型薄膜トランジスタ形成領域及び第２導電型薄膜トランジスタ形成領域にそれぞれ半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に第１導電型不純物を導入して第１導電型ソース／ドレイン領域を形成する工程と、前記基板の上側全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上の前記第１導電型薄膜トランジスタ形成領域には薄く、表示用電極形成領域には厚くレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記第２導電型薄膜トランジスタ形成領域の前記第１の導電膜を除去する工程と、前記第２導電型薄膜トランジスタ形成領域の前記半導体膜に第２導電型不純物を導入して第２導電型ソース／ドレイン領域を形成する工程と、前記第１導電型薄膜トランジスタ形成領域上の前記レジスト膜を除去し、前記表示用電極形成領域の上にのみ前記レジスト膜を残す工程と、前記レジスト膜をマスクとして前記第１の導電膜をエッチングすることにより表示用電極を形成する工程と、前記表示用電極形成領域の上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表面から前記薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜を所定のパターンに加工する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６１】
（付記１１）前記第１の導電膜を透明導電体により形成することを特徴とする付記１０に記載の薄膜トランジスタ装置の製造方法。
【０１６２】
（付記１２）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記１０に記載の薄膜トランジスタ装置の製造方法。
【０１６３】
（付記１３）基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、フォトリソグラフィ法により、前記第１の導電膜の表面から前記半導体膜に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜上に、配線形成領域及び表示用電極形成領域を覆うレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜及び前記第１の導電膜をエッチングする工程と、前記配線形成領域に前記レジスト膜を残し、前記表示用電極形成領域のレジスト膜を除去する工程と、前記レジスト膜をマスクとして前記表示用電極形成領域上の前記第２の導電膜をエッチング除去する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６４】
（付記１４）前記第１の導電膜を透明導電体により形成することを特徴とする付記１３に記載の薄膜トランジスタ装置の製造方法。
【０１６５】
（付記１５）前記レジスト膜を、前記配線形成領域には厚く、前記表示用電極形成領域には薄く形成することを特徴とする付記１３に記載の薄膜トランジスタ装置の製造方法。
【０１６６】
（付記１６）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記１３に記載の薄膜トランジスタ装置の製造方法。
【０１６７】
（付記１７）基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、前記第１の導電膜上に、コンタクトホール形成領域が開口されたレジスト膜を形成する工程と、前記レジスト膜をマスクとしてエッチングを行い、前記第１の導電膜の表面から前記半導体膜に到達するコンタクトホールを形成する工程と、前記レジスト膜を、表示用電極形成領域上のみ残して除去する工程と、前記表示用電極形成領域上に残存する前記レジスト膜をマスクとして前記第１の導電膜をエッチングする工程と、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜を所定の形状に加工する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６８】
（付記１８）前記第１の導電膜を透明導電体により形成することを特徴とする付記１７に記載の薄膜トランジスタ装置の製造方法。
【０１６９】
（付記１９）前記レジスト膜を、前記表示用電極形成領域には厚く、その他の領域には薄く、形成することを特徴とする付記１７に記載の薄膜トランジスタ装置の製造方法。
【０１７０】
（付記２０）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記１７に記載の薄膜トランジスタ装置の製造方法。
【０１７１】
（付記２１）基板と、前記基板上に形成されてＬＤＤ構造のソース／ドレイン領域を有する半導体膜と、前記基板上及び前記半導体膜上に形成された第１の絶縁膜と、前記半導体膜の上方の前記第１の絶縁膜上に形成された第１の導電膜と、該第１の導電膜上に第１の導電膜よりも狭い幅で形成された第２の導電膜とにより構成されるゲート電極と、前記第１の絶縁膜上に前記第１の導電膜と同一材料で形成された表示用電極と、前記第１の絶縁膜上に形成されて前記ゲート電極を覆う第２の絶縁膜と、前記第２の絶縁膜の表面から前記半導体膜に至るコンタクトホールと、前記第２の絶縁膜上に形成され、一端側が前記コンタクトホールを介して前記半導体膜に電気的に接続し、他端側が前記表示用電極と電気的に接続した配線とを有することを特徴とする薄膜トランジスタ装置。
【０１７２】
（付記２２）前記第１の導電膜と前記第２の導電膜との幅の差を利用して前記半導体膜のＬＤＤ構造が形成されていることを特徴とする付記２１に記載の薄膜トランジスタ装置の製造方法。
【０１７３】
（付記２３）前記第１の導電膜が透明導電体からなることを特徴とする付記２１に記載の薄膜トランジスタ装置の製造方法。
【０１７４】
（付記２４）前記配線が、高融点金属膜とアルミニウム膜又はアルミニウム合金膜との積層構造を有することを特徴とする付記２１に記載の薄膜トランジスタ装置の製造方法。
【０１７５】
（付記２５）基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記基板の上側全面に第１の絶縁膜、第１の導電膜及び第２の導電膜を順次形成する工程と、前記第２の導電膜上の表示用電極形成領域及びゲート電極形成領域にレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜を等方性エッチングし、更に前記第１の導電膜を異方性エッチングして、表示用電極及びテラス構造のゲート電極を形成する工程と、前記ゲート電極形成領域の前記レジスト膜を残し、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記表示用電極上に残存する前記第２の導電膜を除去する工程と、前記電極形成領域の前記レジスト膜を除去する工程と、前記半導体膜に不純物を導入してソース／ドレイン領域を形成する工程と、前記基板の上側全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の絶縁膜の表面から前記半導体膜に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第３の導電膜を形成する工程と、前記第３の導電膜をパターニングして前記半導体膜と前記表示用電極とを電気的に接続する配線を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１７６】
（付記２６）前記第２の導電膜を透明導電体により形成することを特徴とする付記２５に記載の薄膜トランジスタ装置の製造方法。
【０１７７】
（付記２７）前記レジスト膜を、前記表示用電極形成領域には厚く、前記ゲート電極形成領域には薄く形成することを特徴とする付記２５に記載の薄膜トランジスタ装置の製造方法。
【０１７８】
（付記２８）前記半導体膜に不純物を導入する工程において、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記２５に記載の薄膜トランジスタ装置の製造方法。
【０１７９】
【発明の効果】
以上説明したように、本発明によれば、従来方法に比べてマスク工程を削減することができるので、液晶表示パネル及び有機ＥＬ表示パネル等の薄膜トランジスタを用いた電子機器の製造コストを削減できるという効果を奏する。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の構成を示すブロック図である。
【図２】図２は、本発明の第１の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の表示部における断面図である。
【図３】図３は同じくその表示部におけるＴＦＴ基板の平面図である。
【図４】図４は第１の実施の形態の薄膜トランジスタ装置のＴＦＴ形成領域における断面を示す図である。
【図５】図５は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１）である。
【図６】図６は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その２）である。
【図７】図７は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その３）である。
【図８】図８は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その４）である。
【図９】図９は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その５）である。
【図１０】図１０（ａ），（ｂ）は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その６）である。
【図１１】図１１（ａ），（ｂ）は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その７）である。
【図１２】図１２は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その８）である。
【図１３】図１３は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その９）である。
【図１４】図１４は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１０）である。
【図１５】図１５は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１１）である。
【図１６】図１６は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１２）である。
【図１７】図１７（ａ），（ｂ）は第１の実施の形態の薄膜トランジスタ装置の製造方法の変形例を示す断面図である。
【図１８】図１８は本発明の第２の実施の形態の薄膜トランジスタ装置（有機ＥＬ表示パネル）の回路図である。
【図１９】図１９は、第２の実施の形態の薄膜トランジスタ装置の駆動用ＴＦＴ及び有機ＥＬ素子の形成部における断面図である。
【図２０】図２０は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図２１】図２１は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図２２】図２２は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図２３】図２３は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その４）である。
【図２４】図２４は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その５）である。
【図２５】図２５は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その６）である。
【図２６】図２６は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その７）である。
【図２７】図２７は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図２８】図２８は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図２９】図２９は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図３０】図３０は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図３１】図３１は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図３２】図３２は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図３３】図３３は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図３４】図３４は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図３５】図３５は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図３６】図３６は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その４）である。
【図３７】図３７は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その５）である。
【図３８】図３８は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その６）である。
【符号の説明】
１１，１２１，２０１，３０１…ガラス基板、
１２，１２２，２０２，３０２…バッファ層、
１３，１２３，２０３，３０３…ポリシリコン膜、
１４，２０，２４，２６，１４３，１４５，２０４，２０７，２１４，２１６，２２１，３０４，３０７…レジスト膜、
１５，１２７，１２９…絶縁膜、
１６，１４６，２１５…導電膜、
１８，１２４，２０８…ゲート絶縁膜、
１９，１２５，２０９…ゲート電極、
２１，２０５，２１１，３０４…ＳｉＯ2 膜、
２２，２１２…ＳｉＮ膜、
２３，１４４，２１３，３０５…ＩＴＯ膜、
２５，１２８，２２８，３０８…画素電極、
１０１…制御回路、
１０２…データドライバ、
１０３…ゲートドライバ、
１０４…表示部、
１０５…ＴＦＴ、
１０６…表示セル、
１０８…データバスライン、
１０９…ゲートバスライン、
１２０…ＴＦＴ基板、
１３０，２２０ａ，２２０ｂ，２３０，３１３…配線、
１５０…ＣＦ基板、
１８０…液晶、
３０９…第１のゲート電極膜、
３１０…第２のゲート電極膜。
【発明の属する技術分野】
本発明は、液晶表示パネル及び有機ＥＬ表示パネル等の薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）を備えた薄膜トランジスタ装置の製造方法に関する。
【０００２】
【従来の技術】
液晶表示パネルは、薄くて軽量であるとともに低電圧で駆動できて消費電力が少ないという長所があり、携帯端末（personal digital assistant：ＰＤＡ）、ビデオカメラのファインダー及びその他の各種電子機器に広く使用されている。特に、画素毎にＴＦＴ等のスイッチング素子が設けられたアクティブマトリクス方式の液晶表示パネルは、表示品質の点でもＣＲＴ（Cathode-Ray Tube）に匹敵するほど優れているため、テレビやパーソナルコンピュータ等のディスプレイにも使用されている。
【０００３】
一般的なＴＮ（Twisted Nematic ）型液晶表示パネルは、２枚の透明ガラス基板の間に液晶を封入した構造を有している。それらのガラス基板の相互に対向する２つの面（対向面）のうち、一方の面側にはブラックマトリクス、カラーフィルタ及びコモン電極等が形成され、他方の面側にはＴＦＴ及び画素電極等が形成されている。
【０００４】
また、各ガラス基板の対向面と反対側の面には、それぞれ偏光板が取り付けられている。これらの２枚の偏光板は、例えば偏光板の偏光軸が互いに直交するように配置され、これによれば、電界をかけない状態では光を透過し、電界を印加した状態では遮光するモード、すなわちノーマリホワイトモードとなる。また、２枚の偏光板の偏光軸が平行な場合には、電界をかけない状態では光を遮断し、電界を印加した状態では透過するモード、すなわちノーマリブラックモードとなる。以下、ＴＦＴ及び画素電極が形成された基板をＴＦＴ基板と呼び、カラーフィルタ及びコモン電極が形成された基板をＣＦ基板と呼ぶ。
【０００５】
現在、一般的な液晶表示パネルには、ＴＦＴの動作層をアモルファスシリコンで形成したものが使用されている。しかし、アモルファスシリコンではキャリア移動度が遅いため、大型且つ高精細の液晶表示パネルに適用することが難しいという欠点がある。このため、ＴＦＴの動作層をポリシリコンで形成することが提案され、一部の製品には既に実用化されている。
【０００６】
このような液晶表示パネルでは、画素ＴＦＴだけでなく、ＣＭＯＳ等により構成されるデータドライバやゲートドライバ等の周辺回路を基板上に一体的に形成することが可能になり、液晶表示パネルの製造コストを大幅に簡略化できるという利点がある。但し、ポリシリコンＴＦＴではオフ電流が大きいため、画素部に形成するＴＦＴ（以下、画素ＴＦＴという）ではＬＤＤ（Lightly Doped Drain)構造にすることが必要である。
【０００７】
図３３〜図３８は従来の液晶表示パネルのＴＦＴ基板の製造方法を工程順に示す断面図である。これらの図においては、説明の都合上、図の左側に画素ＴＦＴ（ｎ型ＴＦＴ）を示し、右側に周辺回路のｐ型ＴＦＴを示しているが、実際には、画素ＴＦＴは表示領域内に形成され、周辺回路は表示領域の外側に形成される。また、周辺回路のｎ型ＴＦＴは画素ＴＦＴと同様に形成されるので、ここでは周辺回路のｎ型ＴＦＴの図示及び説明を省略する。
【０００８】
まず、図３３（ａ）に示すように、ガラス基板１１の上に、ＳｉＮ膜１２ａ及びＳｉＯ2 膜１２ｂの２層構造のバッファ層１２を形成する。更に、ＳｉＯ2 膜１２ｂの上にアモルファスシリコン膜を成膜した後、エキシマレーザを使用したレーザアニールによりアモルファスシリコンをポリシリコンに変化させてポリシリコン膜１３を形成する。そして、このポリシリコン膜１３の上にフォトレジストを塗布し、露光及び現像処理を施して、所定の形状のフォトレジスト膜１４を形成する。
【０００９】
その後、図３３（ｂ）に示すように、フォトレジスト膜１４をマスクにしてポリシリコン膜１３をエッチングし、ＴＦＴ形成領域にのみポリシリコン膜１３を残す。その後、レジスト膜１４を除去する。
【００１０】
次に、図３４（ａ）に示すように、基板１１の上側全面に絶縁膜１５及び導電膜１６を順次形成する。そして、フォトリソグラフィ法により、導電膜１６及び絶縁膜１５をエッチングして、図３４（ｂ）に示すように、ゲート電極１９及びゲート絶縁膜１８を形成する。このとき、ゲート電極１９の幅がゲート絶縁膜１８の幅よりも若干狭くなるようにする。
【００１１】
次に、図３５（ａ）に示すように、ポリシリコン膜１３にＰ（リン）をイオン注入してｎ型ＴＦＴのソース／ドレイン領域を形成する。例えばゲート絶縁膜１８及びゲート電極１９をマスクとし、低エネルギーでＰをポリシリコン膜１３に高濃度にイオン注入して、高濃度不純物領域１３ｂを形成する。また、ゲート電極１９をマスクとし、高エネルギーでＰをポリシリコン膜１３に低濃度にイオン注入して、ｎ型ＴＦＴのＬＤＤ領域１３ａを形成する。
【００１２】
次に、図３５（ｂ）に示すように、ｎ型ＴＦＴを覆うレジスト膜２０を形成する。そして、ｐ型ＴＦＴ形成領域のポリシリコン膜１３にＢ（ボロン）をイオン注入して、ｐ型ＴＦＴのソース／ドレイン領域を形成する。例えば、ゲート電極１９及びゲート絶縁膜１８をマスクとし、低エネルギーでＢをポリシリコン膜１３に高濃度にイオン注入して、高濃度不純物領域１３ｄを形成する。また、ゲート電極１９をマスクとし、高エネルギーでＢをポリシリコン膜１３に低濃度にイオン注入して、ＬＤＤ領域１３ｃを形成する。このように、ｎ型不純物を注入したポリシリコン膜１３にｐ型不純物をｎ型不純物よりも多量に注入することにより、ｎ型ＴＦＴをｐ型ＴＦＴに変えることができる。その後、レジスト膜２０を除去する。
【００１３】
次に、図３６（ａ）に示すように、ポリシリコン膜１３にエキシマレーザを照射することにより、ポリシリコン膜１３に導入された不純物を活性化させる。
【００１４】
次に、図３６（ｂ）に示すように、基板１１の上側全面に、層間絶縁膜としてＳｉＯ2 膜２１及びＳｉＮ膜２２を順次形成する。また、ＳｉＮ膜２２の上に、ＩＴＯ（indium-tin oxide：インジウム酸化スズ）膜２３を形成し、画素電極形成領域のＩＴＯ膜２３の上にレジスト膜２４を形成する。
【００１５】
次に、図３７（ａ）に示すように、レジスト膜２４をマスクとしてＩＴＯ膜２３をエッチングし、画素電極２５を形成する。その後、画素電極２５上のレジスト膜２４を除去する。
【００１６】
次に、図３７（ｂ）に示すように、基板１１の上側全面にフォトレジストを塗布し、露光及び現像処理を施して、コンタクトホール形成領域に対応する部分が開口されたレジスト膜２６を形成する。そして、図３８（ａ）に示すように、レジスト膜２６をマスクとしてＳｉＮ膜２３及びＳｉＯ2 膜２２をエッチングし、ＳｉＮ膜２２の表面から高濃度不純物領域１３ｂ，１３ｄに到達するコンタクトホール２２ａを形成する。その後、レジスト膜２６を除去する。
【００１７】
次いで、図３８（ｂ）に示すように、基板１１の上側全面に金属膜を形成し、フォトリソグラフィ法により金属膜をパターニングして、所定の配線（ソース／ドレイン電極を含む）２７を形成する。画素ＴＦＴのソース領域は、配線２７を介して画素電極２５に電気的に接続される。また、画素ＴＦＴのドレイン領域は、他の配線２７を介してデータバスラインに接続される。このようにして、液晶表示パネルのＴＦＴ基板が完成する。
【００１８】
【発明が解決しようとする課題】
しかしながら、本願発明者らは、上述した従来のＴＦＴ基板の製造方法には以下に示す問題点があると考える。すなわち、従来方法ではマスク工程が多く、製造コストが上昇する原因となっている。マスク工程には、フォトレジスト塗布工程、プリベーク工程、露光工程、現像工程及びポストベーク工程等のサブ工程が含まれているので、マスク工程を減らすことができれば、製品の製造コストを大幅に低減することができる。
【００１９】
本発明の目的は、マスク工程数を減らすことのできる薄膜トランジスタ装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本願第１発明に係る薄膜トランジスタ装置の製造方法は、基板上の第１導電型薄膜トランジスタ形成領域及び第２導電型薄膜トランジスタ形成領域にそれぞれ半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に第１導電型不純物を導入して第１導電型ソース及びドレイン領域を形成する工程と、前記基板の上側全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に、前記第１導電型薄膜トランジスタ形成領域には薄く、表示用電極形成領域には厚くレジスト膜を形成する工程と、前記第２導電型薄膜トランジスタ形成領域の前記半導体膜に第２導電型不純物を導入して第２導電型ソース及びドレイン領域を形成する工程と、前記レジスト膜をアッシングして、前記第１導電型薄膜トランジスタ形成領域上の前記レジスト膜を除去し、前記表示用電極形成領域の上にのみ前記レジスト膜を残す工程と、前記レジスト膜をマスクとして前記第１の導電膜をエッチングすることにより表示用電極を形成する工程と、前記表示用電極形成領域の上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の層間絶縁膜の表面から前記第１導電型薄膜トランジスタ及び前記第２導電型薄膜トランジスタのソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記第１導電型薄膜トランジスタの前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程とを有することを特徴とする。
【００２４】
本願第１発明においては、第２導電型薄膜トランジスタ形成領域の半導体膜に第２導電型不純物を導入する際に第１導電型薄膜トランジスタを第２導電型不純物から保護するレジスト膜を利用して、表示用電極を形成する。
【００２５】
すなわち、第２導電型薄膜トランジスタ形成領域の半導体膜に第２導電型不純物を導入した後、第１導電型薄膜トランジスタ形成領域上のレジスト膜を除去し、表示用電極形成領域の上にのみレジスト膜を残す。そして、このレジスト膜をマスクにして第１の導電膜をエッチングすることにより、表示用電極を形成する。
【００２６】
これにより、従来に比べてマスク工程を削減することができて、薄膜トランジスタ装置の製造コストを低減することができる。
【００２７】
本願第２発明に係る薄膜トランジスタ装置の製造方法は、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、フォトリソグラフィ法により、前記第１の導電膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜上に、配線形成領域には厚く、表示用電極形成領域には薄くレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜及び前記第１の導電膜をエッチングする工程と、前記レジスト膜をアッシングして、前記配線形成領域に前記レジスト膜を残し、前記表示用電極形成領域のレジスト膜を除去する工程と、前記レジスト膜をマスクとして前記表示用電極形成領域上の前記第２の導電膜をエッチング除去する工程とを有することを特徴とする。
【００２８】
本発明においては、表示用電極となる第１の導電膜の上に配線となる第２の導電膜を形成する。そして、第２の導電膜をエッチングする際に使用したマスクを利用して表示用電極を形成する。
【００２９】
すなわち、配線形成領域及び表示用電極形成領域の第１の導電膜及び第２の導電膜をレジスト膜で保護した状態で、その他の領域上の第１の導電膜及び第２の導電膜をエッチングする。その後、配線形成領域上にレジスト膜を残したまま、表示用電極形成領域のレジスト膜を除去する。そして、表示用電極形成領域の第１の導電膜上に形成されている第２の導電膜をエッチング除去して、第１の導電膜を露出させる。
【００３０】
本発明においては、このようにして表示用電極を形成するので、従来に比べてマスク工程を削減することができ、薄膜トランジスタ装置の製造コストを低減できる。
【００３１】
本願第３発明に係る薄膜トランジスタ装置の製造方法は、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、前記第１の導電膜上に、コンタクトホール形成領域が開口され、表示用電極形成領域には厚く、その他の領域は薄くレジスト膜を形成する工程と、前記レジスト膜をマスクとしてエッチングを行い、前記第１の導電膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記レジスト膜をアッシングし、前記レジスト膜を表示用電極形成領域上のみ残して除去する工程と、前記表示用電極形成領域上に残存する前記レジスト膜をマスクとして前記第１の導電膜をエッチングする工程と、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程とを有することを特徴とする。
【００３２】
本発明においては、コンタクトホールを形成する際に使用したレジスト膜を利用して表示用電極を形成する。すなわち、層間絶縁膜上に表示用電極となる第１の導電膜を形成した後、第１の導電膜上にレジスト膜を所定のパターンに形成し、第１の導電膜及び層間絶縁膜をエッチングして、薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールを形成する。その後、表示用電極形成領域にのみレジスト膜を残し、他の領域のレジスト膜を除去する。そして、残存したレジスト膜をマスクとして第１の導電膜をエッチングし、表示用電極を形成する。
【００３３】
本発明においては、このようにして表示用電極を形成するので、従来に比べてマスク工程を削減することができ、薄膜トランジスタ装置の製造コストを低減できる。
【００３６】
本願第４発明に係る薄膜トランジスタ装置の製造方法は、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記基板の上側全面に第１の絶縁膜、第１の導電膜及び第２の導電膜を順次形成する工程と、前記第２の導電膜上の表示用電極形成領域には薄く、ゲート電極形成領域は厚くレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜を等方性エッチングし、更に前記第１の導電膜を異方性エッチングして、表示用電極、及び前記第１の導電膜と前記第１の導電膜上に前記第１の導電膜よりも狭い幅で形成された第２の導電膜とにより構成されるゲート電極を形成する工程と、前記レジスト膜をアッシングして、前記ゲート電極形成領域の前記レジスト膜を残し、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記表示用電極上に残存する前記第２の導電膜を除去する工程と、前記ゲート電極形成領域の前記レジスト膜を除去する工程と、前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、前記基板の上側全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の絶縁膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第３の導電膜を形成する工程と、前記第３の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程とを有することを特徴とする。
【００３７】
本発明においては、第１の導電膜の上に第２の導電膜を形成し、更にその上にレジスト膜を形成する。そして、レジスト膜をマスクとして第２の導電膜を等方性エッチングし、更に第１の導電膜を異方性エッチングして、第１の導電膜及び第２の導電膜からなるテラス構造のゲート電極と、第１の導電膜からなる表示用電極とを形成する。
【００３８】
その後、ゲート電極形成領域にレジスト膜を残し、表示用電極形成領域のレジスト膜を除去した後、表示用電極上に残存する第２の導電膜をエッチングにより除去する。
【００３９】
本発明においては、このようにして１回のマスク工程で表示用電極とテラス構造のゲート電極とを形成するので、従来に比べてマスク工程を削減することができ、薄膜トランジスタ装置の製造コストを低減できる。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００４１】
（第１の実施の形態）
図１は本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の構成を示すブロック図である。但し、以下の例ではＸＧＡ（１０２４×７６８ピクセル）モードの液晶表示パネルについて説明する。
【００４２】
本実施の形態の液晶表示パネルは、制御回路１０１、データドライバ１０２、ゲートドライバ１０３及び表示部１０４により構成されている。この液晶表示パネルには、コンピュータ等の外部装置（図示せず）から表示信号ＲＧＢ（Ｒ（赤）信号、Ｇ（緑）信号及びＢ（青）信号）、水平同期信号Ｈsync及び垂直同期信号Ｖsync等の信号が供給され、電源（図示せず）から高電圧（例えば、１８Ｖ）ＶH 、低電圧ＶL （例えば、３．３Ｖ又は５Ｖ）及び接地電位Ｖgnd が供給される。
【００４３】
表示部１０４には、水平方向に３０７２（１０２４×ＲＧＢ）個、垂直方向に７６８個の画素が配列されている。各画素は、ｎ型ＴＦＴ１０５と、このｎ型ＴＦＴ１０５のソース電極に接続された表示セル１０６及び蓄積容量１０７とにより構成されている。表示セル１０６は、一対の電極と、それらの電極間の液晶とにより構成される。
【００４４】
また、表示部１０４には、垂直方向に延びる３０７２本のデータバスライン１０８と、水平方向に延びる７６８本のゲートバスライン１０９とが設けられている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート電極は同一のゲートバスライン１０９に接続され、垂直方向に並ぶ画素の各ＴＦＴ１０５のドレイン電極は同一のデータバスライン１０８に接続されている。
【００４５】
制御回路１０１は、水平同期信号Ｈsync及び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始時にアクティブになるデータスタート信号DSI と、１水平期間を一定の間隔に分割するデータクロックDCLKと、１垂直同期期間の開始時にアクティブになるゲートスタート信号GSI と、１垂直同期期間を一定の間隔に分割するゲートクロックGCLKとを出力する。
【００４６】
データドライバ１０２は、シフトレジスタ１０２ａ、レベルシフタ１０２ｂ及びアナログスイッチ１０２ｃにより構成されている。
【００４７】
シフトレジスタ１０２ａは、３０７２個の出力端子を有している。このシフトレジスタ１０２ａはデータスタート信号DSI により初期化され、データクロックDCLKに同期したタイミングで各出力端子から順番に低電圧のアクティブ信号を出力する。
【００４８】
レベルシフタ１０２ｂは、３０７２個の入力端子と３０７２個の出力端子とを備えている。そして、シフトレジスタ１０２ａから出力された低電圧のアクティブ信号を、高電圧に変換して出力する。
【００４９】
アナログスイッチ１０２ｃも、３０７２個の入力端子と３０７２個の出力端子とを有している。アナログスイッチ１０２ｃの各出力端子は、それぞれ対応するデータバスライン１０８に接続されている。アナログスイッチ１０２ｃは、レベルシフタ１０２ｂからアクティブ信号を入力すると、アクティブ信号を入力した入力端子に対応する出力端子に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）を出力する。
【００５０】
すなわち、データドライバ１０２は、１水平期間内にデータクロックDCLKに同期したタイミングで、表示部１０４の３０７２本のデータバスライン１０８にＲ信号、Ｇ信号及びＢ信号を順番に出力する。
【００５１】
ゲートドライバ１０３は、シフトレジスタ１０３ａ、レベルシフタ１０３ｂ及び出力バッファ１０３ｃにより構成されている。
【００５２】
シフトレジスタ１０３ａは、７６８個の出力端子を有している。このシフトレジスタ１０３ａはゲートスタート信号GSI により初期化され、ゲートクロックGCLKに同期したタイミングで各出力端子から順番に低電圧の走査信号を出力する。
【００５３】
レベルシフタ１０３ｂは、７６８個の入力端子と７６８個の出力端子とを備えている。そして、シフトレジスタ１０３ａから入力された低電圧の走査信号を、高電圧に変換して出力する。
【００５４】
出力バッファ１０３ｃも、７６８個の入力端子と７６８個の出力端子とを有している。出力バッファ１０３ｃの各出力端子は、それぞれ対応するゲートバスライン１０９に接続されている。出力バッファ１０３ｃは、レベルシフタ１０３ｂから入力された走査信号を、入力端子に対応する出力端子を介してゲートバスライン１０９に供給する。
【００５５】
すなわち、ゲートドライバ１０３からは、１垂直同期期間内にゲートクロックGCLKに同期したタイミングで、表示部１０４の７６８本のゲートバスライン１０９に走査信号を順番に供給する。
【００５６】
表示部１０４のＴＦＴ１０５は、ゲートバスライン１０９に走査信号が供給されるとオンとなる。このとき、データバスライン１０８に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）が供給されると、表示セル１０６及び蓄積容量１０７に表示信号ＲＧＢが書き込まれる。表示セル１０６では、書き込まれた表示信号ＲＧＢにより液晶分子の傾きが変化し、その結果表示セル１０６の光透過率が変化する。各画素毎に表示セル１０６の光透過率を制御することによって、所望の画像が表示される。
【００５７】
本実施の形態では、前述の如く、画素内のＴＦＴ１０５はｎ型である。また、制御回路１０１、データドライバ１０２及びゲートドライバ１０３はｐ型ＴＦＴ及びｎ型ＴＦＴにより構成されている。
【００５８】
図２は、本発明の第１の実施の形態の液晶表示パネルの表示部における断面図、図３は表示部におけるＴＦＴ基板の平面図である。なお、実際には各画素毎に、図１に示す蓄積容量１０７が形成されているが、ここではその図示及び説明を省略する。
【００５９】
本実施の形態の液晶表示パネルは、図２の断面図に示すように、相互に対向して配置されたＴＦＴ基板１２０及びＣＦ基板１５０と、これらのＴＦＴ基板１２０及びＣＦ基板１５０の間に封入された液晶１８０とにより構成されている。
【００６０】
ＴＦＴ基板１２０は、ガラス基板（透明絶縁基板）１２１と、ガラス基板１２１上に形成されたデータバスライン１０８、ゲートバスライン１０９、ＴＦＴ１０５及び画素電極（表示用電極）１２８等により構成されている。本実施の形態では、ゲートバスライン１０９の一部がＴＦＴ１０５のゲート電極となっており、ＴＦＴ１０５のソース電極は画素電極１２８に接続され、ドレイン電極はデータバスライン１０８に接続されている。また、画素電極１２８の上には配向膜１４１が形成されている。
【００６１】
一方、ＣＦ基板１５０は、ガラス基板（透明絶縁基板）１５１と、このガラス基板１５１上に形成されたブラックマトリクス１５２、カラーフィルタ１５３及びコモン電極１５４とにより構成されている。ブラックマトリクス１５２は画素間の領域及びＴＦＴ形成領域を覆うように形成されている。また、各画素毎に、赤色、緑色及び青色のいずれか１色のカラーフィルタ１５３が形成されている。本実施の形態では、カラーフィルタ１５３の上にコモン電極１５４が形成されており、このコモン電極１５４の表面は配向膜１５５により覆われている。
【００６２】
これらのＴＦＴ基板１２０及びＣＦ基板１５０は、配向膜１３１，１５５が形成された面を相互に対向させて配置される。
【００６３】
図４はＴＦＴ１０５の形成領域における断面を示す図である。この図４を参照して、ＴＦＴ基板１２０の構成を更に詳細に説明する。但し、図４では配向膜１３１の図示を省略している。
【００６４】
ガラス基板１２１の上には、ＳｉＮ膜１２２ａ及びＳｉＯ2 膜１２２ｂにより構成されるバッファ層１２２が形成されている。このバッファ層１２２の所定の領域上には、ＴＦＴ１０５の動作層であるポリシリコン膜１２３が形成されている。
【００６５】
このポリシリコン膜１２３にはＬＤＤ構造のソース／ドレイン領域が形成されている。すなわち、ポリシリコン膜１２３には、一対のＬＤＤ領域（低濃度不純物領域）１２３ａがチャネル領域を挟んで形成されている。また、これら一対のＬＤＤ領域１２３ａの外側には、それぞれ高濃度不純物領域１２３ｂが形成されている。
【００６６】
ポリシリコン膜１２３のチャネル領域及びＬＤＤ領域１２３ａの上には，ゲート絶縁膜１２４が形成されており、このゲート絶縁膜１２４の上にはゲート電極１２５（ゲートバスライン１０９）が形成されている。本実施の形態では、ゲート電極１２５の幅はゲート絶縁膜１２４の幅よりも若干狭くなっている。
【００６７】
バッファ層１２２の上には、ＴＦＴ１０５を覆うようにして第１の層間絶縁膜１２７が形成されている。この第１の層間絶縁膜１２７の所定の領域上には画素電極１２８が形成されている。また、第１の層間絶縁膜１２７の上には第２の層間絶縁膜（保護膜）１２９が形成されている。但し、第２の層間絶縁膜１２９は、画素電極１２８に対応する部分が開口されており、画素電極１２８が露出するようになっている。
【００６８】
第２の層間絶縁膜１２９の上には、データバスライン１０８及びその他の配線１３０が形成されている。データバスライン１０８は、配線１３０と、層間絶縁膜１２７，１２９に設けられたコンタクトホールとを介してＴＦＴ１０５のドレイン領域に電気的に接続され、画素電極１２８は他の配線１３０及び他のコンタクトホールを介してＴＦＴ１０５のソース領域に電気的に接続されている。
【００６９】
図５〜図１６は上述した構造を有するＴＦＴ基板の製造方法を工程順に示す断面図である。
【００７０】
まず、図５に示すように、ガラス基板１２１の上に、プラズマＣＶＤ法によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５０ｎｍのＳｉＮ膜１２２ａと、厚さが１００ｎｍのＳｉＯ2 膜１２２ｂとの２層構造のバッファ層１２２を形成する。更に、プラズマＣＶＤ法により、バッファ層１２２の上にアモルファスシリコン膜を約４０ｎｍの厚さに形成し、このアモルファスシリコン膜をレーザアニール処理して、ポリシリコン膜１２３を形成する。その後、フォトリソグラフィ法によりポリシリコン膜１２３を島状に加工する。
【００７１】
次に、図６に示すように、基板１２１の上側全面に、ゲート絶縁膜１２４となるＳｉＯ2 膜１４１を約１００ｎｍの厚さに形成し、その上にゲート電極１２５となるＡｌＮｄ膜１４２を約３００ｎｍの厚さに形成する。
【００７２】
その後、ＡｌＮｄ膜１４２上にフォトレジストを塗布し、露光及び現像処理を施して所望の形状のレジスト膜１４３を形成する。
【００７３】
次に、図７に示すように、レジスト膜１４３をマスクとしてＡｌＮｄ膜１４２をウェットエッチング（等方性エッチング）し、ゲート電極１２５（ゲートバスライン１０９）及びその他の配線（図示せず）を形成する。このとき、ＡｌＮｄ膜１４２をオーバーエッチングして、レジスト膜１４３のエッジとゲート電極１２５のエッジとの間隔（水平方向の距離）が０．３〜２μｍとなるようにする。また、レジスト膜１４３をマスクとしてＳｉＯ2 膜１４１を、例えばフッ素系ガスでドライエッチング（異方性エッチング）して、レジスト膜１４３とほぼ同じ幅のゲート絶縁膜１２４を形成する。その後、レジスト膜１４３を除去する。
【００７４】
本実施の形態では、このようにして１回のマスク工程で、ゲート絶縁膜１２４と、ゲート絶縁膜１２４よりも幅が狭いゲート電極１２５とからなるテラス構造を形成する。
【００７５】
なお、本実施の形態では、後述するように、ゲート電極１２５及びゲート絶縁膜１２４からなるテラス構造を利用してＬＤＤ領域１２３ａ及び高濃度不純物領域１２３ｂを１回のマスク工程で形成する。このとき、ゲート絶縁膜１２４のエッジとゲート電極１２５のエッジとの水平方向の間隔が０．３μｍ未満であると、ＬＤＤ領域１２３ａを形成する効果が十分でなく、またゲート絶縁膜１２４のエッジとゲート電極１２５のエッジとの水平方向の間隔が２μｍを超えると、薄膜トランジスタのサイズが大きくなって、高精細化が困難になる。このため、ゲート絶縁膜１２４のエッジとゲート電極１２５のエッジとの間隔は０．３〜２μｍとすることが好ましい。
【００７６】
次に、図８に示すように、ポリシリコン膜１２３にＰ（リン）をイオン注入してＴＦＴ１０５のソース／ドレイン領域を形成する。例えば、ゲート電極１２５及びゲート絶縁膜１２４をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が１．０×１０15ｃｍ-2の条件でポリシリコン膜１２３にＰをイオン注入し、高濃度不純物領域１２３ｂを形成する。また、ゲート電極１２５をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０15ｃｍ-2の条件でポリシリコン膜１２３にＰをイオン注入し、ＬＤＤ領域１２３ａを形成する。
【００７７】
次に、図９に示すように、ＣＶＤ法により、基板１２１の上側全面に第１の層間絶縁膜１２７として、厚さが約６０ｎｍのＳｉＯ2 膜を形成する。更に、スパッタ法により、第１の層間絶縁膜１２７の上に、厚さが約７０ｎｍのＩＴＯ膜１４４を形成する。
【００７８】
なお、画素電極１２８の材料はＩＴＯに限定するものではないが、透過型液晶表示パネルの場合は透明導電材料を使用することが必要である。透明導電材料としては、例えばＩｎ、Ｓｎ又はＺｎを含む酸化物がある。
【００７９】
次に、図１０（ａ），（ｂ）に示すように、画素電極形成領域には厚く、ｎ型ＴＦＴ形成領域には薄く、且つ、ｐ型ＴＦＴ形成領域に対応する部分に開口部を有するレジスト膜１４５を形成する。
【００８０】
例えば、全面にフォトレジスト膜１４５を形成した後、ｎ型ＴＦＴ形成領域及び画素電極形成領域を遮光する第１の露光マスクと、ｎ型ＴＦＴ形成領域のみを遮光する第２の露光マスクとを使用し、それぞれハーフ露光を行う。このとき、１回目及び２回目の露光量を制御して、ｎ型ＴＦＴ形成領域のレジスト膜と画素電極形成領域のレジスト膜との段差の大きさを変えることができる。また、画素電極形成領域を完全に遮光し、ｎ型ＴＦＴ形成領域に対応する部分には解像度の限界値以下の径の開口部が多数設けられた露光マスクを使用することにより、厚い部分と薄い部分とを有するレジスト膜を１回の露光で形成することができる。
【００８１】
本実施の形態では、ｎ型ＴＦＴ形成領域のレジスト膜１４５の厚さは１．０μｍ、画素電極形成領域のレジスト膜１４５の厚さは１．５μｍとする。但し、これらの数値は、プロセスに応じて適宜変更する必要がある。
【００８２】
その後、レジスト膜１４５により画素電極形成領域及びｎ型ＴＦＴ形成領域を保護しつつ、ｐ型ＴＦＴ形成領域のポリシリコン膜１２３にＢ（ボロン）をイオン注入して、ソース／ドレイン領域を形成する。例えば、ゲート電極１２５及びゲート絶縁膜１２４をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でポリシリコン膜１２３にＢをイオン注入して、高濃度不純物領域１２３ｄを形成する。また、ゲート電極１２５をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０14ｃｍ-2の条件でポリシリコン膜１２３にＢをイオン注入して、ＬＤＤ領域１２３ｃを形成する。
【００８３】
なお、図１７（ａ），（ｂ）に示すように、ｐ型ＴＦＴ形成領域上のＩＴＯ膜１４４を除去した後に、ポリシリコン膜１２３にボロンを注入してＬＤＤ領域１２３ｃ及び高濃度不純物領域１２３ｄを形成してもよい。
【００８４】
次に、図１１（ａ），（ｂ）に示すように、レジスト膜１４５を酸素プラズマ処理（アッシング）して、レジスト膜１４５が画素電極形成領域にのみ残るようにする。そして、このレジスト膜１４５をマスクとしてＩＴＯ膜１４４をエッチングし、画素電極１２８を形成する。その後、図１２に示すように、画素電極１２８上のレジスト膜１４５を除去する。
【００８５】
その後、熱処理又はレーザ光照射処理などを施し、ポリシリコン膜１２３中に導入された不純物（Ｐ及びＢ）を活性化させる。
【００８６】
次に、図１３に示すように、基板１２１の上側全面にＳｉＮを堆積させて、厚さが約４００ｎｍの第２の層間絶縁膜１２９を形成する。
【００８７】
次に、図１４に示すように、フォトリソグラフィ法により、第２の層間絶縁膜１２９の表面からＴＦＴ１０５の高濃度不純物領域１２３ｂ，１２３ｄに到達するコンタクトホール１２９ａを形成する。
【００８８】
次に、図１５に示すように、スパッタ法により、基板１２１の上側全面に、Ｔｉ（１００ｎｍ）／Ａｌ（２００ｎｍ）／Ｔｉ（１００ｎｍ）を堆積することにより、導電膜１４６を形成する。この導電膜１４６は、コンタクトホールを１２９ａ介して高濃度不純物領域１２３ｂ，１２３ｄに電気的に接続している。
【００８９】
なお、導電膜１４６の材料は特に限定するものではないが、導電性が良好なＡｌ又はＡｌ合金と、シリコンに対する密着性及び耐食性が良好な高融点金属、又はその窒化物とを積層した構造であることが好ましい。導電膜１４６として好適な高融点金属には、例えばＭｏ（モリブデン），Ｔｉ（チタン），Ｃｒ（クロム）、Ｔａ（タンタル）及びＷ（タングステン）等がある。
【００９０】
次いで、図１６に示すように、フォトリソグラフィ法により導電膜１４６をパターニングして、データバスライン１０８及びその他の配線１３０を形成する。本実施の形態では、ＴＦＴ１０５のソース領域と画素電極１２８とが配線１３０を介して電気的に接続されており、ＴＦＴ１０５のドレイン領域とデータバスライン１０８とが他の配線１３０を介して電気的に接続されている。
【００９１】
このようにして製造されたＴＦＴ基板と、カラーフィルタ及びコモン電極等が形成されたＣＦ基板とを対向させて配置し、両者の間に液晶を封入することにより、液晶表示パネルが完成する。
【００９２】
本実施の形態では、上述したように、ｎ型ＴＦＴを覆うレジスト膜１４５に段差を設け、このレジスト膜１４５を使用して、ｐ型ＴＦＴの形成時にｎ型ＴＦＴ形成領域のポリシリコン膜１２３中にＢ（ボロン）が注入されないようにしている。その後、このレジスト膜１４５を酸素プラズマ処理して画素電極形成領域にのみレジスト膜１４５を残し、残存するレジスト膜１４５をマスクとしてＩＴＯ膜１４４をエッチングして画素電極１２８を形成している。これにより、従来方法に比べて工程数を削減することができる。また、本実施の形態では、コンタクトホールを形成する工程が１回だけでよく、製造工程数が更に削減される。従って、本実施の形態により、液晶表示パネルの製造コストを著しく低減することができる。
【００９３】
なお、上記実施の形態では、第２の絶縁膜がＳｉＮにより形成されている場合について説明したが、本発明はこれに限定されるものではなく第２の絶縁膜をポリイミドや感光性樹脂により形成してもよい。感光性樹脂により第２の絶縁膜を生成する場合は、成膜工程を更に削減することができ、製造工程数をより一層削減できる。
【００９４】
（第２の実施の形態）
図１８は本発明の第２の実施の形態の薄膜トランジスタ装置の回路図である。本実施の形態は、本発明を有機ＥＬ表示パネルに適用した例を示している。
【００９５】
ガラス基板の上には、垂直方向に延びる複数本のデータバスライン１９１及び電源供給ライン１９２と、水平方向に延びる複数本の走査バスライン１９３が形成されている。データバスライン１９１、電源供給ライン１９２及び走査バスライン１９３により区画された領域が、それぞれ画素領域となる。
【００９６】
各画素領域には、それぞれスイッチング用ＴＦＴ１９４と、駆動用ＴＦＴ１９５と、コンデンサ１９６と、有機ＥＬ素子（発光素子）１９７とが設けられている。
【００９７】
スイッチング用ＴＦＴ１９４のゲートは走査バスライン１９３に接続され、ソースは駆動用ＴＦＴ１９５のゲートに接続され、ドレインはデータバスライン１９１に接続されている。また、駆動用ＴＦＴ１９５は、電源供給ライン１９２と有機ＥＬ素子１９７の陽極との間に接続されている。更に、コンデンサ１９６は、駆動用ＴＦＴ１９５のゲートと電源供給ライン１９２との間に接続されている。
【００９８】
このように構成された有機ＥＬ表示パネルにおいて、各データバスライン１９１に所定の電圧を供給し、１行目の走査バスライン１９３にのみ走査信号を供給すると、１行目の走査バスライン１９３に接続されたスイッチング用ＴＦＴ１９４が導通してコンデンサ１９６にデータバスライン１９１の電圧が蓄積される。
【００９９】
この電圧に応じた電流が電源供給ライン１９２から駆動用ＴＦＴ１９５を通って、有機ＥＬ素子１９７に供給され、１行目の各有機ＥＬ素子１９７が発光する。その後、各データバスライン１９１に所定の電圧を供給し、２行目の走査バスライン１９３にのみ走査信号を供給すると２行目の各有機ＥＬ素子１９７が発光する。
【０１００】
このようにして、順次各行の有機ＥＬ素子１９７を駆動することによって、所望の文字又は画像を表示することができる。
【０１０１】
図１９は、駆動用ＴＦＴ１９５及び有機ＥＬ素子１９７の形成部における断面図である。図１９において、図４と同一物には同一符号を付してその詳しい説明は省略する。
【０１０２】
本実施の形態においては、ＩＴＯからなる陽極（表示用電極）１２８ａの上に、有機ＥＬ層１３５が形成されており、この有機ＥＬ層１３５の上にはＡｌＬｉ等からなる陰極１３６が形成されている。この陰極１３６は、各画素共通に形成されている。
【０１０３】
駆動用ＴＦＴ１９５がオンになって陽極１２８ａと陰極１３６との間に電圧が印加されると、有機ＥＬ層１３５が発光する。この光は陽極１２８ａ及びガラス基板１２１を透過し、外部に出射される。
【０１０４】
なお、有機ＥＬ層１３５の発光効率を向上させるために、陽極１２８ａと陰極１３６との間に、電子輸送層、正孔輸送層及びコンタクト層（コンタクト性改善のための層）のいずれか１又は２以上を配置してもよい。
【０１０５】
本実施の形態の有機ＥＬ表示パネルのＴＦＴは、第１の実施の形態と同様に製造することが可能である。
【０１０６】
（第３の実施の形態）
図２０〜図２６は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。なお、これらの図においては、説明の都合上、図の左側に画素ＴＦＴ（ｎ型ＴＦＴ）を示し、右側に周辺回路のｐ型ＴＦＴを示しているが、実際には、画素ＴＦＴは表示領域内に形成され、周辺回路は表示領域の外側に形成される。また、周辺回路のｎ型ＴＦＴは、画素ＴＦＴと同様に形成されるので、ここでは図示を省略する。
【０１０７】
まず、図２０（ａ）に示すように、ガラス基板（透明絶縁基板）２０１の上に、プラズマＣＶＤ法によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５０ｎｍのＳｉＮ膜２０２ａと、厚さが２００ｎｍのＳｉＯ2 膜２０２ｂとの２層構造のバッファ層２０２を形成する。更に、プラズマＣＶＤ法により、ＳｉＯ2 膜２０２ｂの上にアモルファスシリコン膜を約４０ｎｍの厚さに形成する。そして、エキシマレーザを用いてアモルファスシリコンを結晶化させて、ポリシリコン膜２０３を形成する。その後、このポリシリコン膜２０３の上に所定のパターンのレジスト膜２０４を形成する。
【０１０８】
次に、図２０（ｂ）に示すように、レジスト膜２０４をマスクとし、フッ素系ガスを用いてポリシリコン膜２０３をエッチングして、ポリシリコン膜２０３をレジスト膜２０４と同じ形状に加工する。その後、レジスト膜２０４を除去する。
【０１０９】
次に、図２１（ａ）に示すように、基板２０１の上側全面に、ゲート絶縁膜となるＳｉＯ2 膜２０５をＣＶＤ法で約１００ｎｍの厚さに形成し、その上にゲート電極となるＡｌＮｄ膜２０６をスパッタ法で約３００ｎｍの厚さに形成する。そして、ＡｌＮｄ膜２０６の上にフォトレジストを塗布し、露光及び現像処理を施して所望の形状のレジスト膜２０７を形成する。
【０１１０】
次に、図２１（ｂ）に示すように、レジスト膜２０７をマスクとしてＡｌＮｄ膜２０６をウェットエッチングして、ゲート電極２０９を形成する。このとき、ＡｌＮｄ膜２０６をオーバーエッチングして、レジスト膜２０７よりもゲート電極２０９の幅が若干狭くなるようにする。また、レジスト膜２０７をマスクとしてＳｉＯ2 膜２０５を、例えばフッ素系ガスを用いてドライエッチング（異方性エッチング）して、レジスト膜２０７とほぼ同じ幅のゲート絶縁膜２０８を形成する。その後、レジスト膜２０７を除去する。
【０１１１】
このようにして、本実施の形態では、１回のマスク工程で、ゲート絶縁膜２０８と、ゲート絶縁膜２０８よりも幅が狭いゲート電極２０９とからなるテラス構造を形成する。
【０１１２】
次に、図２２（ａ）に示すように、ポリシリコン膜２０３にＰ（リン）をイオン注入してｎ型ＴＦＴのソース／ドレイン領域を形成する。例えば、ゲート電極２０９及びゲート絶縁膜２０８をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が１．０×１０15ｃｍ-2の条件でポリシリコン膜２０３にＰ（リン）をイオン注入し、高濃度不純物領域２０３ｂを形成する。また、ゲート電極２０９をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が５×１０13ｃｍ-2の条件でポリシリコン膜２０３にＰをイオン注入し、ＬＤＤ領域２０３ａを形成する。
【０１１３】
次に、図２２（ｂ）に示すように、ｎ型ＴＦＴ形成領域のみレジスト２１０で覆い、ｐ型ＴＦＴ形成領域のポリシリコン膜２０３にＢ（ボロン）をイオン注入して、ｐ型ＴＦＴのソース／ドレイン領域を形成する。例えば、ゲート電極２０９及びゲート絶縁膜２０８をマスクとし、加速エネルギーが１０ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でポリシリコン膜２０３にＢをイオン注入して、高濃度不純物領域２０３ｄを形成する。また、ゲート電極２０９をマスクとし、加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０14ｃｍ-2の条件でポリシリコン膜２０３にＢをイオン注入して、ＬＤＤ領域２０３ｃを形成する。このように、ｎ型不純物を導入したポリシリコン膜２０３にｎ型不純物よりも多いｐ型不純物を導入することで、ｎ型ＴＦＴをｐ型ＴＦＴに変えることができる。その後、レジスト膜２１０をアッシングして除去する。
【０１１４】
次に、図２３（ａ）に示すように、ポリシリコン膜２０３にエキシマレーザを照射することにより、ポリシリコン膜２０３に導入された不純物を活性化させる。
【０１１５】
次に、図２３（ｂ）に示すように、基板２０１の上側全面に、プラズマＣＶＤ法により、厚さが６０ｎｍのＳｉＯ2 膜２１１及び厚さが３７０ｎｍのＳｉＮ膜２１２を形成し、層間絶縁膜とする。また、ＳｉＮ膜２１２の上に厚さが約７０ｎｍのＩＴＯ膜２１３を形成する。そして、ＩＴＯ膜２１３の上に所定のパターンでレジスト膜２１４を形成する。
【０１１６】
次に、図２４（ａ）に示すように、レジスト膜２１４をマスクとしてＩＴＯ膜２１３をウェットエッチングし、更にフッ素系ガスを用いて、層間絶縁膜（ＳｉＮ膜２１２及びＳｉＯ2 膜２１１）をドライエッチングして、ｎ型ＴＦＴ及びｐ型ＴＦＴの高濃度不純物領域２０３ｂ，２０３ｄに到達するコンタクトホール２１２ａを形成する。その後、レジスト膜２１４を除去する。
【０１１７】
次に、図２４（ｂ）に示すように、基板２０１の上側全面に導電膜２１５を形成する。この導電膜２１５は、例えば、下から順に、Ｍｏ膜（５０ｎｍ）、Ａｌ膜（２００ｎｍ）、ＭｏＮ膜（９０ｎｍ、）及びＭｏ膜（１５ｎｍ）を積層した構造に形成する。
【０１１８】
次に、図２５（ａ）に示すように、導電膜２１５の上に、配線形成領域には厚く、画素電極形成領域には薄くなるようにレジスト膜２１６を形成する。そして、このレジスト膜２１６をマスクとして導電膜２１５をエッチングし、データバスライン及びその他の配線２２０ａを形成する。更に、レジスト膜２１６をマスクとしてＩＴＯ膜２１３をエッチングし、画素電極２１８を形成する。但し、このときは、画素電極２１８の上に導電膜２１５が残存している。
【０１１９】
レジスト膜２１６は、第１の実施の形態で説明したように、例えば２枚の露光マスクを使用したハーフ露光や、解像度の限界値以下の径の開口部が多数設けられた露光マスクを使用して形成する。
【０１２０】
その後、図２５（ｂ）に示すように、画素電極形成領域上の導電膜２１５が露出するまでレジスト２１６を除去（アッシング）する。
【０１２１】
次に、レジスト膜２１６をマスクとして画素電極形成領域上の導電膜２１５をエッチングにより除去して、図２６に示すように、画素電極２１８を露出させる。また、これにより画素ＴＦＴのソース領域と画素電極２１８とを接続する配線２２０ｂが形成される。その後、レジスト膜２１６を除去する。このようにして、液晶表示パネルのＴＦＴ基板を形成することができる。
【０１２２】
本実施の形態では、１回のマスク工程で配線２２０ａ，２２０ｂ及び画素電極２１８を形成するので、従来方法に比べてマスク工程の数を削減できる。これにより、液晶表示パネルの製造コストを、従来に比べて著しく低減することができる。
【０１２３】
（第４の実施の形態）
図２７〜図２９は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。
【０１２４】
まず、図２７（ａ）に示すように、第３の実施の形態と同様にして、基板２０１上に、ＳｉＮ膜２０２ａ及びＳｉＯ2 膜２０２ｂからなる絶縁膜２０２、ポリシリコン膜２０３、ゲート絶縁膜２０８並びにゲート電極２０９を形成する。ｎ型ＴＦＴ形成領域のポリシリコン膜２０３にはＰ（リン）を導入してｎ型のＬＤＤ領域２０３ａ及び高濃度不純物領域２０３ｂを形成し、ｐ型ＴＦＴ形成領域のポリシリコン膜２０３にはＢ（ボロン）を導入してｐ型のＬＤＤ領域２０３ｃ及び高濃度不純物領域２０３ｄを形成しておく。
【０１２５】
次に、図２７（ｂ）に示すように、基板２０１の上側全面に、層間絶縁膜として例えばプラズマＣＶＤ法によりＳｉＯ2 膜２１１を６０ｎｍ、ＳｉＮ膜２１２を３７０ｎｍの厚さに形成し、更にその上に透明導電膜として例えばスパッタ法によりＩＴＯ膜２１３を７０ｎｍの厚さに形成する。その後、ＩＴＯ膜２１３上に、コンタクトホール形成部が開口し、画素電極形成領域が厚く、その他の領域が薄いレジスト膜２２１を形成する。このようなレジスト膜２２１は、第１の実施の形態で説明したように、２枚の露光マスクを用いる方法や、解像度の限界値以下の径の多数の開口部が設けられた露光マスクを用いる方法により形成することができる。
【０１２６】
そして、図２８（ａ）に示すように、レジスト膜２２１をマスクとしてＩＴＯ膜２１３をウェットエッチングし、更にフッ素系ガスを用いてＳｉＮ膜２１２及びＳｉＯ2 膜２１１をドライエッチングして、コンタクトホール２１２ｂを形成する。
【０１２７】
次に、図２８（ｂ）に示すように、レジスト膜２２１をアッシングして、画素電極形成領域上のみレジスト膜２２１を残し、他の部分のレジスト膜２２１を除去する。そして、残存したレジスト膜２２１をマスクとしてＩＴＯ膜２１３をウェットエッチングし、画素電極２２８を形成する。その後、画素電極２２８上のレジスト膜２２１を除去する。
【０１２８】
次いで、基板２０１の上側全面に、スパッタ法により、Ｔｉ膜（１００ｎｍ）／Ａｌ膜（２００ｎｍ）／Ｔｉ膜（１００ｎｍ）の積層構造の導電膜を形成し、その上に所定のパターンのレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとし、Ｃｌ（塩素）系ガスを用いたドライエッチングにより導電膜をエッチングして、図２９に示すように、データバスライン及びその他の配線２３０を形成する。画素ＴＦＴのソース領域は配線２３０を介して画素電極２２８に電気的に接続され、ドレイン電極は他の配線２３０を介してデータバスラインに電気的に接続される。
【０１２９】
このようにして形成されたＴＦＴ基板をＣＦ基板と対向させて配置し、両者の間に液晶を封入する。これにより、液晶表示パネルが完成する。
【０１３０】
本実施の形態においても、第３の実施の形態と同様に、従来方法に比べてマスク工程の数を削減できるので、生産性が向上し、製品コストを低減できるという効果を奏する。
【０１３１】
前述した第３の実施の形態では、ＩＴＯ膜２１３及び層間絶縁膜（ＳｉＮ膜２１２及びＳｉＯ2 膜２１１）をエッチングしてコンタクトホール２１２ａを形成する際（図２４ａ参照）に、画素電極となるＩＴＯ膜２１３のエッジの下方の層間絶縁膜がオーバーエッチングされて、配線形成時にコンタクトホール２１２ａ内で導通不良が発生するおそれがある。一方、本実施の形態では、コンタクトホール２１２ｂを形成した後に、ＩＴＯ膜２１３をエッチングして画素電極２２８を形成し、その後に配線２３０を形成するので、画素電極２２８とＴＦＴのソースとの間での導通不良の発生が回避されるという利点がある。
【０１３２】
（第５の実施の形態）
図３０〜図３２は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。
【０１３３】
まず、図３０（ａ）に示すように、ガラス基板（透明絶縁基板）３０１の上に、プラズマＣＶＤ法によりＳｉＮ及びＳｉＯ2 を順次堆積させて、厚さが５０ｎｍのＳｉＮ膜と厚さが１００ｎｍのＳｉＯ2 膜との２層構造のバッファ層３０２を形成する。更に、ＳｉＨ4 にＨ2 を加えた原料ガスを用いたプラズマＣＶＤ法により、バッファ層３０２の上にアモルファスシリコン膜を約４０ｎｍの厚さに形成する。そして、例えば３００ｍＪ／ｃｍ2 のエネルギー強度のエキシマレーザ光をアモルファスシリコン膜に照射してシリコンを結晶化させ、ポリシリコン膜３０３を形成する。その後、ポリシリコン膜３０３の上にフォトレジストを塗布し、露光及び現像処理を施して、ポリシリコン膜３０３のＴＦＴ形成領域上にレジスト膜３０４を形成する。
【０１３４】
次に、図３０（ｂ）に示すように、レジスト膜３０４をマスクにしてポリシリコン膜３０３をドライエッチングして、レジスト膜３０４の形状にポリシリコン膜３０３を加工する。その後、レジスト膜３０４を除去する。
【０１３５】
次に、図３０（ｃ）に示すように、基板３０１の上側全面にゲート絶縁膜となるＳｉＯ2 膜３０４を形成する。その後、ＳｉＯ2 膜３０４上に、スパッタ法によりＩＴＯ膜３０５を５０〜１００ｎｍの厚さに形成する。ＩＴＯ膜形成時の条件は、例えばチャンバ内にＡｒガスを２５０ｓｃｃ（standard cc/min ）、Ｏ2 ガスを０．４ｓｃｃの流量で供給し、チャンバ内圧力が０．８Ｐａ，ＤＣ電力が１Ｗ／ｃｍ2 、基板温度が３０℃とする。
【０１３６】
次に、ＩＴＯ膜３０５の上に、厚さが５０ｎｍのＭｏ膜と厚さが３５０ｎｍのＡｌＮｄ膜とをこの順で積層した２層構造の金属膜３０６を形成する。その後、金属膜３０６上にフォトレジストを塗布し、露光及び現像処理を施して、ゲート電極及びその他の配線形成領域と、画素電極形成領域との上を覆うレジスト膜３０７を形成する。このとき、２枚の露光マスクを用いる方法や、解像度の限界以下の径の多数の開口部が設けられた露光マスクを使用することで、配線形成領域のレジスト膜３０７の厚さを約１μｍ、画素電極形成領域のレジスト膜３０７の厚さを約０．５μｍとする。
【０１３７】
その後、図３１（ａ）に示すように、レジスト膜３０７をマスクとして、燐酸を主成分とするエッチング液により金属膜３０６をウェットエッチングし、更にＩＴＯ膜３０４をドライエッチング（異方性エッチング）して、ＩＴＯ膜からなる画素電極３０８と、ＩＴＯ膜からなる第１のゲート電極膜３０９及び金属膜からなる第２のゲート電極膜３１０とを形成する。第１のゲート電極膜３０９と第２のゲート電極膜３１０とにより、ＴＦＴのゲート電極が構成される。
【０１３８】
このとき、金属膜３０６をオーバーエッチングして、第２のゲート電極膜３１０の幅をレジスト膜３０７の幅よりも若干小さくなるようにする。第１のゲート電極膜３０９は、ドライエッチング（異方性エッチング）により形成されるので、レジスト膜３０７とほぼ同じ幅に形成される。なお、このエッチング工程では、画素電極３０８上に金属膜３０６が残る。
【０１３９】
なお、本実施の形態では、後述するように、第１のゲート電極膜３０９と第２のゲート電極膜３１０との幅の差を利用してＬＤＤ領域を形成する。この場合に、第１のゲート電極膜３０９のエッジと第２のゲート電極膜３１０のエッジとの水平方向の間隔が０．３μｍよりも小さいと、ＬＤＤ領域を形成する効果が小さく、２μｍ以上の場合はＴＦＴの微細化ができなくなる。従って、第１のゲート電極膜３０９のエッジと第２のゲート電極膜３１０のエッジとの水平方向の間隔は、０．３〜２μｍとすることが好ましい。
【０１４０】
次に、図３１（ｂ）に示すように、レジスト膜３０７を酸素プラズマ処理（アッシング）して、画素電極３０８上のレジスト膜３０７を除去し、第２のゲート電極膜３１０上にのみレジスト膜３０７を残す。そして、画素電極３０８上の金属膜３０６をエッチング除去する。その後、第２のゲート電極膜３１０上のレジスト膜３０７を除去する。
【０１４１】
次に、図３１（ｃ）に示すように、ポリシリコン膜３０３にｎ型不純物を導入して、ｎ型ＴＦＴのソース／ドレイン領域を形成する。すなわち、第１のゲート電極膜３０９及び第２のゲート電極膜３１０をマスクとしてポリシリコン膜３０３に低加速エネルギーで高濃度にＰ（リン）をイオン注入して、高濃度不純物領域３０３ｂを形成する。また、第２のゲート電極膜３１０をマスクとしてポリシリコン膜３０３に高加速エネルギーで低濃度にＰをイオン注入して、ＬＤＤ領域３０３ａを形成する。
【０１４２】
ｐ型ＴＦＴを形成する場合は、第１の実施の形態と同様に、ｎ型ＴＦＴをレジスト膜で被覆し、ｐ型ＴＦＴ形成領域のポリシリコン膜３０３に既に導入されているＰ（リン）よりも２倍以上の濃度でＢ（ボロン）を注入する。
【０１４３】
次に、図３２（ａ）に示すように、基板３０１の上側全面に厚さが６０ｎｍのＳｉＯ2 膜と厚さが３７０ｎｍのＳｉＮ膜との２層構造の層間絶縁膜３１１を形成する。そして、フォトリソグラフィ法により、画素電極３０８の上の層間絶縁膜３１１を除去するとともに、ＴＦＴの高濃度不純物領域３０３ｂに到達するコンタクトホール３１１ａを形成する。層間絶縁膜３１１及びゲート絶縁膜３０４のエッチングには、例えばＣＦ4 ／Ｏ2 系ガスを用いたドライエッチングにより行う。
【０１４４】
次に、図３２（ｂ）に示すように、基板３０１の上側全面にＭｏ等の金属からなる金属膜３１２を約４００ｎｍの厚さに形成する。この金属膜３１２はコンタクトホール３１１ａを介して高濃度不純物領域３０３ｂと電気的に接続される。
【０１４５】
配線抵抗を重視する場合は、金属膜３１２を、Ａｌと高融点金属との積層構造としてもよい。例えば、Ｍｏ／Ａｌ／Ｍｏの積層構造を用いることができる。
【０１４６】
次に、フォトリソグラフィ法により金属膜３１２をパターニングして配線３１３を形成する。画素ＴＦＴのソース領域は配線３１３を介して画素電極３０８に電気的に接続され、ドレイン領域は他の配線３１３を介してデータバスラインに接続される。
【０１４７】
このようにして形成されたＴＦＴ基板と、カラーフィルタ及びコモン電極等が形成されたＣＦ基板とを対向させて配置し、両者の間に液晶を封入することにより、液晶表示パネルが完成する。
【０１４８】
本実施の形態においても、１回のマスク工程で画素電極３０８、第１のゲート電極膜３０９及び第２のゲート電極膜３１０を形成するので、従来方法に比べて製造工程数が削減される。また、本実施の形態では、上述したように、ゲート電極を、第１のゲート絶縁膜３０９及び第２のゲート電極膜３１０の２層構造とし、第１のゲート電極膜３０９と第２のゲート電極膜３１０との幅の差を利用してＬＤＤ領域３０３ａを形成する。従って、ゲート絶縁膜３０４をパターニングする必要がなく、ゲート絶縁膜３０４のパターニングに伴うポリシリコン膜３０３へのダメージが回避される。これにより、特性が良好なＴＦＴが得られるという効果を奏する。
【０１４９】
なお、上記実施の形態ではいずれも基板上にｎ型ＴＦＴとｐ型ＴＦＴとを形成する場合について説明したが、本発明は基板上にｎ型ＴＦＴ及びｐ型ＴＦＴのいずれか一方のみを形成する場合にも適用することができる。
【０１５０】
また、本発明は、上述した液晶表示パネル及び有機ＥＬ表示パネル及びその製造に限定されるものではなく、ＴＦＴを有する他の電子機器及びその製造方法に適用することができる。
【０１５１】
（付記１）基板と、前記基板上に形成された薄膜トランジスタと、前記基板上に形成されて前記薄膜トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜上に所定のパターンで形成された表示用電極と、前記第１の絶縁膜上に形成されて前記表示用電極の一部を覆う第２の絶縁膜と、前記第２の絶縁膜の表面から前記薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールと、前記第２の絶縁膜の上から前記表示用電極上に延出して形成され、前記コンタクトホールを介して前記薄膜トランジスタのソース／ドレイン領域に接続された配線とを有することを特徴とする薄膜トランジスタ装置。
【０１５２】
（付記２）前記表示用電極が、液晶表示パネルの画素電極であることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５３】
（付記３）前記表示用電極が、有機ＥＬ表示パネルの陽極であることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５４】
（付記４）前記配線が、高融点金属膜とその上のアルミニウム又はアルミニウムを主成分とする合金の膜との積層構造を有することを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５５】
（付記５）前記第２の絶縁膜は、ポリイミド又は感光性を有する樹脂により形成されていることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５６】
（付記６）基板上の第１導電型薄膜トランジスタ形成領域及び第２導電型薄膜トランジスタ形成領域にそれぞれ半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に第１導電型不純物を導入して第１導電型ソース／ドレイン領域を形成する工程と、前記基板の上側全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に、前記第１導電型薄膜トランジスタ形成領域及び表示用電極形成領域を覆うレジスト膜を形成する工程と、前記第２導電型薄膜トランジスタ形成領域の前記半導体膜に第２導電型不純物を導入して第２導電型ソース／ドレイン領域を形成する工程と、前記第１導電型薄膜トランジスタ形成領域上の前記レジスト膜を除去し、前記表示用電極形成領域の上にのみ前記レジスト膜を残す工程と、前記レジスト膜をマスクとして前記第１の導電膜をエッチングすることにより表示用電極を形成する工程と、前記表示用電極形成領域の上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表面から前記薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜を所定のパターンに加工する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１５７】
（付記７）前記第１の導電膜を透明導電体により形成することを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１５８】
（付記８）前記レジスト膜を、前記表示用電極形成領域には厚く、前記第１導電型薄膜トランジスタ形成領域には薄く形成することを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１５９】
（付記９）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１６０】
（付記１０）基板上の第１導電型薄膜トランジスタ形成領域及び第２導電型薄膜トランジスタ形成領域にそれぞれ半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体膜に第１導電型不純物を導入して第１導電型ソース／ドレイン領域を形成する工程と、前記基板の上側全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上の前記第１導電型薄膜トランジスタ形成領域には薄く、表示用電極形成領域には厚くレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記第２導電型薄膜トランジスタ形成領域の前記第１の導電膜を除去する工程と、前記第２導電型薄膜トランジスタ形成領域の前記半導体膜に第２導電型不純物を導入して第２導電型ソース／ドレイン領域を形成する工程と、前記第１導電型薄膜トランジスタ形成領域上の前記レジスト膜を除去し、前記表示用電極形成領域の上にのみ前記レジスト膜を残す工程と、前記レジスト膜をマスクとして前記第１の導電膜をエッチングすることにより表示用電極を形成する工程と、前記表示用電極形成領域の上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表面から前記薄膜トランジスタのソース／ドレイン領域に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜を所定のパターンに加工する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６１】
（付記１１）前記第１の導電膜を透明導電体により形成することを特徴とする付記１０に記載の薄膜トランジスタ装置の製造方法。
【０１６２】
（付記１２）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記１０に記載の薄膜トランジスタ装置の製造方法。
【０１６３】
（付記１３）基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、フォトリソグラフィ法により、前記第１の導電膜の表面から前記半導体膜に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜上に、配線形成領域及び表示用電極形成領域を覆うレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜及び前記第１の導電膜をエッチングする工程と、前記配線形成領域に前記レジスト膜を残し、前記表示用電極形成領域のレジスト膜を除去する工程と、前記レジスト膜をマスクとして前記表示用電極形成領域上の前記第２の導電膜をエッチング除去する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６４】
（付記１４）前記第１の導電膜を透明導電体により形成することを特徴とする付記１３に記載の薄膜トランジスタ装置の製造方法。
【０１６５】
（付記１５）前記レジスト膜を、前記配線形成領域には厚く、前記表示用電極形成領域には薄く形成することを特徴とする付記１３に記載の薄膜トランジスタ装置の製造方法。
【０１６６】
（付記１６）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記１３に記載の薄膜トランジスタ装置の製造方法。
【０１６７】
（付記１７）基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、前記基板の上側全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、前記第１の導電膜上に、コンタクトホール形成領域が開口されたレジスト膜を形成する工程と、前記レジスト膜をマスクとしてエッチングを行い、前記第１の導電膜の表面から前記半導体膜に到達するコンタクトホールを形成する工程と、前記レジスト膜を、表示用電極形成領域上のみ残して除去する工程と、前記表示用電極形成領域上に残存する前記レジスト膜をマスクとして前記第１の導電膜をエッチングする工程と、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記基板の上側全面に第２の導電膜を形成する工程と、前記第２の導電膜を所定の形状に加工する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６８】
（付記１８）前記第１の導電膜を透明導電体により形成することを特徴とする付記１７に記載の薄膜トランジスタ装置の製造方法。
【０１６９】
（付記１９）前記レジスト膜を、前記表示用電極形成領域には厚く、その他の領域には薄く、形成することを特徴とする付記１７に記載の薄膜トランジスタ装置の製造方法。
【０１７０】
（付記２０）前記ゲート電極を前記ゲート絶縁膜よりも狭い幅で形成し、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記１７に記載の薄膜トランジスタ装置の製造方法。
【０１７１】
（付記２１）基板と、前記基板上に形成されてＬＤＤ構造のソース／ドレイン領域を有する半導体膜と、前記基板上及び前記半導体膜上に形成された第１の絶縁膜と、前記半導体膜の上方の前記第１の絶縁膜上に形成された第１の導電膜と、該第１の導電膜上に第１の導電膜よりも狭い幅で形成された第２の導電膜とにより構成されるゲート電極と、前記第１の絶縁膜上に前記第１の導電膜と同一材料で形成された表示用電極と、前記第１の絶縁膜上に形成されて前記ゲート電極を覆う第２の絶縁膜と、前記第２の絶縁膜の表面から前記半導体膜に至るコンタクトホールと、前記第２の絶縁膜上に形成され、一端側が前記コンタクトホールを介して前記半導体膜に電気的に接続し、他端側が前記表示用電極と電気的に接続した配線とを有することを特徴とする薄膜トランジスタ装置。
【０１７２】
（付記２２）前記第１の導電膜と前記第２の導電膜との幅の差を利用して前記半導体膜のＬＤＤ構造が形成されていることを特徴とする付記２１に記載の薄膜トランジスタ装置の製造方法。
【０１７３】
（付記２３）前記第１の導電膜が透明導電体からなることを特徴とする付記２１に記載の薄膜トランジスタ装置の製造方法。
【０１７４】
（付記２４）前記配線が、高融点金属膜とアルミニウム膜又はアルミニウム合金膜との積層構造を有することを特徴とする付記２１に記載の薄膜トランジスタ装置の製造方法。
【０１７５】
（付記２５）基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記基板の上側全面に第１の絶縁膜、第１の導電膜及び第２の導電膜を順次形成する工程と、前記第２の導電膜上の表示用電極形成領域及びゲート電極形成領域にレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２の導電膜を等方性エッチングし、更に前記第１の導電膜を異方性エッチングして、表示用電極及びテラス構造のゲート電極を形成する工程と、前記ゲート電極形成領域の前記レジスト膜を残し、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、前記表示用電極上に残存する前記第２の導電膜を除去する工程と、前記電極形成領域の前記レジスト膜を除去する工程と、前記半導体膜に不純物を導入してソース／ドレイン領域を形成する工程と、前記基板の上側全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の絶縁膜の表面から前記半導体膜に到達するコンタクトホールを形成する工程と、前記基板の上側全面に第３の導電膜を形成する工程と、前記第３の導電膜をパターニングして前記半導体膜と前記表示用電極とを電気的に接続する配線を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１７６】
（付記２６）前記第２の導電膜を透明導電体により形成することを特徴とする付記２５に記載の薄膜トランジスタ装置の製造方法。
【０１７７】
（付記２７）前記レジスト膜を、前記表示用電極形成領域には厚く、前記ゲート電極形成領域には薄く形成することを特徴とする付記２５に記載の薄膜トランジスタ装置の製造方法。
【０１７８】
（付記２８）前記半導体膜に不純物を導入する工程において、異なる加速エネルギーで前記半導体膜に複数回不純物を注入して、高濃度不純物領域とＬＤＤ領域とを形成することを特徴とする付記２５に記載の薄膜トランジスタ装置の製造方法。
【０１７９】
【発明の効果】
以上説明したように、本発明によれば、従来方法に比べてマスク工程を削減することができるので、液晶表示パネル及び有機ＥＬ表示パネル等の薄膜トランジスタを用いた電子機器の製造コストを削減できるという効果を奏する。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の構成を示すブロック図である。
【図２】図２は、本発明の第１の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の表示部における断面図である。
【図３】図３は同じくその表示部におけるＴＦＴ基板の平面図である。
【図４】図４は第１の実施の形態の薄膜トランジスタ装置のＴＦＴ形成領域における断面を示す図である。
【図５】図５は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１）である。
【図６】図６は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その２）である。
【図７】図７は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その３）である。
【図８】図８は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その４）である。
【図９】図９は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その５）である。
【図１０】図１０（ａ），（ｂ）は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その６）である。
【図１１】図１１（ａ），（ｂ）は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その７）である。
【図１２】図１２は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その８）である。
【図１３】図１３は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その９）である。
【図１４】図１４は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１０）である。
【図１５】図１５は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１１）である。
【図１６】図１６は第１の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図（その１２）である。
【図１７】図１７（ａ），（ｂ）は第１の実施の形態の薄膜トランジスタ装置の製造方法の変形例を示す断面図である。
【図１８】図１８は本発明の第２の実施の形態の薄膜トランジスタ装置（有機ＥＬ表示パネル）の回路図である。
【図１９】図１９は、第２の実施の形態の薄膜トランジスタ装置の駆動用ＴＦＴ及び有機ＥＬ素子の形成部における断面図である。
【図２０】図２０は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図２１】図２１は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図２２】図２２は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図２３】図２３は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その４）である。
【図２４】図２４は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その５）である。
【図２５】図２５は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その６）である。
【図２６】図２６は本発明の第３の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その７）である。
【図２７】図２７は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図２８】図２８は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図２９】図２９は本発明の第４の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図３０】図３０は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図３１】図３１は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図３２】図３２は本発明の第５の実施の形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図３３】図３３は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その１）である。
【図３４】図３４は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その２）である。
【図３５】図３５は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その３）である。
【図３６】図３６は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その４）である。
【図３７】図３７は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その５）である。
【図３８】図３８は従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図（その６）である。
【符号の説明】
１１，１２１，２０１，３０１…ガラス基板、
１２，１２２，２０２，３０２…バッファ層、
１３，１２３，２０３，３０３…ポリシリコン膜、
１４，２０，２４，２６，１４３，１４５，２０４，２０７，２１４，２１６，２２１，３０４，３０７…レジスト膜、
１５，１２７，１２９…絶縁膜、
１６，１４６，２１５…導電膜、
１８，１２４，２０８…ゲート絶縁膜、
１９，１２５，２０９…ゲート電極、
２１，２０５，２１１，３０４…ＳｉＯ2 膜、
２２，２１２…ＳｉＮ膜、
２３，１４４，２１３，３０５…ＩＴＯ膜、
２５，１２８，２２８，３０８…画素電極、
１０１…制御回路、
１０２…データドライバ、
１０３…ゲートドライバ、
１０４…表示部、
１０５…ＴＦＴ、
１０６…表示セル、
１０８…データバスライン、
１０９…ゲートバスライン、
１２０…ＴＦＴ基板、
１３０，２２０ａ，２２０ｂ，２３０，３１３…配線、
１５０…ＣＦ基板、
１８０…液晶、
３０９…第１のゲート電極膜、
３１０…第２のゲート電極膜。
Claims (4)
- 基板上の第１導電型薄膜トランジスタ形成領域及び第２導電型薄膜トランジスタ形成領域にそれぞれ半導体膜を形成する工程と、
前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体膜に第１導電型不純物を導入して第１導電型ソース及びドレイン領域を形成する工程と、
前記基板の上側全面に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に、前記第１導電型薄膜トランジスタ形成領域には薄く、表示用電極形成領域には厚くレジスト膜を形成する工程と、
前記第２導電型薄膜トランジスタ形成領域の前記半導体膜に第２導電型不純物を導入して第２導電型ソース及びドレイン領域を形成する工程と、
前記レジスト膜をアッシングして、前記第１導電型薄膜トランジスタ形成領域上の前記レジスト膜を除去し、前記表示用電極形成領域の上にのみ前記レジスト膜を残す工程と、
前記レジスト膜をマスクとして前記第１の導電膜をエッチングすることにより表示用電極を形成する工程と、
前記表示用電極形成領域の上の前記レジスト膜を除去する工程と、
前記基板の上側全面に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の層間絶縁膜の表面から前記第１導電型薄膜トランジスタ及び前記第２導電型薄膜トランジスタのソース及びドレイン領域に到達するコンタクトホールを形成する工程と、
前記基板の上側全面に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記第１導電型薄膜トランジスタの前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程と
を有することを特徴とする薄膜トランジスタ装置の製造方法。 - 基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、
前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、
前記基板の上側全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、
フォトリソグラフィ法により、前記第１の導電膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、
前記基板の上側全面に第２の導電膜を形成する工程と、
前記第２の導電膜上に、配線形成領域には厚く、表示用電極形成領域には薄くレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記第２の導電膜及び前記第１の導電膜をエッチングする工程と、
前記レジスト膜をアッシングして、前記配線形成領域に前記レジスト膜を残し、前記表示用電極形成領域のレジスト膜を除去する工程と、
前記レジスト膜をマスクとして前記表示用電極形成領域上の前記第２の導電膜をエッチング除去する工程と
を有することを特徴とする薄膜トランジスタ装置の製造方法。 - 基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、
前記半導体膜上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、
前記基板の上側全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に表示用電極となる第１の導電膜を形成する工程と、
前記第１の導電膜上に、コンタクトホール形成領域が開口され、表示用電極形成領域には厚く、その他の領域は薄くレジスト膜を形成する工程と、
前記レジスト膜をマスクとしてエッチングを行い、前記第１の導電膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、
前記レジスト膜をアッシングし、前記レジスト膜を表示用電極形成領域上のみ残して除去する工程と、
前記表示用電極形成領域上に残存する前記レジスト膜をマスクとして前記第１の導電膜をエッチングする工程と、
前記表示用電極形成領域上の前記レジスト膜を除去する工程と、
前記基板の上側全面に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程と
を有することを特徴とする薄膜トランジスタ装置の製造方法。 - 基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、
前記基板の上側全面に第１の絶縁膜、第１の導電膜及び第２の導電膜を順次形成する工程と、
前記第２の導電膜上の表示用電極形成領域には薄く、ゲート電極形成領域は厚くレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記第２の導電膜を等方性エッチングし、更に前記第１の導電膜を異方性エッチングして、表示用電極、及び前記第１の導電膜と前記第１の導電膜上に前記第１の導電膜よりも狭い幅で形成された第２の導電膜とにより構成されるゲート電極を形成する工程と、
前記レジスト膜をアッシングして、前記ゲート電極形成領域の前記レジスト膜を残し、前記表示用電極形成領域上の前記レジスト膜を除去する工程と、
前記表示用電極上に残存する前記第２の導電膜を除去する工程と、
前記ゲート電極形成領域の前記レジスト膜を除去する工程と、
前記半導体膜に不純物を導入してソース及びドレイン領域を形成する工程と、
前記基板の上側全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして前記表示用電極を露出させるとともに、前記第２の絶縁膜の表面から前記ソース及びドレイン領域に到達するコンタクトホールを形成する工程と、
前記基板の上側全面に第３の導電膜を形成する工程と、
前記第３の導電膜をパターニングし、前記ソース及びドレイン領域に前記コンタクトホールを介して接続する配線を形成して、前記ソース又はドレイン領域の配線が前記表示用電極と電気的に接続するようにする工程と
を有することを特徴とする薄膜トランジスタ装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001401483A JP4021194B2 (ja) | 2001-12-28 | 2001-12-28 | 薄膜トランジスタ装置の製造方法 |
| US10/325,603 US20030151049A1 (en) | 2001-12-28 | 2002-12-19 | Thin film transistor device and method of manufacturing the same |
| KR1020020085029A KR100837469B1 (ko) | 2001-12-28 | 2002-12-27 | 박막 트랜지스터 장치의 제조 방법 |
| TW091137706A TW565724B (en) | 2001-12-28 | 2002-12-27 | Thin film transistor device and method of manufacturing the same |
| US10/839,643 US6939750B2 (en) | 2001-12-28 | 2004-05-05 | Thin film transistor device and method of manufacturing the same |
| US11/183,701 US7323351B2 (en) | 2001-12-28 | 2005-07-18 | Thin film transistor device and method of manufacturing the same |
| US11/183,432 US7279348B2 (en) | 2001-12-28 | 2005-07-18 | Thin film transistor device and method of manufacturing the same |
| US11/183,383 US7161181B2 (en) | 2001-12-28 | 2005-07-18 | Thin film transistor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001401483A JP4021194B2 (ja) | 2001-12-28 | 2001-12-28 | 薄膜トランジスタ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003203919A JP2003203919A (ja) | 2003-07-18 |
| JP4021194B2 true JP4021194B2 (ja) | 2007-12-12 |
Family
ID=27640168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001401483A Expired - Lifetime JP4021194B2 (ja) | 2001-12-28 | 2001-12-28 | 薄膜トランジスタ装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (5) | US20030151049A1 (ja) |
| JP (1) | JP4021194B2 (ja) |
| KR (1) | KR100837469B1 (ja) |
| TW (1) | TW565724B (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6771328B2 (en) * | 2001-07-25 | 2004-08-03 | Lg. Philips Lcd Co., Ltd. | Active matrix organic electroluminescent device simplifying a fabricating process and a fabricating method thereof |
| JP4084080B2 (ja) * | 2002-05-10 | 2008-04-30 | 株式会社日立製作所 | 薄膜トランジスタ基板の製造方法 |
| US7238963B2 (en) | 2003-04-28 | 2007-07-03 | Tpo Displays Corp. | Self-aligned LDD thin-film transistor and method of fabricating the same |
| US7064021B2 (en) * | 2003-07-02 | 2006-06-20 | Au Optronics Corp. | Method for fomring a self-aligned LTPS TFT |
| KR101012795B1 (ko) * | 2003-12-05 | 2011-02-08 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| KR20050055148A (ko) * | 2003-12-05 | 2005-06-13 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| KR100988575B1 (ko) * | 2003-12-15 | 2010-10-18 | 엘지디스플레이 주식회사 | 다결정질 박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판과 제조방법 |
| KR101018752B1 (ko) * | 2003-12-19 | 2011-03-04 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| KR101052960B1 (ko) * | 2004-04-29 | 2011-07-29 | 엘지디스플레이 주식회사 | 반투과형 폴리실리콘 액정표시소자 제조방법 |
| US7687404B2 (en) * | 2004-05-14 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| US7476908B2 (en) * | 2004-05-21 | 2009-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| KR101086478B1 (ko) * | 2004-05-27 | 2011-11-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100626009B1 (ko) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터 구조체 및 이를 구비하는 평판디스플레이 장치 |
| KR101043992B1 (ko) * | 2004-08-12 | 2011-06-24 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| JP2006065021A (ja) | 2004-08-27 | 2006-03-09 | Seiko Epson Corp | アクティブマトリクス基板の製造方法、アクティブマトリクス基板、電気光学装置並びに電子機器 |
| US7888702B2 (en) * | 2005-04-15 | 2011-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method of the display device |
| KR100721577B1 (ko) * | 2005-04-27 | 2007-05-23 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그 제조방법, 상기 박막트랜지스터를포함하는 평판표시장치 및 그 제조방법 |
| KR101141534B1 (ko) * | 2005-06-29 | 2012-05-04 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| TWI257177B (en) * | 2005-07-27 | 2006-06-21 | Quanta Display Inc | Manufacturing processes for a thin film transistor and a pixel structure |
| JP4964442B2 (ja) * | 2005-08-10 | 2012-06-27 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| KR101131135B1 (ko) * | 2005-11-14 | 2012-04-03 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| JP2007220598A (ja) * | 2006-02-20 | 2007-08-30 | Hitachi Displays Ltd | 有機ｅｌ表示装置 |
| JP2007273919A (ja) | 2006-03-31 | 2007-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| TWI356386B (en) * | 2006-08-04 | 2012-01-11 | Ritdisplay Corp | Active matrix organic electro-luminescence display |
| TWI343654B (en) * | 2007-07-25 | 2011-06-11 | Au Optronics Corp | Method for fabricating pixel structures |
| TW200941592A (en) * | 2008-03-26 | 2009-10-01 | Au Optronics Corp | Thin-film-transistor structure, pixel structure and manufacturing method thereof |
| KR100908236B1 (ko) * | 2008-04-24 | 2009-07-20 | 삼성모바일디스플레이주식회사 | 유기 발광 디스플레이 장치 및 그 제조방법 |
| JP2011040593A (ja) * | 2009-08-12 | 2011-02-24 | Seiko Epson Corp | 半導体装置ならびに半導体装置の製造方法 |
| KR20110024531A (ko) * | 2009-09-02 | 2011-03-09 | 삼성모바일디스플레이주식회사 | 유기 발광 디스플레이 장치 |
| TWI418903B (zh) * | 2009-09-30 | 2013-12-11 | Au Optronics Corp | 陣列基板及其製造方法 |
| JP2013084907A (ja) | 2011-09-28 | 2013-05-09 | Kobe Steel Ltd | 表示装置用配線構造 |
| US9173281B2 (en) * | 2012-07-19 | 2015-10-27 | Electronics And Telecommunications Research Institute | Methods of fabricating electrode sensor |
| CN103489882A (zh) * | 2013-10-17 | 2014-01-01 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| JP6523695B2 (ja) | 2014-02-05 | 2019-06-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI665778B (zh) * | 2014-02-05 | 2019-07-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置、模組及電子裝置 |
| JP2015188062A (ja) | 2014-02-07 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019517473A (ja) | 2016-05-27 | 2019-06-24 | アレクシオン ファーマシューティカルズ インコーポレイテッドＡｌｅｘｉｏｎ Ｐｈａｒｍａｃｅｕｔｉｃａｌｓ， Ｉｎｃ． | 難治性全身型重症筋無力症の処置のための方法 |
| KR102476136B1 (ko) * | 2017-09-05 | 2022-12-09 | 삼성전자주식회사 | Led를 이용한 디스플레이 장치 |
| CN108550581A (zh) * | 2018-05-04 | 2018-09-18 | 武汉华星光电技术有限公司 | 一种低温多晶硅阵列基板及其制备方法 |
| US20220002393A1 (en) | 2018-11-20 | 2022-01-06 | Alexion Pharmaceuticals, Inc. | Methods for treatment of refractory generalized myasthenia gravis in pediatric patients |
| US20220259305A1 (en) | 2019-08-05 | 2022-08-18 | Alexion Pharmaceuticals, Inc. | Methods for treatment of refractory generalized myasthenia gravis with eculizumab |
| CN114207832A (zh) * | 2019-08-09 | 2022-03-18 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的制造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| JP3438178B2 (ja) * | 1993-10-06 | 2003-08-18 | 松下電器産業株式会社 | 薄膜トランジスタアレイとこれを用いた液晶表示装置 |
| KR0173692B1 (ko) | 1993-10-06 | 1999-03-20 | 모리시타 요이찌 | 박막트랜지스터의 제조방법 |
| US5550066A (en) * | 1994-12-14 | 1996-08-27 | Eastman Kodak Company | Method of fabricating a TFT-EL pixel |
| JP3364081B2 (ja) * | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6369410B1 (en) * | 1997-12-15 | 2002-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| TW418539B (en) * | 1998-05-29 | 2001-01-11 | Samsung Electronics Co Ltd | A method for forming TFT in liquid crystal display |
| JP2000058848A (ja) | 1998-07-31 | 2000-02-25 | Semiconductor Energy Lab Co Ltd | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 |
| JP2000196094A (ja) * | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | 薄膜トランジスタ基板および液晶表示装置 |
| JP2000349297A (ja) * | 1999-03-10 | 2000-12-15 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、パネル及びそれらの製造方法 |
| GB2354882B (en) * | 1999-03-10 | 2004-06-02 | Matsushita Electric Ind Co Ltd | Thin film transistor panel and their manufacturing method |
| JP2001066631A (ja) * | 1999-08-25 | 2001-03-16 | Sony Corp | 液晶表示装置およびその製造方法 |
| TW507258B (en) * | 2000-02-29 | 2002-10-21 | Semiconductor Systems Corp | Display device and method for fabricating the same |
| JP2002108250A (ja) * | 2000-09-29 | 2002-04-10 | Sharp Corp | アクティブマトリックス駆動型自発光表示装置及びその製造方法 |
| US6965124B2 (en) * | 2000-12-12 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method of fabricating the same |
| KR100413668B1 (ko) * | 2001-03-29 | 2003-12-31 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| US6771328B2 (en) | 2001-07-25 | 2004-08-03 | Lg. Philips Lcd Co., Ltd. | Active matrix organic electroluminescent device simplifying a fabricating process and a fabricating method thereof |
| JP4302347B2 (ja) * | 2001-12-18 | 2009-07-22 | シャープ株式会社 | 薄膜トランジスタ基板及びその製造方法 |
| JP2003188183A (ja) | 2001-12-20 | 2003-07-04 | Fujitsu Display Technologies Corp | 薄膜トランジスタ装置、その製造方法及び液晶表示装置 |
-
2001
- 2001-12-28 JP JP2001401483A patent/JP4021194B2/ja not_active Expired - Lifetime
-
2002
- 2002-12-19 US US10/325,603 patent/US20030151049A1/en not_active Abandoned
- 2002-12-27 TW TW091137706A patent/TW565724B/zh not_active IP Right Cessation
- 2002-12-27 KR KR1020020085029A patent/KR100837469B1/ko active IP Right Grant
-
2004
- 2004-05-05 US US10/839,643 patent/US6939750B2/en not_active Expired - Lifetime
-
2005
- 2005-07-18 US US11/183,701 patent/US7323351B2/en not_active Expired - Lifetime
- 2005-07-18 US US11/183,383 patent/US7161181B2/en not_active Expired - Lifetime
- 2005-07-18 US US11/183,432 patent/US7279348B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030151049A1 (en) | 2003-08-14 |
| US7323351B2 (en) | 2008-01-29 |
| US7279348B2 (en) | 2007-10-09 |
| KR100837469B1 (ko) | 2008-06-12 |
| US20050255621A1 (en) | 2005-11-17 |
| US6939750B2 (en) | 2005-09-06 |
| JP2003203919A (ja) | 2003-07-18 |
| US20040232424A1 (en) | 2004-11-25 |
| US7161181B2 (en) | 2007-01-09 |
| US20050269572A1 (en) | 2005-12-08 |
| TW565724B (en) | 2003-12-11 |
| TW200302372A (en) | 2003-08-01 |
| US20050250264A1 (en) | 2005-11-10 |
| KR20030057460A (ko) | 2003-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4021194B2 (ja) | 薄膜トランジスタ装置の製造方法 | |
| US6900464B2 (en) | Thin film transistor device and method of manufacturing the same, and liquid crystal display device | |
| US7399662B2 (en) | Method of manufacturing a thin film transistor device | |
| US7301170B2 (en) | Thin film transistor array panel and method for manufacturing the same | |
| JP4302347B2 (ja) | 薄膜トランジスタ基板及びその製造方法 | |
| JP3964223B2 (ja) | 薄膜トランジスタ装置 | |
| US7911568B2 (en) | Multi-layered thin films, thin film transistor array panel including the same, and method of manufacturing the panel | |
| JP2008145578A (ja) | 表示装置及びその製造方法 | |
| US20080197357A1 (en) | Display panel and manufacturing method | |
| JP4017886B2 (ja) | 薄膜トランジスタ装置及びその製造方法 | |
| US7859078B2 (en) | Thin film transistor device and method of manufacturing the same | |
| KR101051004B1 (ko) | 두 가지 타입의 박막트랜지스터를 포함하는액정표시장치용 어레이기판 및 그 제조방법 | |
| US20060065894A1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP2019062041A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| JP2009210681A (ja) | 表示装置及びその製造方法 | |
| JPH1172802A (ja) | アクティブ素子アレイ基板の製造方法 | |
| JP2001028394A (ja) | 半導体装置の製造方法及び電気光学装置の製造方法並びにこれらの製造方法により製造された半導体装置及び電気光学装置 | |
| JPH11354636A (ja) | アクティブマトリクス基板の製造方法及び該アクティブマトリクス基板並びにこれを備えた電気光学パネル | |
| JP2002050637A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040414 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040415 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050721 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060314 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070723 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4021194 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131005 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |